ΑΡΙΣΤΟΤΕΛΕΙΟ ΠΑΝΕΠΙΣΤΗΜΙΟ ΘΕΣΣΑΛΟΝΙΚΗΣ ΠΟΛΥΤΕΧΝΙΚΗ ΣΧΟΛΗ

Transcript

1 ΑΡΙΣΤΟΤΕΛΕΙΟ ΠΑΝΕΠΙΣΤΗΜΙΟ ΘΕΣΣΑΛΟΝΙΚΗΣ ΠΟΛΥΤΕΧΝΙΚΗ ΣΧΟΛΗ ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ & ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΗΛΕΚΤΡΟΝΙΚΗΣ & ΥΠΟΛΟΓΙΣΤΩΝ ΔΙΠΛΩΜΑΤΙΚΗ ΕΡΓΑΣΙΑ ΣΧΕΔΙΑΣΗ ΨΗΦΙΑΚΟΥ ΚΥΚΛΩΜΑΤΟΣ ΣΥΣΤΗΜΑΤΟΣ ΣΥΓΚΟΜΙΔΗΣ ΕΝΕΡΓΕΙΑΣ ΜΕ ΤΡΕΙΣ ΜΕΤΑΤΡΟΠΕΙΣ DIGITAL CIRCUIT DESIGN OF ENERGY HARVESTING SYSTEM WITH THREE CONVERTERS ΕΠΙΒΛΕΠΩΝ ΚΑΘΗΓΗΤΗΣ ΧΑΤΖΟΠΟΥΛΟΣ ΑΛΚΙΒΙΑΔΗΣ ΚΑΤΣΕΛΑΣ ΛΕΩΝΙΔΑΣ 6945 ΘΕΣΣΑΛΟΝΙΚΗ 2014

2 Abstract Στην παρούσα διπλωματική εργασία, πρώτα εισάγουμε το θεωρητικό υπόβαθρο, πάνω στο οποίο βασίζεται η ψηφιακή σχεδίαση, λαμβάνοντας υπόψη, ότι θα χρησιμοποιήσουμε εργαλεία, που η κατανόηση της χρήσης τους προϋποθέτει βασικές γνώσεις. Το θεωρητικό υπόβαθρο αυτό, αφορά κυρίως τι γλώσσες προγραμματισμού, για ψηφιακή σχεδίαση, αλλά και την δομή και τον τρόπο λειτουργίας των εργαλείων της Cadence. Στην συνέχεια πραγματοποιείται εκτενής ανάλυση του κυκλώματος και στο αναλογικό και στο ψηφιακό μέρος. Αναλύεται η αρχιτεκτονική του, ο τρόπος συγκομιδής της ενέργειας και η μεταφορά της στο φορτίο και τέλος το σύστημα χρονισμού των διακοπτών, το οποίο στην συνέχεια θα υλοποιηθεί. Τέλος παρουσιάζονται τα αποτελέσματα της υλοποίησης και της προσομοίωσης των κυκλωμάτων. Ακολουθεί λεπτομερής περιγραφή των χρονικών, ενεργειακών και χωρικών ιδιοτήτων των κυκλωμάτων και προτείνονται μέθοδοι για την βελτίωσή τους. [2]

3 Ευχαριστίες Αρχικά θα ήθελα να ευχαριστήσω τον επιβλέποντα καθηγητή Χατζόπουλο Αλκιβιάδη για την εμπιστοσύνη του και την ευκαιρία που μου έδωσε να εκπονήσω τη διπλωματική μου εργασία σε θέμα που αποτελεί κύριο μέρος των ενδιαφερόντων μου. Η άψογη συνεργασία και η καθοδήγησή του υπήρξαν για μας σημαντικά εφόδια για την επιτυχή ολοκλήρωσή της. Επίσης θα ήθελα να ευχαριστήσω τον Φώτιο Νταμπίτζια, απόφοιτο του τμήματός μας για την βοήθεια, που μου παρείχε σε διάφορα προβλήματα, που προέκυπταν. [3]

4 Περιεχόμενα Abstract... 2 Ευχαριστίες... 3 ΕΥΡΕΤΗΡΙΟ ΕΙΚΟΝΩΝ... 6 Εισαγωγή... 8 Κεφάλαιο 1: Ψηφιακή Σχεδίαση Εισαγωγή Γλώσσες προγραμματισμού Γλώσσα VHDL Γλώσσα Verilog Προτίμηση Εργαλεία RTL-Compiler NC-Verilog Encounter Κεφάλαιο 2: Platform Architecture for Solar, Thermal, and Vibration Energy Αρχιτεκτονική του συστήματος Σύνθεση τριών συλλεκτών Μέγιστη Συγκομιδή Ενέργειας Ελεγκτής Ισχύος με Βάσης τον Χρόνο (Time-Based Power Monitor) Σύστημα Ελέγχου Φ Κεφάλαιο 3: Υλοποίηση Ψηφιακού Κυκλώματος MPPT Προσομοίωση Κώδικα Υλοποίηση Κυκλώματος με RTL Compiler Εξαγωγή Layout MPPT v Προσομοίωση Κώδικα Υλοποίηση Κυκλώματος με RTL Compiler Εξαγωγή Layout Κύκλωμα Μέσου Όρου (Average Block) Προσομοίωση Κώδικα Υλοποίηση Κυκλώματος με RTL Compiler Εξαγωγή Layout Κεφάλαιο 4: Επίλογος Συμπεράσματα Μελλοντική εργασία ΠΑΡΑΡΤΗΜΑ I [4]

5 1. RTL Compiler Εκκίνηση του RTL Φόρτωση βιβλιοθηκών Φόρτωση Verilog-VHDL αρχείων Επεξεργασία Σχεδίου Design Elaboration Χρονικοί περιορισμοί Σύνθεση Synthesize Αποτελέσματα και Αναφορές Φόρτωση TCL αρχείων Παράδειγμα χρήσεις RTL compiler NcLaunch Encounter Floor Plan Power Rails Power Stripes Routing Power Stripes Placement Routing Fill Verification Save Mixed Signal Output ΠΑΡΑΡΤΗΜΑ II Comparator Code TCL Script Testbench Code Βιβλιογραφία [5]

6 ΕΥΡΕΤΗΡΙΟ ΕΙΚΟΝΩΝ Σχήμα 1 Ροή δεδομένων στο Encounter Σχήμα 2 Βήματα που ακολουθεί ο RTL κατά τη σχεδίαση Σχήμα 3 Ροή προσομοίωσης INCA Σχήμα 4 Traditional architecture with two-stage power conversion Σχήμα 5 Dual-path αρχιτεκτονική Σχήμα 6 Ισοδύναμο κύκλωμα φωτοβολταϊκού Σχήμα 7 Ρυθμιστής αντίσταση και ZCS σε dual-path αρχιτεκτονική Σχήμα 8 MPPT για ηλιακό harvester Σχήμα 9 Διάγραμμα ροής του MPPT Σχήμα 10 Kύκλωμα MPPT Σχήμα 11 Αποτέλεσμα προσομοίωσης MPPT Σχήμα 12 Καθυστέρηση σήματος t1pre Σχήμα 13 RTL MPPT Σχήμα 14 RTL inc_dec_t1_comp Σχήμα 15 RTL D_flip_flop Σχήμα 16 RTL XOR Σχήμα 17 RTL D_flip_flop Σχήμα 18 RTL Comparator Σχήμα 19 inc_dec_t Σχήμα 20 RTL XNOR Σχήμα 21 Report Area MPPT Σχήμα 22 Report Power MPPT Σχήμα 23 Instance Power Usage Σχήμα 24 Net Power Usage Σχήμα 25 Report Timing MPPT Σχήμα 26 Layout MPPT Σχήμα 27 Kύκλωμα MPPT v Σχήμα 28 Αποτέλεσμα προσομοίωσης MPPT v Σχήμα 29 RTL MPPT v Σχήμα 30 RTL D_flip_flop Σχήμα 31 RTL Comparator Σχήμα 32 inc_dec_t Σχήμα 33 Report Area MPPT v Σχήμα 34 Report Power MPPT v Σχήμα 35 Instance Power Usage MPPT v Σχήμα 36 Net Power Usage MPPT v Σχήμα 37 Report Timing MPPT v Σχήμα 38 Layout MPPT v Σχήμα 39 Κύκλωμα Average_Block Σχήμα 40 Αποτελέσματα προσομοίωσης Average_Block Σχήμα 41 RTL Average_Block Σχήμα 42 Report Area Average_Block [6]

7 Σχήμα 43 Report Power Average_Block Σχήμα 44 Layout Average_Block [7]

8 Εισαγωγή Η πρόοδος των ολοκληρωμένων κυκλωμάτων έχει ανοίξει τον δρόμο στην παραγωγή αισθητήρων πολύ χαμηλής κατανάλωσης για την παρακολούθηση της υγείας ασθενών, βιομηχανικούς αυτοματισμούς, έξυπνα κτίρια, και την αυτοκινητοβιομηχανία. Αυτά τα κυκλώματα χαμηλής ισχύος χρησιμοποιούν αισθητήρια σήματα, τα οποία επεξεργάζονται και στην συνέχεια τα μεταδίδουν σε μία κεντρική βάση δεδομένων. Οι αισθητήρες αυτοί μπορεί να βρίσκονται σε μη προσβάσιμες περιοχές και η αλλαγή της μπαταρίας τους, να καθιστάτε αδύνατη. Με την συγκομιδή ενέργεια από το περιβάλλον (energy harvesting) οι αισθητήρες μας είναι ενεργειακά ανεξάρτητοι, και μπορούν να λειτουργούν αέναα. Η συγκομιδή ενέργεια από το περιβάλλον έχει συνήθως μικρή απόδοση και πολλές φορές δεν αρκεί για να τροφοδοτήσει το κύκλωμα. Συνδυάζοντας όμως την ενέργεια από διαφορές πηγές, είναι δυνατόν να καλύψουμε τις ανάγκες για ενέργεια, που έχει το κύκλωμά μας και ακόμα να αποθηκεύσουμε μέρος της για μελλοντική χρήση. Το κύκλωμα, που θα παρουσιαστεί παρακάτω συλλέγει ενέργεια από τρεις πηγές: θερμική, ηλιακή και κίνηση. Όμως η δημιουργία και η λειτουργία ενός low-power συστήματος δεν επιτυγχάνεται μόνο με την συγκομιδή ενέργειας ή με την πρόοδο της τεχνολογίας και του τρόπου κατασκευής των εξαρτημάτων. Σημαντικό ρόλο παίζει και ο ανθρώπινος παράγοντας. Η σχεδίαση ενός κυκλώματος δεν είναι μια απλή υπόθεση. Η επιλογή των κατάλληλων διατάξεων, ώστε το κύκλωμα να επιτελεί την λειτουργία του με όσο τον δυνατόν λιγότερη κατανάλωση, είναι περισσότερο «τέχνη» παρά γνώση. Τόσο στην αναλογική όσο και στην ψηφιακή σχεδίαση απαιτείται κατανόηση των απαιτήσεων του συστήματος και βαθιά γνώση του τρόπου λειτουργίας των ολοκληρωμένων. [8]

9 Κεφάλαιο 1: Ψηφιακή Σχεδίαση 1.1. Εισαγωγή Οι ανάγκες της σημερινής εποχής, η συνεχής τεχνολογική πρόοδος στον τομέα της μικροηλεκτρονικής και ο διαρκής ανταγωνισμός έχουν αυξήσει κατά πολύ τις απαιτούμενες γνώσεις και ικανότητες ενός σχεδιαστή ολοκληρωμένων κυκλωμάτων. Οι ικανότητες αυτές, δε θα μπορούσαν να αξιοποιηθούν κατάλληλα και να οργανωθούν, ώστε να είναι χρήσιμα, αν δεν υπήρχε ταυτόχρονη ανάπτυξη στον τομέα του λογισμικού που τα διαχειρίζεται. Το παραπάνω γεγονός έγινε έγκαιρα αντιληπτό από τον επιστημονικό και επιχειρηματικό κόσμο και αυτός είναι ο λόγος που πολλές εταιρείες έχουν αναπτύξει σταδιακά τα τελευταία χρόνια ολοκληρωμένα εργαλεία λογισμικού, τα οποία λειτουργούν αυτόνομα αλλά και σε συνεργασία μεταξύ τους. Έτσι, οι σχεδιαστές ολοκληρωμένων κυκλωμάτων, μπορούν πλέον να χρησιμοποιούν τους ηλεκτρονικούς υπολογιστές και τα πλεονεκτήματα, που αυτοί τους παρέχουν, για να ενώσουν τις διάφορες διαδικασίες κατά τη διαδικασία της σχεδίασης. Αυτές διαμοιράζονται πόρους, πληροφορίες και αναπτύσσουν μεταξύ τους μία μορφή συνεργασίας με συνέπεια τη δυνατότητα ταχύτερης λήψης αποφάσεων και τη μείωση της πιθανότητας λαθών Γλώσσες προγραμματισμού Σε αντίθεση με την αναλογική σχεδίαση, η ψηφιακή γίνεται μέσω κώδικα. Ο κώδικας αυτός συντάσσεται με γλώσσες περιγραφής υλικού (hardware description language HDL). Οι HDL είναι κλασικές εκφράσεις σε κείμενο της χωρικής και χρονικής δομής και συμπεριφοράς των ηλεκτρονικών συστημάτων. Οι γλώσσες με μοναδικό χαρακτηριστικό την έκφραση συνδέσεων κυκλωμάτων ανάμεσα σε μια ιεραρχία μπλοκ κατατάσσονται στις γλώσσες συνόλων συνδέσεων (netlist) που χρησιμοποιούνται στη σχεδίαση μέσω υπολογιστή (CAD). Οι γλώσσες περιγραφής υλικού χρησιμοποιούνται για τη συγγραφή εκτελέσιμων προδιαγραφών για κάποιο συγκεκριμένο υλικό. Ένα πρόγραμμα προσομοίωσης, που έχει σχεδιαστεί, να υλοποιεί τη σημασιολογία των εντολών της γλώσσας μαζί με την προσομοίωση του χρόνου, που περνά, δίνει στον σχεδιαστή του υλικού τη δυνατότητα να μοντελοποιήσει μια συσκευή υλικού πριν αυτή κατασκευαστεί. Στην συνέχει θα αναλύσουμε τις πιο διαδεδομένες HDL, δηλαδή VHDL και Verilog Γλώσσα VHDL Η VHDL (VHSIC hardware description language) είναι μια γλώσσα περιγραφής υλικού που χρησιμοποιείται στον αυτοματισμό ηλεκτρονικών σχεδιάσεων (electronic design [9]

10 automation) για την περιγραφή ψηφιακών και μεικτών (mixed-signal) συστημάτων, όπως οι συστοιχίες επιτόπια προγραμματιζόμενων πυλών (FPGA) και τα ολοκληρωμένα κυκλώματα. Η VHDL αναπτύχθηκε αρχικά από το Υπουργείο Άμυνας των ΗΠΑ για την τεκμηρίωση των κυκλωμάτων ASIC που χρησιμοποιούσαν οι εταιρείες-προμηθευτές στον εξοπλισμό τους. Η VHDL δημιουργήθηκε δηλαδή σαν εναλλακτική λύση αντί των μεγάλων και πολύπλοκων εγχειριδίων που βασίζονταν στις λεπτομέρειες της εκάστοτε υλοποίησης. Η αρχική έκδοση της VHDL, που σχεδιάστηκε για να αποτελέσει το πρότυπο του IEEE, περιλάμβανε αρκετούς τύπους δεδομένων, όπως τους αριθμητικούς ακέραιους (integer) και πραγματικούς (real), τους λογικούς (bit και Boolean), χαρακτήρες (character) και χρόνο (time), καθώς και πίνακες από bit (bit_vector) και από character (string). Ένα πρόβλημα που έμεινε άλυτο σε αυτήν την έκδοση ήταν η χρήση "λογικής πολλαπλών τιμών" ("multi-valued logic"), όπου λαμβάνονται υπόψη το σθένος οδήγησης ενός σήματος (μηδενικό, ασθενές ή ισχυρό) και οι άγνωστες τιμές. Αυτό απαιτούσε το πρότυπο IEEE 1164, που όριζε τύπους λογικής 9 τιμών: τον βαθμωτό std_ulogic και την ανυσματική έκδοσή του std_ulogic_vector. Το ανανεωμένο IEEE 1076 του 1993, ανάμεσα σε άλλες αλλαγές, έκανε την σύνταξη πιο συνεπή και επέτρεψε μεγαλύτερη ευελιξία στα ονόματα που χρησιμοποιούνταν. Αργότερα (το 2000 και το 2002) μικρές αλλαγές του προτύπου, πρόσθεσαν την ιδέα των προστατευμένων τύπων (που είναι παρόμοιοι με την έννοια των κλάσεων της C++) και αφαίρεσαν κάποιους περιορισμούς από τους κανόνες αντιστοίχισης θυρών (port mapping rules). Τον Ιούνιο του 2006, η Τεχνική Επιτροπή της VHDL (VHDL Technical Committee) της Accellera (στην οποία είχε ανατεθεί από τον IEEE η εργασία για την επόμενη αναθεώρηση του προτύπου) ενέκρινε το αποκαλούμενο Draft 3.0 της VHDL Διατηρώντας πλήρη συμβατότητα με τις παλιότερες εκδόσεις. Το προτεινόμενο αυτό πρότυπο παρέχει διάφορες επεκτάσεις που διευκολύνουν τη συγγραφή και τη διαχείριση κώδικα σε VHDL. Βασικές αλλαγές είναι η ενσωμάτωση θυγατρικών προτύπων (1164, , ) στο βασικό πρότυπο 1076, ένα μεγαλύτερο σύνολο τελεστών, πιο ευέλικτη χρήση των εντολών case και generate, ενσωμάτωση του VHPI (διεπαφής προς τις γλώσσες C και C++) και ένα υποσύνολο της PSL (Property Specification Language). Οι αλλαγές αυτές βελτιώνουν την ποιότητα του παραγόμενου κώδικα VHDL, κάνουν τα testbenches πιο ευέλικτα και επιτρέπουν τη χρήση της VHDL σε ένα ευρύτερο πεδίο περιγραφών επιπέδου συστήματος. Τέλος τον Φεβρουάριο του 2008 η Accellera ενέκρινε την VHDL 4.0 (ανεπίσημα γνωστή και ως VHDL 2008), η οποία αντιμετώπιζε πάνω από 90 προβλήματα που είχαν ανακαλυφθεί κατά τη δοκιμαστική περίοδο της έκδοσης 3.0 και περιλαμβάνει εμπλουτισμένους γενικούς τύπους (enhanced generic types). Το 2008 η Accellera διένειμε την VHDL 4.0 στον IEEE προσπαθώντας να την περιλάβει στο πρότυπο IEEE Το πρότυπο IEEE της VHDL δημοσιεύτηκε τον Ιανουάριο του Η VHDL συνήθως χρησιμοποιείται για τη συγγραφή μοντέλων σε κείμενο που περιγράφουν ένα λογικό κύκλωμα. Ένα πρόγραμμα σύνθεσης μπορεί να επεξεργαστεί ένα τέτοιο μοντέλο μόνο αν είναι μέρος της λογικής σχεδίασης, επομένως χρησιμοποιείται ένα πρόγραμμα προσομοίωσης για να δοκιμαστεί η λογική σχεδίαση χρησιμοποιώντας μοντέλα προσομοίωσης που αναπαριστούν τα λογικά κυκλώματα που αντιστοιχούν στη σχεδίαση. Η συλλογή αυτή από μοντέλα προσομοίωσης συνήθως αποκαλείται testbench. Η σχεδίαση [10]

11 του υλικού μπορεί να γίνει σε ένα ολοκληρωμένο περιβάλλον ανάπτυξης για VHDL (για υλοποίηση FPGA τέτοια είναι το Xilinx ISE, το Altera Quartus, το Synopsys Synplify και το Mentor Graphics HDL Designer), ώστε να παραχθεί το σχηματικό διάγραμμα RTL του επιθυμητού κυκλώματος. Μετά από αυτό, το παραγόμενο σχηματικό διάγραμμα μπορεί να επαληθευτεί με χρήση λογισμικού προσομοίωσης που δείχνει τις κυματομορφές των εισόδων και των εξόδων του κυκλώματος μετά την δημιουργία του κατάλληλου testbench. Η δημιουργία του σωστού testbench για ένα κύκλωμα ή έναν κώδικα σε VHDL απαιτεί τον σωστό ορισμό των εισόδων. Τέλος όταν ένα μοντέλο σε VHDL μεταφράζεται σε "πύλες και γραμμές" που αντιστοιχίζονται σε μια προγραμματιζόμενη λογική συσκευή όπως ένα CPLD ή ένα FPGA, τότε το πραγματικό υλικό είναι αυτό που ρυθμίζεται και δεν "εκτελείται" ο κώδικας VHDL σε κάποιου τύπου επεξεργαστή Γλώσσα Verilog Η Verilog αποτελεί μια περιγραφική γλώσσα υλικού (hardware description languages, HDL), που χρησιμοποιείται για την υλοποίηση ηλεκτρονικών συστημάτων. Την συναντάμε συχνά στον σχεδιασμό και στον έλεγχο των ψηφιακών κυκλωμάτων, αλλά και στην mixed-signal ανάλυση κυκλωμάτων. Οι HDL όπως η Verilog διαφέρει από τις άλλες γλώσσες προγραμματισμού, επειδή διαθέτει τρόπους περιγραφής του χρόνου διάδοσης και της ευαισθησίας των σημάτων. Διαθέτει δύο είδη τελεστών εκχώρησης, έναν τελεστή κλειδώματος (blocking assignment) (=) και ένα τελεστής μη-κλειδώματος (non-blocking assignment) (<=). Ο non-blocking assignment επιτρέπει στον σχεδιαστή, να περιγράψει μία νέα κατάσταση του κυκλώματος, χωρίς να χρειαστεί να ορίσει προσωρινές μεταβλητές. Αυτά τα χαρακτηριστικά της Verilog, βοηθούν στην γρήγορη δημιουργία κώδικα με σχετικά συμπαγής και περιεκτική μορφή. Συντακτικά η Verilog μοιάζει με την γλώσσα προγραμματισμού C, η οποία χρησιμοποιείται ευρέως στην υλοποίηση λογισμικού. Όπως η C, έτσι και η Verilog υπάρχουν οι εντολές ροής (if/else, for, while, case, κ.α.) και οι τελεστές της ακολουθούν την ίδια προτεραιότητα. Οι διαφορές μεταξύ τους αφορούν τον αριθμό των bits για τον ορισμό των μεταβλητών, την οροθέτηση των διαδικασιών (η Verilog χρησιμοποιεί τις εντολές begin/end αντί των τελεστών {}) και διάφορες άλλες μικρότερες διαφορές. Πιο συγκεκριμένα η Verilog χρειάζεται ακριβή ορισμό του μεγέθους των μεταβλητών, σε αντίθεση με την C, όπου αυτό ορίζεται από τον τύπο της κάθε μεταβλητής (int, float, double, etc). Ένα σχέδιο σε Verilog συνίσταται από μια ιεραρχία ενοτήτων (modules). Οι ενότητες συμπυκνώνουν την σχεδίαση και επικοινωνούν με άλλες μέσω ενός συνόλου πυλών εισόδου, εξόδου και αμφίδρομης μεταφοράς δεδομένων. Εσωτερικά, μία ενότητα μπορεί να περιέχει ένα συνδυασμό από τα παρακάτω: net/variable declarations (wire, reg, integer, etc.), concurrent and sequential statement blocks, and instances of other modules (sub-hierarchies). Η έννοια wire περιέχει στοιχεία, την τιμή του σήματος και την έντασή του. Αυτό επιτρέπει την αφηρημένη μοντελοποίηση γραμμών μοιραζόμενων σημάτων, όπου πολλαπλές πηγές οδηγούνται μέσω ενός κοινού δικτύου. [11]

12 Οι ενότητες, που έχουν συντεθεί σύμφωνα με το παραπάνω στυλ, γνωστές ως as RTL (register-transfer level), μπορούν να υλοποιηθούν φυσικώς με λογισμικό. Το λογισμικό μετατρέπει τον πηγαίο κώδικα της Verilog, σε αρχείο netlist, μια λογικά ισοδύναμη περιγραφή που αποτελείται μόνο από στοιχειώδης λογικά αρχέτυπα (AND, OR, NOT, flipflops, etc.), που είναι διαθέσιμα από την τεχνολογία FPGA ή VLSI, που χρησιμοποιούμε. Περαιτέρω χειρισμός στο netlist τελικά οδηγεί σε ένα σχέδιο κατασκευής κυκλώματος (όπως μια μάσκα για ASIC ή ένα αρχείο bitstream για ένα FPGA). Αρχή Η Verilog ήταν η πρώτη σύγχρονη γλώσσα περιγραφής υλικού που εφευρέθηκε. Δημιουργήθηκε από τους Prabhu Goel και Phil Moorby κατά τη διάρκεια του χειμώνα του 1983/1984. Η διατύπωση αυτής της διαδικασίας ήταν "Automated Integrated Design Systems" (που αργότερα μετονομάστηκε σε Gateway Design Automation το 1985) ως γλώσσα μοντελοποίησης υλικού. Το Gateway Design Automation αγοράστηκε από την Cadence Design Systems το Η Cadence έχει τα πλήρη δικαιώματα του Gateway's Verilog και του Verilog-XL, του HDL προσομοιωτή που θα γινόταν αργότερα ο πιο διαδεδομένος προσομοιωτής της δεκαετίας. Αρχικά, Verilog επρόκειτο να περιγράφει και να επιτρέπει προσομοίωση κυκλωμάτων. Αργότερα προστέθηκε η δυνατότητα σύνθεσης. Verilog-95 Με την αυξανόμενη επιτυχία της VHDL εκείνη την εποχή, η Cadence αποφάσισε να κάνει τη γλώσσα διαθέσιμη στο ευρύ κοινό. Αυτό έγινε μέσω του οργανισμού the Open Verilog International (OVI) (γνωστός και ως Accellera). Στο ίδιο χρονικό διάστημα Cadence ξεκίνησε τη δημιουργία της Verilog-A για να θέσει τις προδιαγραφές υποστήριξης πίσω από την αναλογική προσομοιωτή του Spectre. Η Verilog-A ποτέ δεν επρόκειτο να είναι μια αυτόνομη γλώσσα και αποτελεί ένα υποσύνολο της Verilog-AMS η οποία περιελάμβανε Verilog-95. Verilog 2001 Η Verilog-2001 είναι μια σημαντική αναβάθμιση της Verilog-95. Πρώτον, προσθέτει ρητή υποστήριξη για προσημασμένες μεταβλητές και εισόδους. Προηγουμένως, οι σχεδιαστές έπρεπε να εκτελούν τις προσημασμένες πράξεις, χρησιμοποιώντας προγραμματιστικά αδέξιους χειρισμοί σε επίπεδο bit. Η ίδια λειτουργία με την Verilog-2001 μπορεί να περιγραφεί συνοπτικά από τους παρακάτω τελεστές: +, -, /, *, >>>. Επίσης έχουν εισαχθεί οι τελεστές ελέγχου (case/if/else), όμοια με την VHDL. Tέλος, μερικές προσθήκες σύνταξης εισήχθησαν για τη βελτίωση της αναγνωσιμότητας κώδικα Η Verilog-2001 είναι η κυρίαρχη έκδοση του Verilog που υποστηρίζεται από την πλειονότητα των εμπορικών πακέτων λογισμικού της EDA. [12]

13 Προτίμηση Η συγγραφή του κώδικα για την υλοποίηση του κυκλώματος της διπλωματικής μου έγινε σε γλώσσα VHDL. Στο συγκεκριμένο υποκεφάλαιο παραθέτω μερικούς από τους λόγους που με οδήγησαν στην επιλογή αυτή. Το βασικό πλεονέκτημα της VHDL, όταν αυτή χρησιμοποιείται για σχεδίαση συστημάτων, είναι ότι επιτρέπει την περιγραφή (μοντελοποίηση) και την επαλήθευση (προσομοίωση) του επιθυμητού συστήματος, πριν τα εργαλεία σύνθεσης μεταφράσουν τη σχεδίαση σε πραγματικό υλικό (πύλες και γραμμές), πριν δηλαδή της εξαγωγής του layout. Αυτό μου επέτρεπε να δοκιμάσω αρκετές φορές τον κώδικα και να βελτιώσω την λειτουργία του κυκλώματός μου. Ένα άλλο όφελος της VHDL είναι ότι επιτρέπει τον ορισμό ταυτόχρονων συστημάτων (concurrent systems). H VHDL είναι γλώσσα ροής δεδομένων, σε αντίθεση με τις διαδικαστικές γλώσσες προγραμματισμού όπως η BASIC, η C και η συμβολική γλώσσα, οι οποίες εκτελούνται ακολουθιακά, με κάθε εντολή να ακολουθεί την προηγούμενη. Αυτό επιτρέπει την υλοποίηση διαφορετικών διαδικασιών (processes) στο ίδιο αρχείο, δηλαδή διαφορετικά μέρη του κυκλώματος μπορούν να περιγραφούν από έναν ενιαίο κώδικα. Επίσης για έναν προγραμματιστή χωρίς εμπειρία είναι σχετικά πιο απλή γλώσσα και πιο εύχρηστης, διότι οι δομές που χρησιμοποιεί, μοιάζουν αρκετά με τις δομές των γνωστότερων γλωσσών προγραμματισμού, όπως C, BASIC, Java κ.α. Τέλος όπως ανέφερα πιο πάνω η Verilog είναι η γλώσσα, που υποστηρίζουν κυρίως τα εργαλεία της Cadence. Έτσι αποφάσισα να χρησιμοποιήσω την VHDL, για να δω πόσο καλά ανταποκρίνονται στην γλώσσα αυτή. Τα συμπεράσματα είναι γενικά καλά, αν και συνάντησα δυσκολίες κατά την διαδικασία διόρθωσης του κώδικα (debugging) Εργαλεία RTL-Compiler Ο RTL Compiler είναι ένα γρήγορο, υψηλής χωρητικότητας εργαλείο, που προσφέρει λύσεις στη σύνθεση απαιτητικών σχεδίων ολοκληρωμένων κυκλωμάτων. Η πατενταρισμένη του τεχνολογία, όσον αφορά το kernel του προγράμματος, παράγει ανώτερη λογική και διασύνδεση για νανομετρικού μεγέθους φυσικά σχέδια και δρομολογήσεις. Οι δυνατότητές του εκτείνονται στη παραγωγή επεξεργαστών ή ψηφιακών εφαρμογών γραφικών δικτύων. Γενικά, η ροή λειτουργίας, που χρησιμοποιούν οι εφαρμογές της Cadence, για να παράξουν το βέλτιστο αποτέλεσμα και να συνεργαστούν σωστά, φαίνεται στο παρακάτω σχήμα: [13]

14 Σχήμα 1 Ροή δεδομένων στο Encounter Δεν είναι δύσκολο να παρατηρήσουμε, ότι ο RTL Compiler αποτελεί ένα αναπόσπαστο κομμάτι για την εξαγωγή του τελικού αποτελέσματος. Από το σχήμα επίσης φαίνεται και μία γενική περιγραφή της διαδικασίας, που ακολουθούμε. Σύμφωνα λοιπόν με αυτή τη διαδικασία, φορτώνουμε αρχικά τις βιβλιοθήκες της τεχνολογίας σύμφωνα με την οποία θα σχεδιάσουμε το σύστημά μας αλλά και τους περιορισμούς, που έχουμε θέσει από την αρχή του σχεδιασμού. Ο compiler σε αυτό το σημείο κάνει μία προεργασία των δεδομένων, που του έχουμε δώσει και μας επιστρέφει μια αρχική εκτίμηση του τελικού αποτελέσματος. Στη συνέχεια, με την βοήθεια διάφορων εργαλείων, που θα αναλύσουμε παρακάτω βελτιστοποιούμε το αποτέλεσμα αυτό, ώστε να φτάσουμε στο σημείο, να εξάγουμε το τελικό σύστημα. Τα βήματα που ακολουθεί ο RTL για την εξαγωγή του αποτελέσματος φαίνονται παρακάτω: 1. Φόρτωση βιβλιοθηκών της τεχνολογίας 2. Φόρτωση των περιορισμών 3. Φόρτωση του κώδικα (HDL αρχεία) 4. Elaboration 5. Ανάλυση δεδομένων και αλλαγή των περιορισμών για τη βελτίωση του αποτελέσματος. 6. Synthesize 7. Ανάλυση των αποτελεσμάτων [14]

15 Σχήμα 2 Βήματα που ακολουθεί ο RTL κατά τη σχεδίαση [15]

16 NC-Verilog O Cadence NC-Verilog simulator είναι ένας Verilog digital logic simulator, που συνδυάζει την υψηλή απόδοση προσομοίωσης πηγαίου κώδικα με ακρίβεια, ευελιξία, και δυνατότητες εντοπισμού σφαλμάτων της προσομοίωσης. Ο NC-Verilog simulator βασίζεται στο Cadence s Interleaved Native Compiled Code Architecture (INCA). Native Compiled Code Native Compiled Code (NCC) είναι μία εκτελέσιμη τεχνική, που παρέχει υψηλή απόδοση προσομοίωσης. Σε έναν NCC προσομοιωτή, ένα πρόγραμμα ανάλυσης παράγει μία ενδιάμεση αναπαράσταση του κειμένου εισόδου. Αυτή η ενδιάμεση αναπαράσταση στη συνέχεια επεξεργάζεται από μια γεννήτρια κώδικα, που παράγει έναν μεταφέρσιμος κώδικα μηχανής, που τρέχει απευθείας στον επεξεργαστή. Η NCC προσέγγιση έχει πολλά πλεονεκτήματα όσον αφορά τις τεχνικές ερμηνείας και μεταγλώττισης του κώδικα. Βελτιωμένη απόδοση, επειδή τα ενδιάμεσα βήματα μετάφραση που απαιτούνται από την ερμηνευτικούς και μεταφραστικούς προσομοιωτές παρακάμπτονται. Σημαντική μείωση του χρόνου της προσομοίωσης επειδή η χρήση του C compiler αποφεύγεται. Πιο αποδοτική χρήση της μνήμης. Η NCC είναι η μόνη τεχνική που είναι η βέλτιστη για χρήση σε ολόκληρο τον κύκλο σχεδιασμού. Προσφέρει γρήγορη αλλαγή σχεδιασμού, η οποία είναι κρίσιμη στην αρχή του κύκλου, αλλά και γρήγορο χρόνο προσομοίωσης, με ακρίβεια της πλήρους λειτουργικής προσομοίωσης, η οποία είναι απαραίτητη αργότερα στη διαδικασία. The Interleaved Native Compiled Code (INCA) Architecture Η Interleaved Native Compiled Code (INCA) Architecture είναι μία επέκταση της NCC. Έχει την δυνατότητα για πολλαπλές προσομοιώσεις με την ίδια απόδοση, που προσφέρει για μία ένας NCC προσομοιωτής. Μπορεί να υποστηρίξει τις παρακάτω λειτουργείς: Multiple language (Verilog, VHDL, proprietary) Multiple levels (behavioral, rtl, gate) Multiple paradigms (event-driven, cycle-based) Mixed signal (digital, analog) Η INCA βελτιστοποιεί την λειτουργία των μεταγλωττιστών για κάθε γλώσσα ή μορφή εισόδου δημιουργώντας μια σειρά από οδηγίες, που θα παράγουν μια ενιαία, συνεχόμενη ροή κώδικα. Αυτή η ροή κώδικα είναι ουσιαστικά μια προσέγγιση στις γλώσσες και τεχνικές προσομοίωσης, που παρουσιάζονται από ένα συγκεκριμένο σχέδιο. Για παράδειγμα, σε μία Verilog/VHDL προσέγγιση, και οι δύο μεταφραστές χρησιμοποιούνται για να παράξουν κώδικα για τα Verilog και VHDL τμήματα του σχεδίου αντίστοιχα. Κατά την διάρκεια της επεξεργασίας (elaboration), ο κώδικας της Verilog και VHDL ενώνεται σε ένας ενιαίο κώδικα. Ο ενιαίος κώδικας εκτελείται από τον κεντρικό επεξεργαστή. [16]

17 Αυτή η προσέγγιση επιτρέπει την ολοκλήρωση μικτής προσομοίωσης. Επίσης, θέτει τη βάση για προσομοιώσεις mixed-signal. Στην συνέχεια παραθέτω ένα διάγραμμα με την ροή της προσομοίωσης INCA Encounter Σχήμα 3 Ροή προσομοίωσης INCA Η σειρά προϊόντων Encounter της Cadence παρέχει μια ποικιλία ψηφιακών λύσεων για τον σχεδιασμό κυκλωμάτων σε κλίμακα νανομέτρων. Αυτό το κεφάλαιο παρέχει μια σύντομη επισκόπηση των χαρακτηριστικών του προϊόντος και το design flow, που χρησιμοποιεί το λογισμικό Encounter. Η σειρά Encounter αποτελείται από τα ακόλουθα προϊόντα: First Encounter Ultra silicon virtual prototyping solution Nano Encounter implementation system for flat designs Nano Encounter Demand-Based Savings (DBS) system SoC Encounter hierarchical RTL-to-GDSII physical implementation solution NanoRoute Ultra SoC routing solution First Encounter Global Physical Synthesis SoC Encounter Global Physical Synthesis [17]

18 First Encounter Ultra Ο First Encounter Ultra περιλαμβάνει τα ακόλουθα χαρακτηριστικά: RTL synthesis Language (RTL). Δημιουργεί ένα gate-level netlist δεχόμενος ως είσοδο ένα Register Transfer Virtual prototyping and placement Παρέχει γρήγορη πληροφόρηση σχετικά με την απόδοση σχεδιασμού. Με αυτήν τη δυνατότητα, σχεδιάζουμε το κύκλωμά μας σε επίπεδο block και στην συνέχεια εκτελεί δοκιμές και χρονικές αναλύσεις μέχρι να καλύψει τις προδιαγραφές. Hierarchical partitioning and block placement Επιτρέπει τη δημιουργία μιας ιεραρχικής σχεδίασης, που αποτελείται από μια top-level κάτοψη, που περιέχει τα blocks, που σχεδιάστηκαν νωρίτερα. Το σύστημα μόνο του ρυθμίζει τους χρονισμούς και βελτιώνει την θέση των pins, για χρήση σε φυσικό σχέδιο. Timing optimization Παρέχει επί τόπου βελτιστοποίηση, η οποία βελτιώνει τους χρονισμούς με την εισαγωγή buffers και αλλάζοντας το μέγεθος των πυλών, χωρίς όμως να αλλάξει την λογική του αρχικού σχεδίου. Nano Encounter Ο Nano Encounter περιλαμβάνει τα ακόλουθα χαρακτηριστικά: Virtual prototyping and placement Physical synthesis optimization Σημείωση: Δεν μπορεί να εφαρμοστεί RTL synthesis. WRoute router Παρέχει παραδοσιακή grid-based και λεπτομερή απεικόνιση της δρομολόγισης του σήματος. Power router Παρέχει την δυνατότητα δημιουργίας καναλιών τροφοδοσίας του κυκλώματός, καθώς και την δρομολόγηση τους. NanoRoute router Geometry, connectivity, and antenna verification Signal wire editing Block antenna abstract creation GDSII generation [18]

19 Nano Encounter Demand-Based Savings (DBS) Ο Nano Encounter DBS επιτελεί τις ίδιες λειτουργίες με τον Nano Encounter. Η ιδιαιτερότητά του έγκειται στο, ότι εξοικονομεί πόρους του συστήματος ανάλογα με τις προδιαγραφές, που θα του δώσουμε. NanoRoute Ultra Ο NanoRoute Ultra είναι ένας αυτοτελές, block-level και top-level δρομολογητής για system-on-chip (SoC) σχεδίαση. Επιτελεί τις ίδιες λειτουργίες με τον Nano Encounter εκτός από την Virtual prototyping and placement SoC Encounter Ο SoC Encounter είναι ένα λογισμικό υλοποίησης ιεραρχικής κάτοψης και δρομολόγισης ενός σχεδίου. Παρέχει τις ίδιε λειτουργίες με τους First Encounter Ultra και Nano Encounter, αλλά και την παρακάτω, η οποία δεν περιέχεται σε κανέναν άλλο: Sign-off signal integrity Αποτρέπει, υπολογίζει και επιδιορθώνει τον θόρυβο, που προκαλείται από συζευγμένες διασυνδέσεις. Αυτό το εργαλείο μπορεί επίσης να υπολογίσει και επιδιορθώσει στιγμιαίο θόρυβο και την καθυστέρηση λόγω θορύβου για στατική ανάλυση χρονισμού. First Encounter Global Physical Synthesis Ο First Encounter Global Physical Synthesis περιέχει όλες τις λειτουργίες του First Encounter Ultra και επιπλέον την τεχνολογία για Global Physical Synthesis, ώστε να υποστηρίζει την δημιουργία σχεδίου ολοκληρωμένων πυλών από RTL. SOC Encounter Global Physical Synthesis O SOC Encounter Global Physical Synthesis περιέχει όλες τις λειτουργίες του SOC Encounter και επιπλέον την τεχνολογία για Global Physical Synthesis, ώστε να υποστηρίζει την εξαγωγή GDSII από RTL. [19]

20 Κεφάλαιο 2: Platform Architecture for Solar, Thermal, and Vibration Energy Στα πλαίσια αυτής της διπλωματικής μελετήθηκε και υλοποιήθηκε το σύστημα που παρουσιάζεται στην επιστημονική εργασία των Saurav Bandyopadhyay και Anantha P. Chandrakasan με τίτλο Platform Architecture for Solar, Thermal, and Vibration Energy Combining With MPPT and Single Inductor Αρχιτεκτονική του συστήματος Οι αρχιτεκτονικές, που χρησιμοποιούνται συνήθως σε κυκλώματα για energy harvesting, αποτελούνται κυρίως από δύο dc-dc converters, σχήμα 4. Η αρχιτεκτονική αυτή ισοδυναμεί με μία πηγή συνεχούς ρεύματος, όπως στην περίπτωση, που μετατρέπουμε την ηλιακή ή την θερμική ενέργεια. Στην περίπτωση της κινητικής ενέργειας (πιεζοαντίσταση) το κύκλωμα ισοδυναμεί με πηγή εναλλασσόμενου ρεύματος και έτσι τοποθετούμε έναν εναλλάκτη μετά τους δύο dc-dc converters. Ο πρώτος μετατροπέα είναι ο Maximum Power Extraction (MPE). Ο μετατροπέα αυτός λειτουργεί ως αντίσταση εισόδου, η οποία μπορεί να μεταβάλει την τιμή της. Η μεταβολή αυτή εξυπηρετεί στην μέγιστη μεταφορά ενέργειας Σχήμα 4 Traditional architecture with two-stage power conversion από τον harvester στο κύκλωμα. Στην συνέχει η ενέργεια αυτή, μπορεί να αποθηκευτεί σε μία μπαταρία ή σε έναν πυκνωτή. Αυτό συμβαίνει όταν συλλεγόμενη ενέργεια υπερκαλύπτει τις ανάγκες του φορτίου. Ο πυκνωτής συνδέεται με τον δεύτερος μετατροπέα, Regulation Stage. Αυτός τροφοδοτεί το φορτίο με μία σταθερή ρυθμιζόμενη ροή ενέργειας. Και τα δύο κυκλώματα, εισόδου και εξόδου, ρυθμίζονται έτσι ώστε να πετύχουμε τη μέγιστη μεταφορά ενέργειας από το περιβάλλον προς τον φορτίο. Ωστόσο εξαιτίας των δύο dc-dc converters μεταβάλλεται δις προτού φτάσει στο φορτίο και αυτό έχει σαν αποτέλεσμα να περιορίζει τη συνολική απόδοση. Το πρόβλημα αυτό μπορεί να λυθεί χρησιμοποιώντας μια διαφορετική αρχιτεκτονική από την παραδοσιακή των δύο επιπέδων. Η αρχιτεκτονική αυτή ονομάζεται Dual-path with control. Εδώ ο MPE χωρίζεται σε δύο παράλληλες διαδρομές. Σε κάθε μία υπάρχει και ένας converter, ο πρωτεύον (primary) και ο δευτερεύον (secondary). Ο πρωτεύον μετατροπέα μεταφέρει την ενέργεια από το περιβάλλον απευθείας στο φορτίο V LOAD, όταν αυτή είναι διαθέσιμη. Ωστόσο, επειδή η ανάγκες του φορτίου σε ενέργεια δεν μένουν σταθερές, ο πρωτεύον μετατροπέα χρησιμοποιείται μόνον, όταν η τάση V LOAD_DIV πέσει κάτω από μία τάση αναφοράς V REF, ίση με 0,6V. Όταν η V LOAD_DIV γίνει μεγαλύτερη από την V REF, τότε ενεργοποιείται ο δευτερεύον μετατροπέα, ο οποίος αποθηκεύει την ενέργεια. [20]

21 Το κύκλωμα ελέγχου αυτής της αρχιτεκτονικής, αποτελείται από έναν συγκριτή. Σαν είσοδο δέχεται τις τάσεις V LOAD_DIV και V REF, και ανάλογα με το αποτέλεσμα της σύγκρισης τους ενεργοποιεί έναν από τους δύο μετασχηματιστές. Αν θεωρήσουμε την συχνότητα του MPE στην παραδοσιακή αρχιτεκτονική, ίση με f s, τότε στην Dual-path αρχιτεκτονική η συχνότητα λειτουργίας του πρωτεύοντος και δευτερεύοντος μετασχηματιστή είναι a* f s και (1 a)* f s αντίστοιχα, όπου a είναι περίπου το κλάσμα της ισχύος εισόδου που μεταφέρεται στην V. Ως εκ τούτου, το σύστημα μπορεί να θεωρηθεί ως ένα pulse-frequencymodulated (PFM) power converter system, όπου η επιμέρους συχνότητες του LOAD πρωτεύοντος και δευτερεύοντος μετασχηματιστή διαμορφώνονται ανάλογα με την απαίτηση του φορτίου διατηρώντας το συνολική συχνότητα του MPE, ίδια όπως στις παραδοσιακές αρχιτεκτονικές. Στην περίπτωση, που η αντλούμενη ενέργεια δεν επαρκεί για το φορτίο, είπαμε ότι χρησιμοποιείται η ενέργεια, που έχει ήδη αποθηκευτεί στο σύστημα. Αυτό γίνεται με την ενεργοποίηση του backup converter, μέσω του control circuit. Για να είμαστε σίγουροι, ότι το φορτίο χρειάζεται όντως την συνδρομή του backup, έχουμε ορίσει τον εξής περιορισμό. Το backup ενεργοποιείται μόνο μετά από 8 συνεχείς κλήσεις του comparator. Συνοψίζοντας βλέπουμε, ότι όταν η ισχύς του φορτίο είναι πολύ υψηλότερη από την ισχύ εισόδου, η αρχιτεκτονική Dual-path λειτουργεί ακριβώς όπως η παραδοσιακή αρχιτεκτονική μεταφέροντας την προηγουμένως αποθηκευμένη ενέργεια απόv STORE στην V. Από την άλλη, όταν η ενέργεια εισόδου επαρκεί είναι δυνατόν να έχουν ένα LOAD μετατροπέα μεταξύ του συλλέκτη και του φορτίου στην καλύτερη περίπτωση και δύο μετατροπείς (παρόμοια με τις παραδοσιακές αρχιτεκτονικές) στη χειρότερη περίπτωση. Έτσι η Dual-path αρχιτεκτονική έχει καλύτερη απόδοση σε ποσοστό 11%-13% Σύνθεση τριών συλλεκτών Το κύκλωμα, το οποίο μελέτησα συνδύαζε παράλληλα τρία είδη harvesters. Με την παράλληλη λειτουργία του επιτυγχάνεται η μέγιστη συγκομιδή ενέργειας από το περιβάλλον. Καθένας τους ακολουθεί την διαδικασία, που περιγράφηκε πιο πάνω. Το σχήμα 5, μας δείχνει ξεχωριστά την συνδεσμολογία των τριών συλλεκτών. Το πηνίο και οι διακόπτες φ 1 χρησιμοποιούνται και από τους τρεις συλλέκτες. [21]

22 Σχήμα 5 Dual-path αρχιτεκτονική 2.3. Μέγιστη Συγκομιδή Ενέργειας Οι περισσότεροι energy harvesters μοντελοποιούνται είτε ως πηγή τάσης είτε ως πηγή ρεύματος, σε σειρά με ένα στοιχείο, που ορίζει την μέγιστη τιμή ενέργειας. Ο συλλέκτης φωτοβολταϊκού, που μας ενδιαφέρει σε αυτήν την εργασία, παρουσιάζεται ως πηγή ρεύματος I GEN. Για δεδομένη ένταση φωτός, η τιμή της συλλεγόμενης ενέργειας, εξαρτάται από την τιμή της τάσης V PV. Για μικρή τιμή της τάσης V PV το ρεύμα, που παρέχεται από το φωτοβολταϊκό (I PV ), είναι περίπου ίσο με το I GEN. Για μεγαλύτερες τιμές της τάσης V PV ενεργοποιείται η παράλληλη δίοδος και μειώνει την τιμή του I PV. Άρα υπάρχει μια βέλτιστη τιμή της τάσης V PV, όπου η συγκομιδή ενέργειας γίνεται μέγιστη. Το σημείο αυτό ονομάζεται maximum power point (MPP). Λόγω της μη γραμμικής λειτουργίας της διόδου, είναι δύσκολο να διατηρήσουμε την τάση κοντά σε αυτό το σημείο μόνο με την ρύθμιση των αντιστάσεων R P και R S. Αντί για αυτό, χρησιμοποιείται ένα βρόγχος ανατροφοδότησης χρησιμοποιείται για την ρύθμιση της V PV. Σχήμα 6 Ισοδύναμο κύκλωμα φωτοβολταϊκού [22]

23 2.4. Ελεγκτής Ισχύος με Βάσης τον Χρόνο (Time-Based Power Monitor) Οι πληροφορίες ισχύς εισόδου είναι αναγκαίες για συστήματα συγκομιδής ενέργειας, που απαιτούν ένα βρόχο ανάδρασης για βέλτιστη μεταφορά ισχύος. Είναι δυνατόν να ελέγξουμε την αντίσταση εισόδου του μετατροπέα, μεταβάλλοντας την τιμή του t 1 (χρονική διάρκεια του φ 1 ). Η μέση τιμή του ρεύματος εισόδου μπορεί να εκφραστεί ως I IN VHAR t1 ( t1+ t2) f = 2 L s (1) όπου L είναι η επαγωγή του πηνίου, VHAR η τάση εξόδου του μετατροπέα, t 2 χρονική διάρκεια του φ 2 και f s η συχνότητα των διακοπτών. Άρα, η αντίσταση εισόδου γράφεται V I HAR IN 2 L t = + t f t 2 1 (1 ) 1 s 1 (2) Επίσης η σχέση μεταξύ t 1 και t 2 είναι η εξής t 2 = V V HAR STORE t1 V HAR (3) Τέλος για t 2 t 1 η (2) προσεγγίζεται V I HAR IN 2 L = (4) t f 1 s Όπως βλέπουμε είναι επίσης σημαντικό, να προσδιορίσουμε την τιμή της διάρκειας του φ 2, δηλαδή το t 2. Η συνάρτηση (3) μας δίνει την τιμή του t 2, ώστε το ρεύμα του πηνίου να είναι μηδέν στο τέλος του φ 2. Πρέπει να σημειώσουμε, ότι η τιμή του t 2 πρέπει να μεταβάλλεται δυναμικά, καθώς οι τιμές των VHAR και V STORE μπορεί να αλλάζουν. Ο καθορισμός του t2 μέσου της (3) είναι ενεργοβόρα διαδικασία. Γι αυτό ένας zero current switching (ZCS) προσδιορίζει με ενεργειακά οικονομικό τρόπο το t 2. Το ZCS, που χρησιμοποιούμε, ακολουθεί αρχιτεκτονική dual-path. Όπως βλέπουμε στο σχήμα 7, οι δύο βρόγχοι ανάδρασης του ZCS χρησιμοποιούνται για τον πρωτεύοντα και τον δευτερεύοντα μετατροπέα. Κατά την φάση φ 1, το τρανζίστορ N ALL άγει και το πηνίο φορτίζεται. Αναλόγως με το ποίος μετατροπέας είναι ενεργός στην φάση φ 2 η ενέργεια του πηνίου μεταφέρεται είτε στο φορτίο είτε στον αποταμιευτήρα. Το ZCS πρέπει να προσδιορίσει το μήκος του παλμού των σημάτων t 2,PRIM και t 2,SECON,που χρειάζονται στις [23]

24 P PRIM και P SECON. Συγκρίνοντας τις V DRAIN με V LOAD (και V STORE ), ένα σήμα ελέγχου ορίζει αν πρέπει να αυξήσουμε ή να μειώσουμε το μήκος του παλμού t 2,PRIM (και t 2,SECON ). Ως εκ τούτου, το κύκλωμα συγκλίνει προς τις τιμές, που απαιτούνται για μηδενικό ρεύμα μεταγωγής. Λαμβάνοντας υπόψη την ισχύ εισόδου στο σύστημα συγκομιδής ενέργειας, έχουμε PIN = VHAR IIN (5) Επίσης επεκτείνοντας την (3) στην dual-path αρχιτεκτονική, καταλήγουμε σε t 2, PRIM = V V LOAD HAR t V 1 HAR (6) Χρησιμοποιώντας την (1), (5) και (6) φτάνουμε σε P IN (VLOAD V HAR ) t2,prim VLOAD t2, PRIM f = 2 L s (7) Αναδιατάσσοντας την (7), έχουμε t 2, PRIM = 2 L PIN V ( V V ) f LOAD LOAD HAR s (8) Η (8) μπορεί να απλοποιηθεί ακόμα σε t 2, PRIM 1 2 L PIN = (9) V f LOAD s Όπως μπορούμε να δούμε από την (9), το t 2,PRIM και V L μείνουν σταθερά. ορίζει την ενέργεια εισόδου, αν οι τιμές f s [24]

25 Σχήμα 7 Ρυθμιστής αντίσταση και ZCS σε dual-path αρχιτεκτονική 2.5. Σύστημα Ελέγχου Φ1 Ο έλεγχος της ενέργειας εισόδου, μεταβάλλοντας τον t 2,PRIM, για τον μετατροπέα φωτοβολταϊκού, είναι δουλειά του maximum power point tracking (MPPT), όπως φαίνεται στο σχήμα 8. Για να έχουμε μια καλύτερη εκτίμηση του αποτελέσματος, λαμβάνουμε ως είσοδο την μέση τιμή των t 2,PRIM. Αυτό γίνεται, ώστε να αφαιρέσουμε την διακύμανση του t 2,PRIM, εξαιτίας του κυματισμού της V LOAD και V PV. Η αντίσταση εισόδου και στα δύο path, μεταβάλλεται δυναμικά, ώστε η τιμή του t 2,PRIM, να μεγιστοποιείται. Αυτό γίνεται μεταβάλλοντας το t 1. Εφόσον το MPPT αποτελεί ένα αργό βρόγχο ανατροφοδότησης, το ρολόι που χρησιμοποιείται για τον χρονισμό του, έχει συχνότητα μικρότερη από την κεντρική συχνότητα του συστήματος, με αναλογία a fs ( a < 1). Η λογική, που χρησιμοποιείται για τον προσδιορισμό του t 1, ονομάζεται Hill- Climbing. Συγκρίνουμε την μέση τιμή των τιμών του t2,prim στον κύκλο του mppt_clk, που βρισκόμαστε, με την μέση τιμή του προηγούμενου κύκλου. Αν η σύγκριση δείξει μεγαλύτερη μέση τιμή, το t 1 ακολουθεί την ίδια πορεία (αυξάνεται ή μειώνεται) όπως πριν, αλλιώς αντιστρέφουμε την μεταβολή του, με την βοήθεια μιας πύλης EXOR. Εφαρμόζοντας αυτήν την διαδικασία, ο MPPT συγκλίνει στην αντίσταση ( t 1 ), που είναι πιο κοντά στην βέλτιστη συγκομιδή ενέργειας. Στην σταθερή κατάσταση το σύστημα [25]

26 συνεχώς ελέγχει την ενέργεια εισόδου και ταλαντώνεται μεταξύ τριών θέσεων. Το σχήμα 9, δείχνει το διάγραμμα ροής του MPPT. Σχήμα 8 MPPT για ηλιακό harvester Τέλος αξίζει να σημειωθεί, ότι το προτεινόμενο σύστημα ελέγχου ισχύος, μπορεί να χρησιμοποιηθεί και για την απενεργοποίηση του harvester, όταν η ενέργεια συγκομιδής ξεπεράσει ένα συγκεκριμένο κατώφλι. Αυτό γίνεται μέσω σημάτων απενεργοποίησης (φ 1 και φ 2 ) στους διακόπτες του μετατροπέα. Σχήμα 9 Διάγραμμα ροής του MPPT [26]

27 Κεφάλαιο 3: Υλοποίηση Ψηφιακού Κυκλώματος Ο σχεδιασμός και η υλοποίηση του συστήματος, που παρουσιάστηκε πιο πάνω, απαιτούσε την σχεδίαση και αναλογικών και ψηφιακών κυκλωμάτων. Σε αυτή την εργασία παρουσιάζεται ο τρόπος σχεδίασης, αλλά και τα αποτελέσματα του ψηφιακού μέρους της πλατφόρμας συγκομιδής ενέργειας. Πιο συγκεκριμένα, ανέλαβα την σχεδίασης του MPPT κυκλώματος για το φωτοβολταϊκό, αλλά και του block, που υπολογίζει την μέση τιμή των χρόνωνt 2,PRIM και την δίνει σαν είσοδο στο MPPT. Ένας από τους στόχους της σχεδίασης είναι η low-power λειτουργία των κυκλωμάτων. Επίσης η τεχνολογία, που χρησιμοποίησα είναι 0.35μm τεσσάρων μετάλλων της AMS, η οποία βρίσκεται στο HITKIT v4.10. Τα αποτελέσματα αποτελούνται από γραφήματα των σημάτων εισόδου και εξόδου των κυκλωμάτων αλλά και αναφορές για την ενέργεια και τους χρονισμούς των κυκλωμάτων, όπως επίσης και για την επιφάνεια, που καταλαμβάνουν στο πυρίτιο. Τέλος εξάγω το gdsii αρχεία από τον EDI. Το αρχείο αυτό χρησιμοποιείται αργότερα είτε για την υλοποίηση του σχεδιασμένου κυκλώματος, είτε για την ένωση του με το αναλογικό κομμάτι για την ολοκλήρωση του mixed-signal συστήματος MPPT Το κύκλωμα του MPPT, που προτείνεται, φαίνεται στο σχήμα 10. Αποτελείται ουσιαστικά από ένα comparator, που συγκρίνει την προηγούμενη και την επόμενη μέση τιμή των χρόνων t2,prim με την βοήθεια ενός flip flop. Στην συνέχεια παρεμβάλλεται μία πύλη XOR και ένα flip flop. Όπως είχαμε πει και πιο πάνω η πύλη XOR, χρησιμοποιείται για τον εντοπισμό των αλλαγών της τιμής του comparator, δηλαδή στην αλλαγή της μονοτονίας των μέσων τιμών τουt 2,PRIM (σχήμα 9). Τέλος υπάρχει το block increment/decrement t1, που μεταβάλει την τιμή του t1 ανάλογα με την είσοδο. Όλα τα blocks συγχρονίζονται από το ρολόι mppt_clk = 320 μs. Ας δούμε ένα-ένα τα κομμάτια. D flip-flop 1 Σχήμα 10 Kύκλωμα MPPT Είσοδοι: D: 8bit signal. Είναι η μέση τιμή t2 σε μs. Τα πρώτα 3 bits αποτελούν το ακέραιο μέρος ενώ τα 5 επόμενα το δεκαδικό. CLK: 1bit signal. Είσοδος ρολογιού. SET: 1bit signal. Θέτει αρχικές τιμές [27]

28 RESET: 1bit signal. Επαναφέρει το FF CE: 1bit signal Έξοδος: Q: 8bit signal. Comparator Είσοδοι: A: 8bit signal. Είναι η μέση τιμή t2 σε μs. Τα πρώτα 3 bits αποτελούν το ακέραιο μέρος ενώ τα 5 επόμενα το δεκαδικό. B: 8bit signal. Είναι η προηγούμενη μέση τιμή t2 σε μs. Τα πρώτα 3 bits αποτελούν το ακέραιο μέρος ενώ τα 5 επόμενα το δεκαδικό. Έξοδος: 1bit signal. Είναι το αποτέλεσμα της σύγκρισης. Συγκρίνει τις τιμές των εισόδων Α, Β. Αν Α > Β => F = 1, αλλιώς F = 0. XOR Gate Είσοδοι: A: 1bit signal. B: 1bit signal Έξοδος: F: 1bit signal D flip-flop 2 Είσοδοι: D: 1bit signal. Είναι η μέση τιμή t2 σε μs. Τα πρώτα 3 bits αποτελούν το ακέραιο μέρος ενώ τα 5 επόμενα το δεκαδικό. CLK: 1bit signal. Είσοδος ρολογιού. SET: 1bit signal. Θέτει αρχικές τιμές RESET: 1bit signal. Επαναφέρει το FF CE: 1bit signal Έξοδος: [28]

29 Q: 1bit signal. increment/decrement component Είσοδοι: F: 1bit signal. Είναι η τιμή του FF2. CLK: 1bit signal. Είσοδος ρολογιού. SET: 1bit signal. Θέτει αρχικές τιμές RESET: 1bit signal. t1pre: 8bit signal. Η προηγούμενη τιμή του t1 σε μs. Τα πρώτα 3 bits αποτελούν το ακέραιο μέρος ενώ τα 5 επόμενα το δεκαδικό. Έξοδος: t1: 8bit signal. Η επομένη τιμή του t1 σε μs. Τα πρώτα 3 bits αποτελούν το ακέραιο μέρος ενώ τα 5 επόμενα το δεκαδικό. Το block increment/decrement component αποτελείται από δύο κυκλώματα. Μία πύλη XNOR και το κύκλωμα increment/decrement, που αυξάνει ή μειώνει την τιμή του t1, αναλόγως με την τιμή του XNOR. Αν το αποτέλεσμα της XNOR είναι 1, τότε η τιμή του t1 αυξάνεται, ενώ αν είναι 0 μειώνεται. Η μεταβολή του t1 γίνεται κατά 0,5 μs. Τα αρχεία για κάθε ένα από τα μέρη του MPPT είναι τα ακόλουθα: D_flip_flop_1.vhd Comparator8bit.vhd xor.vhd D_flip_flop_2.vhd inc_dec_t1_comp.vhd o xnorgate.vhd o inc_dec_t1.vhd Προσομοίωση Κώδικα Στην συνέχεια θα παρουσιάσουμε τα αποτελέσματα της προσομοίωσης του MPPT. Η προσομοίωση έγινε με την βοήθεια του NClaunch. Οι τιμές εισόδου δόθηκαν μέσω του αρχείου mppt_comp_test_bench.vhd και περιγράφουν την παρακάτω λειτουργία. Στον πρώτο ενάμιση κύκλο ρολογιού είναι ενεργοποιημένη η είσοδος SET και ορίζουμε τις αρχικές συνθήκες. Η τιμή του t1 ορίζεται στ 2μs (0b ή 0x40). Στην συνέχεια δίνονται διαδοχικά τιμές για το t2. Στον πίνακα που ακολουθεί φαίνονται αναλυτικά ποιες είναι αυτές και πως θα έπρεπε να συμπεριφερθεί το σύστημα, σύμφωνα με το σχήμα 11. [29]

30 t2 (dec) μs t2 (dig) μs t2 (hex) μs / Τα αποτελέσματα της προσομοίωσης φαίνονται στο επόμενο σχήμα 11. Σχήμα 11 Αποτέλεσμα προσομοίωσης MPPT Η πρώτη εντύπωση που μας δίνεται κοιτώντας το σχήμα είναι ότι οι τιμές t1 και t1pre μεταβάλλονται ταυτόχρονα. Αν κοιτάξουμε προσεκτικά θα δούμε, ότι αυτό δεν [30]

31 συμβαίνει. Θα έπρεπε άλλωστε να υπάρχει μια μικρή καθυστέρηση, ώστε να μπορεί το κύκλωμα να συγχρονίσει τις εισόδους και τις εξόδους του. Αυτό φαίνεται καλύτερα στο παρακάτω σχήμα. Σχήμα 12 Καθυστέρηση σήματος t1pre Η τιμή του t1 αλλάζει ακριβώς στην αλλαγή του ρολογιού, ενώ η t1pre παίρνει την νέα της τιμή 100 ns αργότερα Υλοποίηση Κυκλώματος με RTL Compiler Αφού διαπιστώσαμε ότι το κύκλωμά μας λειτουργεί σωστά, ήρθε η ώρα, να συνθέσουμε το κύκλωμα μέσω του RTL Compiler. Οι εντολές, που του δίνουμε αφορούν την τεχνολογία, που θα χρησιμοποιήσει, τους χρονισμούς, όπως την περίοδο του ρολογιού (32000 μs) και την low-power σύνθεση του κυκλώματος. Παρακάτω θα παρουσιαστούν screen shots με τα κυκλώματα, που σχεδίασε ο RTL. Στα απλά κυκλώματα, όπως για παράδειγμα στα Flip-Flops, ο RTL χρησιμοποιεί έτοιμα εξαρτήματα από τις βιβλιοθήκες. Αυτά εμφανίζονται σαν blocks και δεν έχουμε καμία πληροφορία για την σύνθεση τους. Μπορούμε όμως να βρούμε την περιγραφή τους από το documentation του HITKIT 4.10 της AMS. MPPT [31]

32 Σχήμα 13 RTL MPPT G1: D_flip_flop_1 G2: D_flip_flop_2 G3: XOR G4: comparator G5: inc_dec_t1_comp inc_dec_t1_comp Σχήμα 14 RTL inc_dec_t1_comp [32]

33 G1: XNOR G2: inc_dec_t1 Σημείωση: flagin και flagout είναι δύο μεταβλητές εισόδου και εξόδου αντίστοιχα, που τις χρησιμοποιούσα, σαν σήμα ενός γεγονότος. Ο RTL προχώρησε σε εσωτερική ένωση των δύο αυτών μεταβλητών για καλύτερη απόδοση. D_flip_flop_1 [33]

34 Σχήμα 15 RTL D_flip_flop1 XOR Σχήμα 16 RTL XOR [34]

35 D_flip_flop_2 Σχήμα 17 RTL D_flip_flop2 Comparator Σχήμα 18 RTL Comparator [35]

36 Inc_dec_t1 Σχήμα 19 inc_dec_t1 XNOR Σχήμα 20 RTL XNOR Αυτό που πρέπει να προσέξουμε εδώ είναι τα δύο blocks CLKBU2_3B. Χρησιμεύουν στην καθυστέρηση του σήματος, για να πετύχουμε τις προδιαγραφές, που δώσαμε αρχικά στον RTL. [36]

37 Εκτός από τον τελικό κώδικα του κυκλώματος (synthesized) ο RTL μπορεί να μας δώσει μία μεγάλη γκάμα από reports. Τα πιο βασικά από αυτά ενε τα Report Area, Report Power και Report Timing. Report Area Σχήμα 21 Report Area MPPT Μας πληροφορεί για την επιφάνεια, που καταλαμβάνει στο πυρίτιο. Η συνολική επιφάνεια είναι 13393,38 μονάδες, ενώ έχουμε και λεπτομερή αναφορά για την επιφάνεια κάθε block ξεχωριστά. [37]

38 Report Power Σχήμα 22 Report Power MPPT Η συνολική κατανάλωση του κυκλώματος είναι περίπου 1470 μw. Είναι αρκετά ικανοποιητική τιμή. Η μεγαλύτερη ενέργεια βλέπουμε ότι καταναλώνεται από το inc_dec_t1. Σχήμα 23 Instance Power Usage [38]

39 Σχήμα 24 Net Power Usage Report Timing Σχήμα 25 Report Timing MPPT Το timing report μας δείχνει αναλυτικά τους χρόνους και τις καθυστερήσεις των σημάτων σε κάθε path. Αυτό που μας ενδιαφέρει περισσότερο είναι ο χρόνος στο worst path. Εμφανίζεται στο πάνω μέρος του report. Το στοιχείο που πρέπει να προσέξουμε είναι η τιμή του slack. Αν η τιμή του είναι θετική, τότε το κύκλωμα μπορεί να δουλέψει και με [39]

40 μεγαλύτερο ρολόι. Στην περίπτωσή μας η τιμή του είναι 0. Άρα οι χρονισμοί του κυκλώματος δουλεύουν άψογα Εξαγωγή Layout Τώρα που έχουμε τον synthesized κώδικα από τον RTL, μπορούμε να κατασκευάσουμε το layout του κυκλώματος. Αυτό θα γίνει με την βοήθεια του Encounter. Δίνουμε σαν όρισμα τον synthesized κώδικα μαζί με τις απαραίτητες βιβλιοθήκες της τεχνολογίας, καθώς και διάφορες άλλες παραμέτρους. Θυμίζω ότι η τεχνολογία, που χρησιμοποιούμε είναι 0,35 μm τεσσάρων μετάλλων. Έπειτα από μια αυτοματοποιημένη διαδικασία, που περιγράφεται αναλυτικά στο παράρτημα Ι, καταλήγουμε στο παρακάτω layout και στο τελικό αρχείο gdsii. Σχήμα 26 Layout MPPT Εδώ τελειώνει η δουλειά μας για το MPPT. Έχουμε κάνει όλους τους ελέγχους για την σωστή λειτουργία του κυκλώματος και της ορθότητας της σχεδίασης και είμαστε έτοιμη να χρησιμοποιήσουμε το σχέδιο μας. Με το gdsii αρχείο μπορούμε να συνεχίσουμε την σχεδίαση στο αναλογικό κομμάτι ή να τυπώσουμε το κύκλωμά μας σε πλακέτα. [40]

41 3.2. MPPT v2 Ένας από τους στόχους, που θέσαμε αρχικά για την σχεδίαση ήταν η low-power λειτουργία του κυκλώματος. Για να το πετύχω αυτό προχώρησα σε σχεδιαστικά «τρικ». Μετέβαλλα το κύκλωμα αντικαθιστώντας ορισμένα blocks με άλλα πιο απλά. Παρατήρησα ότι βάζοντας μία πύλη NOT στην θέση του FF2 και της πύλης XOR, παίρνω ακριβώς τα ίδια αποτελέσματα. Η εισαγωγή της ΝΟΤ μου έδωσε την δυνατότητα να παραλείψω και την πύλη XNOR. Αντί για τρία blocks λοιπόν έχουμε ένα. Αυτό σημαίνει εξοικονόμηση ενέργειας, αλλά και χώρου. Σχήμα 27 Kύκλωμα MPPT v2 D flip-flop 1 Είσοδοι: Έξοδος: D: 8bit signal. Είναι η μέση τιμή t2 σε μs. Τα πρώτα 3 bits αποτελούν το ακέραιο μέρος ενώ τα 5 επόμενα το δεκαδικό. CLK: 1bit signal. Είσοδος ρολογιού. SET: 1bit signal. Θέτει αρχικές τιμές RESET: 1bit signal. Επαναφέρει το FF CE: 1bit signal Q: 8bit signal. Comparator Είσοδοι: A: 8bit signal. Είναι η μέση τιμή t2 σε μs. Τα πρώτα 3 bits αποτελούν το ακέραιο μέρος ενώ τα 5 επόμενα το δεκαδικό. B: 8bit signal. Είναι η προηγούμενη μέση τιμή t2 σε μs. Τα πρώτα 3 bits αποτελούν το ακέραιο μέρος ενώ τα 5 επόμενα το δεκαδικό. Έξοδος: 1bit signal. Είναι το αποτέλεσμα της σύγκρισης. [41]

42 Συγκρίνει τις τιμές των εισόδων Α, Β. Αν Α > Β => F = 1, αλλιώς F = 0. NOT Gate Είσοδοι: A: 1bit signal. Έξοδος: F: 1bit signal increment/decrement Είσοδοι: F: 1bit signal. Είναι η τιμή της ΝΟΤ. CLK: 1bit signal. Είσοδος ρολογιού. SET: 1bit signal. Θέτει αρχικές τιμές RESET: 1bit signal. t1pre: 8bit signal. Η προηγούμενη τιμή του t1 σε μs. Τα πρώτα 3 bits αποτελούν το ακέραιο μέρος ενώ τα 5 επόμενα το δεκαδικό. Έξοδος: t1: 8bit signal. Η επομένη τιμή του t1 σε μs. Τα πρώτα 3 bits αποτελούν το ακέραιο μέρος ενώ τα 5 επόμενα το δεκαδικό. Το block increment/decrement αυξάνει ή μειώνει την τιμή του t1, αναλόγως με την τιμή του NOT. Αν το αποτέλεσμα της NOT είναι 1, τότε η τιμή του t1 αυξάνεται, ενώ αν είναι 0 μειώνεται. Η μεταβολή του t1 γίνεται κατά 0,5 μs. Τα αρχεία για κάθε ένα από τα μέρη του MPPT είναι τα ακόλουθα: D_flip_flop_1.vhd Comparator8bit.vhd notgate.vhd inc_dec_t1.vhd [42]

43 Προσομοίωση Κώδικα Στην συνέχεια θα παρουσιάσουμε τα αποτελέσματα της προσομοίωσης του MPPT v2. Η προσομοίωση έγινε με την βοήθεια του NClaunch. Οι τιμές εισόδου δόθηκαν μέσω του αρχείου mppt_comp_v2_test_bench.vhd και περιγράφουν την ίδια λειτουργία με το MPPT. Σχήμα 28 Αποτέλεσμα προσομοίωσης MPPT v2 Όπως αναμενόταν οι κυματομορφές των σημάτων εξόδου του MPPT v2είναι όμοιες με αυτές του MPPT. Αυτό σημαίνει ότι το κύκλωμα επιτελεί την λειτουργία που επιθυμούμε. Έτσι μπορούμε να περάσουμε στην σύνθεσή του Υλοποίηση Κυκλώματος με RTL Compiler Παρακάτω θα παρουσιαστούν screen shots με τα κυκλώματα, που σχεδίασε ο RTL. Χρησιμοποιούμε ακριβώς τις ίδιες βιβλιοθήκες και το ίδιο ρολόι με αυτά, που χρησιμοποιήσαμε στην σύνθεση του MPPT. [43]

44 MPPT v2 Σχήμα 29 RTL MPPT v2 G1: D_flip_flop_1 G2: comparator G3: ΝΟΤ G4: inc_dec_t1 D_flip_flop_1 Σχήμα 30 RTL D_flip_flop1 [44]

45 Comparator Σχήμα 31 RTL Comparator Αυτή τη φορά ο RTL αποφάσισε να μας δώσει διαφορετική αρχιτεκτονική για τον comparator. Όπως θα δούμε στην συνέχεια η συγκεκριμένη αρχιτεκτονική καταναλώνει περισσότερη ενέργεια. Παρά τις προσπάθειες μου να το αλλάξω ο RTL συνέχισε να δίνει το συγκεκριμένο κύκλωμα. [45]

46 Inc_dec_t1 Σχήμα 32 inc_dec_t1 θα περάσουμε τώρα στην ανάλυση και την σύγκριση των report της συγκεκριμένης αρχιτεκτονικής σε σχέση με την προηγούμενη. [46]

47 Report Area Σχήμα 33 Report Area MPPT v2 Όπως το αναμέναμε η επιφάνεια, που καταλαμβάνει η αρχιτεκτονική MPPT v2 είναι μικρότερη (12912,9). Αν ο RTL μας έδινε τον ίδιο comparator και στις δύο περιπτώσεις θα γλιτώναμε ακόμα περισσότερη επιφάνεια, καθώς η επιφάνεια που καταλαμβάνει είναι 1781,78 τετραγωνικές μονάδες, έναντι των 1221,22 τετραγωνικών μονάδων. Report Power Σχήμα 34 Report Power MPPT v2 Η συνολική κατανάλωση του κυκλώματος είναι περίπου 1440 μw. Είναι αρκετά ικανοποιητική τιμή. Έχουμε βελτίωση στην κατανάλωση της τάξεως των 30 μw. Όπως [47]

48 είπαμε και πριν η αλλαγή στην αρχιτεκτονική του comparator μας στοιχίζει ενεργειακά. Η κατανάλωση του πλέον είναι 190 μw ενώ πριν ήταν μόνο 50 μw. Σχήμα 35 Instance Power Usage MPPT v2 Σχήμα 36 Net Power Usage MPPT v2 [48]

49 Report Timing Σχήμα 37 Report Timing MPPT v2 Το timing report μας δείχνει αναλυτικά τους χρόνους και τις καθυστερήσεις των σημάτων σε κάθε path. Αυτό που μας ενδιαφέρει περισσότερο είναι ο χρόνος στο worst path. Εμφανίζεται στο πάνω μέρος του report. Το στοιχείο που πρέπει να προσέξουμε είναι η τιμή του slack. Αν η τιμή του είναι θετική, τότε το κύκλωμα μπορεί να δουλέψει και με μεγαλύτερο ρολόι. Στην περίπτωσή μας η τιμή του είναι 0. Άρα οι χρονισμοί του κυκλώματος δουλεύουν άψογα. [49]

50 Εξαγωγή Layout Σχήμα 38 Layout MPPT v2 Εδώ τελειώνει η δουλειά μας για το MPPT v2. Έχουμε κάνει όλους τους ελέγχους για την σωστή λειτουργία του κυκλώματος και της ορθότητας της σχεδίασης και είμαστε έτοιμη να χρησιμοποιήσουμε το σχέδιο μας. Με το gdsii αρχείο μπορούμε να συνεχίσουμε την σχεδίαση στο αναλογικό κομμάτι ή να τυπώσουμε το κύκλωμά μας σε πλακέτα Κύκλωμα Μέσου Όρου (Average Block) Το δεύτερο κύκλωμα, που θα σχεδιάσουμε είναι το Average Block. Είναι το κύκλωμα, που υπολογίζει τη μέση τιμή των χρόνων t2, και τροφοδοτεί με αυτή τον MPPT. Σαν είσοδο δέχεται την τιμή του t2, όπως αυτή υπολογίζεται από το ZCS, μετά το πέρας του φ 2. Η συχνότητα του φωτοβολταϊκού f s = KHz (T = 32 μs), και μέσα σε μία περίοδο παίρνουμε 8 τιμές για φ 1 και φ 2. Η συχνότητα του MPPT είναι 0,1*f s, δηλαδή 3,125 KHz (T = 320 μs). Άρα βλέπουμε ότι σε μια περίοδο του MPPT ο υπολογισμός της μέσης τιμής θα γίνει με 80 τιμές του t2. [50]

51 Average Block Σχήμα 39 Κύκλωμα Average_Block Είσοδοι: reaction_count: 8bit signal. Είναι η τιμή t2 σε μs. Τα πρώτα 3 bits αποτελούν το ακέραιο μέρος ενώ τα 5 επόμενα το δεκαδικό. SET: 1bit signal. Θέτει αρχικές τιμές Έξοδος: reaction_count_average: 8bit signal. Είναι η μέση τιμή t2 σε μs. Τα πρώτα 3 bits αποτελούν το ακέραιο μέρος ενώ τα 5 επόμενα το δεκαδικό. Δέχεται τις 80 τιμές του t2 και υπολογίζει την μέση τιμή τους Προσομοίωση Κώδικα Στην συνέχεια θα παρουσιάσουμε τα αποτελέσματα της προσομοίωσης της του MPPT. Η προσομοίωση έγινε με την βοήθεια του NClaunch. Οι τιμές εισόδου δόθηκαν μέσω του αρχείου average_block test_bench.vhd και περιγράφουν την παρακάτω λειτουργία. Για να γίνει αντιληπτή από τον αναγνώστη η λειτουργιά του average_block και για λόγους απλότητας, υπολογίζω τη μέση τιμή μόνο για πέντε χρόνους t2. Αρχικά είναι ενεργοποιημένη η είσοδος SET και ορίζουμε τις αρχικές συνθήκες, μηδενίζονται οι μεταβλητές sum0, sum1, average0, average1. Στις μεταβλητές αυτές αποθηκεύονται το ακέραιο και το δεκαδικό μέρος του αθροίσματος και του μέσου όρου αντίστοιχα. Στην συνέχεια δίνονται διαδοχικά οι τιμές για το t2 όπως φαίνονται στον πίνακα που ακολουθεί. t2 (dec) μs t2 (dig) μs t2 (hex) μs [51]

52 C B Σχήμα 40 Αποτελέσματα προσομοίωσης Average_Block Ο αλγόριθμος αρχικά παρουσιάζει κάποιο πρόβλημα. Υπολογίζει μόνο δύο χρόνους αντί για πέντε. Αυτό γίνεται γιατί η μεταβλητή sum0 (sum1) αρχίζει να μεταβάλλεται μετά την άφιξη του τρίτου χρόνου t2, αλλά ο counter των τιμών αυξάνεται κανονικά. Άρα το άθροισμα υπολογίζεται μόνο από δύο τιμές, αλλά διαιρείται με το 5. Αυτό θα μπορούσε να εισάγει μεγάλο σφάλμα στο σύστημα μας αν το πλήθος των τιμών ήταν μικρό. Στην [52]

53 περίπτωσή μας όμως οι τιμές t2 είναι 80 και θα μείνουν έξω από το πρώτο άθροισμα μόνο 3. Έτσι το σφάλμα θα είναι πολύ μικρό, περίπου 96,25%. Το πρόβλημα εντοπίζεται μόνο στον πρώτο κύκλο. Στην συνέχεια λαμβάνονται όλες οι τιμές και ο μέσος όρος υπολογίζεται κανονικά. Σημείωση: οι τιμές των sum0, sum1, average0, average1 εμφανίζονται στο δεκαδικό σύστημα και όχι στο δεκαεξαδικό, όπως των reaction_count και reaction_countcount _average Υλοποίηση Κυκλώματος με RTL Compiler Αφού διαπιστώσαμε ότι το κύκλωμά μας λειτουργεί σωστά, ήρθε η ώρα, να το συνθέσουμε μέσω του RTL Compiler. Οι εντολές, που του δίνουμε αφορούν την τεχνολογία, που θα χρησιμοποιήσει και την low-power σύνθεση του κυκλώματος. Παρακάτω θα παρουσιαστούν screen shots με το κύκλωμα, που σχεδίασε ο RTL. Average_Block Σχήμα 41 RTL Average_Block Report Area Σχήμα 42 Report Area Average_Block [53]

54 Όπως φαίνεται και στο screen shot είναι αρκετά μεγάλο κύκλωμα. Το ίδιο επαληθεύουν και οι αριθμοί τετραγωνικές μονάδες. Report Power Σχήμα 43 Report Power Average_Block Η συνολική κατανάλωση του κυκλώματος είναι περίπου 4,1 mw. Η τιμή είναι αρκετά μεγάλη για το σύστημα, που σχεδιάζουμε. Η επιθυμητή συλλεγόμενη ενέργεια των harvesters υπολογίζεται περίπου στα 5-10 mw. Η διαίρεση δυαδικών αριθμών είναι μία δύσκολη διαδικασία και προϋποθέτει πολύπλοκες αρχιτεκτονικές. Δοκίμασα αρκετούς διαφορετικούς αλγορίθμους και όλοι είχαν την ίδια ή και χειρότερη κατανάλωση. Γενικά δεν προτείνεται κάποιος άμεσος τρόπος διαίρεσης δυαδικών, αλλά πιο εξειδικευμένες διαδικασίες, που ξεπερνούν τα όρια του αντικειμένου της συγκεκριμένης διπλωματικής. [54]

55 Εξαγωγή Layout Σχήμα 44 Layout Average_Block Εδώ τελειώνει η δουλειά μας για το Average_Block. Έχουμε κάνει όλους τους ελέγχους για την σωστή λειτουργία του κυκλώματος και της ορθότητας της σχεδίασης και είμαστε έτοιμη να χρησιμοποιήσουμε το σχέδιο μας. Με το gdsii αρχείο μπορούμε να συνεχίσουμε την σχεδίαση στο αναλογικό κομμάτι ή να τυπώσουμε το κύκλωμά μας σε πλακέτα. [55]

56 Κεφάλαιο 4: Επίλογος 4.1. Συμπεράσματα Η διπλωματική εργασία είχε εξ αρχής δύο βασικούς στόχους. Πρώτων την εκμάθηση και χρήση των εργαλείων της Cadence για ψηφιακή σχεδίαση κυκλωμάτων, με την χρήση HDL γλωσσών προγραμματισμού (VHDL, Verilog) και δεύτερον την μελέτη και υλοποίηση του ψηφιακού μέρους του συστήματος, που περιγράφεται στην επιστημονική εργασία των Saurav Bandyopadhyay και Anantha P. Chandrakasan, με τίτλο Platform Architecture for Solar, Thermal, and Vibration Energy Combining With MPPT and Single Inductor. Το κομμάτι της εκμάθησης ήταν πιο επίπονο και χρονοβόρο, αλλά τελικά επετεύχθη η κατανόηση των εργαλείων. Πλέον είμαι σε θέση να κάνω ευέλικτο χειρισμό των εντολών. Απόρροια των παραπάνω είναι η δημιουργία ενός tutorial, που δείχνει αναλυτικά όλα τα βήματα σχεδίασης ενός ψηφιακού κυκλώματος, από την συγγραφή του κώδικα, μέχρι το layout. Όσον αφορά την υλοποίηση σχεδιάστηκαν με επιτυχία τα κυκλώματα MPPT, MPPT v2 και Average_Block, σύμφωνα με τις προδιαγραφές. Το MPPT επιτελεί τέλεια την λειτουργία, που περιγράφεται στο paper, με την καταναλισκόμενη ισχύ να φτάνει τα 1470 μw. Επίσης και το MPPT v2, που αποτελεί μια βελτιωμένη έκδοση του MPPT, λειτουργεί σύμφωνα με το paper, με ισχύ 1440 μw. Τέλος, ενώ το Average_Block βρίσκει με επιτυχία τον μέσο όρο των χρόνων t2, παρόλα αυτά δεν μπορούμε να το εντάξουμε στο σύστημά μας, καθώς η ενέργεια που καταναλώνει είναι απαγορευτική Μελλοντική εργασία Στο σημείο αυτό θα ήθελα να προτείνω διάφορα θέματα, που χρειάζονται επίλυση, αλλά και για την συνέχεια του θέματος. Πρώτων δεν υπήρξε ικανοποιητικό αποτέλεσμα για τον Average_Block. Θα πρέπει να βρεθεί ένας νέος αλγόριθμος υπολογισμού του μέσου όρου, ή τρόπος για ενεργειακή βελτίωση του συγκεκριμένου. Επίσης η βελτίωση των κυκλωμάτων δεν σταματάει εδώ. Με καλύτερη γνώση της VHDL, θα μπορούσε να μειωθεί ακόμα περισσότερο η κατανάλωση και η επιφάνεια, που καταλαμβάνουν. Τέλος ο πρωταρχικός στόχος ήταν να ενώσουμε το αναλογικό και ψηφιακό κομμάτι και ίσως να τυπώσουμε το σύστημα. Προσπαθήσαμε μέσω του αρχείου gdsii να περάσουμε το συνολικό layout. Στο virtuoso και να γίνει η σύνδεση και η προσομοίωση. Δυστυχώς δεν τα καταφέραμε και δεν είχαμε τον χρόνο να ψάξουμε άλλες μεθόδους. Πιστεύω ότι είναι ένα πολύ ενδιαφέρον θέμα για μελλοντική εργασία η ένωση των δύο μερών σε ένα ενιαίο mixed-signal κύκλωμα. [56]

57 ΠΑΡΑΡΤΗΜΑ I Στο παράρτημα Ι θα παρουσιαστεί το Digital and Mixed flow Cadence Tutorial. Το έγγραφο αυτό προσπαθεί να κάνει μία πρώτη προσέγγιση στην ψηφιακή σχεδίαση. Παρουσιάζει με απλά βήματα τις βασικές λειτουργίες και χαρακτηριστικά των εργαλείων της Cadence, που χρησιμοποιούνται στο ψηφιακό κομμάτι. Αρχίζει αναλύοντας τη λειτουργία του RTL Compiler, του πιο ισχυρού εργαλείου σε αυτό το κομμάτι, καθώς και τον τρόπο με τον οποίο διαχειρίζεται τον VHDL-Verilog κώδικα του χρήστη. Συνεχίζει με την περιγραφή της διαδικασίας προσομοίωσης του κυκλώματος και στην δημιουργία του φυσικού σχεδίου από τον Encounter. Τέλος αναλύεται η διαδικασία εξαγωγής των απαραίτητων αρχείων, για την κατασκευή του κυκλώματος και γίνεται μία προσπάθεια εισαγωγής στο Mixed Signal Design. 1. RTL Compiler 1.1. Εκκίνηση του RTL Υπάρχουν δύο τρόποι με τους οποίους μπορούμε να δουλέψουμε τον RTL. Ο πρώτος είναι από το command prompt εκτελώντας την εντολή rc και ο άλλος από το παράθυρο, που μας δίνει η Cadence, εκτελώντας την εντολή rc gui. Και στις δύο περιπτώσεις μπορούμε να εκτελέσουμε τις εντολές για την υλοποίηση του σχεδίου μας, είτε μία μία, είτε όλες μαζί από ένα tcl script, όπως θα αναλύσουμε παρακάτω Φόρτωση βιβλιοθηκών Αρχικά πρέπει να φορτώσουμε τις βιβλιοθήκες της τεχνολογίας του ολοκληρωμένου κυκλώματος (TSMC, UMC, IBM, AMS κ.α.) ή απλά να δείξουμε στο πρόγραμμα τη διεύθυνση των βιβλιοθηκών. Έτσι χρησιμοποιούμε την εντολή set_attribute ώστε να δηλώσουμε την θέση. rc> set_attribute lib_search_path <path> Σημειώνεται ότι αν θέλουμε να δείξουμε σε περισσότερες από μία διαδρομές, αρκεί να τις δηλώσουμε σε αγκύλες {} και να χωρίσουμε κάθε διαδρομή με ένα κενό. rc> set_attribute lib_search_path {path1 path2} Επόμενο βήμα είναι να δηλώσουμε τη βιβλιοθήκη της τεχνολογίας. Αυτό γίνεται χρησιμοποιώντας το keyword library κατ αυτό τον τρόπο rc> set_attribute library lib_name.lbr. rc> set_attribute library /usr/local/files/technology_name/lib_name.lbr. Γενικά υπάρχει η δυνατότητα να φορτώσουμε περισσότερες από μία βιβλιοθήκες τεχνολογίας για ένα project. Υπάρχουν διάφοροι τρόποι για να το πετύχουμε αυτό, λόγω της ευελιξίας του UNIX terminal. Ένας εύκολος τρόπος είναι ο ακόλουθος. rc> set_attribute library {lib_name.lbr lib2_name.lbr}. [57]

58 1.3. Φόρτωση Verilog-VHDL αρχείων Θα δούμε τώρα, πως φορτώνουμε τον κώδικά μας στο πρόγραμμα, αλλά και πως περνάμε ορίσματα εξωτερικά του κώδικα. Ο γενικότερος ορισμός της εντολής για το φόρτωμα του κώδικα είναι ο εξής: read_hdl [ -v1995 -v2001 -sv -vhdl [-library library_name] -netlist ]... file_list. Η εντολή αυτή φαίνεται ιδιαίτερα πολύπλοκη λόγω των πολλών ορισμάτων, που μπορούν να δοθούν. Για τον λόγο αυτό θα τα αναλύσουμε ένα-ένα ξεχωριστά. Η επιλογή v1995 καθορίζει τη χρήση της γλώσσας Verilog IEEE Std Επίσης αποτελεί τη default επιλογή, αν δε προσδιορίσουμε κάτι άλλο. Η επιλογή v2000 καθορίζει τη χρήση της γλώσσας Verilog IEEE Std Η επιλογή vhdl καθορίζει τη χρήση της γλώσσας VHDL. Η επιλογή sv καθορίζει τη χρήση της γλώσσας System Verilog Η επιλογή library χρησιμοποιείται με την εντολή-vhdl και μας δείχνει τη βιβλιοθήκη, που είναι αποθηκευμένα τα.vhd αρχεία μας Η επιλογή netlist χρησιμοποιείται για την αναγνώριση αρχείων της structul Verilog Επεξεργασία Σχεδίου Design Elaboration Η επεξεργασία του σχεδίου αποτελεί ένα σύνολο από ελέγχους και βελτιστοποιήσεις. Προετοιμάζουμε έτσι το σχέδιο, ώστε να πραγματοποιηθεί η σύνθεση με το βέλτιστο τρόπο και να παράγουμε το καλύτερο δυνατό αποτέλεσμα. Η επεξεργασία ξεκινάει με την εντολή rc> elaborate Αν υπάρξουν προβλήματα κατά την διαδικασία της επεξεργασίας, φαίνονται με μηνύματα μετά τη λήξη της διαδικασίας. Αλλιώς η επεξεργασία τελειώνει με το μήνυμα Done elaborating <top_level_module_name> 1.5. Χρονικοί περιορισμοί Στον RTL compiler οι χρονισμοί καθορίζονται με την εντολή define_clock ως εξής: define_clock -period # -name name_clk [find / -port name_clk] Μπορούμε να θέσουμε περιορισμούς καθυστέρησης του σήματος, σε σχέση με τον χρόνο που κάνει να εμφανιστή στην έξοδο, με την εντολή: rc:/> external_delay output # [find / -port ports_out/*] Επίσης σημειώνεται ότι ο RTL χρησιμοποιεί για τη μέτρηση του χρόνου picoseconds και femptofarads [58]

59 1.6. Σύνθεση Synthesize Η σύνθεση περιλαμβάνει τα δύο ακόλουθα βήματα: 1. Σύνθεση του σχεδίου στην γενική του λογική (οι βελτιστοποιήσεις του RTL εκτελούνται σε αυτό το βήμα) 2. Χαρτογράφηση στη βιβλιοθήκη της τεχνολογίας και εκτέλεση στοιχειωδών βελτιστοποιήσεων Υπάρχουν δύο επιλογές για την εκτέλεση της εντολής synthesize. synthesize -to_generic synthesize -to_mapped Η πρώτη εκτελεί την βελτιστοποίηση στο σχέδιό μας και αποτελεί την default επιλογή του RTL. Η δεύτερη χαρτογραφεί το σχέδιο σύμφωνα με την επιλεγμένη βιβλιοθήκη τεχνολογίας και πραγματοποιεί λογική βελτιστοποίηση στο κύκλωμά μας. Τέλος υπάρχει ακόμα μια παράμετρος που μπορούμε να ορίσουμε, -effort. Η παράμετρος αυτή μπορεί να πάρει τρεις τιμές (low, medium, high) και ορίζει την ευαισθησία με την οποία θα υλοποιήσει ο RTL compiler το σχέδιό μας Αποτελέσματα και Αναφορές Τελειώνοντας την ανάλυση του RTL θα δούμε τις εντολές, που θα μας δώσουν τις αναφορές του σχεδίου μας και τις εντολές, που θα μας δώσουν τα απαραίτητα αρχεία για την συνέχεια της ανάλυσης μας. Report commands: report timing > timing.txt report design > design.txt report area > area.txt report summary > summary.txt report gates > gates.txt report clocks > clock.txt report clocks -ideal > clockideal.txt report clocks -generated > clockgen.txt report nets > nets.txt report power > power.txt Από τις εντολές αυτές συνήθως χρειαζόμαστε τα report για timing, design, area, gates και power. Στην συνέχει θα δούμε τις εντολές που μας δίνουν αρχεία για την συνέχεια τις ανάλυσης. write -mapped > synth_name.v [59]

60 Δημιουργεί το αρχείο synth_name.v, που περιέχει τις πληροφορίες που χρειάζεται ο encounter για να δημιουργήσει το layout. write_script > constraints.g Αυτή η εντολή γράφει τους περιορισμούς του σχεδίου στο αρχείου constraints.g write_sdc > hardreg_sdc.sdc Αυτή η εντολή γράφει τους περιορισμούς του σχεδίου σε SDC (standard design compiler) μορφή. write_encounter design basename [path/file_name] lef library.lef Τέλος η πιο σημαντική εντολή για την συνέχεια της σχεδίασης είναι η write_encounter. Δημιουργεί ένα αρχείο.conf, το οποίο χρησιμοποιείται ως είσοδο στον encounter. Με το path/file_name ορίζουμε την θέση και το όνομα του αρχείου.conf. Η παράμετρος -lef ορίζει τις βιβλιοθήκες lef που θα χρησιμοποιήσουμε στον encounter. Και αυτές βρίσκονται αποθηκευμένες στους φακέλους της τεχνολογίας, που χρησιμοποιούμε. Πρέπει να σημειωθεί ότι υπάρχουν δύο τύποι βιβλιοθηκών lef. Οι tech lef και οι απλές lef. Ο encounter χρειάζεται οπωσδήποτε την tech και αν το θεωρήσουμε αναγκαίο μπορούμε να δώσουμε οποιαδήποτε άλλη lef βιβλιοθήκη Φόρτωση TCL αρχείων Η βέλτιστη μέθοδος για να φορτώσουμε τον HDL κώδικα μας στον compiler είναι μέσω ενός tcl script. Με αυτόν τον τρόπο περνάμε όλες τις εντολές, που χρειάζεται ο RTL στο script και αυτές εκτελούνται σειριακά, χωρίς να απαιτείται η δική μας παρέμβαση. Ένα τέτοιο script υπάρχει παρακάτω ως παράδειγμα. Για να φορτώσουμε τέτοια αρχεία ακολουθούμε έναν από τους επόμενους τρόπους: Αν επιθυμούμε να εκτελεστεί άμεσα το αρχείο: unix> rc -f script_file1 f script_file2, Αν επιθυμούμε να τρέξει σαν background διαδικασία: unix> rc < script_file_name &, Ενώ αν ο compiler τρέχει ήδη, μπορούμε να προσθέσουμε κι άλλα αρχεία με την εντολή include: rc> include script_file1 script_file Παράδειγμα χρήσεις RTL compiler Στη συνέχεια θα δούμε την χρήση του RTL compiler μέσα από ένα παράδειγμα. Θα σχεδιάσουμε ένα συγκριτή δύο εισόδων των τεσσάρων bit. Αρχικά πρέπει να ανοίξουμε τον RTL. Ανοίγουμε το terminal, μεταφερόμαστε στην διεύθυνση, στην οποία θέλουμε να εργαστούμε και πληκτρολογούμε την εντολή rc gui. Αφού εμφανιστεί το gui επιλέγουμε [60]

61 File -> Source Script και επιλέγουμε το tcl αρχείο, που έχουμε συντάξει. Αφού τελειώσει η διαδικασία θα πρέπει να εμφανιστούν στο gui και στο terminal τα εξής αποτελέσματα. Τώρα στον φάκελο, που εργαζόμαστε υπάρχουν διάφορα αρχεία. Όπως είπαμε και πιο πάνω άλλα είναι αναφορές και άλλα θα τα χρειαστούμε στην συνέχεια. Υπάρχουν και τα [61]

62 αρχεία rc.cmd και rc.log. Αυτά τα αρχεία περιέχουν τις εντολές, που δώσαμε στον compiler και τα μηνύματα που εμφανίστηκαν στο terminal. Εδώ τελειώνει η δουλειά μας με τον RTL. Πληκτρολογούμε την εντολή exit για να τον κλείσουμε και θα συνεχίσουμε την δουλειά μας με τα υπόλοιπα εργαλεία της Cadence. 2. NcLaunch Έχοντας τελειώσει με την σχεδίαση του κυκλώματός μας, και αφού εξάγαμε τα αποτελέσματα μας, θα πρέπει να ελέγχουμε αν υλοποιεί την λειτουργία, για την οποία το έχουμε προγραμματίσει. Με διάφορα σήματα εισόδου θα ελέγχουμε, αν τα σήματα στην έξοδο του κυκλώματος ικανοποιούν τις προδιαγραφές μας. Η προσομοίωση αυτή θα γίνει από το δεύτερο εργαλείο της Cadence, που θα χρησιμοποιήσουμε στο flow μας, το Nclaunch. Τα αρχεία, που θα χρειαστούμε για την προσομοίωση, είναι ο αρχικός κώδικας του comparator, δηλαδή το αρχείο με κατάληξη vhd και ένα testbench αρχείο. Το αρχείο αυτό πρέπει να το συντάξουμε μόνοι μας και αποτελεί ένα script δοκιμών του κυκλώματος μας. Μεταφέρουμε λοιπόν τα δύο αρχεία στον φάκελο εργασίας μας και ξεκινάμε την διαδικασία. Αρχικά ανοίγουμε το terminal, μεταφερόμαστε στην διεύθυνση, στην οποία θέλουμε να εργαστούμε και πληκτρολογούμε την εντολή nclaunch new&. Επιλέγουμε Multiple Step και στην συνέχεια Create csd.lib File. Αφού το δημιουργήσουμε πατάμε OK και θα εμφανιστεί το κύριο παράθυρο του Nclaunch. Το δεξί μέρος του παραθύρου δείχνει τον κατάλογο εργασίας μας ενώ το δεξί τον κατάλογο των βιβλιοθηκών. [62]

63 [63]

64 Για να ξεκινήσουμε την διαδικασία, πρέπει να μεταγλωττίσουμε τα δύο αρχεία μας. Εφόσον δουλεύουμε με γλώσσα VHDL, θα χρησιμοποιήσουμε τον VHDL Compiler. Επιλέγουμε και τα δύο αρχεία μας και από την γραμμή εργαλείων, διαλέγουμε Tools -> VHDL Compiler. Αν υπάρχει λάθος στον κώδικά μας, θα μας εμφανίσει μήνυμα ο compiler στο κάτω μέρος του παραθύρου. Αν είμαστε καθαροί από λάθη συνεχίζουμε την προσομοίωση, αλλιώς τα διορθώνουμε και επαναλαμβάνουμε την διαδικασία. Μεταφερόμαστε στο δεξί μέρος του παραθύρου. Η βιβλιοθήκη, που εργαζόμαστε είναι η worklib και πλέον υπάρχουν τα δύο design μας. Επιλέγουμε το design του testbench και από την καρτέλα Tools πατάμε Elaborator. Αν η διαδικασία τερματιστεί χωρίς λάθη, θα έχει δημιουργηθεί στον φάκελο Snapshots το στιγμιότυπο της συμπεριφοράς του testbench. [64]

65 Το μόνο, που μένει για να τελειώσουμε από το NcLaunch είναι να προσομοιώσουμε το στιγμιότυπο αυτό. Το επιλέγουμε και από την καρτέλα Tools, διαλέγουμε Simulate. Αυτόματα θα μεταφερθούμε στο SimVision. [65]

66 Από τον Design Browser κάνουμε διπλό κλικ στο σχέδιό μας για να δούμε τις πύλες του. Τι επιλέγουμε και πατώντας δεξί κλικ διαλέγουμε send to waveform window. [66]

67 Από εκεί πατώντας Run θα μας εμφανιστούν οι κυματομορφές εισόδων και εξόδων του σχεδίου. Αν τα αποτελέσματα είναι αυτά που περιμέναμε, σημαίνει ότι το κύκλωμα λειτουργεί σωστά και μπορούμε να προχωρήσουμε στην εξαγωγή του layout. [67]

68 3. Encounter Θα δούμε τώρα την λειτουργία του encounter. Με τον encounter θα δημιουργήσουμε το layout του σχεδίου μας και θα εξάγουμε τα αρχεία.gdsii και.def, που είναι απαραίτητα για την δημιουργία του κυκλώματος. Αρχικά ανοίγουμε το terminal, μεταφερόμαστε στον κατάλογο, στον οποία θέλουμε να εργαστούμε και πληκτρολογούμε την εντολή encounter. Στην συνέχεια επιλέγουμε File -> Import Design. Αμέσως μετά θα πρέπει να επιλέξουμε τα αρχεία εισόδου για την δημιουργία του layout. Ευτυχώς για εμάς με την εντολή write_encounter o RTL δημιούργησε το αρχείο comparator4bit_syn.conf. Κάνοντας το Load θα έχουμε έτοιμα όλα τα αρχεία εισόδου. Το μόνο που πρέπει να κάνουμε εμείς, είναι να επιλέξουμε από την καρτέλα Advanced την κατηγορία Power και να συμπληρώσουμε τα Power Nets και Ground Nets με τις τιμές vdd και gnd αντίστοιχα. Επειδή η ανάλυση του encounter είναι αρκετά μεγάλη και ξεφεύγει από τα πλαίσια του συγκεκριμένου εγγράφου θα μείνουμε στα βασικά βήματα, η ανάλυση των οποίων θα γίνει με εικόνες και σύντομα σχόλια. [68]