ΔΙΕΡΕΥΝΗΣΗ ΕΝΑΛΛΑΚΤΙΚΩΝ ΑΡΧΙΤΕΚΤΟΝΙΚΩΝ FPGA ΜΕ ΤΗ ΒΟΗΘΕΙΑ ΤΟΥ MEANDER FRAMEWORK

Transcript

1 ΔΙΕΡΕΥΝΗΣΗ ΕΝΑΛΛΑΚΤΙΚΩΝ ΑΡΧΙΤΕΚΤΟΝΙΚΩΝ FPGA ΜΕ ΤΗ ΒΟΗΘΕΙΑ ΤΟΥ MEANDER FRAMEWORK Δρ. Κων/νος Σιώζιος Σχολή Ηλεκτρολόγων Μηχανικών & Μηχανικών Η/Υ Εθνικό Μετσόβιο Πολυτεχνείο

2 ΠΕΡΙΕΧΟΜΕΝΑ ΠΕΡΙΕΧΟΜΕΝΑ... 2 ΚΑΤΑΛΟΓΟΣ ΣΧΗΜΑΤΩΝ... 5 ΠΙΝΑΚΑΣ ΟΡΟΛΟΓΙΑΣ... 7 ΚΕΦΑΛΑΙΟ 1 Ο... 8 ΕΙΣΑΓΩΓΗ ΣΤΑ FPGA Αρχιτεκτονικές Διασύνδεσης Αρχιτεκτονική νησίδας Αρχιτεκτονική βασιζόμενη σε γραμμές Θάλασσα από πύλες Ιεραρχική αρχιτεκτονική Διάταξη μιας διάστασης Συστήματα πολλαπλών FPGA Αρχιτεκτονική της Βασικής Δομικής Μονάδας (CLB) Κοκκοποίηση του λογικού μπλοκ Μελέτες στη δομή της βασικής δομικής μονάδας Τεχνολογία Προγραμματισμού SRAM Αντι-ασφάλεια (Antifuse) EPROM, EEPROM, and FLASH Κατανάλωση Ισχύος Παράγοντες που επηρεάζουν την κατανάλωση ισχύος Ενέργεια διασύνδεσης Ενέργεια ρολογιού Επαναδιαμορφώσιμα Μοντέλα Στατικά επαναδιαμορφώσιμα μοντέλα Δυναμική επαναδιαμόρφωση FPGA απλού πλαισίου FPGA πολλαπλών πλαισίων Μερική επαναδιαμόρφωση Επαναδιαμόρφωση διοχέτευσης Κατηγορίες Επαναδιαμόρφωσης Κατά Την Διάρκεια Της Λειτουργίας Επαναδιαμόρφωση σε επίπεδο αλγορίθμου Επαναδιαμόρφωση σε επίπεδο αρχιτεκτονικής Επαναδιαμόρφωση σε επίπεδο λειτουργίας Γρήγορη Διαμόρφωση Φόρτωμα της διαμόρφωσης εκ των προτέρων Συμπίεση της διαμόρφωσης

3 Επανακατανομή και αποκατακερμάτιση σε μερικώς επαναδιαμορφώσιμα συστήματα Προσωρινή αποθήκευση των διαμορφώσεων Σύνοψη Κεφαλαίου ΚΕΦΑΛΑΙΟ 2 Ο ΣΧΕΔΙΑΣΜΟΣ ΒΑΣΙΚΗΣ ΔΟΜΙΚΗΣ ΜΟΝΑΔΑΣ (CLB) Αρχιτεκτονική Του Διαμορφώσιμου Λογικού Μπλοκ (CLB) Διερεύνηση για την χαμηλής κατανάλωσης ισχύος αρχιτεκτονική του CLB Προσδιορισμός του βέλτιστου αριθμού εισόδων (K) για τον πίνακα αναζήτησης Προσδιορισμός του βέλτιστου αριθμού εισόδων (I) του CLB Προσδιορισμός του βέλτιστου μεγέθους συστοιχίας (N) Η διασύνδεση του CLB ΚΕΦΑΛΑΙΟ 3 Ο ΠΕΡΙΓΡΑΦΗ ΤΩΝ ΕΡΓΑΛΕΙΩΝ ΤΗΣ ΟΛΟΚΛΗΡΩΜΕΝΗΣ ΣΧΕΔΙΑΣΤΙΚΗΣ ΡΟΗΣ Επιλεγμένο Λειτουργικό Σύστημα Άδεια ανοιχτού κώδικα Ανοιχτός κώδικας Άδεια χρήσης Η τιμή Ιδιόκτητο λογισμικό VHDL_Parser Free_HDL Μεταγλώττιση των πακέτων ieee.std_logic_1164 και ieee.numeric_std Επιλογές της μεταγλώττισης Επιλογές για την προσομοίωση του κυκλώματος Έλεγχος της προσομοίωσης από τη γραμμή εντολών DEMORALIZER DEFILER E2FMT POWERMODEL Γενικά Αρχικό πλαίσιο εργασίας Τροποποιημένο πλαίσιο εργασίας Εντολές του T-VPack που αφορούν την κατανάλωση ισχύος Εντολές του VPR που αφορούν την κατανάλωση ισχύος T-VPack Επιλογές του T-VPack Αρχεία εξόδου του T-VPack

4 3.9. DAFT Βασική παράμετρος του αρχείου περιγραφής της αρχιτεκτονικής Περιγραφή του σχετικού πλάτους καναλιού σε ένα FPGA Επιλογές για τη περιγραφή του λογικού μπλοκ Περιγραφή της λεπτομερούς αρχιτεκτονικής διασύνδεσης Παράμετροι ανάλυσης χρονισμού Παράμετροι για την εκτίμηση κατανάλωσης ισχύος VPR Γραφικό περιβάλλον του VPR Επιλογές στη γραμμή εντολών Γενικές παράμετροι του VPR Επιλογές του VPR για τη τοποθέτηση των λογικών μπλοκ Τοποθέτηση οδηγούμενη από χρονισμό Επιλογές για τη διασύνδεση Διασύνδεση οδηγούμενη από χρονισμό ΚΕΦΑΛΑΙΟ 4 Ο ΓΡΑΦΙΚΟ ΠΕΡΙΒΑΛΛΟΝ ΧΡΗΣΗΣ ΤΩΝ ΕΡΓΑΛΕΙΩΝ Πλεονεκτήματα Του Γραφικού Περιβάλλοντος Των Εργαλείων Χρήση Του Ολοκληρωμένου Περιβάλλοντος Εργασίας Ανταλλαγή Αρχείων Με Τον Κεντρικό Υπολογιστή Γραφικό Περιβάλλον Χρήσης Των Εργαλείων Σύνοψη Κεφαλαίου ΒΙΒΛΙΟΓΡΑΦΙΑ

5 Κατάλογος Σχημάτων Σχήμα 1: Μοντέλο ενός τυπικού FPGA Σχήμα 2: Αρχιτεκτονική Νησίδας Σχήμα 3: Αρχιτεκτονική βασιζόμενη σε γραμμές Σχήμα 4: Θάλασσα από πύλες Σχήμα 5: Ιεραρχική Αρχιτεκτονική Σχήμα 6: Μονοδιάστατη διάταξη Σχήμα 7: Διάταξη πλέγματος (αριστερά) και μερικό διασταύρωσης (δεξιά) για τις τοπολογίες διασύνδεσης σε συστήματα πολλαπλών FPGA Σχήμα 8: Διάφοροι τύπου από προγραμματιζόμενους διακόπτες οι οποίοι χρησιμοποιούνται στα FPGA και βασίζονται στην SRAM τεχνική Σχήμα 9: Παράγοντες κατανάλωσης ισχύος σε ένα FPGA της οικογένειας XC Σχήμα 10: Στατική Επαναδιαμόρφωση Σχήμα 11: Δυναμική Επαναδιαμόρφωση Σχήμα 12: Βασικό λογικό μπλοκ Σχήμα 13: Συστοιχία λογικών μπλοκ Σχήμα 14: Ολική καταλαμβανόμενη επιφάνεια για διάφορους αριθμούς εισόδων του πίνακα αναζήτησης και μεγέθη της συστοιχίας Σχήμα 15: Ολική καθυστέρηση για διαφορετικό αριθμό εισόδων του πίνακα αναζήτησης και το μέγεθος της συστοιχίας Σχήμα 16: Παράγοντας επιφάνειας-καθυστέρησης για διαφορετικό αριθμό εισόδων του πίνακα αναζήτησης και για διαφορετικά μεγέθη συστοιχιών Σχήμα 17: Ενέργεια σε σχέση με το μέγεθος του πίνακα αναζήτησης Σχήμα 18: Απαιτούμενος αριθμός εισόδων για την επίτευξη 98% χρήσης του υλικού Σχήμα 19: Ενέργεια σε σύγκριση με το μέγεθος συστοιχίας για πίνακα αναζήτησης 4 εισόδων Σχήμα 20: Ενεργειακές απαιτήσεις 22 μεσαίων και μικρού μεγέθους κυκλωμάτων Σχήμα 37: Αρχείο περιγραφής κυκλώματος σε γλώσσα VHDL, χωρίς συντακτικά σφάλματα Σχήμα 38: Έξοδος του εργαλείου VHDL_Parser, στη περίπτωση σωστού κώδικα VHDL Σχήμα 39: Αρχείο περιγραφής κυκλώματος σε γλώσσα VHDL, με συντακτικά σφάλματα Σχήμα 40: Έξοδος του εργαλείου VHDL_Parser, στη περίπτωση λανθασμένου κώδικα VHDL Σχήμα 41: Σχηματική περιγραφή κυκλώματος Σχήμα 42: Περιγραφή του προηγούμενου σχήματος σε γλώσσα VHDL Σχήμα 43: Αποτέλεσμα αρχείου EDIF που προκύπτει από τη σύνθεση του κυκλώματος με το εργαλείο DEMORALIZER Σχήμα 44: Αποτέλεσμα που προκύπτει από την έξοδο του εργαλείο DEFILER Σχήμα 45: Αρχείο εξόδου σε δομή BLIF που προκύπτει από το εργαλείο E2FMT Σχήμα 46: Επεξήγηση της δομής και σύνταξης του αρχείου BLIF Σχήμα 47: Αρχικό πλαίσιο εργασίας του VPR Σχήμα 48: Τροποποιημένο πλαίσιο εργασίας του VPR με το εργαλείο για τη εκτίμηση της κατανάλωσης ισχύος Σχήμα 49: Αρχείο εξόδου σε μορφή απλού κειμένου (TXT) Σχήμα 50: Περιεχόμενα του αρχείου εξόδου της δραστηριότητας (.act) Σχήμα 51: Δομή του αρχείου εξόδου της εκτίμησης (.ac2) Σχήμα 52: Περιεχόμενα του αρχείου εξόδου λειτουργίας Σχήμα 53: Παράδειγμα αρχείου Power.echo Σχήμα 54: Παράδειγμα αρχείου RoutingPower.echo Σχήμα 55: Παράδειγμα αρχείου LBPower.echo Σχήμα 56: Παράδειγμα αρχείου CLKPower.echo Σχήμα 57: Βασικό λογικό μπλοκ

6 Σχήμα 58: Συστοιχία λογικών μπλοκ Σχήμα 59: Παράδειγμα αρχείου σε μορφή κομβικής λίστας (NET) Σχήμα 60: Προσδιορισμός του σχετικού πλάτους καναλιού Σχήμα 61: Πρώτο τμήμα του αρχείου περιγραφής της αρχιτεκτονικής του FPGA Σχήμα 62: Διακόπτης τύπου subset Σχήμα 63: Διακόπτης τύπου wilton Σχήμα 64: Διακόπτης τύπου universal Σχήμα 65: Παράδειγμα περιγραφής τμήματος καλωδίου Σχήμα 66: Παράδειγμα τμήματος καναλιού διασύνδεσης με τέσσερα μονοπάτια ανά κανάλι Σχήμα 67: Τμήμα αρχείου περιγραφής της αρχιτεκτονικής για τη δήλωση διακοπτών σύνδεσης Σχήμα 68: Διάταξη σύνδεσης του καναλιού διασύνδεσης στο λογικό μπλοκ Σχήμα 69: Καθυστερήσεις της τοπικής διασύνδεσης στο εσωτερικό του CLB Σχήμα 70: Διάταξη του τρανζίστορ Σχήμα 71: Αρχική τοποθέτηση λογικών μπλοκ Σχήμα 72: Αρχική τοποθέτηση των λογικών μπλοκ, μαζί με τα κανάλια διασύνδεσης Σχήμα 73: Τελική τοποθέτηση λογικών μπλοκ Σχήμα 74: Αρχείο εξόδου της τοποθέτησης των λογικών μπλοκ Σχήμα 75: Επιτυχής διασύνδεση κυκλώματος με το VPR Σχήμα 76: Επιτυχής διασύνδεση μαζί με τους διαθέσιμους πόρους διασύνδεσης Σχήμα 77: Αρχείο εξόδου που περιέχει τη διασύνδεση του κυκλώματος Σχήμα 78: Υπερ-χρησιμοποιημένοι πόροι διασύνδεσης του κυκλώματος Σχήμα 79: Κρίσιμο μονοπάτι του κυκλώματος Σχήμα 80: Κρίσιμο μονοπάτι του κυκλώματος Σχήμα 87: Βασικό μενού επιλογών του ολοκληρωμένου περιβάλλοντος εργασίας Σχήμα 88: Παράθυρο επικοινωνίας για το φόρτωμα των αρχείων Σχήμα 89: Μενού για το γραφικό περιβάλλον λειτουργίας του εργαλείου VPR Σχήμα 90: Έξόδος του γραφικού περιβάλλοντος εργασίας για το εργαλείο VPR

7 Πίνακας Ορολογίας FPGA Reconfiguration architecture CLB BLE SRAM Antifuse Non-volatile LUT Connection box Switch box Pass-transistors Power density Single context Fan-in / out Pipeline stages Gated clock Double edge-triggered Tri-state buffer Greedy algorithm Inverter Transmition gates Effective capacitance Layout Full-custom Active-high Global routing Detailed routing Netlist Placement Latch Διάταξη προγραμματιζόμενων πυλών Επαναδιαμόρφωσιμη αρχιτεκτονική Βασική δομική μονάδα Βασικό λογικό στοιχείο Στατική μνήμη τυχαίας προσπέλασης Τεχνολογία αντι-ασφάλειας Μη-πτητική Πίνακας αναζήτησης Κουτί διασύνδεσης Κουτί διακοπτών Τρανζίστορ διέλευσης Πυκνότητα ισχύος Απλό πλαίσιο Βεντάγια εισόδου/εξόδου Σκηνή διοχέτευσης Σήμα ρολογιού μέσω πύλης Διπλο-ακμοπυροδότητο Τρισταθής απομονωτής Άπληστος αλγόριθμος Αντιστροφέας Πύλες μετάδοσης Ενεργή χωρητικότητα Φυσική σχεδίαση Πλήρως προσαρμοσμένη Ενεργό στην υψηλή τάση Γενική διασύνδεση Λεπτομερής διασύνδεση Κομβική λίστα Τοποθέτηση Μανδαλωτής 7

8 ΚΕΦΑΛΑΙΟ 1 ο ΕΙΣΑΓΩΓΗ ΣΤΑ FPGA Οι διατάξεις προγραμματιζόμενων πυλών (FPGA) αποτελούν μια σημαντική τεχνολογία η οποία επιτρέπει στους σχεδιαστές των κυκλωμάτων να παράγουν ολοκληρωμένα κυκλώματα εξειδικευμένου σκοπού σε σχετικά μικρό χρονικό διάστημα. Την εποχή που εμφανίστηκαν τα FPGA, στα μέσα της δεκαετίας του 1980, είχαν παρουσιαστεί ως μια εναλλακτική τεχνολογία αντικατάστασης των συνήθη διατάξεων πυλών για ορισμένες εφαρμογές. Στα συστήματα της πρώτης γενιάς ο προγραμματισμός του FPGA γινόταν με τη χρήση μόνο μίας διαμόρφωσης, η οποία και ήταν η μόνη φορτωμένη στο FPGA. Η δεύτερη γενιά των FPGA ακολούθησε σύντομα, στην οποία ήταν δυνατό να χρησιμοποιούν πολλαπλές διαμορφώσεις. Η ιδιομορφία που εμφάνιζαν οι συγκεκριμένες συσκευές ήταν πως το χρονικό διάστημα που μεσολαβούσε μεταξύ δύο διαμορφώσεων ήταν σχετικά μεγάλο. Στα συστήματα αυτά ο απαιτούμενος χρόνος για την επαναδιαμόρφωση του FPGA δεν αποτελούσε κρίσιμο παράγοντα, σε αντίθεση με τις σημερινές εφαρμογές. Το γεγονός αυτό έκανε επιτακτική την ανάγκη για την ανάπτυξη μιας νέας γενιάς FPGA, τα οποία θα μπορούν να υποστηρίζουν επαναδιαμορφώσεις πολλαπλών κατηγοριών, η κάθε μια εκ των οποίων θα εξαρτάται από τις ανάγκες της εφαρμογής. Στο πρώτο μέρος του κεφαλαίου περιγράφονται τα FPGA με βάση κάποια γενικά χαρακτηριστικά τους όπως είναι οι υπάρχουσες αρχιτεκτονικές διασύνδεσης, η αρχιτεκτονική της βασικής δομικής μονάδας, οι τεχνικές προγραμματισμού, η κατανάλωση ισχύος και τα μοντέλα επαναδιαμόρφωσης. Ο κύριος στόχος των επαναδιαμορφώσιμων αρχιτεκτονικών είναι η επίτευξη ικανοποιητικής απόδοσης στην υλοποίηση του κυκλώματος συγκρινόμενη με τη λογική εξειδικευμένου σκοπού, ενώ παράλληλα να εξακολουθήσουν να παρέχουν το πλεονέκτημα της επαναχρησιμοποίησης που εμφανίζουν οι επεξεργαστές γενικού σκοπού. Τα κύρια χαρακτηριστικά της αρχιτεκτονικής του FPGA, βάσει των οποίων γίνεται η διάκριση μεταξύ των διατάξεων προγραμματιζόμενων πυλών είναι: 8

9 Η αρχιτεκτονική διασύνδεσης Η αρχιτεκτονική της βασικής δομικής μονάδας Η τεχνολογία προγραμματισμού Η κατανάλωση ισχύος Τα υποστηριζόμενα μοντέλα επαναδιαμόρφωσης Σε γενικές γραμμές τα FPGA μπορούν να θεωρηθούν ως προγραμματιζόμενη λογική η οποία είναι ενσωματωμένη σε προγραμματιζόμενη διασύνδεση. Όλα τα FPGA αποτελούνται από τρία βασικά χαρακτηριστικά: Τη βασική δομική μονάδα Το δίκτυο εισόδου/εξόδου Την προγραμματιζόμενη διασύνδεση Για να γίνει η υλοποίηση ενός κυκλώματος σε ένα FPGA πρέπει να προγραμματιστεί η κάθε βασική δομική μονάδα του τελευταίου ώστε να υλοποιεί ένα μικρό μέρος της λογικής, ενώ ταυτόχρονα καθένα από τα μπλοκ εισόδου/εξόδου να ενεργεί είτε ως μπλοκ εισόδου είτε ως εξόδου, ανάλογα με τις απαιτήσεις του κυκλώματος. Η προγραμματιζόμενη διασύνδεση ρυθμίζεται για να υλοποιεί τις απαραίτητες συνδέσεις τόσο ανάμεσα στις βασικές δομικές μονάδες, όσο και ανάμεσα στις βασικές δομικές μονάδες και τα μπλοκ εισόδου/εξόδου. Η λειτουργική πολυπλοκότητα των βασικών λογικών μονάδων μπορεί να ποικίλει από μια απλή λογική συνάρτηση (Bool) 2-εισόδων, έως πολύπλοκες, πολλαπλών bit αριθμητικές λειτουργίες. Η επιλογή της κοκκοποίησης της βασικής δομικής μονάδας εξαρτάται από το πεδίο της κάθε εφαρμογής. Η χρησιμοποιούμενη τεχνολογία προγραμματισμού καθορίζει μονοσήμαντα τη μέθοδο αποθήκευσης της πληροφορίας προγραμματισμού. Η επιλογή της συγκεκριμένης τεχνολογίας έχει σημαντική επίδραση τόσο στην καταλαμβανόμενη επιφάνεια όσο και στην απόδοση του FPGA. Οι κυριότερες και επικρατέστερες τεχνολογίες είναι η Στατική Μνήμη Τυχαίας Προσπέλασης (SRAM) [1], η αντι-ασφάλεια (antifuse) [2], και η μη-πτητική (non-volatile). Η επιλογή μιας εκ των προαναφερθέντων τεχνολογιών βασίζεται κυρίως στο υπολογιστικό περιβάλλον στο οποίο πρόκειται να χρησιμοποιηθεί το FPGA. 9

10 Πολυπλέκτης εξόδου Πολυπλέκτης εισόδου Λογικό μπλοκ D Q CLR CLK Δίκτυο διασύνδεσης Σχήμα 1: Μοντέλο ενός τυπικού FPGA Το γενικό μοντέλο ενός τυπικού FPGA δείχνεται στο Σχήμα 1. Η βασική δομική μονάδα συνήθως αποτελείται από πίνακες αναζήτησης (LUTs), μεταφορείς λογικής, F/F, και προγραμματιζόμενους πολυπλέκτες. Ο ρόλος των πολυπλεκτών είναι τόσο η δημιουργία των μονοπατιών δεδομένων στο εσωτερικό της λογικής μονάδας, όσο και η παροχή συνδέσεων μεταξύ των βασικών δομικών μονάδων με το δίκτυο διασύνδεσης Αρχιτεκτονικές Διασύνδεσης Οι αρχιτεκτονικές διασύνδεσης πραγματοποιούνται χρησιμοποιώντας διακόπτες (switch) οι οποίοι προγραμματίζονται για να υλοποιούν τις συνδέσεις. Η μέθοδος με την οποία δημιουργούνται οι συνδέσεις ανάμεσα στις βασικές δομικές μονάδες έχει σημαντική επίπτωση στα χαρακτηριστικά της αρχιτεκτονικής του FPGA. Με βάση την τοποθέτηση των βασικών δομικών μονάδων και των πόρων διασύνδεσης, οι διατάξεις προγραμματιζόμενων πυλών είναι δυνατό να διακριθούν στις ακόλουθες κατηγορίες: Αρχιτεκτονική νησίδας Αρχιτεκτονική βασιζόμενη σε γραμμές Θάλασσα από πύλες Ιεραρχική αρχιτεκτονική Διάταξη μιας διάστασης Συστήματα πολλαπλών FPGA Η πλειονότητα των εμπορικών FPGA είναι δυνατό να ομαδοποιηθεί σε τρεις από τις προαναφερθέντες κατηγορίες ανάλογα με την αρχιτεκτονική που ακολουθούν για τη διασύνδεση. 10

11 Έτσι τα FPGA από την Xilinx, τη Lucent και τη Vantis βασίζονται στην αρχιτεκτονική νησίδας, τα FPGA από την Actel διαθέτουν αρχιτεκτονική βασιζόμενη σε γραμμές, ενώ αυτά της Altera είναι ιεραρχικά. Στη συνέχεια παρουσιάζονται τα βασικά χαρακτηριστικά καθεμίας από τις προαναφερθείσες αρχιτεκτονικές Αρχιτεκτονική νησίδας Η αρχιτεκτονική νησίδας αποτελείται από μια διάταξη προγραμματιζόμενων λογικών μπλοκ με κατακόρυφα και οριζόντια προγραμματιζόμενα κανάλια διασύνδεσης. Η βασική ιδέα της συγκεκριμένης αρχιτεκτονικής παρουσιάζεται στο Σχήμα 2. Ο αριθμός των τμημάτων καλωδίων που υπάρχουν στο εσωτερικό του καναλιού προσδιορίζει τους διαθέσιμους πόρους για τη διασύνδεση. Οι ακροδέκτες του λογικού μπλοκ έχουν πρόσβαση στο κανάλι διασύνδεσης διαμέσου του κουτιού διασύνδεσης (connection box). Οι οικογένειες XC4000 και XC3000 της Xilinx [3] είναι παραδείγματα του συγκεκριμένου τύπου αρχιτεκτονικής. Κουτί συνδέσεων Λογικό μπλοκ Λογικό μπλοκ Κουτί διακοπτών Κανάλι δρομολόγησης Λογικό μπλοκ Λογικό μπλοκ Σχήμα 2: Αρχιτεκτονική Νησίδας Αρχιτεκτονική βασιζόμενη σε γραμμές Όπως υποδηλώνει το όνομα, στη συγκεκριμένη αρχιτεκτονική τα λογικά μπλοκ είναι τοποθετημένα σε γραμμές και διαχωρίζονται μεταξύ τους με οριζόντια κανάλια διασύνδεσης. Η αρχιτεκτονική αυτή παρουσιάζεται στο Σχήμα 3. Τα μονοπάτια διασύνδεσης στο εσωτερικό του καναλιού 11

12 χωρίζονται σε ένα ή περισσότερα τμήματα, το μήκος των οποίων μπορεί να κυμαίνεται από το πλάτος ενός ζεύγους βασικών δομικών στοιχείων έως και ολόκληρο το μήκος του καναλιού. Τα τμήματα αυτά ενδέχεται να ενώνονται στα άκρα τους χρησιμοποιώντας προγραμματιζόμενους διακόπτες για τη δημιουργία γραμμών μεγαλύτερου μήκους. Πέρα από αυτά τα κανάλια, υπάρχουν και εκείνα που βρίσκονται τοποθετημένα κάθετα ανάμεσα στα λογικά μπλοκ, τα οποία παρέχουν τις απαραίτητες συνδέσεις ανάμεσα στα οριζόντια κανάλια και τα κατακόρυφα τμήματα της διασύνδεσης. Το μήκος των συγκεκριμένων τμημάτων στα κανάλια προσδιορίζονται από τον συμβιβασμό που γίνεται ανάμεσα στον αριθμό των μονοπατιών, την αντίσταση που εμφανίζουν οι διακόπτες διασύνδεσης και τη χωρητικότητα των συγκεκριμένων τμημάτων. Ένα παράδειγμα οικογένειας FPGA που στηρίζεται στην αρχιτεκτονική βασιζόμενη σε γραμμές είναι αυτό της ACT3 που παράγει η εταιρεία Actel [4]. Κατακόρυφα κανάλια Λογικό μπλοκ Λογικό μπλοκ Λογικό μπλοκ Τμηματοποιημένα κανάλια Λογικό μπλοκ Λογικό μπλοκ Λογικό μπλοκ Οριζόντια κανάλια Σχήμα 3: Αρχιτεκτονική βασιζόμενη σε γραμμές Θάλασσα από πύλες Η αρχιτεκτονική που βασίζεται στη θάλασσα από πύλες, όπως φαίνεται στο Σχήμα 4, ανόμοια με τις προηγούμενες, δεν αποτελείται από μια διάταξη λογικών μπλοκ ενσωματωμένων σε μια γενική δομή διασύνδεσης. Αντίθετα συνίσταται από λογικά μπλοκ τα οποία καλύπτουν όλη την επιφάνεια του FPGA. Οι απαιτούμενες συνδέσεις πραγματοποιούνται χρησιμοποιώντας δεσμευμένες 12

13 συνδέσεις του τύπου γείτονα-προς-γείτονα, οι οποίες συνήθως είναι γρηγορότερες συγκρινόμενες με τους γενικούς πόρους διασύνδεσης. Τις περισσότερες φορές, η συγκεκριμένη αρχιτεκτονική χρησιμοποιείται σε συνδυασμό με γενικού τύπου συνδέσεις για την επίτευξη διασυνδέσεων μεταξύ λογικών μπλοκ που βρίσκονται σε μεγαλύτερη απόσταση. Παράδειγμα αυτού του τύπου της αρχιτεκτονικής είναι η οικογένεια SX από την εταιρεία Actel [5]. Θάλασσα λογικής LOGIC Τοπική διασύνδεση Σχήμα 4: Θάλασσα από πύλες Ιεραρχική αρχιτεκτονική Οι πλειονότητα των λογικών σχεδιασμών παρουσιάζουν κάποια τοπικότητα στις συνδέσεις, η οποία υποδηλώνει μια ιεραρχία στην τοποθέτηση και διασύνδεση των συνδέσεων ανάμεσα στα λογικά μπλοκ. Η ιεραρχική αρχιτεκτονική στα FPGA προσπαθεί να εκμεταλλευτεί το συγκεκριμένο χαρακτηριστικό, ώστε οι διατάξεις των προγραμματιζόμενων πυλών να εμφανίζουν μικρότερες καθυστερήσεις διασύνδεσης και μια πιο προβλέψιμη συμπεριφορά χρονισμού. Η συγκεκριμένη αρχιτεκτονική δημιουργείται συνδέοντας λογικά μπλοκ σε συστοιχίες, οι οποίες στη συνέχεια συνδέονται αναδρομικά για τη δημιουργία μιας ιεραρχικής δομής. Στο Σχήμα 5 παρουσιάζεται μια τέτοια αρχιτεκτονική. Ο αριθμός των διακοπτών διασύνδεσης από τους οποίους πρέπει να περάσει το σήμα καθορίζει τη ταχύτητα του δικτύου. Η ιεραρχική αρχιτεκτονική μειώνει το πλήθος των διακοπτών που απαιτούνται για τη δημιουργία μεγάλων μονοπατιών διασύνδεσης, με αποτέλεσμα η διάταξη να λειτουργεί σε μεγαλύτερη ταχύτητα. 13

14 Λογικό μπλοκ Λογικό μπλοκ Λογικό μπλοκ Λογικό μπλοκ Λογικό μπλοκ Λογικό μπλοκ Τοπικά κανάλια Γενικά κανάλια Σχήμα 5: Ιεραρχική Αρχιτεκτονική Διάταξη μιας διάστασης Τα περισσότερα από τα εμπορικά FPGA είναι διατάξεις δύο διαστάσεων. Αυτό επιτρέπει μεγαλύτερη ευελιξία καθώς κάθε σήμα μπορεί να διασυνδεθεί ευκολότερα από ένα κοντινό ελεύθερο μονοπάτι. Εντούτοις, παρέχοντας αυτού του επιπέδου τη διασύνδεση, η ευελιξία απαιτεί μεγάλο μέρος της περιοχής διασύνδεσης. Επιπρόσθετα, κάνει πολυπλοκότερο το λογισμικό για την τοποθέτηση και τη διασύνδεση των λογικών μπλοκ, καθώς αυτό θα πρέπει να λαμβάνει υπ όψιν ένα πολύ μεγάλο αριθμό πιθανοτήτων σεναρίων. Μια λύση στο συγκεκριμένο πρόβλημα θα ήταν η χρησιμοποίηση μιας μονοδιάστατης αρχιτεκτονικής, όπως αυτής που παρουσιάζεται στο Σχήμα 6. Εδώ η τοποθέτηση των λογικών μπλοκ περιορίζεται κατά μήκος του ενός άξονα. Με ένα πιο περιορισμένο σετ επιλογών, η τοποθέτηση των λογικών μπλοκ μπορεί να γίνει πολύ γρηγορότερα. Η διαδικασία της διασύνδεσης απλοποιείται επίσης διότι και αυτή γίνεται κατά κύριο λόγο κατά μήκος μιας μόνο διάστασης, ενώ η δεύτερη διάσταση χρησιμοποιείται γενικά για υπολογισμούς που απαιτούν λειτουργία ολίσθησης. Ένα μειονέκτημα της αρχιτεκτονικής μιας-διάστασης είναι το ενδεχόμενο να μην υπάρχουν αρκετοί πόροι για τη διασύνδεση σε μια συγκεκριμένη περιοχή του FPGA στην οποία έγινε τοποθέτηση του κυκλώματος. Σε μια τέτοια περίπτωση, η διασύνδεση ολόκληρου του κυκλώματος γίνεται πραγματικά πολύ δυσκολότερο από μια διάταξη δύοδιαστάσεων, η οποία όπως έχει αναφερθεί προηγουμένως παρέχει περισσότερες εναλλακτικές επιλογές στη διασύνδεση. Ένας αριθμός από επαναδιαμορφώσιμα συστήματα έχουν σχεδιαστεί με 14

15 τη χρήση της συγκεκριμένης αρχιτεκτονικής, μεταξύ των οποίων είναι το Garp [6], το Chimaera [7][8] και το NAPA [9]. Σχήμα 6: Μονοδιάστατη διάταξη Συστήματα πολλαπλών FPGA Τα επαναδιαμορφώσιμα συστήματα τα οποία αποτελούνται από περισσότερα του ενός FPGA που βρίσκονται διασυνδεδεμένα πάνω στην ίδια πλακέτα, έχουν επιπλέον θεωρήσεις στο υλικό σε σχέση με ένα σύστημα αποτελούμενο από ένα μόνο FPGA. Πιο συγκεκριμένα, υπάρχει η ανάγκη για ικανοποιητική σύνδεση ανάμεσα στα διάφορα FPGA, καθώς επίσης και με την εξωτερική μνήμη και το κανάλι δεδομένων του συστήματος. Η χρησιμότητα των συγκεκριμένων συστημάτων είναι για να παρέχουν τη δυνατότητα σε κυκλώματα μεγάλου μεγέθους να διαμεριστούν σε περισσότερα του ενός FPGA. Ένα πλήθος διαφορετικών αρχιτεκτονικών διασύνδεσης έχουν μελετηθεί [10] [11] [12] [13] μεταξύ των οποίων περιλαμβάνονται αυτές του πλέγματος και της διασταύρωσης, όπως παρουσιάζονται στο Σχήμα 7. Μία διάταξη πλέγματος συνδέει τους κοντινότερους γείτονες σε ένα σύστημα από FPGA. Με τον τρόπο αυτό, επιτρέπεται η ικανοποιητική επικοινωνία ανάμεσα στις γειτονικές διατάξεις προγραμματιζόμενων πυλών. Το μειονέκτημα που παρουσιάζει η συγκεκριμένη αρχιτεκτονική είναι πως ορισμένα σήματα ίσως χρειαστεί να διέλθουν διαμέσου ενός FPGA απλά και μόνο για να δημιουργηθεί η σύνδεση ανάμεσα σε μη-γειτονικά FPGA. Εάν και κάτι τέτοιο είναι εφικτό, εντούτοις χρησιμοποιεί πολύτιμους πόρους εισόδου/εξόδου στο FPGA οι οποίοι υλοποιούν τη γεφύρωση της διασύνδεσης. Από την άλλη πλευρά, η αρχιτεκτονική της διασταύρωσης προσπαθεί να αποτρέψει το συγκεκριμένο πρόβλημα χρησιμοποιώντας ειδικά ολοκληρωμένα κυκλώματα μόνο για τους σκοπούς της διασύνδεσης, έτσι ώστε να επιτρέπεται η σύνδέση απ ευθείας καθενός FPGA με οποιοδήποτε άλλο. Στην περίπτωση αυτή, η καθυστέρηση που εμφανίζεται στο εσωτερικό του ολοκληρωμένου κυκλώματος είναι πιο ομοιόμορφη δεδομένου ότι το κάθε σήμα διανύει ακριβώς την ίδια απόσταση για να μεταβεί από το ένα FPGA σε οποιοδήποτε άλλο, ανεξάρτητα από το που 15

16 αυτά βρίσκονται τοποθετημένα. Παρόλα αυτά, η διασύνδεση που βασίζεται στην αρχιτεκτονική διασταύρωσης δεν είναι εύκολο να υλοποιηθεί καθώς αυξάνει σημαντικά ο αριθμός των FPGA. FPGA FPGA FPGA FPGA Μόνο δρομολόγηση Μόνο δρομολόγηση Μόνο δρομολόγηση Μόνο δρομολόγηση FPGA FPGA FPGA FPGA FGPA FGPA FGPA FGPA Σχήμα 7: Διάταξη πλέγματος (αριστερά) και μερικό διασταύρωσης (δεξιά) για τις τοπολογίες διασύνδεσης σε συστήματα πολλαπλών FPGA 1.2. Αρχιτεκτονική της Βασικής Δομικής Μονάδας (CLB) Το λογικό μπλοκ, το οποίο είναι επίσης γνωστό και ως βασική δομική μονάδα (CLB), είναι υπεύθυνο για την υλοποίηση σε επίπεδο πύλης της λειτουργίας που απαιτείται για κάθε εφαρμογή. Το λογικό μπλοκ χαρακτηρίζεται από την εσωτερική δομή και την κοκκοποίηση του. Η δομή καθορίζει τις διάφορες κατηγορίες λογικής τις οποίες μπορεί να υλοποιήσει, ενώ η κοκκοποίηση ορίζει το μέγεθος της συνάρτησης την οποία μπορεί να πραγματοποιήσει. Η λειτουργικότητα του λογικού μπλοκ πετυχαίνεται ελέγχοντας τις συνδέσεις ορισμένων βασικών λογικών πυλών ή χρησιμοποιώντας πίνακες αναζήτησης (LUT). Η λειτουργικότητα αυτή έχει σημαντική επίπτωση στους πόρους της διασύνδεσης μιας και με την αύξηση των λειτουργικών δυνατοτήτων το απαιτούμενο μέγεθος της λογικής η οποία μπορεί να ενσωματωθεί σ αυτό αυξάνει παράλληλα. Αυτό οδηγεί σε ελάττωση των απαιτούμενων εξωτερικών πόρων διασύνδεσης. Από την άλλη πλευρά, καθώς αυξάνει το μέγεθος του λογικού μπλοκ είναι πιθανόν αυτό να μην αξιοποιείται πλήρως, με αποτέλεσμα να υπάρχει απώλεια τόσο στην επιφάνεια όσο και στην καταναλισκόμενη ενέργεια. Βασιζόμενοι στην εξισορρόπηση αυτών των παραμέτρων, υπάρχει ένα πλήθος από δομές λογικών μπλοκ καθεμία εκ των οποίων προσπαθεί να βελτιστοποιήσει την επιφάνεια και την ταχύτητα του FPGA [14]. 16

17 Μια ομάδα από βασικές δομικές μονάδες ονομάζεται λογική συστοιχία και μπορεί να περιγραφεί με τις ακόλουθες τέσσερις παραμέτρους: Το μέγεθος (ο αριθμός εισόδων) του πίνακα αναζήτησης (LUT) Το πλήθος των βασικών δομικών μονάδων από τις οποίες αποτελείται η λογική συστοιχία Τον αριθμό εισόδων της λογικής συστοιχίας που χρησιμοποιούνται ως είσοδοι στους πίνακες αναζήτησης Τον αριθμό εισόδων του ρολογιού στη λογική συστοιχία (που χρησιμοποιούνται από τους καταχωρητές). Το πλεονέκτημα της χρήσης ενός πίνακα αναζήτησης Κ-εισόδων είναι ότι μπορεί να υλοποιήσει οποιαδήποτε συνδυαστική λογική συνάρτηση με Κ-εισόδους. Κατά το παρελθόν έχουν γίνει μελέτες [15] οι οποίες εκτιμούν την επίδραση του λογικού μπλοκ στην αρχιτεκτονική του FPGA χρησιμοποιώντας έναν Κ-εισόδων πίνακα αναζήτησης με μια μόνο έξοδο. Η δομή αυτή είναι περισσότερο αποδοτική για την υλοποίηση τυχαίων λογικών συναρτήσεων παρά για λειτουργίες bit-slice στα μονοπάτια μετάδοσης δεδομένων Κοκκοποίηση του λογικού μπλοκ Η πολυπλοκότητα του λογικού μπλοκ ποικίλει από ένα πολύ μικρό μπλοκ το οποίο μπορεί να υλοποιήσει μια συνάρτηση 3-εισόδων, έως μια δομή η οποία είναι μια 4-bit αριθμητική λογική μονάδα (ALU). Τόσο το μέγεθος, όσο και η πολυπλοκότητα των βασικών μπλοκ, αναφέρεται συχνά ως κοκκοποίηση του τελευταίου. Με άλλα λόγια, το κριτήριο της κοκκοποίησης αναπαριστά το μικρότερο μπλοκ από το οποίο αποτελείται η επαναδιαμορφώσιμη διάταξη. Η επιλογή της κοκκοποίησης του λογικού μπλοκ εξαρτάται από το πεδίο εφαρμογής στο οποίο θα χρησιμοποιηθεί το FPGA, και έχει σημαντική επίπτωση στο χρόνο που χρειάζεται για την επαναδιαμόρφωση, κάτι που είναι ιδιαίτερα κρίσιμο ειδικά για συστήματα που η διαμόρφωση γίνεται κατά την διάρκεια λειτουργίας του FPGA. Όλες οι επαναδιαμορφούμενες πλατφόρμες διακρίνονται ανάλογα με την κοκκοποίηση τους σε λεπτόκκοκες και χονδρόκκοκες. Στις λεπτόκκοκες αρχιτεκτονικές, η βασική δομική μονάδα αποτελείται από ένα συνδυαστικό δίκτυο και μερικούς καταχωριτές. Μια διάταξη από τέτοια λογικά μπλοκ μπορεί να υλοποιήσει πολύ μικρούς υπολογισμούς, και επομένως απαιτεί περισσότερα bit δεδομένων κατά την διάρκεια του προγραμματισμού. Η κοκκοποίηση αυτού του τύπου είναι περισσότερο αποδοτική για λειτουργίες ελέγχου, ενώ τα μπλοκ που χαρακτηρίζονται 17

18 ως χονδρόκκοκα, και τα οποία έχουν μεγαλύτερες αριθμητικές ικανότητες, είναι περισσότερο χρήσιμα για λειτουργίες μεταφοράς δεδομένων μέσω των μονοπατιών (datapath). Όλες οι αρχιτεκτονικές που περιγράφονται στο παρόν κείμενο αφορούν λεπτόκκοκα επαναδιαμορφώσιμα συστήματα. Ο όρος αυτός παραδοσιακά χρησιμοποιείται όταν το υλικό υλοποιεί συναρτήσεις σε επίπεδο bit. Σήμερα, όπου η ανάγκη για μεγάλη ταχύτητα υπολογισμών αποτελεί κρίσιμο παράγοντα, πολλά από τα υπάρχοντα επαναδιαμορφώσιμα συστήματα χρησιμοποιούν περισσότερα του ενός bit για τις συναρτήσεις που εκτελούν. Εάν και οι συσκευές αυτές μπορούν να χαρακτηριστούν ως χονδρόκκοκες, εντούτοις θεωρούμε πως οι πλατφόρμες που βασίζουν τις συναρτήσεις που υλοποιούν σε 1 ή 2 bit μπορούν να χαρακτηριστούν ως λεπτόκκοκες (fine-grain) αρχιτεκτονικές, ενώ όλες οι υπόλοιπες να θεωρούνται ως χονδρόκκοκες (coarse-grain) Μελέτες στη δομή της βασικής δομικής μονάδας Μελέτες στη δομή της βασικής δομικής μονάδας έδειξαν πως ο βέλτιστος αριθμός εισόδων που μπορεί να χρησιμοποιηθεί για την ελαχιστοποίηση της καταλαμβανόμενης επιφάνειας είναι ανάμεσα σε 3 και 4. Επίσης, είναι δυνατό να βελτιστοποιηθεί η λειτουργικότητα συμπεριλαμβάνοντας ένα καταχωρητή D-τύπου. Σε περίπτωση που χρησιμοποιηθούν οι πίνακες αναζήτησης πολλαπλών εξόδων, η χρήση αυτών με 4-εισόδους μπορεί να ελαχιστοποιήσει την καταλαμβανόμενη επιφάνεια, ενώ η χρήση των 5 ή 6 εισόδων μπορεί να οδηγήσει σε περιορισμό της καθυστέρησης [16]. Η χρήση ετερογενών λογικών μπλοκ, τα οποία αποτελούνται από συνδυασμό πινάκων αναζήτησης με 4 και 6 εισόδους, έχει αποδειχθεί πως καταλαμβάνει την ίδια επιφάνεια με εκείνη των 4-εισόδων, αλλά είναι βελτιστοποιημένη ως προς τη ταχύτητα κατά 25% [17]. Τέλος η χρήση συστοιχιών με πίνακες αναζήτησης 4-εισόδων αντί για έναν μόνο πίνακα αναζήτησης των 4-εισόδων, οδηγεί σε μείωση της καταλαμβανόμενης επιφάνειας κατά 10% [18] Τεχνολογία Προγραμματισμού Τόσο η λογική όσο και οι πόροι διασύνδεσης από τα οποία αποτελείται το FPGA πρέπει να προγραμματιστούν ώστε να υλοποιούν την απαιτούμενη συνάρτηση. Τα περιεχόμενα του λογικού μπλοκ μπορεί να προγραμματιστούν για την πραγματοποίηση της λογικής συνάρτησης αυτού, ενώ οι διακόπτες διασύνδεσης προγραμματίζονται για τον έλεγχο των συνδέσεων μεταξύ των λογικών μπλοκ. Υπάρχει ένα πλήθος διαφορετικών μεθόδων για την αποθήκευση της πληροφορίας προγραμματισμού, οι οποίες εκτείνονται από την ευμετάβλητη μέθοδο της SRAM έως την μηαναστρέψιμη τεχνολογία αντι-ασφάλειας (antifuse). Το μεγαλύτερο τμήμα της επιφάνειας ενός 18

19 FPGA καταλαμβάνεται κυρίως από την περιοχή των επαναδιαμορφώσιμων συστατικών. Επομένως, η επιλογή της μεθόδου προγραμματισμού επηρεάζει σημαντικά την επιφάνεια του FPGA. Ένας επιπλέον παράγοντας, ο οποίος πρέπει να λαμβάνεται υπόψη είναι το πόσες φορές απαιτείται η επαναδιαμόρφωση του FPGA. Έτσι για τα FPGA στα οποία η τεχνολογία προγραμματισμού τους βασίζεται στην αντι-ασφάλεια μπορούν να προγραμματιστούν μόνο μία φορά, ενώ αντίθετα όσα χρησιμοποιούν SRAM δεν εμφανίζουν κάποιο παρόμοιο περιορισμό SRAM Στη συγκεκριμένη μέθοδο προγραμματισμού η διαμόρφωση αποθηκεύεται σε κυψελίδες μνήμης SRAM. Στην περίπτωση που το δίκτυο διασύνδεσης υλοποιείται με τη χρήση των τρανζίστορ διέλευσης (pass-transistors), τότε η κυψέλες της SRAM ελέγχουν εάν το τρανζίστορ άγει ή όχι. Επιπλέον, όταν τα λογικά μπλοκ αποτελούνται από έναν πίνακα αναζήτησης τότε η λογική αποθηκεύεται στις SRAM κυψελίδες. Η συγκεκριμένη μέθοδος προγραμματισμού παρουσιάζει το μειονέκτημα της προσωρινής αποθήκευσης της πληροφορίας. Αποτέλεσμα είναι πως η διαμόρφωση πρέπει να φορτώνεται στο FPGA κάθε φορά που το τελευταίο επανατροφοδοτείται. Όσα συστήματα βασίζονται στη τεχνολογία αυτή συχνά χρησιμοποιούν μια μόνιμη εξωτερική συσκευή αποθήκευσης των δεδομένων. Η χρήση της μεθόδου SRAM απαιτεί τουλάχιστον 5 τρανζίστορ ανά κυψελίδα. Λόγω του σχετικά μεγάλου μεγέθους των κυψελίδων μνήμης, μεγάλο μέρος της επιφάνειας του FPGA καταλαμβάνεται για την αποθήκευση της διαμόρφωσης. Το βασικό πλεονέκτημα που έχει η χρήση της μεθόδου προγραμματισμού που στηρίζεται στη τεχνολογία της SRAM είναι η δυνατότητα επαναχρησιμοποίησης της συσκευής για την υλοποίηση διαφορετικών εφαρμογών, απλά φορτώνοντας κάθε φορά την κατάλληλη διαμόρφωση. Το χαρακτηριστικό αυτό έκανε τη συγκεκριμένη τεχνολογία αποθήκευσης πληροφορίας στα FPGA αρκετά δημοφιλή για την υλοποίηση επαναδιαμορφώσιμων συστημάτων, τα οποία στοχεύουν στην επίτευξη κερδών στην απόδοση προσαρμόζοντας την υλοποίηση των συναρτήσεων στις ανάγκες τις συγκεκριμένης εφαρμογής. Το Σχήμα 8 δείχνει διακόπτες τριών τύπων οι οποίοι βασίζονται στην τεχνολογία SRAM, και στους οποίους οι πύλες διέλευσης υλοποιούνται με N-MOS τρανζίστορ διέλευσης αντί των συμπληρωματικών πυλών μετάδοσης, μιας και κάτι τέτοιο οδηγεί σε καλύτερα αποτελέσματα στη ταχύτητα λόγω της μεγαλύτερης ευκινησίας που εμφανίζουν τα N- MOS τρανζίστορ. 19

20 SRAM 2 κυψέλες SRAM SRAM Pass Transistor Multiplexer Tri-state buffer Σχήμα 8: Διάφοροι τύπου από προγραμματιζόμενους διακόπτες οι οποίοι χρησιμοποιούνται στα FPGA και βασίζονται στην SRAM τεχνική Αντι-ασφάλεια (Antifuse) Στη μέθοδο προγραμματισμού που στηρίζεται στη τεχνολογία SRAM, η πληροφορία αποθηκεύεται ελέγχοντας την κατάσταση των κυψελίδων μνήμης. Αντίθετα η τεχνολογία της αντι-ασφάλειας (antifuse) [19] χρησιμοποιεί προγραμματιζόμενες συνδέσεις, των οποίων η αντίσταση μεταβάλλεται με την εφαρμογή υψηλής τάσης. Στη μη-προγραμματισμένη κατάσταση η αντίσταση των συνδέσεων είναι της τάξης των μερικών GΩ, επομένως μπορεί να θεωρηθεί ως ανοιχτοκύκλωμα. Με την εφαρμογή μιας σχετικά μεγάλης τιμής τάσης, συμβαίνει ένα φυσικό φαινόμενο που ονομάζεται τήξη. Το αποτέλεσμα αυτού είναι η δημιουργία μιας αντίστασης της τάξης των μερικών Ohm (Ω) κατά μήκος της συσκευής, υλοποιώντας με τον τρόπο αυτό μια σύνδεση. Το πλεονέκτημα της συγκεκριμένης μεθόδου είναι πως το μέγεθος του προγραμματιζόμενου στοιχείου είναι της τάξης του μεγέθους ενός περάσματος (Via), με αποτέλεσμα να πετυχαίνεται σημαντική μείωση στην επιφάνεια συγκρινόμενη με τα FPGA που στηρίζονται σε SRAM. Αντίστοιχα, η αντίσταση μεταξύ των στοιχείων είναι της τάξης των μερικών Ohm (Ω) και είναι πολύ μικρότερη από την αντίσταση των τρανζίστορ μετάβασης τα οποία χρησιμοποιούνται ως διακόπτες διασύνδεσης στη μέθοδο SRAM. Η συγκεκριμένη τεχνική προγραμματισμού δεν έχει προσωρινή μορφή, και επομένως δεν απαιτεί η ύπαρξη εξωτερικής συσκευής για την αποθήκευση της πληροφορίας διαμόρφωσης κατά το διάστημα διακοπής της τροφοδοσίας. Το μειονέκτημα της τεχνολογίας αυτής, σε αντίθεση με ότι συμβαίνει στην τεχνολογία SRAM, είναι πως πιθανά λάθη που συμβαίνουν κατά το στάδιο του σχεδιασμού δεν μπορούν να διορθωθούν αφού η διαδικασία διαμόρφωσης είναι μη αναστρέψιμη. 20

21 EPROM, EEPROM, and FLASH Η κατηγορία των τεχνολογιών προγραμματισμού που εμφανίζουν μόνιμο χαρακτήρα χρησιμοποιεί τις ίδιες τεχνικές με εκείνες των EPROM, EEPROM και Flash μνημών. Η συγκεκριμένη μέθοδος βασίζεται σε ένα ειδικό τρανζίστορ με δύο πύλες, εκ των οποίων η μία είναι πλωτή πύλη ενώ η άλλη πύλη επιλογής. Όταν κατά μήκος του τρανζίστορ διέλθει κάποιο ισχυρό ρεύμα, το φορτίο παγιδεύεται στην πλωτή πύλη αυξάνοντας τη τάση κατωφλίου του τρανζίστορ. Στη κανονική λειτουργία τα προγραμματισμένα τρανζίστορ μπορούν να θεωρηθούν ως ανοιχτοκυκλώματα, ενώ τα υπόλοιπα να ελεγχθούν χρησιμοποιώντας τις πύλες επιλογής. Η φόρτιση στην πλωτή πύλη θα παραμείνει ακόμη και κατά τη διακοπή της τροφοδοσίας. Η πλωτή φόρτιση μπορεί να απομακρυνθεί εκθέτοντας την πύλη σε υπεριώδες φως για την περίπτωση των EPROM, και σε ηλεκτρική δέσμη στις περιπτώσεις των EEPROM και Flash. Οι συγκεκριμένες τεχνικές καλύπτουν το κενό που υπάρχει ανάμεσα στις τεχνολογίες προγραμματισμού SRAM και αντι-ασφάλειας (antifuse), παρέχοντας την ευστάθεια που εμφανίζει η αντι-ασφάλεια με τον επαναπρογραμματισμό που παρουσιάζει η SRAM. Η αντίσταση των διακοπτών διασύνδεσης είναι μεγαλύτερη από εκείνη της αντι-ασφάλειας, ενώ ο προγραμματισμός είναι περισσότερο πολύπλοκος και χρονοβόρος σε σύγκριση με αυτόν που απαιτείται για την τεχνολογία SRAM Κατανάλωση Ισχύος Η χρήση των FPGA στις σύγχρονες εφαρμογές καθιστά επιτακτική την ανάγκη για περιορισμό στις απαιτήσεις κατανάλωσης ισχύος, κάτι που δεν έχει λυθεί ακόμη στις ήδη υπάρχουσες εμπορικές αρχιτεκτονικές. Πέρα της κατανάλωσης ισχύος, ένας επιπλέον σημαντικός παράγοντας είναι η πυκνότητα ισχύος (power density) των ολοκληρωμένων κυκλωμάτων. Με την μείωση του μεγέθους που παρατηρείται στις διατάξεις των FPGA, το πλήθος των τρανζίστορ ανά μονάδα επιφάνειας αυξάνει σημαντικά. Αυτό οδηγεί σε αντίστοιχη αύξηση της πυκνότητας ισχύος, καθώς και της ολικής κατανάλωσης ισχύος ανά ολοκληρωμένο κύκλωμα. Πρόσφατες ακαδημαϊκές προσπάθειες στοχεύουν στη μείωση της καταναλισκόμενη ισχύος σε ερευνητικό επίπεδο. Η τάση αυτή θα συνεχιστεί και θα έχει επιπτώσεις τόσο στο κόστος όσο και στη τεχνολογία που χρησιμοποιείται για τη συσκευασία των συγκεκριμένων συσκευών. 21

22 Παράγοντες που επηρεάζουν την κατανάλωση ισχύος Για τον σχεδιασμό ενός ικανοποιητικού FPGA απαιτείται αρχικά να γίνουν κατανοητοί οι παράμετροι που επηρεάζουν την κατανάλωση ισχύος και οι οποίοι δείχνονται με τη βοήθεια του διαγράμματος κατανάλωσης ισχύος. Στο Σχήμα 9 φαίνεται το διάγραμμα αυτό για ένα FPGA της εταιρείας Xilinx που ανήκει στην οικογένεια XC4003 [20]. IO 9% Logic 5% Clock 21% Interconnect 65% Σχήμα 9: Παράγοντες κατανάλωσης ισχύος σε ένα FPGA της οικογένειας XC4003 Όπως φαίνεται και στο διάγραμμα, το κυριότερο μέρος της ισχύος καταναλώνεται από το δίκτυο διασύνδεσης. Επόμενος πιο σημαντικός παράγοντας είναι το δίκτυο του ρολογιού, ενώ το λογικό μπλοκ καταναλώνει μόνο το 5% της ολικής ενέργειας. Το συγκεκριμένο διάγραμμα δεν αντιπροσωπεύει αποκλειστικά τα FPGA της Xilinx, αλλά σε γενικές γραμμές είναι παρόμοιο για τα περισσότερα εμπορικά FPGA Ενέργεια διασύνδεσης Ο όρος διασύνδεση περιλαμβάνει όλους εκείνους τους πόρους που χρειάζονται για την πραγματοποίηση της ένωσης μεταξύ των λογικά μπλοκ. Η υλοποίηση της σύνδεσης σε φυσικό επίπεδο πραγματοποιείται από μονοπάτια μεταλλικού υλικού, καθώς και προγραμματιζόμενους διακόπτες οι οποίοι πρέπει να ενεργοποιηθούν κατάλληλα. Η χωρητικότητα της γραμμής προέρχεται τόσο από τα κανάλια μετάλλου τα οποία περικλείουν τα λογικά μπλοκ, όσο και από την χωρητικότητα της διάχυσης των τρανζίστορ μετάβασης που βρίσκονται συνδεμένα στο συγκεκριμένο κανάλι μετάλλου. Η χωρητικότητα αυτή μπορεί να μειωθεί είτε ελαττώνοντας τον αριθμό των διακοπτών που έχουν πρόσβαση στη γραμμή, είτε κάνοντας τα τρανζίστορ αυτά μικρότερα σε μέγεθος. Από την άλλη πλευρά, η μείωση του αριθμού των διακοπτών μπορεί να πραγματοποιηθεί είτε ελαττώνοντας την ευελιξία αυτών και των κουτιών σύνδεσης, είτε 22

23 ελαττώνοντας το πλάτος του καναλιού διασύνδεσης. Κάθε τροποποίηση που αφορά την ευελιξία πρέπει να συνοδεύεται από εκτίμηση για την αποτελεσματικότητα της διασύνδεσης ολόκληρης της αρχιτεκτονικής. Το μονοπάτι διασύνδεσης σε ένα FPGA είναι δυνατόν να μοντελοποιηθεί ως μια RC αλυσίδα. Η αντίσταση των τρανζίστορ σειράς αποτελεί την αντίσταση R, ενώ η χωρητικότητα διάχυσης των N-MOS τρανζίστορ στο μονοπάτι αποτελεί τη χωρητικότητα C. Ελαττώνοντας το πλάτος του διακόπτη, η αντίσταση R από το μονοπάτι σειράς αυξάνεται, κάτι που οδηγεί σε ελάττωση της απόδοσης σε ταχύτητα Ενέργεια ρολογιού Επόμενος παράγοντας στην ολική κατανάλωση ενέργειας είναι το ρολόι. Τυπικά τα Flip/Flop (F/F) σε όλα τα FPGA υπάρχουν σε κάθε λογικό μπλοκ για να καταχωρούν την έξοδο. Αυτό οδηγεί σε αύξηση της χρησιμοποίησης της κάθε διάταξης, κάτι που συνεπάγεται καλύτερη αξιοποίηση της επιφάνειας. Ένα παράπλευρο χαρακτηριστικό στη συγκεκριμένη αρχιτεκτονική απόφαση αποτελεί το γεγονός ότι το δίκτυο του ρολογιού θα πρέπει να διανεμηθεί σε ολόκληρη τη διάταξη. Ύστερα από μελέτες και μετρήσεις που γίνανε για την καταναλισκόμενη ενέργεια στο δίκτυο του ρολογιού, ο κυριότερος παράγοντας αποτελεί το δίκτυο διανομής και όχι το φορτίο που εμφανίζουν τα F/F. Ως εκ τούτου, το δίκτυο διανομής του ρολογιού είναι αυτό στο οποίο πρέπει να επικεντρωθεί η προσοχή για τον περιορισμό της κατανάλωσης ισχύος από το ρολόι Επαναδιαμορφώσιμα Μοντέλα Οι περισσότερες των δομών FPGA που έχουν υλοποιηθεί κατά το παρελθόν υποστηρίζουν το απλό πλαίσιο (single context), επιτρέπουν δηλαδή μια μόνο πλήρη διαμόρφωση του FPGA να φορτώνεται κάθε φορά. Αυτού του είδους η επαναδιαμόρφωση παρουσιάζει αρκετούς περιορισμούς ενώ παράλληλα είναι σχετικά αργή σε περίπτωση που απαιτείται η πραγματοποίηση αυτής κατά τη διάρκεια εκτέλεσης. Στις επόμενες παραγράφους περιγράφονται τα πιο γνωστά και συχνότερα χρησιμοποιούμενα επαναδιαμορφώσιμα μοντέλα για τον προγραμματισμό ενός FPGA Στατικά επαναδιαμορφώσιμα μοντέλα Η στατική επαναδιαμόρφωση, η οποία αναφέρεται και ως επαναδιαμόρφωση κατά τη διάρκεια της μεταγλώττισης, είναι η απλούστερη και συχνά η πιο χρησιμοποιούμενη μέθοδος για την υλοποίηση εφαρμογών με επαναδιαμορφώσιμη λογική. Στη στατική επαναδιαμόρφωση τις περισσότερες 23

24 φορές οι αλλαγές που γίνονται στο υλικό απέχουν μεγάλα χρονικά διαστήματα μεταξύ τους. Στη συγκεκριμένη στρατηγική κάθε εφαρμογή αποτελείται από μια μόνο διαμόρφωση. Όταν είναι επιθυμητή η αλλαγή του προγράμματος που εκτελεί ένα τέτοιο σύστημα, αυτό θα πρέπει να σταματήσει τη λειτουργία του για όσο διάστημα διαρκεί η επαναδιαμόρφωση, και στη συνέχεια να ξαναρχίσει να λειτουργεί με το νέο πλέον πρόγραμμα. Ο τρόπος λειτουργίας του συγκεκριμένου μοντέλου επαναδιαμόρφωσης παρουσιάζεται στο Σχήμα 10. Διαμόρφωση Εκτέλεση Σχήμα 10: Στατική Επαναδιαμόρφωση Δυναμική επαναδιαμόρφωση Από την άλλη πλευρά στη δυναμική επαναδιαμόρφωση [20], η οποία ονομάζεται και επαναδιαμόρφωση κατά την διάρκεια της εκτέλεσης, χρησιμοποιείται μια δυναμική κατανομή για την επαναδιαμόρφωση του υλικού κατά την διάρκεια εκτέλεσης της εφαρμογής. Η τεχνική αυτή στηρίζεται σε κάποιου είδους συμβιβασμό ανάμεσα στο χρόνο και τον χώρο. Η απόδοση του συστήματος μπορεί να αυξηθεί με τη χρήση βελτιστοποιημένων κυκλωμάτων, τα οποία φορτώνονται και απομακρύνονται δυναμικά κατά την λειτουργία του συστήματος, όπως φαίνεται στο Σχήμα 11. Διαμόρφωση Εκτέλεση Σχήμα 11: Δυναμική Επαναδιαμόρφωση Η δυναμική επαναδιαμόρφωση βασίζεται στην θεώρηση του εικονικού υλικού, το οποίο ως ιδέα είναι παρόμοιο με την εικονική μνήμη. Εδώ το φυσικό υλικό είναι πολύ μικρότερο από το σύνολο όλων των διαθέσιμων πόρων που απαιτούνται για όλες τις διαμορφώσεις. Επομένως, αντί να ελαττώνεται ο αριθμός των κυκλωμάτων τα οποία απεικονίζονται, είναι προτιμότερο να εναλλάσσονται μεταξύ τους οι διαμορφώσεις που υλοποιούν τα συγκεκριμένα κυκλώματα στο πραγματικό υλικό, τόσο συχνά όσο αυτό απαιτείται από την εφαρμογή. 24

25 FPGA απλού πλαισίου Τα FPGA που χαρακτηρίζονται ως απλού πλαισίου (single context) μπορούν να υποστηρίξουν μία μόνο διαμόρφωση κάθε φορά και προγραμματίζονται με μια σειριακή ροή δεδομένων από πληροφορία η οποία αφορά τη διαμόρφωση. Λόγω του ότι επιτρέπεται μόνο σειριακή πρόσβαση, οποιαδήποτε αλλαγή στη διαμόρφωση αυτού του τύπου των FPGA απαιτεί τον ολικό επαναπρογραμματισμό τους. Εάν και κάτι τέτοιο απλοποιεί αρκετά το σχεδιασμό του επαναδιαμορφώσιμου υλικού, εντούτοις προκαλεί σημαντική επιβάρυνση κάθε φορά που χρειάζεται να αλλαχθεί μόνο ένα μικρό μέρος της διαμόρφωσης. Πολλά εμπορικά FPGA είναι αυτού του τύπου, μεταξύ των οποίων και οι σειρές Xilinx 4000 και Flex10K της Altera. Σε γενικές γραμμές τα FPGA αυτής της κατηγορίας απευθύνονται περισσότερο σε εφαρμογές που μπορούν να επωφεληθούν από τις επαναδιαμορφώσιμες διατάξεις προγραμματιζόμενων πυλών, χωρίς να χρειάζονται τη δυνατότητα της επαναδιαμόρφωσης κατά τη διάρκεια εκτέλεσης. Για να μπορέσει να υλοποιηθεί η επαναδιαμόρφωση κατά το χρόνο εκτέλεσης σε ένα απλού πλαισίου FPGA, οι διαμορφώσεις πρέπει να ομαδοποιηθούν σε πλαίσια και κάθε πλαίσιο να μετακινείται μέσα και έξω από το FPGA όσο συχνά αυτό απαιτείται. Λόγω του ότι οποιαδήποτε από αυτές τις μετακινήσεις των πλαισίων απαιτεί τον ολικό επαναπρογραμματισμό του FPGA, για να ελαχιστοποιηθεί ο ολικός χρόνος που χρειάζεται για την επαναδιαμόρφωση απαιτείται μια καλή αρχική κατάτμηση των διαμορφώσεων ανάμεσα στα πλαίσια [21]. Εάν όλες οι διαμορφώσεις που χρησιμοποιούνται μέσα σε ένα συγκεκριμένο χρονικό διάστημα βρίσκονται στο ίδιο πλαίσιο δεν θα απαιτηθεί επαναδιαμόρφωση. Εντούτοις, εάν ένας αριθμός από τις διαμορφώσεις που απαιτούνται ταυτόχρονα βρίσκονται καταμερισμένες σε διαφορετικά πλαίσια, τότε είναι απαραίτητο να γίνουν αρκετές επαναδιαμορφώσεις με αποτέλεσμα να ελαττωθεί η απόδοση του συστήματος FPGA πολλαπλών πλαισίων Ένα πολλαπλών πλαισίων FPGA περιλαμβάνει περισσότερα του ενός bit μνήμης για κάθε προγραμματιστική θέση (programming bit location) [22]. Αυτά τα bit μνήμης μπορούν να θεωρηθούν ως πολλαπλά επίπεδα με πληροφορία διαμόρφωσης, κάθε μία από τις οποίες ενεργοποιείται σε μια συγκεκριμένη χρονική στιγμή. Η συσκευή μπορεί να κάνει εναλλαγές σε ήδη υπάρχουσες προγραμματισμένες διαμορφώσεις ανάμεσα στα διαφορετικά επίπεδα ή πλαίσια. Μια διάταξη πολλαπλών πλαισίων μπορεί να μοντελοποιηθεί ως ένα σύνολο από μονού πλαισίου συσκευές, οι οποίες απαιτούν την ύπαρξη ενός πλαισίου πλήρως επαναδιαμορφώσιμο ώστε να εκτελεί οποιαδήποτε τροποποίηση. Οι συσκευές αυτής της κατηγορίας επιτρέπουν το φόρτωμα των 25

26 πλαισίων στο υπόβαθρο, όπου κάθε φορά ένα πλαίσιο είναι ενεργό και εκτελείται, ενώ ένα μηενεργό πλαίσιο είναι στη διαδικασία του να διαμορφώσει κατάλληλα το FPGA. Η γρήγορη εναλλαγή μεταξύ των πλαισίων κάνει την ανάγκη για ομαδοποίηση των διαμορφώσεων λιγότερο σημαντική, μιας και αν μια διαμόρφωση βρίσκεται σε ένα διαφορετικό πλαίσιο από εκείνο που είναι εκείνη τη στιγμή ενεργοποιημένο, αυτή μπορεί να ενεργοποιηθεί μέσα σε ένα χρονικό διάστημα της τάξης των nanoseconds, σε αντίθεση με τα milliseconds ή περισσότερο που χρειάζονται τα υπόλοιπα. Εντούτοις, είναι πιθανόν ο αριθμός των πλαισίων μέσα σε ένα πρόγραμμα να είναι μεγαλύτερος από το μέγιστο αριθμό πλαισίων που μπορεί να υποστηρίξει το υλικό. Σε μια τέτοια περίπτωση η ανάγκη για κατάτμηση γίνεται ξανά επιτακτική ώστε να διασφαλιστεί πως οι διαμορφώσεις που λαμβάνουν χώρα σε κοντινά χρονικές στιγμές φορτώνονται στη συσκευή πολλαπλών πλαισίων μαζί Μερική επαναδιαμόρφωση Υπάρχουν περιπτώσεις στις οποίες είτε οι διαμορφώσεις δεν καταλαμβάνουν ολόκληρο το επαναδιαμορφώσιμο υλικό, είτε μόνο σε ένα τμήμα αυτού απαιτείται τροποποίηση. Και στις δύο καταστάσεις, είναι προτιμητέα η μερική επαναδιαμόρφωση της συσκευής παρά ο πλήρης επαναπρογραμματισμός που απαιτείται σε μια συσκευή απλού ή πολλαπλών πλαισίων. Σε ένα μερικώς επαναδιαμορφώσιμο FPGA, το bit του υποστρώματος λειτουργεί παρόμοια με μια συσκευή RAM. Η χρήση διευθύνσεων για τον προσδιορισμό της θέσης προορισμού της πληροφορίας επαναδιαμόρφωσης επιτρέπει τον επιλεκτικό επαναπρογραμματισμό της διάταξης. Συχνά, τα μη-τροποποιημένα τμήματα αυτής μπορούν να συνεχίσουν την εκτέλεση του υπάρχοντος προγράμματος, επιτρέποντας την επικάλυψη της καθυστέρησης που προκαλείται από την επαναδιαμόρφωση, με χρήσιμους υπολογισμούς. Όταν η διαμόρφωση δεν απαιτεί ολόκληρη την διαθέσιμη περιοχή της διάταξης, ένας αριθμός από διαφορετικές διαμορφώσεις μπορεί να φορτωθούν στις μη χρησιμοποιούμενες περιοχές του υλικού σε διαφορετικές χρονικές στιγμές. Μιας και μόνο ένα μέρος της διάταξης είναι δυνατόν να επαναδιαμορφώνεται σε μια συγκεκριμένη χρονική στιγμή, δεν χρειάζεται να γίνει η ολική επαναδιαμόρφωση του FPGA. Επιπρόσθετα, υπάρχουν εφαρμογές που απαιτούν τη τροποποίηση μόνο ενός τμήματος από το κύκλωμα που υλοποιούν, ενώ το υπόλοιπο πρέπει να παραμείνει άθικτο. Με τη χρήση αυτής της επιλεκτικής επαναδιαμόρφωσης μπορεί να ελαττωθεί σημαντικά το μέγεθος της πληροφορίας επαναπρογραμματισμού το οποίο πρέπει να μεταφερθεί στο FPGA. Υπάρχει ένα πλήθος από συστήματα, ικανά να επαναδιαμορφώνονται κατά το χρόνο εκτέλεσης τους, μεταξύ των οποίων είναι το Chimaera, το PipeRench [23], το NAPA, καθώς και τα εμπορικά FPGA της Xilinx από τις 26

27 οικογένειες 6200 και Virtex [24] [25]. Δυστυχώς, μιας και η πληροφορία που αφορά τις διευθύνσεις πρέπει να παρέχεται μαζί με τη πληροφορία προσδιορισμού, το συνολικό μέγεθος των δεδομένων που μεταφέρεται στο επαναδιαμορφώσιμο υλικό μπορεί να είναι μεγαλύτερο από εκείνο που απαιτείται σε σχέση με εκείνο του απλού πλαισίου. Αυτό κάνει την μερική επαναδιαμόρφωση της διάταξης πιο χρονοβόρα από την αντίστοιχη υλοποίηση της με απλό πλαίσιο. Εντούτοις, ο σχεδιασμός με ένα μερικώς επαναδιαμορφώσιμο σύστημα απευθύνεται σε εφαρμογές στις οποίες το μέγεθος των διαμορφώσεων είναι αρκετά μικρότερο από εκείνο που μπορεί να χωρέσει ταυτόχρονα στο διαθέσιμο υλικό Επαναδιαμόρφωση διοχέτευσης Η τροποποίηση ενός μερικώς επαναδιαμορφώσιμου FPGA λαμβάνει χώρα με τη αύξηση των σκηνών διοχέτευσης (pipeline stages). Κάθε σκηνή διαμορφώνει όλη τη διάταξη. Η τεχνική αυτή χρησιμοποιείται κυρίως στους υπολογισμούς που γίνονται στα μονοπάτια δεδομένων, στους οποίους χρησιμοποιούνται περισσότερες σκηνές διοχέτευσης από εκείνες που μπορούν να χωρέσουν ταυτόχρονα στο διαθέσιμο υλικό. Σε ένα επαναδιαμορφώσιμο FPGA διοχέτευσης υπάρχουν δύο κύριες πιθανότητες εκτέλεσης. Η πρώτη αφορά την περίπτωση όπου ο διαθέσιμος αριθμός σκηνών του υλικού διοχέτευσης είναι μεγαλύτερος ή ίσος του αριθμού των σκηνών διοχέτευσης του υπό σχεδίαση κυκλώματος (εικονικές σκηνές διοχέτευσης), είτε ο αριθμός των εικονικών σκηνών διοχέτευσης να ξεπερνάει το πλήθος των υπαρχόντων σκηνών διοχέτευσης του υλικού. Η πρώτη από τις περιπτώσεις είναι σαφής. Το κύκλωμα απλά απεικονίζεται στην διάταξη κατά την οποία ορισμένες σκηνές διαμόρφωσης μένουν αχρησιμοποίητες. Η δεύτερη των περιπτώσεων είναι περισσότερο πολύπλοκη, και είναι αυτή που απαιτεί επαναδιαμόρφωση κατά το χρόνο εκτέλεσης. Οι σκηνές διοχέτευσης προσδιορίζονται η μία κατόπιν της άλλης, από την αρχή της διοχέτευσης έως το τέλος των διαθέσιμων σκηνών του υλικού. Αφού ολοκληρωθεί ο προγραμματισμός όλων των σκηνών αρχίζει το στάδιο των υπολογισμών. Με τον τρόπο αυτό η διαμόρφωση μιας σκηνής βρίσκεται ακριβώς ένα βήμα πριν τη ροή των δεδομένων. Μόλις γεμίσει πλήρως το υλικό διοχέτευσης αρχίζει η επαναχρησιμοποίηση του αυτού. 27

28 1.6. Κατηγορίες Επαναδιαμόρφωσης Κατά Την Διάρκεια Της Λειτουργίας Οι προκλήσεις που σχετίζονται με την επαναδιαμόρφωση του FPGA κατά την διάρκεια της λειτουργίας του είναι στενά συνδεδεμένες με τους στόχους της επαναδιαμόρφωσης. Επομένως, είναι σημαντικό να ληφθεί υπόψη το κίνητρο και τα διαφορετικά σενάρια αυτής κατά την διάρκεια της λειτουργίας, τα οποία αφορούν επαναδιαμόρφωση σε επίπεδο αλγορίθμου, αρχιτεκτονικής και λειτουργίας. Οι περιπτώσεις αυτές περιγράφονται αναλυτικά στη συνέχεια Επαναδιαμόρφωση σε επίπεδο αλγορίθμου Ο στόχος της αλγοριθμικής επαναδιαμόρφωσης είναι ο επαναπρογραμματισμός του συστήματος με ένα διαφορετικό υπολογιστικό αλγόριθμο ο οποίος να υλοποιεί τις ίδιες λειτουργίες αλλά με διαφορετική απόδοση, ακρίβεια, καταναλισκόμενη ισχύς ή απαιτήσεις σε πόρους. Η ανάγκη για μια τέτοια επαναδιαμόρφωση προέρχεται κάθε φορά που αλλάζει είτε η δυναμική του περιβάλλοντος, είτε οι απαιτήσεις της λειτουργίας Επαναδιαμόρφωση σε επίπεδο αρχιτεκτονικής Στόχος της επαναδιαμόρφωσης σε επίπεδο αρχιτεκτονικής είναι η τροποποίηση της τοπολογίας του υλικού και των υπολογισμών, κάτι που γίνεται με την επανακατανομή των χρησιμοποιούμενων πόρων. Η ανάγκη για αυτού του τύπου την επαναδιαμόρφωση εμφανίζεται σε καταστάσεις κάτω από τις οποίες μέρος των πόρων γίνονται μη-διαθέσιμοι είτε λόγω σφάλματος, είτε λόγω της επαναδιαμόρφωσης μιας εργασίας με υψηλότερη προτεραιότητα, είτε λόγω του κλεισίματος μέρος του κυκλώματος για τον περιορισμό της κατανάλωσης ισχύος. Για να μπορέσει το σύστημα να λειτουργήσει ομαλά παρά τα ελαττώματα, η τοπολογία του υλικού πρέπει να τροποποιηθεί ενώ οι υπολογιστικές εργασίες πρέπει να ανατεθούν ξανά Επαναδιαμόρφωση σε επίπεδο λειτουργίας Βασικός στόχος της επαναδιαμόρφωσης σε επίπεδο λειτουργίας είναι η εκτέλεση διαφορετικών λειτουργιών με τους ίδιους πόρους. Η ανάγκη για αυτού του τύπου την επαναδιαμόρφωση προκύπτει από καταστάσεις στις οποίες ένας μεγάλος αριθμός διαφορετικών λειτουργιών πρέπει να εκτελεσθούν με περιορισμένους υπολογιστικούς πόρους. Σε τέτοιες καταστάσεις οι πόροι πρέπει να διαμοιράζονται χρονικά ανάμεσα στις διάφορες υπολογιστικές εργασίες, έτσι ώστε να μεγιστοποιηθεί η χρήση αυτών ενώ ταυτόχρονα να ελαχιστοποιηθεί ο πλεονασμός τους. 28