ΜΕΤΑΠΤΥΧΙΑΚΗ ΕΡΓΑΣΙΑ. Ανάπτυξη χρονοπρογραμματιστή Αμοιβαίας Προτεραιότητας (Mutual Priority) για ενσωματωμένους μεταγωγείς ΑΤΜ

Transcript

1 ΠΑΝΕΠΙΣΤΗΜΙΟ ΠΑΤΡΩΝ ΤΜΗΜΑ ΜΗΧΑΝΙΚΩΝ ΗΛΕΚΤΡΟΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΚΑΙ ΠΛΗΡΟΦΟΡΙΚΗΣ ΠΜΣ: ΟΛΟΚΛΗΡΩΜΕΝΑ ΣΥΣΤΗΜΑΤΑ ΥΛΙΚΟΥ ΚΑΙ ΛΟΓΙΣΜΙΚΟΥ (ΟΣΥΛ) ΜΕΤΑΠΤΥΧΙΑΚΗ ΕΡΓΑΣΙΑ Ανάπτυξη χρονοπρογραμματιστή Αμοιβαίας Προτεραιότητας (Mutual Priority) για ενσωματωμένους μεταγωγείς ΑΤΜ ΑΝΔΡΕΑΣ ΧΡΟΝΗΣ Α.Μ. 83 Τριμελής Εξεταστική Επιτροπή Επιβλέπων: Δημήτριος Σερπάνος, Καθηγητής Μέλη: Κωνσταντίνος Γκούτης, Καθηγητής Σταύρος Κουμπιάς, Καθηγητής ΠΑΤΡΑ, Φεβρουάριος 2006

2

3 Ανάπτυξη χρονοπρογραμματιστή Αμοιβαίας Προτεραιότητας (Mutual Priority) για ενσωματωμένους μεταγωγείς ΑΤΜ ΑΝΔΡΕΑΣ ΧΡΟΝΗΣ ΜΕΤΑΠΤΥΧΙΑΚΗ ΕΡΓΑΣΙΑ ΠΕΡΙΛΗΨΗ To ATM είναι μια δικτυακή τεχνολογία μετάδοσης που υποστηρίζει την μεταφορά ετερογενούς κίνησης, δηλ πραγματικού χρόνου όπως ήχος, εικόνα και μη πραγματικού χρόνου όπως υπολογιστικά δεδομένα, χρησιμοποιώντας έναν μηχανισμό που διαβιβάζει μονάδες δεδομένων σταθερού μεγέθους, τα cells. Η απόδοση του δικτύου ΑΤΜ εξαρτάται σε μεγάλο βαθμό από την χαρακτηριστικά των μεταγωγέων πακέτων. Για την ανάπτυξη αποτελεσματικών μεταγωγέων χρειάζεται να αναπτύξουμε αποτελεσματικούς χρονοπρογραμματιστές υψηλής ταχύτητας που είναι απλοί στην υλοποίησή τους. Στα πλαίσια αυτής της μεταπτυχιακής εργασίας γίνεται η μελέτη και η υλοποίηση ενός νέου κατανεμημένου αλγορίθμου χρονοπρογραμματισμού για μεταγωγέα ΑΤΜ, που χρησιμοποιεί μνήμη οργανωμένη σε πολλαπλές ουρές εισόδου για την αποθήκευση των πακέτων πριν την δρομολόγησή τους. O αλγόριθμος Αμοιβαίας Προτεραιότητας (Mutual Priority) μπορεί να επιτύχει υψηλό throughput και βέλτιστη εγγύηση εξυπηρέτησης, ίση με Ν κύκλους. Επιπλέον προσφέρει πολύ υψηλή απόδοση ακόμα και με μια μόνο επανάληψη, υπερτερώντας έτσι των υπόλοιπων αλγορίθμων. Η υλοποίησηση του αλγορίθμου Αμοιβαίας Προτεραιότητας εκτελείται με 2 τρόπους: α) σε υλικό (FPGA) και β) σε λογισμικό (κώδικας C για AVR). Η πλατφόρμα FPSLIC μας επιτρέπει να αξιολογήσουμε και να συγκρίνουμε τις hardware και software υλοποιήσεις του αλγορίθμου κατά έναν ρεαλιστικό τρόπο, αφού τόσο ο μικροελεγκτής ΑVR, αλλά και η προγραμματιζόμενη λογική FPGA είναι κατασκευασμένα με την ίδια ακριβώς τεχνολογία, ενσωματωμένα σε μια μονολιθική συσκευή. Τέλος εξάγουμε αποτελέσματα μετρήσεων της ταχύτητας και επιφάνειας του χρονοπρογραμματιστή και εκπονούμε σύγκριση για διαφορετικά μεγέθη μεταγωγέα στην απόδοση μεταξύ των 2 υλοποιήσεων του αλγορίθμου μεταξύ τους, αλλά και σύγκριση μεταξύ αποτελεσμάτων, που έχουν ληφθεί από παρεμφερή εργασία, του αλγορίθμου FIRM και του αλγόριθμου Mutual Priority. Παρατηρούμε ότι ο αλγόριθμος Mutual Priority υπερέχει ξεκάθαρα, είτε για υλοποίηση σε υλικό είτε σε λογισμικό, έναντι του άλλου αλγορίθμου.

4

5 ΠΕΡΙΕΧΟΜΕΝΑ Κεφάλαιο 1: Εισαγωγικό κεφάλαιο...3 Eισαγωγή Το δίκτυο ΑΤΜ H δομή του ATM cell To μοντέλο αναφοράς του πρωτοκόλλου ΑΤΜ...8 Κεφάλαιο 2: Μεταγωγείς δικτύου ΑΤΜ Δομή μεταγωγέα ΑΤΜ Βασικές παράμετροι μεταγωγέα Είδη αρχιτεκτωνικών για Switch fabrics Switch fabrics κοινόχρηστης µνήµης Switch fabrics κοινού µέσου Switch fabrics διαίρεσης χώρου Τοποθέτηση μνημών στο μεταγωγέα Output queuing Input queuing Advanced Input queuing...20 Κεφάλαιο 3: Χρονοπρογραμματισμός Χρονοπρογραμματισμός Είδη χρονοπρογραμματιστών Αλγόριθμος χρονοπρογραμματισμού 2DRR Αλγόριθμος χρονοπρογραμματισμού FIRM Χρονοπρογραμματιστής Mutual Priority...26 Κεφάλαιο 4: Υλοποίηση Mutual Priority στο FPSLIC Πλατφόρμα FPSLIC Βy ΑΤΜΕL Ανάπτυξη χρονοπρογραμματιστή στο Υλικό Καθορισμός προδιαγραφών Aνάπτυξη αρχιτεκτονικής χρονοπρογραμματιστή Διαδικασία Επαλήθευσης

6 4.2.4 Αποτελέσματα σύνθεσης Aποτελέσματα postlayout εξομοίωσης Ανάπτυξη βέλτιστου round-robin διαιτητή Αποτελέσματα σύνθεσης βέλτιστου scheduler Ανάπτυξη χρονοπρογραμματιστή στο Λογισμικό Περιγραφή αλγορίθμου Αμοιβαίας Προτεραιότητας Aποδοτικός C κώδικας για το FPSLIC Έλεγχος Ορθότητας Μέτρηση χρόνου εκτέλεσης αλγορίθμου Δομή συνολικού ΑVR προγράμματος Αποτελέσματα χρόνου εκτέλεσης αλγορίθμου Κεφάλαιο 5: Σύγκριση υλοποιήσεων MP και FIRM Σύγκριση υλοποίησης MP σε υλικό και σε λογισμικό Σύγκριση υλοποίησης MP και FIRM Τεχνικά συμπεράσματα συγκρίσεων...66 Κεφάλαιο 6: Γενικά συμπεράσματα Παράρτημα...71 Α Μέρος: Α.1 Υλοποίηση Mutual Priority στο FPGA Α.2 Βέλτιστη υλοποίηση Mutual Priority στο FPGA...93 Β Μέρος: Β.1 Υλοποίηση C μοντέλου ΜP για Functional Verification Β.2 Υλοποίηση MP στον AVR χρησιμοποιώντας τον IAR compiler + extra κώδικας για μέτρηση απόδοσης Βιβλιογραφία

7 ΚΕΦΑΛΑΙΟ 1: ΕΙΣΑΓΩΓΙΚΟ ΚΕΦΑΛΑΙΟ Εισαγωγή Καθώς µπαίνουµε στον 21ο αιώνα, το Internet εξακολουθεί να γνωρίζει πολύ µεγάλη ανάπτυξη όσον αφορά το πλήθος των συνδεδεµένων υπολογιστών, το πλήθος των χρηστών, το µέγεθος της διακινούµενης πληροφορίας, το πλήθος των διασυνδέσεων, το εύρος ζώνης της κάθε σύνδεσης, το ρυθµό ανάπτυξης των παροχέων υπηρεσιών Internet (Internet Service Providers, ISP s) κλπ. Το ΑΤΜ είναι µια τεχνολογία δικτύου που µπορεί να εξυπηρετήσει ποικίλες εφαρµογές, που έχουν πολύ διαφορετικές απαιτήσεις εξυπηρέτησης από το δίκτυο: υπάρχουν εφαρµογές connection oriented και εφαρµογές connectionless, εφαρµογές που απαιτούν µεγάλο εύρος ζώνης και άλλες που δεν έχουν µεγάλες απαιτήσεις, εφαρµογές που είναι ευαίσθητες στην καθυστέρηση και στη διακύµανσή της και άλλες που δεν είναι ευαίσθητες, άλλες που παράγουν δεδοµένα µε σταθερό ρυθµό και άλλες µε µεταβλητό ρυθµό. Το όραµα που υπήρχε για το ΑΤΜ ήταν ότι θα καταστεί η τεχνολογία διασύνδεσης απ άκρο σ άκρο, καθώς θα εξαπλώνονταν από το κάθε LAN µέχρι το WAN παγκοσµίως. Όσον αφορά στο LAN, υπερσκελίστηκε από άλλες πολύ απλούστερες τεχνολογίες, όπως το Fast Ethernet και το Gigabit Ethernet, µε τις οποίες µάλιστα και οι χρήστες και οι κατασκευαστές ήταν εξοικειωµένοι. Αντιθέτως, όσον αφορά στο WAN περιβάλλον το ΑΤΜ αποτελεί σήµερα την κύρια επιλογή των Internet Service Providers για WAN συνδέσεις. Η συνεχής γρήγορη ανάπτυξη του Internet, σε συνδυασµό µε το πλήθος και την ποικιλία των υπηρεσιών που είναι επιθυµητό να είναι διαθέσιµες πάνω από το Internet, θέτει δύο κύριες προκλήσεις στο σχεδιασµό και την υλοποίηση των µεταγωγέων πακέτων (packet switches), ανεξαρτήτως αν πρόκειται για IP routers, ATM switches, Fast ή Gigabit Ethernet switches. Πρώτον, χρειάζονται packet switches µε δυνατότητες εξυπηρέτησης δεδοµένων µε συνολικό ρυθµό πολλών terabits ανά δευτερόλεπτο και δυνατότητα προώθησης µε ρυθµό δισεκατοµµυρίων πακέτων ανά δευτερόλεπτο. Οι περιορισµοί που υπάρχουν στις δυνατότητες των µνηµών και των τεχνολογιών διασύνδεσης συνεπάγονται την ανάγκη νέων αρχιτεκτονικών και τεχνικών. Μπορούµε να πούµε ότι υπάρχει απαίτηση για αρχιτεκτονικές δροµολογητών και µεταγωγέων µε µεγάλη ικανότητα διαµεταγωγής πακέτων και υποστήριξη υψηλής ταχύτητας συνδέσμων. Η συνεισφορά αυτής της μεταπτυχιακής εργασίας είναι η μελέτη και υλοποίηση ενός νέου κατανεμημένου αλγορίθμου για μεταγωγέα ΑΤΜ, που χρησιμοποιεί Προηγμένο Σχηματισμό Ουρών εισόδου. O αλγόριθμος Αμοιβαίας Προτεραιότητας (Mutual Priority) μπορεί να επιτύχει υψηλό throughput, ίσο με την μονάδα, και βέλτιστη εγγύηση εξυπηρέτησης, ίση με Ν κύκλους. Επιπλέον προσφέρει πολύ υψηλή απόδοση ακόμα και 3

8 με μια μόνο επανάληψη, υπερτερώντας έτσι των υπόλοιπων αλγορίθμων. Η υλοποίησηση του αλγορίθμου Αμοιβαίας Προτεραιότητας εκτελείται με 2 τρόπους: α) σε υλικό (FPGA) και β) σε λογισμικό (κώδικας C για AVR). Η πλατφόρμα FPSLIC μας επιτρέπει να αξιολογήσουμε και να συγκρίνουμε τις hardware και software υλοποιήσεις του αλγορίθμου κατά έναν ρεαλιστικό τρόπο, αφού τόσο ο μικροελεγκτής ΑVR, αλλά και η προγραμματιζόμενη λογική FPGA είναι κατασκευασμένα με την ίδια ακριβώς τεχνολογία, ενσωματωμένα σε μια μονολιθική συσκευή. Τέλος εξάγουμε αποτελέσματα μετρήσεων της ταχύτητας και επιφάνειας του χρονοπρογραμματιστή και εκπονούμε σύγκριση για διαφορετικά μεγέθη μεταγωγέα στην απόδοση μεταξύ των 2 υλοποιήσεων του αλγορίθμου μεταξύ τους, αλλά και σύγκριση μεταξύ αποτελεσμάτων, που έχουν ληφθεί από παρεμφερή εργασία, του αλγορίθμου FIRM και του αλγόριθμου Mutual Priority. Η παρούσα εργασία δομείται ως εξής: στη συνέχεια του τρέχοντος κεφαλαίου θα παρουσιαστούν βασικά στοιχεία για την λειτουργία και το πρωτόκολλο του ΑΤΜ δικτύου. Στο δεύτερο κεφάλαιο θα παρουσιαστούν βασικές σχεδιαστικές αρχές, οι απαιτήσεις που υπάρχουν από το δίκτυο όσον αφορά στη λειτουργία των µεταγωγέων και η βασική αρχιτεκτονική τους µε τα λειτουργικά τµήµατά τους. Το µέρος του µεταγωγέα που παίζει καθοριστικό ρόλο στην απόδοση του συστήµατος είναι το cell switch fabric, το οποίο είναι υπεύθυνο για τη µεταγωγή των ATM cells µεταξύ των εισόδων και των εξόδων, αλλά και των λοιπών τµηµάτων του µεταγωγέα. Στο τρίτο κεφάλαιο παρουσιάζονται μεταγωγείς, που βασίζονται στην αρχιτεκτονική advanced input queuing σε συνδιασμό με crossbar fabric. Βασικό στοιχείο της κατηγορίας αυτής μεταγωγέων αποτελεί η ύπαρξη ενός χρονοπρογραμματιστή (scheduler), του οποίου αρμοδιότητα είναι η επιλογή ενός πακέτου προς αποστολή, όταν περισσότερα του ενός απευθύνονται στην ίδια έξοδο του μεταγωγέα. Οι αλγόριθμοι χρονοπρογραμματισμού για τους advanced input queuing μεταγωγείς μπορούν να ταξινομηθούν σε δύο κατηγορίες, ανάλογα με τον τρόπο που λαμβάνονται οι αποφάσεις για την επιλογή των αιτήσεων προς εξυπηρέτηση: κεντρικοποιημένοι, όπως είναι ο 2-dimensional round robin (2DRR), και κατανεμημένοι (distributed), όπως είναι οι PIM, islip, FIRM και Μutual Priority. Στο τέταρτο κεφάλαιο υλοποιείται ο αλγόριθμος χρονοπρογραμματισμού Αμοιβαίας- Προτεραιότητας (Mutual Priority) στην πλατφόρμα FPSLIC και η υλοποίησησή του εκτελείται με 2 τρόπους: σε υλικό (FPGA) και σε λογισμικό (κώδικας για AVR). Στο πέμπτο και τελευταίο κεφάλαιο εκπονούμε σύγκριση για διαφορετικά μεγέθη μεταγωγέα στην απόδοση μεταξύ των 2 υλοποιήσεων του αλγορίθμου μεταξύ τους, αλλά και σύγκριση μεταξύ αποτελεσμάτων των αλγορίθμων FIRM και Mutual Priority, και εξάγουμε κατάλληλα συμπεράσματα. 4

9 1.1 Το δίκτυο ΑΤΜ To ATM (Asynchronous Transfer Mode) είναι μια δικτυακή τεχνολογία μετάδοσης που υποστηρίζει την μεταφορά ετερογενούς κίνησης, δηλ πραγματικού χρόνου όπως ήχος, εικόνα και μη πραγματικού χρόνου όπως υπολογιστικά δεδομένα, χρησιμοποιώντας έναν μηχανισμό που διαβιβάζει μονάδες δεδομένων σταθερού μεγέθους, τα cells. Το «ασύγχρονο» του ΑΤΜ αναφέρεται στον τρόπο µε τον οποίο επιτυγχάνει την ανάθεση και τον κατακερµατισµό του εύρους ζώνης (bandwidth). Σύµφωνα µε τον επίσηµο ορισµό της ITU (πρώην CCITT) το ΑΤΜ είναι µια τεχνική πολυπλεξίας, στην οποία η ικανότητα µετάδοσης οργανώνεται µε µη αφιερωµένες σχισμές (undedicated slots), οι οποίες γεµίζουν µε κελιά (cells), ανάλογα µε τις στιγµιαίες πραγµατικές ανάγκες της κάθε εφαρµογής. Στο σχήμα 1.1 φαίνεται ένα τυπικό παράδειγμα δικτύου ΑΤΜ. Σχήμα 1.1: Διεπαφές δικτύου ΑΤΜ Στο ΑΤΜ δίκτυο ορίζονται δύο ειδών διεπαφές: Το User-to-Network Interface (UNI) είναι η διεπαφή (interface) µεταξύ κάθε τερµατικού συστήµατος ΑΤΜ (ATM end system) και του ΑΤΜ δικτύου. Στην πράξη πρόκειται για το interface µεταξύ κάθε µηχανήµατος (σταθµού εργασίας, server ή δροµολογητή), που έχει ATM κάρτα δικτύου και του ATM στοιχείου µεταγωγής στο οποίο είναι συνδεδεµένο. Το Node-to-Node Interface (NNI) ή Network-to-Network Interface όπως συναντάται αλλιώς στη βιβλιογραφία, είναι η διεπαφή (interface) µεταξύ των στοιχείων µεταγωγής ATM (ATM switches). 5

10 Η τεχνολογία ΑΤΜ συνδιάζει τα προτερήματα της μεταγωγής κυκλώματος (circuit switching), τα οποία είναι δεδομένη χωρητικότητα μιας σύνδεσης και σταθερή καθυστέρηση μεταφοράς, με τα προτερήματα της μεταγωγής πακέτου (packet switching), τα οποία είναι η ελαστικότητα και η αποδοτικότητα αναφορικά με κίνηση μεταβλητού ρυθμού. Τα κυριότερα χαρακτηριστικά του ΑΤΜ τρόπου μεταφοράς είναι τα εξής: Το ΑTM είναι η πιο δημοφιλής τεχνολογία μεταγωγής στα WAN δίκτυα σκελετού (backbone). Είναι connection oriented, δηλ έχουμε την εγκατάσταση νοητής σύνδεσης πριν την προώθηση των cells. Δυναμική ανάθεση εύρους ζώνης, ανάλογα με τις τρέχουσες απαιτήσεις κάθε εφαρμογής. Ταχεία μεταγωγή κελιών, cell switching, βασισμένη σε ετικέτες. Διάφορα παρεχόμενα επίπεδα ποιότητας υπηρεσιών (Quality of Service). 1.2 H δομή του ATM cell Στο ΑΤΜ, η πληροφορία δομείται σε καθορισμένου μεγέθους πακέτα, που ονομάζονται κελιά (cells), και μεταδίδεται προς τον προορισμό με βάση την κεφαλίδα του πακέτου. Η χρήση μικρού καθορισμένου μεγέθους πακέτου παρέχει σημαντικά πλεονεκτήματα, όπως είναι οι προβλεπόμενες καθυστερήσεις στο δίκτυο, η αποδοτική και απλή κατανομή ενδιάμεσων μνημών, η εύκολη σχεδίαση της δομής ελέγχου και η ευκολία στην υλοποίηση με VLSI. Το πακέτο έχει μέγεθος 53-bytes, από τα οπoία τα 5 είναι πληροφορία που προστίθεται γαι την σωστή μεταγωγή του πακέτου, δηλ η κεφαλίδα του (header) cell, και τα υπόλοιπα 48 αποτελούν τα προς μετάδοση δεδομένα ή αλλιώς το ωφέλιμο φορτίο (payload ). Μέσα στο header, υπάρχει η πληροφορία µεταξύ άλλων σχετικά µε τον «προορισμό» του cell, προκειµένου να διαχωρίζεται από τα υπόλοιπα cells που µεταδίδονται πάνω από τον ίδιο φυσικό φορέα. Αυτή είναι και η σηµαντικότερη πληροφορία του header. Η δοµή του ATM cell, ανάλογα µε το είδος του interface στο οποίο μεταδίδεται, φαίνεται στο σχήµα 1.2. Ο κυριότερος ρόλος του ATM cell header είναι η ταυτοποίηση των cells που ανήκουν στο ίδιο «νοητό κανάλι» ή αλλιώς «νοητή σύνδεση». Μια νοητή σύνδεση ταυτοποιείται από το συνδυασµό των τιµών που έχουν τα πεδία Virtual Path Identifier (VPI) και Virtual Channel Identifier (VCI). 6

11 Σχήμα 1.2: Δομή ΑΤΜ cell (α) στο UNI και (β) στο NNI Με δεδοµένο ότι υπάρχουν δύο πεδία, µπορούµε να πούµε ότι υπάρχει µια ιεραρχική δόµηση των νοητών συνδέσεων. Συγκεκριµένα υπάρχουν τα νοητά µονοπάτια (2 8 σε ένα UNI και 2 12 σε ένα ΝΝΙ), κάθε ένα από τα οποία περιλαµβάνει µέχρι 2 16 νοητά κανάλια. Συνήθως στη βιβλιογραφία τα νοητά µονοπάτια παροµοιάζονται µε µεγάλους σωλήνες που µέσα τους περιέχουν µικρότερα σωληνάκια, τα νοητά κανάλια των συνδέσεων (σχήμα 1.3). Σχήμα 1.3: Νοητή σύνδεση Κάποια στοιχεία µεταγωγής, κατά µήκος της διαδροµής που ακολουθούν τα cells, µπορεί να µη χρειάζεται να ελέγξουν το VCI, αλλά να κάνουν µεταγωγή της κίνησης µόνο µε βάση το VPI. Αυτό προφανώς προσφέρει τη δυνατότητα να γίνεται η µεταγωγή µε µεγάλη ταχύτητα. Σχετικά µε τα υπόλοιπα πεδία, περιληπτικά µπορούµε να πούµε τα εξής: Generic Flow Control: 4 bits δεσµευµένα για την υλοποίηση του ελέγχου ροής. 7

12 Payload Type Indicator: 3 bits που δηλώνουν αν στο payload του cell υπάρχουν δεδοµένα χρήστη, δεδοµένα σηµατοδοσίας ή πληροφορίες διαχείρισης. Cell Loss Priority: Ένα bit που καθορίζει αν το ΑΤΜ δίκτυο έχει το δικαίωµα να απορρίψει αυτό το cell, αν παραστεί ανάγκη, λόγω συνθηκών συµφόρησης. Header Error Control: 8 bits που υλοποιούν κώδικα ανίχνευσης και διόρθωσης λαθών για την προστασία της κεφαλίδας. Σηµειώνεται ότι το payload δεν προστατεύεται από κάποιο αντίστοιχο πεδίο στο ΑΤΜ επίπεδο. 1.3 To μοντέλο αναφοράς του πρωτοκόλλου ΑΤΜ Στο σχήμα 1.4 παρουσιάζεται η στοίβα πρωτοκόλλων του δικτύου ATM Τα τρία κατώτερα επίπεδα στην αρχιτεκτονική αυτή είναι το φυσικό, το ATM και το ATM adaptation layer (AAL). Σχήμα 1.4: Στοίβα πρωτοκόλλων ΑΤΜ Το φυσικό επίπεδο περιλαµβάνει δύο υποεπίπεδα: το υποεπίπεδο φυσικού µέσου (physical medium sublayer), το οποίο εκτελεί λειτουργίες εξαρτώµενες από το φυσικό µέσο, όπως η παροχή χρονισµού σε σχέση µε το ψηφιακό κανάλι, η υιοθέτηση κατάλληλης τεχνικής κωδικοποίησης γραµµής και το υποεπίπεδο σύγκλισης µετάδοσης (transmission convergence sublayer), το οποίο χειρίζεται τη µεταφορά των ATM cells στο υποκείµενο επίπεδο της ροής bits. 8

13 Στο υποεπίπεδο φυσικού µέσου καθορίζονται τα φυσικά interfaces που µπορούν να χρησιµοποιηθούν, δηλαδή καθορίζεται η χωρητικότητα που είναι διαθέσιµη στο interface καθώς και οι τρόποι για να είναι διαθέσιµη αυτή η χωρητικότητα πάνω από το κάθε φυσικό µέσο. Το ITU-T έχει ορίσει δύο UNI µε ρυθµούς 155,52 Mbps και 622,08 Mbps. Αυτοί οι ρυθµοί έχουν επιλεγεί για να εκµεταλλευτούν τη διαθεσιµότητα των ψηφιακών συνδέσεων που είναι συµβατά µε τα standards του SDH και του SONET. Οι λειτουργίες που εκτελούνται από το υποεπίπεδο σύγκλισης µετάδοσης είναι: 1. Η δηµιουργία και η ανάκτηση του πλαισίου µετάδοσης, 2. η προσαρµογή του πλαισίου µετάδοσης, 3. ο καθορισµός των ορίων του cell µέσα στο πλαίσιο, 4. η δηµιουργία (κατά την αποστολή) και η επιβεβαίωση (κατά τη λήψη) του HEC, 5. η αποδέσµευση του ρυθµού των cells από το ρυθµό µετάδοσης της γραµµής. H κύρια λειτουργία του επιπέδου ATM είναι να παρέχει νοητές συνδέσεις μεταξύ 2 ή περισσότερων κόμβων του δικτύου ή μεταξύ ενός κόμβου του δικτύου και ενός τερματικού συστήματος. Οι γενικότερες λειτουργίες που είναι στην αρμοδιότητα του επιπέδου αυτού έχουν ως εξής: Μετάδοση, μετατροπή και λήψη cells. Πολυπλεξία και αποπολυπλεξία των cells: Cells που ανήκουν σε διαφορετικά νοητά κανάλια ή νοητά µονοπάτια πολυπλέκονται στο ίδιο «ρεύµα» από cells (cell stream) στην πλευρά του αποστολέα και αποπολυπλέκονται από το ίδιο ρεύµα από cells στην πλευρά του παραλήπτη. Έλεγχος συμφόρησης και διαχείριση των buffers. Μετάφραση και αντικατάσταση των πεδίων VPI / VCI: Η λειτουργία της δροµολόγησης ή της µεταγωγής των cells γίνεται αντιστοιχίζοντας το virtual path identifier και το virtual channel identifier (VPI / VCI) των cells που λαµβάνονται από µια θύρα εισόδου σε νέες τιµές των VPI / VCI και σε µια θύρα εξόδου, από όπου θα µεταδοθούν αυτά τα cells. Παραγωγή και αφαίρεση κεφαλίδων των cells στην πηγή και τον προορισμό αντίστοιχα. Διαδοχική παράδοση. To ATM adaptation Layer χρησιμοποιείται ως διεπαφή μεταξύ του ΑΤΜ Layer με τα ανώτερα επιπέδου πρωτόκολλα π.χ ΙP. Συνήθες πρωτόκολλο του επιπέδου AAL είναι το AAL-5. Το ΑΑL-5 εισάγει μεταβλητού μεγέθους πακέτα από τα πρωτόκολλα του ανώτερου επιπέδου και τα τεμαχίζει σε σταθερού μεγέθους μονάδες των 48 bytes. Αντίχοιχα δέχεται σταθερού μεγέθους cells από το δίκτυο και επανασυναρμολογεί αυτά στα αρχικά τους πακέτα. Το ATM adaptation layer είναι αυτό που παρέχει τη δυνατότητα χρήσης διαφορετικών κλάσεων υπηρεσιών. 9

14 Το AAL χωρίζεται σε δύο υποεπίπεδα: το υποεπίπεδο κατάτµησης και επανασυναρµολόγησης (segmentation and reassembly sublayer, SAR) και το υποεπίπεδο σύγκλισης (convergence sublayer, CS). Το υποεπίπεδο SAR στην πλευρά του αποστολέα εκτελεί την κατάτµηση της πληροφορίας του χρήστη, που φθάνει µε µεταβλητού µήκους πλαίσια, σε ένα σύνολο σταθερού µεγέθους ATM cell payloads προκειµένου να µεταφερθούν µέσω του ΑΤΜ δικτύου. Στην πλευρά του παραλήπτη το SAR επανασυνθέτει τα µεταβλητού µεγέθους πλαίσια µε τα δεδοµένα του χρήστη από τα cells. Το convergence sublayer αντιστοιχεί τις απαιτήσεις του χρήστη στο ΑΤΜ δίκτυο. 10

15 ΚΕΦΑΛΑΙΟ 2: ΜΕΤΑΓΩΓΕΙΣ ΔΙΚΤΥΟΥ ΑΤΜ 2.1 Δομή μεταγωγέα ΑΤΜ Η γενική δομή ενός ΑΤΜ μεταγωγέα (switch) φαίνεται στο σχήμα 2.1. Αποτελείται από ένα σύνολο θυρών εισόδου (input ports) και ένα σύνολο θυρών εξόδου (output ports), μέσω των οποίων o μεταγωγέας διασυνδέεται με άλλα ΑΤΜ switches ή με άλλα ενεργά στοιχεία του δικτύου. Control Processor (Connection Control & Network Management) IC OC Input Switch Fabric Output IC OC Σχήμα 2.1: Γενική δομή ενός ΑΤΜ μεταγωγέα Οι βασικές λειτουργίες του ΑΤΜ μεταγωγέα είναι οι εξής: - μεταγωγή των cells από τις θύρες εισόδου στις κατάλληλες θύρες εξόδου, - έλεγχος συνδέσεων και διαχείριση δικτύου. 11

16 Αρχικά τα cells λαµβάνονται στις θύρες εισόδου του μεταγωγέα από τους ελεγκτές εισόδου (ICs Input Controllers) και προετοιµάζονται για τη δροµολόγηση µέσα στο switch. Η δροµολόγηση από τις εισόδους στις εξόδους εκτελείται από το υλικό του μεταγωγέα (switch fabric). Τέλος, τα cells προετοιµάζονται για τη φυσική µετάδοσή τους από τους ελεγκτές εξόδου (OCs Output Controllers) στις θύρες εξόδου του switch. Οι παραπάνω μονάδες µαζί εκτελούν τις κύριες λειτουργίες δροµολόγησης και προσωρινής αποθήκευσης (buffering) που απαιτούνται στην ΑΤΜ µεταγωγή. Ο επεξεργαστής ελέγχου είναι απαραίτητος για την εκτέλεση των λειτουργιών υψηλότερου επιπέδου, όπως είναι η δημιουργία και η απελευθέρωση των ΑΤΜ νοητών συνδέσεων, η κατανομή εύρους ζώνης (bandwidth), ο έλεγχος της κίνησης, η διατήρηση και η διαχείριση του δικτύου. Στο σχήμα 2.2 φαίνεται ένα τυπικό σύστημα μεταγωγέα. Αυτό αποτελείται από πολλαπλές κάρτες γραμμών (Line cards), οι οποίες διασυνδέονται με την κάρτα Switch Fabric, μέσω σειριακών συνδέσεων υψηλής ταχύτητας διαμέσου ενός Backplane. Σχήμα 2.2: Τυπικό σύστημα ΑΤΜ μεταγωγέα Στο σχήμα 2.3 παρουσιάζεται με αναλυτικό τρόπο η επικοινωνία μεταξύ μιας κάρτας γραμμής και της Switch Fabric κάρτας. Τα block PHYs και MACs/Framers επεξεργάζονται τα εισερχόμενα cells από το δίκτυο. Το block MACs/Framers παραδίδει με τη σειρά του τα δεδομένα στον επεξεργαστή πακέτων, του οποίου οι λειτουργίες είναι η προώθηση, η κατηγοριοποίηση, η εισαγωγή προτεραιότητας στα cells και ο έλεγχος ροής. Τέλος, οι κάρτες γραμμών στέλνουν τα cells στην κάρτα Switch Fabric, η οποία εκτελεί την μεταγωγή των cells για τις κατάλληλες κάρτες γραμμών. 12

17 Σχήμα 2.3: Ροή δεδομένων μεταξύ μιας Line κάρτας και Switch_Fabric κάρτας 2.2 Βασικές παράμετροι μεταγωγέα Η λειτουργία και η απόδοση ενός μεταγωγέα χαρακτηρίζονται από τις ακόλουθες παραμέτρους: Cell time = ο χρόνος μετάδοσης ενός cell, θεωρώντας ότι έχουμε ίσους ρυθμούς μετάδοσης σε όλες τις συνδέσεις. π.χ. Για σύνδεση 155 Mb/s έχουμε cell time = 53*8/155= 2.73 μsec Throughput = η ροή που μεταφέρει ο μεταγωγέας εκφρασμένη ως παράγοντας αξιοποίησης των συνδέσεων του συνδέσμου εξόδου. Average cell delay = μέση καθυστέρηση ενός πακέτου που απαιτείται για την μεταγωγή ενός cell εσωτερικά στον μεταγωγέα. Cell loss probability = η πιθανότητα ένα κελί που λήφθηκε σε μιά είσοδο του μεταγωγέα να χαθεί στο εσωτερικό του λόγω υπερχείλισης των βοηθητικών μνημών ή εσωτερικών συγκρούσεων. Βασικά θέματα στην σχεδίαση ενός ΑΤΜ μεταγωγέα αποτελούν ο μηχανισμός επίλυσης των συγκρούσεων (scheduling) για την περίπτωση όπου πολλά πακέτα κατευθύνονται προς την ίδια έξοδο συγχρόνως, η θέση των ενδιάμεσων μνημών (buffering) και η τοπολογία του Switch Fabric του μεταγωγέα. Στο εξής θα θεωρούµε ότι το switch fabric έχει N θύρες εισόδου και Ν θύρες εξόδου και όλες οι θύρες είναι ταχύτητας V cells/second. 13

18 2.3 Είδη αρχιτεκτωνικών για Switch fabrics Οι αρχιτεκτονικές των switch fabrics, γενικά µπορούν να χωριστούν σε τρεις κατηγορίες, καθεµιά από τις οποίες έχει τα πλεονεκτήµατα και τα µειονεκτήµατά της: κοινόχρηστης µνήµης (shared memory), κοινού µέσου (shared medium) και διαίρεσης χώρου (space division) Switch fabrics κοινόχρηστης µνήµης Η γενική αρχιτεκτονική ενός switch fabric διαµοιραζόµενης µνήµης (shared memory) παρουσιάζεται στο σχήµα 2.4. Τα εισερχόµενα cells µετατρέπονται από σειριακή σε παράλληλη µορφή (Serial to Parallel) και γράφονται διαδοχικά σε µια µνήµη τυχαίας προσπέλασης (random access memory) µε δύο θύρες. Οι κεφαλίδες των cells παραδίδονται σε έναν ελεγκτή της µνήµης (memory controller), ο οποίος διατηρεί εγγραφές των θέσεων μνήμης των cells που σχετίζονται με κάθε θύρα εξόδου. Ο ελεγκτής μνήμης κρατά σε διασυνδεδεμένες λίστες τις θέσεις μνήμης των εξερχόμενων κελιών σχηματίζοντας, κατά αυτόν τον τρόπο, εικονικές ουρές εξόδου. Τα εξερχόµενα cells αποπολυπλέκονται και προωθούνται προς την κατάλληλη θύρα εξόδου του switch fabric, όπου µετατρέπονται από παράλληλη σε σειριακή µορφή (Parallel to Serial). Σχήμα 2.4: Αρχιτεκτονική διαµοιραζόµενης µνήµης Αφού τα cells πρέπει να γράφονται και να διαβάζονται από την μνήμη ένα κάθε φορά, θα πρέπει η κοινόχρηστη μνήμη να μπορεί να γράφει N cells και επίσης να διαβάζει N cells μέσα σε ένα cell time. Συνεπώς είναι απαραίτητο η κοινή μνήμη να λειτουργεί με ταχύτητα 2*Ν*V (MHz), οπότε υπάρχει πρόβλημα κλιμάκωσης για μεταγωγείς με πολλές θύρες (το μέγεθος του switch fabric περιορίζεται από τον χρόνο προσπέλασης της μνήμης). Από την άλλη πλευρά η αρχιτεκτονική αυτή μπορεί να επιτύχει 14

19 κανονικοποιημένο throughput ίσο με 1, ενώ είναι απλή και διαμοιράζεται αποδοτικά η μνήμη Switch fabrics κοινού µέσου Αντί για κοινόχρηστη µνήµη, µπορεί να χρησιµοποιηθεί ένα κοινό µέσο (shared medium) π.χ. bus, dual bus, ring για τη µεταγωγή των cells. Στο σχήµα 2.5 φαίνεται ένα παράδειγµα µε χρήση bus που χρησιµοποιεί πολυπλεξία µε διαίρεση χρόνου (time division multiplexing, TDM). Τα εισερχόµενα cells µεταδίδονται πάνω στο bus (µε broadcast). Η κάθε θύρα εισόδου παίρνει εκ περιτροπής το δικαίωµα να µεταδώσει πάνω στο bus µε έναν «κυκλικό» τρόπο (round-robin). Σε κάθε έξοδο υπάρχει φίλτρο (address filter, AF) που αποφασίζει αν το cell που µεταδίδεται πάνω στο bus αφορά τη συγκεκριµένη θύρα εξόδου, βάσει της εσωτερικής ετικέτας που έχει το cell. Σχήμα 2.5: Αρχιτεκτονική κοινού μέσου Προφανώς θα πρέπει να υπάρχουν µνήµες προσωρινής αποθήκευσης (buffers) στις θύρες εξόδου, καθώς υπάρχει το ενδεχόµενο µέσα σε ένα cell time περισσότερες της µίας θύρες εισόδου να στείλουν cells µε προορισµό την ίδια θύρα εξόδου. Ως πλεονεκτήµατα της αρχιτεκτονικής αυτής µπορούµε να αναφέρουµε το γεγονός ότι προσφέρει βέλτιστο throughput με σχετικά εύκολη υλοποίηση. Όµως ως µειονεκτήµατα θα πρέπει να αναφέρουµε ότι το κοινό μέσο (bus) καθώς και τα φίλτρα διευθύνσεων θα πρέπει να λειτουργούν µε ρυθμό Ν*V cells/sec, ενώ η ταχύτητα λειτουργίας των μνημών πρέπει να είναι (Ν+1)*V ΜHz. 15

20 2.3.3 Switch fabrics διαίρεσης χώρου Τα Switch fabrics διαίρεσης χώρου κατηγοριοποιούνται σε δίκτυα διασύνδεσης πολλαπλών σταδίων (multistage interconnection networks, MIN s) και σε fabrics τύπου crossbar. Στους μεταγωγείς διαίρεσης χώρου πολλαπλά μονοπάτια δημιουργούνται μεταξύ των εισόδων και των εξόδων, κάθε ένα από τα οποία λειτουργεί με τον ίδιο ρυθμό δεδομένων με αυτόν των γραμμών εισόδου και εξόδου. Τα δίκτυα διασύνδεσης πολλαπλών σταδίων αποτελούνται από ένα πλήθος στοιχείων μεταγωγής (switching elements, SE), τα οποία διατάσσονται σε στάδια και τα cells, για να φθάσουν από µια είσοδο σε µια έξοδο, περνούν από ένα SE κάθε σταδίου. Τα δίκτυα Banyan (σχήμα 2.6) είναι το πιο συνηθισµένο είδος MIN. Το βασικό συστατικό τους στοιχείο είναι ένα 2 2 SE, το οποίο δροµολογεί το κάθε εισερχόµενο cell σε µια από τις 2 εξόδους του µε βάση ένα δυαδικό ψηφίο ελέγχου. Αν το δυαδικό ψηφίο ελέγχου είναι 0, το cell µετάγεται στην πάνω θύρα εξόδου, ενώ αν είναι 1, µετάγεται στην κάτω θύρα εξόδου, ανεξαρτήτως της θύρας εισόδου από την οποία ήρθε στο SE. Χρησιµοποιώντας ως ψηφίο ελέγχου σε κάθε στάδιο το αντίστοιχο bit της διεύθυνσης της θύρας προορισµού (σε δυαδική µορφή), τα cells µετάγονται προς την θύρα εξόδου που έχουν ως προορισµό. Σχήμα 2.6: Banyan δίκτυο 8 8 Εύκολα παρατηρούµε ότι ένα Ν Ν Banyan δίκτυο αποτελείται από ν =Log 2 N στάδια, ενώ το κάθε στάδιο έχει Ν/2 switching elements. Επειδή η διεύθυνση προορισµού και µόνο αρκεί για να καθορίσει το µονοπάτι που πρέπει να ακολουθήσει το cell, λέµε ότι το σύστηµα έχει την ιδιότητα της αυτο-δροµολόγησης (selfrouting). Το µειονέκτηµα που έχουν τα Banyan δίκτυα είναι ότι, δεδοµένου ότι δεν έχουν N 2 σηµεία διασταύρωσης και Ν 2 ανεξάρτητες διαδροµές, οι διαδροµές δύο cell που έχουν διαφορετικούς προορισµούς µπορεί να έρθουν σε σύγκρουση σε κάποιο στάδιο πριν το τελευταίο. Το χαρακτηριστικό αυτο ονοµάζεται «internal blocking» και µειώνει την απόδοση του συστήµατος. 16

21 Το προηγούμενο πρόβλημα δεν παρουσιάζεται στους μεταγωγείς με crossbar fabric. Ένα απλό παράδειγμα ενός crossbar μεταγωγέα φαίνεται στο σχήμα 2.7. Αποτελείται από έναν NxN πίνακα από σημεία διασταύρωσης (crosspoints), ένα για κάθε ζεύγος εισόδουεξόδου. Ανάλογα με το επιθυμητό μονοπάτι κλείνουν οι κατάλληλες συνδέσεις στα cross-points που απαιτούνται. Data In configuration Data Out Σχήμα 2.7: Crossbar fabric Ως πλεονεκτήµατα της αρχιτεκτονικής αυτής µπορούµε να αναφέρουµε το γεγονός ότι υπάρχει ευκολία στην υλοποίηση και δεν απαιτείται επιτάχυνση στον ρυθμό λειτουργίας του υλικού. Η αρχιτεκτονική αυτή παρουσιάζει ως μειονέκτημα το μπλοκάρισμα στις εξόδους (output blocking), αφού στην περίπτωση που πακέτα από διαφορετικές εισόδους κατευθύνονται προς την ίδια έξοδο, ένα από αυτά προχωρά και τα υπόλοιπα είτε χάνονται είτε αποθηκεύονται προσωρινά σε βοηθητικές μνήμες (buffers). Συνεπώς απαιτείται ένας μηχανισμός επίλυσης των συγκρούσεων (χρονοπρογραμματιστής), ούτως ώστε να διασφαλίζεται ότι ένα cell παραδίδεται σε κάθε έξοδο κάθε φορά. Η τοπολογία των βοηθητικών μνημών αποτελεί βασικό σχεδιαστικό θέμα σε έναν μεταγωγέα και είναι δυνατό υιοθετώντας κατάλληλη τεχνική να ξεπεραστεί το μειονέκτημα του crossbar fabric. 17

22 2.4 Τοποθέτηση μνημών στο μεταγωγέα H τοποθέτηση των μνημών στο μεταγωγέα μπορεί να έχει σημαντική επίδραση στην απόδοσή του. Γενικά, χρησιμοποιούνται 3 τεχνικές τοποθέτησης: τοποθέτηση μνημών στις εισόδους (input queuing), τοποθέτηση μνημών στις εξόδους (output queuing), τοποθέτηση πολλαπλών μνημών στις εισόδους (advanced input queuing) Output queuing Στο σχήμα 2.8 παρουσιάζεται η τεχνική output queuing, η οποία συνδιάζεται με Switch fabric κοινού μέσου. Στην τεχνική αυτή κάθε έξοδος διατηρεί μια ουρά FIFO (first in first out) με τα cells που ζητούν μετάδοση από την συγκεκριμένη έξοδο. Ο χρονοπρογραμματιστής είναι υπεύθυνος για την ενσωμάτωση των εισερχομένων cells σε κάθε ουρά. Σχήμα 2.8: Output queuing Η τεχνική αυτή προσφέρει την καλύτερη απόδοση ως προς το throughput (100%) και ως προς την μέση καθυστέρηση των cells. Το κυρίως πρόβλημα που αντιμετωπίζει όμως, είναι ότι απαιτεί switch fabric Ν φορές γρηγορότερο και μνήμες με μεγάλη ταχύτητα λειτουργίας Input queuing Στο σχήμα 2.9 παρουσιάζεται η τεχνική input queuing, η οποία συνδιάζεται με Switch fabric τύπου crossbar. Στην τεχνική αυτή κάθε είσοδος διατηρεί μια ουρά FIFO, η οποία αποθηκεύει τα εισερχόμενα cells, και ο χρονοπρογραμματιστής αποφασίζει ποια ουρά εισόδου θα εξυπηρετηθεί, όταν περισσότερα του ενός cells κατευθύνονται προς την ίδια έξοδο. 18

23 Σχήμα 2.9: Input queuing Δυστυχώς, η τεχνική αυτή υποφέρει από το φαινόμενο μπλοκαρίσματος της κεφαλής της ουράς (Head of Line blocking, HOL), κατά το οποίο ένα cell που προορίζεται για μια ελεύθερη έξοδο του μεταγωγέα μπορεί να χρειαστεί να περιμένει την μετάδοση ενός cell, το οποίο περιμένει να μεταδοθεί μέσω μιας εξόδου που είναι απασχολημένη και προηγείται αυτού στην ουρά εισόδου. Το φαινόμενο HOL έχει ως συνέπεια τον περιορισμό του εξερχόμενου throughput σε λιγότερο από 60%, υπό συνθήκες ομοιόμορφης κίνησης (σχήμα 2.10). Σχήμα 2.10: Αποτέλεσμα φαινομένου HOL 19

24 2.4.3 Advanced Input queuing H advanced input queuing τεχνική είναι μια εναλλακτική αρχιτεκτονική, η οποία επιτυγχάνει υψηλό throughput σε σύγκριση με το output queuing, στο κόστος της τεχνικής input queuing. Συνδιάζεται με crossbar switch fabric, το οποίο δεν παρουσιάζει εσωτερικά μπλοκαρίσματα. Η αρχιτεκτονική αυτή χρησιμοποιεί πολλαπλές ουρές ανά είσοδο, συγκεκριμένα μια ουρά για κάθε έξοδο, έτσι ώστε να αποφύγει το φαινόμενο HoL (σχήμα 2.11). Σχήμα 2.10: Advanced input queuing Η αρχιτεκτονική αυτή μπορεί να επιτύχει υψηλή απόδοση με την χρήση κατάλληλων scheduler, χωρίς να απαιτείται εσωτερική επιτάχυνση στο switch fabric (σχήμα 2.11). Σχήμα 2.10: Απόδοση αρχιτεκτονικής Advanced input queuing 20

25 ΚΕΦΑΛΑΙΟ 3: ΧΡΟΝΟΠΡΟΓΡΑΜΜΑΤΙΣΜΟΣ 3.1 Χρονοπρογραμματισμός Οι μεταγωγείς, που θα μας απασχολήσουν στην εργασία αυτή, βασίζονται στην αρχιτεκτονική advanced input queuing σε συνδιασμό με crossbar fabric (σχήμα 3.1). Θεωρούμε επίσης, ότι ο μεταγωγέας λειτουργεί με σύγχρονο τρόπο, χρησιμοποιώντας ένα κεντρικό σήμα ρολογιού, περιόδου Τ. Σχήμα 3.1: Αdvanced input queuing αρχιτεκτονική Με τον όρο χρονοπρογραμματισμό (scheduling) εννοούμε την διαδικασία επιλογής ενός πακέτου (στην περίπτωσή μας ενός cell) προς αποστολή, όταν περισσότερα του ενός απευθύνονται στην ίδια έξοδο του μεταγωγέα. Κατά την διάρκεια T ενός cell time ο χρονοπρογραμματιστής εξετάζει τα περιεχόμενα των N 2 ουρών εισόδου και αφού υπολογίσει ένα απαλλαγμένο από συγκρούσεις ταίριασμα Μ μεταξύ των εισόδων και των εξόδων του μεταγωγέα, καθορίζει τον σχηματισμό για το crossbar fabric. Οι επιλεγμένες αιτήσεις (Requests) προς εξυπηρέτηση των ουρών εισόδου πρέπει να ικανοποιούν την ακόλουθη ιδιότητα: μόνο ένα Request ανά είσοδο και ανά έξοδο μπορεί να εξυπηρετηθεί. Η περίοδος Τ ονομάζεται χρόνος απόφασης του χρονοπρογραμματιστή. Για υψηλής απόδοσης συστήματα επιθυμούμε αλγόριθμους χρονοπρογραμματισμού (schedulers) με τις ακόλουθες ιδιότητες: > παρέχουν υψηλό throughput, δηλ θέλουμε ο χρονοπρογραμματιστής να αντέχει προσφερόμενο φορτίο έως και 100% σε κάθε είσοδο και έξοδο 21

26 > δίκαιοι στην εξυπηρέτηση των ουρών (starvation free), δηλ o αλγόριθμος δεν θα πρέπει να αφήνει μια ουρά, που έχει πακέτο προς αποστολή, χωρίς εξυπηρέτηση για αόριστο χρονικό διάστημα > γρήγοροι στην απόφασή τους, δηλ θα πρέπει ο χρονοπρογραμματιστής να λειτουργεί όσο το δυνατό με μεγαλύτερη ταχύτητα, ούτως ώστε να μην καθίσταται το στοιχείο συμφόρησης στο μεταγωγέα > απλοί στην υλοποίηση και πάνω από όλα επεκτάσιμοι (scalable) 3.2 Είδη χρονοπρογραμματιστών Οι αλγόριθμοι χρονοπρογραμματισμού για τους advanced input queuing μεταγωγείς μπορούν να ταξινομηθούν σε δύο κατηγορίες, ανάλογα με τον τρόπο που λαμβάνονται οι αποφάσεις για την επιλογή των αιτήσεων προς εξυπηρέτηση: Κεντρικοποιημένοι (centralized), οι οποίοι διατηρούν όλες τις πληροφορίες ελέγχου σε ένα κεντρικοποιημένο κύκλωμα και λαμβάνουν αποφάσεις με βάση όλες τις διαθέσιμες από το σύστημα πληροφορίες. Ένας χαρακτηριστικός κεντρικοποιημένος αλγόριθμος χρονοπρογραμματισμού είναι ο 2-dimensional round robin (2DRR). Κατανεμημένοι (distributed), οι οποίοι δεν αποθηκεύουν τις πληροφορίες ελέγχου κεντρικά, αλλά παίρνουν αποφάσεις χρησιμοποιώντας ένα πρωτόκολλο που ανταλλάσει πληροφορίες μεταξύ εισόδων και εξόδων παράλληλα. Χαρακτηριστικοί κατανεμημένοι αλγόριθμοι είναι οι PIM, islip, FIRM και Μutual Priority Αλγόριθμος χρονοπρογραμματισμού 2DRR O 2DRR είναι ένας κεντρικοποιημένος αλγόριθμος χρονοπρογραμματισμού, ο οποίος δέχεται ως είσοδο έναν NxN πίνακα Request, που αντιπροσωπεύει τις αιτήσεις από τις ουρές εισόδου, και εξάγει τον ΝxN πίνακα Allocation, ο οποίος υποδηλώνει τις επιλεγμένες, προς εξυπηρέτηση, ουρές εισόδου. Ο 2DRR αλγόριθμος βασίζεται στην ιδέα της γενικευμένης διαγωνίου, η οποία είναι ένα υποσύνολο Ν στοιχείων της μήτρας Request που μπορούν να εξυπηρετηθούν ταυτόχρονα. Ο αλγόριθμος εφαρμόζει διαδοχικά διαγωνίους στον πίνακα Request και επιλέγει προς εξυπηρέτηση τις αιτήσεις που ανήκουν σε αυτήν την διαγώνιο, με την προυπόθεση ότι οι αντίστοιχες προς αυτές είσοδοι και έξοδοι δεν χρησιμοποιούνται ήδη από κάποια προεπιλεγμένη προς εξυπηρέτηση αίτηση. O 2DRR λειτουργεί ανά επαναλαμβανόμενους κύκλους των Ν χρονικών σχισμών, όπου οι χρονικές σχισμές κάθε κύκλου αριθμούνται ως εξής: Τ ο, Τ 1 έως Τ N-1. Σε κάθε χρονική σχισμή T i εφαρμόζονται Ν διαγώνιοι στην μήτρα Request. H διαδοχή με την οποία εφαρμόζονται οι διαγώνιοι σε κάθε χρονική σχισμή αλλάζει κατά τρόπο που ορίζει ο αλγόριθμος, ούτως ώστε να εγγυάται ότι κάθε ουρά εισόδου λαμβάνει μια τουλάχιστον χρονική σχισμή εξυπηρέτησης ανά κάθε ακολουθία Ν χρονικών σχισμών. 22

27 Υποθέτουμε ότι αρχικά μας δίνονται οι παρακάτω NxN μήτρες: Request πίνακας: κάθε στοιχείο του RM[r,c] είναι δυαδικό (0 ή 1) σύμφωνα με τον εξής κανόνα: Diagonal Pattern πίνακας: κάθε στοιχείο του DM[r,c] είναι ένας ακέραιος μεταξύ του 0 και του Ν-1 (συμπεριλαμβανομένου), όπου: DM[r,c] = ( c r ) (mod N) Αν DM[r,c] = k, τότε το RM[r,c] καλύπτεται από την διαγώνιο τύπου k. Pattern Sequence πίνακας: κάθε στοιχείο του PSM[i,j] είναι ένας ακέραιος μεταξύ του 0 και του Ν-1 (συμπεριλαμβανομένου), όπου: PSM[i,j] = k υπονοεί πως όταν βρισκόμαστε στην χρονική σχισμή Τ j ενός κύκλου, τότε η i-ιοστή διαγώνιος στην ακολουθία που εφαρμόζεται από τον αλγόριθμο είναι αυτή με τον αριθμό k στον πίνακα Diagonal Pattern. Τα i και j παίρνουν τιμές από 0 έως Ν-1. Χρησιμοποιώντας τις παραπάνω μήτρες ο αλγόριθμος 2DRR υπολογίζει την ΝxN μήτρα δυαδικών στοιχείων Allocation, AM[r,c], όπoυ: Στο σχήμα 3.2 παρουσιάζεται η λειτουργία του αλγορίθμου 2DRR για έναν 4x4 μεταγωγέα και για δύο χρονικές σχισμές χρησιμοποιώντας ένα αρχικό Request πίνακα. O αλγόριθμος εφαρμόζει μια ακολουθία Ν προτύπων διαγωνίων στην μήτρα Request με την σειρά που καθορίζει η μήτρα PSM. Όλα τα στοιχεία της μήτρας Allocation μηδενίζονται στην αρχή κάθε χρονικής σχισμής Τ i. Ο χρονοπρογραμματιστής θέτει σε «1» ένα στοιχείο AM[r,c] κατά την διάρκεια μια χρονικής σχισμής L εάν πληρούνται οι παρακάτω προυποθέσεις: 1) RM[r,c] = 1, 2) η είσοδος In[r] και η έξοδος Out[c] είναι ακόμα διαθέσιμες για κατανομή, 3) DM[r,c] = k, όπου PSM[i,L] = k Ο αλγόριθμος 2DRR μπορεί να επιτύχει υψηλό throughput (ίσο με την μονάδα) και βέλτιστη εγγύηση εξυπηρέτησης (ίση με Ν για ΝxN μεταγωγέα). 23

28 Σχήμα 3.2: Λειτουργία του 2DRR για 2 χρονικές σχισμές Αλγόριθμος χρονοπρογραμματισμού FIRM Ο FIRM ανήκει στους κατανεμημένους αλγόριθμους χρονοπρογραμματισμού, οι οποίοι μοντελοποιούν το πρόβλημα του χρονοπρογραμματισμού ως ένα πρόβλημα ταιριάσματος σε έναν διμερή γράφο. Κάθε μέρος του γράφου περιέχει Ν κόμβους, με το ένα μέρος να αντιστοιχεί στις θύρες εισόδου, ενώ το άλλο αντιστοιχεί στις θύρες εξόδου. Οι αιτήσεις (Requests) από τις ουρές εισόδου στις αντίστοιχες εξόδους παριστάνονται με ακμές (σχήμα 3.3). 24

29 Σχήμα 3.3: Κατανεμημένο πρωτόκολλο χρονοπρογραμματισμού Χρησιμοποιώντας αυτό το μοντέλο, οι κατανεμημένοι χρονοπρογραμματιστές υπολογίζουν ένα ταίριασμα, δηλ προσδιορίζουν ένα υποσύνολο από μη-συγκρουόμενες αιτήσεις που μπορούν να εξυπηρετηθούν ταυτόχρονα. Ο υπολογισμός του ταιριάσματος εκτελείται κατά επαναληπτικό τρόπο, με την κάθε επανάληψη να αυξάνει το ταίριασμα που έχει βρεθεί μέχρι την τρέχουσα στιγμή. Σε κάθε επαναληπτικό κύκλο οι χρονοπρογραμματιστές αυτού του είδους χρησιμοποιούν ένα πρωτόκολλο χειραψίας μεταξύ των εισόδων και των εξόδων, έτσι ώστε να επιλεχθούν κάποιες αιτήσεις προς εξυπηρέτηση. Συγκεκριμένα, οι λειτουργίες σε κάθε επανάληψη του αλγορίθμου χρονοπρογραμματισμού FIRM έχουν ως εξής: (1) Request: Όλες οι είσοδοι μεταδίδουν τις αιτήσεις τους προς τις εξόδους (2) Grant: Κάθε έξοδος στέλνει ένα σήμα παραχώρησης (grant) στην αίτηση που εμφανίζεται αμέσως μετά, κατά κυκλικό τρόπο (round-robin schedule). Αν το σήμα παραχώρησης γίνει δεκτό στο βήμα Νο3, ο δείκτης προτεραιότητας g k (round-robin pointer) αυξάνεται κατά μια θέση (modulo N) μετά την είσοδο, στην οποία δόθηκε το σήμα παραχώρησης. Aν το σήμα παραχώρησης δεν γίνει δεκτό, ο δείκτης g k τοποθετείται στην είσοδο που στάλθηκε το σήμα παραχώρησης. (3) Accept: Κάθε είσοδος στέλνει ένα σήμα αποδοχής (accept) στην έξοδο, της οποίας το σήμα παραχώρησης έπεται των αντίστοιχων άλλων εξόδων, βάσει του αλγορίθμου κυκλικής εξυπηρέτησης. Ο δείκτης προτεραιότητας a i αυξάνεται κατά μια θέση (modulo N) μετά την έξοδο στην οποία έγινε αποδοχή. Ο αλγόριθμος χρονοπρογραμματισμού FIRM μπορεί να επιτύχει υψηλό throughput (ίσο με την μονάδα) και εγγύηση εξυπηρέτησης ίση με Ν 2 κύκλους. 25

30 3.2.3 Χρονοπρογραμματιστής Mutual Priority Οι περισσότεροι κατανεμημένοι αλγόριθμοι πάσχουν από 2 βασικά μειονεκτήματα: (i) τον αριθμό των επαναλήψεων και (ii) την εγγύηση εξυπηρέτησης. Λύση στα παραπάνω προβλήματα μπορεί να δώσει ο αλγόριθμος χρονοπρογραμματισμού Αμοιβαίας Προτεραιότητας (Mutual Priority), ο οποίος κι αυτός ανήκει στους κατανεμημένους αλγορίθμους. Η βασική ιδέα του αλγορίθμου είναι η εξής: Κατά την διάρκεια ενός κύκλου απόφασης κάθε είσοδος δίνει προτεραιότητα σε μια διαφορετική έξοδο από ότι οι άλλες είσοδοι και κάθε έξοδος δίνει προτεραιότητα σε μια διαφορετική είσοδο από ότι οι άλλες έξοδοι. Με αυτόν τον τρόπο δημιουργούνται Ν ζευγάρια εισόδων-εξόδων, για τα οποία οι αντίστοιχες αιτήσεις έχουν υψηλότερη προτεραιότητα. Τα ζευγάρια αυτά αλλάζουν άνα κάθε κύκλο απόφασης και εξάγονται χρησιμοποιώντας έναν δείκτη του κύκλου εκτέλεσης. Για να περιγράψουμε την λειτουργία του αλγορίθμου χρησιμοποιούμε τον παρακάτω συμβολισμό. Συγκεκριμένα θεωρούμε έναν NxN μεταγωγέα με Ν εισόδους, In[0] In[N-1], και Ν εξόδους, Out[0] Out[N-1]. Κάθε είσοδος του μεταγωγέα In[i], διατηρεί τις παρακάτω δομές δεδομένων: 1) πίνακας R i [0] R i [N-1], όπου R i [k] = 1 αν το In[i] έχει μια αίτηση για τo Out[k] (αλλιώς είναι μηδέν). 2) πίνακας Gd i [0] Gd i [N-1], όπου Gd i [k] = 1, αν το In[i] λάβει σήμα παραχώρησης από το Out[k] (αλλιώς είναι μηδέν). 3) μεταβλητή Α i, όπου Α i = k, αν το In[i] αποδεχθεί το σήμα παραχώρησης από το Out[k], (αλλιώς είναι -1, αν καμιά έξοδος δεν έχει στείλει παραχώρηση). ' 4) μεταβλητές a i και a i, όπου η πρώτη δείχνει την έξοδο που θα εξεταστεί πρώτη, έτσι ώστε να της δοθεί σήμα αποδοχής κατά την διάρκεια μιας επανάληψης και η δεύτερη δείχνει την έξοδο που θα εξεταστεί πρώτη στην επόμενη επανάληψη. Αντίστοιχα κάθε έξοδος του μεταγωγέα Out[k], διατηρεί τις παρακάτω δομές δεδομένων: 1) πίνακας Rd k [0] Rd k [N-1], όπου Rd k [i] = 1 αν το Out[k] λάβει μια αίτηση από το In[i] (αλλιώς είναι μηδέν). 2) μεταβλητή G k, όπου G k = i, αν το Out[k] στείλει σήμα παραχώρησης στο In[i] (αλλιώς είναι -1, αν σε καμία είσοδο δεν αποστέλλεται σήμα παραχώρησης). 3) μεταβλητή Αd i, όπου Αd i = 1, αν το σήμα παραχώρησης από το Out[k] έχει αποδεχθεί από την είσοδο στην οποία στάλθηκε, (αλλιώς είναι μηδέν). ' 4) μεταβλητές g k και g k, όπου η πρώτη δείχνει την είσοδο που θα εξεταστεί πρώτη, έτσι ώστε να της δοθεί σήμα παραχώρησης κατά την διάρκεια μιας επανάληψης και η δεύτερη δείχνει την είσοδο που θα εξεταστεί πρώτη στην επόμενη επανάληψη. Τέλος χρησιμοποιούμε την μεταβλητή cyc, η οποία παίρνει τιμές από 0 έως N-1, σύμφωνα με την εξίσωση cyc = m (mod N), με τον τρέχον κύκλο απόφασης να είναι ο m-ιοστός από την αρχή της λειτουργίας του χρονοπρογραμματιστή. Παρακάτω περιγράφεται η λειτουργία του αλγορίθμου σε μορφή ψευδοκώδικα: 26

31 Παρατηρούμε ότι οι «g» δείκτες στις εξόδους, κινούνται προς τα κάτω (αυξάνονται διαδοχικά) κατά κυκλική τακτική και οι «a» δείκτες στις εισόδους κινούνται προς τα άνω (μειόνονται κάθε φορά). Στο σχήμα 3.4 παρουσιάζεται ένα παράδειγμα της λειτουργίας του αλγορίθμου κατά την έναρξη λειτουργίας του σε έναν 4x4 μεταγωγέα. Σχήμα 3.4: Λειτουργία Mutual Priority Κύκλος 0 27

32 Ο αλγόριθμος χρονοπρογραμματισμού Αμοιβαίας Προτεραιότητας (Mutual Priority) μπορεί να επιτύχει υψηλό throughput (ίσο με την μονάδα) και βέλτιστη εγγύηση εξυπηρέτησης, ίση με Ν κύκλους. Επιπλέον προσφέρει πολύ υψηλή απόδοση ακόμα και με μια μόνο επνάληψη, υπερτερώντας έτσι των υπόλοιπων αλγορίθμων. Στο σχήμα 3.5 φαίνεται η μέση καθυστέρηση πακέτου για έναν 32x32 μεταγωγέα και για μια μόνο επανάληψη, 2 παραλλαγών του βασικού αλγορίθμου Mutual Priority, MPE-2 και MPE-FAIR σε σύγκριση με άλλους κατανεμημένους αλγορίθμους. Σχήμα 3.5: Σύγκριση Mutual Priority με άλλους αλγορίθμους Λόγω των εξαιρετικών χαρακτηριστικών του αλγορίθμου, επιλέχθηκε προς υλοποίηση τόσο σε υλικό όσο και σε λογισμικό. Η υλοποίηση του Mutual Priority παρουσιάζεται στα κεφάλαια που ακολουθούν. 28

33 ΚΕΦΑΛΑΙΟ 4: ΥΛΟΠΟΙΗΣΗ ΑΛΓΟΡΙΘΜΟΥ MUTUAL PRIORITY ΣΤΟ FPSLIC 4.1 Πλατφόρμα FPSLIC BY ATMEL Το FPSLIC (Field Programmable System Level Integrated Circuits) είναι ένα System on Chip (SoC) που συνδιάζει όλα τα βασικά δομικά στοιχεία ενός ολοκληρωμένου συστήματος σε μια μονολιθική, SRAM-βασισμένη, προγραμματιζόμενη συσκευή. Συγκεκριμένα το FPSLIC περιέχει τα εξής (σχήμα 4.1): ένα ΑΤ40Κ FPGA, με ισοδύναμη χωρητικότητα μέχρι και πύλες τον 8-bit RISC μικροελεγκτή AVR, με 30 Mips και στάνταρ περιφερειακά 36 Kbytes μνήμης SRAM Σχήμα 4.1: Πλατφόρμα FPSLIC Το μοντέλο της συσκευής FPSLIC, που χρησιμοποιούμε στην παρούσα εργασία, είναι το ΑΤ94Κ25DQC. Ως λογισμικό περιβάλλον ανάπτυξης εφαρμογών για την συσκευή χρησιμοποιείται το System Designer, το οποίο ενσωματώνει αρκετά ώριμα εργαλεία ανάπτυξης από την βιομηχανία των ολοκληρωμένων και προσφέρει γρήγορη και χωρίς σφάλματα υλοποίηση κάθε είδους αλγορίθμων στο FPSLIC (σχήμα 4.2). 29

34 Σχήμα 4.2: Περιβάλλον ανάπτυξης εφαρμογών Στην παρούσα εργασία αναπτύσσεται ο αλγόριθμος χρονοπρογραμματισμού Αμοιβαίας- Προτεραιότητας (Mutual Priority), και η υλοποίησησή του εκτελείται με 2 τρόπους: α) σε υλικό (FPGA) και β) σε λογισμικό (κώδικας για AVR). Η πλατφόρμα FPSLIC (σχήμα 4.3) μας επιτρέπει να αξιολογήσουμε και να συγκρίνουμε τις hardware και software υλοποιήσεις του αλγορίθμου κατά έναν ρεαλιστικό τρόπο, αφού τόσο ο μικροελεγκτής (ΑVR), αλλά και η προγραμματιζόμενη λογική (FPGA) είναι κατασκευασμένα με την ίδια ακριβώς τεχνολογία (Atmel 0.35μ, 5 επιπέδα μετάλλου CMOS τεχνολογία). Σχήμα 4.3: Ανάπτυξη χρονοπρογραμματιστή 30

35 4.2 Ανάπτυξη χρονοπρογραμματιστή στο υλικό Στο σχήμα 4.4 παρουσιάζεται η αρχιτεκτονική του ΑΤ40Κ FPGA, το οποίο περιέχεται στην συσκευή FPSLIC. Ο πυρήνας του FPGA βασίζεται σε μνήμη SRAM των 10 nsec, παρέχει δυνατότητα «cache» λογικής και η ισοδύναμη χωρητικότητά του φτάνει τις πύλες. Στην καρδιά της αρχιτεκτονικής του FPGA βρίσκεται ένας πλήρως συμμετρικός διδιάστατος πίνακας από ταυτόσημα κελιά (cells), τα οποία συνδέονται με ένα αποδοτικό δίκτυο διαύλων. Συνολικά το FPGA περιέχει 2304 cells και 2864 καταχωρητές (registers). Μεταξύ των cells του πίνακα είναι διεσπαρμένα 144 blocks των 32x4 bit μνήμης SRAM (dual ή single ported). To FPGA έχει συνολικά 288 χρησιμοποιήσιμα Ι/Ο pins, τα οποία εμφανίζονται στις 3 από τις 4 πλευρές του πλέγματος. Distributed FPGA RAM I/O AVR & Core Cells SRAM Repeaters Σχήμα 4.4: Η αρχιτεκτονική του AT40K FPGA Κάθε cell (σχήμα 4.5) περιέχει 2 LUTs (Look Up Tables) των τριών εισόδων, τα οποία μπορούν να συνδιαστούν για να παράγουν 1 LUT των τεσσάρων εισόδων. Αυτό σημαίνει ότι κάθε cell μπορεί να υλοποιήσει οποιοδήποτε ζεύγος λογικών συναρτήσεων των 3 εισόδων ή οποιαδήποτε συνάρτηση των τεσσάρων εισόδων. Μέσα σε κάθε cell υπάρχει επίσης ένα D flip-flop με σήματα set και reset, κι έτσι η έξοδος του cell μπορεί να είναι σύγχρονη (registered). Επιπλέον υπάρχει ένας 2 σε 1 πολυπλέκτης και μια AND πύλη στο εμπρόσθιο τμήμα του cell. 31

36 Σχήμα 4.5: Δομή ενός cell Το FPGA περιλαμβάνει πέντε πανομοιόυπα επίπεδα διαύλων (bussing planes), όπου κάθε επίπεδο αποτελείται από 3 πόρους διαύλων, έναν τοπικό πόρο διαύλου (local bus resource) και δυο ταχείς πόρους διαύλου (express bus resource). Οι δίαυλοι συνδέονται μεταξύ τους μέσω επαναληπτών (repeaters). H διεπαφή διαύλου κάθε κελιού επιτρέπει την σύνδεσή του με γειτονικά καθώς επίσης και με απομακρυσμένα κελιά. Μεταξύ ενός cell και των 8 πιο κοντινών γειτόνων του υπάρχουν απευθείας διασυνδέσεις. Με τον τρόπο αυτό το FPGA εξασφαλίζει επαρκείς πόρους δρομολόγησης, ώστε να είναι δυνατή η ανάπτυξη μιας μεγάλης ποικιλίας σχεδίων (σχήμα 4.6). Σχήμα 4.6: Διασυνδέσεις του cell 32

37 Για την ανάπτυξη του χρονοπρογραμματιστή στο υλικό ακολουθούμε την σχεδιαστική ροή του περιβάλλοντος System Designer, αλλά μόνο για το τμήμα που ασχολείται με το FPGA. Η ροή αυτή (σχήμα 4.7) είναι παρόμοια με το παραδοσιακό μοντέλο «καταράκτη» (waterfall). Σχήμα 4.7: Σχεδιαστική ροή FPGA To πρώτο βήμα στην διαδικασία σχεδιασμού απαιτεί την ανάπτυξη κάποιων προδιαγραφών, που θα πρέπει να πληρεί το σύστημα μας. Οι προδιαγραφές συνήθως περιλαμβάνουν θέματα, όπως η περιγραφή της συνάρτησης που θα υλοποιεί το σύστημά μας (ο αλγόριθμος), ο καθορισμός των διεπαφών (interface) του συστήματος με το περιβάλλον του και θέματα που σχετίζονται με τον χρονισμό, την επιφάνεια και την κατανάλωση ισχύος της αρχιτεκτονικής. Το δεύτερο βήμα είναι η ανάπτυξη της αρχιτεκτονικής του συστήματος με την βοήθεια κάποιας γλώσσας περιγραφής υλικού. Στην περίπτωση μας χρησιμοποιείται η γλώσσα VHDL ( τα αρχεία που θα παραχθούν είναι της μορφής *.vhd ). Το αμέσως επόμενο βήμα είναι η προσομοίωση του συστήματος χρησιμοποιώντας το εργαλείο ModelSim, έτσι ώστε να επιβεβαιωθεί η σωστή λειτουργικότητά του. Το τέταρτο βήμα είναι η σύνθεση του Vhdl πηγαίου κώδικα με χρήση του εργαλείου Leonardo Spectrum. To αποτέλεσμα της σύνθεσης είναι ένα *.edif αρχείο με την αρχιτεκτονική να περιγράφεται από στοιχεία της βιβλιοθήκης AT40K/ΑΤ94Κ. Αμέσως μετά εκτελούμε την διαδικασία τοποθέτησης και δρομολόγησης (place and route) κάνοντας χρήση του εργαλείου Figaro IDS. Τα δυο αρχεία που εξάγονται είναι της 33

38 μορφής *.vhd και *.sdf αντίστοιχα, και χρησιμεύουν για την προσομοίωση του συστήματος με προσθήκη χρόνων καθυστερήσεως. Επιπλέον παράγεται αρχείο της μορφής *.bst για τον προγραμματισμό της πλατφόρμας Καθορισμός προδιαγραφών Όπως έχουμε ήδη αναφέρει, ο αλγόριθμος που αναπτύσσεται στο FPGA είναι ο Mutual Priority. H εξωτερική διεπαφή (σχήμα 4.8) του συστήματος αποτελείται από N διαύλους εισόδου και N διαύλους εξόδου, των N bit o καθένας. Επίσης υπάρχει ένα σήμα ρολογιού το clk (clock), μέσω του οποίου συγχρονίζονται οι λειτουργίες στο σύστημα και ένα ασύγχρονο σήμα αρχικοποίησης, το rst. Σχήμα 4.8: Διεπαφή χρονοπρογραμματιστή Οι δίαυλοι εισόδου και εξόδου παριστάνουν τις αιτήσεις των ουρών και τα σήματα αποδοχής για κάθε είσοδο, αντίστοιχα. Π.χ το R i [k] = 1 δείχνει ότι υπάρχει σήμα αίτησης από την είσοδο i προς την έξοδο k και το A i [k] = 1 δείχνει ότι υπάρχει σήμα αποδοχής από την έξοδο k προς την είσοδο i. Οι περιορισμοί που τίθενται όσον αφορά την επιφάνεια του υπό-ανάπτυξη κυκλώματος είναι η σχεδίαση να χωράει στο υπάρχον FPGA. Ως προς τον χρονισμό του συστήματος δεν έχουμε κάποιο συγκεκριμένο όριο, επειδή όμως σχεδιάζουμε χρονοπρογραμματιστές για υψηλής ταχύτητας μεταγωγείς θέλουμε να υποστηρίζεται ταχύτητα γραμμής (line rate), τουλάχιστον, το 1 Gbps. Αυτό σημαίνει ότι ο χρόνος απόφασης του χρονοπρογραμματιστή θα πρέπει να είναι decision cycle 424 nsec. Τέλος θέλουμε η αρχιτεκτονική που θα αναπτυχθεί να είναι παραμετρική, έτσι ώστε ο χρονοπρογραμματιστής να είναι εύκολα επεκτάσιμος. 34

39 4.2.2 Ανάπτυξη αρχιτεκτονικής χρονοπρογραμματιστή Στο σχήμα 4.9 απεικονίζεται το υψηλού-επιπέδου block διάγραμμα του χρονοπρογραμματιστή Αμοιβαίας Προτεραιότητας, όπου υλοποιούνται οι τρεις φάσεις του κατανεμημένου πρωτόκολλου χειραψίας: i) αίτηση, ii) παραχώρηση και iii) αποδοχή. Επειδή η φάση της αίτησης στον αλγόριθμο εκτελεί μόνο την προώθηση των αιτήσεων στα block των εξόδων (grant blocks), στην υλοποίηση αυτή συνδιάζονται μαζί σε μια οι φάσεις αίτησης και παραχώρησης. Σχήμα 4.9: Block διάγραμμα Mutual Priority Κάθε φάση πραγματοποιείται από Ν πανομοιότυπα υπο-blocks, τα οποία λειτουργούν παράλληλα. Συγκεκριμένα η φάση της παραχώρησης αποτελείται από Ν υπο-blocks, τα οποία ονομάζονται διαιτητές παραχώρησης (Grant arbiters) και η φάση της αποδοχής αποτελείται από N υπο-blocks, που ονομάζονται διαιτητές αποδοχής (Accept arbiters). Οι δυο φάσεις περικλείονται από τα blocks State_In και State_Out, τα οποία δεν είναι τίποτα άλλο παρά καταχωρητές τύπου D flip-flop. Ανά κάθε καινούργιο κύκλο ρολογιού ο χρονοπρογραμματιστής εισάγει ένα καινούργιο σύνολο NxN αιτήσεων προς εξυπηρέτηση και εξάγει τα NxN σήματα αποδοχών του προηγούμενου κύκλου. To παραπάνω block διάγραμμα περιγράφεται σε γλώσσα VHDL στο Α μέρος του παραρτήματος αυτής της εργασίας και έχει το όνομα mutualx.vhd, όπου x = 4 ή 8 ή 16 ή 32 ανάλογα με το πλήθος εισόδων/εξόδων που θέλουμε να έχει ο scheduler. Στην συνέχεια πραγματοποιείται μια εκτενής ανάλυση κάθε δομικού στοιχείου του διαγράμματος υψηλού επιπέδου. 35