HY422 Ειςαγωγή ςτα Συςτήματα VLSI. 5/23/ ΗΥ422 - Διάλεξθ 12θ Μνιμεσ. Στακερζσ Μνιμεσ Αρχιτεκτονικζσ Μνιμθσ RAM

Transcript

1 HY422 Ειςαγωγή ςτα Συςτήματα VLSI Διδάςκων: Χ. Σωτηρίου, Βοηθόσ: Π. Ματτθαιάκησ 1 Περιεχόμενα Είδθ Ολοκλθρωμζνων Μνθμϊν MOS NOR με προφόρτιςθ Χρονιςμόσ Μνιμθσ Στακερζσ Μνιμεσ Αρχιτεκτονικζσ Μνιμθσ Αποκωδικοποιθτζσ Δομι κατά φψοσ, πλάτοσ Ιεραρχικι Μνιμθ Μνιμθ CAM Κφτταρα Μόνο-Ανάγνωςθσ (ROM) Εκδοχζσ ROM MOS OR ROM MOS NOR ROM MOS NAND ROM RAM Τρανηίςτορ Επιπλζουςασ Πφλθσ (Floating Gate) EEPROM Τρανηίςτορ FLASH SRAM Κφτταρο 6 τρανηίςτορ Ανάγνωςθ, Εγγραφι, Διάταξθ DRAM Κφτταρο 3 τρανηίςτορ DRAM Κφτταρο 1 τρανηίςτορ Αιςκθτιρασ Ενιςχυτισ Μνιμθσ Ιςοδφναμα μοντζλα Μείωςθ Κακυςτζρθςθσ WL 2 1

2 Περιεχόμενα Είδθ Ολοκλθρωμζνων Μνθμϊν MOS NOR με προφόρτιςθ Χρονιςμόσ Μνιμθσ Στακερζσ Μνιμεσ Αρχιτεκτονικζσ Μνιμθσ Αποκωδικοποιθτζσ Δομι κατά φψοσ, πλάτοσ Ιεραρχικι Μνιμθ Μνιμθ CAM Κφτταρα Μόνο-Ανάγνωςθσ (ROM) Εκδοχζσ ROM MOS OR ROM MOS NOR ROM MOS NAND ROM RAM Τρανηίςτορ Επιπλζουςασ Πφλθσ (Floating Gate) EEPROM Τρανηίςτορ FLASH SRAM Κφτταρο 6 τρανηίςτορ Ανάγνωςθ, Εγγραφι, Διάταξθ DRAM Κφτταρο 3 τρανηίςτορ DRAM Κφτταρο 1 τρανηίςτορ Αιςκθτιρασ Ενιςχυτισ Μνιμθσ Ιςοδφναμα μοντζλα Μείωςθ Κακυςτζρθςθσ WL 3 Είδη Ολοκληρωμένων Μνημών Μνήμη Ανάγνωςησ και Εγγραφήσ Random Access Τυχαίασ (Αυθαίρετησ) Πρόςβαςησ Non-Random Access Μη Τυχαίασ (μη αυθαίρετησ) πρόςβαςησ Μη-Προςωρινέσ Μνήμεσ EPROM (Electrically Programmable ROM) E 2 PROM FLASH Μνήμη Μόνο Ανάγνωςησ PROM (Programmable ROM) SRAM (Στατικι RAM) DRAM (Δυναμικι RAM) FIFO (First-In,First- Out) LIFO (Last-In, First- Out) Καταχωρθτισ Ολίςκθςθσ CAM (Content- Addressable Memory προςβάςιμθ βάςθ περιεχομζνων 4 2

3 Περιεχόμενα Είδθ Ολοκλθρωμζνων Μνθμϊν MOS NOR με προφόρτιςθ Χρονιςμόσ Μνιμθσ Στακερζσ Μνιμεσ Αρχιτεκτονικζσ Μνιμθσ Αποκωδικοποιθτζσ Δομι κατά φψοσ, πλάτοσ Ιεραρχικι Μνιμθ Μνιμθ CAM Κφτταρα Μόνο-Ανάγνωςθσ (ROM) Εκδοχζσ ROM MOS OR ROM MOS NOR ROM MOS NAND ROM RAM Τρανηίςτορ Επιπλζουςασ Πφλθσ (Floating Gate) EEPROM Τρανηίςτορ FLASH SRAM Κφτταρο 6 τρανηίςτορ Ανάγνωςθ, Εγγραφι, Διάταξθ DRAM Κφτταρο 3 τρανηίςτορ DRAM Κφτταρο 1 τρανηίςτορ Αιςκθτιρασ Ενιςχυτισ Μνιμθσ Ιςοδφναμα μοντζλα Μείωςθ Κακυςτζρθςθσ WL 5 Χρονιςμόσ Μνήμησ - Οριςμοί 6 3

4 Decode r 23/5/2011 Περιεχόμενα Είδθ Ολοκλθρωμζνων Μνθμϊν MOS NOR με προφόρτιςθ Χρονιςμόσ Μνιμθσ Στακερζσ Μνιμεσ Αρχιτεκτονικζσ Μνιμθσ Αποκωδικοποιθτζσ Δομι κατά φψοσ, πλάτοσ Ιεραρχικι Μνιμθ Μνιμθ CAM Κφτταρα Μόνο-Ανάγνωςθσ (ROM) Εκδοχζσ ROM MOS OR ROM MOS NOR ROM RAM Τρανηίςτορ Επιπλζουςασ Πφλθσ (Floating Gate) EEPROM Τρανηίςτορ FLASH SRAM Κφτταρο 6 τρανηίςτορ Ανάγνωςθ, Εγγραφι, Διάταξθ DRAM Κφτταρο 3 τρανηίςτορ DRAM Κφτταρο 1 τρανηίςτορ MOS NAND ROM Αιςκθτιρασ Ενιςχυτισ Μνιμθσ Ιςοδφναμα μοντζλα Μείωςθ Κακυςτζρθςθσ WL 7 Αρχιτεκτονική Μνήμησ Αποκωδικοποιητέσ M bits M bits S 0 Word 0 S 0 Word 0 words S 1 S 2 Word 1 Word 2 Storage cell A 0 A 1 Word 1 Word 2 Storage cell N S N-2 Word N2 2 A K-1 Word N2 2 S N-1 Word N2 1 Word N2 1 K = log 2 N Input-Output (M bits) Input-Output (M bits) Για πρόςβαςθ Ν λζξεων απαιτοφνται Ν ςιματα Με τθν χριςθ αποκωδικοποιθτι τα μειϊνουμε ςε log 2 N 8 4

5 Δομή και Αρχιτεκτονική Μνήμησ Α Κ Α Κ+1 Α L-1 Ενίζσςζη ζήμαηορ ζηα τηθιακά επίπεδα VDD/VSS Α 0 Α Κ-1 Επιλογή καηάλληληρ λέξηρ 9 Ιεραρχική Οργάνωςη Μνήμησ Καλφτερθ κατανάλωςθ (1 μονάδα ενεργι τθν φορά) Καλφτερθ ταχφτθτα, αν οι μονάδεσ αποκθκεφουν γειτονικζσ διευκφνςεισ 10 5

6 Address Decoder 2 9 Validity Bits Priority Encoder Commands I/O Buffers 23/5/2011 Σχεδιάγραμμα 4Mbit SRAM Clock generator Z-address buffer X-address buffer Predecoder and block selector Bit line load Block 30 Block 31 CS, WE buffer Sub-global Row Decoder I/O buffer Global Row Decoder Transfer gate Column decoder Sense amplifier and write driver x1/x4 controller Sub-global Row Decoder Y-address buffer X-address buffer Local Row Decoder 11 Μνήμη Προςπέλαςησ Βάςη Περιεχομένων (Content-Addressable Memory) Data (64 bits) Comparand Mask Control Logic R/W Address (9 bits) CAM Array 2 9 words 3 64 bits 12 6

7 Χρονιςμόσ Μνημών DRAM Σειπά και Σηήλη SRAM Βάζη Γιεύθςνζηρ 13 Περιεχόμενα Είδθ Ολοκλθρωμζνων Μνθμϊν MOS NOR με προφόρτιςθ Χρονιςμόσ Μνιμθσ Στακερζσ Μνιμεσ Αρχιτεκτονικζσ Μνιμθσ Αποκωδικοποιθτζσ Δομι κατά φψοσ, πλάτοσ Ιεραρχικι Μνιμθ Μνιμθ CAM Κφτταρα Μόνο-Ανάγνωςθσ (ROM) Εκδοχζσ ROM MOS OR ROM MOS NOR ROM MOS NAND ROM RAM Τρανηίςτορ Επιπλζουςασ Πφλθσ (Floating Gate) EEPROM Τρανηίςτορ FLASH SRAM Κφτταρο 6 τρανηίςτορ Ανάγνωςθ, Εγγραφι, Διάταξθ DRAM Κφτταρο 3 τρανηίςτορ DRAM Κφτταρο 1 τρανηίςτορ Αιςκθτιρασ Ενιςχυτισ Μνιμθσ Ιςοδφναμα μοντζλα Μείωςθ Κακυςτζρθςθσ WL 14 7

8 Κύτταρα Μόνο-Ανάγνωςησ (ROM) 1 WL WL WL 0 WL WL WL GND Diode ROM MOS ROM 1 MOS ROM 2 15 Περιεχόμενα Είδθ Ολοκλθρωμζνων Μνθμϊν MOS NOR με προφόρτιςθ Χρονιςμόσ Μνιμθσ Στακερζσ Μνιμεσ Αρχιτεκτονικζσ Μνιμθσ Αποκωδικοποιθτζσ Δομι κατά φψοσ, πλάτοσ Ιεραρχικι Μνιμθ Μνιμθ CAM Κφτταρα Μόνο-Ανάγνωςθσ (ROM) Εκδοχζσ ROM MOS OR ROM MOS NOR ROM MOS NAND ROM RAM Τρανηίςτορ Επιπλζουςασ Πφλθσ (Floating Gate) EEPROM Τρανηίςτορ FLASH SRAM Κφτταρο 6 τρανηίςτορ Ανάγνωςθ, Εγγραφι, Διάταξθ DRAM Κφτταρο 3 τρανηίςτορ DRAM Κφτταρο 1 τρανηίςτορ Αιςκθτιρασ Ενιςχυτισ Μνιμθσ Ιςοδφναμα μοντζλα Μείωςθ Κακυςτζρθςθσ WL 16 8

9 MOS OR ROM [0] [1] [2] [3] WL[0] WL[1] WL[2] WL[3] V bias 17 Φοπηία Καθέλκςζηρ MOS NOR ROM Σςζκεςέρ Ανέλκςζηρ WL[0] WL[1] GND WL[2] WL[3] GND [0] [1] [2] [3] 18 9

10 MOS NOR Διάταξη Cell (9.5 x 7 ) WL[0] GND WL[1] Ππογπαμμαηιζμόρ βάζη ηος επιπέδος διάσςζηρ WL[2] GND WL[3] Polysilicon Metal1 Diffusion Metal1 on Diffusion 19 MOS NOR Διάταξη Cell (11 x 7 ) WL[0] GND WL[1] Ππογπαμμαηιζμόρ μέζυ ηυν επαθών WL[2] GND WL[3] Polysilicon Metal1 Diffusion Metal1 on Diffusion 20 10

11 MOS NAND ROM Pull-up devices [0] [1] [2] [3] WL[0] WL[1] WL[2] WL[3] Τα ζήμαηα λέξηρ WL είναι ενεπγά απνηηικά (0 = ενεπγό) 21 MOS NAND ROM Διάταξη [0] [1] [2] [3] Cell (8 x 7 ) WL[0] WL[1] WL[2] Ππογπαμμαηιζμόρ βάζη ηος Μεηάλλος 1 Γεν απαιηούνηαι ενδιάμεζερ επαθέρ Μικπόηεπο μέγεθορ Χαμηλόηεπηρ απόδοζηρ από ηην NOR ROM WL[3] Polysilicon Diffusion Metal1 on Diffusion 22 11

12 MOS NAND ROM Διάταξη Cell (5 x 6 ) Ππογπαμμαηιζμόρ μέζυ εμθύηεςζηρ πος πίσνει ηο Vt Polysilicon Threshold-altering implant Metal1 on Diffusion 23 Ιςοδύναμο μοντέλο για NOR ROM WL r word C bit c word Παραςιτικζσ ςτο WL Χωρθτικότθτεσ ςυνδζςεων και πυλϊν Αντίςταςθ πολυπυρθτίου Παραςιτικζσ ςτο Αντίςταςθ αμελθτζα Χωρθτικότθτεσ Drain και Gate-Drain 24 12

13 Ιςοδύναμο μοντέλο για NAND ROM r bit C L WL r word c bit c word Παραςιτικζσ ςτο WL Χωρθτικότθτεσ ςυνδζςεων και πυλϊν Αντίςταςθ πολυπυρθτίου Παραςιτικζσ ςτο κυριαρχεί θ αντίςταςθ των εν ςειρά τρανηίςτορ χωρθτικότθτεσ Gate-Source, Gate-Drain ςε κάκε τρανηίςτορ 25 Περιεχόμενα Είδθ Ολοκλθρωμζνων Μνθμϊν MOS NOR με προφόρτιςθ Χρονιςμόσ Μνιμθσ Στακερζσ Μνιμεσ Αρχιτεκτονικζσ Μνιμθσ Αποκωδικοποιθτζσ Δομι κατά φψοσ, πλάτοσ Ιεραρχικι Μνιμθ Μνιμθ CAM Κφτταρα Μόνο-Ανάγνωςθσ (ROM) Εκδοχζσ ROM MOS OR ROM MOS NOR ROM MOS NAND ROM RAM Τρανηίςτορ Επιπλζουςασ Πφλθσ (Floating Gate) EEPROM Τρανηίςτορ FLASH SRAM Κφτταρο 6 τρανηίςτορ Ανάγνωςθ, Εγγραφι, Διάταξθ DRAM Κφτταρο 3 τρανηίςτορ DRAM Κφτταρο 1 τρανηίςτορ Αιςκθτιρασ Ενιςχυτισ Μνιμθσ Ιςοδφναμα μοντζλα Μείωςθ Κακυςτζρθςθσ WL 26 13

14 Μείωςη Καθυςτέρηςησ WL WL Driver Polysilicon word line Metal word line (a) Driving the word line from both sides Metal bypass WL K cells Polysilicon word line (b) Using a metal bypass (c) Use silicides 27 Περιεχόμενα Είδθ Ολοκλθρωμζνων Μνθμϊν MOS NOR με προφόρτιςθ Χρονιςμόσ Μνιμθσ Στακερζσ Μνιμεσ Αρχιτεκτονικζσ Μνιμθσ Αποκωδικοποιθτζσ Δομι κατά φψοσ, πλάτοσ Ιεραρχικι Μνιμθ Μνιμθ CAM Κφτταρα Μόνο-Ανάγνωςθσ (ROM) Εκδοχζσ ROM MOS OR ROM MOS NOR ROM MOS NAND ROM RAM Τρανηίςτορ Επιπλζουςασ Πφλθσ (Floating Gate) EEPROM Τρανηίςτορ FLASH SRAM Κφτταρο 6 τρανηίςτορ Ανάγνωςθ, Εγγραφι, Διάταξθ DRAM Κφτταρο 3 τρανηίςτορ DRAM Κφτταρο 1 τρανηίςτορ Αιςκθτιρασ Ενιςχυτισ Μνιμθσ Ιςοδφναμα μοντζλα Μείωςθ Κακυςτζρθςθσ WL 28 14

15 MOS NOR με προφόρτιςη f pre PMOS Προθόρηιζης WL[0] WL[1] GND WL[2] GND WL[3] [0] [1] [2] [3] Τα μεγζκθ των PMOS μποροφν να είναι όςο μεγάλα απαιτείται Απαιτείται μεγάλθ οδθγθτικι ικανότθτα ςτο ρολόι 29 Περιεχόμενα Είδθ Ολοκλθρωμζνων Μνθμϊν MOS NOR με προφόρτιςθ Χρονιςμόσ Μνιμθσ Στακερζσ Μνιμεσ Αρχιτεκτονικζσ Μνιμθσ Αποκωδικοποιθτζσ Δομι κατά φψοσ, πλάτοσ Ιεραρχικι Μνιμθ Μνιμθ CAM Κφτταρα Μόνο-Ανάγνωςθσ (ROM) Εκδοχζσ ROM MOS OR ROM MOS NOR ROM MOS NAND ROM RAM Τρανηίςτορ Επιπλζουςασ Πφλθσ (Floating Gate) EEPROM Τρανηίςτορ FLASH SRAM Κφτταρο 6 τρανηίςτορ Ανάγνωςθ, Εγγραφι, Διάταξθ DRAM Κφτταρο 3 τρανηίςτορ DRAM Κφτταρο 1 τρανηίςτορ Αιςκθτιρασ Ενιςχυτισ Μνιμθσ Ιςοδφναμα μοντζλα Μείωςθ Κακυςτζρθςθσ WL 30 15

16 Σταθερέσ Μνήμεσ Floating-gate τρανζίςτορ Source Floating gate Gate Drain D t ox G n + Substrate p t ox n +_ S Device cross-section Schematic symbol 31 Προγραμματιςμόσ Floating-gate τρανζίςτορ 20 V 0 V 5 V 10 V 5 V 20 V -5 V 0 V -2.5 V 5 V S D S D S D Avalanche injection Removing programming voltage leaves charge trapped Programming results in higher V T

17 Χαρακτηριςτικά Floating-gate 33 FLOTOX EEPROM Floating gate Gate I Source Drain nm -10 V 10 V V GD n 1 Substrate p n 1 10 nm FLOTOX transistor Fowler-Nordheim I-V characteristic 34 17

18 Κύτταρο EEPROM WL Absolute threshold control is hard Unprogrammed transistor might be depletion 2 transistor cell 35 FLASH Τρανζίςτορ - Μνήμη Πύλη Δλέγσος Δπιπλέοςζα Πύλη διαγπαθή n + source προγραμματισμός p-substrate Λεπηό οξύ θαινόμενο ηούνελ n + drain Πολλές διαθορεηικές εκδοχές 36 18

19 Βαςικέσ Λειτουργίεσ FLASH - Σβήςιμο 37 Βαςικέσ Λειτουργίεσ FLASH - Εγγραφή 38 19

20 Βαςικέσ Λειτουργίεσ FLASH Ανάγνωςη 39 NAND FLASH Μνήμη Word line(poly) Unit Cell Gate ONO Gate Oxide FG Source line (Diff. Layer) 40 20

21 Περιεχόμενα Είδθ Ολοκλθρωμζνων Μνθμϊν MOS NOR με προφόρτιςθ Χρονιςμόσ Μνιμθσ Στακερζσ Μνιμεσ Αρχιτεκτονικζσ Μνιμθσ Αποκωδικοποιθτζσ Δομι κατά φψοσ, πλάτοσ Ιεραρχικι Μνιμθ Μνιμθ CAM Κφτταρα Μόνο-Ανάγνωςθσ (ROM) Εκδοχζσ ROM MOS OR ROM MOS NOR ROM RAM Τρανηίςτορ Επιπλζουςασ Πφλθσ (Floating Gate) EEPROM Τρανηίςτορ FLASH SRAM Κφτταρο 6 τρανηίςτορ Ανάγνωςθ, Εγγραφι, Διάταξθ DRAM Κφτταρο 3 τρανηίςτορ DRAM Κφτταρο 1 τρανηίςτορ MOS NAND ROM Αιςκθτιρασ Ενιςχυτισ Μνιμθσ Ιςοδφναμα μοντζλα Μείωςθ Κακυςτζρθςθσ WL 41 RAM Στατικι Δεδομζνα αποκθκευμζνα ςτατικά για όςο είναι το κφκλωμα ςυνδεδεμζνο ςτθν πθγι Μεγάλο μζγεκοσ κυττάρων (6 τρανηίςτορ) Γριγορθ ταχφτθτα Διαφορικζσ ζξοδοι Δυναμικι Περιοδικι ανανζωςθ των αποκθκευμζνων δεδομζνων απαιτείται Μικρό μζγεκοσ κυττάρων (1-3 τρανηίςτορ) Πιο αργά από τα ςτατικά Μονι ζξοδοσ 42 21

22 Περιεχόμενα Είδθ Ολοκλθρωμζνων Μνθμϊν Χρονιςμόσ Μνιμθσ Αρχιτεκτονικζσ Μνιμθσ Αποκωδικοποιθτζσ Δομι κατά φψοσ, πλάτοσ Ιεραρχικι Μνιμθ Μνιμθ CAM Κφτταρα Μόνο-Ανάγνωςθσ (ROM) Εκδοχζσ ROM MOS OR ROM MOS NOR ROM MOS NAND ROM Ιςοδφναμα μοντζλα Μείωςθ Κακυςτζρθςθσ WL MOS NOR με προφόρτιςθ Στακερζσ Μνιμεσ RAM Τρανηίςτορ Επιπλζουςασ Πφλθσ (Floating Gate) EEPROM Τρανηίςτορ FLASH SRAM Κφτταρο 6 τρανηίςτορ Ανάγνωςθ, Εγγραφι, Διάταξθ DRAM Κφτταρο 3 τρανηίςτορ DRAM Κφτταρο 1 τρανηίςτορ Αιςκθτιρασ Ενιςχυτισ Μνιμθσ 43 SRAM Κύτταρο 6 Τρανζίςτορ WL M 2 M 4 Q M Q M 5 6 M 1 M

23 Voltage Rise (V) 23/5/2011 SRAM Κύτταρο 6 Τρανζίςτορ - Ανάγνωςη WL M 4 Q = 0 M 5 Q = 1 M 6 M 1 C bit C bit Τα, προφορτίηονται ςτο Vdd Κατά τθν ανάγνωςθ δεν πρζπει να αλλάξουν τα δεδομζνα του κυττάρου Το δυναμικό ςτο Q (μεταξφ Μ5, Μ1) δεν πρζπει να ανζβει και να επθρεάςει τον αντιςτροφζα Μ3/Μ4 Πρζπει R(M5) > R(M1) (διαιρετισ τάςθσ) ι CR=W1/W5 > ~ SRAM Κύτταρο 6 Τρανζίςτορ - Ανάγνωςη Cell Ratio (CR)

24 SRAM Κύτταρο 6 Τρανζίςτορ - Εγγραφή WL M 4 Q = 0 M 6 M 5 Q = 1 M 1 = 1 = 0 Κατά τθν εγγραφι πρζπει να επιβλθκεί θ τιμι του Το δυναμικό ςτο Q (μεταξφ Μ4 και Μ6) πρζπει να πζςει χαμθλά για να αλλάξει τθν κατάςταςθ του αντιςτροφζα Μ1/Μ2 Πρζπει R(M6) < R(M4) (διαιρετισ τάςθσ) ι PR = W4/W6 < ~ SRAM Κύτταρο 6 Τρανζίςτορ - Εγγραφή 48 24

25 Κύτταρο SRAM 6-Τρανζίςτορ M2 M4 Q Q M1 M3 M5 M6 GND WL 49 Περιεχόμενα Είδθ Ολοκλθρωμζνων Μνθμϊν MOS NOR με προφόρτιςθ Χρονιςμόσ Μνιμθσ Στακερζσ Μνιμεσ Αρχιτεκτονικζσ Μνιμθσ Αποκωδικοποιθτζσ Δομι κατά φψοσ, πλάτοσ Ιεραρχικι Μνιμθ Μνιμθ CAM Κφτταρα Μόνο-Ανάγνωςθσ (ROM) Εκδοχζσ ROM MOS OR ROM MOS NOR ROM MOS NAND ROM RAM Τρανηίςτορ Επιπλζουςασ Πφλθσ (Floating Gate) EEPROM Τρανηίςτορ FLASH SRAM Κφτταρο 6 τρανηίςτορ Ανάγνωςθ, Εγγραφι, Διάταξθ DRAM Κφτταρο 3 τρανηίςτορ DRAM Κφτταρο 1 τρανηίςτορ Αιςκθτιρασ Ενιςχυτισ Μνιμθσ Ιςοδφναμα μοντζλα Μείωςθ Κακυςτζρθςθσ WL 50 25

26 Κύτταρο DRAM 3-Τρανζίςτορ 1 2 WWL RWL WWL M 3 RWL M 1 X M 2 X - V T C S V T DV Η ανάγνωςθ δεν επθρεάηει τθν αποκθκευμζνθ τιμι Η τιμι που αποκθκεφεται για «1» είναι Vdd-Vt 51 Κύτταρο DRAM 3-Τρανζίςτορ 2 1 GND RWL M3 M2 WWL M

27 Περιεχόμενα Είδθ Ολοκλθρωμζνων Μνθμϊν Χρονιςμόσ Μνιμθσ Αρχιτεκτονικζσ Μνιμθσ Αποκωδικοποιθτζσ Δομι κατά φψοσ, πλάτοσ Ιεραρχικι Μνιμθ Μνιμθ CAM Κφτταρα Μόνο-Ανάγνωςθσ (ROM) Εκδοχζσ ROM MOS OR ROM MOS NOR ROM MOS NAND ROM Ιςοδφναμα μοντζλα Μείωςθ Κακυςτζρθςθσ WL MOS NOR με προφόρτιςθ Στακερζσ Μνιμεσ RAM Τρανηίςτορ Επιπλζουςασ Πφλθσ (Floating Gate) EEPROM Τρανηίςτορ FLASH SRAM Κφτταρο 6 τρανηίςτορ Ανάγνωςθ, Εγγραφι, Διάταξθ DRAM Κφτταρο 3 τρανηίςτορ DRAM Κφτταρο 1 τρανηίςτορ Αιςκθτιρασ Ενιςχυτισ Μνιμθσ 53 Κύτταρο DRAM 1-Τρανζίςτορ CS V V VPRE ( VBIT VPRE) C C Ο πυκνωτισ φορτίηεται ι εκφορτίηεται ςτο μζςω του WL Στθν ανάγνωςθ το φορτίο Cs μοιράηεται ςτο Cs, C Η άνοδοσ/πτϊςθ του δυναμικοφ είναι μικρι, ~250mV S 54 27

28 Κύτταρο DRAM 1-Τρανζίςτορ Απαιτεί αιςκθτιρα ενιςχυτι για τθν διάγνωςθ τθσ μεταφοράσ του φορτίου Μονι ζξοδοσ, αντί τθσ διαφορικισ ςτθν SRAM Η ανάγνωςθ καταςτρζφει τθν αποκθκευμζνθ τιμι Απαιτείται ανάγνωςθ και ανανζωςθ Το κφτταρο 1-τρανηίςτορ απαιτεί πρόςκεςθ χωρθτικότθτασ κατάλλθλου μεγζκουσ Η εγγραφι του λογικοφ-1 ςτο κφτταρο DRAM υποφζρει από πτϊςθ τάςθσ Vt Το χάςιμο φορτίου (δυναμικοφ) μπορεί να προςπεραςτεί οδθγϊντασ τα WL ςε δυναμικό μεγαλφτερο του Vdd 55 Κύτταρο DRAM 1-Τρανζίςτορ Capacitor Metal word line Γιαηομή Poly n + n + Inversion layer Poly induced by plate bias SiO 2 Field Oxide Diffused bit line Polysilicon gate Γιάηαξη Polysilicon plate M 1 word line Χπηζιμοποιεί σωπηηικόηηηα poly-si, διάσςζηρ 56 28

29 Κύτταρο DRAM 1-Τρανζίςτορ 57 Περιεχόμενα Είδθ Ολοκλθρωμζνων Μνθμϊν MOS NOR με προφόρτιςθ Χρονιςμόσ Μνιμθσ Στακερζσ Μνιμεσ Αρχιτεκτονικζσ Μνιμθσ Αποκωδικοποιθτζσ Δομι κατά φψοσ, πλάτοσ Ιεραρχικι Μνιμθ Μνιμθ CAM Κφτταρα Μόνο-Ανάγνωςθσ (ROM) Εκδοχζσ ROM MOS OR ROM MOS NOR ROM MOS NAND ROM RAM Τρανηίςτορ Επιπλζουςασ Πφλθσ (Floating Gate) EEPROM Τρανηίςτορ FLASH SRAM Κφτταρο 6 τρανηίςτορ Ανάγνωςθ, Εγγραφι, Διάταξθ DRAM Κφτταρο 3 τρανηίςτορ DRAM Κφτταρο 1 τρανηίςτορ Αιςκθτιρασ Ενιςχυτισ Μνιμθσ Ιςοδφναμα μοντζλα Μείωςθ Κακυςτζρθςθσ WL 58 29

30 Λειτουργία Αιςθητήρα Ενιςχυτή V V (1) V PRE DV(1) V(0) Δνεπγοποίηζη Δνιζσςηή Αιζθηηήπα Δνεπγοποίηζη Word line t 59 Διαφορικόσ Αιςθητήρασ Ενιςχυτήσ M 3 M 4 y Out bit M 1 M 2 bit SE M