Αυτή η εργασία, συγχρηματοδοτήθηκε από την Ευρωπαϊκή Ένωση (Ευρωπαϊκό Κοινωνικό Ταμείο ESF) και Εθνικούς πόρους μέσω του Υπηρεσιακού Προγράμματος

Transcript

1 Αυτή η εργασία, συγχρηματοδοτήθηκε από την Ευρωπαϊκή Ένωση (Ευρωπαϊκό Κοινωνικό Ταμείο ESF) και Εθνικούς πόρους μέσω του Υπηρεσιακού Προγράμματος «Εκπαίδευση και Δια Βίου Μάθηση" του Εθνικού Στρατηγικού Πλαισίου Αναφοράς (NSRF) - Ερευνητικό Χρηματοδοτικό Πρόγραμμα: ΑΡΧΙΜΗΔΗΣ ΙΙΙ - Επένδυση στην κοινωνία της γνώσης μέσω του Ευρωπαϊκού Κοινωνικού Ταμείου»

2 Εξελικτική Υπολογιστική (EΥ) είναι ένας νέος και αναπτυσσόμενος τομέας της Υπολογιστικής Νοημοσύνης, σχεδιασμένος να παράγει αυτόματα λύσεις σε δύσκολα προβλήματα του πραγματικού κόσμου, χρησιμοποιώντας αρχές από τη βιολογική εξέλιξη. Επιπλέον, η τεχνολογία των ολοκληρωμένων κυκλωμάτων έχει δημιουργήσει την οικογένεια των επαναδιαμορφώσιμων ενσωματωμένων κυκλωμάτων, όπως τα FPGAs. Ο συνδυασμός αυτών των δύο τεχνολογιών, δημιούργησε το πεδίο του Εξελικτικού Υλικού (EΥΛ), το οποίο στοχεύει στη χρήση εξελικτικών μεθόδων για αυτόματο βέλτιστο σχεδιασμό ψηφιακών και αναλογικών συσκευών. Η υποκείμενη μηχανή βελτιστοποίησης του ΕΥΛ είναι ο Γενετικός Προγραμματισμός (ΓΠ), μία εξελικτική μέθοδος που αρχικά προορίστηκε για την εξέλιξη βέλτιστων προγραμμάτων υπολογιστών, χρησιμοποιώντας δενδροειδείς κωδικοποιήσεις. Μια παραλλαγή του ΓΠ, ο Καρτεσιανός Γενετικός Προγραμματισμός (ΚΓΠ), κωδικοποιεί κυκλώματα ως κατευθυνόμενους γράφους αντί για δένδρα (συνήθως κατασκευάζεται ένα πλέγμα NxM, όπου κάθε κόμβος αντιπροσωπεύει μια συγκεκριμένη πύλη, και οι κόμβοι είναι διασυνδεδεμένοι συνήθως με ευθύ τρόπο)

3 Στο ΕΥΛ υπάρχουν ενδογενείς υλοποιήσεις όπου κάθε γενετικά παραγόμενη λύση, διαμορφώνεται και αξιολογείται σε μία πλατφόρμα FPGA και εξωγενείς όπου κάθε αξιολόγηση λύσης γίνεται σε προσομοιώσεις. Σε αυτήν την εργασία παρουσιάζουμε μια ενδογενή υλοποίηση ΕΥΛ βασισμένη σε μια πλατφόρμα FPGA με επαναδιαμορφώσιμες υπερ-δομές. Το σύστημα αποτελείται από έναν Η/Υ που εκτελεί έναν εξελικτικό αλγόριθμο και από μία πλακέτα FPGA που συνδέεται με τον υπολογιστή μέσω μιας σειριακής θύρας επικοινωνίας. Η συσκευή FPGA διαμορφώνεται ως Καρτεσιανός πίνακας από προγραμματιζόμενα κελιά, πάνω στους διαθέσιμους λογικούς πόρους. Προτείνεται μια εμπρόσθια υπερ-δομή NxM. Ο εξελικτικός αλγόριθμος, σχεδιάστηκε να εξελίσσει ψηφιακά κυκλώματα, χρησιμοποιώντας μία NxM υπέρ-δομή FPGA, και βασίζεται στις αρχές του Καρτεσιανού Γενετικού Προγραμματισμού (ΚΓΠ). Ο αλγόριθμος ΚΓΠ εξελίσσει γονότυπους (κυκλώματα) τα οποία αποκωδικοποιούνται σε διαμορφώσεις πίνακα NxM, τα οποία υλοποιούνται και δοκιμάζονται.

4 Το Διαμορφώσιμο Καρτεσιανό Σχήμα (CCS). Αποτελείται από έναν 2Δ πίνακα με κελιά 2-εισόδων-1-εξόδου που διασυνδέονται με έναν κυλινδρικό τρόπο προς τα εμπρός. Το κυλινδρικό σχήμα διασύνδεσης διευκολύνει τη γεωμετρική τοποθέτηση ενός κυκλώματος στο πλέγμα. Οι μεταβλητές εισόδου κατανέμονται μεταξύ των κελιών της πρώτης στήλης από πολυπλέκτες εισόδου. Οι έξοδοι του κυκλώματος λαμβάνονται από τα κελιά της τελευταίας στήλης μέσα από μια σειρά προγραμματιζόμενων πολυπλεκτών. (1,1) (1,2) (1,3) (1,4) (1,5) (2,1) (2,2) (2,3) (2,4) (2,5) (3,1) (3,2) (3,3) (3,4) (3,5) (4,1) (4,2) (4,3) (4,4) (4,5) (5,1) (5,2) (5,3) (5,4) (5,5)

5 Κάθε κελί αποτελείται από έναν LUT (Look Up Table) 2-εισόδων υλοποιημένο από έναν πολυπλέκτη 4-σε-1, όπως φαίνεται στην εικόνα δίπλα. Το LUT είναι ικανό να υλοποιήσει συνολικά 16 διαφορετικές συναρτήσεις 2-εισόδων, συμπεριλαμβανομένων και των βασικών ψηφιακών πυλών.

6 16 λογικές συναρτήσεις αντιστοιχούν στις διαφορετικές δυαδικές τιμές των μοτίβων διαμόρφωσης 4-bit που χρησιμοποιούνται για κάθε κελί. Κάθε κελί μπορεί να διαμορφωθεί τυχαία ώστε να αντιπροσωπεύει μία από τις 16 διαφορετικές συναρτήσεις, χρησιμοποιώντας μία συμβολοσειρά διαμόρφωσης 4-bit. A και είναι οι είσοδοι των κελιών Σε μία εφαρμογή ΕΥΛ, οι συμβολοσειρές 4-bit, και οι αντίστοιχες συναρτήσεις επιλέγονται γενετικά.

7 Ένα αρχείο καταχωρητών χρησιμοποιείται για να αποθηκεύσει το σχήμα διαμόρφωσης. Αποτελείται από καταχωρητές 8-bit, συμβατούς με επικοινωνία των 8-bit που χρησιμοποιείται στην σειριακή θύρα. Ένας 4-bit καταχωρητής, χρησιμοποιείται για κάθε κελί της δομής. Επιπλέον, οι καταχωρητές διαμόρφωσης καθορίζουν τα its επιλογής των πολυπλεκτών εισόδου. Για να διαμορφώσουμε το πλέγμα 4-εισόδων, 4-εξόδων της προηγούμενης διαφάνειας, απαιτούνται συνολικά 88 its διαμόρφωσης που εμπεριέχονται σε 24 bytes: Για κάθε σειρά: 1 byte για πολυπλέκτες εισόδου, (2+2=4bits) + 4 bytes (4x4bits) για τα κελιά της γραμμής = 5 bytes (20 bits) για κάθε γραμμή, ή 20 bytes (80 bits) για 4 γραμμές. Επιπλέον 4 bytes (4 x 2 bits=8bits) για πολυπλέκτες εξόδου.

8

9 Η Γενιά 0 είναι συνήθως τυχαία Γενιά t Γενιά t + 1 Επιλογή Αναπαραγωγή Γονέας 1 Γονέας 2 Απόγονος 1 Απόγονος 2 Αναπαραγωγή μέσω γενετικού Ανασυνδυασμού (Crossover) Η Μετάλλαξη αλλάζει χρωμοσώματα με χαμηλή πιθανότητα

10 Για να εφαρμοστεί ο Εξελικτικός Αλγόριθμος, οι λύσεις πρέπει κωδικοποιηθούν σε μια μορφή DNA. Το αρχείο καταχωρητών κωδικοποιείται ως μία δυαδική συμβολοσειρά που αναπαριστά ένα γονότυπο. Ο ενοποιημένος γονότυπος αποτελείται από bits των γραμμών (Rows) και bits των Πολυπλεκτών Εξόδου. Κάθε Σειρά περιγράφεται από Inp.1 mux bits, Inp.2 mux bits και ένα αριθμό Row cell bits.

11 Συνάρτηση Ποιότητας (για ελαχιστοποίηση): If ( HammingDistance(S) > 0 ) Fitness(S) = 100 x HammingDistance(S) Else Fitness(S) = 100 x HammingDistance(S) + 1 x NumberOfGates(S) Πληθυσμός 1000 γονότυπων, που μετά από 125 γενιές μειώνεται στους 50. Επιλογή γονέων με τον Τροχό της Ρουλέτας Ομοιόμορφη διασταύρωση, Δυαδική μετάλλαξη με χαμηλή πιθανότητα ανά bit Αντικατάσταση όλων των γονέων με απόγονους σε κάθε γενιά, Όριο γενεών τουλάχιστον 500. Μηχανισμός ελιτισμού. Ένα αυτόματο σχήμα για προσαρμογή των πιθανοτήτων των τελεστών, Χρησιμοποιείται τελεστής "Επανα-Τυχαιοποίησης" κάθε 100 γενεές.

12 Κύκλωμα Αριθμός Πυλών 2 Εισόδων Αριθμός Εισόδων Αριθμός Συνδυασμών Εισόδων Αριθμός Εξόδων Αριθμός its Εξόδου Ημιαθροιστής Αποκωδικοποιητής 2 σε Πλήρης αθροιστής Πολλαπλασιαστής 2-bit Συγκριτής 2-bit Πολυπλέκτης 4-εισόδων

13 Κύκλωμα % επιτ. ΜΟ πυλών επιτ. Ελάχ. πύλες επιτ. Μέγ. πύλες επιτ. ΜΟ γενεών βέλτιστου ΜΟ γενεών επιτ. ΜΟ χρόνου εκτέλεσης εργασίας Ημιαθροιστής 100% 5, ,0 Αποκωδικοποιητής 2 σε 4 100% 11, ,9 Πλήρης αθροιστής 100% 9, ,8 Πολλαπλασιαστής 2-bit 40% 12, ,6 Συγκριτής 2-bit 40% 14, ,1 Πολυπλέκτης 4-εισόδων 10% ,8 Δέκα (10) εκτελέσεις έχουν πραγματοποιηθεί σε κάθε περίπτωση κυκλώματος.

14 Κύκλωμα % επιτ. ΜΟ πυλών επιτ. Ελάχ. πύλες επιτ. Μέγ. πύλες επιτ. ΜΟ γενεών βέλτιστου ΜΟ γενεών επιτ. ΜΟ χρόνου εκτέλεσης εργασίας Ημιαθροιστής 100% 13, ,8 Αποκωδικοποιητής 2 σε 4 100% 22, ,7 Πλήρης αθροιστής 90% 21, ,4 Πολλαπλασιαστής 2-bit 40% ,5 Συγκριτής 2-bit 70% 29, ,5 Πολυπλέκτης 4-εισόδων 60% 30, ,9 Δέκα (10) εκτελέσεις έχουν πραγματοποιηθεί σε κάθε περίπτωση κυκλώματος.

15 Σε αρκετές περιπτώσεις το σχήμα CCS-GA παράγει έναν αριθμό μη-συμβατικών λύσεων με ακόμα λιγότερες πύλες από ότι στις συμβατικές σχεδιάσεις. Στην περίπτωση ενός συγκριτή 2-bit το σχήμα CCS-GA βρήκε μια λύση με ελάχιστο αριθμό 11 πυλών, που μπορεί εύκολα να απλοποιηθεί, χρησιμοποιώντας το θεώρημα De-Morgan, σε 8 πύλες, ενώ οι συνηθισμένες σχεδιάσεις που υπάρχουν στην βιβλιογραφία χρησιμοποιούν 15 πύλες. 1 0 A< A> A= A1 A0

16 Σε αυτήν την εργασία παρουσιάζεται μια ενδογενής υλοποίηση Εξελικτικού Υλικού. Χρησιμοποιεί μία πλατφόρμα FPGA όπου μία προ-σχεδιασμένη δομή έχει διαμορφωθεί μαζί με λογική ελέγχου. Η υπέρ-δομή υλοποιείται ως ένα πλέγμα ΝxΜ κελιών που διασυνδέονται σε κυλινδρικό πλέγμα. Για τη διεργασία βελτιστοποίησης χρησιμοποιείται ένα Γενετικός Αλγόριθμος, που χρησιμοποιεί ειδική δυαδική κωδικοποίηση που ταιριάζει με τη διαμόρφωση του αρχείου καταχωρητών της υπέρ-δομής, και χαρακτηρίζεται από έναν αριθμό βελτιώσεων. Η προτεινόμενη υλοποίηση δοκιμάζεται με ένα σύνολο 6 βασικών ψηφιακών κυκλωμάτων σε δύο διαφορετικά μεγέθη πλέγματος με σκοπό να ελεγχθεί η ικανότητα και η ευελιξία της υπέρ-δομής. Τα αποτελέσματα του ελέγχου είναι υποσχόμενα: Η υλοποίηση καταφέρνει να βρει επιτυχείς λύσεις με μικρό αριθμό πυλών για όλα τα κυκλώματα και για τα δύο μεγέθη πλέγματος. Σε μελλοντική εργασία το κανάλι επικοινωνίας PC-FPGA, μπορεί να βελτιστοποιηθεί επιπλέον ώστε να επιτευχθούν γρηγορότεροι χρόνοι αξιολόγησης λύσεων. Επίσης, οι δοκιμές μπορούν να επεκταθούν σε πιο σύνθετα ψηφιακά κυκλώματα με περισσότερες πύλες, χρησιμοποιώντας μεγαλύτερες υπέρ-δομές.

17 [1] H. de Garis, Evolvable hardware: genetic programming of a Darwin machine, Artificial Neural Nets and Genetic Algorithms, Int. Conf. Innsbruck, Austria, Springer-Verlag, 1993, pp [2] T. Higuchi, T. Niwa, T. Tanaka, H. Iba, H. degaris, and T. Furuya, Evolving hardware with genetic learning: a first step towards building a Darwin machine, 2nd. Int. Conf. on the Simulation of Adaptive ehavior, MIT- Press, 1993, pp [3] A. Thompson, Exploring beyond the scope of human design: automatic generation of FPGA configurations through artificial evolution, 8th. Annual Advanced PLD & FPGA Conference 1998, pp [4] G. W. Greenwood, and A. M. Tyrell, Introduction to Evolvable Hardware: A Practical Guide for Designing Self- Adaptive Systems, IEEE-Press, [5] R. S. Zebulum, M. A. Pacheco, and M. M. Vellasco, Evolutionary Electronics: Automatic Design of Electronic Circuits and Systems by Genetic Algorithms, CRC-Press, [6] L. Sekanina, Evolvable Components, From Theory to Hardware Implementations, Springer-Verlag, [7] T. Higuchi, Y. Liu, and X. Yao, Evolvable hardware, Springer, [8] E. Sanchez, and M. Tomassini, Towards Evolvable Hardware: The Evolutionary Engineering Approach, Springer, [9] J. Torresen, A divide-and-conquer approach to evolvable hardware", Evolvable Systems:From iology to Hardware. 2nd. International Conf., ICES-98, vol.1478 of LNCS, Springer-Verlag, 1998, pp

18 [10] L. Sekanina, and S. Friedl, An evolvable combinational unit for FPGAs, Computing and Informatics, Vol.23, No.5, 2004, pp [11] Z. Vasicek, and L. Sekanina, An evolvable hardware system in Xilinx-Virtex-II-Pro FPGA, Int. J. Innovative Computing and Applications, Vol.1, No.1, 2007, pp [12] J. R. Koza, Genetic Programming: On the Programming of Computers by Means of Natural Selection, MIT Press, Cambridge, [13] W. anzhaf, P. Nordin, R.E. Keller, and F.D. Francone, Genetic Programming: An Introduction, Vol. 1, San Francisco: Morgan Kaufmann, [14] J. R. Koza, F.H. ennett III, D. Andre, M.A. Keane, and F. Dunlap, Automated synthesis of analog electrical circuits by means of genetic programming, Evol. Comp., IEEE Trans. on 1.2, 1997, pp [15] J. F. Miller, D. Job, and V.K. Vassilev, Principles in the evolutionary design of digital circuits part I, Genetic Programming and Evolvable Machines 1(1), Kluwer Academic Publishers, 2000, pp [16] J. J. Grefenstette and J. E. aker, How genetic algorithms work: a critical look at implicit parallelism, in J. David Schafer, ed., Proceedings of the Third International Conf. on Genetic Algorithms, San Mateo, CA, Morgan Kaufmann Pub, 1989, pp [17] C. Reis, J. A. T. Machado, and J.. Cunha, Logic circuits synthesis through genetic algorithms, in Proc. of the 6th WSEAS Int. Conf. on Evolutionary Computing, Lisbon, Portugal, 2005 pp

19 [18] J. F. Miller, and P. Thomson, Cartesian genetic programming, in: R. Poli, et. al., eds., EuroGP 2000, LNCS, vol. 1802,. Springer, Heidelberg, 2000, pp [19] J. F. Miller, Cartesian Genetic Programming, Springer, erlin Heidelberg, [20] J. F. Miller, and S. L. Smith, Redundancy and computational efficiency in Cartesian genetic programming, Evolutionary Computation, IEEE Transactions on 10.2, 2006, pp [21] S Kazarlis, J. Kalomiros, A. alouktsis and V. Kalaitzis, Evolving optimal digital circuits using Cartesian genetic programming with solution repair methods, Proceedings of the 2015 International Conference on Systems, Control, Signal Processing and Informatics (SCSI 2015), arcelona, Spain, April 7-9, 2015, pp [22] M. Morris Mano, M. D. Ciletti, Digital Design, 5th Edition, Prentice Hall, [23] L. Davis, Handbook of Genetic Algorithms, vol. 115, New York: Van Nostrand Reinhold, [24] D. E. Golberg, Genetic Algorithms in Search, Optimization and Machine Learning, Addion Wesley, [25] G. Sywerda, Uniform crossover in genetic algorithms, Proceedings of the 3rd International Conference on Genetic Algorithms, Morgan Kaufmann Publishers Inc., 1989, pp [26] V. Petridis and S. Kazarlis, Varying quality function in genetic algorithms and the cutting problem, Proc. of the 1st IEEE Conf. on Evolutionary Computation, IEEE Serv. Cent, 1994, vol. 1, pp

20 F =1 = 0 A +