Δυναμική συμπεριφορά των λογικών κυκλωμάτων MOS. Διάλεξη 10

Transcript

1 Δυναμική συμπεριφορά ων λογικών κυκλωμάων MOS Διάλεξη 10

2 Δομή ης διάλεξης Εισαγωγή Ανισροφέας NMOS με φορίο ύπου αραίωσης Ανισροφέας CMOS Διάφορα ζηήμαα Ασκήσεις

3 Δυναμική συμπεριφορά ων λογικών κυκλωμάων MOS Εισαγωγή 3

4 Εισαγωγή Σε προηγούμενες διαλέξεις παρουσιάσηκε η σαική σχεδίαση ων λογικών πυλών MOS Θα μελεήσουμε ην απόκριση σο πεδίο ου χρόνου Κάθε κόμβος έχει χωρηικόηα προς η γείωση και δεν μπορεί να μεαβάλλει ην άση ου σιγμιαία καθυσερήσεις Υπολογισμοί για χρόνο ανόδου, χρόνο καθόδου και μέση καθυσέρηση μεάδοσης 4

5 Οι χωρηικόηες σα λογικά κυκλώμαα Καηγορίες χωρηικοήων: Χωρηικόηες ανάμεσα σους ακροδέκες ων MOS ρανζίσορς (μη γραμμικές) Χωρηικόηα διασυνδέσεων Απλοποίηση ανάλυσης: συγχώνευση ων ανωέρω σε μια σαθερή ενεργή κομβική χωρηικόηα C 5

6 Δυναμική συμπεριφορά ων λογικών κυκλωμάων MOS Ανισροφέας NMOS με φορίο ύπου αραίωσης 6

7 Μεάβαση εξόδου από Low σε High Φόριση πυκνωή από V OL σε V DD =5V Ισοδύναμο κύκλωμα φόρισης 7

8 Μεάβαση εξόδου από Low σε High Οι σημανικές χρονικές σιγμές t 1, t 4 : καθορίζουν ο χρόνο ανόδου t 3 = PLH για σήμα εισόδου βημαική συνάρηση t : ο MOS αραίωσης μεαβαίνει από ην περιοχή κόρου σην γραμμική περιοχή 8

9 Υπολογισμός PLH Σον χρόνο t αλλάζει η διαφορική εξίσωση που περιγράφει ο κύκλωμα μημαικός υπολογισμός: = t = t + t t ( ) PLH 3 3 Ο φόρος ύπου αραίωσης ξεκινά σον κόρο και επειδή υ GS =0 i DSL = K L ( V ) TN L Το σοιχείο φόρου μένει σον κόρο για υ Ο <V DD +V TNL αφού υ DS =V DD -υ Ο Οχρόνοςt για να φάσει σο όριο ου κόρου είναι (φόριση με σαθερό ρεύμα): C C t = u( t) u( 0) V DD VTNL VOL i = + K V D L TNL ( ) [ ] 9

10 Υπολογισμός PLH Σο χρόνο t ως t 3, ο σοιχείο φόρου είναι ση γραμμική περιοχή, με υ GS =0, υ DS =V DD -υ C VDD uc idsl = KL 0 VTN L ( ) VDD uc duc Είναι: i οπόε: D = C dt V3 du t3 KL V + V = dt, V = V DD + V TNL, V V 3 = V V u V u t C 10 ( TNL ( DD c ))( DD c ) c DD OL Λύνονας: C VDD V3 + V TNL VDD V t3 t = ln KL ( VTNL ) VDD V + VTNL VDD V3 C V TNL V TNL t3 t = ln 4 1 = RonLCln 4 1 KL ( VTNL ) VDD VOL VDD VOL

11 Υπολογισμός PLH Όπου: R onl = K L 1 ( V ) TNL Συνολικά έχουμε για ο χρόνο PLH : PLH V V + V V = ( t3 t) + t = R ln 4 TNL onlc 1 + VDD VOL ( VTNL ) DD TNL OL 11

12 Υπολογισμός χρόνου ανόδου Τμημαικός υπολογισμός: r ( ) ( ) t = t t = t t t t Σον κόρο για t 1 ως t, ση γραμμική περιοχή για t ως t 4 V C (t )=V DD +V TNL, V 10% =V OL +0.1ΔV, V 90% =V DD -0.1ΔV Σον κόρο ο ρεύμα είναι σαθερό, ανίσοιχα με ον υπολογισμό PLH έχουμε: C t t1 = V DD + VTNL VOL + ΔV K L ( V ) TNL ( 0.1 ) Ση γραμμική περιοχή, λύνονας ανίσοιχη εξίσωση, όπως σον υπολογισμό PLH, έχουμε: C VTNL 0VTNL t4 t = ln 1 = RonLCln 1 KL( V TNL) 0.1ΔV ΔV Ο χρόνος ανόδου είναι λοιπόν: 0V VDD + VTNL VOL 0.1ΔV t ln TNL r = RonLC 1 V + Δ ( VTNL ) 1

13 Άσκηση Υπολογίσε ο χρόνο καθόδου και ο χρόνο PHL 13

14 Δυναμική συμπεριφορά ων λογικών κυκλωμάων MOS Ανισροφέας CMOS 14

15 Μεάβαση εξόδου από High σε Low Εκφόριση πυκνωή από V DD =5V σε V OL =0V Ισοδύναμο κύκλωμα εκφόρισης 15

16 Μεάβαση εξόδου από High σε Low Οι σημανικές χρονικές σιγμές t 1, t 4 : καθορίζουν ο χρόνο καθόδου t 3 = PHL για σήμα εισόδου βημαική συνάρηση t : ο MOS αραίωσης μεαβαίνει από ην περιοχή κόρου σην γραμμική περιοχή V OL =0 V OH =V DD 16

17 Υπολογισμός PHL Μέχρι ο χρόνο t, ο NMOS είναι σον κόρο (σαθερό ρεύμα), οπόε η διαφορική εξίσωση που περιγράφει ο κύκλωμα είναι: K n ( ) du u V C C + GS TN =, υc(0 ) = V OH = V DD dt υ C (t )=υ GS -V TN= V DD -V TN CV TN TN t = = R C Kn VDD VTN V V R onn = onn ( ) ( DD TN ) 1 ( ) K V V n DD TN RonnC C t = =, για VDD = 5 V, VTN = 1V 8K n V 17

18 Υπολογισμός PHL Για t>t, ο NMOS είναι ση γραμμική περιοχή. Διαφορική εξίσωση: υ GS =V DD, V =υ C (t )=V DD -V TN, V 3 =υ C (t 3 )=0.5(V DD +V OL ) Εξίσωση: 18 uc du Kn ugs VTN uc = C dt t V3 V du c VDD VTN uc u = c ( ( ) ) t t C t 3 C Kn dt C ( DD TN ) ( ) V V V V ln 3 3 = Kn( VDD VTN) V3 V VDD VTN C VDD V TN VDD V TN t3 t = ln 4 1 = RonnCln 4 1 Kn( VDD VTN) VDD + VOL VDD + VOL

19 Υπολογισμός PHL Επομένως ο χρόνος μεάδοσης PHL είναι: PHL VDD V TN = t3 = ( t3 t) + t = RonnC ln VDD + VOL 1 Για V TN =1V, V DD =5V, V OL =0: = 1.3R C = PHL onn 0.35C K n 19

20 Μεάβαση εξόδου από Low σε High Φόριση πυκνωή από V OL =0V σε V DD =5V Ισοδύναμο κύκλωμα φόρισης 0

21 Μεάβαση εξόδου από Low σε High Ίδια λειουργία, ανίσοιχες εξισώσεις με αυές ση μεάβαση High σε Low = 1.3R PLH onp C R onp = 1 ( + ) K V V p DD TP = PLH 0.35C K p 1

22 Μέση Καθυσέρηση Μεάδοσης Συμμερικός ανισροφέας: λόγοι W/L σο NMOS και PMOS ώσε να ανισαθμίζεαι η διαφορά σις κινηικόηες Μέση Καθυσέρηση Μεάδοσης ου συμμερικού ανισροφέα: p PHL + PLH = = PHL = 0.35C K n

23 Χρόνοι Ανόδου και Καθόδου Σε έναν ανισροφέα CMOS οι χρόνοι ανόδου και καθόδου είναι περίπου διπλάσιοι από ους ανίσοιχους χρόνους καθυσέρησης μεάδοσης t t r f = = PLH PHL 3

24 Δυναμική συμπεριφορά ων λογικών κυκλωμάων MOS Διάφορα ζηήμαα 4

25 Πύλες Ελάχισου Μεγέθους Διασασιολόγηση για σαθερή λογική καθυσέρηση (αρισερά) Αυξημένη επιφάνεια Χρήση μόνο σε κρίσιμο μονοπάι Διασασιολόγηση ελαχίσου μεγέθους (δεξιά) Οικονομία σην επιφάνεια (16F σε σχέση με 66.5F ) Χρήση όαν η καθυσέρηση δεν είναι ο κυριόερος σόχος 5

26 Πύλες Ελάχισου Μεγέθους Καθυσέρηση χειρόερης περίπωσης σην πύλη ελαχίσου μεγέθους NMOS: δύο ρανζίσορ ελαχίσου μεγέθους σε σειρά καθυσέρηση μεάδοσης από High σε Low είναι: = PHL PHL _ ref _ inverter PMOS: ρία ρανζίσορ ελαχίσου μεγέθους σε σειρά καθυσέρηση μεάδοσης από Low σε High είναι: 5 1 PLH = PLH _ ref _ inverter = 7.5PLH _ ref _ inverter 3 Μέση καθυσέρηση μεάδοσης: = = = 4.75 PLH PHL PLH _ ref _ inverter PLH _ ref _ inverter P P _ ref _ inverter

27 Γινόμενο Ισχύος Καθυσέρησης CMOS Γινόμενο Ισχύος Καθυσέρησης (PDP): PDP=P av p CMOS καανάλωση: κυρίαρχη πηγή η φόριση εκφόριση ης χωρηικόηας φόρου P av =CV DD f Συχνόηα μεαγωγής f=1/t με Τ t r +t a +t f +t b Για max f t a, t b είνουν σο μηδέν και χρόνοι ανόδου και καθόδου ανισοιχούν περίπου σο 80% ουολικούχρόνουμεαγωγής Για συμμερική σχεδίαση ανισροφέα: t ( ) r p T = = 5 p Καώερο όριο για ο PDP: CVDD CVDD PDP p = 5 p 5 Επιθυμούμε μικρή άση ροφοδοσίας και μικρή ενεργό χωρηικόηα φόρου 7

28 Δυναμική συμπεριφορά ων λογικών κυκλωμάων MOS Ασκήσεις 8

29 Άσκηση 1 Εκφώνηση (προς λύση) Μια λογική οικογένεια έχει γινόμενο καθυσέρησης-ισχύος ίσο με 100fJ. Αν μιαλογικήπύληκααναλίσκειισχύ100μw, ποια είναι η αναμενόμενη καθυσέρηση μεάδοσης ης λογικής πύλης; 9

30 Άσκηση Εκφώνηση (προς λύση) Ποιος είναι ο χρόνος ανόδου, ο χρόνος καθόδου και η μέση καθυσέρηση μεάδοσης ης πύλης NMOS σο παρακάω σχήμα, αν είναι C=0.5pF και V DD =5V; 30

31 Άσκηση 3 Εκφώνηση (προς λύση) Ποια είναι α μεγέθη ων transistor σον ανισροφέα NMOS με φόρο ύπου αραίωσης, αν πρέπει να οδηγήσει μια χωρηικόηα 1pF, με μια μέση καθυσέρηση μεάδοσης ίση με 3ns; Να υποθέσεε όι είναι V DD =3.0V και V OL =0.5V. Ποιοι είναι οι χρόνοι ανόδου και καθόδου για ον ανισροφέα αυό; Να χρησιμοποιήσεε V TNL =-3V (γ=0). 31

32 Άσκηση 4 Εκφώνηση Ποιος είναι ο χρόνος ανόδου, ο χρόνος καθόδου και η καθυσέρηση μεάδοσης για ένα ανισροφέα CMOS ελαχίσου μεγέθους, σον οποίο και οι δύο λόγοι W/L είναι /1; Να υποθέσεε μία χωρηικόηα φορίου ίση με 0.5pF και V DD =3.3V. 3

33 Άσκηση 4 Λύση Από ην εξίσωση 8.14 (Μικροηλεκρονική, Richard C. Jaeger, σελ.445) έχουμε: PHL PLH = = K K ' N ' P C V ln 4 V 1 + ( W / L) ( V V ) V N C DD TN V ln 4 ( W / L) ( V + V ) V P DD TP DD DD DD + V DD TN TP Ανικαθισώνας ις ιμές και με ην βοήθεια ου πίνακα έχουμε: PHL P = = 3.1nS, PHL + PLH PLH = 8.053ns = 5.637ns NMOS PMOS V TO 1V -1V γ 0.50 V 1/ 0.75 V 1/ φ F 0.60V 0.70V Κ 5μA/V 10μA/V 33

34 Άσκηση 5 Εκφώνηση Ποιά είναι α μεγέθη ων transistor σε ένα ανισροφέα CMOS, αν πρέπει να οδηγήσει μια χωρηικόηα 1 pf με μία μέση καθυσέρηση μεάδοσης ίση με 3ns; Να σχεδιάσεε ον ανισροφέα για ίσους χρόνους ανόδου και καθόδου. Να χρησιμοποιήσεε V DD =5V, V TN =1V και V TP =-1V. 34

35 Άσκηση 5 Λύση Από ην εξίσωση 8.14 (Μικροηλεκρονική, Richard C. Jaeger, σελ.445) για W/L=1 έχουμε: PHL PLH = 1.885nS, = 3.1ns Συνεπώς για να γίνουν και οι δύο χρόνοι ίσοι με 3 ns πρέπει: ( W / L) ( W / L) N P = = = =

36 Άσκηση 6 Εκφώνηση ΗπύληNOR ριών εισόδων ου παρακάω σχήμαος υλοποιείαι με transistor που έχουν όλα W/L=/1. Ποιά είναι η καθυσέρηση μεάδοσης για ην πύλη αυή, για μία χωρηικόηα φόρου ίση με 400 ff; Να υποθέσεε όι είναι V DD =5 V. Ποιά θα είναι η καθυσέρηση μεάδοσης ου ανισροφέα αναφοράς για C=400 ff; VDD 15/1 15/1 15/1 A B C OUT /1 /1 /1 36

37 Άσκηση 6 Λύση Από ην εξίσωση 8.14 (Μικροηλεκρονική, Richard C. Jaeger, σελ.445) για ον ανισροφέα με (W/L) N = και (W/L) P =5 έχουμε : PHL PLH P = =.577ns, =.577ns PHL + PLH =.577ns Σην συγκεκριμένη πύλη ο (W/L) N παραμένει αλλά ο (W/L) P γίνεαι /3. Συνεπώς έχουμε: PHL PLH P =.577ns, = 19.37ns = PHL + PLH = 10.95ns 37

38 Άσκηση 7 Εκφώνηση Να σχεδιάσεε ην χαρακηρισική ισχύος καθυσέρησης για ην οικογένεια ανισροφέων CMOS που βασίζεαι σε ένα ανισροφέα σον οποίο είναι (W/L) N =(W/L) P. Να υποθέσεε όι η χωρηικόηα φόρου είναι C=0. pf. Να χρησιμοποιήσεε V DD =5 V και να μεαβάλεε ην ισχύ αλλάζονας ους λόγους W/L. 38

39 Άσκηση 7 Λύση Από ην εξίσωση 8.14 (Μικροηλεκρονική, Richard C. Jaeger, σελ.445) για ον ανισροφέα με (W/L) N =1 και (W/L) P =1 έχουμε : PHL PLH P =.577ns, = 6.44ns = PHL + PLH = 4.51ns Το γινόμενο καθυσέρησης-ισχύος σ ένα ανισροφέα είναι σαθερό και ισούαι (εξ.8.4, Μικροηλεκρονική, Richard C. Jaeger, σελ. 460) με: CVDD PDP = = 1pJ 5 Η χαρακηρισική ισχύος καθυσέρησης δίνεαι από ην συνάρηση PDP P ( P ) = P και φαίνεαι σο διάγραμμα σην επόμενη διαφάνεια 39

40 Άσκηση 7 Λύση Delay (ns) Power (mw) 40

41 Πανεπισήμιο Παρών, Πολυεχνική Σχολή Τμήμα Ηλεκρολόγων Μηχανικών & Τεχνολογίας Υπολογισών Τομέας Ηλεκρονικής & Υπολογισών, Εργασήριο Ηλεκρονικών Εφαρμογών Η διάλεξη έγινε σο πλαίσιο ου προγράμμαος EΠΕΑΕΚ II από ο μεαπυχιακό φοιηή Παπαμιχαήλ Μιχαήλ για ο μάθημα ΨηφιακάΟλοκληρωμένα Κυκλώμαα και Συσήμαα Καθηγηής Κωνσανίνος Ευσαθίου