ΜΕΛΕΤΗ ΔΟΜΩΝ ΜΕΤΑΤΡΟΠΕΩΝ ΑΝΑΛΟΓΙΚΟΥ ΣΗΜΑΤΟΣ ΣΕ ΨΗΦΙΑΚΟ.

Transcript

1 ΠΑΝΕΠΙΣΤΗΜΙΟ ΠΑΤΡΩΝ ΠΟΛΥΤΕΧΝΙΚΗ ΣΧΟΛΗ ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ & ΤΕΧΝΟΛΟΓΙΑΣ Η/Υ ΤΟΜΕΑΣ ΗΛΕΚΤΡΟΝΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΗΛΕΚΤΡΟΝΙΚΩΝ ΕΦΑΡΜΟΓΩΝ ΔΙΠΛΩΜΑΤΙΚΗ ΕΡΓΑΣΙΑ ΤΟΥ ΚΑΡΑΒΙΤΗ ΚΩΝΣΤΑΝΤΙΝΟΥ Α. Μ: 5030 ΜΕΛΕΤΗ ΔΟΜΩΝ ΜΕΤΑΤΡΟΠΕΩΝ ΑΝΑΛΟΓΙΚΟΥ ΣΗΜΑΤΟΣ ΣΕ ΨΗΦΙΑΚΟ. ΕΠΙΒΛΕΠΩΝ ΚΑΘΗΓΗΤΗΣ: ΚΩΣΤΑΣ ΕΥΣΤΑΘΙΟΥ ΑΡΙΘΜΟΣ ΔΙΠΛΩΜΑΤΙΚΗΣ ΕΡΓΑΣΙΑΣ: ΠΑΤΡΑ 2008

2

3 Ως ελάχιστο δείγμα ευγνωμοσύνης θέλω να ευχαριστήσω τον κ. Κώστα Ευσταθίου για την αφιέρωση μεγάλου μέρους του χρόνου του και για την πολύτιμη βοήθειά του κατά την διάρκεια διεξαγωγής αυτής της διπλωματικής εργασίας. Οι γνώσεις και η εμπειρία που απέκτησα υπό την σωστή καθοδήγησή του, ήταν ανεκτίμητες και αποτελούν σημαντικά εφόδια για την περετέρω εξέλιξή μου στο αντικείμενο του Ηλεκτρολόγου Μηχανικού. Επίσης ευχαριστώ τον κ. Γ. Τζουρά για την βοήθειά του στην υλοποίηση της πλακέτας καθώς και τον κ. Γ. Κωνσταντινίδη για την ηθική συμπαράσταση που μου παρείχε. Τέλος ευχαριστώ τον μεταπτυχιακό φοιτητή Μ. Παπαμηχαήλ για την πολύτιμη βοήθειά του κατά την διαδικασία της υλοποίησης της πλακέτας. 1

4 2

5 ΠΡΟΛΟΓΟΣ Η παρούσα διπλωματική εργασία είχε σαν στόχο τον σχεδιασμό και την υλοποίηση τεσσάρων μετατροπέων από αναλογικό σε ψηφιακό σήμα και οι οποίοι είναι οι εξής: Ο Dual Slope Analog to Digital Converter. O Tracking Analog to Digital Converter. O Successive Approximation Analog to Digital Converter. O Algorithmic Analog to Digital Converter. Η παραπάνω υλοποίηση αποτελεί μέρος ενός μεγαλύτερου σχεδίου, που διεξάγεται στο Εργαστήριο Ηλεκτρονικών Εφαρμογών του τμήματος Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών του Πανεπιστημίου Πατρών. Στόχος της ιδέας αυτής είναι η δημιουργία ενός «εξ Αποστάσεως Ελεγχόμενου Εργαστηρίου Ηλεκτρονικών» (Remoted Monitored & Controled Laboratory), το οποίο αφενός δεν θα υστερεί σε τίποτα από τα συνηθισμένα εργαστήρια, αφετέρου θα είναι εύκολα προσπελάσιμο από οποιονδήποτε το θελήσει, αφού θα μπορεί να δουλέψει ακόμα και «κατ οίκον» μέσω του Διαδικτύου. 3

6 4

7 ΠΕΡΙΕΧΟΜΕΝΑ ΚΕΦΑΛΑΙΟ 1 ΕΙΣΑΓΩΓΗ ΤΟ ΘΕΜΑ ΤΗΣ ΔΙΠΛΩΜΑΤΙΚΗΣ ΕΡΓΑΣΙΑΣ Η ΙΔΕΑ ΤΟΥ RMC-LAB ΕΡΓΑΛΕΙΑ ΠΟΥ ΧΡΗΣΙΜΟΠΟΙΗΘΗΚΑΝ ΚΕΦΑΛΑΙΟ 2 ΒΑΣΙΚΑ ΧΑΡΑΚΤΗΡΙΣΤΙΚΑ ΤΩΝ DATA CONVERTERS ΙΔΑΝΙΚΟΣ D/A CONVERTER ΙΔΑΝΙΚΟΣ Α/D CONVERTER ΘΟΡΥΒΟΣ ΚΒΑΝΤΙΣΜΟΥ SIGNED CODES ΒΑΣΙΚΕΣ ΠΑΡΑΜΕΤΡΟΙ ΤΩΝ DATA CONVERTERS ΚΕΦΑΛΑΙΟ 3 NYQUIST RATE DIGITAL TO ANALOG CONVERTERS DECODER-BASED CONVERTERS RESISTOR STRING CONVERTER FOLDED RESISTOR STRING CONVERTER MULTIPLE R-STRING CONVERTER SIGNED OUTPUTS BINARY SCALED CONVERTERS BINARY WEIGHTED RESISTOR CONVERTERS REDUCED RESISTANCE RATIO LADDERS R-2R-BASED CONVERTER CHARGE-REDISTRIBUTION SWITCHED-CAPACITOR CONVERTER CURRENT-MODE CONVERTER GLITCHES THERMOMETER-CODE CONVERTERS THERMOMETER-CODE CURRENT-MODE D/A CONVERTERS SINGLE SUPPLY POSITIVE OUTPUT DAC DYNAMICALLY MATCHED CURRENT SOURCES HYBRID CONVERTERS RESISTOR-CAPACITOR HYBRID CONVERTERS SEGMENTED CONVERTERS ΚΕΦΑΛΑΙΟ 4 ΠΕΡΙΓΡΑΦΗ ΤΩΝ A/D CONVERTERS ΠΟΥ ΜΕΛΕΤΗΘΗΚΑΝ FLASH CONVERTERS ΠΑΡΑΜΕΤΡΟΙ ΣΧΕΔΙΑΣΗΣ ΤΩΝ FLASH A/D ΜΕΤΑΤΡΟΠΕΩΝ TWO-STEP A/D CONVERTERS INTERPOLATING CONVERTERS FOLDING A/D CONVERTERS PIPELINED A/D CONVERTERS ΚΕΦΑΛΑΙΟ 5 ΠΕΡΙΓΡΑΦΗ ΤΩΝ A/D CONVERTERS ΠΟΥ ΥΛΟΠΟΙΗΘΗΚΑΝ

8 5.1 DUAL SLOPE A/D CONVERTER TRACKING ANALOG TO DIGITAL CONVERTER ΕΞΟΜΟΙΩΣΗ ΤΗΣ ΛΕΙΤΟΥΡΓΙΑΣ ΤΟΥ TRACKING A/D Ο ΒΕΛΤΙΩΜΕΝΟΣ TRACKING A/D CONVERTER Η ΛΕΙΤΟΥΡΓΙΑ ΤΟΥ ΒΕΛΤΙΩΜΕΝΟΥ TRACKING A/D ΕΞΟΜΟΙΩΣΗ ΤΗΣ ΛΕΙΤΟΥΡΓΙΑΣ ΤΟΥ ΒΕΛΤΙΩΜΕΝΟΥ TRACKING A/D CONVERTER ΣΥΓΚΡΙΣΗ ΤΩΝ ΔΥΟ TRACKING A/D CONVERTERS SUCCESIVE APPROXIMATION ANALOG TO DIGITAL CONVERTER ALGORITHMIC A/D CONVERTER ΚΕΦΑΛΑΙΟ 6 Η ΕΠΙΚΟΙΝΩΝΙΑ ΤΟΥ ΣΥΣΤΗΜΑΤΟΣ ΜΕ ΤΟΝ ΥΠΟΛΟΓΙΣΤΗ Η ΠΑΡΑΛΛΗΛΗ ΘΥΡΑ ΤΟΥ ΥΠΟΛΟΓΙΣΤΗ Ο ENCHANCED PARRALLEL PORT MODE-EPP MODE Ο STANDARD PARALLEL PORT MODE (SPP) ΤΟ ΠΡΩΤΟΚΟΛΛΟ ΕΠΙΚΟΙΝΩΝΙΑΣ ΥΛΟΠΟΙΗΣΗ ΤΟΥ ΠΡΩΤΟΚΟΛΛΟΥ ΕΠΙΚΟΙΝΩΝΙΑΣ-ΔΙΑΜΟΡΦΩΣΗ ΤΟΥ PLD.108 ΚΕΦΑΛΑΙΟ 7 ΤΟ HARDWARE ΥΛΟΠΟΙΗΣΗΣ ΤΩΝ ANALOG TO DIGITAL CONVERTERS ΤΑ ΒΑΣΙΚΑ ΜΕΡΗ ΣΧΕΔΙΑΣΜΟΥ ΤΟΥ ΣΥΣΤΗΜΑΤΟΣ ΤΩΝ A/D CONVERTERS ΤΟ ΤΜΗΜΑ ΔΙΕΠΑΦΗΣ ΤΟΥ ΣΥΣΤΗΜΑΤΟΣ Η ΜΟΝΑΔΑ ΕΛΕΓΧΟΥ ΤΟΥ ΣΥΣΤΗΜΑΤΟΣ-CONTROL UNIT ΤΟ ΤΜΗΜΑ ΕΦΑΡΜΟΓΗΣ ΤΟΥ ΣΥΣΤΗΜΑΤΟΣ ΤΩΝ ΜΕΤΑΤΡΟΠΕΩΝ ΤΟ ΑΝΑΛΟΓΙΚΟ ΤΜΗΜΑ ΤΟΥ DUAL-SLOPE ANALOG TO DIGITAL CONVERTER ΤΟ KOINO ΑΝΑΛΟΓΙΚΟ ΤΜΗΜΑ ΤΟΥ SUCCESSIVE APPROXIMATION ΚΑΙ ΤΟΥ TRACKING ANALOG TO DIGITAL CONVERTER ΤΟ ΑΝΑΛΟΓΙΚΟ ΤΜΗΜΑ ΤΟΥ ΑΛΓΟΡΙΘΜΙΚΟΥ ANALOG TO DIGITAL CONVERTER Η ΣΥΝΟΛΙΚΗ ΔΙΑΣΥΝΔΕΣΗ ΤΩΝ ΕΠΙΜΕΡΟΥΣ ΤΜΗΜΑΤΩΝ ΚΑΙ Η ΥΛΟΠΟΙΗΣΗ ΤΗΣ ΚΑΡΤΑΣ ΤΟΥ ΣΥΣΤΗΜΑΤΟΣ ΤΩΝ A/D ΜΕΤΑΤΡΟΠΕΩΝ ΚΕΦΑΛΑΙΟ 8 ΣΧΕΔΙΑΣΜΟΣ ΚΑΙ ΟΡΓΑΝΩΣΗ ΤΗΣ ΕΣΩΤΕΡΙΚΗΣ ΔΟΜΗΣ ΤΟΥ FPGA ΕΙΣΑΓΩΓΗ ΣΤΗΝ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΜΟΥ ΨΗΦΙΑΚΩΝ ΚΥΚΛΩΜΑΤΩΝ Η ΜΕΘΟΔΟΣ ΠΡΟΓΡΑΜΜΑΤΙΣΜΟΥ ΤΗΣ ΣΥΣΚΕΥΗΣ Η ΜΟΝΑΔΑ ΑΠΟΚΩΔΙΚΟΠΟΙΗΣΗΣ ΕΝΤΟΛΩΝ ΚΑΙ ΟΙ ΕΣΩΤΕΡΙΚΟΙ ΚΑΤΑΧΩΡΗΤΕΣ ΤΟΥ FPGA ΤΟ ΨΗΦΙΑΚΟ TMHMA ΤΟΥ SUCCESSIVE APPROXIMATION ANALOG TO DIGITAL CONVERTER Ο SUCCESSIVE APPROXIMATION REGISTER Ο ΕΛΕΓΧΟΣ ΤΟΥ ΣΥΣΤΗΜΑΤΟΣ ΤΟΥ SUCCESSIVE APPROXIMATION A/D CONVERTER. ΤΟ ΤΕΛΙΚΟ ΣΧΕΔΙΟ ΤΟ ΨΗΦΙΑΚΟ ΤΜΗΜΑ ΤΟΥ DUAL-SLOPE ANALOG TO DIGITAL CONVERTER ΤΟ ΨΗΦΙΑΚΟ ΤΜΗΜΑ ΤΟΥ ΑΛΓΟΡΙΘΜΙΚΟΥ A/D CONVERTER

9 8.7 ΤΟ ΨΗΦΙΑΚΟ ΜΕΡΟΣ ΤΩΝ TRACKING A/D CONVERTERS ΚΕΦΑΛΑΙΟ 9 ΜΕΤΡΗΣΕΙΣ ΚΑΙ ΑΠΟΤΕΛΕΣΜΑΤΑ ΕΙΣΑΓΩΓΗ Ο DUAL-SLOP ANALOG TO DIGITAL CONVERTER Ο ΔΙΟΡΘΩΜΕΝΟΣ DUAL-SLOPE A/D CONVERTER Η ΑΠΟΡΡΙΨΗ ΤΟΥ ΘΟΡΥΒΟΥ Ο SUCCESSIVE APPROXIMATION A/D CONVERTER Ο ALGORITHMIC A/D CONVERTER Ο ΑΠΛΟΣ ΚΑΙ Ο ΒΕΛΤΙΩΜΕΝΟΣ TRACKING A/D CONVERTER ΠΑΡΑΡΤΗΜΑ

10 8

11 ΚΕΦΑΛΑΙΟ 1 ΕΙΣΑΓΩΓΗ 1. 1 ΤΟ ΘΕΜΑ ΤΗΣ ΔΙΠΛΩΜΑΤΙΚΗΣ ΕΡΓΑΣΙΑΣ Η ΙΔΕΑ ΤΟΥ RMC-LAB ΕΡΓΑΛΕΙΑ ΠΟΥ ΧΡΗΣΙΜΟΠΟΙΗΘΗΚΑΝ. 13 9

12 10

13 1.1 ΤΟ ΘΕΜΑ ΤΗΣ ΔΙΠΛΩΜΑΤΙΚΗΣ ΕΡΓΑΣΙΑΣ. Το θέμα αυτής της διπλωματικής εργασίας είναι: 1) Η μελέτη των Data Converters και των βασικών χαρακτηριστικών τους. 2) Ο σχεδιασμός και η υλοποίηση των εξής Analog to Digital Converters: Dual Slope Analog To Digital Converter. Successive Approximation Analog To Digital Converter. Tracking Analog To Digital Converter. Algorithmic Analog To Digital Converter. Η υλοποίηση των παραπάνω μετατροπέων έγινε σε μία πλακέτα τυπωμένου κυκλώματος. Αυτή η πλακέτα αποτελεί μια δοκιμαστική κάρτα, η οποία με τις κατάλληλες τροποποιήσεις θα μπορέσει να ενσωματωθεί πλήρως στο RMC Lab. Έτσι το ηλεκτρονικό εργαστήριο θα εμπλουτιστεί με την συσκευή των A/D Converters, επεκτείνοντας ταυτόχρονα και το φάσμα των πειραμάτων που μπορούν να γίνονται στο RMC Lab. Τέλος, αξίζει να σημειώσουμε ότι δημιουργήσαμε και έναν βελτιωμένο Tracking A/D Converter, ο οποίος μπορεί και μετατρέπει την τάση εισόδου του με πολύ πιο μεγάλη ταχύτητα από τον αντίστοιχο μετατροπέα που συναντήσαμε στην βιβλιογραφία και αυτός ο μετατροπέας αποτελεί μέρος της κάρτας μας. 11

14 1.2 Η ΙΔΕΑ ΤΟΥ RMC LAB. Η υλοποίηση ενός «Ηλεκτρονικού Εργαστηρίου» αποτέλεσε την ιδέα πάνω στην οποία στηρίχτηκαν μια ομάδα διπλωματικών εργασιών. Σκοπός τους ήταν να κάνουν πιο προσιτή τη χρήση των οργάνων που συναντάμε σε ένα εργαστηριακό περιβάλλον, με τη βοήθεια του ηλεκτρονικού υπολογιστή. Το RMC Lab μπορεί πολύ εύκολα και με μικρό κόστος να αντικαταστήσει το υψηλών απαιτήσεων εργαστήριο, ενώ μπορεί να εγκατασταθεί ακόμα και στο σπίτι μας. Κάτι τέτοιο θα βοηθήσει στην εξοικείωση του Ηλεκτρολόγου Μηχανικού με πειράματα και εφαρμογές, που παλιότερα είχε τη δυνατότητα να κάνει μόνο στο εργαστήριο. Κάθε ένα από αυτά τα όργανα θα υλοποιείται πάνω σε μία κάρτα η οποία θα συνδέεται με ένα PC μέσω της παράλληλης θύρας του. Όλες οι κάρτες θα τοποθετούνται μέσα σε ένα ειδικά διαμορφωμένο κουτί, έτσι το ηλεκτρονικό εργαστήριο στην τελική του μορφή θα είναι ένα ξεχωριστό περιφεριακό που θα μπορεί να συνδέεται είτε εσωτερικά είτε εξωτερικά στον υπολογιστή. Πολύ εύκολα θα μπορεί επίσης να γίνει και η επέκτασή του, προσθέτοντας ή αφαιρώντας κάρτες από το κουτί κάθε φορά που το απαιτούν οι ανάγκες μας. Οι προδιαγραφές σύμφωνα με τις οποίες σχεδιάστηκε τo RMC Lab, μας δίνουν τή δυνατότητα να λειτουργούν ταυτόχρονα μέχρι και 16 τέτοιες συσκευές, αριθμός υπερ αρκετός γιά τις ανάγκες μας. Ο χρήστης θα ελέγχει τις συσκευές από τον υπολογιστή, μέσα από ένα περιβάλλον Windows ειδικά διαμορφωμένο για κάθε μία. Η μόνη απαίτηση για τη λειτουργία του RMC Lab είναι ένα PC που διαθέτει λειτουργικό σύστημα Windows. Κάτι τέτοιο βρίσκεται σήμερα σχεδόν παντού και κάνει έτσι εφικτή τη λειτουργία του ηλεκτρονικού εργαστηρίου ακόμα στο σπίτι μας. Τα βασικά πλεονεκτήματα που έχει η ιδέα αυτή, όπως είπαμε και παραπάνω, είναι το μικρό κόστος και ο ελάχιστος χώρος που καταλαμβάνουν τα όργανα του RMC Lab, σε σχέση με τα κοινά όργανα που υπάρχουν στο εργαστήριο, χωρίς ομως κάτι τέτοιο να συνεπάγεται ανάλογη μείωση της ποιότητάς τους. Οι υπολογιστές στις ημέρες μας έχουν συνεισφέρει πολλά σε όλους τους τομείς και τους χώρους εργασίας. Πιστεύουμε ότι μια τέτοια προσπάθεια είναι μια ακόμη χρήσιμη εφαρμογή των ηλεκτρονικών υπολογιστών στο εργαστηριακό χώρο του ηλεκτρολόγου μηχανικού. 12

15 1.3 ΕΡΓΑΛΕΙΑ ΠΟΥ ΧΡΗΣΙΜΟΠΟΙΗΘΗΚΑΝ. Για το σχεδιασμό όσο και για την υλοποίηση του συστήματος των μετατροπέων A/D χρησιμοποιήθηκαν κάποια αναπτυξιακά εργαλεία, τα οποία επιλέχθηκαν έτσι ώστε να μας εξυπηρετούν και να ικανοποιούν τις απαιτήσεις μας. Αυτές ήταν η κατασκευή του board στο οποίο βρίσκεται όλο το σύστημά μας, καθώς επίσης και ορισμένες συσκευές για τις οποίες απαιτείται ο προγραμματισμός τους πριν χρησιμοποιηθούν. Οι συσκευές αυτές είναι ένα PLD της ATMEL και ένα FPGA της ALTERA το EPF8452ALC84 3, τα οποία απαιτούν συγκεκριμένο software των αντίστοιχων εταιριών για να μπορέσουν να χρησιμοποιηθούν σε εφαρμογές. Πιο συγκεκριμένα τα εργαλεία που χρησιμοποιήσαμε είναι τα παρακάτω: Το ORCAD και συγκεκριμένα το PSpice (Version 9. 2) με την βοήθεια του οποίου εξομοιώσαμε κάποια χρήσιμα αναλογικά κυκλώματα. Το Matlab (Version 6. 5) με το οποίο εξομοιώσαμε αρκετές φορές τον αλγόριθμο λειτουργίας του βελτιωμένου Tracking A/D Converter μέχρι να καταλήξουμε στην τελική του μορφή. Το σχεδιαστικό πακέτο MAX+PLUS II της Altera (Version 7. 22), με το οποίο έγινε ο σχεδιασμός και η εξομοίωση των ψηφιακών κυκλωμάτων στο FPGA, που χρησιμοποιήσαμε. Όλα τα σχηματικά των ψηφιακών κυκλωμάτων που παρουσιάζονται στη διάρκεια της διπλωματικής, δημιουργήθηκαν στον Schematic Editor του προγράμματος. Κάποια από τα κυκλώματα μάλιστα έγιναν σε γλώσσα περιγραφής υλικού της ALTERA (AHDL) καθώς και σε γλώσσα περιγραφής υλικού VHDL, τα οποία συνδυάστηκαν με τα σχηματικά διαγράμματα, προκειμένου να γίνει πιο εύκολος ο σχεδιασμός. Με τον compiler που διαθέτει δημιουργήθηκε και το αρχείο που χρησιμοποιήσαμε για να κάνουμε το configuration της συσκευής πάνω στο board. Το Advanced Schematic Capture (Version ) από την PROTEL, που χρησιμοποιήθηκε, σαν πρώτο βήμα, για τη δημιουργία των κυκλωμάτων του συστήματος σε σχηματικά διαγράμματα. Το Advaced PCB Design (Version ) από την PROTEL που χρησιμοποιήθηκε για την τοποθέτηση όλων των εξαρτημάτων πάνω στην πλακέτα. Έτσι έγινε το επόμενο βήμα όπου καθορίστηκε η τοπολογία των συσκευών σε πραγματικές διαστάσεις. Το Advanced PCB Router (Version ) από την PROTEL, με το οποίο έγινε η μετατροπή των λογικών συνδέσεων, μεταξύ των εξαρτημάτων, σε αγώγιμες γραμμές πάνω στην πλακέτα. Με τη βοήθεια του Router καθορίσαμε σημαντικές παραμέτρους, όπως τα πάχη των γραμμών και τα μεγέθη των vias έτσι ώστε να αποφευχθούν ανεπιθύμητα βραχυκυκλώματα. Αυτό ήταν και το τελικό βήμα στο σχεδιασμό της πλακέτας, το οποίο μας έδωσε τη δυνατότητα να την κατασκευάσουμε. 13

16 14

17 ΚΕΦΑΛΑΙΟ 2 ΒΑΣΙΚΑ ΧΑΡΑΚΤΗΡΙΣΤΙΚΑ ΤΩΝ DATA CONVERTERS ΙΔΑΝΙΚΟΣ D/A CONVERTER ΙΔΑΝΙΚΟΣ Α/D CONVERTER ΘΟΡΥΒΟΣ ΚΒΑΝΤΙΣΜΟΥ SIGNED CODES ΒΑΣΙΚΕΣ ΠΑΡΑΜΕΤΡΟΙ ΤΩΝ DATA CONVERTERS 26 15

18 16

19 2.1 Ιδανικός D/A converter Στο Σχ.2.1 παρουσιάζουμε το διάγραμμα του DAC στον οποίο μία δυαδική λέξη εισόδου N bit συνδυάζεται με την τάση αναφοράς Vref για να καθορίσει την αναλογική έξοδο του DAC. Η λέξη εισόδου είναι της μορφής: 1 2 N Bin = b1 2 + b b N 2 ενώ η έξοδος θα είναι μία τιμή τάσης ή ρεύματος. Επομένως η έξοδος μπορεί να εκφραστεί μαθηματικά: 1 2 N V out = Vref( b1 2 + b bn 2 ) = VrefBin. H μικρότερη μεταβολή τάσης η οποία μπορεί να υπάρξει στην έξοδο του DAC προκύπτει όταν το λιγότερο σημαντικό ψηφίο (LSB) στην ψηφιακή λέξη μεταβάλλεται από λογικό 0 σε λογικό 1. Αυτή η ελάχιστη μεταβολή τάσης αναφέρεται επίσης και σαν ανάλυση του μετατροπέα (resolution of the converter) και δίνεται από την σχέση: V LSB V = 2 ref N 1 LSB= 2 1N Σχ.2.1: Ένα σχηματικό διάγραμμα που αναπαριστά τον Digital to Analog Converter. Η χαρακτηριστική εισόδου εξόδου παρατίθεται στο σχήμα 2.2 για N=2bits. Πρέπει να τονίσουμε ότι η μέγιστη τάση εξόδου δεν ισούται με την Vref αλλά είναι μικρότερη κατά Vlsb δηλαδή: N Vref ( 1 2 ) = V V ref lsb 17

20 Σχ.2.2: Η χαρακτηριστική εισόδου εξόδου του ιδανικού DAC Στα παραπάνω είδαμε ότι ο ιδανικός DAC δέχεται ψηφιακές λέξεις θετικού προσήμου και ποτέ αρνητικού. Ένας τέτοιος DAC ονομάζεται unipolar converter. Αντίθετα οι signed converters μπορούν να δεχτούν ως εισόδους και να παράγουν εξόδους θετικού και αρνητικού προσήμου. Η κύρια απαίτηση για την υλοποίησή τους είναι να γνωρίζουμε τον τύπο αναπαράστασης των αρνητικών αριθμών σε ψηφιακές λέξεις (συμπλήρωμα του 1, συμπλήρωμα του 2, κ. α). 18

21 2.2 Ιδανικός Α/D converter Το διάγραμμα του ADC παρατίθεται στο Σχ.2.3, όπου Βout είναι η ψηφιακή λέξη εξόδου που προκύπτει από τον συνδυασμό της τάσης εισόδου Vin και της τάσης αναφοράς Vref. Η ψηφιακή λέξη εξόδου είναι ένα δυαδικό κλάσμα το οποίο αναπαριστά το λόγο μεταξύ της άγνωστης τάσης εισόδου και της τάσης αναφοράς. Σχ.2.3: Ένα σχηματικό διάγραμμα που αναπαριστά τον Analog to Digital Converter. Στο Σχ.2.4 απεικονίζεται η σχέση εισόδου εξόδου για έναν ιδανικό μετατροπέα Α/D 2 bit. Καθώς η είσοδος αυξάνεται από 0 έως Vref, η δυαδική λέξη εξόδου κλιμακώνεται από 00 σε 11. Εκτός από τις τιμές 00 και 11 ο κώδικας εξόδου είναι σταθερός για μια περιοχή τάσης ίση με 1LSB του ADC, στην περίπτωσή μας Vref/4. Καθώς η τάση εισόδου αυξάνεται, ο κώδικας εξόδου πρώτα υποεκτιμά την τάση εισόδου και μετά υπερεκτιμά την τάση εισόδου. Αυτό το σφάλμα είναι γνωστό ως σφάλμα κβαντισμού (quantization error). Για έναν δεδομένο κωδικό εξόδου γνωρίζουμε ότι η τιμή της τάσης εισόδου βρίσκεται κάπου μέσα σε ένα διάστημα κβαντοποίησης ίσο με 1 LSB. Σχ.2.4: Η σχέση εισόδου εξόδου για έναν ιδανικό μετατροπέα Α/D 2 bit. Το κύκλωμα ενός ιδανικού ADC θα πρέπει να είναι σχεδιασμένο ώστε να εκλέγονται οι τιμές των bit στη δυαδική λέξη, οι οποίες θα ελαχιστοποιούν το μέτρο του σφάλματος κβαντισμού π.χ μεταξύ της άγνωστης τάσης εισόδου και του πλησιέστερου κβαντοποιημένου επιπέδου τάσης: 19

22 ref 1 2 N N V ( b 2 + b b 2 ) = V ± V VL SB Vx VLSB in x 20

23 2.3 Θόρυβος κβαντισμού. Όπως αναφέρθηκε σφάλματα κβαντισμού συμβαίνουν ακόμα και στους ιδανικούς ADC. Σε αυτήν την παράγραφο μοντελοποιούμε το σφάλμα κβαντισμού σύμφωνα με την διάταξη του Σχ.2.5. Σχ.2.5: Κύκλωμα μοντελοποίησης του σφάλματος κβαντισμού Η τάση V1, που εμπεριέχει σφάλμα κβαντοποίησης, αντιστοιχεί στο άθροισμα της Vin και του επιπρόσθετου σήματος κβαντοποίησης Vq. V 1 =Vq+Vin. Για να κατανοήσουμε την συμπεριφορά του σήματος του θορύβου κβαντισμού θεωρούμε στην είσοδο της διάταξης του παραπάνω σχήματος την τάση Vin=Kt, όπου Κ μία σταθερά. Μια τέτοια είσοδος ονομάζεται είσοδος «ράμπα» και η έξοδος του D/A Converter φαίνεται μαζί με την Vin στο Σχ.2.6, όπου είναι κλιμακωτής μορφής. Σχ.2.6: Η έξοδος του κυκλώματος του σχήματος 2.5 εφαρμόζοντας είσοδο «ράμπα». Παίρνοντας την διαφορά των δύο αυτών σημάτων καταλήγουμε στην Vq η οποία είναι ένα μέτρο του σφάλματος κβαντισμού. Επίσης σημειώνουμε ότι η Vq είναι φραγμένη στις τιμές ±Vlsb/2 και θα περιορίζεται από αυτές τις τιμές για οποιαδήποτε είσοδο Vin. H μέση τιμή της Vq είναι προφανώς 0, όμως η rms τιμή της είναι διάφορη του μηδενός και συγκεκριμένα: 21

24 V 1/ 2 1 T / T / 2 Q( rms) = V dt = T / 2 Q T / 2 T VLSB V Q( rms) =. 12 T V 2 LSB t T 2 dt 1/ 2 V = T 2 LSB 3 ( T / 2) 3 3 ( T / 2) 3 3 1/ 2 Σχ.2.7: H διακύμανση της Vq Βλέπουμε λοιπόν ότι η rms τιμή της Vq είναι ανάλογη της Vlsb που σχετίζεται με τον αριθμό των bit του μετατροπέα. Στην γενική περίπτωση που έχουμε μια τυχαία είσοδο οποιαδήποτε μορφής το σήμα εισόδου μεταβάλλεται ταχέως, με αποτέλεσμα η Vq να είναι μια τυχαία μεταβλητή που περιορίζεται ως: Vlsb/2<Vq<Vlsb/2. Η συνάρτηση που χαρακτηρίζει το σήμα σφάλματος είναι μια σταθερή συνάρτηση που φαίνεται στο Σχ.2.8. Η μέση τιμή της βρίσκεται να είναι μηδενική σύμφωνα με την σχέση: V Q + 1 = xf ( ) = Q x dx V + VLSB / 2 ( avg) xdx = LSB VLSB / 2 και η rms τιμή της δίνεται στην παρακάτω σχέση: 0 V Q( rms) 1/ = x fe( x) dx = V LSB + VLSB VLSB / 2 / 2 2 x dx 1/ 2 VLSB =

25 Σχ.2.8: Το σήμα σφάλματος Σημαντικό στοιχείο είναι ότι η Vlsb υποδιπλασιάζεται για κάθε επιπρόσθετο bit ενώ η Vref παραμένει σταθερή. Σαν αποτέλεσμα, ο θόρυβος κβαντισμού μειώνεται κατά 6 db για κάθε επιπρόσθετο bit στον ADC. Καταλήγουμε λοιπόν, ότι μπορεί να βρεθεί ο καλύτερος πιθανός λόγος SNR για έναν αριθμό από bits ενός ιδανικού ADC. Για παράδειγμα θεωρούμε ότι η Vin ισούται με τάση εισόδου που κυμαίνεται από 0V έως Vref και ενεργεί μόνο η ac συνιστώσα της. Ο SNR βρίσκεται: Vin( rms) Vref / 12 N SNR = 20log = 20log = 20log( 2 ) = 6.02NdB V Q( rms) VLSB / 12 Aν έχουμε όμως ένα σήμα εισόδου ημιτονοειδούς μορφής καταλήγουμε στις σχέσεις: Ac συνιστώσα= Vref/(2 2) V SNR = 20log V V SNR = 20log V in( rms) Q( rms) ref LSB 3 SNR = 20 log 2 2 / 2 / N 2 12 SNR = 6.02N dB. Συμπεραίνουμε λοιπόν ότι ο SNR του ημιτονοειδούς σήματος εισόδου υπερέχει κατά 1,76 db. 23

26 2.4 Signed codes Σε πολλές εφαρμογές είναι χρήσιμο να κατασκευαστούν μετατροπείς δεδομένων που θα αποκρίνονται και για θετικά και για αρνητικά αναλογικά σήματα εισόδου, όπως επίσης να παράγουν ή να δέχονται στην είσοδό τους ψηφιακές λέξεις και των δύο προσήμων. Αυτοί οι μετατροπείς ονομάζονται signed converters και συνήθως το πλάτος του αναλογικού σήματος είναι ±0, 5Vref. Για τις ψηφιακές λέξεις χρησιμοποιούνται οι ακόλουθες τεχνικές αναπαράστασης προσημασμένων αριθμών. Signed magnitude Για αρνητικούς αριθμούς όλα τα bit είναι τα ίδια όπως και στους θετικούς εκτός από το MSB, που για αρνητικούς αριθμούς είναι ίσο με λογικό 1. Π.χ, ο αριθμός 5 είναι 0101 και ο 5 είναι s complement Όταν ο αριθμός είναι αρνητικός παριστάνεται με την αναστροφή όλων των δυαδικών ψηφίων του αντίστοιχου θετικού. Το MSB των θετικών αριθμών είναι πάντα 0. Offset binary Κατά αυτή την μέθοδο ο μεγαλύτερος αρνητικός αριθμός παριστάνεται με το 0000 ( 8) και αυξάνοντας κατά 1 καταλήγουμε στον μεγαλύτερο θετικό αριθμό που είναι ο 1111 (8). Το μεγαλύτερο πλεονέκτημα αυτής της μεθόδου είναι ότι πλέον ο signed converter σχετίζεται με τον unipolar converter με την προσθήκη μιας απόκλισης (offset). δηλαδή ο offset code για τον αριθμό 5 είναι ο 1101 που στον unipolar είναι ο αριθμός 13 offset=13 5=8. Τέλος για τους signed converters προκύπτει: 1 2 N Vout = Vref( b1 2 + b bn 2 ) 0.5 Vref 2 s complement Όταν ο αριθμός είναι αρνητικός παριστάνεται με την αναστροφή όλων των δυαδικών ψηφίων του αντίστοιχου θετικού και μετά προστίθεται το λογικό 1. Για παράδειγμα, ο αριθμός 5 είναι πλέον ίσος με 1011 (0101 >1010 >1011). Εξ αιτίας του μικρού επιπρόσθετου hardware που απαιτείται για την πρόσθεση και την αφαίρεση η μέθοδος αυτή είναι η πιο δημοφιλής. Στον παρακάτω πίνακα φαίνεται μια παρουσίαση των τρόπων αναπαράστασης δυαδικών αριθμών. 24

27 Πίνακας 2 1: Οι τρόποι αναπαράστασης των δυαδικών αριθμών Αριθμός Κανονικοποιημένος αριθμός. Sign Magnitude 1 s complement Offset Binary +7 +7/ / / / / / / / ( 0) ( 0/8) (1000) (1111) 1 1/ / / / / / / / s complement 25

28 2.5 Βασικές παράμετροι των data converters Resolution: Είναι ο αριθμός των bit της ψηφιακής λέξης του data converter και είναι η σημαντικότερη παράμετρός του. Offset error: Είναι το λάθος που οφείλεται στην υπέρθεση μιας dc τάσης στην τάση εισόδου του ADC και μαθηματικά: V Eoff ( A / D) = LSB Vlsb 2 Αντίστοιχα για έναν DAC είναι το λάθος που συμβαίνει όταν για μια μηδενική ψηφιακή λέξη εισόδου παράγεται μη μηδενική αναλογική έξοδος. Δηλαδή: Vout E off ( D / A) = Vlsb Gain error: Για τον DAC είναι η απόκλιση της κλίσης της συνάρτησης μεταφοράς του από εκείνη του αντίστοιχου ιδανικού DAC και μαθηματικά βρίσκεται: V ( / ) out Vout N E gain D A = ( 2 1) Vlsb Vlsb Ομοίως για τον ADC έχουμε: V1...1 V N E gain( A / D) = ( 2 2) VLSB VLSB Integral non linearity (INL) : Ορίζεται σαν το μέγιστο σφάλμα μετατροπής, αφού αφαιρεθεί το GAIN και το OFFSET error. Στους ADC αναπαριστά την απόκλιση των σημείων μετάβασης του κώδικα από τις ιδανικές θέσεις τους. Στους DAC είναι ένα μέτρο της απόκλισης της πραγματικής εξόδου του μετατροπέα από μια ευθεία γραμμή πάνω στην οποία βρίσκονται οι τάσεις του μετατροπέα. Σχ.2.9: Offset και gain error. 26

29 Σχ.2.10: Integral nonlinearity error Differential non linearity (DNL) : Όταν η δυαδική είσοδος μεταβάλλεται κατά 1 bit, η τάση εξόδου θα πρέπει να μεταβληθεί κατά 1 LSB. Το DNL του DAC είναι η μέγιστη διαφορά μεταξύ κάθε βήματος εξόδου του μετατροπέα και του ιδανικού μεγέθους του 1 LSB. Για τον ADC είναι το μέγιστο λάθος που μπορεί να παρατηρηθεί από στάθμη σε στάθμη. Monotonicity: Ένας μετατροπέας είναι μονοτονικός όταν καθώς η είσοδός του αυξάνεται, αυξάνεται και η έξοδος. Ας σημειωθεί ότι ένας μονοτονικός A/D έχει INL μικρότερο από μισό LSB. Missing codes: Είναι οι ψηφιακές λέξεις που δεν εμφανίζονται ποτέ στην έξοδο του A/D converter. Α/D Conversion time: είναι ο χρόνος που απαιτείται για μία μετατροπή τάσης. Ας σημειωθεί ότι μερικοί μετατροπείς απαιτούν να μην μεταβάλλεται η τάση εισόδου περισσότερο από 0. 5 LSB κατά την διάρκεια της μετατροπής. Επιπλέον οι pipeline μετατροπείς έχουν πολύ μεγάλη καθυστέρηση μεταξύ εισόδου εξόδου, παρά τον πολύ μικρότερο χρόνο μετατροπής. D/A Settling time: Είναι ο χρόνος που χρειάζεται ο D/A για να σταθεροποιηθεί η έξοδός του γύρω από μια συγκεκριμένη τιμή που αποκλίνει συνήθως κατά 0. 5 LSB. Sampling Rate: Για τον A/D και τον D/Α είναι η ταχύτητα με την οποία γίνεται μια μετατροπή. Dynamic Range: Είναι ο λόγος της RMS τιμής ενός ημίτονου προς την RMS τιμή του θορύβου κβαντισμού συν την παραμόρφωση. Για τον ιδανικό μετατροπέα η δυναμική περιοχή του είναι: V in( rms) V ref / 2 2 = 3 N SNR = 20log 20log = 20log 2 VQ ( rms) VLSB / 12 2 SNR = 6.02N dB Sampling Time Uncertainty: Καθώς η είσοδος του A/D μεταβάλλεται ανάλογα με τον χρόνο, ο μετατροπέας πρέπει να είναι σε θέση να παρακολουθεί αυτές τις 27

30 μεταβολές και να παράγει μία ακριβή έξοδο σε κάθε χρονική στιγμή. Ορίζουμε λοιπόν σαν sampling time uncertainty το χρονικό διάστημα μέσα στο οποίο ο A/D θα αντιλαμβάνεται τις μεταβολές της εισόδου. Προφανώς αυτός ο χρόνος θα πρέπει να είναι μικρότερος από τον ρυθμό μεταβολής της εισόδου. Έτσι για ένα ημιτονοειδές σήμα εισόδου καταλήγουμε: Vref Vin = sin(2πfin t) 2 ΔV = πfinvref Δt MAX Αν λοιπόν Δt αντιπροσωπεύει τον Sampling time uncertainty και θέλουμε o A/D να μπορεί να παρακολουθεί και μικρές μεταβολές της τάσης εισόδου ΔV<V LSB πρέπει: VLSB 1 Δ t < =. N πf V 2 πf in ref in 28

31 ΚΕΦΑΛΑΙΟ 3 NYQUIST RATE DIGITAL TO ANALOG CONVERTERS DECODER-BASED CONVERTERS RESISTOR STRING CONVERTER FOLDED RESISTOR STRING CONVERTER MULTIPLE R-STRING CONVERTER SIGNED OUTPUTS BINARY SCALED CONVERTERS BINARY WEIGHTED RESISTOR CONVERTERS REDUCED RESISTANCE RATIO LADDERS R-2R-BASED CONVERTER CHARGE-REDISTRIBUTION SWITCHED-CAPACITOR CONVERTER CURRENT-MODE CONVERTER GLITCHES THERMOMETER-CODE CONVERTERS THERMOMETER-CODE CURRENT-MODE D/A CONVERTERS SINGLE SUPPLY POSITIVE OUTPUT DAC DYNAMICALLY MATCHED CURRENT SOURCES HYBRID CONVERTERS RESISTOR-CAPACITOR HYBRID CONVERTERS SEGMENTED CONVERTERS

32 30

33 3.1 DECODER BASED CONVERTERS Η λειτουργία αυτών των μετατροπέων βασίζεται στην δημιουργία 2 Ν σημάτων αναφοράς στην είσοδο, έχοντας έτσι στην έξοδο το κατάλληλο σήμα ανάλογα με το ποια ψηφιακή λέξη εφαρμόσαμε στην είσοδο. Διάφοροι Decoder based D/A converters παρουσιάζονται παρακάτω Resistor string converter. Αυτός ο τύπος converter αποτελείται από ένα δικτύωμα αντιστάσεων και από ένα δικτύωμα διακοπτών υλοποιημένο σε MOS μορφή όπως φαίνεται στο σχήμα 3.1. Η λειτουργία του βασίζεται στο να συνδέεται μέσω των circuits το κατάλληλο σημείο του δικτυώματος αντιστάσεων με την είσοδο του buffer. Έτσι, κάθε φορά στην είσοδο του buffer θα υπάρχει η κατάλληλη τάση, που θα μας δώσει την κατάλληλη τάση μετατροπής ανάλογα πάντα με την ψηφιακή λέξη εισόδου. Αυτό φαίνεται άλλωστε και από το Σχ.3.1, αφού οι διακόπτες ελέγχονται από τις τιμές των bit εισόδου. Επιπλέον πρέπει να τονίσουμε ότι σε κάθε μετατροπή θα υπάρχει μόνο μία διαδρομή χαμηλής εμπέδησης (path) μεταξύ του επιλεγμένου σημείου και του buffer ανάλογα με την λέξη εισόδου. Σχ.3.1: 3 bit resistor string DAC. Σύμφωνα με τους resistor string converters αν θεωρήσουμε ότι η τάση εισόδου του buffer δεν επηρεάζει την V OFFSET, ο DAC εγγυάται μονοτονικότητα. Επίσης η ακρίβεια 31

34 του DAC εξαρτάται από την ακρίβεια της τιμής της αντίστασης στο δικτύωμα αντιστάσεων. Μια πολύ καλή λύση είναι οι αντιστάσεις πολυπυριτίου που δίνουν στον μετατροπέα ακρίβεια 10 δυαδικών ψηφίων. Η καθυστέρηση διάδοσης της τάσης μέσω των διακοπτών, είναι ο κύριος περιορισμός της ταχύτητας μετατροπής. Μία χρήσιμη τεχνική για να υπολογίσουμε τον settling time στους κόμβους των διακοπτών είναι η open circuit time constant μέθοδος. Με βάση τη μέθοδο αυτή, η επικρατούσα σταθερά χρόνου υπολογίζεται ως το άθροισμα των επί μέρους σταθερών χρόνου κάθε κόμβου, που εξαρτάται από την παρασιτική χωρητικότητα C όταν οι υπόλοιπες τίθονται ίσες με 0 και την αντίσταση οδήγησης R. Επίσης για την εύρεση της κάθε μίας σταθεράς χρόνου οι ανεξάρτητες πηγές τάσης θεωρούνται βραχυκυκλώματα. Σχ.3.2: Υπολογισμός της σταθεράς χρόνου για n αντιστάσεις και πυκνωτές στη σειρά. Για παράδειγμα όπως φαίνεται στο παραπάνω σχήμα βλέπουμε ότι η σταθερά χρόνου για τον πρώτο από τα αριστερά πυκνωτή είναι τ=rc, για τον δεύτερο 2RC κοκ. Επομένως η επικρατούσα σταθερά χρόνου του κυκλώματος είναι τ = ( n) RC ή τ = (n (n + 1) / 2) RC και αν n>>1 τότε τ = RC (n 2 / 2). Για μια μεγαλύτερης ταχύτητας εφαρμογή μπορεί να χρησιμοποιηθεί η διάταξη του σχήματος

35 Σχ.3.3: Resistor string DAC with digital decoding. Αυτή η υλοποίηση καταλαμβάνει μεγαλύτερο χώρο ολοκλήρωσης εξ αιτίας του decoder και καταλήγει σε ένα μεγάλο χωρητικό φορτίο αφού υπάρχουν 2 Ν επαφές μεταξύ των transistors και του bus. Επίσης αν ο decoder είναι pipelined τότε ο DAC δεν θα είναι και τόσο γρήγορος Folded resistor string converter. Για να μειώσουμε τον χώρο ολοκλήρωσης του digital decoder καθώς και το χωρητικό φορτίο του μετατροπέα μπορεί να υλοποιηθεί, όπως φαίνεται στο σχήμα 3.4, ένας folded resistor string DAC. Για μια μετατροπή σε αυτόν τον DAC τα MSBs b 1, b 2 θέτουν ανάλογα με τις τιμές τους κάποια από τις 4 word lines με 1 ενώ τα LSBs b3, b4 καθορίζουν τις bit lines παρόμοια. Επομένως μία ομάδα από 4 αντιστάσεις θα περνάει στην output line μέσω της επιλεγμένης bit line. Σημειώνουμε ότι το χωρητικό φορτίο είναι πλέον μειωμένο και 33

36 αντιστοιχεί σε 2 (Ν+1) /2 επαφές. Για αυτόν τον λόγο θα έχουμε φορτίο 64 επαφών για έναν 10 bit converter αντί για 1024 επαφές που θα είχαμε αν χρησιμοποιούσαμε τον DAC του σχήματος 3.3. Δυστυχώς η βελτίωση της ταχύτητας δεν είναι τόσο μεγάλη όσο η βελτίωση του φορτίου αφού όταν μία γραμμή λέξης τίθεται σε μια νέα τιμή πρέπει όλες οι υπόλοιπες να προσαρμοστούν. Σχ. 3. 4: Folded resistor string converter Multiple R string converter. Στο σχήμα 3.5 παρουσιάζουμε έναν 6 bit Multiple R string converter. Όπως παρατηρούμε, παρεμβάλλεται μεταξύ των buffers ένα δεύτερο δικτύωμα αντιστάσεων. Η είσοδος του πάνω και του κάτω buffer είναι οι τάσεις των γειτονικών σημείων του πρώτου δικτυώματος και το δεύτερο δικτύωμα οδηγεί τον τρίτο buffer. Η τάση εξόδου που ορίζεται από τα 3 MSBs καθορίζεται από το πρώτο δικτύωμα ενώ από το δεύτερο καθορίζεται η τάση εξόδου που εξαρτάται από τα 3 LSBs και με αυτόν τον τρόπο προκύπτει η έξοδος του μετατροπέα στην έξοδο του τρίτου buffer. Μια τέτοια υλοποίηση απαιτεί 2 Ν+1 αντιστάσεις και παρέχει υψηλή ακρίβεια μετατροπής καθώς και μονοτονικότητα. Επιπλέον η ακρίβεια των αντιστάσεων του 34

37 δεύτερου δικτυώματος δεν χρειάζεται να είναι τόσο μεγάλη όση είναι για το πρώτο, αφού αυτό μετατρέπει τα LSBs, που δεν συνεισφέρουν πολύ στην τάση εξόδου. Σχ. 3. 5: 6 bit Multiple R string DAC Signed outputs Σε εφαρμογές όπου απαιτούνται στην έξοδο και αρνητικές τάσεις θα πρέπει το τελευταίο σημείο του δικτυώματος αντιστάσεων που οδηγεί έναν διακόπτη να αντιστοιχεί σε τάση V ref. Στόχος μας λοιπόν είναι ο διακόπτης να μπορεί να αντιληφθεί το αρνητικό πρόσημο της τάσης και να λειτουργήσει ανάλογα. Μία διάταξη για την υλοποίηση του στόχου μας είναι αυτή του Σχ Εδώ χρησιμοποιούμε έναν ολοκληρωτή με μεταγόμενο πυκνωτή όπου μία αρνητική έξοδος μπορεί να πραγματοποιηθεί με ένα ρολόι δύο φάσεων που θα ελέγχει τους διακόπτες εισόδου. 35

38 Σχ Ένα κύκλωμα για την επίτευξη προσημασμένης εξόδου από την έξοδο ενός unipolar DAC. Όταν το b 1 είναι σε λογικό high δηλώνει αρνητική έξοδο. 36

39 3.2 BINARY SCALED CONVERTERS Binary weighted resistor converters. Οι binary weighted resistor DAC είναι πολύ δημοφιλείς στην διπολική τεχνολογία και η αρχιτεκτονική τους δείχνεται στο Σχ.3.7. Σχ.3.7: 4 bit binary weighted resistor DAC. Τα δυαδικά δεδομένα εισόδου ελέγχουν τους διακόπτες, με το λογικό 1 να υποδεικνύει ότι ένας διακόπτης είναι συνδεδεμένος με την Vref και το λογικό 0 ότι ένας διακόπτης είναι συνδεδεμένος με την γείωση. Οι διαδοχικές αντιστάσεις έχουν λόγο τιμών που μεταβάλλεται προοδευτικά κατά έναν συντελεστή 2, παράγοντας έτσι τις επιθυμητές δυαδικές συνιστώσες εξόδου. b1 b2 b3 Vout = RFVref... = 2R 4R 8R RF Vref Bin R όπου B = ( b 1 2 in b b N 2 N ) Παρόλο που δεν απαιτούνται πολλές αντιστάσεις ή διακόπτες, αυτή η αρχιτεκτονική παρουσιάζει μερικά μειονεκτήματα. Το κύριο μειονέκτημά της είναι ότι οι λόγοι των αντιστάσεων και των ρευμάτων εξαρτώνται από το 2 Ν, που μπορεί να είναι μια μεγάλη ποσότητα ανάλογα με το Ν. Σαν αποτέλεσμα, οι λόγοι των τιμών των αντιστάσεων θα πρέπει να διατηρούνται με μεγάλη ακρίβεια για ένα μεγάλο φάσμα τιμών αντίστασης (π.χ 4096 προς 1 σε έναν DAC 12 bit). Επίσης όταν οι λόγοι των τιμών αντίστασης δεν τηρούνται ακριβώς, προκύπτουν σφάλματα γραμμικότητας και σφάλματα κέρδους. 37

40 3.2.2 Reduced Resistance Ratio Ladders Για να μειώσουμε τους λόγους των τιμών των αντιστάσεων χρησιμοποιούμε το παρακάτω κύκλωμα για τον ladder (Σχ. 3. 8). Σχ.3.8: Το κύκλωμα του ladder για την μείωση των λόγων των αντιστάσεων. Βλέπουμε ότι η V A ισούται με το ένα τέταρτο της τάσης αναφοράς, Vref, σαν αποτέλεσμα της αντίστασης 3R. Επιπλέον παρεμβάλλοντας την αντίσταση 4R πριν την γείωση η ισοδύναμη αντίσταση δεξιά της 3R είναι ίση με R. Αυτός ο DAC παράγει ακριβώς τις ίδιες επιθυμητές δυαδικές συνιστώσες εξόδου όπως ο DAC της προηγούμενης ενότητας, με την διαφορά ότι ο λόγος των τιμών των αντιστάσεων είναι το ένα τέταρτο του προηγουμένου λόγου αντιστάσεων. Όμως ο λόγος του ηλεκτρικού ρεύματος είναι ακριβώς ο ίδιος με πριν R 2R Based converter. Το δικτύωμα R 2R στο Σχ.3.9 αποφεύγει το πρόβλημα μιας ευρείας περιοχής τιμών αντίστασης. Είναι καλά προσαρμόσιμο σε σχεδιάσεις ολοκληρωμένων κυκλωμάτων, επειδή απαιτεί προσαρμογή μόνο μεταξύ δύο τιμών αντίστασης, R και 2R ανεξάρτητα από τον αριθμό Ν. Αναλύοντας το δικτύωμα R 2R έχουμε: R 4 = 2R R 4 = 2R 2R = R R3 = R + R4 = 2R R 3 = 2 R R3 = R κοκ. Τα παραπάνω αποτελέσματα μας δίνουν τις παρακάτω σχέσεις: Στον κλάδο 1 το ρεύμα ισούται με I 1 = Vref / 2R Στον κλάδο 2 η τάση ισούται με το ½ της τάσης του κλάδου 1 δηλ. I 2 =Vref / 4R ενώ στον κλάδο 3 θα είναι I 3 =Vref / 8R κοκ. 38

41 Σχ. 3. 9: Το δικτύωμα R 2R. Ένας 4 bit D/A converter που χρησιμοποιεί το δικτύωμα R 2R φαίνεται στο παρακάτω σχήμα (Σχ.3.10). Για αυτόν τον μετατροπέα έχουμε: I = V /(2R) V f out ref = R N F i= 1 b I 2 i r i 1 = V ref RF R N i= 1 b 2 i i Σχ : Ένας 4 bit D/A converter που χρησιμοποιεί το δικτύωμα R 2R. Όπως αναφέρθηκε και πριν, παρόλο που ο λόγος των αντιστάσεων μειώνεται κατά πολύ, δεν συμβαίνει κάτι τέτοιο και για τον λόγο των ρευμάτων διαμέσου των διακοπτών που παραμένει ακριβώς ο ίδιος. Μια υλοποίηση που μειώνει αυτόν τον λόγο ρευμάτων είναι στο παρακάτω σχήμα. 39

42 Σχ.3.11: O R 2R ladder D/A Converter με ίσα ρεύματα διαμέσου των διακοπτών Charge Redistribution Switched Capacitor Converter. Ο Charge Redistribution Switched Capacitor Converter φαίνεται στο Σχ.3.13 και προκύπτει από την αντικατάσταση του πυκνωτή εισόδου του SC ολοκληρωτή από μία προγραμματιζόμενη διάταξη πυκνωτών με δυαδικά βάρη (PCA). Επίσης ένα επιπρόσθετο bit προσήμου μπορεί να πραγματοποιηθεί χρησιμοποιώντας ένα ρολόι δύο φάσεων που ελέγχει τους διακόπτες εισόδου, όπως φαίνεται στο σχήμα. Σχ.3.12: Binary array charge redistribution D/A Converter Current Mode Converter. Οι current mode converters μοιάζουν κατά πολύ με τους resistor based converters αλλά οι πρώτοι χρησιμοποιούνται σε εφαρμογές που απαιτούν μεγαλύτερη ταχύτητα μετατροπής. Σε αυτούς τους DAC αντί να ενεργοποιούνται και να απενεργοποιούνται οι ξεχωριστές πηγές ρεύματος, η έξοδος κάθε πηγής μετάγεται επιλεκτικά στην γη ή στην 40

43 εικονική γείωση στην είσοδο ενός μετατροπέα ρεύματος σε τάση. Τα ρεύματα τα οποία μετάγονται στην αθροιστική ένωση παρέχονται διαμέσου της αντίδρασης ανατροφοδότησης R F και καθορίζουν την τάση εξόδου του DAC. Σχ : binary weighted current mode converter Glitches Τα glitches είναι ο μεγαλύτερος περιορισμός ως προς την ταχύτητα μετατροπής για converters που χρησιμοποιούν ψηφιακή λογική απ ευθείας συνδεόμενη με μεταγόμενα σήματα. Τα glitches είναι το αποτέλεσμα των διαφορετικών καθυστερήσεων των μεταγόμενων σημάτων. Για παράδειγμα όταν ο ψηφιακός κώδικας εισόδου αλλάζει από σε όλα τα Ν 1 LSBs μηδενίζονται και το MSB μεταβαίνει σε λογικό 1. Όμως είναι πιθανό τα ρεύματα που μετάγονται από τους διακόπτες των LSBs να μηδενιστούν πριν το ρεύμα του MSB διακόπτη αποκτήσει τιμή high. Σε αυτό το πολύ μικρό χρονικό διάστημα το συνολικό ρεύμα θα είναι ίσο με 0Α. Παρόμοια αν το MSB ρεύμα πάρει γρηγορότερα τιμή πριν μηδενιστούν τα LSBs ρεύματα, τότε για κάποιο μικρό χρονικό διάστημα θα εμφανιστεί η μέγιστη τιμή ρεύματος στο κύκλωμα. Τα παραπάνω δεν θα μπορούσαν να συμβούν, αν οι καθυστερήσεις των ρευμάτων ήταν πολύ καλά ταιριασμένες, αλλά αυτό δεν μπορεί να συμβεί εξ αιτίας των διαφορετικών τιμών των ρευμάτων στους κλάδους. Για να αποφευχθούν τα glitches συνήθως μετατρέπουμε την λέξη εισόδου από δυαδικό κώδικα σε thermometer code. 41

44 Σχ.3.14: Glitches. Ι 1 είναι το MSB ρεύμα και I 2 είναι το άθροισμα των LSBs ρευμάτων. Το Ι 1 πέφτει στο 0 πριν έρθει το I 2 σε κατάσταση high εμφανίζοντας ένα glitch μηδενικού ρεύματος. 42

45 3.3 THERMOMETER CODE CONVERTERS Αυτή η μέθοδος υλοποίησης μετατροπέων D/A βασίζεται στην μετατροπή της ψηφιακής εισόδου από δυαδικό κώδικα σε θερμομετρικό. Ο θερμομετρικός κώδικας διαφέρει στον αριθμό των bit που απαιτεί για την αναπαράσταση ενός αριθμού, δηλαδή για την αναπαράσταση του 2 Ν απαιτούνται 2 Ν 1 bit αντί για Ν bit που απαιτεί ο δυαδικός κώδικας. Παρά του πολύ μεγαλύτερου αριθμού bit που απαιτούνται, ένας DAC που βασίζεται στον θερμομετρικό κώδικα έχει πολλά πλεονεκτήματα όπως θα δούμε παρακάτω. Η αναπαράσταση των δεκαδικών αριθμών στον θερμομετρικό κώδικα φαίνεται στον πίνακα 3.1. Για παράδειγμα ο αριθμός 4 ισοδυναμεί με τον στον θερμομετρικό κώδικα αντί για 100 που ισοδυναμεί στον δυαδικό. Decimal Binary Thermometer Code b 1 b 2 b 3 b 1 b 2 b 3 b 4 b 5 b 6 b Πίνακας 3 1: Αναπαράσταση ψηφιακών τιμών σε 3 bit Thermometer Code. Μία υλοποίηση για έναν thermometer code DAC είναι αυτή του Σχ.3.15, που αποτελείται από 2 Ν 1 ίδιες αντιστάσεις και ίδιους διακόπτες συνδεδεμένα στην εικονική γείωση Vref. Παρατηρούμε ότι αυτή η υλοποίηση εγγυάται μονοτονικότητα, αφού όταν η ψηφιακή λέξη εισόδου αυξηθεί στην επόμενη μεγαλύτερη τιμή της, ένα επιπλέον bit του θερμομετρικού κώδικα γίνεται 1 και ένα επιπρόσθετο ρεύμα περνάει προς την εικονική γείωση εξαναγκάζοντας την τάση εξόδου να αυξηθεί. Κάτι τέτοιο δεν είναι απόλυτο για τους binary array DAC μιας και όταν δεν υπάρχει μεγάλη ακρίβεια στα στοιχεία που τους αποτελούν μπορεί η έξοδος να ελαττωθεί όταν η είσοδος αυξηθεί. Το τελευταίο και σημαντικότερο στοιχείο είναι ότι στους thermometer code DAC δεν εμφανίζονται τα glitches που είδαμε παραπάνω ότι είναι ένας σημαντικότατος περιορισμός της ταχύτητας των DAC της προηγούμενης ενότητας. Ένας thermometercode charge redistribution DAC φαίνεται στο Σχ

46 Σχ.3.15: 3 bit thermometer based DAC. Σχ.3.16: Thermometer code charge redistribution DAC. 44

47 3.3.1 Thermometer Code Current Mode D/A Converters. Όπως βλέπουμε στο Σχ.3.17 οι αποκωδικοποιητές του θερμομετρικού κώδικα χρησιμοποιούνται ως αποκωδικοποιητές σειράς και στήλης με αποτέλεσμα την μονοτονικότητα του DAC και τα «καλά» DNL errors. Όταν η γραμμή και η στήλη του κυττάρου του DAC περνάει σε κατάσταση 1 το ρεύμα μετάγεται στην έξοδο. Επίσης οι πηγές ρεύματος υλοποιούνται σε MOS cascade μορφή έτσι ώστε να μειώνονται οι αλλοιώσεις των πηγών λόγω των αλλαγών της τάσης εξόδου. Επιπλέον στις εισόδους των Q1 και Q2 εφαρμόζονται δύο συμπληρωματικοί παλμοί di και!di. Αν οι δύο αυτοί παλμοί βρεθούν ταυτόχρονα σε κατάσταση 1 η τάση εξόδου θα ισοδυναμεί με γείωση, ενώ αν βρεθούν ταυτόχρονα σε κατάσταση 0 το κύκλωμα θα αργήσει να αποκρίνει την τάση εξόδου. Μία καλή λύση για να αποφύγουμε τα συμπληρωματικά σήματα είναι να πολώσουμε την είσοδο του Q2 με μία dc τάση Vbias. Σχ Η κατάσταση ρεύματος του θερμομετρικού μετατροπέα. Τα τρανζίστορ Q1 και Q2 συνθέτουν τον διακόπτη ρεύματος, ενώ τα Q3 και Q4 συγκροτούν μια πηγή cascade ρεύματος. 45

48 3.3.2 Single Supply Positive Output DAC. Στο Σχ.3.18 φαίνεται το κύκλωμα ενός γρήγορου DAC που στην έξοδό του έχει μόνο θετικές τιμές τάσης. Σε αυτόν τον μετατροπέα για να διατηρήσουμε την ακρίβεια των τιμών των ρευμάτων, η μία πλευρά του κάθε διαφορικού ζεύγους τρανζίστορ (π. χ Q1, Q2) πολώνεται σε μία τάση Vbias και όχι στον συμπληρωματικό παλμό όπως είδαμε στην προηγούμενη παράγραφο. Έτσι όταν το ρεύμα περνάει προς την έξοδο διαμέσου του Q2 η τάση μεταξύ πηγής και υποδοχής του Q3 παραμένει πιο πολύ σταθερή, όταν η V OUT βρίσκεται κοντά στο μηδέν και το Q2 παραμένει στην ενεργό περιοχή. Το Q2 και το Q3 σχηματίζουν μία cascade πηγή ρεύματος, όταν οδηγούν ρεύμα προς την έξοδο. Για να πετύχουμε μέγιστη ταχύτητα σε αυτόν τον μετατροπέα, ο θόρυβος της τάσης στις κοινές συνδέσεις των διακοπτών ρεύματος (π. χ Q1, Q2, Q3) θα πρέπει να είναι μικρός. Για να κρατήσουμε αυτόν τον θόρυβο μικρό, αυτή η κοινή σύνδεση θα πρέπει να βρίσκεται σε μία τάση όπου όταν το ρεύμα θα οδηγείται στη γη εκείνη την στιγμή ακριβώς τα τρανζίστορ εξόδου να έρχονται σε αποκοπή. Σχ.3.18: Single Supply Positive Output DAC Dynamically Matched Current Sources. Η χρήση των δυναμικών τεχνικών με μεταγόμενα ρεύματα είναι μία μέθοδος για να υλοποιήσουμε πολύ καλής ακρίβειας πηγές ρεύματος για DAC ακουστικών συχνοτήτων. Η συγκεκριμένη υλοποίηση για έναν 16 bit audio frequency DAC φαίνεται στο Σχ Σε αυτόν τον DAC για τα 6 MSbit χρησιμοποιείται ο θερμομετρικός κώδικας ενώ για τα υπόλοιπα bit χρησιμοποιείται η μέθοδος binary array αφού δεν απαιτείται και τόσο μεγάλη ακρίβεια (accuracy) για αυτά. Η βασική ιδέα της δομής για να πραγματοποιήσουμε 63 πηγές ρεύματος που θα είναι με πολύ μεγάλη ακρίβεια ταιριασμένες φαίνεται στο Σχ Συγκεκριμένα θέλουμε να θέσουμε όλα τα ρεύματα Idi ακριβώς στην ίδια τιμή ανεξάρτητα από την ανακρίβεια των τρανζίστορ και την διάχυση φορτίου. Για να εκπληρώσουμε αυτή την μεγάλη απαίτηση σε ακρίβεια (ταίριασμα), κάθε πηγή ρεύματος Idi περιοδικά διαβαθμίζεται με την χρήση μιας πηγής ρεύματος Iref 46

49 διαμέσου της χρήσης ενός καταχωρητή ολίσθησης. Δηλαδή όταν το Iref θέτει το Id1 σε κάποια τιμή, μέσω του καταχωρητή το Iref θα θέσει το Id2 ίσο με το Id1, μετά Id3= Id2 κοκ. Επιπλέον αυτές οι τιμές των ρευμάτων δεν είναι αναγκαίο να ισούνται με Iref αρκεί πάντα να είναι ίσες μεταξύ τους. Επομένως κάθε κοινό λάθος στην διάταξη διαβάθμισης δεν δημιουργεί πρόβλημα. Στο σχήμα παρατηρούμε ότι χρησιμοποιούνται 64 πηγές ρεύματος εκ των οποίων οι 63 απαιτούνται για τα 6 MSBs και η επιπλέον πηγή χρειάζεται για να μπορεί ο μετατροπέας να λειτουργεί και κατά την διάρκεια μιας ρύθμισης. Η μέθοδος της διαβάθμισης και της χρήσης πηγών ρεύματος φαίνεται στο Σχ.3.20 για Id1. Κατά την διάρκεια της ρύθμισης, η πηγή ρεύματος συνδέεται με την πηγή ρεύματος αναφοράς Iref ενώ το Q1 βρίσκεται σε συνδεσμολογία διόδου. Έτσι στα άκρα του παρασιτικού φορτίου Cgs θα εφαρμόζεται η αναγκαία τάση, για να έχουμε ισότητα μεταξύ Iref και Id1. Όταν ο S1 ανοίγει το Id1 παραμένει σχεδόν ίσο με το Iref θεωρώντας την τάση μεταξύ πηγής υποδοχής του Q1 αμετάβλητη και την τροφοδοσία του ρολογιού καθώς και το φορτίο διάχυσης του διακόπτη μικρή και μικρό αντίστοιχα. Επιπλέον η τάση της πύλης του Q1 καθορίζεται από την αποθηκευμένη τάση στο φορτίο Cgs. Σχ.3.19: Δυναμικά ταιριασμένες πηγές ρεύματος για 6 MSB. 47

50 Σχ.3.20: Η μέθοδος της διαβάθμισης και της χρήσης πηγών ρεύματος Οι διαφορές στην έγχυση φορτίου και στην τροφοδοσία του ρολογιού μεταξύ των διακοπτών Si περιορίζουν την ακρίβεια ταιριάσματος των 63 πηγών ρεύματος. Εφόσον οι ανακρίβειες στο ταίριασμα μεταξύ των διακοπτών θα υπάρχουν πάντα, ο καλύτερος τρόπος να κρατήσουμε όλες τις πηγές ρεύματος ίσες μεταξύ τους, είναι να ελαχιστοποιήσουμε την τροφοδοσία του ρολογιού και την έγχυση φορτίου των διακοπτών. Αυτό μπορεί να επιτευχθεί αν η C gs και η V GS έχουν μεγάλη τιμή, με αποτέλεσμα όταν θα έχουμε μικρές διαφορές στην τάση VGS των πηγών να έχουμε μικρές αποκλίσεις του ρεύματος από την επιθυμητή τιμή. Επιπλέον απαιτείται η κάθε πηγή ρεύματος να μπορεί να ρυθμιστεί ξανά πριν τα ρεύματα διαφυγής (της τάξης των 20pA/μm2 στην περιοχή επαφής) στον Cgs προκαλέσουν στην πηγή ρεύματος μια απόκλιση μεγαλύτερη από 1 LSB. 48

51 3.4 HYBRID CONVERTERS. Οι υβριδικές σχεδιάσεις είναι πολύ δημοφιλείς στην σχεδίαση DAC αφού συνδυάζουν τα πλεονεκτήματα των διάφορων υλοποιήσεων που αναφέρθηκαν στις ενότητες Παρακάτω θα δούμε μερικές χρήσιμες σχεδιάσεις υβριδικών μετατροπέων Resistor Capacitor Hybrid Converters. Στο Σχ.3.21 βλέπουμε μια υλοποίηση ενός DAC που βασίζεται στον συνδυασμό των τεχνικών tapped resistor string και switched capacitor. O SC binary weighted DAC έχει τους πυκνωτές του συνδεδεμένους με τους γειτονικούς κόμβους ενός resistor string DAC. Τα 7 top bits καθορίζουν ποιο ζευγάρι τάσεων στα άκρα μιας αντίστασης θα περάσει στον 8 bit capacitor array. Για παράδειγμα, όταν τα 7 top bits είναι οι διακόπτες S1 και S2 κλείνουν ενώ οι υπόλοιποι διακόπτες Si παραμένουν ανοιχτοί. Αυτή η υλοποίηση παρέχει μονοτονικότητα, ενώ ο 8 bit capacitor array παρέχει ακρίβεια 8 bits. Σχ.3.21: 15 bit resistor capacitor hybrid converter. 49

52 3.4.2 Segmented Converters. Ένας 6 bit DAC παρουσιάζεται στο Σχ Σε αυτήν την σχεδίαση χρησιμοποιούνται τρεις ίσες πηγές ρεύματος που παρέχουν τα δύο MSB ρεύματα χρησιμοποιώντας τον θερμομετρικό κωδικοποίηση. Τα bit που είναι σε κατάσταση 1 συνδέονται στην έξοδο και τα bit που είναι σε κατάσταση 0 συνδέονται με την γείωση. Όπως έχει ήδη ειπωθεί, η χρήση του θερμομετρικού κώδικα για τα MSB ρεύματα ελαχιστοποιεί τα glitches. Στην συνέχεια για τα τέσσερα LSBs, χρησιμοποιείται μία επιπρόσθετη πηγή ρεύματος στο τμήμα των MSB που διοχετεύει με ρεύμα τον binary weighted DAC. Αυτό το ρεύμα διαμοιράζεται στα binary weighted ρεύματα, τα οποία επίσης μετάγονται ή στην έξοδο ή στην γείωση. Για τα LSBs, αυτή η σχεδίαση δεν εγγυάται μονοτονικότητα ενώ δεν απαιτείται μεγάλη ακρίβεια. Η μονοτονικότητα και η ακρίβεια απαιτούνται αυστηρά μόνο για τα MSBs. Σχ.3.22: 6 bit segmented DAC. 50

53 ΚΕΦΑΛΑΙΟ 4 ΠΕΡΙΓΡΑΦΗ ΤΩΝ A/D CONVERTERS ΠΟΥ ΜΕΛΕΤΗΘΗΚΑΝ FLASH CONVERTERS ΠΑΡΑΜΕΤΡΟΙ ΣΧΕΔΙΑΣΗΣ ΤΩΝ FLASH A/D ΜΕΤΑΤΡΟΠΕΩΝ TWO-STEP A/D CONVERTERS INTERPOLATING CONVERTERS FOLDING A/D CONVERTERS PIPELINED A/D CONVERTERS 64 51

54 52

55 4.1 Flash Converters Στους μετατροπείς υψηλής ταχύτητας συναντάμε πρωτίστως τους μετατροπείς Flash. Όπως φαίνεται στο Σχ.4.1, η τάση εισόδου (γενικώς το σήμα εισόδου) τροφοδοτεί 2 Ν παράλληλα διατεταγμένους συγκριτές. Κάθε συγκριτής συνδέεται με ένα συγκεκριμένο κόμβο του δικτυώματος αντιστάσεων. Κάθε συγκριτής που συνδέεται με κόμβο τάσης Vri μεγαλύτερης της τάσης εισόδου Vin θα έχει στην έξοδό του 1, ενώ αν συνδέεται με κόμβο του δικτυώματος αντιστάσεων που έχει τάση Vri μικρότερη της Vin θα έχει στην έξοδό του 0. Έτσι στην έξοδο των συγκριτών σχηματίζεται μια ψηφιακή λέξη σε θερμομετρικό κώδικα. Επίσης οι αντιστάσεις R/2 συνεισφέρουν στην δημιουργία της 0.5 LSB τάσης εκτροπής του ADC. Σχ.4.1: 3 bit Flash A/D converter. Συνεχίζοντας την ανάλυση η πύλη NAND που θα έχει στην αναστρέφουσα είσοδό της ένα 0 και στην μη αναστρέφουσα ένα 1 θα δίνει στην έξοδο ένα μηδενικό, ενώ όλες οι υπόλοιπες πύλες θα έχουν στην έξοδό τους την κατάσταση 1. Η έξοδος των πυλών μπορεί στη συνέχεια να κωδικοποιηθεί εύκολα από 2 Ν 1 σε Ν δυαδικά ψηφία. Επίσης με την παραπάνω διάταξη μπορούν να εντοπισθούν σφάλματα μετατροπής όταν εντοπίζουμε παραπάνω από ένα μηδενικά στις εξόδους των πυλών. 53

56 Οι Flash μετατροπείς είναι γρήγοροι αλλά απαιτούν ένα μεγάλο αριθμό συγκριτών, οι οποίοι καταλαμβάνουν συνήθως μια μεγάλη περιοχή ολοκλήρωσης και επιπλέον αυξάνουν κατά πολύ την κατανάλωση ισχύος του μετατροπέα, ειδικά όταν οδηγούνται από γρήγορους παλμούς ρολογιού. Ένας τρόπος να πραγματοποιήσουμε έναν συγκριτή CMOS μικρού χρονισμού φαίνεται στο Σχ.4.2 όπου χρησιμοποιείται ο CMOS αναστροφέας. Στην περίπτωσή μας ο αναστροφέας λειτουργεί σαν τελεστικός ενισχυτής ενός σταδίου έχοντας έναν πόλο (χωρίς να υπάρχουν μη επικρατούντες πόλοι), με αποτέλεσμα να υπάρχει ευστάθεια. Όταν ο παλμός ρολογιού φ είναι σε κατάσταση high, ο αναστροφέας τίθεται στην κατάσταση όπου η τάση εισόδου και η τάση εξόδου του ισούνται με την τάση κατωφλίου του. Στην ίδια χρονική περίοδο ο πυκνωτής C φορτίζεται με την τάση V ri. Όταν ο παλμός φ πέσει στην χαμηλή του στάθμη ο πυκνωτής C μετάγεται στην V in και η τάση εισόδου του αναστροφέα θα καθοριστεί από την διαφορά τάσης V in V ref, η οποία στη συνέχεια θα καθορίσει την έξοδο του αναστροφέα.. Σχ.4.2: Ο Ψηφιακός συγκριτής Παράμετροι σχεδίασης των Flash A/D μετατροπέων. Input Capacitive Loading: Λόγω του μεγάλου αριθμού των συγκριτών που συνδέονται με την Vin παρουσιάζεται ένα μεγάλο παρασιτικό φορτίο στον κόμβο της Vin. Αυτό το μεγάλο χωρητικό φορτίο περιορίζει την ταχύτητα του Flash ADC και συνήθως απαιτεί έναν ισχυρό και υψηλής κατανάλωσης ισχύος buffer, ο οποίος θα οδηγεί την Vin. Όπως θα δούμε σε επόμενη ενότητα, η παρασιτική χωρητικότητα περιορίζεται στους interpolating μετατροπείς. Resistor string bowing: Τα ρεύματα εισόδου στους διπολικούς συγκριτές προκαλούν σφάλματα στις τάσεις των κόμβων του δικτυώματος αντιστάσεων. Αυτά τα σφάλματα καθιστούν απαραίτητο το ρεύμα πόλωσης στο δικτύωμα αντιστάσεων να είναι δύο φορές μεγαλύτερο από τα ρεύματα εισόδου των συγκριτών. Επίσης τα μεγαλύτερα σφάλματα εμφανίζονται στον κεντρικό κόμβο του δικτυώματος αντιστάσεων, με αποτέλεσμα μια σημαντική βελτίωση να επιτυγχάνεται εισάγοντας επιπλέον κυκλωματικότητα για να απαλείψουμε κάθε σφάλμα στην τάση του κεντρικού κόμβου. Signal and/or clock delay: Ακόμα και πολύ μικρές διαφορές στην άφιξη των παλμών του ρολογιού, ή των σημάτων εισόδου στους διάφορους συγκριτές, μπορούν να 54

57 προκαλέσουν σφάλματα. Για παράδειγμα, έστω ότι έχουμε ένα ημιτονοειδές σήμα εισόδου 250MHz και 1V τάση κορυφής. Αυτό το σήμα θα έχει την μέγιστη κλίση του κατά την μετάβαση από θετικές τιμές σε αρνητικές τιμές τάσης και η κλίση του θα ισούται με 1570V/μs. Αν αυτό το σήμα κωδικοποιηθεί από έναν 8 bit A/D μετατροπέα ο οποίος έχει Vref=2V, θα χρειαστούν πάνω από 5 ps για να έχουμε μια αλλαγή του σήματος εισόδου παραπάνω από 1 LSB. Αυτός ο χρόνος είναι σχεδόν ο ίδιος που χρειάζεται ένα σήμα να διανύσει 500μm μιας μεταλλικής διασύνδεσης. Αν υπάρχει μεγαλύτερη διαφορά χρονισμού στους συγκριτές από αυτόν τον χρόνο το λάθος της μετατροπής θα είναι μεγαλύτερο από 1 LSB. Για να προσπεράσουμε αυτό το πρόβλημα μία λύση θα ήταν να προηγηθεί του μετατροπέα μία διάταξη Sample/Hold, αλλά διατάξεις Sample/Hold υψηλής ταχύτητας μπορούν να είναι πιο δύσκολες στην υλοποίηση ακόμα και από τον μετατροπέα Flash. Επιπλέον το ρολόι και το σήμα εισόδου Vin θα πρέπει να είναι συγχρονισμένα έχοντας ίδιες καθυστερήσεις. Όπως είδαμε παραπάνω, οι έξοδοι των συγκριτών είναι 1 μέχρι τον συγκριτή στον οποίο ισχύει Vri<Vin. Εκεί η έξοδος του συγκριτή είναι 0 όπως και για τους επόμενους κατώτερούς του συγκριτές. Σε αυτόν τον συγκριτή έχουμε την μετάβαση από σε των εξόδων των συγκριτών και η ψηφιακή λέξη που σχηματίζουν είναι της μορφής (θερμομετρικός κώδικας. ). Κάποιες φορές είναι πιθανό να εμφανιστεί ένα ανεπιθύμητο 1 στην σειρά των μηδενικών ή ένα ανεπιθύμητο 0 στην σειρά των άσσων και αυτή η ανεπιθύμητη κατάσταση ονομάζεται bubble error που μπορεί να προκληθεί λόγω της μετασταθερότητας του συγκριτή, του θορύβου, κ. τ. λ. Αυτά τα bubble σφάλματα συμβαίνουν συνήθως κοντά στο σημείο μετάβασης του θερμομετρικού κώδικα και μπορούν να αφαιρεθούν εύκολα αντικαθιστώντας τις πύλες NAND δύο εισόδων με πύλες NAND τριών εισόδων (Σχ.4.3). Με αυτή την τροποποίηση θα πρέπει να υπάρχουν δύο 1 ακριβώς πάνω από το 0 για να καθοριστεί το σημείο μετάβασης του θερμομετρικού κώδικα. Όμως όταν ένα ανεπιθύμητο 0 εμφανιστεί δύο επίπεδα πιο μακριά από το σημείο μετάβασης θα προκληθεί ένα μεγάλο σφάλμα αποκωδικοποίησης. Μία άλλη λύση είναι να επιτρέψουμε να συμβούν bubble errors στα 2 τελευταία LSBs και να καθορίζονται τα εναπομείναντα MSBs ψάχνοντας για μεταβάσεις μεταξύ κάθε τέταρτου συγκριτή. Έτσι τα σφάλματα bubble που θα συμβαίνουν μέσα σε τέσσερα επίπεδα από το σημείο μετάβασης δεν θα οδηγούν σε μεγάλα σφάλματα. Μία εναλλακτική υλοποίηση που επιτρέπει την μείωση αυτών των σφαλμάτων απαιτεί την χρησιμοποίηση δύο κωδικοποιητών αντί για έναν, όπου ο ένας θα είναι τύπου AND και ο άλλος τύπου OR. Όταν στις εξόδους των NAND πυλών εμφανιστεί μία μη αναμενόμενη ψηφιακή λέξη, τα σφάλματα των δύο κωδικοποιητών θα τείνουν να είναι ίσα στο μέτρο αλλά αντίθετα στο πρόσημο. Επομένως η τελική έξοδος θα είναι ο μέσος όρος των εξόδων των δύο κωδικοποιητών και θα λαμβάνεται προσθέτοντας τις δύο εξόδους και διαγράφοντας το LSB του αθροίσματος. 55

58 Σχ.4.3: Αφαίρεση των bubble errors αντικαθιστώντας τις πύλες NAND δύο εισόδων με πύλες NAND τριών εισόδων. Flashback: Σημαντική πηγή σφαλμάτων αποτελεί το flashback. Το Flashback συμβαίνει όταν οι συγκριτές μεταβαίνουν από κατάσταση track σε κατάσταση latch. Σε αυτό το χρονικό διάστημα, κάποια από τις δύο εισόδους θα αργεί σε σχέση με την άλλη να φορτωθεί στον συγκριτή εξ αιτίας των πολύ διαφορετικών εμπεδήσεών τους. Επομένως θα παρουσιάζονται μεγάλα σφάλματα στις εξόδους των συγκριτών. Σχ.4.4: Μείωση του flashback με παρεμβολή ενός προενισχυτή στον συγκριτή. Για να αντιμετωπίσουμε το παραπάνω πρόβλημα, παρεμβάλλονται ένας ή δύο buffer μαζί με μια βαθμίδα προενισχυτή πριν την βαθμίδα του latch στον συγκριτή. Στο Σχ.4.4 βλέπουμε έναν τέτοιο συγκριτή ο οποίος έχει έναν buffer, έναν προενισχυτή χαμηλού κέρδους και έναν ακόμη buffer πριν την συνδεσμολογία track latch. Οι αντιστάσεις εισόδου των δύο σημάτων εισόδου είναι πολύ μεγαλύτερες λόγω των buffer και τείνουν να γίνουν περίπου ίσες με [β + 1]r π. 56

59 4.2 Two Step A/D Converters Οι Two step A/D converters αποτελούν μία από τις πιο δημοφιλείς υλοποιήσεις μετατροπέων υψηλής ταχύτητας και μεσαίας ακρίβειας. Ο λόγος που μας οδηγεί στην επιλογή τους είναι τα διάφορα πλεονεκτήματα που παρουσιάζουν έναντι των flash μετατροπέων ξεπερνώντας έτσι κάποια προβλήματα που συναντήσαμε στους flash ADC. Συγκεκριμένα, οι μετατροπείς αυτού του είδους απαιτούν μικρότερη περιοχή πυριτίου, παρουσιάζουν μικρότερη κατανάλωση ισχύος και μικρότερη παρασιτική χωρητικότητα. Το διάγραμμα ενός two step μετατροπέα φαίνεται στο Σχ.4.5. Αρχικά ο 4 bit MSB A/D converter καθορίζει τα πρώτα τέσσερα πιο σημαντικά δυαδικά ψηφία. Για τον προσδιορισμό των υπόλοιπων LSBs, πρώτα βρίσκουμε το σφάλμα κβαντισμού του MSB A/D μετατρέποντας την έξοδο του MSB A/D σε τάση μέσω του D/A και αφαιρώντας αυτήν από την τάση εισόδου Vin. Για να διευκολυνθούμε στην εύρεση των LSBs, το σφάλμα κβαντισμού πολλαπλασιάζεται επί 16 μέσω του ενισχυτή κέρδους του διαγράμματος και τα τελευταία λιγότερο σημαντικά ψηφία καθορίζονται από τον 4 bit LSB A/D. Σχ.4.5: 8 bit two step A/D converter. Με τον two step χρησιμοποιούνται μόνο 32 συγκριτές αντί για 256 που θα χρειαζόμασταν σε έναν flash μετατροπέα αλλά για να μας δώσει μια καλή ακρίβεια o two step του σχήματος, πρέπει όλα τα επιμέρους στοιχεία του να έχουν ακρίβεια 8 τουλάχιστον δυαδικών ψηφίων. 57

60 4.3 Interpolating converters Oι interpolating μετατροπείς χρησιμοποιούν ενισχυτές χαμηλού κέρδους όπως φαίνεται στο Σχ.4.6. Αυτοί οι ενισχυτές συμπεριφέρονται σαν γραμμικοί ενισχυτές κοντά στις τάσεις κατωφλίου τους αλλά επιτρέπεται να φτάσουν στον κόρο όταν οι διαφορικές είσοδοί τους γίνουν εξαιρετικά μεγάλες. Επίσης με την χρήση των interpolating ADC μειώνεται σημαντικά ο αριθμός των ενισχυτών στους οποίους εφαρμόζεται το σήμα εισόδου Vin. Σχ.4.6: 4 bit interpolating A/D converter. Ο τρόπος με τον οποίο γίνεται μια μετατροπή βασίζεται στις τάσεις που παρεμβάλλονται μεταξύ των εξόδων των ενισχυτών. Για να κατανοήσουμε την τεχνική της παρεμβολής που χρησιμοποιούν οι συγκεκριμένοι μετατροπείς παρουσιάζουμε στο Σχ.4.7 τις εξόδους V 1 V 2 και τις ενδιάμεσες τάσεις V 2a, V 2b, V 2c. Αυτές οι τάσεις θα περάσουν στο αντίστοιχο latch και θα καθορίσουν αν οι έξοδοι των latch θα είναι 0 ή 1. Τα λογικά επίπεδα των latch είναι 0V και 5V ενώ η τάση κατωφλίου θα βρίσκεται στα 2.5V. 58

61 Σχ.4.7: Συμπεριφορά των εξόδων των ενισχυτών και των τάσεων παρεμβολής τους. Αρχικά λοιπόν, έστω ότι η τάση εισόδου είναι στα 0V και αρχίζει να αυξάνεται. Η τάση V1 θα αρχίσει να μειώνεται αφού η Vin θα αρχίσει να πλησιάζει την τάση κατωφλίου του πρώτου ενισχυτή (0.25V). H τάση εξόδου του δεύτερου ενισχυτή V2 θα παραμείνει ίδια εφόσον η διαφορά της τάσης κατωφλίου του και της Vin θα παραμένει μεγαλύτερη από 0.25V (0.5 Vin > 0.25V). Κοιτώντας στο Σχ καταλήγουμε στις παρακάτω εκφράσεις για τις ενδιάμεσες τάσεις. V2 V1 V2 c = V2 4 V2 V1 V2 b = V2 2 3( V2 V1 ) = V V2 a 2 4 Σύμφωνα με αυτές τις εκφράσεις των ενδιάμεσων τάσεων καθώς η V1 θα μειώνεται θα επηρεάσει πρώτα την V2a να αρχίσει να μειώνεται μετά την V2b και τέλος την V2c όπως φαίνεται και από το Σχ Όταν η τάση εισόδου φτάσει και ξεπεράσει τα 0.25V η V1 θα πέσει κάτω από την τάση κατωφλίου του latch και θα πάρει τιμή low και θα την ακολουθήσουν οι ενδιάμεσες τάσεις με την σειρά που προαναφέραμε. Επίσης όταν η Vin αυξηθεί στα 0.25V θα αρχίσει να μειώνεται και η τιμή της V2, ενώ αν η Vin πάρει τιμή μεγαλύτερη των 0.5V όλες οι τάσεις θα βρίσκονται πλέον σε χαμηλό επίπεδο και η έξοδος του κάθε latch θα είναι 0. Επομένως οι έξοδοι των latch θα σχηματίζουν μία ψηφιακή λέξη σε θερμομετρικό κώδικα για κάθε τάση εισόδου και στη συνέχεια θα κωδικοποιείται σε δυαδικό κώδικα. Για γρήγορες μετατροπές είναι σημαντικό οι καθυστερήσεις των latch να γίνουν όσο το δυνατόν ίσες μεταξύ τους. Εφόσον οι χωρητικότητες εισόδου των latch είναι όμοιες μεταξύ τους, προσθέτοντας επιπλέον αντιστάσεις όπως φαίνεται στο Σχ. 4.8, οι καθυστερήσεις εξισώνονται κατά πολύ. 59

62 Σχ.4.8: Πρόσθεση νέων αντιστάσεων για την εξισσορόπηση των καθυστερήσεων των latch. 60

63 4.4 Folding A/D converters Όπως είδαμε ο αριθμός των ενισχυτών μπορεί να μειωθεί δραστικά με την χρήση του interpolating converter. Παρόλα αυτά, ο αριθμός των latch των συγκριτών παραμένει 2 Ν. Αυτός ο μεγάλος αριθμός των latch μπορεί να μειωθεί κατά πολύ αν χρησιμοποιηθεί η αρχιτεκτονική folding. O folding A/D converter είναι παρόμοιος στον τρόπο που μετατρέπει με τον two step ADC όπου τα MSBs καθορίζονται χωριστά από τα LSBs. Οι folding ADC βασίζονται στις διατάξεις folding blocks. Για να καταλάβουμε την σημασία αυτών των διατάξεων καθώς και την γενική λειτουργία του μετατροπέα θα αναλύσουμε τον 4 bit folding A/D converter του Σχ.4.9. Σε αυτόν τον μετατροπέα πρώτα καθορίζονται τα 2 MSBs τα οποία ορίζουν την περιοχή που βρίσκεται η τάση εισόδου. Εφόσον η τάση αναφοράς είναι Vref=1V οι τέσσερις δυνατές περιοχές της τάσης εισόδου είναι 0 ¼ V, ¼ ½V, ½ ¾ V, ¾ 1V. Στη συνέχεια καθορίζονται τα LSBs μέσω των folding blocks. Σχ.4.9: 4 bit folding A/D converter. Για παράδειγμα αν τα MSBs είναι 01 τότε η τάση εισόδου θα βρίσκεται στην περιοχή μεταξύ 1/4V και 1/2V. Τότε ανάλογα με την ακριβή τιμή που έχει η τάση εισόδου θα παραχθεί ένας θερμομετρικός κώδικας για τον καθορισμό των 2 LSBs από τις εξόδους των folding blocks όπως φαίνεται και από τις χαρακτηριστικές εξόδου των folding blocks στο Σχ.4.9. Επομένως καθώς η Vin αυξάνεται από 1/4V σε 1/2V ο θερμομετρικός 61

64 κώδικας θα αλλάζει (1111 > 1110 > 1100 > 1000 > 0000). Έτσι αν υποθέσουμε ότι Vin=6/16V τότε ο θερμομετρικός κώδικας θα είναι Επίσης πρέπει να τονιστεί ότι ο θερμομετρικός κώδικας αναστρέφεται σε κάθε περιοχή τάσης. Δηλαδή αν η Vin περάσει την τιμή 1/2V και τείνει στην 3/4V ο κώδικας θα αλλάξει από 0000 σε 0001, 0011, 0111, Τα folding block μπορούν να υλοποιηθούν με το ολοκληρωμένο κύκλωμα του Σχ Η τάση εξόδου καθορίζεται από τα τρανζίστορ Q1, Q2 που βρίσκονται σε συνδεσμολογία OR και στο Σχ (b) φαίνεται η χαρακτηριστική Vin Vout. Αναλυτικότερα η λειτουργία του folding block βασίζεται στους διαφορικούς BJT ενισχυτές και έχει ως εξής. Το σήμα Va παίρνεται από την AND διάταξη των δύο πρώτων ενισχυτών και είναι Vr1 Va = VCC a IbR1 Vr1 + Vin AND Vin Va = VCC a IbR1 V + V r2 in Σχ.4.10: Κυκλωματική υλοποίηση του folding block του μετατροπέα του Σχ Ομοίως για το σήμα Vb έχουμε: Vr3 Va = VCC a IbR1 Vr3 + Vin AND Vin Va = VCC a IbR1 Vr 4 + Vin Επομένως καταλήγουμε στην τάση εξόδου 62

65 V = ( V V OR V V ). out a BE ) ( b BE Επίσης χρησιμοποιώντας το πρώτο folding block μπορούμε να καθορίσουμε τα MSBs της τάσης εισόδου. To b1 βρίσκεται σε κατάσταση 1 όταν Vin > 8/16V ενώ το b2 είναι high όταν 4/16V<Vin <8/16V ή 11/16V<Vin<1V. Έτσι με τον συνδυασμό των σημάτων του folding block που φαίνεται στο Σχ.4.11 καθορίζονται τα 2 MSBs και συγκεκριμένα: V V b1 out = V CC 8/16 a 8/16 + V = ( Va VBE ) OR( Vb VBE ) in I b Σχ.4.11: Xρησιμοποίηση του πρώτου folding block για τον καθορισμό των 2 MSBs του Σχ

66 4.5 Pipelined A/D Converters Η μέθοδος two step που περιγράψαμε μπορεί να γενικευτεί σε πολλά επίπεδα, όπου το κάθε στάδιο θα καθορίζει ένα μοναδικό bit. Συγκεκριμένα το πρώτο στάδιο θα βρίσκει το σημαντικότερο bit, το δεύτερο στάδιο θα βρίσκει το αμέσως επόμενο bit, κ. ο. κ. Δυστυχώς αυτή η υλοποίηση θα είναι πάρα πολύ αργή, αφού το τελευταίο στάδιο θα περιμένει τα υπόλοιπα να ολοκληρώσουν τον καθορισμό των άλλων bit. Μια καλύτερη υλοποίηση είναι να χρησιμοποιήσουμε την τεχνική pipelining, έτσι ώστε όταν το πρώτο στάδιο καθορίσει το MSB αμέσως μετά να αρχίσει να καθορίζει το MSB του επόμενου δειγματοληπτικού σήματος εισόδου. Ένας pipelined A/D converter φαίνεται στο Σχ Κάθε διάταξη ψηφιακής προσέγγισης (Digital approximator, DAPRX) μετατρέπει την αναλογική είσοδο όπως ένας αλγοριθμικός μετατροπέας. Για μια προσημασμένη είσοδο, η τάση εισόδου συγκρίνεται με 0V. Αν Vin > 0 τότε Vout = 2Vin Vref/2, και Bout=1 αλλιώς Vout = 2Vin + Vref/2 και Bout=0. Επίσης κάθε DAPRX περιλαμβάνει μία S/H διάταξη έτσι ώστε να αποθηκεύεται το σήμα εισόδου. Αυτή η S/H επιτρέπει στον προηγούμενο DAPRX να μπορεί αμέσως να επεξεργαστεί το επόμενο σήμα εισόδου πριν οι επόμενοι DAPRX ολοκληρώσουν την επεξεργασία του προηγούμενου σήματος εισόδου. Παράλληλα η ψηφιακή έξοδος του προηγούμενου DAPRX επίσης αποθηκεύεται. Σχ : Ένας pipelined A/D converter. Αν και χρειάζονται Ν κύκλοι ρολογιού για να επεξεργαστεί κάθε σήμα εισόδου, μια επόμενη δειγματοληπτική αναλογική είσοδος μπορεί να περάσει στον μετατροπέα σε κάθε κύκλο ρολογιού. Επομένως η αναλογία της επεξεργασίας είναι μία είσοδος ανά κύκλο ρολογιού και η πολυπλοκότητα είναι ανάλογη του Ν, μικρότερη από άλλες 64

67 σχεδιάσεις που έχουν την ίδια αναλογία επεξεργασίας σήματος. Έτσι ο pipelined converter αποτελεί μια καλή επιλογή όταν η μικρή περιοχή ολοκλήρωσης αποτελεί σημαντική παράμετρο. Σχ.4.13: 1 bit digital approximator. 65

68 66

69 ΚΕΦΑΛΑΙΟ 5 ΠΕΡΙΓΡΑΦΗ ΤΩΝ A/D CONVERTERS ΠΟΥ ΥΛΟΠΟΙΗΘΗΚΑΝ DUAL SLOPE A/D CONVERTER TRACKING ANALOG TO DIGITAL CONVERTER ΕΞΟΜΟΙΩΣΗ ΤΗΣ ΛΕΙΤΟΥΡΓΙΑΣ ΤΟΥ TRACKING A/D Ο ΒΕΛΤΙΩΜΕΝΟΣ TRACKING A/D CONVERTER Η ΛΕΙΤΟΥΡΓΙΑ ΤΟΥ ΒΕΛΤΙΩΜΕΝΟΥ TRACKING A/D ΕΞΟΜΟΙΩΣΗ ΤΗΣ ΛΕΙΤΟΥΡΓΙΑΣ ΤΟΥ ΒΕΛΤΙΩΜΕΝΟΥ TRACKING A/D CONVERTER ΣΥΓΚΡΙΣΗ ΤΩΝ ΔΥΟ TRACKING A/D CONVERTERS SUCCESIVE APPROXIMATION ANALOG TO DIGITAL CONVERTER ALGORITHMIC A/D CONVERTER 89 67

70 68

71 5.1 DUAL SLOPE A/D CONVERTER Στο σχήμα 5.1 δείχνεται ο dual slope A/D converter. Τα βασικά στοιχεία που τον αποτελούν είναι ο ολοκληρωτής που ολοκληρώνει τις τάσεις εισόδου Vin και Vref, ο διαφορικός συγκριτής και ο Ν bit απαριθμητής. Ο τρόπος με τον οποίο μετατρέπει την τάση εισόδου σε ψηφιακή λέξη Bout περιγράφεται με την βοήθεια του προαναφερθέντος σχήματος. Σχ.5.1: Το σχηματικό διάγραμμα του dual slope A/D converter. Ας υποθέσουμε ότι το σύστημα έχει βρεθεί στην κατάσταση ηρεμίας που ορίζεται ως εξής: Ο διακόπτης SI είναι στο κάτω μέρος τροφοδοτώντας την αντίσταση εισόδου R1 του ολοκληρωτή με την σταθερή αρνητική τάση αναφοράς του ADC, την Vref. Η τάση εξόδου του ολοκληρωτή (Vint) δεσμεύεται στα 0.7V, αφού η δίοδος άγει. Η τάση εξόδου του διαφορικού συγκριτή είναι σε λογικό 1 αφού 0.7 V > 0 V. Ο απαριθμητής είναι σε κατάσταση αδράνειας και περιμένει το κατάλληλο σήμα από την λογική ελέγχου για να ξεκινήσει την απαρίθμηση. Αυτό το σήμα δίνεται από την λογική ελέγχου όταν η λογική τιμή του συγκριτή είναι 0. Την χρονική στιγμή Τ = 0 ενεργοποιείται το σήμα soc και αρχίζει η διαδικασία της μετατροπής. Ο διακόπτης SI ενώνει την είσοδο του ολοκληρωτή με την θετική τάση εισόδου Vin. 69

72 Σχ.5.2: Οι κυματομορφές στα διάφορα σημεία του dual slope A/D converter. Το σήμα TC μας δείχνει πότε ο απαριθμητής μέτρησε 2 Ν παλμούς. Η έξοδος του ολοκληρωτή κατεβαίνει με ρυθμό που εξαρτάται από την τάση Vin: dv dt int Vin = R1 C1 Την χρονική στιγμή Τ=1 η τάση εξόδου του ολοκληρωτή γίνεται ελάχιστα αρνητική και η έξοδος του συγκριτή πηγαίνει στο λογικό 0 με αποτέλεσμα ο απαριθμητής να ξεκινάει να μετρά προς τα πάνω. Την χρονική στιγμή Τ=2 ο απαριθμητής ολοκληρώνει την απαρίθμηση 2 Ν παλμών μηδενίζοντας το περιεχόμενό του, ενώ η λογική ελέγχου παράγει το κατάλληλο σήμα ελέγχου του διακόπτη SI, έτσι ώστε τώρα η είσοδος του ολοκληρωτή να είναι η αρνητική τάση αναφοράς. Αποτέλεσμα των παραπάνω είναι τώρα ο ολοκληρωτής να ολοκληρώνει μια αρνητική τάση και να κινείται προς θετικές τάσεις με σταθερό ρυθμό: dv dt int V ref =. R1 C1 Tην χρονική στιγμή Τ=3 η τάση εξόδου του ολοκληρωτή γίνεται ελάχιστα θετική και η έξοδος του συγκριτή πηγαίνει στο λογικό 1 με αποτέλεσμα ο απαριθμητής να σταματάει την μέτρηση. Στο χρονικό διάστημα από Τ = 1 μέχρι Τ = 2 η τάση του ολοκληρωτή κατέβαινε με σταθερό ρυθμό. Όμως το χρονικό αυτό διάστημα είναι σταθερό και εξαρτάται από την συχνότητα του ρολογιού και από τον αριθμό των παλμών 2 Ν που μέτρησε ο counter κατά την διάρκεια αυτού του διαστήματος. Έτσι μπορούμε να υπολογίσουμε την μεταβολή της τάσης που είχαμε στο χρονικό διάστημα από Τ=1 έως Τ=2: N Vin 2 Δ VT 12 = R1 C1. Fref Στο χρονικό διάστημα από Τ = 2 μέχρι Τ = 3 η τάση του ολοκληρωτή κατέβαινε με σταθερό ρυθμό. Όμως το χρονικό αυτό διάστημα είναι σταθερό και εξαρτάται από την συχνότητα του ρολογιού και από τον αριθμό των παλμών Κ που μέτρησε ο counter 70

73 κατά την διάρκεια αυτού του διαστήματος. Έτσι μπορούμε να υπολογίσουμε την μεταβολή της τάσης που είχαμε στο χρονικό διάστημα από Τ=2 έως Τ=3: ΔV V K ref T 23 = R1 C1 F. ref Όπως παρατηρούμε από το Σχ.5.2 η μεταβολή της τάσης σε αυτά τα δύο χρονικά διαστήματα είναι ίδια και συνεπώς μπορούμε να γράψουμε: V K in = Vref N. 2 Επομένως η αποθηκευμένη ψηφιακή τιμή στον απαριθμητή την χρονική στιγμή Τ=3 και για όσο διαρκεί ο παλμός eoc αποτελεί το ψηφιακό ισοδύναμο της Vin. Παρατηρούμε επιπλέον ότι η τιμή Κ που είναι αποθηκευμένη στον απαριθμητή για όλο το χρονικό διάστημα που το σήμα EOC (End ofconversion) είναι (High) είναι ανάλογη της τάσης εισόδου και δεν εξαρτάται από την σταθερά του ολοκληρωτή (R1C1). Η τιμή της σταθεράς χρόνου του ολοκληρωτή ορίζεται με κριτήριο την μέγιστη διακύμανση της τάσης εξόδου του και είναι: R1 V C1 = ΔV ref max 2 F N. ref Η ψηφιακή τιμή Κ είναι ανάλογη της τάσης εισόδου του A/D και της ακρίβειας μέτρησης του A/D: V lsb = V ref 1 2 N Ο χρόνος μετατροπής της αναλογικής τάσης σε ψηφιακή τιμή εξαρτάται από την τιμή της τάσης εισόδου. Όσο μεγαλύτερη είναι η τάση εισόδου, τόσο μεγαλύτερος είναι ο απαιτούμενος χρόνος για την μετατροπή. Ο χρόνος μετατροπής (conversion time) χωρίζεται σε δύο μέρη; στον σταθερό χρόνο ολοκλήρωσης της τάσης εισόδου και στον μεταβλητό χρόνο ολοκλήρωσης της σταθερής τάσης αναφοράς (Vref). Ο χρόνος μετατροπής δίνεται από την σχέση: T A / D = N 2 Fclk V 1 + V in ref T max 2 F N + 1 Η ακρίβεια της μετατροπής εξαρτάται από την ποιότητα του ολοκληρωτή. Το ρεύμα διαρροής στον τελεστικό ενισχυτή και στον πυκνωτή του ολοκληρωτή πρέπει να είναι αμελητέα. Γι' αυτό πρέπει να επιλεγεί τελεστικός ενισχυτής με διαφορικό ζεύγος εισόδου Jfet ή MOSFet και πυκνωτής πολύ καλής ποιότητας. Σημαντικότατο σφάλμα στην μετατροπή επιφέρει η τάση Vos του τελεστικού ενισχυτή. Kerr = 2 N V V in ref V V in ref V + V os os = 2 N V V os ref clk ( V ( V in os + V + V Από την παραπάνω σχέση βλέπουμε ότι το σφάλμα μετατροπής αυξάνεται με την τάση εισόδου και το μέγιστο σφάλμα είναι: ref ref ) ) 71

74 N 2 VOS N 2 Vos Kerr = 2 2 ( V ref + VOS ) V ref Είναι προφανές ότι το λάθος που εισάγεται στην μέτρηση θα πρέπει να είναι μικρότερο της μονάδας και συνεπώς μπορούμε να βρούμε με βάση τον αριθμό των bits που απαιτούνται για τον A/D converter την μέγιστη επιτρεπτή τιμή για το Vos του τελεστικού ενισχυτή του ολοκληρωτή: Vref V OS 2 N +1 Ο A/D converter έχει την δυνατότητα να δώσει μεγάλη ακρίβεια μετατροπής και χρησιμοποιείται σε εφαρμογές όπου η προς μετατροπή τάση αλλάζει αργά στον χρόνο. Επιπλέον έχει το πλεονέκτημα να ολοκληρώνει τον θόρυβο που υπερτίθεται στο χρήσιμο σήμα και να τον απορρίπτει. Ειδικά οι συχνότητες που είναι πολλαπλάσιες της συχνότητας ολοκλήρωσης της τάσης εισόδου απορρίπτονται ολικά αφού το ολοκλήρωμα του ημίτονου σε μία περίοδο είναι 0. Σχ.5.3: Απόρριψη (σε DB) της τάσης εισόδου σε συνάρτηση με την συχνότητα εισόδου. Η περίοδος ολοκλήρωσης της τάσης είναι

75 5.2 TRACKING ANALOG TO DIGITAL CONVERTER Σχ.5.4: Το block διάγραμμα του Τracking Α/D Converter. Το σχηματικό του διάγραμμα δείχνεται στο σχήμα 5.4. Τα βασικά στοιχεία που τον αποτελούν είναι η μονάδα sample and hold που κρατάει σταθερή την τάση εισόδου όταν αυτή μεταβάλλεται για όσο διάστημα επιθυμούμε, ο up/down counter, ο διαφορικός συγκριτής και ο μετατροπέας από ψηφιακό σε αναλογικό σήμα. Η λειτουργία του βασίζεται στην γραμμική σύγκλιση της τιμής του απαριθμητή και συνεπώς και της τάσης εξόδου του D/A converter (Vdac) στην τάση εισόδου. Έτσι η έξοδος του συγκριτή δίνει εντολή στον απαριθμητή να μετρήσει προς τα πάνω ή προς τα κάτω, ανάλογα με την τάση εισόδου στον A/D μετατροπέα. Για να δείξουμε καλύτερα τον τρόπο που μετατρέπει την τάση εισόδου σε ψηφιακή λέξη παρουσιάζουμε σχηματικά τον αλγόριθμο λειτουργίας του στο σχήμα 5.5. Η ταχύτητα σύγκλισης στην τάση εισόδου εξαρτάται από την συχνότητα του ρολογιού του απαριθμητή και από τον αριθμό των bits του απαριθμητή και συνεπώς και της ανάλυσης του D/A Converter. Για να μπορεί ο μετατροπέας να παρακολουθεί την τάση εισόδου όταν αυτή μεταβάλλεται θα πρέπει η τάση εισόδου να έχει ρυθμό αλλαγής μικρότερο ή το πολύ ίσο με αυτόν που μπορεί να πετύχει ο μετατροπέας. Ο ρυθμός αλλαγής τάσης του μετατροπέα είναι προφανώς: dv dt = V ref F clk N 2 Συνεπώς η μέγιστη συχνότητα εισόδου θα είναι: 73

76 Fin MAX clk = N 2 F π Στο σημείο αυτό πρέπει να τονιστεί ότι η μέγιστη συχνότητα εισόδου που δίνεται από την παραπάνω εξίσωση ισχύει για πλάτος ημιτονοειδούς εισόδου ίσο με Vref peak to peak. Είναι προφανές ότι ο μετατροπέας μπορεί να δεχθεί και μεγαλύτερες συχνότητες στην είσοδό του και να τις μετατρέψει επιτυχώς αρκεί η παράγωγος της τάσης εισόδου να είναι μικρότερη από την παράγωγο της μεταβολής της τάσης του D/A Converter. Έτσι ο μετατροπέας μπορεί να μετατρέψει επιτυχώς διπλάσια συχνότητα από την μέγιστη, αρκεί το πλάτος της να είναι μικρότερο από Vref/2. Σχ.5.5: Ο αλγόριθμος λειτουργίας του Tracking A/D Converter. Το ψηφιακό ισοδύναμο της Vin είναι η Bout. 74

77 5.2.1 ΕΞΟΜΟΙΩΣΗ ΤΗΣ ΛΕΙΤΟΥΡΓΙΑΣ ΤΟΥ TRACKING A/D. Υποθέτουμε ότι το σύστημα του A/D converter πληρεί τις παρακάτω προϋποθέσεις: 1 1 Το ρολόι του απαριθμητή έχει συχνότητα fclk = = = 50KHz. T 20μs Η τάση αναφοράς του μετατροπέα είναι Vref = 5 V. Η είσοδος του A/D converter είναι μια μετατοπισμένη κατά πλάτος ημιτονοειδή τάση πλάτους Vin=1V, συχνότητας f=50hz, και μετατόπισης V πλάτους (dc offset) DC=2V, in ( t ) = DC + sin( 2 π f t ). Η ανάλυση του A/D converter είναι Ν = 8 bit επομένως ο απαριθμητής είναι των 8 bit και η ανάλυση του DAC είναι επίσης των 8 bit. Χρησιμοποιώντας το Matlab εξομοιώσαμε τον αλγόριθμο λειτουργίας του Τracking A/D converter. Στα σχήματα 5. 5 και 5. 6 φαίνεται η συμπεριφορά της εξόδου του μετατροπέα σε σχέση με την είσοδο, μέσω της τάσης εξόδου του D/Α converter. Παρατηρούμε ότι ο μετατροπέας στην αρχή προσπαθεί να προσεγγίσει την τάση εισόδου αυξάνοντας την τιμή του απαριθμητή γραμμικά. Όταν η τάση εισόδου προσεγγιστεί με ακρίβεια ενός bit τότε η ψηφιακή έξοδος του απαριθμητή κινείται πάνω κάτω προσεγγίζοντας την τάση εισόδου σε κάθε παλμό του ρολογιού. Έτσι διαπιστώνεται ότι η ταχύτητα μετατροπής του Tracking A/D μετατροπέα είναι από τις μεγαλύτερες που μπορούμε να συναντήσουμε. Στα σχήματα 5. 6 (β) και 5. 7 (β) βλέπουμε λεπτομερώς τον τρόπο προσέγγισης της τάσης εισόδου καθώς και το σφάλμα μετατροπής στις χρονικές στιγμές μετά την προσέγγιση. Όπως παρατηρούμε το μέγιστο σφάλμα μετατροπής είναι περίπου ίσο με την V LSB: : 1 1 VLSB = VREF = 5 = V clk 75

78 Σχ.5.6: (α) Η λειτουργία του Tracking A/D Converter. (β) Ο τρόπος προσέγγισης της τάσης εισόδου. Σχ.5.7: (α) Η διακύμανση του λάθους μετατροπής. (β) Το σφάλμα μετατροπής μετά την προσέγγιση της τάσης εισόδου από τον μετατροπέα. 76

79 5.3 Ο ΒΕΛΤΙΩΜΕΝΟΣ TRACKING A/D CONVERTER. Όπως είδαμε, η σωστή λειτουργία του Tracking A/D Converter εξαρτάται, για ορισμένο πλάτος εισόδου και ορισμένη συχνότητα ρολογιού, από την συχνότητα της ημιτονοειδούς εισόδου. Είδαμε ότι υπάρχει μία μέγιστη συχνότητα εισόδου που αν την υπερβούμε καταλήγουμε σε μη αποδεκτή λειτουργία του Tracking A/D Converter. Σε αυτήν την διπλωματική εργασία προσπαθήσαμε και επιτύχαμε να υλοποιήσουμε έναν βελτιωμένο Tracking A/D Converter, ο οποίος καταφέρνει να έχει ικανοποιητική συμπεριφορά και σε υψηλότερες συχνότητες. Ο βελτιωμένος Tracking A/D Converter διαφέρει από τον απλό μόνο ως προς την λογική που αυξάνει ή μειώνει την ψηφιακή έξοδο άρα και την τάση εξόδου του DAC ανάλογα με την λογική τιμή εξόδου του συγκριτή. Στις παρακάτω υποενότητες γίνεται σαφή η βελτίωση της λειτουργίας του Tracking A/D Converter. Σχ.5.8: Το σχηματικό διάγραμμα του βελτιωμένου Tracking A/D Converter Η ΛΕΙΤΟΥΡΓΙΑ ΤΟΥ ΒΕΛΤΙΩΜΕΝΟΥ TRACKING A/D. Όπως βλέπουμε στο Σχ.5.8, για να γίνει κατανοητός ο τρόπος που ο Tracking A/D Converter μετατρέπει την τάση εισόδου σε ψηφιακή λέξη, πρέπει να αναλύσουμε την λογική που αυξάνει ή ελαττώνει την ψηφιακή έξοδο Bout. Η λογική αυτή δεν είναι παρά ένας καταχωρητής που η ψηφιακή του τιμή αυξάνεται ή μειώνεται σε κάθε κύκλο ρολογιού ανάλογα με: την τιμή της εξόδου του συγκριτή, την τιμή της εξόδου του συγκριτή στον προηγούμενο κύκλο ρολογιού (cmp1t), 77

80 την τιμή που προστέθηκε στην Bout στον προηγούμενο κύκλο ρολογιού (step1t), την τιμή που προστέθηκε στην Bout δύο κύκλους ρολογιού πιο πριν (step2t). Συγκεκριμένα η λογική αυτή βασίζεται στην αύξηση (μείωση) της ψηφιακής εξόδου, όταν σε κάθε κύκλο ρολογιού η τάση εξόδου του μετατροπέα από ψηφιακό σε αναλογικό σήμα είναι μικρότερη (μεγαλύτερη) από την τάση εισόδου του Tracking A/D Converter. Το βήμα στο οποίο προστίθεται κάθε φορά η έξοδος αυξάνει κατά 1 (μειώνεται κατά 1) με άνω όριο την τιμή 4 (με κάτω όριο την τιμή 4). Οταν για πρώτη φορά η Vdac γίνει μεγαλύτερη (μικρότερη) της τάσης εισόδου η ψηφιακή έξοδος ελαττώνεται (αυξάνεται) κατά 2 με αποτέλεσμα στους επόμενους κύκλους ρολογιού να γίνεται μια αναζήτηση της κατάλληλης τιμής εξόδου που κάνει τον DAC να προσεγγίσει την τάση εισόδου με το μικρότερο δυνατόν σφάλμα. Μέσα σε αυτήν την περιοχή αναζήτησης το βήμα αύξησης ή ελάττωσης της εξόδου έχει απόλυτη τιμή ίση με 1 και μόλις η τάση εισόδου αλλάξει (μόλις αυξηθεί ή μειωθεί), τότε το βήμα αυξομείωσης μπορεί να πάρει και μεγαλύτερες απόλυτες τιμές (πάντα με άνω όριο το 4), έτσι ώστε να προσεγγίσει με τον ίδιο τρόπο την νέα τάση εισόδου. Στο σχήμα 5.9 φαίνεται ο τρόπος που ο βελτιωμένος Tracking A/D Converter προσπαθεί να προσεγγίσει την τάση εισόδου με ακρίβεια μετατροπής ίδια με αυτήν του απλού Tracking A/D Converter, του ενός δηλαδή bit. Σχ.5.9: Ο τρόπος αυξομείωσης της ψηφιακής εξόδου άρα και της τάσης Vdac ανάλογα με την έξοδο του συγκριτή τάσης. Αν Vin>Vdac τότε cmp=1 αλλιώς cmp=0. Ο αλγόριθμος λειτουργίας της ψηφιακής λογικής που καθορίζει το βήμα αύξησης ή ελάττωσης της εξόδου παρατίθεται ως διάγραμμα ροής στο σχήμα Οπως βλέπουμε το βήμα αύξησης ή ελάττωσης παύει να είναι μόνο ψηφιακό 1 αλλά μπορεί να πάρει μία από τις ψηφιακές τιμές 1, 2, 3, 4, 1, 2, 3, 4. Για να δούμε καλύτερα τον τρόπο που ο βελτιωμένος μετατροπέας προσεγγίζει την τάση εισόδου υποθέτουμε ότι: Η τάση αναφοράς του μετατροπέα είναι Vref=5V. Η τάση εισόδου είναι Vin=0, 85V. 78

81 Η ανάλυση του μετατροπέα είναι N=8 bits. Επομένως η μετατροπή θα έχει όπως φαίνεται παρακάτω: Time Vin Vdac = Vdac + Vref step N 2 Vin>Vdac? cmp cmp1t step1t step2t step 0Tclk 0, Tclk 0, 85 0, Tclk 0, 85 0, Tclk 0, 85 0, Tclk 0, 85 0, Tclk 0, 85 0, Tclk 0, 85 0, Tclk 0, 85 0, Tclk 0, 85 0, Tclk 0, 85 0, Tclk 0, 85 0, Tclk 0, 85 0, Tclk 0, 85 0, Tclk 0, 85 0, Tclk 0, 85 0, Tclk 0, 85 0, Tclk 0, 85 0, Tclk 0, 85 0, Tclk 0, 85 0, Παρατηρούμε λοιπόν ότι με την παραπάνω δομή προσεγγίζεται πάρα πολύ γρήγορα η τάση εισόδου και το σφάλμα μετατροπής παραμένει στα ίδια επιθυμητά επίπεδα. Η προσέγγιση επιτυγχάνεται μέσα σε 15 κύκλους ρολογιού, από τους 44 κύκλους που θα χρειαζόταν ο απλός Tracking ADC. 79

82 Σχ.5.10: Ο αλγόριθμος της βελτιωμένης ψηφιακής λογικής του Tracking A/D Converter, που καθορίζει την ψηφιακή έξοδο σε κάθε κύκλο ρολογιού. 80

83 5.3.2 ΕΞΟΜΟΙΩΣΗ ΤΗΣ ΛΕΙΤΟΥΡΓΙΑΣ ΤΟΥ ΒΕΛΤΙΩΜΕΝΟΥ TRACKING A/D CONVERTER. Υποθέτουμε ότι το σύστημα του βελτιωμένου A/D converter πληρεί τις παρακάτω προϋποθέσεις: 1 1 Το ρολόι του απαριθμητή έχει συχνότητα: f clk = = = 50 KHz. T 20 μs Η τάση αναφοράς του μετατροπέα είναι Vref = 5V. Η είσοδος του A/D converter είναι μια μετατοπισμένη κατά πλάτος ημιτονοειδή τάση πλάτους Vin=1V, συχνότητας f=50hz, και μετατόπισης V πλάτους (dc offset) DC=2V, in ( t ) = DC + sin( 2 π f t ). Η ανάλυση του A/D converter είναι Ν = 8 bit επομένως ο απαριθμητής είναι των 8 bit και η ανάλυση του DAC είναι επίσης των 8 bit. Χρησιμοποιώντας το Matlab εξομοιώσαμε τον αλγόριθμο λειτουργίας του βελτιωμένου Τracking A/D converter. Στo σχήμα 5.11 φαίνεται η συμπεριφορά της εξόδου του μετατροπέα σε σχέση με την είσοδο, μέσω της τάσης εξόδου του D/Α converter, καθώς και το σφάλμα μετατροπής. Παρατηρούμε ότι η τάση εξόδου του DAC φτάνει ταχύτατα στο να προσεγγίσει την τάση εισόδου αλλά το μέγιστο σφάλμα μετατροπής μετά από την προσέγγιση ισούται περίπου με 1 Verr = 2 VLSB = 2 5V 40mV. 256 clk 81

84 Σχ5. 11: (a) Η λειτουργία του βελτιωμένου Tracking A/D. (b) Το σημείο προσέγγισης της τάσης εισόδου. (c) Το σφάλμα μετατροπής (d) Το σφάλμα μετατροπής μετά την προσέγγιση ΣΥΓΚΡΙΣΗ ΤΩΝ ΔΥΟ TRACKING A/D CONVERTERS Για να μπορέσουμε να συγκρίνουμε την λειτουργία του βελτιωμένου Tracking ADC με τον απλό Tracking ADC υποθέτουμε ότι και οι δύο ικανοποιούν τα παρακάτω: 1 1 Το ρολόι του απαριθμητή έχει συχνότητα f clk = = = 50 KHz. T 20 μs Η τάση αναφοράς του κάθε ένα από τους δύο μετατροπείς είναι Vref = 5V. Η κοινή είσοδος των A/D converters είναι μια μετατοπισμένη κατά πλάτος ημιτονοειδή τάση πλάτους Vin=2.5V, μετατόπισης (dc offset) V DC=2.5V και συχνότητας f: in ( t ) = DC + Vin sin( 2 π f t ). Η ανάλυση του κάθε A/D converter είναι Ν = 8 bits επομένως ο απαριθμητής είναι των 8 bits και η ανάλυση του DAC είναι επίσης των 8 bits. Χρησιμοποιώντας το Matlab εξομοιώσαμε τον αλγόριθμο λειτουργίας των Τracking A/D converters για συχνότητες εισόδου f=80hz, f=90hz, f=100hz και f=120hz. Στα σχήματα που ακολουθούν δείχνεται πολύ παραστατικά η καλύτερη συμπεριφορά του βελτιωμένου Tracking ADC στις υψηλές αυτές συχνότητες. Η επιλογή αυτών των συχνοτήτων έγινε βάση της σχέσης που ορίζει την μέγιστη συχνότητα εισόδου του απλού Tracking ADC. clk 82

85 Fin MAX = Fclk N 2 π Fin MAX = 50 KHz 8 2 π 62 Hz Σχ5. 12: Λειτουργία των Tracking μετατροπέων για συχνότητα εισόδου 80Hz. 83

86 Σχ5. 13: Λειτουργία των Tracking μετατροπέων για συχνότητα εισόδου 90Hz. Σχ5. 14: Λειτουργία των Tracking μετατροπέων για συχνότητα εισόδου 100Hz. Σχ5. 15: Λειτουργία των Tracking μετατροπέων για συχνότητα εισόδου 120Hz. 84

87 Καταλήγοντας, συμπεραίνουμε ότι με την νέα δομή του Tracking ADC καταφέρνουμε υψηλότερες ταχύτητες μετατροπής αλλά η ακρίβεια της μετατροπής σε μια υψηλή συχνότητα είναι πλέον χειρότερη (Σχ.5.16) από την ακρίβεια που θα είχαμε σε μια χαμηλή συχνότητα εισόδου χρησιμοποιώντας τον απλό Tracking ADC. Τα παραπάνω συμπεράσματα των εξομοιώσεων τεκμηριώνονται από τις κυματομορφές που λάβαμε στο εργαστήριο υλοποιώντας και τους δύο μετατροπείς και αυτές παρουσιάζονται και σχολιάζονται στο σχετικό κεφάλαιο. Σχ5. 16: Το σφάλμα μετατροπής του νέου Tracking ADC μετά την προσέγγιση της τάσης εισόδου. (a) Για συχνότητα εισόδου f = 80Hz. (b) Για συχνότητα εισόδου f = 90Hz. (c) Για συχνότητα εισόδου f = 100Hz. (d) Για συχνότητα εισόδου f = 120Hz. Παρατηρούμε ότι όσο αυξάνει η συχνότητα εισόδου αυξάνει και το σφάλμα μετατροπής. 85

88 5.4 SUCCESIVE APPROXIMATION ANALOG TO DIGITAL CONVERTER Ο A/D μετατροπέας αποτελείται από τον καταχωρητή διαδοχικών προσεγγίσεων (Successive Approximation Register), τον D/A Converter, τον συγκριτή τάσης και το σύστημα χρονισμού. Η μέθοδος των διαδοχικών προσεγγίσεων προσεγγίζει στον ελάχιστο χρόνο την τιμή της τάσης εισόδου, αφού απαιτούνται Ν συγκρίσεις, όπου Ν είναι η ανάλυση του μετατροπέα. Σχ.5.17: Το σχηματικό διάγραμμα του Succcessive approximation A/D Converter. Ο χρόνος, που απαιτείται για κάθε σύγκριση, εξαρτάται από την ταχύτητα του συγκριτή, που είναι ιδιαίτερα χαμηλή, όταν πρόκειται να συγκρίνει δύο τάσεις, που η διαφορά τους είναι μικρή. Γι' αυτό πρέπει να δίδεται στον συγκριτή ο απαραίτητος χρόνος για να συγκρίνει τις δύο τάσεις εισόδου. Η ελάχιστη διαφορά τάσης που πρέπει να συγκρίνει ο συγκριτής, είναι Vref/2 N (όπου Vref η μέγιστη τάση εισόδου του συγκριτή). Είναι προφανές ότι όσο περισσότερα bits έχει o SAR τόσο μικρότερη θα είναι η τάση σύγκρισης και συνεπώς τόσο περισσότερο θα αργήσει ο συγκριτής. Για να αντιληφθούμε τον τρόπο με τον οποίο γίνεται μια μετατροπή, πρέπει να κατανοήσουμε τον αλγόριθμο λειτουργίας του που αναφέρεται ως δυαδική έρευνα (binary search. ). Σαν παράδειγμα αυτής της έρευνας θεωρούμε ότι πρέπει να βρεθεί ένας αριθμός μεταξύ 0 και 256. Η πρώτη ερώτηση μπορεί να είναι: «ο αριθμός που ψάχνουμε είναι μεγαλύτερος του 128;». Αν η απάντηση είναι «ναι» τότε η δεύτερη ερώτηση είναι αν ο αριθμός είναι μεγαλύτερος του /2=192, ενώ αν η απάντηση είναι «όχι» η δεύτερη ερώτηση είναι αν ο αριθμός είναι μικρότερος του /2=64. Με διαδοχικά Ν βήματα προσεγγίζεται ο αριθμός που ψάχνουμε ο οποίος βρίσκεται πάντα σε ένα διάστημα 0 έως 2 Ν. 86

89 Επομένως μέσω του αλγόριθμου δυαδικής έρευνας, ο successive approximation μετατροπέας προσεγγίζει την κατάλληλη ψηφιακή τιμή μιας αναλογικής εισόδου. Συγκεκριμένα κατά την πρώτη περίοδο προσδιορίζεται το MSB b N 1, την δεύτερη το b N 2, την τρίτη το b N 3 κτλ. Άρα ο μετατροπέας χρειάζεται Ν παλμούς ρολογιού για να ολοκληρώσει μία μετατροπή Ν bit. Ο αλγόριθμος λειτουργίας του unipolar 8 bit successive approximation ADC που υλοποιήσαμε φαίνεται στο παρακάτω σχήμα Από τα παραπάνω και από το σχήμα 5.18 βλέπουμε ότι η «καρδιά» του κυκλώματος είναι ο καταχωρητής SAR. Στην αρχή κάθε μετατροπής η ψηφιακή τιμή του είναι Bout= Στον πρώτο κύκλο ρολογιού αν ισχύει Vdac<Vin τότε ο SAR θέτει το MSb 1 και το αμέσως λιγότερο σημαντικό ψηφίο σε 1, ενώ αν Vdac>Vin θέτει το MSb 0 και το αμέσως λιγότερο σημαντικό ψηφίο σε 1. Στον δεύτερο κύκλο ρολογιού αν ισχύει Vdac<Vin τότε ο SAR θέτει το b6 σε 1 και το αμέσως λιγότερο σημαντικό ψηφίο (b5) σε 1, ενώ αν Vdac>Vin θέτει το b6 σε 0 και το αμέσως λιγότερο σημαντικό (b5) ψηφίο σε 1. Στους επόμενους κύκλους ρολογιού ακολουθείται η ίδια διαδικασία μέχρι να καθοριστεί και το λιγότερο σημαντικό δυαδικό ψηφίο του καταχωρητή (b0). Άρα για μια μετατροπή απαιτούνται 8 κύκλοι ρολογιού ίσοι στο πλήθος με την ανάλυση του SAR. Ο Successive Approximation Register αποτελείται από λογικές πύλες και flip flops και η υλοποίησή του περιγράφεται πλήρως στο κεφάλαιο της οργάνωσης και του σχεδιασμού της εσωτερικής δομής του FPGA. 87

90 Σχ.5.18: Ο αλγόριθμος λειτουργίας του Succcessive approximation A/D Converter. 88

91 5.5 ALGORITHMIC A/D CONVERTER Η υλοποίηση του αλγοριθμικού μετατροπέα βασίστηκε στην περιγραφή της δομής του και της λειτουργίας του, όπως δίνεται από την βιβλιογραφία. Συγκεκριμένα το μπλοκ διάγραμμα ενός αλγοριθμικού μετατροπέα παρουσιάζεται στο σχήμα SW1 SH1 OUT COMPARATOR VIN Vs Vhold S/H SHIFT REGISTER CONTROL Vre f/4 Verr X2 S/H2 + Vstep SW2 -Vref/4V Σχ.5.19: Το σχηματικό διάγραμμα του Aλγοριθμικού Analog to Digital Converter. Συγκεκριμένα τα δομικά του στοιχεία είναι τα εξής: Δύο ελεγχόμενοι διακόπτες (SW1, SW2). Δύο μονάδες Sample and Hold. Ένας αναλογικός αθροιστής. Ένας αναλογικός ενισχυτής με κέρδος ίσο με 2. Ένας αναλογικός διαφορικός συγκριτής. Ένας καταχωρητής δεξιάς ολίσθησης (right shift register). Ο αλγοριθμικός μετατροπέας μετατρέπει την τάση εισόδου του μέσα σε Ν κύκλους μετατροπής όπου Ν ο αριθμός των δυαδικών ψηφίων της εξόδου (ή αλλιώς η ανάλυση του μετατροπέα). Κάθε κύκλος μετατροπής χωρίζεται σε 3 φάσεις: 1 η φάση: Η μονάδα S/H1 μεταβαίνει σε κατάσταση δειγματοληψίας και επιτρέπει στην τάση Vs να συγκριθεί με την γη. Κατά την διάρκεια της πρώτης φάσης η μονάδα S/H2 παραμένει σε κατάσταση hold. 2 η φάση: O ελεγχόμενος διακόπτης SW1 συνδέει την τάση Verr με την είσοδο της μονάδας S/H1. Ταυτόχρονα η μονάδα S/H1 μεταβαίνει σε κατάσταση hold ενώ η S/H2 παραμένει σε κατάσταση hold. Έτσι κατά την διάρκεια της δεύτερης φάσης καθορίζεται το bit που θα αποθηκευτεί στον καταχωρητή ολίσθησης ενώ καθορίζεται και η τιμή της τάσης Vstep, αφού ο διακόπτης SW2 ελέγχεται από την έξοδο του συγκριτή. 3 η φάση: Η μονάδα S/H1 παραμένει σε κατάσταση hold ενώ η S/H2 μεταβαίνει σε κατάσταση sample. Έτσι σε αυτήν την φάση καθορίζεται η τιμή της τάσης που θα συγκριθεί με το μηδέν στον επόμενο κύκλο μετατροπής. 89

92 Στο σχήμα 5.20 βλέπουμε την παραπάνω διαδικασία υπό μορφή σημάτων ελέγχου. Σημειώνουμε ότι ο διακόπτης SW1 συνδέει την τάση εισόδου με την μονάδα S/H1 μόνο κατά την διάρκεια της πρώτης φάσης του πρώτου κύκλου μετατροπής. Σχ.5.20: Ο κύκλος μετατροπής του αλγοριθμικού μετατροπέα. Σχ.5.21: Ο τρόπος με τον οποίο ο αλγοριθμικός μετατροπέας επιτυγχάνει μια μετατροπή. Στην βιβλιογραφία που σχετίζεται με τους αλγοριθμικούς μετατροπείς συναντήσαμε το κύκλωμα που υλοποιεί έναν ενισχυτή με κέρδος 2 μεγάλης ακρίβειας και το παρουσιάζουμε στο σχήμα

93 Σχ.5.22: Το κύκλωμα του ενισχυτή με κέρδος 2. Στην δικιά μας υλοποίηση του αλγοριθμικού μετατροπέα χρησιμοποιούμε αυτό το κύκλωμα με τέτοιο τρόπο έτσι ώστε να μην χρειαζόμαστε τον αναλογικό αθροιστή και την μονάδα S/H2. Αυτό γίνεται αν η πράξη της πρόσθεσης μπορεί να γίνει με αυτό το κύκλωμα, όπως και η λειτουργία sample and hold. Τον τρόπο με τον οποίο χρησιμοποιούμε αυτό το κύκλωμα θα τον δούμε σε επόμενο κεφάλαιο. Έτσι το μπλοκ διάγραμμα του αλγοριθμικού μετατροπέα που υλοποιήσαμε φαίνεται στο σχήμα 5.23: Σχ.5.23: Το μπλοκ διάγραμμα του αλγοριθμικού μετατροπέα που υλοποιήθηκε. 91

94 92

95 ΚΕΦΑΛΑΙΟ 6 Η ΕΠΙΚΟΙΝΩΝΙΑ ΤΟΥ ΣΥΣΤΗΜΑΤΟΣ ΜΕ ΤΟΝ ΥΠΟΛΟΓΙΣΤΗ Η ΠΑΡΑΛΛΗΛΗ ΘΥΡΑ ΤΟΥ ΥΠΟΛΟΓΙΣΤΗ Ο ENCHANCED PARRALLEL PORT MODE-EPP MODE Ο STANDARD PARALLEL PORT MODE (SPP) ΤΟ ΠΡΩΤΟΚΟΛΛΟ ΕΠΙΚΟΙΝΩΝΙΑΣ ΥΛΟΠΟΙΗΣΗ ΤΟΥ ΠΡΩΤΟΚΟΛΛΟΥ ΕΠΙΚΟΙΝΩΝΙΑΣ-ΔΙΑΜΟΡΦΩΣΗ ΤΟΥ PLD

96 94

97 6.1 Η ΠΑΡΑΛΛΗΛΗ ΘΥΡΑ ΤΟΥ ΥΠΟΛΟΓΙΣΤΗ Ο βασικός σύνδεσμός μεταξύ του συστήματος των A/D Converters και του περιβάλλοντος του χρήστη είναι η παράλληλη θύρα του υπολογιστή (LPT). Όπως έχει ήδη ειπωθεί μέσα από αυτή διέρχονται όλα τα απαραίτητα σήματα για την επικοινωνία μας με όλα τα όργανα του RMC Lab. Η παράλληλη θύρα είναι διαδεδομένη σήμερα από την πιο συνηθισμένη εφαρμογή της, που είναι η επικοινωνία της με τους εκτυπωτές. Το μεγάλο πλεονέκτημά της, όπως φαίνεται και από την ονομασία της, είναι ότι έχουμε στη διάθεσή μας ταυτόχρονα 8 γραμμές δεδομένων, μαζί με κάποια σήματα ελέγχου (control) και κατάστασης (status). Οι υπολογιστές σήμερα έχουν συνήθως 3 παράλληλες θύρες (LPT1, LPT2, LPT3) οι οποίες είναι δικατευθυντήριες, δηλαδή μπορούμε να στείλουμε αλλά και να λάβουμε δεδομένα από αυτές. Η κατασκευή μιας τέτοιας κάρτας, που υλοποιεί τους A/D Converters, αποτελεί μια εφαρμογή που επεκτείνει τη χρήση της LPT πέρα από τις συνηθισμένες εφαρμογές. Με τη χρήση ενός απλού PC βλέπουμε πώς μπορούμε να οδηγήσουμε ένα περιφερειακό όπως είναι τα ηλεκτρονικά όργανα του RMC Lab και να ελέγξουμε συσκευές όπως PLD s, FPGA s, DAC s κ. τ. λ. Περισσότερο λεπτομερειακά η LPT βρίσκεται στο πίσω μέρος του υπολογιστή όπου καταλήγει σε ένα βύσμα τύπου DB 25 θηλυκό. Οι διευθύνσεις που χρησιμοποιούνται στους υπολογιστές για τις LPT1, LPT2, LPT3 είναι συνήθως οι 378h 37Fh για την LPT1, οι 278h 27Fh για την LPT2 και οι 3BCh 3BFh για την LPT3 (παλιότερα οι διευθύνσεις 3BCh 3BFh χρησιμοποιούνταν για τις Video Cards). Η αντιστοιχία μεταξύ των LPT και των διευθύνσεών τους μπορεί να διαφέρει από υπολογιστή σε υπολογιστή, συνήθως όμως η LPT1 που χρησιμοποιούμε εμείς βρίσκεται στη διεύθυνση 378h. Η παράλληλη θύρα πριν το 1994 λειτουργούσε σε έναν Standard Parallel Mode (SPP mode), από εκεί και έπειτα όμως οι πιο καινούργιες παράλληλες θύρες κατασκευάζονταν σύμφωνα με το πρότυπο IEEE Το πρότυπο αυτό ορίζει εκτός από το SPP mode και άλλους 5 modes λειτουργίας οι οποίοι πληροφοριακά μόνο είναι οι: 1) Compatibility Mode 2) Nibble Mode 3) Byte Mode 4) EPP Mode 5) ECP Mode Ο σκοπός ήταν οι καινούργιες συσκευές και οι οδηγοί τους να είναι συμβατές μεταξύ τους, καθώς επίσης και προς τα πίσω συμβατές με τις παλαιότερες παράλληλες θύρες, που λειτουργούσαν με τον SPP mode. Οι τρεις πρώτοι τρόποι λειτουργίας, Compatibility, Nibble και Byte Mode χρησιμοποιούν το ήδη υπάρχων hardware που χρησιμοποιούσε και η παλιότερη παράλληλη θύρα. Αντίθετα οι δύο τελευταίοι, EPP και ECP Mode, χρησιμοποιούν επιπλέον hardware το οποίο μας δίνει τη δυνατότητα να έχουμε μεγαλύτερες ταχύτητες προσπέλασης σε σχέση με την SPP, ενώ συγχρόνως διατηρείται και η συμβατότητα με τον SPP mode λειτουργίας. Όπως θα δούμε και παρακάτω, με τον παραδοσιακό τρόπο λειτουργίας της παράλληλης χρειαζόταν περίπου 4 εντολές για να μεταφέρουμε προς τα έξω ένα byte δεδομένων. Οι περισσότερες από αυτές χρησιμοποιούνταν για handshaking μεταξύ της LPT και του περιφερειακού. Οι EPP και ECP mode λειτουργίας χρησιμοποιούν το επιπλέον hardware 95

98 για να δημιουργήσουν και να οργανώσουν το handshaking έτσι ώστε να αυξηθεί η ταχύτητα προσπέλασης στην παράλληλη. Πράγματι, με μία μόνο εντολή μπορούμε τώρα να στείλουμε ένα byte δεδομένων μέσω της παράλληλης με αποτέλεσμα να αυξάνεται ο χρόνος προσπέλασης στα 1 2 megabytes το δευτερόλεπτο. Στη συγκεκριμένη εφαρμογή λοιπόν θα χρησιμοποιήσουμε τον Enhanced Parallel Port Mode λειτουργίας (EPP mode) αφού μας επιτρέπει υψηλές ταχύτητες προσπέλασης, έχοντας όμως και σαν εναλλακτική επιλογή τον (SPP mode) λειτουργίας. 96

99 6.2 Ο ENCHANCED PARRALLEL PORT MODE EPP MODE Ο Enhanced Parallel Port mode λειτουργίας (EPP), είναι ο τρόπος που επιλέξαμε για την επικοινωνία του υπολογιστή με το σύστημα των A/D Converters. Όπως είπαμε, με τον mode αυτό μπορούμε να προσπελάσουμε 1 byte δεδομένων με μία μόνο εντολή, κάνοντας έτσι πιο εύκολο και γρήγορο τον προγραμματισμό. Πριν αρχίσουμε όμως να αναλύουμε τη λειτουργία του EPP θα πρέπει να δούμε ποια είναι τα σήματα στο βύσμα της παράλληλης. Αυτά φαίνονται στον παρακάτω πίνακα τόσο για τον EPP όσο και για τον SPP mode. Πίνακας 6 1: Ανάθεση των pins του DB 25 connector για τον EPP και SPP mode. Τόσο ο EPP όσο και ο SPP mode χρησιμοποιούν κάποιους καταχωρητές (Software Registers) για να μπορέσουν να προσπελάσουν τα δεδομένα στην παράλληλη θύρα. Στον EPP mode χρησιμοποιούνται επιπλέον και κάποιοι καινούργιοι καταχωρητές συγχρόνως με τους ήδη υπάρχοντες στον SPP mode. Όλους αυτούς μπορούμε να τους δούμε στον παρακάτω πίνακα μαζί με τις διευθύνσεις τους, που αναφέρονται συναρτήσει μιας διεύθυνσης βάσης (Base), η οποία για την LPT1 είναι η 3BCh, όπως αναφέρθηκε πιο πριν. 97

100 Πίνακας 6 2: Οι καταχωρητές στoν EPP mode. Όπως βλέπουμε οι τρεις πρώτοι καταχωρητές του EPP mode είναι κοινοί με αυτούς του SPP. Έτσι μπορούμε να προσπελάσουμε την LPT όπως θα κάναμε και στον SPP, διατηρώντας έτσι τη συμβατότητα με τις παλαιότερες γενιές περιφερειακών συσκευών. Στην περίπτωση όμως που θέλουμε να επικοινωνήσουμε με τον EPP mode τότε χρησιμοποιούμε μόνο τους δύο καταχωρητές, τον Address Register και τον Data Register. Όταν θέλουμε να μεταφέρουμε ένα byte δεδομένων μέσα από την LPT, τότε το μόνο που έχουμε να κάνουμε είναι να εκτελέσουμε έναν κύκλο εγγραφής του συγκεκριμένου byte στον Data Register (στη διεύθυνση Base+4). Όταν θέλουμε να διαβάσουμε ένα byte δεδομένων τότε εκτελούμε έναν κύκλο ανάγνωσης από τον Data Register, ενώ με ανάλογο τρόπο γίνεται η εγγραφή και η ανάγνωση ενός byte διεύθυνσης από τον Address Register. Όπως θα δούμε παρακάτω τα handshaking σήματα που έπρεπε να δημιουργήσουμε εμείς στον SPP mode, τώρα δημιουργούνται αυτόματα από την παράλληλη με την εκτέλεση της εντολής ανάγνωσης ή εγγραφής. Είναι λοιπόν φανερό πόσο πιο εύκολη και γρήγορη γίνεται η οδήγηση της κάρτας μας χρησιμοποιώντας τον EPP mode. Παρακάτω φαίνονται σχηματικά οι κύκλοι εγγραφής και ανάγνωσης στους Address και Data Registers και εξηγούνται αναλυτικά όλα τα βήματα που ακολουθούνται. Πρέπει να σημειωθεί στο σημείο αυτό ότι οι λογικές τιμές 1 και 0 αντιστοιχούν σε TTL τιμές τάσης, δηλαδή +5V και 0V αντίστοιχα, ενώ το γράμμα n μπροστά από ένα σήμα (π. χ nwrite) χρησιμοποιείται για να φανερώσει ότι το σήμα αυτό είναι ενεργό στο 0. 98

101 Σχ.6.1: Enhanced Parallel Port Data Write Cycle. Τα βήματα εκτέλεσης ενός κύκλου εγγραφής δεδομένων στον EPP mode έχουν ως εξής: 1) Εκτέλεση εντολής εγγραφής στον EPP Data Register (Base + 4). 2) Το σήμα nwrite γίνεται 0. 3) Τα δεδομένα τοποθετούνται στο Data Bus (Data 0 7). 4) Το σήμα ndata Strobe ενεργοποιείται (τίθεται στο 0 ), αν το nwait είναι 0. (Ένδειξη έναρξης του κύκλου εγγραφής) 5) Η παράλληλη περιμένει αναγνώριση του περιφερειακού με το σήμα nwait να πηγαίνει στο 1. (Ένδειξη τερματισμού του κύκλου εγγραφής) 6) Το σήμα ndata Strobe ελευθερώνεται (πηγαίνει στο 1 ). 7) Ο EPP κύκλος εγγραφής δεδομένων τελειώνει. 99

102 Σχ.6.2: Enhanced Parallel Port Address Write Cycle. Τα βήματα της εκτέλεσης ενός κύκλου εγγραφής διεύθυνσης με τον EPP mode έχουν ως εξής: 1) Εκτέλεση εντολής εγγραφής στον EPP Address Register (Base + 3). 2) Το σήμα nwrite γίνεται 0. 3) Η διεύθυνση τοποθετείται στο Data Bus (Data 0 7). 4) Το σήμα naddr Strobe ενεργοποιείται (τίθεται στο 0 ), αν το nwait είναι 0. (Ένδειξη έναρξης του κύκλου εγγραφής) 5) Η παράλληλη περιμένει αναγνώριση του περιφερειακού με το σήμα nwait να πηγαίνει στο 1. (Ένδειξη τερματισμού του κύκλου εγγραφής) 6) Το σήμα naddr Strobe ελευθερώνεται (πηγαίνει στο 1 ). 7) Ο EPP κύκλος εγγραφής διεύθυνσης τελειώνει. 100

103 Σχ.6.3: Enhanced Parallel Port Data Read Cycle. Τα βήματα της εκτέλεσης ενός κύκλου ανάγνωσης δεδομένων με τον EPP mode έχουν ως εξής: 1) Εκτέλεση εντολής ανάγνωσης του EPP Data Register (Base + 4). 2) Το σήμα ndata Strobe ενεργοποιείται (τίθεται στο 0 ), αν το nwait είναι 0. (Ένδειξη έναρξης του κύκλου εγγραφής) 3) Η παράλληλη περιμένει αναγνώριση του περιφερειακού με το σήμα nwait να πηγαίνει στο 1. (Ένδειξη τερματισμού του κύκλου εγγραφής). 4) Τα δεδομένα διαβάζονται από το Data Bus της παράλληλης (Data 0 7). 5) Το σήμα ndata Strobe ελευθερώνεται (πηγαίνει στο 1 ). 6) Ο EPP κύκλος ανάγνωσης δεδομένων τελειώνει. 101

104 Σχ.6.4: Enhanced Parallel Port Address Read Cycle. Τα βήματα της εκτέλεσης ενός κύκλου ανάγνωσης διεύθυνσης με τον EPP mode έχουν ως εξής: 1) Εκτέλεση εντολής ανάγνωσης του EPP Address Register (Base + 3). 2) Το σήμα naddr Strobe ενεργοποιείται (τίθεται στο 0 ), αν το nwait είναι 0. (Ένδειξη έναρξης του κύκλου εγγραφής) 3) Η παράλληλη περιμένει αναγνώριση του περιφερειακού με το σήμα nwait να πηγαίνει στο 1. (Ένδειξη τερματισμού του κύκλου εγγραφής) 4) Τα δεδομένα διαβάζονται από το Data Bus της παράλληλης (Data 0 7). 5) Το σήμα naddr Strobe ελευθερώνεται (πηγαίνει στο 1 ). 6) Ο EPP κύκλος ανάγνωσης διεύθυνσης τελειώνει. Όπως βλέπουμε λοιπόν με τους τέσσερις αυτούς κύκλους μπορούμε να εκτελέσουμε όλες τις απαραίτητες ενέργειες για να επικοινωνήσουμε με την κάρτα μας, χωρίς να ασχοληθούμε καθόλου με τα σήματα handshaking. Ωστόσο όμως θα πρέπει να σημειώσουμε κάτι πολύ σημαντικό σχετικά με τον EPP mode (το οποίο έγινε φανερό στην πορεία υλοποίησης της κάρτας μας). Πριν από την εκτέλεση οποιουδήποτε κύκλου στον EPP mode θα πρέπει να προσέξουμε να κάνουμε configuration των EPP Address και Data Ports. Μόνο τότε θα είμαστε σίγουροι ότι τα σήματα Write, AddrStrobe, DataStrobe, Wait θα είναι σε idle κατάσταση (δηλαδή 1 ). Σε κάποιες παράλληλες θύρες χρειάζεται να θέσουμε εμείς τα σήματα αυτά στην αρχική τους κατάσταση, γι αυτό θα πρέπει στην αρχή του προγράμματός μας να γράφουμε στον Control Register την τιμή XXXX

105 6.3 Ο STANDARD PARALLEL PORT MODE (SPP) Όπως έχει ειπωθεί και πιο πριν, το Standard Parallel Port mode (SPP) είναι ο παραδοσιακός τρόπος επικοινωνίας της παράλληλης θύρας με τις περιφερειακές συσκευές και χρησιμοποιείται ακόμα και σήμερα για λόγους συμβατότητας. Αν και ο τρόπος με τον οποίο επιλέξαμε να επικοινωνεί το συστημά μας είναι ο EPP mode, θα ήταν σωστό να αναφέρουμε και τον SPP mode σα μια εναλλακτική επιλογή. Ο Πίνακας 6 1 δείχνει την αντιστοιχία των pins της παράλληλης με τα σήματα στον SPP mode αλλά και την αντιστοιχία τους με τον EPP mode. Στους παρακάτω πίνακες μπορούμε να δούμε τους τρεις καταχωρητές, Data Register, Control Register, Status Register, καθώς και τη σημασία του κάθε bit. Μιας και έχουμε τη δυνατότητα να χρησιμοποιήσουμε τους καταχωρητές αυτούς και στον EPP mode, μπορούμε με manual τρόπο να δημιουργήσουμε τα σήματα που είδαμε στα σχήματα 6.1, 6.2, 6.3, 6.4. Πρέπει να σημειωθεί ότι τα bit που χαρακτηρίζονται σαν Hardware Inverted αντιστοιχούν σε κάποια γραμμή της οποίας η πολικότητα αντιστρέφεται από το hardware της παράλληλης. Ένα τέτοιο παράδειγμα είναι το Status bit Busy που δείχνει ο Πίνακας 6 4. Αν εφαρμόσουμε μια τάση +5V στη γραμμή αυτή (λογικό 1 ), τότε θα διαβάσουμε ένα λογικό 0 στο bit 7 του Status Register. Πίνακας 6 3: Data Port. Ο καταχωρητής δεδομένων ή αλλιώς Data Port, βρίσκεται στη διεύθυνση βάσης (Base) της LPT και χρησιμοποιείται για την έξοδο δεδομένων από την παράλληλη. Συνήθως στον καταχωρητή αυτό μπορούμε μόνο να γράψουμε δεδομένα, κάποιες φορές όμως μπορούμε και να διαβάσουμε από αυτόν. Αυτό συμβαίνει αν η LPT χρησιμοποιείται σα δικατευθυντήρια θύρα και τότε διαβάζουμε από αυτή το τελευταίο byte δεδομένων που έχει σταλεί. 103

106 Πίνακας 6 4: Status Port. Ο καταχωρητής Κατάστασης, ή Status Port, είναι καταχωρητής μόνο ανάγνωσης και μόνο τα 6 πιο σημαντικά ψηφία του χρησιμοποιούνται. Τα bits του καταχωρητή αυτού χρησιμοποιούνται για να δείξουν την κατάσταση που βρίσκεται η παράλληλη θύρα, να γνωστοποιήσουν τυχόν λάθη ή αιτήσεις διακοπής από τη θύρα κ.τ.λ. Το Bit 7, όπως είπαμε και παραπάνω χαρακτηρίζεται σαν Hardware Inverted και με τον ίδιο τρόπο λειτουργεί και το Bit 2 το οποίο έχει αρνητική λογική. Πίνακας 6 5: Control Port. Ο καταχωρητής Ελέγχου (Control Port) μας δίνει τη δυνατότητα να γράφουμε αλλά και να διαβάζουμε από αυτόν, αφού οι γραμμές του Control Port είναι έξοδοι κυκλωμάτων «Ανοικτού Συλλέκτη» ή αλλιώς «Open Collector». Αυτό σημαίνει ότι έχουν δύο καταστάσεις λειτουργίας, μια κατάσταση λογικού 0 και μία κατάσταση υψηλής εμπέδησης Ζ, για να μην υπάρχει κίνδυνος «σύγκρουσης δεδομένων» σ αυτές τις γραμμές. Γι αυτό το λόγο στις περισσότερες κάρτες εκτυπωτών τα σήματα αυτά συνδέονται σε pull up αντιστάσεις. Όπως βλέπουμε και στον πίνακα τα Bits 7 και 6 δεν χρησιμοποιούνται, ενώ στην περίπτωση οδήγησης ενός Printer από την παράλληλη χρησιμοποιούνται μόνο τα τέσσερα πρώτα control σήματα (Bit0 Bit3). Το Bit4 χρησιμοποιείται για να ενεργοποιούμε / απενεργοποιούμε την αίτηση διακοπής (Interrupt Requests) της LPT, που συνήθως είναι τα IRQ5 ή IRQ7. Το Bit 5 χρησιμοποιείται για να επιλέξουμε δικατευθυντήρια λειτουργία της παράλληλης θύρας, 104

107 δηλαδή την επιπλέον δυνατότητα λήψης δεδομένων από τις γραμμές (DATA 0 7). Όπως δείχνει ο Πίνακας 6 1, τα σήματα Strobe, Auto Linefeed και Select Printer αντιστοιχούν στα σήματα Write, Data Strobe και Address Strobe για τον EPP mode. Στην περίπτωσή μας, που το περιφερειακό δεν είναι ένας Printer αλλά μια άλλη συσκευή με ξεχωριστό πρωτόκολλο επικοινωνίας, μπορούμε να τα ελέγχουμε κατάλληλα για τη δημιουργία των επιθυμητών σημάτων. Λόγω της συμβατότητας που υπάρχει μεταξύ των EPP και SPP, μπορούμε με τον τρόπο αυτό, να έχουμε μια εναλλακτική επιλογή εντολών που θα εξομοιώνουν το πρωτόκολλο στον SPP mode. 105

108 6.4 ΤΟ ΠΡΩΤΟΚΟΛΛΟ ΕΠΙΚΟΙΝΩΝΙΑΣ. Μετά από την απαραίτητη εισαγωγή στη λειτουργία της παράλληλης θύρας του υπολογιστή θα δούμε τώρα ποια λογική ακολουθήσαμε για την υλοποίηση της επικοινωνίας μας με την κάρτα. Όπως αναφέρθηκε και πιο πάνω θα χρησιμοποιήσουμε τον EPP mode και σε αυτόν θα αναφερόμαστε από εδώ και στο εξής. Συγκεκριμένα οι τέσσερις κύκλοι που παρουσιάστηκαν στο κεφάλαιο 2. 2 (EPP Data Write cycle, EPP Address Write cycle, EPP Data Read cycle, EPP Address Read cycle), είναι αυτοί που θα χρησιμοποιηθούν από το User Interface του χρήστη. Το πρώτο βήμα που λάβαμε υπόψη μας ήταν το πρόβλημα της ταυτόχρονης λειτουργίας δυο ή και περισσοτέρων εργαλείων του RMC Lab. Κάτι τέτοιο είναι όχι μόνο χρήσιμο στις εργαστηριακές εφαρμογές αλλά και αναγκαίο, όπως για παράδειγμα η ταυτόχρονη χρήση ενός παλμογράφου και μίας γεννήτριας. Η έννοια της «ταυτόχρονης λειτουργίας» της κάρτας μας με κάποια άλλη πραγματοποιείται και είναι εφικτή, ενώ δε θα πρέπει να συγχέεται με την έννοια της «ταυτόχρονης διαχείρισης». Η διαχείριση των καρτών γίνεται με κάποιου είδους καταμερισμό των εντολών στο χρόνο (time shearing). Το πρόβλημα εδώ εντοπίζεται στο ότι όλες οι κάρτες συνδέονται σε μια μόνο παράλληλη θύρα και μέσω αυτής θα πρέπει να τις ελέγχουμε όλες. Δε μπορούμε επομένως να έχουμε πρόσβαση σε όλες τις περιφερειακές συσκευές συγχρόνως και γι αυτό χρειαζόμαστε τη βοήθεια κάποιου «διαχειριστή» των οργάνων του RMC Lab, ο οποίος θα αποφασίζει κάθε στιγμή για το ποιο περιφερειακό θα οδηγείται από την LPT. Κάτι τέτοιο μπορεί να υλοποιηθεί με ένα επιπλέον software, το οποίο θα είναι υπεύθυνο για την ομαλή διεξαγωγή της επικοινωνίας του PC με τις συσκευές. Ο σκοπός του είναι να αναγνωρίζει πόσες κάρτες είναι συνδεδεμένες στην παράλληλη θύρα, τι είδους κάρτες είναι και ανάλογα με το είδος τους να εκτελεί τις κατάλληλες υπορουτίνες. Η υλοποίησή του όμως δεν αποτελεί αντικείμενο της παρούσας διπλωματικής εργασίας και γι αυτό το λόγο δεν αναλύεται περισσότερο. Την ανάγκη»διαχείρισης»των οργάνων του RMC Lab, τη λάβαμε υπ όψιν μας κατά το σχεδιασμό της κάρτας των A/D Converters και επεκτείναμε κατάλληλα το σύστημα. Γι αυτό το λόγο χρησιμοποιήθηκε ένας 6 ψήφιος αριθμός ο οποίος δηλώνει το είδος της συσκευής που είναι συνδεδεμένη στο PC. Κάθε φορά που θα εκτελείται το πρόγραμμα «διαχείρισης» τότε θα μπορεί, μέσω αυτού του αριθμού, να αναγνωρίζει τι είδους είναι οι συσκευές που έχουμε στη διάθεσή μας. Κάτι τέτοιο είναι αναγκαίο αφού θα πρέπει να επιλεχθεί το κατάλληλο αρχείο για το configuration του FPGA, που διαθέτουν όλα τα όργανα. Ανάλογα με τον κωδικό της συσκευής στέλνεται και το αντίστοιχο αρχείο προκειμένου να τεθεί η κάρτα σε κατάσταση λειτουργίας. Στην αρχή του κεφαλαίου είχαμε αναφέρει ότι για μπορούμε να διαχειριζόμαστε περισσότερα από ένα όργανα του RMC Lab, κρίθηκε σκόπιμη η προσθήκη ενός συνόλου διακοπτών που σχηματίζουν τον κωδικό αναγνώρισης της κάρτας (identification number, id). Από πλευράς λογισμικού εκμεταλλευόμαστε το id της κάρτας ενεργοποιώντας με τον κωδικό αυτό ένα άλλο σήμα της, που καλείται Card Select και αποτελεί την ένδειξη επιλογής της. Μόνο όταν το σήμα αυτό είναι ενεργοποιημένο η κάρτα θα λαμβάνει τις εντολές από την παράλληλη, παρέχοντάς μας έτσι τη δυνατότητα να δίνουμε εντολές κάθε στιγμή και σε διαφορετικό περιφερειακό, χωρίς να επηρεάζεται η κατάσταση των υπολοίπων. Είναι φανερό λοιπόν ότι ένα όργανο του 106

109 RMC Lab μπορεί να λειτουργεί στην κατάσταση που το είχαμε αφήσει ενώ, διαχειριζόμαστε κάποιο άλλο, έχοντας έτσι πολλές συσκευές να λειτουργούν ταυτόχρονα. Όταν θελήσουμε να επικοινωνήσουμε με κάποια άλλη συσκευή, τότε θα πρέπει να επιλέξουμε το Card Select της κάρτας που επιθυμούμε και μετά να στείλουμε τις εντολές σε αυτή. Η συσκευή που ήταν προηγουμένως επιλεγμένη τώρα «χάνει» το Card Select με αποτέλεσμα να διακόπτεται η επικοινωνία της με την παράλληλη. Τότε τα pins τα οποία συνδέονται με την παράλληλη θα πρέπει να έρχονται σε κατάσταση Z (High Impedance) για να μπορούν να οδηγηθούν οι υπόλοιπες κάρτες χωρίς να υπάρχει σύγκρουση δεδομένων. Άλλο ένα ζήτημα που προκύπτει στο θέμα της επικοινωνίας μας με τη κάρτα είναι πώς θα επιτευχθεί ο προγραμματισμός του FPGA, ο οποίος πρέπει να γίνεται από το PC κάθε φορά που θα ενεργοποιούμε το σύστημα των μετατροπέων A/D. Για το σκοπό αυτό πρέπει να διαθέσουμε τρία σήματα που θα είναι αποκλειστικά για τον προγραμματισμό του FPGA και θα είναι είσοδοι σ αυτό, ενώ άλλα δυο σήματα που είναι έξοδοι από το FPGA θα πρέπει να ελέγχονται για να επιβεβαιωθεί ότι ο προγραμματισμός του έχει γίνει σωστά. Στα τρία σήματα που είναι είσοδοι στο FPGA, θα πρέπει εμείς να καθορίζουμε την τιμή τους έτσι ώστε να μπορέσουμε να υλοποιήσουμε τα βήματα που απαιτούνται για να γίνει ο προγραμματισμός. Όλα αυτά έκαναν αναγκαία τη χρήση μίας απλής Προγραμματιζόμενης Λογικής Συσκευής (PLD) με την οποία θα δημιουργούνται όλα αυτά τα απαραίτητα σήματα που θα κάνουν πιο εύκολη τη διαδικασία προγραμματισμού του FPGA επάνω στο board. Το PLD μαζί με κάποια απλά ολοκληρωμένα, όπως θα δούμε πιο αναλυτικά στο παρακάτω κεφάλαιο, αποτελούν το τμήμα του Interface Unit της κάρτας. Ωστόσο στο σημείο αυτό θα πρέπει να δούμε πώς αξιοποιείται μια συσκευή, όπως είναι ένα PLD, για να υλοποιήσουμε το πρωτόκολλο επικοινωνίας. 107

110 6.5 ΥΛΟΠΟΙΗΣΗ ΤΟΥ ΠΡΩΤΟΚΟΛΛΟΥ ΕΠΙΚΟΙΝΩΝΙΑΣ ΔΙΑΜΟΡΦΩΣΗ ΤΟΥ PLD. Οι Προγραμματιζόμενες Λογικές Συσκευές (PLD s) είναι ψηφιακά ολοκληρωμένα κυκλώματα τα οποία μπορούν να διαμορφωθούν από το χρήστη για την υλοποίηση λογικών συναρτήσεων. Τα PLD s, τα τελευταία χρόνια, αποτελούν την περισσότερο προτιμούμενη επιλογή λόγω και του χαμηλού κόστους, αλλά και της ευκολίας στη χρήση τους. Το συγκεκριμένο PLD που χρησιμοποιείται εδώ είναι το ATF22V10 της ATMEL το οποίο αποτελεί μια ιδιαίτερα φθηνή επιλογή με μικρές δυνατότητες ολοκλήρωσης, που όμως είναι υπεραρκετές για τις ανάγκες μας. Η συσκευή αυτή έχει τη δυνατότητα επαναπρογραμματισμού ενώ διατηρείται προγραμματισμένη ακόμα και όταν χαθεί η τροφοδοσία. Η διαμόρφωση του PLD γίνεται σύμφωνα με τις αρχές του πρωτοκόλλου επικοινωνίας που περιγράψαμε προσπαθώντας να χρησιμοποιήσουμε Boolean εκφράσεις. Το pin 1 της συσκευής αποτελεί το ρολόι (clk) όλων των σύγχρονων κυκλωμάτων που χρησιμοποιούμε και συνδέεται στο σήμα Address Strobe της LPT. Οι υπόλοιπες είσοδοι του ολοκληρωμένου είναι τα σήματα DS, WR και οι γραμμές δεδομένων DB0 DB3 και DB6, DB7 της LPT, καθώς και τα σήματα S0 S3 που σχηματίζουν το id κάρτας. Τα σήματα που δημιουργούνται σαν έξοδοι του PLD είναι το σήμα Wait, που χρησιμοποιείται για handshaking με την LPT, τα τρία σήματα P0 P2, για τον προγραμματισμό του FPGA, το σήμα επιλογής της κάρτας Card Select και ένα σήμα STATUS για τον έλεγχο της κατάστασης της κάρτας. Παρακάτω φαίνονται με σχηματικά ο σχεδιασμός των Boolean συναρτήσεων. Η λογική που χρησιμοποιείται είναι ότι τα δύο πιο σημαντικά bits του Data Bus της παράλληλης DB6, DB7 αποκωδικοποιούνται σε κάθε Address Write Cycle της LPT, προκειμένου να δηλώσουν την κατάσταση της κάρτας. Οι δυνατές καταστάσεις που μπορεί να βρίσκεται η κάρτα είναι: επιλογή της κάρτας (Card Select), έλεγχος της κατάστασης της κάρτας (STATUS), προγραμματισμός του FPGA (Prog FPGA), διευθυνσιοδότηση κατά τη διάρκεια λειτουργίας του FPGA (Cmd FPGA). Η αντιστοιχία των καταστάσεων αυτών με τους τέσσερις δυνατούς συνδυασμούς των D6, D7 φαίνονται στον παρακάτω πίνακα. 108

111 Πίνακας 6 6: Η αποκωδικοποίηση του Data Bus της LPT στις 4 καταστάσεις της κάρτας. Στο Σχήμα 6.5 φαίνεται πώς δημιουργείται το Card Select όταν επιλεγεί ο κατάλληλος κωδικός ( D7D6 = 11 ) και το id της συγκεκριμένης κάρτας. Η ανάδραση στο D flip flop χρησιμοποιείται για να διατηρείται το σήμα ενεργό ακόμα και όταν μεταβούμε σε κάποια άλλη κατάσταση. Σχ.6.5: Σχηματικό κύκλωμα δημιουργίας του σήματος Card Select. Στο Σχήμα 6.6 φαίνεται πώς δημιουργούνται τα σήματα P0 P2 με τα οποία προγραμματίζουμε το FPGA. Τα bits δεδομένων βγαίνουν στην έξοδο του flip flop στην ανερχόμενη παρυφή του AS και εφ όσον το σήμα Card Select είναι ενεργοποιημένο. Με το τρόπο αυτό μπορούμε να καθορίζουμε τις τιμές και των τριών σημάτων ταυτόχρονα σε έναν κύκλο Address Write. Η ανάδραση εδώ χρησιμοποιείται για να διατηρούν τα σήματα την τελευταία τους τιμή όταν αλλάξει η κατάσταση της κάρτας. (Στο Σχήμα 6.6 το x παίρνει τις τιμές 0, 1, 2. ) Σχ.6.6: Σχηματικό κύκλωμα δημιουργίας των σημάτων P0 P3. Στο σχήμα 6.7 φαίνεται η δημιουργία του βοηθητικού σήματος StF1 και των εξόδων των δικατευθυντήριων ( I/O ) σημάτων DB4 και DB5. Με το τέλος του κύκλου Address 109

112 Write και ενώ έχει επιλεγεί ο κωδικός DB7 DB6 = 0 1, ενεργοποιείται το σήμα StF1, ένδειξη ότι βρισκόμαστε σε κατάσταση ελέγχου της κάρτας. Εφ όσον το StF1 είναι high και η κάρτα επιλεγμένη, τότε εκτελώντας έναν Data Read κύκλο δημιουργείται ένας παλμός στα DB4 και DB5 ίσης διάρκειας με το DS και με αυτόν τον τρόπο μπορούμε να ελέγχουμε την κατάσταση της κάρτας. ΣΧ.6.7: Σχηματικό κύκλωμα δημιουργίας των σημάτων DB4, DB5 και StF1. Η τέταρτη κατάσταση D7D6 = 00 είναι η κατάσταση στην οποία αναφέρεται στην κατάσταση λειτουργίας του FPGA και δεν χρειάζεται η δημιουργία κάποιου σήματος από το PLD. Όπως θα δούμε σε παρακάτω κεφάλαιο, εκτελώντας κύκλους Address Write μπορούμε να διευθυνσιοδοτούμε καταχωρητές στο FPGA, προσέχοντας όμως τα D7 D6 να αντιστοιχούν πάντα στον κωδικό 00. Κάτι τέτοιο βέβαια σημαίνει ότι μπορούμε να χρησιμοποιήσουμε μόνο 6 από τα 8 bit δεδομένων σε έναν Address Write cycle, όταν λειτουργεί η κάρτα μας. Αυτά αντιστοιχούν σε 26 διαφορετικούς συνδυασμούς, δηλαδή σε 64 διαφορετικές διευθύνσεις οι οποίες όμως είναι υπεραρκετές για τις ανάγκες μας. Τέλος το σήμα Wait υλοποιείται από τη συνάρτηση WAIT = AS+DS, δημιουργώντας έναν παλμό κάθε φορά που έρχεται το σήμα AS ή DS. Έτσι ολοκληρώνεται το handshaking της κάρτας με την LPT που απαιτείται για τελειώσει ένας κύκλος ανάγνωσης ή εγγραφής στον EPP mode. Στη συνέχεια ακολουθεί το τελικό πρόγραμμα που δημιουργήθηκε στη WinCupl από τον κ. Κ. Ευσταθίου και χρησιμοποιήθηκε για τη διαμόρφωση του PLD. Όπως φαίνεται η περιγραφή των σημάτων που χρησιμοποιούνται είναι ίδια με αυτή στα σχήματα 6. 5, 6. 6 και Πρέπει να τονίσουμε όμως ότι στην έξοδο του PLD δεν περνάει το σήμα CARD SELECT αλλά το notcard_select έτσι ώστε να συμβαδίζει με τα υπόλοιπα σήματα εξόδου, τα οποία είναι αρνητικής λογικής. Επομένως όταν η κάρτα μας θα είναι επιλεγμένη, θα παίρνουμε από το pin 23 του PLD την έξοδο notcard_select ίση με λογικό 0. Name RMCPld ; Partno 000 ; Revision 1 ; Date 27/3/2004 ; 110

113 Designer Efstathiou ; Company APEL ; Assembly ; Location ; Device p22v10 ; Format ; /*********************************************************************/ /* This PLD design (Revision 1) created on 27/3/2004 */ /* for Protel International */ /* and is stored as PLDDesign */ /*********************************************************************/ /** Inputs **/ Pin 1 = AS ; Pin 2 = WR ; Pin 3 = DS ; Pin 4 = DB0 ; Pin 5 = DB1 ; Pin 6 = DB2 ; Pin 7 = DB3 ; Pin 8 = CnfD ; Pin 9 = nstat ; Pin 10 = DB6; Pin 11 = DB7; Pin 13 = In_13; /** Outputs **/ Pin 14 = CS1; Pin 15 = CS0; Pin 16 = DB5; Pin 17 = DB4; Pin 18 = nconf; Pin 19 = DCLK; Pin 20 = DPGR; Pin 21 = StFl; Pin 22 = StQ; Pin 23 =!CARDS; /** Declarations and Intermediate Variables **/ /* DEFINITIONS */ $DEFINE NORM (!DB7&!DB6) $DEFINE STAT (!DB7& DB6) $DEFINE PRGM (DB7&!DB6) $DEFINE CRDS (DB7& DB6) $DEFINE ADRS (!DB5&!DB4&!DB3&!DB2&!DB1&DB0) /** Logic Equations **/ /* CARD SELECT */ CARDS. D= (CARDS &!CRDS) # (CRDS & ADRS) ; CSG. OE=CADRS;*/ /* PROGRAM */ DPGR. D = DPGR & (!CARDS # CARDS &!PRGM) # DB0 & CARDS & PRGM; DCLK. D = DCLK & (!CARDS # CARDS &!PRGM) # DB1 & CARDS & PRGM; nconf. D= nconf & (!CARDS # CARDS &!PRGM) # DB2 & CARDS & PRGM; /************************/ /* STATUS */ StFl. D = STAT & CARDS; StQ. D = STAT & CARDS & DB0; /* READ STATUS */ DB4. OE= StFl & WR &!DS; DB5. OE= StFl & WR &!DS; DB4 = nstat; DB5 = CnfD; /* Write Analog Registers */ 111

114 CS0 = DS #! (StFl & StQ &!WR) ; CS1 = DS #! (StFl &!StQ &!WR) ; /****************************/ /* Unused inputs */ DCLK. ar = 'b'0; DCLK. sp = 'b'0; CARDS. ar = 'b'0; CARDS. sp = 'b'0; DPGR. ar = 'b'0; DPGR. sp = 'b'0; StFl. ar = 'b'0; StFl. sp = 'b'0; StQ. ar = 'b'0; StQ. sp = 'b'0; nconf. ar = 'b'0; nconf. sp = 'b'0; /* END OF CONFIGURATION */ 112

115 ΚΕΦΑΛΑΙΟ 7 ΤΟ HARDWARE ΥΛΟΠΟΙΗΣΗΣ ΤΩΝ ANALOG TO DIGITAL CONVERTERS ΤΑ ΒΑΣΙΚΑ ΜΕΡΗ ΣΧΕΔΙΑΣΜΟΥ ΤΟΥ ΣΥΣΤΗΜΑΤΟΣ ΤΩΝ A/D CONVERTERS ΤΟ ΤΜΗΜΑ ΔΙΕΠΑΦΗΣ ΤΟΥ ΣΥΣΤΗΜΑΤΟΣ Η ΜΟΝΑΔΑ ΕΛΕΓΧΟΥ ΤΟΥ ΣΥΣΤΗΜΑΤΟΣ-CONTROL UNIT ΤΟ ΤΜΗΜΑ ΕΦΑΡΜΟΓΗΣ ΤΟΥ ΣΥΣΤΗΜΑΤΟΣ ΤΩΝ ΜΕΤΑΤΡΟΠΕΩΝ ΤΟ ΑΝΑΛΟΓΙΚΟ ΤΜΗΜΑ ΤΟΥ DUAL-SLOPE ANALOG TO DIGITAL CONVERTER ΤΟ KOINO ΑΝΑΛΟΓΙΚΟ ΤΜΗΜΑ ΤΟΥ SUCCESSIVE APPROXIMATION ΚΑΙ ΤΟΥ TRACKING ANALOG TO DIGITAL CONVERTER ΤΟ ΑΝΑΛΟΓΙΚΟ ΤΜΗΜΑ ΤΟΥ ΑΛΓΟΡΙΘΜΙΚΟΥ ANALOG TO DIGITAL CONVERTER Η ΣΥΝΟΛΙΚΗ ΔΙΑΣΥΝΔΕΣΗ ΤΩΝ ΕΠΙΜΕΡΟΥΣ ΤΜΗΜΑΤΩΝ ΚΑΙ Η ΥΛΟΠΟΙΗΣΗ ΤΗΣ ΚΑΡΤΑΣ ΤΟΥ ΣΥΣΤΗΜΑΤΟΣ ΤΩΝ A/D ΜΕΤΑΤΡΟΠΕΩΝ

116 114

117 7.1 ΤΑ ΒΑΣΙΚΑ ΜΕΡΗ ΣΧΕΔΙΑΣΜΟΥ ΤΟΥ ΣΥΣΤΗΜΑΤΟΣ ΤΩΝ A/D CONVERTERS. Όπως αναφέρθηκε και σε προηγούμενο κεφάλαιο, οι συγκεκριμένοι A/D Converters θα υλοποιηθoύν σε μία πλακέτα τυπωμένου κυκλώματος η οποία θα μπορεί να χρησιμοποιηθεί σαν περιφερειακό σε κάποιο PC. Πριν μπούμε λοιπόν σε περισσότερες λεπτομέρειες, θα δούμε ποια είναι η γενική δομή που έχει το hardware, ώστε να γίνει πιο εύκολη και κατανοητή η παρουσίασή του. Όπως είναι φυσικό ο σχεδιασμός της κάρτας των μετατροπέων έγινε τμηματικά, λόγω της πολυπλοκότητάς του. Αρχικά θα μπορούσαμε να διακρίνουμε τρία βασικά μέρη από τα οποία αποτελείται το board και θα αναλυθούν σε παρακάτω κεφάλαια. Όπως φαίνεται στο Σχήμα 7.1, αυτά είναι η μονάδα Διεπαφής του Συστήματος (Interface Unit), η Μονάδα Ελέγχου Επεξεργασίας (Control Unit) και το Τμήμα της Εφαρμογής (Application Unit). Σχ.7.1: Σχηματικό διάγραμμα των βασικών τμημάτων του board. Το πρώτο πρόβλημα που έχουμε να αντιμετωπίσουμε στο σχεδιασμό της κάρτας μας είναι με ποιόν τρόπο θα επικοινωνεί αυτή με τον υπολογιστή. Το Interface Unit είναι το τμήμα του hardware που αναλαμβάνει την αποκωδικοποίηση των σημάτων της παράλληλης του υπολογιστή σύμφωνα με το πρωτόκολλο επικοινωνίας που είδαμε στο Κεφάλαιο 6. Αποτελείται από κάποια ολοκληρωμένα που κρίθηκαν αναγκαία για να γίνει ο προγραμματισμός του FPGA καθώς επίσης και για να είναι εφικτή η ανάγνωση κάποιων σημάτων από την παράλληλη. Ανάμεσα σε αυτά τα ολοκληρωμένα υπάρχουν και 8 διακόπτες τους οποίους ρυθμίζοντας κατάλληλα ο χρήστης μπορεί να καθορίσει την τιμή μιας 8 bit λέξης. Τα 4 πιο σημαντικά ψηφία της λέξης αυτής σχηματίζουν έναν αριθμό ο οποίος είναι ο κωδικός (id) που χαρακτηρίζει κάθε κάρτα του RMC Lab. Αξίζει να σημειωθεί εδώ, ότι το τμήμα του Interface Unit είναι το ίδιο για όλα τα εργαστηριακά όργανα του RMC Lab, αφού σε όλα ο τρόπος επικοινωνίας είναι κοινός και σε όλα γίνεται χρήση ενός FPGA. Επομένως ο κωδικός αυτός, όπως είπαμε και στο πρώτο 115

118 κεφάλαιο, είναι απαραίτητος αφού θα έχουμε συνδεδεμένες περισσότερες από μία κάρτες σε μια παράλληλη του υπολογιστή. Το τμήμα του Interface Unit επικοινωνεί με το αμέσως επόμενο, στο Σχήμα 7.1, που είναι το τμήμα του Control Unit και το οποίο αποτελεί τη βασική μονάδα επεξεργασίας της κάρτας μας. Το τμήμα αυτό αποτελείται από ένα FPGA (Field Programmable Gate Area), το οποίο είναι ένα ολοκληρωμένο που μπορεί να προγραμματιστεί περισσότερες από μία φορές και από έναν κρύσταλλο που είναι συνδεδεμένος σε ένα κύκλωμα κρυσταλλικού ταλαντωτή Pierce. Η Control Unit επικοινωνεί με το χρήστη μέσω της παράλληλης του PC και του Interface Unit και ανάλογα με τις εντολές που δέχεται δημιουργεί τα κατάλληλα σήματα ελέγχου των υπόλοιπων τμημάτων της κάρτας. Επίσης το ψηφιακό μέρος του κάθε μετατροπέα υλοποιείται στο FPGA κάτι που μας διευκολύνει πάρα πολύ, αφού είναι δυνατή η τροποποίηση του σχεδιασμού μας πολύ εύκολα και γρήγορα. Το κύκλωμα του κρυσταλλικού ταλαντωτή χρησιμοποιείται για να δημιουργήσουμε το ρολόι που χρειάζεται το FPGA, μιας και τα κυκλώματα που υλοποιούνται σε αυτό είναι σύγχρονα. Τόσο η ροή του σχεδιασμού των κυκλωμάτων που υλοποιεί το FPGA, όσο και το κύκλωμα δημιουργίας του ρολογιού θα εξηγηθούν πιο αναλυτικά σε επόμενο κεφάλαιο. Τέλος το τρίτο τμήμα της κάρτας είναι το Application Unit (Τμήμα Εφαρμογής). Αυτό αποτελείται από όλα τα κυκλώματα τα οποία συγκροτούν το αναλογικό μέρος των A/D μετατροπέων του συστήματος. Το Application Unit είναι ξεχωριστό για κάθε μία κάρτα του RMC Lab και όπως φαίνεται από την ονομασία του, χαρακτηρίζει την εφαρμογή που υλοποιεί κάθε κάρτα. Τα ολοκληρωμένα από τα οποία αποτελείται το τμήμα εφαρμογής και το πώς αυτά λειτουργούν και συνεργάζονται με τα υπόλοιπα μέρη της κάρτας είναι και αυτό ένα θέμα που θα αναλυθεί στην πορεία του κεφαλαίου. 116

119 7.2 ΤΟ ΤΜΗΜΑ ΔΙΕΠΑΦΗΣ ΤΟΥ ΣΥΣΤΗΜΑΤΟΣ. Το τμήμα του Interface Unit είναι το τμήμα του συστήματος που συναντάει τα σήματα της παράλληλης του υπολογιστή και αναλαμβάνει την επικοινωνία μεταξύ τους. Μια ιδέα της λειτουργίας του έχει δοθεί στο Κεφάλαιο 6, όπου αναλύθηκε το πρωτόκολλο επικοινωνίας και η υλοποίησή του στο PLD. Εδώ όμως θα δούμε αναλυτικότερα όλα τα μέρη που το αποτελούν και πώς αυτά συνεργάζονται μεταξύ τους. Στα σχήματα 7. 2 και 7. 3 φαίνεται το σχηματικό διάγραμμα του Interface Unit με τα ολοκληρωμένα από τα οποία αποτελείται. Σχ.7.2: Σχηματικό διάγραμμα των ολοκηρωμένων που αποτελούν το τμήμα διεπαφής του συστήματος με τον υπολογιστή. Όπως βλέπουμε η LPT συνδέεται με την κάρτα μας σε έναν EUROCONNECTOR 64, χρησιμοποιώντας ένα flat cable που έχει κατασκευαστεί στο εργαστήριο. Τα σήματα του EUROCONNECTOR 64 είναι μόνο αυτά που χρειαζόμαστε από την LPT, δηλαδή το DATA BUS (DΒ0 DΒ7) και τα σήματα που χρησιμοποιούνται στους τέσσερις κύκλους εγγραφής και ανάγνωσης του EPP mode (AS, DS, WR και Wait). Επίσης χρησιμοποιούμε κάποια σήματα του connector για τη γείωση (GND) των συσκευών που βρίσκονται στην κάρτα, καθώς και κάποια άλλα στα οποία συνδέουμε τα τροφοδοτικά που χρειαζόμαστε. Αυτά τα σήματα αναφέρονται ως VDD ( 5 V ), VCC ( 5 V ), VEE ( 5 V ). 117

120 Όσον αφορά το PLD, αυτό δέχεται στις εισόδους του από την LPT τα σήματα AS, DS, WR και το DATA BUS ( DB0 DB7 ), ενώ παράγει, όπως είδαμε και στο κεφάλαιο 6, τα σήματα notcard_select, P0, P1 και P2, που αντιστοιχούν με τα σήματα CS, DPGR0, DCLK και nconfig αντίστοιχα χωρίς να αλλάζει κάτι στην λειτουργία τους. Όπως θα φανεί παρακάτω, οι ονομασίες αυτές επιλέχθηκαν να είναι ίδιες με τις ονομασίες των pins που χρησιμοποιούνται για τον προγραμματισμό του FPGA για διευκόλυνση δική μας. Tα σήματα CS, DPGR0, DCLK και nconfig οδηγούνται στις εισόδους του FPGA και χρησιμεύουν στον προγραμματισμό του. Εκτός από τα παραπάνω, το PLD δέχεται και τα σήματα ConfDone και nstatus. Αυτά χρησιμοποιούνται ως έξοδοι από το FPGA και ενημερώνουν το PLD για το αν το FPGA προγραμματίστηκε σωστά, ενώ η ανάλυση αυτών των σημάτων θα δοθεί στο κεφάλαιο της διαμόρφωσης του FPGA. Σε αυτή την παράγραφο μας ενδιαφέρει να ξέρουμε ότι τα σήματα ConfDone και nstatus παίρνουν την τιμή 1 όταν το FPGA έχει προγραμματιστεί σωστά. Στο σχήμα 7.2 δείχνεται εκτός των άλλων και ένας 16 pin header. Ο header αυτός είναι ιδιαίτερα σημαντικός και αξιοποιεί στην πράξη τις δυνατότητες ελέγχου της κάρτας, από την μεριά του hardware. Συγκεκριμένα τα pins του header αυτού συνδέονται σε I/O pins του FPGA, αλλά και σε σήματα που δεν δημιουργούνται στο FPGA, αλλά είναι είσοδοι σε αυτό. Τέτοια σήματα είναι για παράδειγμα τα AS, DS, WR, CS, η παρατήρηση των οποίων μπορεί να οδηγήσει σε χρήσιμα και σημαντικά συμπεράσματα για την λειτουργία της κάρτας. Η επιλογή των σημάτων που θα βγαίνουν στον header είναι κάτι ιδιαίτερα απλό και εύκολο που θα εξεταστεί μαζί με τα κυκλώματα του FPGA. Τα σήματα αυτά όπως βλέπουμε και στο παρακάτω σχήμα οδηγούνται στον connector και από εκεί μπορούν να οδηγηθούν στον λογικό αναλυτή του συστήματος του RMC LAB. Στο σχήμα 7.2 βλέπουμε και δύο ολοκληρωμένα 4051, που το κάθε ένα από αυτά έχει σαν σκοπό να βγάζει ένα από 8 test points του κυκλώματος της εφαρμογής στην έξοδό του ( PRB1 και PRB2 ). Τα test points που επιλέγουμε λοιπόν, μπορούν να οδηγηθούν μέσω του connector στα κανάλια του παλμογράφου που διαθέτει το RMC LAB παρακολουθώντας τις κυματομορφές των τάσεων αυτών των σημείων. Στο σχήμα 7.3 βλέπουμε το υπόλοιπο μέρος του Interface Unit. Όπως βλέπουμε όταν το σήμα CARDS ενεργοποιηθεί ( CARDS= 0 ), η τάση του συλλέκτη του Q1 γίνεται high και οι ελεγχόμενοι διακόπτες του ολοκληρωμένου 4066 Α ενώνουν την τάση της γεννήτριας ( GENA ) με το υπόλοιπο σύστημα, ενώ τα test points που είδαμε παραπάνω οδηγούνται στον connector. Έτσι επιλέγεται η κάρτα και τίθεται σε λειτουργία. 118

121 Σχ.7.3: Σχηματικό διάγραμμα του κυκλώματος επιλογής της κάρτας και των κυκλωμάτων ελέγχου του σωστού προγραμματισμού του FPGA. Για να ελέγχουμε συνεχώς αν η κάρτα λειτουργεί σωστά χρησιμοποιήσαμε τα τρία LED του παραπάνω σχήματος. Όπως είπαμε και παραπάνω, τα σήματα ConfDone και nstatus γίνονται high όταν ολοκληρωθεί σωστά ο προγραμματισμός του FPGA και παραμένουν σε αυτήν την κατάσταση μέχρι να το επαναπρογραμματίσουμε. Έτσι μετά από τον προγραμματισμό του FPGA, αν αυτά τα LED «ανάψουν» μας πληροφορούν ότι έχει γίνει λάθος κατά τον προγραμματισμό. Στο κύκλωμα αυτών των LED χρησιμοποιούμε και δύο pull up αντιστάσεις ίσες με 1KΩ που είναι αναγκαίες για τον σωστό προγραμματισμό του FPGA (όπως αναφέρεται και στις προδιαγραφές της συσκευής) επειδή τα σήματα ConfDone και nstatus είναι τύπου ανοιχτού απαγωγού (Open Drain). Τέλος, με το τρίτο LED ελέγχουμε αν όντως έχει επιλεγεί η κάρτα μας παρατηρώντας απλά αν αυτό ανάβει. Επίσης παρατηρούμε την ύπαρξη κάποιων πυκνωτών τους οποίους συνδέουμε στην θετική τροφοδοσία (ή στην αρνητική) και στην γη. Ο σκοπός τους είναι να εξαλείφουν τον θόρυβο στην τροφοδοσία των διάφορων συσκευών του τμήματος δεπαφής. Οι πυκνωτές αυτοί ονομάζονται «παρασιτκοί πυκνωτές» και έχουν τοποθετηθεί κοντά σε όλες τις συσκευές που χρησιμοποιούνται στην πλακέτα, επειδή οι γραμμές τροφοδοσίας είναι μεγάλου μήκους και δέχονται παρεμβολές. Στην συνέχεια θα συναντάμε τέτοιους πυκνωτές κάθε φορά που χρησιμοποιούμε κάποιο ολοκληρωμένο χωρίς να κάνουμε κάποια ιδιαίτερη αναφορά σε αυτούς. 119

122 7.3 Η ΜΟΝΑΔΑ ΕΛΕΓΧΟΥ ΤΟΥ ΣΥΣΤΗΜΑΤΟΣ CONTROL UNIT. Σχ.7.4: Σχηματικό διάγραμμα της Control Unit του συστήματος. Τα μέρη από τα οποία αποτελείται η Μονάδα Ελέγχου του Συστήματος (Control Unit) είναι ένα FPGA και ένα κύκλωμα κρυσταλλικού ταλαντωτή. Ένα σχηματικό διάγραμμα φαίνεται στο σχήμα 7.4. Το κύκλωμα του κρυσταλλικού ταλαντωτή αποτελείται από τον κρύσταλλο, στη συχνότητα που επιλέγουμε εμείς (στο συγκεκριμένο κύκλωμα είναι 12 MHz), μια αρκετά μεγάλη αντίσταση RX1=1. 2 ΜΩ και δύο πυκνωτές CX1=CX2=27 pf. Όπως παρατηρούμε στο κύκλωμα αυτό υπάρχουν μία είσοδος και μία έξοδος, προς και από το FPGA αντίστοιχα (XT1, XT2). Οι γραμμές αυτές συνδέονται στην είσοδο και στην έξοδο ενός αντιστροφέα για να ολοκληρώσουν το κύκλωμα του Pierce που βλέπουμε στο σχήμα 7.5. Από την έξοδο CLK παίρνουμε το ρολόι που χρησιμοποιούμε στα κυκλώματά μας. Οι διακεκομμένες γραμμές δείχνουν το κύκλωμα που υλοποιείται στο FPGA. 120

123 Σχ.7.5: Το ολοκληρωμένο σχηματικό του κυκλώματος Pierce όπως υλοποιήθηκε στο board. Οι διακεκομμένες γραμμές δείχνουν το κύκλωμα που υλοποιήθηκε στο FPGA. 121

124 7.4 ΤΟ ΤΜΗΜΑ ΕΦΑΡΜΟΓΗΣ ΤΟΥ ΣΥΣΤΗΜΑΤΟΣ ΤΩΝ ΜΕΤΑΤΡΟΠΕΩΝ. Στο κεφάλαιο 5 είδαμε ότι κάθε μετατροπέας που υλοποιήσαμε αποτελείται από το αναλογικό και το ψηφιακό του μέρος. Το ψηφιακό μέρος αυτών των μετατροπέων υλοποιήθηκε με την λογική πυλών που μας παρέχει το FPGA που χρησιμοποιεί το συστημά μας, ενώ το αναλογικό μέρος των μετατροπέων αποτελεί το αντικείμενο αυτής της ενότητας ΤΟ ΑΝΑΛΟΓΙΚΟ ΤΜΗΜΑ ΤΟΥ DUAL SLOPE ANALOG TO DIGITAL CONVERTER. Όπως είδαμε στο κεφάλαιο 5 ο dual slope analog to digital converter καταφέρνει να μετατρέψει την τάση εισόδου επιτυχώς μέσα από την συνεργασία αναλογικών και ψηφιακών κυκλωμάτων. Τα βασικά στοιχεία που τον αποτελούν είναι ο ολοκληρωτής που ολοκληρώνει τις τάσεις εισόδου Vin και Vref, ο διαφορικός συγκριτής, ο Ν bit απαριθμητής και ο ελεγχόμενος διακόπτης που επιλέγει ανάμεσα στην τάση εισόδου και την αρνητική τάση αναφοράς. Το αναλογικό μέρος του dual slope αποτελούν ο αναλογικός συγκριτής, ο ολοκληρωτής και ο ελεγχόμενος διακόπτης. Η υλοποίηση των παραπάνω φαίνεται στο παρακάτω σχήμα (Σχ.7.6). Τα υπόλοιπα στοιχεία του υλοποιήθηκαν στο FPGA μαζί με τα σήματα ελέγχου και χρονισμού που απαιτούνται για την σωστή λειτουργία του μετατροπέα. Ο ελεγχόμενος διακόπτης υλοποιείται από το ολοκληρωμένο 4053 που βλέπουμε στο σχήμα 7.6 (α). Αυτό το ολοκληρωμένο είναι ένας διακόπτης που έχει την δυνατότητα να δέχεται τρεις διαφορετικές εισόδους (x, y, z). Οι είσοδοι αυτοί γεφυρώνονται με τις αντίστοιχες εξόδους (X1, X0), (Y1, Y0) και (Z1, Z0) ανάλογα με την τιμή που έχει το σήμα ελέγχου τους. Τα σήματα A, B, C ελέγχουν αντίστοιχα τους διακόπτες x, y, z, ενώ υπάρχει και ένα ακόμα σήμα, το INH, το οποίο είναι κοινό για και τους τρεις. Το INH χρησιμοποιείται για να απενεργοποιεί (INH= 1 ) τους διακόπτες όταν επιθυμούμε αυτοί να είναι ανοιχτοί. Στο κύκλωμά μας επιθυμούμε ο 4053 να είναι συνεχώς ενεργοποιημένος και γι αυτό το σήμα INH συνδέεται με την γη. Το ολοκληρωμένο 4053 όπως βλέπουμε παίρνει αρνητική τάση τροφοδοσίας, 5V. Επομένως όταν το FPGA θέσει το σήμα ελέγχου SI σε λογικό high, η είσοδος του ολοκληρωτή θα γεφυρωθεί με την αρνητική τάση αναφοράς VEE= 5V, ενώ όταν το SI τεθεί σε low, η είσοδος του ολοκληρωτή θα γεφυρωθεί με την τάση εισόδου (GENA). Την τάση εισόδου την ρυθμίζουμε εμείς κατά μέγεθος και κατά συνάρτηση μέσω της γεννήτριας του εργαστηρίου. 122

125 (α) (β) Σχ.7.6: Το σχηματικό διάγραμμα του hardware υλοποίησης του Dual Slope Analog to Digital Converter. (α) Κυκλωματική διάταξη του ελεγχόμενου διακόπτη και του ολοκληρωτή. (β) Η έξοδος του ολοκληρωτή συγκρίνεται με τάση 0V στον αναλογικό συγκριτή και η έξοδος του συγκριτή οδηγείται στο FPGA. 123

126 Για το κύκλωμα του ολοκληρωτή χρησιμοποιήσαμε τον έναν από τους δύο τελεστικούς ενισχυτές που μας παρέχει το ολοκληρωμένο TL082 με τάσεις τροφοδοσίας 5V και 5V. Σχ.7.7: Σχηματικό διάγραμμα της εσωτερικής δομής του ολοκληρωμένου TL082. Για τον υπολογισμό του μεγέθους της αντίστασης και του πυκνωτή χρησιμοποιήσαμε την παρακάτω σχέση που συναντήσαμε και στο κεφάλαιο 5 R 9 C 2 = 5V 2 R 9 C 2 = 5V 12 Mhz 6 R 9 C 2 = R 9 = 10 K Ω C 2 = 2nF V ΔV ref max 2 F 8 N ref Στο σχήμα 7.6(β) δείχνουμε το κύκλωμα του αναλογικού συγκριτή του συστήματός μας. Αυτός ο συγκριτής χρησιμοποιείται από όλους τους μετατροπείς, αφού όπως είδαμε ο αλγοριθμικός μετατροπέας, ο tracking analog to digital converter, o successive approximation analog to digital converter καθώς και ο dual slope analog to digital converter απαιτούν έναν συγκριτή στην κυκλωματική τους δομή. Το σύστημα λοιπόν του συγκριτή αποτελείται από έναν διακόπτη 4052 και από το κύκλωμα σύγκρισης τάσεων. Το ολοκληρωμένο του 4052 είναι ένας διακόπτης που έχει την δυνατότητα να δέχεται δύο διαφορετικές εισόδους (x, y). Οι είσοδοι αυτοί γεφυρώνονται με τις αντίστοιχες εξόδους (X0, X1, X2, X3) και (Y0, Y1, Y2, Y3) ανάλογα με την τιμή που έχει το σήμα ελέγχου τους. Ο συνδυασμός των σημάτων εξόδου του FPGA, A2 και B2, ελέγχει κάθε φορά ποιες έξοδοι θα γεφυρωθούν με τις δύο εισόδους. Όταν Α2=1 και Β2=1 τότε 124

127 στην μη αναστρέφουσα είσοδο του συγκριτή τάσης περνάει η τάση εξόδου του ολοκληρωτή (DSIout) και η αναστρέφουσα είσοδος του συγκριτή γειώνεται. Έτσι η τάση εξόδου του ολοκληρωτή συγκρίνεται καθόλη την διάρκεια της μετατροπής με το μηδέν. Στον παρακάτω πίνακα βλέπουμε ποιες τάσεις αποτελούν την τάση προς σύγκριση και την τάση αναφοράς του συγκριτή ανάλογα με την τιμή που παίρνουν τα σήματα Α2 και Β2. B2 A2 VComp VCref 0 0 Vdac SarVhold 0 1 AlgVhold Vgnd 1 0 NONE NONE 1 1 DSIout Vgnd Πίνακας 7 1: Έλεγχος του διαφορικού συγκριτή Με την βοήθεια του σχήματος 7.6 (β) μπορούμε να αναλύσουμε την λειτουργία του συγκριτή. Το κύκλωμα του συγκριτή αποτελείται από έναν τελεστικό ενισχυτή ο οποίος υλοποιήθηκε μέσω του δεύτερου ενισχυτή που μας παρέχει το ολοκληρωμένο TL082 που χρησιμοποιήθηκε και πιο πριν για την υλοποίηση του ολοκληρωτή τάσης. Ο τελεστικός ενισχυτής έχει τάσεις τροφοδοσίας +5V, 5V καθώς και τυπικό κέρδος 100V/mV, όπως δίνεται στο datasheet του TL082. Εφαρμόζοντας στην αναστρέφουσα είσοδο την τάση αναφοράς του συγκριτή, VCref και στην μη αναστρέφουσα είσοδο την τάση VComp, η διαφορά τάσης ΔV = VComp VCref ενισχύεται κατά το κέρδος του τελεστικού ενισχυτή. Στην έξοδο του ενισχυτή όμως η τάση δεν μπορεί να υπερβεί την θετική τάση κορεσμού και δεν μπορεί να πέσει κάτω από την αρνητική τάση κορεσμού, δηλαδή 3. 5V < Vout < 3. 5V. Επομένως αν ισχύει ότι VComp > VCref, θα πάρουμε τάση εξόδου ίση με Vout=3. 5V και αφού καμία δίοδος δεν άγει, η τάση εξόδου του συγκριτή θα είναι ελάχιστα πιο μικρή από 3. 5V (κατάσταση «high») λόγω της μικρής πτώσης τάσης στην αντίσταση R100 (R100=470Ω). Αντίστοιχα όταν ισχύει VComp < VCref τότε ΔV < 0 και η έξοδος του ενισχυτή θα είναι Vout = 3. 5V. Η δίοδος D3 τώρα όμως άγει με αποτέλεσμα μεταξύ της καθόδου και της ανόδου να έχουμε διαφορά τάσης περίπου ίση με 0. 7V, άρα η τάση εξόδου του συγκριτή θα είναι περίπου ίση με V COMP = 0. 7V (κατάσταση «low»). Ο διαφορικός συγκριτής έχει ικανοποιητική ταχύτητα σύγκρισης. Σημαντικός παράγοντας στην ταχύτητα του συγκριτή είναι το μέγεθος της διαφοράς των δύο τάσεων που συγκρίνει. Όταν αυτή η διαφορά είναι πολύ μικρή ο συγκριτής αργεί να δώσει την κατάλληλη τιμή στην εξοδό του. Εξομοιώνοντας το κύκλωμα του διαφορικού συγκριτή με την βοήθεια του προγράμματος του PSPICE πήραμε τις κυματομορφές του παρακάτω σχήματος (Σχ.7.9). Στην συγκεκριμένη εξομοίωση κρατήσαμε την αναστρέφουσα είσοδο γειωμένη και εφαρμόσαμε στην μη αναστρέφουσα είσοδο του ενισχυτή τρεις διαφορετικές τάσεις: Παλμική τάση με στάθμες Vhigh=1V, Vlow= 1V και με περίοδο T=80μs Παλμική τάση με στάθμες Vhigh=100mV, Vlow= 100mV και με περίοδο T=80μs Παλμική τάση με στάθμες Vhigh=10mV, Vlow= 10mV και με περίοδο T=80μs 125

128 Στο σχήμα 7.9 η διαφορική τάση εισόδου απεικονίζεται με πράσινο χρώμα ενώ η τάση εξόδου του συγκριτή με κίτρινο. Στο σχήμα 7.9 (γ) παρατηρούμε ότι ο συγκριτής αργεί αισθητά σε σχέση με τις υπόλοιπες περιπτώσεις, αφού πλέον η διαφορά τάσης είναι κατά απόλυτη τιμή αρκετά μικρή και ίση με ΔV =10mV. Σχ.7.8: Το κύκλωμα του συγκριτή τάσης 126

129 4.0V (α) 3.0V 2.0V 1.0V 0V -1.0V 0s 10us 20us 30us 40us 50us 60us 70us 80us 90us V(IN) V(END) Time 4.0V (β) 3.0V 2.0V 1.0V 0V -1.0V 0s 10us 20us 30us 40us 50us 60us 70us 80us 90us V(IN) V(END) Time 4.0V (γ) 3.0V 2.0V 1.0V 0V -1.0V 0s 10us 20us 30us 40us 50us 60us 70us 80us 90us V(IN) V(END) Time Σχ.7.9: Η ταχύτητα του συγκριτή εξαρτάται από την διαφορά των τάσεων που συγκρίνει, (α) ΔV =1V, (β) ΔV =100mV (γ) ΔV =10mV 127

130 7.4.2 ΤΟ KOINO ΑΝΑΛΟΓΙΚΟ ΤΜΗΜΑ ΤΟΥ SUCCESSIVE APPROXIMATION ΚΑΙ ΤΟΥ TRACKING ANALOG TO DIGITAL CONVERTER. Στο κεφάλαιο 5 παρουσιάσαμε τα σχηματικά διαγράμματα των Successive Approximation και Tracking μετατροπέων. Παρατηρώντας αυτά τα δύο κυκλώματα, καταλαβαίνουμε εύκολα ότι διαφέρουν μόνο ως προς το ψηφιακό τους μέρος. Για παράδειγμα αν αντικαταστήσουμε στο κύκλωμα του tracking A/D Converter τον updown counter με τον successive approximation register θα έχουμε την κυκλωματική δομή του successive approximation A/D Converter. Έτσι αυτοί οι δύο μετατροπείς χρησιμοποιούν το ίδιο hardware. Το κοινό αναλογικό τους μέρος αποτελείται από μια μονάδα sample and hold, από έναν DAC και τον διαφορικό συγκριτή που παρουσιάσαμε στην προηγούμενη ενότητα. Σχ.7.10: Σχηματικό διάγραμμα του κοινού αναλογικού κυκλώματος του tracking και του successive approximation ADC. Οι τάσεις Vdac και SarVhold συγκρίνονται μεταξύ τους στον διαφορικό συγκριτή τάσης του Σχ.7.5 (β). Η μονάδα Sample and Hold αποτελείται από έναν buffer εισόδου, έναν ελεγχόμενο διακόπτη, τον πυκνωτή C3=1nF στον οποίο θα γίνεται η δειγματοληψία της τάσης εισόδου και τον buffer εξόδου. Οι δύο buffers υλοποιήθηκαν μέσω των δύο τελεστικών ενισχυτών ενός ολοκληρωμένου TL082 (U8), ενώ για την υλοποίηση του ελεγχόμενου διακόπτη χρησιμοποιήσαμε το ολοκληρωμένο 4053 που χρησιμοποιήθηκε και για την υλοποίηση του αναλογικού μέρους του Dual Slope ADC. Συγκεκριμένα χρησιμοποιήσαμε τον διακόπτη Y του 4053 ο οποίος ελέγχεται από το σήμα εξόδου SAMPLEHOLD του FPGA. Έτσι, όταν το σήμα SAMPLEHOLD θα είναι low, η τάση της γεννήτριας θα δειγματοληπτείται μέχρι το σήμα SAMPLEHOLD να γίνει high με αποτέλεσμα η τελευταία τάση που συλλέχθηκε να κρατείται στην έξοδο σταθερή μέχρι το σήμα SAMPLEHOLD να ξαναγίνει low. Για την υλοποίηση του D/A Converter χρησιμοποιήσαμε το ολοκληρωμένο του DAC0832 και τους δύο τελεστικούς ενισχυτές ενός επιπλέον ολοκληρωμένου TL082, που χρειάζονται για την λειτουργία του DAC0832. Ο DAC0832 διαθέτει μία 8 bit 128

131 ψηφιακή είσοδο και 5 σήματα ελέγχου, τα οποία χρησιμοποιούνται για να μανδαλώνονται τα δεδομένα στους δυο καταχωρητές εισόδου του DAC. Τα ncs, nxfer, nwr1, nwr2 είναι ενεργά σε low στάθμη ενώ το ILE ενεργό σε high. Ο τρόπος λειτουργίας τους φαίνεται στο Block διάγραμμα του DAC0832 στο Σχήμα 7.11, ενώ στο σχήμα 7.12 φαίνεται αναλυτικότερα το κύκλωμα εξόδου του ολοκληρωμένου. Εμείς για τις ανάγκες μας αποφασίσαμε να ελέγχουμε μόνο το WR1 όταν θέλουμε να «συγκρατήσει» ο DAC την τιμή στην είσοδό του, ενώ τα υπόλοιπα σήματα ελέγχου τα κρατάμε συνεχώς ενεργοποιημένα. Σχ.7.11: Block διάγραμμα λειτουργίας του DAC0832. Σχ.7.12: Λεπτομέρεια του κυκλώματος εξόδου του ολοκληρωμένου κυκλώματος DAC0832 διαμέσου του R 2R Ladder εξόδου. Η τάση τροφοδοσίας του ολοκληρωμένου είναι Vcc = +5V, ενώ η τάση αναφοράς είναι Vref = +5V. Ο DAC βγάζει στις εξόδους του δύο τιμές ρεύματος που υπολογίζονται από τις σχέσεις: V ref ( digital _ input ) I out 1 = και 15 K Ω

132 Vref (255 digital _ input ) I out 2 = 15KΩ 256 Η τιμή 15ΚΩ είναι η τιμή της αντίστασης R σε ένα κύκλωμα R 2R ladder που χρησιμοποιεί στην έξοδό του ο DAC. Στην έξοδο του πρώτου τελεστικού το ρεύμα Iout1 μετατρέπεται σε τάση η οποία έχει τιμή: R fb 15KΩ Vref ( digital _ input) Vout1 = I out1 = R + 15KΩ fb Η τιμή 15ΚΩ είναι η τιμή της αντίστασης R1 που συνδέσαμε παράλληλα με την αντίσταση Rfb έτσι ώστε ο μετατροπέας να έχει ουσιαστικά τάση αναφοράς ίση με 2.5V. Η αντίσταση Rfb είναι μία εσωτερική αντίσταση του DAC και χρησιμοποιείται για να γίνεται η προσαρμογή του ρεύματος του R 2R ladder σε τάση ανάλογη της ψηφιακής εισόδου. Επειδή η ψηφιακή είσοδος είναι μια 8 bit λέξη, παίρνει τιμές από και συνεπώς η τάση Vout1 κυμαίνεται αντίστοιχα από 0 μέχρι 2.5V περίπου. Η τάση εξόδου του DAC (Vdac) θα πρέπει να κυμαίνεται όμως από 0 μέχρι +2.5V και για αυτόν τον λόγο χρησιμοποιούμε τον δεύτερο τελεστικό ενισχυτή. Αυτός ο ενισχυτής βρίσκεται σε αναστρέφουσα συνδεσμολογία με κέρδος κλειστού βρόγχου 1. Οι αντιστάσεις που χρησιμοποιεί έχουν μέγεθος R10=10KΩ και R11=10KΩ. Στο σχήμα 7.6(β) παρουσιάσαμε το κύκλωμα του συγκριτή τάσης και τον τρόπο που αυτό το κύκλωμα επιλέγει ποιες τάσεις θα συγκρίνει. Επομένως όταν θέλουμε η τάση εισόδου να μετατραπεί σε ψηφιακό ισοδύναμο από τον μετατροπέα Tracking ή τον Successive Approximation ADC, το σήμα Α2 τίθεται σε λογικό low και το Β2 σε λογικό low. Έτσι σε κάθε κύκλο ρολογιού θα συγκρίνεται η τάση εξόδου του Sample and Hold με την τάση Vdac. Η επιλογή ανάμεσα στον Tracking ADC και στον Successive Approximation ADC θα γίνεται μέσα από τον διαφορετικό προγραμματισμό του FPGA, αφού κάθε ένας από αυτούς τους μετατροπείς διαχειρίζεται διαφορετικά το σήμα χρονισμού SAMPLEHOLD και την λογική τιμή εξόδου του Comparator, όπως θα δούμε σε επόμενο κεφάλαιο. Εκτός από το παραπάνω κύκλωμα, ο Successive Approximation A/D Converter χρειάζεται και άλλη μία μονάδα Sample And Hold. Αυτή η μονάδα μας βοήθησε σημαντικά κατά την διαδικασία της διεξαγωγής των μετρήσεων και η χρησιμότητά της θα φανεί καλύτερα στο 9 ο κεφάλαιο. Σχ.7.13: Η μονάδα Sample and Hold που χρησιμοποιεί μόνο ο Successive Approximation Analog to Digital Converter. 130

133 7.4.3 ΤΟ ΑΝΑΛΟΓΙΚΟ ΤΜΗΜΑ ΤΟΥ ΑΛΓΟΡΙΘΜΙΚΟΥ ANALOG TO DIGITAL CONVERTER. Σε αυτήν την ενότητα θα παρουσιάσουμε το κύκλωμα του αλγοριθμικού μετατροπέα, θα αναλύσουμε τα επιμέρους στοιχεία του και θα κάνουμε πιο κατανοητό τον τρόπο λειτουργίας του. Τέλος θα παρουσιάσουμε την υλοποίηση του εν λόγω κυκλώματος. (α) (β) Σχ.7.13: (α) Το κύκλωμα του αλγοριθμικού μετατροπέα (β) Το κύκλωμα που υλοποιεί την συνάρτηση Verr=2Vin+Vstep. Ξεκινώντας λοιπόν, στο σχήμα 7.13 φαίνεται το κύκλωμα του Αλγοριθμικού Analog To Digital Converter. Τα βασικά του στοιχεία είναι η μονάδα Sample and Hold, ο διαιρέτης τάσης και το αναλογικό κύκλωμα που δίνει στην έξοδό του τάση ίση με 131

134 Verr=2Vhold+Vstep. Η μονάδα Sample and Hold αποτελείται από έναν buffer εισόδου, έναν ελεγχόμενο διακόπτη (Α1), έναν πυκνωτή (C4) στον οποίο θα γίνεται η δειγματοληψία της τάσης εισόδου ή της τάσης Verr και τον buffer εξόδου. Ο διαιρέτης τάσης αποτελείται από δύο ίδιες στο μέγεθος αντιστάσεις έτσι ώστε στην έξοδό του (Vstep) να δίνει το μισό της τάσης εισόδου του. Η τάση που θα υποδιπλασσιάζεται θα είναι +5V ή 5V. Μία από τις δυσκολίες στην κατασκευή του αλγοριθμικού μετατροπέα είναι η κατασκευή ενός κυκλώματος, το οποίο έχοντας δύο εισόδους Vhold και Vstep να δίνει στην εξοδό του τάση ίση με Verr=2Vhold+Vstep. Ευτυχώς μπορεί να κατασκευαστεί αυτή η διάταξη έτσι ώστε να μην εξαρτάται από την ακρίβεια των πυκνωτών και από την τάση εκτροπής του τελεστικού ενισχυτή, εάν η λειτουργία του πολλαπλασιασμού επί 2 και της πρόσθεσης γίνονται μέσα σε έξι κύκλους ρολογιού. Οι έξι φάσεις αυτής της διαδικασίας έχουν ως εξής: 1 η φάση: Η έξοδος είναι συνδεδεμένη με την αναστρέφουσα είσοδο με αποτέλεσμα V = err V offset και οι τάσεις των δύο πυκνωτών να είναι V C 5 = V hold V offset. V = 0 V = V C 6 offset offset. Σχ.7.14: H πρώτη φάση του κυκλώματος Verr=2Vhold+Vstep 2 η φάση: Ο πυκνωτής C5 εκφορτίζεται, ενώ ο πυκνωτής C6 φορτίζεται σε κάποια τάση. Στο τέλος της δεύτερης φάσης θα έχουμε: V = 0 V = V C5 off off. Η αλλαγή στο φορτίο του C5 είναι ΔQ = C5( V V ( V )) = C5 V C5 hold off off hold. Όλη αυτή η αλλαγή φορτίου περνάει στον C6 με αποτέλεσμα C5 Q C6 = C6V off + C5V hold = C6V C6 VC 6 = Voff + Vhold. C6 132

135 και V C5 =. C6 err V hold Σχ.7.15: H δεύτερη φάση του κυκλώματος Verr=2Vhold+Vstep. 3 η φάση: Ο C5 συνδέεται ξανά με την V hold ενώ ο C6 έχει καθόλη την διάρκεια της τρίτης φάσης την ίδια τάση V C6. Στο τέλος αυτής της φάσης θα έχουμε για τους δύο πυκνωτές: V = V V V C 5 hold off. C 5 = V V. hold C 6 C 6 off + V err = V off. Σχ.7.16: H τρίτη φάση του κυκλώματος Verr=2Vhold+Vstep. 4 η φάση: Ο πυκνωτής C5 εκφορτίζεται, ενώ ο πυκνωτής C6 φορτίζεται σε κάποια τάση. Στο τέλος της τέταρτης φάσης θα έχουμε: 133

136 V = 0 V = V C5 off off. Σχ.7.17: H τέταρτη φάση του κυκλώματος Verr=2Vhold+Vstep. Η αλλαγή στο φορτίο του C5 είναι Δ QC5 = C5( Vhold Voff ( Voff )) = C5V hold. Όλη αυτή η αλλαγή φορτίου περνάει στον C6 με αποτέλεσμα Q = C V + C5V + C5V = C V V C6 6 off hold hold 6 C6 C 5 = 2 V hold. C 6 C 6 Voff + 5 η φάση: O C5 συνδέεται με την τάση ±Vref/2 με αποτέλεσμα να φορτίζεται μέχρι την τάση V V ref C5 = ± Voff. 2 ενώ ο C6 δεν χάνει το φορτίο του λόγω ανοιχτοκυκλώματος. V C6 Voff + 2 C5 V C6 =. hold 134

137 Σχ.7.18: H πέμπτη φάση του κυκλώματος Verr=2Vhold+Vstep. 6 η φάση: Στο τέλος της πέμπτης φάσης, ο C5 είχε στους ακροδέκτες του τάση ίση με: V C5 V = ± 2 ref ενώ ο C6 είχε: V off C5 VC C6 = V off Vhold. Κατά την διάρκεια αυτής της τελευταίας φάσης ο C6 εκφορτίζεται στον C5 μέχρι η τάση στα άκρα του να γίνει ίση με V offset και το φορτίο που περνάει στον C5 ισούται με C5 Δ QC 6 = C6( Voffset ( Voffset ) + 2 Vhold ) = 2 C5V hold C6 και το ολικό φορτίο που βρίσκεται αποθηκευμένο στον πυκνωτή C5 στο τέλος της έκτης φάσης ισούται με Vref QC 5 = C5 ( ± Voffset ) + 2 C5 Vhold 2 επομένως θα έχουμε το επιθυμητό αποτέλεσμα, δηλαδή ισχύει: V ref V C 5 = ± V offset + 2V hold. 2 Vref V err = VC 5 + Voffset = 2Vhold ±. 2 Παρατηρούμε ότι η τελική τιμή εξόδου είναι ανεξάρτητη από το μέγεθος των πυκνωτών και από την τάση εκτροπής στην είσοδο του τελεστικού ενισχυτή. 135

138 Σχ.7.19: Η έκτη φάση του κυκλώματος Verr=2Vhold+vstep. Ο Αλγοριθμικός μετατροπέας που υλοποιήσαμε χρειάζεται 9 κύκλους μετατροπής για να υπολογίσει το ψηφιακό ισοδύναμο της τάσης εισόδου του. Στον πρώτο κύκλο μετατροπής καθορίζεται το MSb της εξόδου και στους υπόλοιπους κύκλους τα υπόλοιπα 8 bits της εξόδου. Κάθε κύκλος μετατροπής αποτελείται από 7 καταστάσεις και κάθε μια κατάσταση διαρκεί μία περίοδο ρολογιού. Αυτές οι καταστάσεις για τον πρώτο κύκλο μετατροπής έχουν ως εξής: 1 η κατάσταση: Ο διακόπτης Α4 συνδέει την τάση εισόδου με τον buffer εισόδου της μονάδας Sample and Hold και παραμένει σε αυτήν την θέση μέχρι και το τέλος της έβδομης κατάστασης. Ταυτόχρονα ο διακόπτης Α1 κλείνει και ο πυκνωτής C4 φορτίζεται με την τάση εισόδου Vin. Στην 1 η κατάσταση, το κύκλωμα που υλοποιεί την συνάρτηση Verr=2Vhold+Vstep βρίσκεται στην συνδεσμολογία της 6 ης φάσης, έτσι ώστε να κρατά σταθερή στην έξοδό του την τάση Verr, που μέτρησε σε προηγούμενο κύκλο μετατροπής. 2 η κατάσταση: Ο διακόπτης Α1 ανοίγει με αποτέλεσμα η τιμή της τάσης εισόδου που πέρασε στην Sample and hold να συγκρατείται στον πυκνωτή C4 (κατάσταση Hold) και μέσω του buffer να συγκρίνεται με το μηδέν στον διαφορικό συγκριτή. Ταυτόχρονα, το κύκλωμα που υλοποιεί την συνάρτηση Verr=2Vhold+Vstep μεταβαίνει στην συνδεσμολογία της 1 ης φάσης του. Ο διακόπτης Α4 παραμένει στην ίδια θέση. 3 η κατάσταση: Με την αρχή της 3 ης κατάστασης η λογική έξοδος του διαφορικού συγκριτή ελέγχει τον διακόπτη C1. Αν η έξοδος του συγκριτή είναι high τότε ο διακόπτης C1 επιλέγει την αρνητική τάση αναφοράς ( 5V), ενώ αν είναι low τότε ο διακόπτης C1 επιλέγει την θετική τάση αναφοράς (+5V). Έτσι επιλέγεται η τιμή της Vstep ανάμεσα σε 2.5V και +2.5V αντίστοιχα. Ταυτόχρονα, το κύκλωμα που υλοποιεί την συνάρτηση Verr=2Vhold+Vstep μεταβαίνει στην συνδεσμολογία της 2 ης φάσης του. Κατά την διάρκεια αυτής της κατάστασης οι διακόπτες Α1 και Α4 παραμένουν στις ίδιες θέσεις. 4 η κατάσταση: Με την αρχή της 4 ης κατάστασης η λογική έξοδος του διαφορικού συγκριτή αποθηκεύεται στον register. Ταυτόχρονα, το κύκλωμα που υλοποιεί την συνάρτηση Verr=2Vhold+Vstep μεταβαίνει στην συνδεσμολογία της 3 ης φάσης του. Κατά την διάρκεια αυτής της κατάστασης οι διακόπτες Α1, Α4 και C1 παραμένουν στις ίδιες θέσεις. Έτσι έχει καθοριστεί 136

139 το 1 ο bit της ψηφιακής εξόδου και οι καταστάσεις που ακολουθούν θα προετοιμάσουν τον καθορισμό του δεύτερου bit. 5 η κατάσταση: Το κύκλωμα που υλοποιεί την συνάρτηση Verr=2Vhold+Vstep μεταβαίνει στην συνδεσμολογία της 4 ης φάσης του. Κατά την διάρκεια αυτής της κατάστασης οι διακόπτες Α1, Α4 και C1 παραμένουν στις ίδιες θέσεις. 6 η κατάσταση: Το κύκλωμα που υλοποιεί την συνάρτηση Verr=2Vhold+Vstep μεταβαίνει στην συνδεσμολογία της 5 ης φάσης του. Κατά την διάρκεια αυτής της κατάστασης οι διακόπτες Α1, Α4 και C1 παραμένουν στις ίδιες θέσεις. 7 η κατάσταση: Το κύκλωμα που υλοποιεί την συνάρτηση Verr=2Vhold+Vstep μεταβαίνει στην συνδεσμολογία της 6 ης φάσης του και ολοκληρώνει τον υπολογισμό της Verr η οποία θα χρησιμοποιηθεί στον επόμενο κύκλο μετατροπής. Κατά την διάρκεια αυτής της κατάστασης οι διακόπτες Α1, Α4 και C1 παραμένουν στις ίδιες θέσεις. Μετά το τέλος του πρώτου κύκλου μετατροπής αρχίζει ο δεύτερος κύκλος. Αυτός ο κύκλος όπως και οι υπόλοιποι 7 της μετατροπής αποτελούνται από τις ίδιες 7 καταστάσεις που περιγράψαμε. Η μόνη διαφορά τους με τις καταστάσεις του πρώτου κύκλου είναι ότι πλέον ο διακόπτης Α4 θα ενώνει την είσοδο του Sample and Hold με την τάση Verr. Μετά το τέλος και του ένατου κύκλου μετατροπής η ψηφιακή έξοδος θα βρίσκεται αποθηκευμένη στον register του συστήματος. Η αναπαράσταση της ψηφιακής εξόδου θα γίνεται σύμφωνα με τον offset binary code. Όπως έχουμε αναφέρει στο κεφάλαιο 2, οι signed A/D Converters μετατρέπουν επιτυχώς την τάση εισόδου τους αν αυτή έχει μέγιστο πλάτος κατά απόλυτη τιμή ίσο με Vref/2. Έτσι η τάση εισόδου του Algorithmic A/D Converter που υλοποιήσαμε θα πρέπει να κυμαίνεται από 2.5V έως 2.5V αφού η τάση αναφοράς του είναι Vref=5V. Αριθμός Κανονικοποιημένος αριθμός offset binary code 7 7/ / / / / / / / / / / / / / / Πίνακας 5. 2: Αναπαράσταση σε 4 bit offset binary code 137

140 Σχ.7.20: Σχηματικό διάγραμμα του hardware υλοποίησης του αλγοριθμικού. Σχ.7.21: Το δεύτερο τμήμα του hardware υλοποίησης του αλγοριθμικού. Στα παραπάνω σχήματα και βλέπουμε σχηματικά την υλοποίηση του hardware που χρησιμοποιεί ο αλγοριθμικός μετατροπέας. Οι ελεγχόμενοι διακόπτες του κυκλώματος του αλγοριθμικού μετατροπέα είναι συνολικά 9 στον αριθμό άρα απαιτούνται 3 ολοκληρωμένα Έτσι οι ελεγχόμενοι διακόπτες Α1, Β1, C1 υλοποιούνται στο 4053 U9 και ελέγχονται από τα σήματα που παράγονται στην μονάδα ελέγχου (FPGA) A1, B1 και C1 αντίστοιχα. Κατά τον ίδιο τρόπο υλοποιούνται οι διακόπτες Α3, Β3, C3 στο ολοκληρωμένο 4053 U14 ελεγχόμενοι από τα σήματα εξόδου 138

141 του FPGA A3, B3, C3 αντίστοιχα και οι διακόπτες Α4, Β4, C4 ελεγχόμενοι από τα σήματα εξόδου του FPGA A4, B4, C4 αντίστοιχα. Για την μονάδα Sample and Hold απαιτούνται δύο τελεστικοί ενισχυτές, για τον διαιρέτη τάσης ένας τελεστικός ενισχυτής και για το κύκλωμα που υλοποιεί την συνάρτηση Verr=2hold+Vstep άλλος ένας. Έτσι χρησιμοποιούμε 2 ολοκληρωμένα TL082 που συνδέονται με το υπόλοιπο κύκλωμα όπως βλέπουμε στα παραπάνω σχήματα. Η τιμές των δύο αντιστάσεων επιλέχθηκαν να είναι R12=R13=10KΩ και ο πυκνωτής C4 της μονάδας Sample and Hold να έχει μέγεθος 1nF. Τέλος, όπως είδαμε και στην ανάλυση του κυκλώματος που υλοποιεί την συνάρτηση Verr=2Vhold+Vstep, το μέγεθος των δύο πυκνωτών που χρησιμοποιεί (C5 και C6) δεν παίζει κανένα ρόλο και επιλέχθηκε τυχαία να είναι και αυτό 1nF. Το κύκλωμα του μετατροπέα απαιτεί και έναν διαφορικό συγκριτή. Αυτός θα είναι ο ίδιος συγκριτής που χρησιμοποιείται και από τους προηγούμενους μετατροπείς που παρουσιάσαμε. Έτσι όταν θα επιλέγουμε τον αλγοριθμικό μετατροπέα θα πρέπει η μονάδα ελέγχου (FPGA) να θέτει το σήμα Α2 σε high και το σήμα Β2 σε low. 139

142 7.5 Η ΣΥΝΟΛΙΚΗ ΔΙΑΣΥΝΔΕΣΗ ΤΩΝ ΕΠΙΜΕΡΟΥΣ ΤΜΗΜΑΤΩΝ ΚΑΙ Η ΥΛΟΠΟΙΗΣΗ ΤΗΣ ΚΑΡΤΑΣ ΤΟΥ ΣΥΣΤΗΜΑΤΟΣ ΤΩΝ A/D ΜΕΤΑΤΡΟΠΕΩΝ. Ολοκληρώνοντας την αναλυτική περιγραφή της κάρτας παρουσιάζουμε στο επόμενο σχήμα τον τρόπο με τον οποίο επικοινωνούν τα τρία βασικά μέρη του hardware, δηλαδή το τμήμα διεπαφής, το τμήμα της μονάδας ελέγχου και το τμήμα της εφαρμογής. Σχ.7.22: Σχηματικό διάγραμμα του τρόπου επικοινωνίας των τμημάτων του συστήματος των A/D μετατροπέων. 140

143 Επίσης, με το πρόγραμμα Protel (Version 99E, Service Pack 5) σχεδιάστηκε το PCB της κάρτας που κατασκευάσαμε. Σε αυτό το σημείο αναφέρουμε ότι μετά την κατασκευή της κάρτας έγιναν πάνω σε αυτή κάποιες διορθώσεις για να πάρουμε τα επιθυμητά αποτελέσματα κατά την διάρκεια της διεξαγωγής των μετρήσεων, αφού θα ήταν εξαιρετικά χρονοβόρο να σχεδιάσουμε από την αρχή το PCB της κάρτας και να την κατασκευάσουμε ξανά. Επίσης αξίζει να σημειωθεί ότι για να ελέγξουμε καλύτερα τον σχεδιασμό της κάρτας το Placement και το Routing έγιναν με το χέρι από εμάς χωρίς να χρησιμοποιήσουμε το αυτοματοποιημένο εργαλείο του προγράμματος. Στα παρακάτω σχήματα φαίνονται κάποιες γενικές απόψεις του PCB της κάρτας μέσα από το περιβάλλον του Protel. Σχ.7.23: Το PCB της κάρτας (Top View) μέσα από το περιβάλλον του Protel. Σχ.7.24: Το PCB της κάρτας (Bottom View) μέσα από το περιβάλλον του Protel. Τέλος, παρουσιάζουμε στα επόμενα σχήματα την τελική μορφή που πήρε η πλακέτα μας, μετά από τις διάφορες διορθώσεις που κάναμε πάνω της. 141

144 Σχ.7.25: Η δοκιμαστική κάρτα των μετατροπέων A/D (Top View). Σχ.7.25: Η δοκιμαστική κάρτα των μετατροπέων A/D (Bottom View). 142

145 ΚΕΦΑΛΑΙΟ 8 ΣΧΕΔΙΑΣΜΟΣ ΚΑΙ ΟΡΓΑΝΩΣΗ ΤΗΣ ΕΣΩΤΕΡΙΚΗΣ ΔΟΜΗΣ ΤΟΥ FPGA ΕΙΣΑΓΩΓΗ ΣΤΗΝ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΜΟΥ ΨΗΦΙΑΚΩΝ ΚΥΚΛΩΜΑΤΩΝ Η ΜΕΘΟΔΟΣ ΠΡΟΓΡΑΜΜΑΤΙΣΜΟΥ ΤΗΣ ΣΥΣΚΕΥΗΣ Η ΜΟΝΑΔΑ ΑΠΟΚΩΔΙΚΟΠΟΙΗΣΗΣ ΕΝΤΟΛΩΝ ΚΑΙ ΟΙ ΕΣΩΤΕΡΙΚΟΙ ΚΑΤΑΧΩΡΗΤΕΣ ΤΟΥ FPGA ΤΟ ΨΗΦΙΑΚΟ TMHMA ΤΟΥ SUCCESSIVE APPROXIMATION ANALOG TO DIGITAL CONVERTER Ο SUCCESSIVE APPROXIMATION REGISTER Ο ΕΛΕΓΧΟΣ ΤΟΥ ΣΥΣΤΗΜΑΤΟΣ ΤΟΥ SUCCESSIVE APPROXIMATION A/D CONVERTER. ΤΟ ΤΕΛΙΚΟ ΣΧΕΔΙΟ ΤΟ ΨΗΦΙΑΚΟ ΤΜΗΜΑ ΤΟΥ DUAL-SLOPE ANALOG TO DIGITAL CONVERTER ΤΟ ΨΗΦΙΑΚΟ ΤΜΗΜΑ ΤΟΥ ΑΛΓΟΡΙΘΜΙΚΟΥ A/D CONVERTER ΤΟ ΨΗΦΙΑΚΟ ΜΕΡΟΣ ΤΩΝ TRACKING A/D CONVERTERS

146 144

147 8.1 ΕΙΣΑΓΩΓΗ ΣΤΗΝ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΜΟΥ ΨΗΦΙΑΚΩΝ ΚΥΚΛΩΜΑΤΩΝ Όπως έχει αναφερθεί και στα προηγούμενα κεφάλαια, το FPGA αποτελεί τη βασική μονάδα ελέγχου του συστήματος των A/D μετατροπέων. Όπως όλες οι συσκευές που ανήκουν στη οικογένεια των Field Programmable Gate Arrays, μας δίνει τη δυνατότητα να υλοποιήσουμε Boolean συναρτήσεις και να σχεδιάσουμε ψηφιακά κυκλώματα. Η ευελιξία των FPGA s σε αλλαγές και μετατροπές των ψηφιακών κυκλωμάτων που υλοποιούμε, μας βοηθάει ώστε να κάνουμε εύκολα και γρήγορα δοκιμές στο υπάρχον hardware. Κάτι τέτοιο αποτελεί σημαντικό βοήθημα για εμάς. Η κατασκευάστρια εταιρία του συγκεκριμένου ολοκληρωμένου, η Altera, παρέχει ένα πολύ εύχρηστο σχεδιαστικό πακέτο το οποίο μας βοήθησε τόσο στη δημιουργία όσο και στη δοκιμή των ψηφιακών κυκλωμάτων επάνω στο board του συστήματος. Το Max+Plus II είναι το περιβάλλον το οποίο χρησιμοποιήθηκε αποκλειστικά για το σχεδιασμό, μιας και προσφέρει ένα μεγάλο φάσμα δυνατοτήτων στο χρήστη. Το μεγαλύτερο μέρος των κυκλωμάτων έχουν δημιουργηθεί κυρίως με σχηματικά διαγράμματα αλλά και κάποια με τη χρήση της Γλώσσας Περιγραφής Υλικού της Altera (AHDL). Η δυνατότητα λογικής εξομοίωσης που παρέχει το περιβάλλον αυτό μας βοήθησε σημαντικά ώστε να γλιτώσουμε πολύτιμο χρόνο και κόπο καθώς επίσης και να εντοπίσουμε λάθη σε επίμαχα σημεία του σχεδιασμού. Το σχεδιαστικό πακέτο της Altera μας παρέχει επιπλέον και τη δυνατότητα χρονικής εξομοίωσης των κυκλωμάτων. Το τελευταίο στάδιο πριν τον προγραμματισμό της συσκευής είναι η ανάθεση των εισόδων εξόδων του σχεδίου μας στα pins του ολοκληρωμένου (assigning). Η διαδικασία αυτή έγινε πολύ εύκολα μέσα από το γραφικό περιβάλλον του Max+Plus II και μας βοήθησε σημαντικά στον έλεγχο του hardware. Συνοψίζοντας τα παραπάνω, μπορούμε να αναφέρουμε με τη σειρά τα βήματα που ακολουθήθηκαν, από το σχεδιασμό των κυκλωμάτων μέχρι τον προγραμματισμό του FPGA. 1. Σχεδιασμός των ψηφιακών κυκλωμάτων. 2. Compiling του τελικού σχεδίου. 3. Λογική εξομοίωση στον Waveform Simulator. 4. Χρονική Εξομοίωση στον Timing Analyzer. 5. Ανάθεση των εισόδων εξόδων, στα Ι/Ο pins του συγκεκριμένου FPGA (Assignment). 6. Re compiling του σχεδίου 7. Download του σχεδίου στο FPGA (σειριακή μετάδοση του αρχείου <*. ttf> στο FPGA. Σε αυτό το σημείο πρέπει να τονίσουμε ότι δημιουργήσαμε 4 διαφορετικά σχέδια, όπου κάθε φορά θα επιλέγουμε ένα από αυτά ως το τελικό σχέδιο στο οποίο θα κάνουμε compiling. Δηλαδή, δημιουργήσαμε ένα σχέδιο για κάθε μετατροπέα μέσω του οποίου θα ελέγχεται το αναλογικό του μέρος και θα υλοποιείται το ψηφιακό του μέρος. Έτσι κάθε φορά που θέλαμε να θέσουμε σε λειτουργία έναν από τους μετατροπείς μας ακολουθήσαμε τα βήματα που περιγράψαμε επιλέγοντας το κατάλληλο σχέδιο μέσα από τα 4 σχέδια που αναφέραμε. 145

148 8.2 Η ΜΕΘΟΔΟΣ ΠΡΟΓΡΑΜΜΑΤΙΣΜΟΥ ΤΗΣ ΣΥΣΚΕΥΗΣ Η διαδικασία της διαμόρφωσης του FPGA είναι ένα θέμα που μας απασχόλησε αρκετά κατά τη διάρκεια του σχεδιασμού και της υλοποίησης της κάρτας και είναι το θέμα που αναλύεται στην παράγραφο αυτή. Η αρχιτεκτονική όλων των συσκευών της οικογένειας Flex8000 χρησιμοποιεί SRAM cells για να αποθηκεύει τα δεδομένα κατά τη διάρκεια του configuration. Κατά συνέπεια κάθε φορά που το FPGA σταματάει να τροφοδοτείται, χάνει τα δεδομένα αυτά και χρειάζεται να επαναληφθεί η διαδικασία της διαμόρφωσης. Επομένως δεν είναι δυνατό να προγραμματίσουμε το ολοκληρωμένο με κάποιον Programmer, μιας και τα δεδομένα θα σβηστούν από τη μνήμη του κατά την τοποθέτησή του στην πλακέτα. Γι αυτό το λόγο ο προγραμματισμός του FPGA γίνεται επάνω στην κάρτα του συστήματός μας. Ας δούμε όμως ποιοι είναι οι δυνατοί τρόποι με τους οποίους γίνεται η διαμόρφωση των συσκευών Flex8000. Αυτοί χωρίζονται σε δυο κατηγορίες, τους Active και τους Passive Configuration Modes. Σε έναν Active Configuration Mode όλα τα σήματα που χρειάζονται για τον προγραμματισμό του FPGA δημιουργούνται από την ίδια τη συσκευή κάθε φορά που γίνεται power up το σύστημά μας. Τα δεδομένα που χρειάζονται βρίσκονται σε μια εξωτερική EPROM με τις κατάλληλες προδιαγραφές, και διαβάζονται από το ολοκληρωμένο με τη βοήθεια των σημάτων που είναι αφιερωμένα γι αυτό το σκοπό. Στους Passive Configuration Modes ο προγραμματισμός του FPGA γίνεται από εξωτερικές συσκευές οι οποίες είναι υπεύθυνες για τη δημιουργία των κατάλληλων σημάτων. Τα δεδομένα σε αυτή την περίπτωση μπορούν να βρίσκονται αποθηκευμένα σε κάποιο σκληρό δίσκο ενώ ο χρήστης έχει επιπλέον τη δυνατότητα να επιλέξει ανάμεσα σε σειριακή η παράλληλη προσπέλαση των δεδομένων. Στην περίπτωσή μας οι απαιτήσεις επιβάλουν έναν τρόπο με τον οποίο θα μπορούμε συνεχώς να διαμορφώνουμε τη συσκευή διαβάζοντας το κατάλληλο αρχείο που προκύπτει από τη διαδικασία του compiling. Επομένως για το configuration επιλέγουμε κάποιον από τους Passive Configuration Modes ώστε η διαμόρφωση του FPGA να γίνεται επάνω στην κάρτα, οποιαδήποτε στιγμή θέλουμε. Με βάση αυτή τη λογική σχεδιάστηκε και το Interface Unit που αναλύσαμε και στο προηγούμενο κεφάλαιο, για να μπορούμε να ελέγχουμε εμείς τα σήματα που προγραμματίζουν το FPGA. 146

149 Οι έξη συνολικά δυνατοί τρόποι διαμόρφωσης των συσκευών Flex8000 είναι οι: 1. Active Serial (AS) 2. Active Parallel up (APU) 3. Active Parallel down (APD) 4. Passive Serial (PS) 5. Passive Parallel Synchronous (PPS) 6. Passive Parallel Asynchronous (PPA) Από αυτούς εμείς επιλέγουμε τον Passive Serial, με τον οποίο τα δεδομένα μεταφέρονται με σειριακό τρόπο μέσα από την παράλληλη του PC. Στον PS η ALTERA παρέχει τη δυνατότητα configuration των συσκευών Flex8000 με τη χρήση εναλλακτικών τρόπων. Τέτοιοι είναι η χρήση του MAX+PLUS II Programmer και της PL MPU Master Programming Unit μαζί με το FLEX Download Cable ή ακόμα και ενός RS 242 καλωδίου, του ALTERA BitBlaster Serial Cable. Οι τρόποι αυτοί όμως είναι περιοριστικοί όσο αφορά το θέμα του hardware που απαιτούν για την υλοποίησή τους. Έτσι η διαμόρφωση γίνεται με το Bit Wide Interface που προβλέπεται στον PS, με μόνοπεριορισμό, η συχνότητα προγραμματισμού να είναι μικρότερη από 6 MHz. Σχ.8.1: Σχηματικό διάγραμμα του Passive Serial Configuration Mode. Στο Σχήμα 8.1 φαίνεται ένα σχηματικό διάγραμμα της υλοποίησης μιας τέτοιας Bit Wide PS διαμόρφωσης, με τα σήματα του FPGA που χρησιμοποιούνται αποκλειστικά και μόνο γι αυτό το σκοπό (dedicated pins). Όπως παρατηρούμε τα σήματα ns/p, MSEL1, MSEL0 έχουν σταθερές τιμές 0, 1 και 0 αντίστοιχα, οι οποίες αντιστοιχούν στο συνδυασμό που δηλώνει τον PS Configuration Mode. Αν κοιτάξουμε και στο σχηματικό διάγραμμα της Control Unit, θα δούμε πράγματι ότι τα σήματα ns/p και MSEL0 είναι συνδεδεμένα στο GND ενώ το MSEL1 στο VCC. Πρέπει να σημειώσουμε στο 147

150 σημείο αυτό ότι οι high και low στάθμες που χρησιμοποιούμε στο συγκεκριμένο FPGA αντιστοιχούν σε +5V και 0V, όπως προβλέπεται από τις προδιαγραφές του. Τα υπόλοιπα σήματα DCLK, DATA0, nconfig, CONF_DONE και nstatus είναι αυτά που χρησιμοποιούνται κατά τη διάρκεια του configuration της συσκευής. Από αυτά τα CONF_DONE και nstatus, είναι σήματα open drain και για ο λόγο αυτό είναι απαραίτητη η χρήση δυο pull up αντιστάσεων 1 KΩ η κάθε μία. Τα CONF_DONE και nstatus είναι σήματα διπλής κατεύθυνσης τα οποία είναι δεσμευμένα από το FPGA για τη διαδικασία του προγραμματισμού του. Εμείς όμως τα χρησιμοποιούμε εδώ σαν εξόδους για να επιβεβαιώσουμε το σωστό προγραμματισμό της συσκευής. Πιο συγκεκριμένα όταν η συσκευή αρχίσει να τροφοδοτείται, τότε το σήμα nstatus πηγαίνει στο 0 και παραμένει εκεί για περίπου 100 ms. Κατά τη διάρκεια της διαμόρφωσης του FPGA το nstatus βρίσκεται σε high στάθμη και σε περίπτωση που συμβεί κάποιο λάθος τότε το κατεβάζει σε 0. Αυτό μπορεί να συμβαίνει και όταν η τάση τροφοδοσίας πέσει κάτω από την επιτρεπτή τιμή της. Το σήμα «ελευθερώνεται» μόλις δοθεί ένας παλμός (high low high) στο nconfig και τότε ξαναρχίσει ένας καινούργιος κύκλος διαμόρφωσης. Επειδή το nstatus είναι σήμα διπλής κατεύθυνσης μπορεί να κατέβει στο 0 και από κάποιο εξωτερικό κύκλωμα. Τότε η συσκευή καταλαβαίνει ότι έχει συμβεί κάποιο λάθος και σταματάει τον προγραμματισμό του. Το σήμα CONF_DONE είναι ένα σήμα που χρησιμοποιείται από το FPGA για να δηλώσει ότι βρίσκεται σε κατάσταση προγραμματισμού. Κατά τη διάρκεια μετάδοσης των δεδομένων το σήμα αυτό πηγαίνει στο 0 και παραμένει εκεί μέχρι και 10 παλμούς του DCLK μετά το τελευταίο bit. Τότε το FPGA «ελευθερώνει» το CONF_DONE το οποίο πηγαίνει σε 1, δηλώνοντας ότι τελείωσε η φάση της διαμόρφωσης. Αν κάτι τέτοιο δεν συμβεί μέσα σε αυτό το χρονικό διάστημα, τότε η συσκευή διαπιστώνει πρόβλημα και διακόπτει τη διαδικασία κατεβάζοντας το nstatus σε 0. Οι γραμμές DCLK, DATA0 και nconfig είναι «αποκλειστικές είσοδοι» (dedicated inputs) στο ολοκληρωμένο και καθορίζονται από εμάς κατά τη διάρκεια του configuration. Ο τρόπος καθορισμού των σημάτων αυτών είναι συγκεκριμένος και φαίνεται στο Σχήμα Σχ.8.2: Διάγραμμα χρονισμού του Passive Serial Configuration Mode. Η διαδικασία της διαμόρφωσης έχει ως εξής. Αρχικά στέλνουμε έναν παλμό στο nconfig με τον οποίο γίνεται το reset της συσκευής ώστε να ξεκινήσει ο κύκλος διαμόρφωσης. Για όσο διάστημα κρατάμε το nconfig στο 0 ο κύκλος διαμόρφωσης καθυστερείται, ενώ με τη μετάβασή του σε 1 σηματοδοτείται η έναρξή της. Αφού 148

151 περάσει το πολύ 1 μs από την κατερχόμενη παρυφή του nconfig, το CONF_DONE πηγαίνει σε low και παραμένει εκεί μέχρι να τελειώσει το configuration. Την ίδια στιγμή στο nstatus δημιουργείται ένας παλμός στο 0 με διάρκεια 2.5 μs περίπου και στη συνέχεια πηγαίνει σε high. Αν κατά τη διάρκεια του configuration συμβεί κάποιο λάθος, τότε το nstatus πηγαίνει σε low και παραμένει εκεί μέχρι να αρχίσει καινούργιος κύκλος διαμόρφωσης. Τα δυο αυτά σήματα CONF_DONE και nstatus διαβάζονται από την παράλληλη του PC, κάθε φορά που τελειώνει ο προγραμματισμός του FPGA. Αυτό γίνεται, όπως έχουμε δει στο Κεφάλαιο 6, στέλνοντας την command DB7DB6 = 01 (STATUS) και στη συνέχεια εκτελώντας έναν EPP Data Read cycle. Αν τα CONF_DONE και nstatus είναι 1 έχει γίνει σωστά και η συσκευή είναι έτοιμη για περαιτέρω χρήση. Σε διαφορετική περίπτωση, κάποιο λάθος έχει συμβεί κατά τη διάρκεια του προγραμματισμού και θα πρέπει να επαναληφθεί η ίδια διαδικασία. Η μετάδοση των δεδομένων από τον υπολογιστή στο FPGA γίνεται σειριακά μέσα από το σήμα DATA0 με πρώτο το λιγότερο σημαντικό bit του κάθε byte. Όπως φαίνεται και στο σχήμα 8. 2, τα δεδομένα βγαίνουν στη γραμμή DATA0 στην πίπτουσα παρυφή του DCLK και μανδαλώνονται από το ολοκληρωμένο στην ανερχόμενη παρυφή του DCLK. Μόλις τελειώσει η μετάδοση ολόκληρου του αρχείου τότε θα πρέπει να ακολουθήσουν 10 παλμοί στο DCLK, έτσι ώστε το FPGA να ελευθερώσει το CONF_DONE και να γίνει high. Η μετάβαση αυτή του CONF_DONE από 0 σε 1 μεταφράζεται από τις συσκευές της Flex800 σα μια εντολή initialization, για να μπει η συσκευή σε κανονική λειτουργία. Παρακάτω στον πίνακα φαίνονται οι χρονισμοί στον Passive Serial Configuration Mode. Πίνακας Τα δεδομένα που χρησιμοποιούμε για να προγραμματίσουμε το ολοκληρωμένο βρίσκονται αποθηκευμένα σε ένα αρχείο το οποίο δημιουργείται μέσα από τη διαδικασία του compilation του σχεδίου που έχουμε φτιάξει στο περιβάλλον του MAX+PLUS II. Αυτό είναι ένα αρχείο της μορφής <filename>. ttf στο οποίο υπάρχουν τα δεδομένα που χρειάζονται για τη διαμόρφωση της συσκευής σε ASCII χαρακτήρες. Το συγκεκριμένο format μάλιστα αποτελείται από τριάδες ASCII χαρακτήρων οι οποίοι 149

152 χωρίζονται μεταξύ τους με κόμμα. Το μέγεθος των αρχείων αυτών είναι πάντα σταθερό και είναι 20, 4 Kbytes ενώ ο συνολικός χρόνος που απαιτείται για την ολοκλήρωση του configuration είναι περίπου 100 ms. 150

153 8.3 Η ΜΟΝΑΔΑ ΑΠΟΚΩΔΙΚΟΠΟΙΗΣΗΣ ΕΝΤΟΛΩΝ ΚΑΙ ΟΙ ΕΣΩΤΕΡΙΚΟΙ ΚΑΤΑΧΩΡΗΤΕΣ ΤΟΥ FPGA. Τα ψηφιακά κυκλώματα που σχεδιάζουμε στο FPGA αποτελούν ένα αυτόνομο τμήμα που έχει σα σκοπό να υλοποιήσει τη λογική ελέγχου και τα ψηφιακά μέρη των Analog to Digital Converters. Όπως σε κάθε ολοκληρωμένο σύστημα έτσι και σ αυτό θα πρέπει να υπάρχει κάποιος σαφώς ορισμένος τρόπος επικοινωνίας με το εξωτερικό του περιβάλλον. Η μονάδα αποκωδικοποίησης εντολών αποτελεί το μέσο εκείνο με το οποίο υλοποιείται ένα απλό πρωτόκολλο επικοινωνίας μεταξύ του FPGA και του υπόλοιπου συστήματος και η λειτουργία του παρουσιάζεται στο κεφάλαιο αυτό. Μετά τη διαδικασία της διαμόρφωσης του FPGA, τα σήματα που έχουμε στη διάθεσή μας είναι: το Data Bus (DB0 DB7) και τα ndatastrobe (DS), naddressstrobe (AS), nwrite (WR) της παράλληλης, καθώς επίσης και το σήμα επιλογής της κάρτας μας CardSelect (CS) που δημιουργείται από το PLD. Επειδή η επιλογή μας ήταν να έχουμε λειτουργία της παράλληλης θύρας σε EPP mode, η επικοινωνία με το FPGA γίνεται με τους τέσσερις δυνατούς κύκλους που είδαμε στο κεφάλαιο 6. Η λογική στην οποία στηριζόμαστε είναι ότι κάθε ενέργεια του χρήστη πάνω στην κάρτα μπορεί να «μεταφραστεί» σε εντολές (commands) και δεδομένα (data). Κάτι τέτοιο πραγματοποιείται εύκολα συνδυάζοντας τους κύκλους EPP Address Write και EPP Data Write. Ο τρόπος, λοιπόν, με τον οποίο γίνεται η μετάδοση των εντολών και των δεδομένων στο FPGA έχει ως εξής. Κάθε φορά που θέλουμε να στείλουμε μια command στο σύστημα εκτελούμε έναν κύκλο EPP Address Write, γράφοντας έναν συγκεκριμένο κωδικό στον Address Register της LPT. Τα περιεχόμενα του Address Register μόλις βγουν στο δίαυλο δεδομένων της παράλληλης, αποθηκεύονται με τη σειρά τους σε έναν εσωτερικό καταχωρητή του FPGA και αποκωδικοποιούνται από το κατάλληλο κύκλωμα (command register). Αυτό έχει σα συνέπεια να ενεργοποιηθεί ένα σήμα που αντιστοιχεί στην command που έχουμε επιλέξει, το οποίο παραμένει ενεργό μέχρι να δώσουμε μια καινούργια command στο σύστημα. Ένα πολύ σημαντικό σημείο εδώ είναι η τιμή των δεδομένων που γράφουμε στον Address Register κάθε φορά που θέλουμε να στείλουμε μια command. Η τιμή αυτή δε θα πρέπει να είναι μεγαλύτερη από την τιμή DΒ[7.. 0]= , δηλαδή τα bits DB7 και DB6 θα πρέπει να έχουν πάντα τιμή 0. Αυτό γιατί το PLD σε κάθε κατερχόμενη παρυφή του Address Strobe αποκωδικοποιεί τα bits DB7 και DB6, προκειμένου να εντοπίσει την κατάσταση που βρίσκεται η κάρτα μας. Όπως είδαμε και στον πίνακα 8. 1, η κατάσταση διευθυνσιοδότησης του FPGA (Cmd FPGA) αντιστοιχεί στο συνδυασμό 00. Αν κατά λάθος στείλουμε μια command με κάποιο από τα DB7, DB6 σε 1, τότε το PLD θα εντοπίσει άλλη κατάσταση με κίνδυνο να απενεργοποιηθεί το CardSelect ή ακόμα να γίνει reset το FPGA. Επομένως έχουμε στη διάθεσή μας μόνο τα 6 από τα 8 bits του data bus, κάτι που όμως δε μας ενοχλεί καθόλου αφού ο αριθμός τους είναι υπεραρκετός για τις ανάγκες μας (2 6 =64 εντολές). Στην περίπτωση που θέλουμε να μεταφέρουμε δεδομένα στο FPGA εκτελούμε δύο κύκλους εγγραφής. Αρχικά εκτελούμε έναν EPP Address Write cycle, με τον οποίο ενεργοποιούμε μια κατάλληλη command και στη συνέχεια στέλνουμε τα δεδομένα στην LPT με έναν EPP Data Write cycle. Τα δεδομένα που βρίσκονται στον Data register 151

154 αποθηκεύονται στον εσωτερικό καταχωρητή του FPGA που έχουμε επιλέξει. Το μόνο που θα πρέπει να γνωρίζουμε όταν θέλουμε να κάνουμε μετάδοση δεδομένων είναι αν η συγκεκριμένη command βρίσκεται στη διάθεσή μας. Στον κύκλο EPP Data Write δεν υπάρχει κανένας περιορισμός στις τιμές των δεδομένων που μπορούμε να στείλουμε, έτσι μπορούμε κάθε φορά να μεταδίδουμε μια 8 bit τιμή. Καταλήγοντας, βλέπουμε ότι το κύκλωμα που υλοποιεί αυτό το απλό πρωτόκολλο θα αποτελείται από τον καταχωρητή αποκωδικοποίησης εντολών, τον command register και από τον επιλεγμένο εσωτερικό καταχωρητή του FPGA στον οποίο θα μεταφέρουμε δεδομένα, τον dtl register. Σχ.8.3: Δομικά διαγράμματα των command register και dtl register. Σχ.8.4: Ο καταχωρητής αποκωδικοποίησης εντολών. 152

155 Στο σχήμα 8.4 φαίνεται η δομή του καταχωρητή αποκωδικοποίησης εντολών. Στον καταχωρητή αυτόν θα αποθηκεύονται τα bits DB5.. DB0 του data bus της παράλληλης θύρας, τα οποία, όπως είδαμε και πριν, έχουμε στην διάθεσή μας για την διευθυνσιοδότηση των καταχωρητών. O command register λαμβάνει στην είσοδό του αυτά τα έξι bits και τα προωθεί στην έξοδό του σε κάθε ανερχόμενη παρυφή του Address Strobe, οπότε ολοκληρώνεται ο αντίστοιχος EPP Address write Cycle της παράλληλης θύρας. Ένα κρίσιμο σημείο είναι ότι ο καταχωρητής αυτός ενεργοποιείται όταν είναι ενεργοποιημένο το σήμα CS και το σήμα WR, ένδειξη ότι πράγματι έχει γίνει η επιλογή της κάρτας και η αποκωδικοποίηση εντολών γίνεται κατά τον EPP Address write Cycle καθώς και όταν τα bits DB7 και DB6 έχουν μηδενική τιμή, υποδεικνύοντας την κατάσταση Command FPGA. Σχ8.5: Ο καταχωρητής DTL_REG. Στο σχήμα 8.5 φαίνεται το κύκλωμα του καταχωρητή DTL_REG. Ο καταχωρητής αυτός εκτός των άλλων ενεργοποιείται μόνο όταν τον αφορά η διεύθυνση που προσπελαύνεται. Κάτι τέτοιο πραγματοποιείται μέσω ενός απλού συγκριτή. Ο συγκριτής αυτός συγκρίνει τα δεδομένα εισόδου του, που προέρχονται από την έξοδο του command register, με μια σταθερή τιμή (NUM=ID). Έτσι, ο καταχωρητής αυτός θα πρέπει να ενεργοποιηθεί όταν ενεργοποιηθεί η έξοδος του συγκριτή, σε συνδυασμό με την ενεργοποίηση του σήματος WR. Επίσης τα δεδομένα εισόδου του καταχωρητή εμφανίζονται στην έξοδό του σε κάθε ανερχόμενη παρυφή του παλμού DS και έτσι σε συνεργασία με την λογική ενεργοποίησής του, ο DTL_REG γράφεται σε κάθε EPP Data Write Cycle. Επίσης σημειώνουμε ότι πρέπει να είναι ενεργοποιημένο και το σήμα Card Select για να ισχύουν τα παραπάνω. 153

156 8.4 ΤΟ ΨΗΦΙΑΚΟ TMHMA ΤΟΥ SUCCESSIVE APPROXIMATION ANALOG TO DIGITAL CONVERTER. Στο 5 ο κεφάλαιο περιγράψαμε την δομή του Successive Approximation Analog to Digital Converter, καθώς και τον τρόπο λειτουργίας του. Όπως είδαμε, το ψηφιακό μέρος του αποτελείται από τον Καταχωρητή Διαδοχικών Προσεγγίσεων (Successive Approximation Register), ενώ όλα τα υπόλοιπα στοιχεία συγκροτούν το αναλογικό του μέρος. Επίσης για να λειτουργήσει σωστά ο μετατροπέας θα πρέπει να στέλνονται από το FPGA και τα κατάλληλα σήματα χρονισμού που ελέγχουν το αναλογικό του μέρος και το οποίο παρουσιάσαμε στο προηγούμενο κεφάλαιο. Έτσι σε αυτήν την ενότητα περιγράφεται ο σχεδιασμός του SAR και της λογικής ελέγχου του μετατροπέα Ο SUCCESSIVE APPROXIMATION REGISTER. Στο κεφάλαιο 5 παρουσιάσαμε σχηματικά τον αλγόριθμο λειτουργίας του καταχωρητή διαδοχικών προσεγγίσεων και για ευκολία τον δείχνουμε και εδώ στο σχήμα 8.6. Σχ.8.6: O αλγόριθμος λειτουργίας του SAR. Το κύκλωμα που υλοποιεί αυτόν τον αλγόριθμο έχει ως εξής. Ο καταχωρητής διαδοχικών προσεγγίσεων αποτελείται από 8 κύτταρα. Το κύτταρο του SAR 154

157 αποτελείται από ένα JK-FF και τρεις πύλες AND. Το κύτταρο έχει έξι εισόδους και τρεις εξόδους. Σχ.8.7: Το κύτταρο του SAR. Η είσοδος CLK ενεργοποιείται στην πίπτουσα παρυφή και τροποποιεί κατάλληλα την έξοδο του FF ανάλογα με τις καταστάσεις των J και K. Η είσοδος SET χρησιμοποιείται για να θέσει το MSBit FF ασύγχρονα στην αρχικοποίηση του SAR. Η είσοδος RESET χρησιμοποιείται για να καθαρίσει τα υπόλοιπα LSBits FFs ασύγχρονα στην αρχικοποίηση του SAR. Έτσι κατά την αρχικοποίηση ο SAR τίθεται στην τιμή 2 Ν 1 όπου Ν ο αριθμός των bit που διαθέτει. Η είσοδος COMP πληροφορεί το κύτταρο για την στάθμη της τάσης εισόδου του A/D σε σχέση με την τάση του D/A Converter. Η είσοδος COMP είναι High όταν η τάση εξόδου του DAC είναι μεγαλύτερη από την τάση εισόδου. Η είσοδος COMP θέτει την είσοδο Κ του FF σε High, υποχρεώνοντάς το να καθαριστεί όταν η είσοδος COMP είναι High και το FF είναι σε κατάσταση High και τα λιγότερο σημαντικά FF είναι σε κατάσταση Low (έξοδος Ρ3, είσοδος Ρ4). Η είσοδος Ρ1 οδηγείται από την έξοδο Ρ3 του προηγούμενου (MS) κύτταρου. Η είσοδος Ρ4 οδηγείται από την έξοδο Ρ2 του επόμενου (LS) κύτταρου. Η έξοδος Ρ3 είναι High όταν το FF του κύτταρου είναι High και όλα τα λιγότερο σημαντικά FF είναι Low. Όταν η έξοδος Ρ3 είναι High, το αμέσως λιγότερο σημαντικό FF θα τεθεί στον επόμενο κύκλο του CLK και το τρέχον FF θα καθαριστεί, εφ' όσον η είσοδος COMP είναι High, δηλαδή η αναλογική έξοδος του DAC είναι μεγαλύτερη από την αναλογική είσοδο του A/D. 155

158 Σχ.8.8: 8 bit Successive Approximation Register. 156

159 Έτσι, το πρώτο (MSB) κύτταρο του SAR πρέπει να έχει την είσοδο Ρ1 στο Low και την είσοδο SET στο Start of Conversion (SOC). Τα υπόλοιπα κύτταρα του SAR έχουν την είσοδο RESET συνδεδεμένη με το σήμα SOC. Η σύνδεση των υπολοίπων σημάτων είναι Cascade. Στο Σχ8.8 φαίνεται η συνδεσμολογία των κυττάρων για να πραγματοποιηθεί ο 8 bit Successive Approximation Register. Σύμφωνα με το σχήμα 8.8 μπορούμε να πούμε ότι το κάθε κύτταρο του Successive Approximation Register ακολουθεί τους παρακάτω κανόνες: 1 ος κανόνας: Κάθε κύτταρο πηγαίνει στην κατάσταση high όταν: Όλα τα επόμενα λιγότερο σημαντικά κύτταρα είναι low και στον ίδιο χρόνο το αμέσως προηγούμενο έχει τεθεί σε high. Μόνο το πρώτο κύτταρο (MS) πηγαίνει στην κατάσταση High με τον παλμό SOC. 2 ος κανόνας: Κάθε κύτταρο (συμπεριλαμβανομένου και του πρώτου) πηγαίνουν στην κατάσταση Low όταν ισχύουν ταυτόχρονα τα παρακάτω: Tο κύτταρο είναι σε κατάσταση High. Το σήμα CMP είναι σε κατάσταση high. Όλα τα επόμενα λιγότερο σημαντικά κύτταρα είναι σε κατάσταση low. 3 ος κανόνας: Όταν έρχεται ο παλμός SOC τότε το πρώτο κύτταρο τίθεται σε High και όλα τα υπόλοιπα τίθενται σε Low. Η υλοποίηση του ψηφιακού κυκλώματος του SAR δεν έγινε με σχηματικό τρόπο αλλά με χρήση κώδικα στην γλώσσα περιγραφής υλικού της Altera. Η υλοποίηση με κώδικα μας επέτρεψε τις εύκολες αλλαγές στο κύκλωμα, όπου χρειάζονταν. Επίσης με απλές αλλαγές στον κώδικα μπορούμε να υλοποιήσουμε έναν SAR με περισσότερα κύτταρα που μπορεί να χρησιμοποιηθεί στην υλοποίηση ενός μετατροπέα με ανάλυση μεγαλύτερη των 8 δυαδικών ψηφίων. Παρακάτω περιγράφουμε την υλοποίηση του 8 bit SAR. ΚΩΔΙΚΑΣ ΣΕ AHDL ΓΙΑ ΤΗΝ ΥΛΟΠΟΙΗΣΗ ΤΟΥ SAR ********************************************************* SUCCESSIVE APPROXIMATION REGISTER ********************************************************* PARAMETERS ( N = 8 ) ; SUBDESIGN SAR4 ( CLK: INPUT; SOC: INPUT; CMP: INPUT; Q[N 1.. 0]: OUTPUT; EOC: OUTPUT; ) VARIABLE Q[N 1.. 0]: JKFF; PB[N.. 0]: NODE; 157

160 PC[N.. 0]: NODE; BEGIN Q[]. CLK=CLK; Q[N 1]. PRN=SOC; Q[N 2.. 0]. CLRN=SOC; PC[N]=GND; PB[0]=VCC; FOR I IN 0 TO N 1 GENERATE Q[I]. J=PC[I+1]; Q[I]. K=CMP & PC[I]; PC[I]=Q[I]. Q & PB[I]; PB[I+1]=!Q[I]. Q & PB[I]; END GENERATE; EOC = PC[0]; END; Στο παρακάτω σχήμα φαίνεται η υλοποίηση των εσωτερικών σημάτων που ενεργούν πάνω στον SAR. Για να αρχίσει η διαδικασία της μετατροπής το εσωτερικό σήμα SET πρέπει να τεθεί σε κατάσταση high, ενώ το σήμα EOC βρίσκεται σε κατάσταση low μέχρι να μας πληροφορήσει για το τέλος της μετατροπής με την ανιούσα παρυφή του. Για να ξαναρχίσει ο κύκλος της μετατροπής περνάει ένας κύκλος ρολογιού κατά την διάρκεια του οποίου παραμένει στην έξοδο του SAR το αποτέλεσμα της προηγούμενης μετατροπής. Έτσι η διαδικασία της μετατροπής επαναλαμβάνεται μέχρι να θέσουμε το σήμα SET σε κατάσταση low. 158

161 Σχ.8.9: Ο έλεγχος του SAR Ο ΕΛΕΓΧΟΣ ΤΟΥ ΣΥΣΤΗΜΑΤΟΣ ΤΟΥ SUCCESSIVE APPROXIMATION A/D CONVERTER. ΤΟ ΤΕΛΙΚΟ ΣΧΕΔΙΟ. Στο σχήμα 8.10 βλέπουμε τον τρόπο με τον οποίο παράγονται όλα τα σήματα ελέγχου του αναλογικού μέρους του Successive Approximation A/D Converter. Όπως είδαμε και σε προηγούμενο κεφάλαιο, για να μπορέσει το σύστημα του μετατροπέα να χρησιμοποιήσει τον διαφορικό συγκριτή τάσης της πλακέτας πρέπει τα σήματα Α2 και Β2 να βρίσκονται σε κατάσταση low. Επίσης το σήμα CONTROLDAC που ελέγχει τον DAC0832 του συστήματος επιλέξαμε να είναι συνεχώς σε κατάσταση low, επιτρέποντας έτσι να περνάει συνεχώς η ψηφιακή έξοδος του SAR στην είσοδο του D/A Converter. Όλα αυτά επιτυγχάνονται αν επιλέξουμε την command με id=1 και μεταφέρουμε στον data register του FPGA την 8 bit τιμή

162 Σχ.8.10: Το τελικό σχέδιο των ψηφιακών κυκλωμάτων του Successive Approximation A/D Converter. 160

163 Δίνοντας αυτή την τιμή στον data register θέτουμε σε λειτουργία τον μετατροπέα. Το σήμα εισόδου SET του καταχωρητή διαδοχικών προσεγγίσεων γίνεται high μέσω του λιγότερου σημαντικού bit της τιμής δεδομένων και αρχίζει την λειτουργία του. Η παραγωγή του ρολογιού του FPGA γίνεται μέσω του κυκλώματος Pierce ταλαντωτή όπως είδαμε και σε προηγούμενο κεφάλαιο. Το ρολόι όμως που χρησιμοποιεί ο μετατροπέας έχει συχνότητα υποπολλαπλάσια της συχνότητας του ταλαντωτή. Αυτό το σήμα ρολογιού το ονομάζουμε στο σχεδιό μας ADCLK και παράγεται μέσω του απαριθμητή mycounter2 και ενός T FlipFlop. Κατά την διεξαγωγή μετρήσεων αποφασίσαμε ο μετατροπέας να λειτουργεί με συχνότητα ρολογιού f f, επιλέγοντας ο mycounter2 να είναι ένας 6 bit απαριθμητής. clk ADCLK = Για να λειτουργήσει σωστά ο μετατροπέας, η προς μετατροπή τάση θα πρέπει να είναι σταθερή για όλη την διάρκεια της μετατροπής. Έτσι η μονάδα Sample and Hold του μετατροπέα θα πρέπει να βρίσκεται σε κατάσταση Hold καθόλη την διάρκεια της μετατροπής. Αυτό επιτυγχάνεται αν το σήμα ελέγχου SAMPLEHOLD παίρνει την τιμή του από το σήμα εξόδου SOC του συστήματος ελέγχου του καταχωρητή διαδοχικών προσεγγίσεων. 161

164 8.5 ΤΟ ΨΗΦΙΑΚΟ ΤΜΗΜΑ ΤΟΥ DUAL SLOPE ANALOG TO DIGITAL CONVERTER. Στο 5 ο κεφάλαιο περιγράψαμε την δομή του Dual Slope Analog to Digital Converter, καθώς και τον τρόπο λειτουργίας του. Όπως είδαμε, το ψηφιακό μέρος του αποτελείται από έναν 8 bit counter, ενώ όλα τα υπόλοιπα στοιχεία συγκροτούν το αναλογικό του μέρος. Επίσης για να λειτουργήσει ο μετατροπέας θα πρέπει να στέλνovται από το FPGA και τα κατάλληλα σήματα χρονισμού που ελέγχουν το αναλογικό του μέρος και το οποίο παρουσιάσαμε στο προηγούμενο κεφάλαιο. Σχ.8.11: Το ψηφιακό μέρος του DualSlope A/D Converter. Το ψηφιακό κύκλωμα που περιέχει τον απαριθμητή του μετατροπέα και την λογική που παράγει το σήμα ελέγχου SI, που επιλέγει ποια τάση θα ολοκληρώνει ο 162

165 ολοκληρωτής, φαίνεται στο σχήμα Το κύκλωμα δέχεται τρεις εισόδους και αυτές είναι: Η είσοδος Comp, η οποία συνδέεται με την έξοδο του διαφορικού συγκριτή τάσης. Η είσοδος EN, που πρέπει να πάρει την λογική τιμή 1 για να λειτουργήσει ο μετατροπέας. Η είσοδος CLK, που αποτελεί το ρολόι με το οποίο συγχρονίζονται όλα τα στοιχεία του κυκλώματος. Η έξοδος του κυκλώματος που αφορά τον έλεγχο του αναλογικού μέρους του μετατροπέα είναι όπως είπαμε η SI. Εκτός από αυτήν την έξοδο, το ψηφιακό κύκλωμα του μετατροπέα έχει και άλλες 6 εξόδους, που είναι οι εξής: Η 8 bit έξοδος του μετατροπέα DAC που περιέχει την ψηφιακή τιμή της μετατροπής. Η έξοδος αυτή, όπως θα δούμε και παρακάτω οδηγείται στην είσοδο του D/Α μετατροπέα της πλακέτας μας. Κάτι τέτοιο ήταν αναγκαίο για να μπορούμε να ελέγξουμε την ορθή λειτουργία του Dual Slop A/D Converter, συγκρίνοντας απλά την τάση εισόδου του με την τάση εξόδου του D/A Converter. Η έξοδος SOC, που μας πληροφορεί με την ανερχόμενη παρυφή του για το τέλος της διαδικασίας της μετατροπής. Η έξοδος TC του απαριθμητή του κυκλώματος. Η έξοδος Cmp, που παίρνει την τιμή της από την είσοδο Comp. Η έξοδος XCLK, που αποτελεί το ρολόι με το οποίο λειτουργεί ο απαριθμητής. Σε αυτό το σημείο πρέπει να τονίσουμε ότι η υλοποίηση του απαριθμητή δεν έγινε σχηματικά αλλά με κώδικα της γλώσσα περιγραφής υλικού AHDL. Ο κώδικας παραλείπεται από την παρουσίασή του κυκλώματος, αφού δεν έχει κάποια ιδιαίτερη αξία. Στο σχήμα 8.12 φαίνεται η εξομοίωση του κυκλώματος. Παρατηρούμε ότι το σήμα SI μεταβαίνει σε λογικό high μόλις ο απαριθμητής τελειώσει την μέτρηση 2 8 παλμών. Έτσι ο ολοκληρωτής θα ολοκληρώνει την αρνητική τάση αναφοράς και η έξοδός του θα κινείται προς θετικές τιμές. Όταν η έξοδος του ολοκληρωτή γίνει ελάχιστα θετική η είσοδος Comp θα γίνει high με αποτέλεσμα να σταματήσει η μέτρηση και η τιμή που μέτρησε ο απαριθμητής να μανδαλωθεί στην έξοδο DAC μέχρι να τελειώσει η επόμενη μετατροπή που θα αλλάξει την τιμή του. Με την παραπάνω διαδικασία ο Dual Slope μετατροπέας θα μετατρέπει συνεχώς την τάση εισόδου μέχρι να γίνει το σήμα EN ίσο με λογικό

166 Σχ.8.12: Το δομικό διάγραμμα του ψηφιακού κυκλώματος του Dual Slope A/D Converter και η εξομοίωσή του. Στην επόμενη σελίδα παρουσιάζουμε το τελικό σχέδιο των ψηφιακών κυκλωμάτων του μετατροπέα. Τα σήματα Α2 και Β2 θα πρέπει να είναι σε λογική κατάσταση high, έτσι ώστε ο μετατροπέας να μπορεί να χρησιμοποιήσει τον συγκριτή τάσης της πλακέτας μας. Επίσης τα σήματα SOC, XCLK, CLK, CMP, TC στέλνονται στον debug header για να μπορέσουμε να τα παρακολουθήσουμε κατά την διάρκεια της διεξαγωγής των μετρήσεων. Επίσης, το σήμα CONTROLDAC αποφασίσαμε να είναι συνεχώς σε κατάσταση low έτσι ώστε ο μετατροπέας DAC0832 να μετατρέπει συνεχώς τα δεδομένα εισόδου του σε τάση. Τέλος, το ρολόι του μετατροπέα θα είναι ίδιο με το κύριο ρολόι του FPGA που παράγεται από το κύκλωμα του Pierce ταλαντωτή. Όπως μπορούμε να καταλάβουμε από το τελικό σχέδιο, για να λειτουργήσει ορθά ο μετατροπέας θα πρέπει να επιλέξουμε την Command με id=1 και να μεταφέρουμε τιμή δεδομένων ίση με

167 Σχ.8.13: Το τελικό σχέδιο του Dual Slope A/D Converter 165

168 8.6 ΤΟ ΨΗΦΙΑΚΟ ΤΜΗΜΑ ΤΟΥ ΑΛΓΟΡΙΘΜΙΚΟΥ A/D CONVERTER. Το ψηφιακό μέρος του αλγοριθμικού μετατροπέα αποτελείται από το κύκλωμα ενός απλού καταχωρητή ολίσθησης και από τα ψηφιακά κυκλώματα που παράγουν τα σήματα ελέγχου του αναλογικού τμήματός του. Στο κεφάλαιο 7 είδαμε ότι η διαδικασία της μετατροπής χωρίζεται σε 9 κύκλους και κάθε κύκλος σε 7 καταστάσεις. Στον παρακάτω πίνακα βλέπουμε τις τιμές που πρέπει να έχουν τα σήματα ελέγχου του αναλογικού τμήματος κατά την διάρκεια κάθε κατάστασης και κύκλου. 1 ος κύκλος Υπόλοιποι κύκλοι Κ Α Τ Α Σ Τ Α Σ A1 B1 A3 B3 C3 A4 B4 C4 A1 B1 A3 B3 C3 A4 B4 C4 Η 1 η 2 η 3 η 4 η 5 η 6 η 7 η Πίνακας 8 2: Τα σήματα χρονισμού του ΑλγοριθμικούA/D μετατροπέα. Η παραγωγή των σημάτων του πίνακα 8 2 στηρίζεται στο κύκλωμα που δείχνεται στο παρακάτω σχήμα Το κύκλωμα αυτό αποτελείται από δύο απαριθμητές, τον mycountersel και τον mycounter21. Ο mycountersel απαριθμεί τους κύκλους μετατροπής και ο mycounter21 τις καταστάσεις κάθε κύκλου. Η υλοποίηση των δύο απαριθμητών έγινε με κώδικα στην γλώσσα περιγραφής υλικού AHDL. Ο mycounter21 απαριθμεί από το 0 μέχρι το 6. Όταν ο απαριθμητής μετρήσει την τιμή 1 ενεργοποιεί τον παλμό PH1 που παραμένει ενεργός μέχρι ο απαριθμητής να μετρήσει την τιμή 2. Με τον ίδιο τρόπο παράγονται και οι υπόλοιποι παλμοί PH2, PH3, PH4, PH5 και PH6. Εκτός από αυτούς τους παλμούς παράγεται και ο παλμός TT που ενεργοποιείται μόλις ο απαριθμητής μετρήσει την τιμή 0. Αυτός ο παλμός χρησιμεύει ως 166

169 ρολόι για τον mycountersel, αφού ενεργοποιείται ανά 7 κύκλους ρολογιού, άρα στην αρχή κάθε κύκλου μετατροπής και το αντίστροφο του παλμού αποτελεί το σήμα Α1, που στο σχήμα 8.14 ονομάζουμε SAMPLE. Ο απαριθμητής mycountersel απαριθμεί τους κύκλους μετατροπής και ενεργοποιεί τους παλμούς TC1 και TC2 όταν μετρήσει την τιμή 0 και 8 αντίστοιχα. Έτσι παράγεται το σήμα Α4 από το αντίστροφο του TC1, που στο σχέδιο ονομάζεται SLIN. Σχ.8.14: Το κύκλωμα παραγωγής των σημάτων ελέγχου. Σχ.8.15: Η εξομοίωση του κυκλώματος του σχήματος Η παραγωγή των υπόλοιπων σημάτων ελέγχου γίνεται συνδυάζοντας τα σήματα PH1, PH2, PH3, PH4, PH5, PH6 και TT όπως φαίνεται στο παρακάτω σχήμα

170 Σχ.8.16: Η παραγωγή των σημάτων ελέγχου του μετατροπέα. 168

171 Σχ.8.17: Ο right shift register του Αλγοριθμικού μετατροπέα. Ο καταχωρητής δεξιάς ολίσθησης υλοποιήθηκε σχηματικά και φαίνεται στο σχήμα Το ψηφιακό ισοδύναμο της τάσης εισόδου του Αλγοριθμικού μετατροπέα θα βρίσκεται αποθηκευμένο στον καταχωρητή δεξιάς ολίσθησης (myregister) από την αρχή της τέταρτης κατάστασης του ένατου κύκλου μετατροπής μέχρι και το τέλος της τρίτης κατάστασης του πρώτου κύκλου της επόμενης μετατροπής. Το περιεχόμενο του καταχωρητή όμως αναπαρίσταται σύμφωνα με τον binary offset code. Σχ.8.18: Η μεταφορά της έξοδου του μετατροπέα κατά απόλυτη τιμή στον DAC0832 μέσω της εξόδου CORRECT. Μετά από την παραγωγή όλων των σημάτων χρονισμού και την υλοποίηση του καταχωρητή δεξιάς ολίσθησης, μας απασχόλησε το θέμα του ελέγχου της λειτουργίας του μετατροπέα. Δηλαδή, μας απασχόλησε ο τρόπος με τον οποίο θα μπορούσαμε να δούμε αν ο μετατροπέας μετατρέπει ικανοποιητικά σωστά μια γνωστή προσημασμένη τιμή τάσης εισόδου. Ο πιο εύκολος τρόπος, για να ελέγξουμε αν η έξοδος του A/D μετατροπέα είναι ικανοποιητικά σωστή, είναι να μεταφέρουμε την ψηφιακή του έξοδο στην είσοδο του D/A μετατροπέα της πλακέτας μας και να παρακολουθήσουμε την τάση εξόδου του στον παλμογράφο του εργαστηρίου. Όμως ο DAC0832 μετατρέπει σωστά μόνο 8 bit ψηφιακές εισόδους που αναπαρίστανται σύμφωνα με τον binary code. Για αυτόν τον λόγο στο κύκλωμα του σχήματος μεταφέρουμε την ψηφιακή 169

172 έξοδο του D/A μετατροπέα στην είσοδο του κωδικοποιητή CORRECTOFFSET. Αυτός ο κωδικοποιητής μετατρέπει την 9 bit binary offset code είσoδό του σε 8 bit binary code έξοδο. Η υλοποίηση του κωδικοποιητή έγινε με κώδικα στην γλώσσα περιγραφής υλικού VHDL και ακολουθεί παρακάτω. Κώδικας του Correctoffset σε VHDL Library ieee; use ieee. std_logic_1164. all; entity correctoffset is port (rst1, clk1: in std_logic; wordoff: in std_logic_vector (8 downto 0) ; wordout: out std_logic_vector (7 downto 0) ) ; end correctoffset; architecture testis of correctoffset is begin process (rst1, clk1, wordoff) variable MSB, carry: std_logic; variable sum, cmin, b: std_logic_vector (8 downto 0) ; begin if (rst1 = '0') then wordout<=" "; elsif (clk1 = '1' and clk1'event) then sum: =wordoff; MSB: = wordoff (8) ; if (MSB = '1') then sum (8) : ='0'; else sum (8) : ='1'; for i in 0 to 8 loop cmin (i) : =not sum (i) ; end loop; b: =" "; carry: = '0'; for i in 0 to 8 loop sum (i) : = b (i) xor cmin (i) xor carry; carry: = (b (i) and (cmin (i) or carry) ) or (carry and 170

173 cmin (i) ) ; end loop; end if; if (sum (8) ='1') then wordout<=" "; else for i in 0 to 7 loop wordout (i) <=sum (i) ; end loop; end if; end if; end process; end testis; Η έξοδος του κωδικοποιητή είναι ουσιαστικά η απόλυτη τιμή της εισόδου του και αυτή οδηγείται στην είσοδο του DAC0832. Έτσι στην έξοδο του DAC θα παίρνουμε μια τάση σχεδόν ίση με την τάση εισόδου του Αλγοριθμικού A/D Converter κατά απόλυτη τιμή. Στο κεφάλαιο 7 παρουσιάσαμε το κύκλωμα που περιέχει τον DAC0832 και δύο τελεστικούς ενισχυτές που χρειάζεται για την λειτουργία του. Το κύκλωμα αυτό επαναλαμβάνεται για ευκολία στο σχήμα

174 Σχ.8.19: Αναλογικά μέρη του S.A/Traking ADC και του Dual Slope ΑDC. Όπως βλέπουμε, στο ολοκληρωμένο 4053 U4 γίνεται η επιλογή ανάμεσα στην αρνητική και την θετική τάση εξόδου του DAC0832. Καταλήξαμε λοιπόν ότι αρκεί να παρακολουθήσουμε την τάση από το σημείο SelVdac του hardware παράγοντας στο FPGA το σήμα ελέγχου SLDAC. Επανερχόμενοι λοιπόν στο σχήμα 8.18 βλέπουμε ότι το σήμα SLDAC θα παίρνει την τιμή του από το MSbit της 9 bit ψηφιακής εξόδου του Αλγοριθμικού μετατροπέα. Σε αυτό το σημείο γίνεται κατανοητή η επιλογή μας να σχεδιάσουμε τον Αλγοριθμικό μεταροπέα να είναι ένας 9 bit A/D Converter. Όπως είχαμε δει στο κεφάλαιο 7, ο DAC0832 επιλέχθηκε να έχει ουσιαστικά τάση αναφοράς ίση με Vref = 2, 5V και επομένως σφάλμα κβαντοποίησης ίσο με 2,5V Vlsb = 0, 0097V. 8 2 Ο Αλγοριθμικός μετατροπέας σχεδιάστηκε και υλοποιήθηκε έτσι ώστε να έχει σφάλμα κβαντοποίησης ίσο με V Vlsb = 5 0, 0097V 9 2 δηλαδή ίδιο με το σφάλμα κβαντοποίησης του D/A Converter του συστήματος. Κλείνοντας την ενότητα του ψηφιακού μέρους του Algorithmic Analog to Digital Converter παρουσιάζουμε το τελικό σχέδιό του στο παρακάτω σχήμα. 172

175 Σχ.8.20: Το τελικό σχέδιο του ψηφιακού μέρους του Algorithmic ADC. 173

176 8.7 ΤΟ ΨΗΦΙΑΚΟ ΜΕΡΟΣ ΤΩΝ TRACKING A/D CONVERTERS Στο 5 ο κεφάλαιο περιγράψαμε την δομή του απλού και του βελτιωμένου Tracking Analog to Digital Converter, καθώς και τον τρόπο λειτουργίας τους. Όπως είδαμε, το ψηφιακό μέρος τους αποτελείται από την λογική, που αυξάνει ή μειώνει την ψηφιακή έξοδό τους, ενώ όλα τα υπόλοιπα στοιχεία συγκροτούν το αναλογικό τους μέρος. Επίσης για να λειτουργήσει σωστά ο Tracking μετατροπέας θα πρέπει να στέλνονται από το FPGA και τα κατάλληλα σήματα χρονισμού που ελέγχουν το αναλογικό του μέρος και το οποίο παρουσιάσαμε στο προηγούμενο κεφάλαιο. Έτσι σε αυτήν την ενότητα θα ασχοληθούμε με τον τρόπο που υλοποιήθηκε το ψηφιακό μέρος των μετατροπέων αυτής της κατηγορίας. Στην περίπτωση του απλού Tracking Analog to Digital Converter, η ψηφιακή λογική, που αυξάνει ή μειώνει την έξοδο του μετατροπέα ανάλογα με την τιμή που παίρνει η έξοδος του συγκριτή τάσης σε κάθε κύκλο μετατροπής είναι ένας απλός up/down counter, ενώ στην περίπτωση του βελτιωμένου Tracking μετατροπέα, η λογική αυτή είναι πιο πολύπλοκη στην λειτουργία της, όπως είδαμε και στο 5 ο κεφάλαιο. Χρησιμοποιώντας την γλώσσα περιγραφής υλικού VHDL, υλοποιήσαμε ένα ψηφιακό κύκλωμα στο FPGA το οποίο έχει τις εξής εισόδους: ain: Η είσοδος ain παίρνει την τιμή της από την έξοδο του συγκριτή τάσης. rst1: Αυτή η είσοδος χρησιμοποιείται αν θέλουμε να μηδενίσουμε ασύγχρονα την 8 bit έξοδο του κυκλώματος. clk1: Είναι το ρολόι με το οποίο λειτουργεί το κύκλωμα. selection: Αυτή η είσοδος αποτελείται από 2 bits. Όταν παίρνει την τιμή 1, το κυκλωμά μας λειτουργεί ως απλός 8 bit up/down counter, ενώ όταν της δίνουμε την τιμή 2, θέτουμε σε λειτουργία τον βελτιωμένο Tracking A/D Converter. Η έξοδος wordout του κυκλώματος είναι ουσιαστικά και η έξοδος του μετατροπέα. Παρακάτω παρουσιάζουμε το πρόγραμμα που γράψαμε σε γλώσσα VHDL. Η υλοποίηση του κυκλώματος αυξομείωσης της εξόδου του μετατροπέα. TRACKING A/D CONVERTERS Library ieee; use ieee. std_logic_1164. all; entity trackingsel is port (ain, rst1, clk1: in std_logic; selection: in std_logic_vector (1 downto 0) ; tempvalue1t, tempvalue2t: inout std_logic_vector (8 downto 0) ; aout: inout std_logic; wordout: out std_logic_vector (7 downto 0) ) ; end trackingsel; architecture testis of trackingsel is 174

177 signal counter: std_logic_vector (8 downto 0) ; begin latch P1: process (rst1, clk1, ain) variable temp: std_logic; begin if rst1='0' then temp: = '0'; else if clk1='1' and clk1'event then temp: =ain; end if; end if; aout<=temp; end process; main P2: process (selection, clk1, ain, aout, rst1, tempvalue1t, tempvalue2t, counter) variable C: std_logic_vector (1 downto 0) ; variable signflag, C1, C2, carry, overfour, downfour: std_logic; variable sum, step, tempstep1t, tempstep2t, b, sb, count: std_logic_vector (8 downto 0) ; begin b: =" "; sb: =" "; control bits C1: = aout; C2: = ain; C: = C2 & C1; reset/set control if rst1 ='0' then tempvalue1t <= " "; tempvalue2t <= " "; counter <= " "; elsif (clk1 = '1' and clk1'event) then tempstep1t: =tempvalue1t; tempstep2t: = tempvalue2t; overfour: = tempstep1t (2) or tempstep1t (3) or tempstep1t (4) or tempstep1t (5) or tempstep1t (6) or tempstep1t (7) ; downfour: = not tempstep1t (1) ; downfour: =downfour and (not tempstep1t (0) ) ; downfour: =downfour and tempstep1t (8) ; selection if (selection="01") then select a simple tracking if (C2='1') then step: =" "; else step: =" "; 175

178 end if; elsif (selection="10") then select the fastest tracking step s definition if (C = "10") then if (tempstep1t = " ") then step: = " "; else step: = " "; end if; elsif (C = "11") then if ( (tempstep2t = " ") or ( (tempstep2t = " ") and (tempstep1t = " ") ) ) then step: =" "; else if (tempstep1t = " ") then if (tempstep2t = " ") then step: = " "; else if (overfour = '0') then carry: = '0'; for i in 0 to 8 loop sum (i) : = b (i) xor step (i) xor carry; carry: = (b (i) and (step (i) or carry) ) or (carry and step (i) ) ; end loop; step: = sum; step: = sum; else step: = " "; end if; end if; else if (overfour = '0') then carry: = '0'; for i in 0 to 8 loop sum (i) : = b (i) xor step (i) xor carry; carry: = (b (i) and (step (i) or carry) ) or (carry and step (i) ) ; end loop; step: = sum; else step: = " "; end if; end if; end if; 176

179 elsif (C = "01") then if (tempstep1t = " ") then step: = " "; else step: = " "; end if; elsif (C = "00") then if ( (tempstep2t = " ") or ( (tempstep2t = " ") and (tempstep1t = " ") ) ) then step: =" "; else if (tempstep1t = " ") then if (tempstep2t = " ") then step: = " "; else if (downfour = '0') then carry: = '0'; for i in 0 to 8 loop sum (i) : = sb (i) xor step (i) xor carry; carry: = (sb (i) and (step (i) or carry) ) or (carry and step (i) ) ; end loop; step: = sum; else step: = " "; end if; end if; else if (downfour = '0') then carry: = '0'; for i in 0 to 8 loop sum (i) : = sb (i) xor step (i) xor carry; carry: = (sb (i) and (step (i) or carry) ) or (carry and step (i) ) ; end loop; step: = sum; else step: = " "; end if; end if; end if; end if; end of step s definition end if; end of selection NewBout = Bout + step signflag: =step (8) ; count: = counter; carry: = '0'; 177

180 for i in 0 to 8 loop sum (i) : = count (i) xor step (i) xor carry; carry: = (count (i) and (step (i) or carry) ) or (carry and step (i) ) ; end loop; control of overflow if sum (8) = '1' then if signflag = '0' then counter <= " "; step: =" "; else counter <= " "; step: =" "; end if; else for i in 0 to 8 loop counter (i) <=sum (i) ; end loop; end if; end of control tempstep2t: = tempstep1t; tempstep1t: = step; tempvalue1t <= tempstep1t; tempvalue2t <= tempstep2t; end if; end of reset/set control Bout=wordout for i in 0 to 7 loop wordout (i) <=counter (i) ; end loop; end process; end testis; Σχ.8.21: Το δομικό διάγραμμα του κυκλώματος αυξομείωσης της εξόδου του Tracking A/D Converter. Για να γίνει πιο κατανοητή η λειτουργία του κυκλώματος, προτείνουμε στον αναγνώστη να ανατρέξει στο κεφάλαιο 5 και στο σχήμα Έχοντας υπ όψην αυτό το 178

181 σχήμα μπορούμε να κάνουμε τα παρακάτω σχόλια, όσον αφορά την παραπάνω υλοποίηση. Με την process P1 υλοποιείται ένα latch το οποίο κρατά αποθηκευμένη την τιμή σύγκρισης του προηγούμενου κύκλου. Άρα η έξοδος aout του latch αντιστοιχεί στο σήμα cmp1t του σχήματος Τα σήματα tempvalue1t και tempvalue2t αντιστοιχούν στο βήμα αυξομείωσης που προστέθηκε στην έξοδο έναν κύκλο ρολογιού και δύο κύκλους πριν αντίστοιχα. Επομένως αντιστοιχούν στα σήματα step1t και step2t του σχήματος 5.10 αντίστοιχα. Με το τέλος κάθε κύκλου ρολογιού η έξοδος wordout θα είναι και η έξοδος του μετατροπέα μας. Αυτή δεν μπορεί να πάρει αρνητικές τιμές και τιμές πάνω από 255Dec και γι αυτόν το λόγο υπάρχει στον κώδικά μας έλεγχος για υπερχείλιση σε περίπτωση που το αποτέλεσμα της αυξομείωσης της wordout είναι μια αρνητική τιμή (2 s complement) ή μια τιμή μεγαλύτερη του 255. Τέλος, πρέπει να σημειώσουμε, ότι η έξοδος καθορίζεται μετά από την ανερχόμενη παρυφή του ρολογιού. Έχοντας αναλύσει την «καρδιά» του ψηφιακού μέρους του μετατροπέα, συνεχίζουμε με την παρουσίαση της υλοποίησης των απαραίτητων σημάτων ελέγχου του hardware. Όπως είδαμε και στο προηγούμενο κεφάλαιο αυτά τα σήματα είναι το CONTROLDAC και το SAMPLEHOLD. Προς το παρόν θα ασχοληθούμε με τον τρόπο που παράγεται το SAMPLEHOLD αφού το CONTROLDAC επιλέξαμε να είναι συνεχώς ενεργοποιημένο κατά την διάρκεια της λειτουργίας του μετατροπέα. Ένα βασικό πρόβλημα που έπρεπε να αντιμετωπισθεί ήταν ο χρόνος που πρέπει να δίνεται στον διαφορικό συγκριτή τάσης του μετατροπέα μέχρι να σταθεροποιηθεί η έξοδός του. Έτσι ο μετατροπέας θα λειτουργεί με ένα ειδικό ρολόι που θα παράγεται σύμφωνα με το σχήμα Επίσης, βάση αυτού του κυκλώματος παράγεται και το σήμα SAMPLEHOLD, που εδώ ονομάζουμε SH. Σχ.8.22: Το δομικό διάγραμμα του κυκλώματος παραγωγής των χρονισμών. 179

182 Σχ.8.23: Το κύκλωμα παραγωγής του ρολογιού του μετατροπέα και του σήματος SH (SAMPLEHOLD). Το παραπάνω κύκλωμα συνδυάζεται με το κύκλωμα που ονομάσαμε TrackingSel όπως φαίνεται στο σχήμα Σχ.8.24: Το ψηφιακό κύκλωμα των Tracking μετατροπέων. 180

183 Σχ.8.25: Το δομικό διάγραμμα του ψηφιακού μέρους των Tracking A/D Converters. Στο παρακάτω σχήμα παρουσιάζουμε μια εξομοίωση του παραπάνω κυκλώματος που θα μας βοηθήσει στην ανάλυσή μας. Σχ.8.26: Η διαδικασία της μετατροπής. Ο κύκλος μετατροπής. Ο κύκλος της μετατροπής ξεκινάει μία ημιπερίοδο του ρολογιού CLK πριν το χρονικό σημείο Α. Από το χρονικό σημείο Α έως το Β η τάση εισόδου αποθηκεύεται (ως φορτίο) στον πυκνωτή της μονάδας Sample And Hold. Στο σημείο Β έχουμε κατάσταση Hold και από εκείνο το σημείο έως το σημείο C ο συγκριτής πρέπει να προλάβει να δώσει στην έξοδό του την σωστή τιμή σύγκρισης. Η τιμή σύγκρισης CompValue μανδαλώνεται στην έξοδο CompValueFF με την κατερχόμενη παρυφή του CLOCK, δηλαδή στο σημείο C. Από το σημείο Α έως και πριν από το σημείο D το κύκλωμα trackingsel δεν αλλάζει την εξοδό του αφού περιμένει την ανερχόμενη παρυφή του ρολογιού CLOCK. Η ανερχόμενη παρυφή του CLOCK συμβαίνει στο χρονικό σημείο D και καθορίζεται η νέα έξοδος του μετατροπέα. Έτσι διαπιστώνουμε ότι η διαδικασία της μετατροπής γίνεται με μεγάλη ασφάλεια λόγω των χρονικών περιθωρίων που αφήσαμε. Αυτά τα χρονικά περιθώρια μπορούμε να τα αυξήσουμε όσο θέλουμε μειώνοντας απλά την συχνότητα του βασικού ρολογιού. Στο παρακάτω σχήμα φαίνεται η εξομοίωση που κάναμε στον timing editor του maxplus2 για να δούμε τον τρόπο που ο βελτιωμένος Tracking A/D Converter μετατρέπει τάση εισόδου ίση με 1V (δηλαδή Bout=256/5=51. 2=> 51<Bout<52). 181

184 Σχ.8.27: Εξομοίωση λειτουργίας του βελτιωμένου Tracking A/D Converter. Ολοκληρώνοντας αυτήν την ενότητα παρουσιάζουμε το τελικό σχέδιο του ψηφιακού μέρους των Tracking A/D Converters (Σχ.8.28). Η παραγωγή του ρολογιού γίνεται όπως και στα προηγούμενα τελικά σχέδια, ενώ επιλέγοντας την command με κωδικό 1 και μεταφέροντας στον data register δεδομένα τιμής 1 ή 2 θέτουμε σε λειτουργία τον απλό ή τον βελτιωμένο Tracking A/D Converter αντίστοιχα. Αν δώσουμε κατά λάθος μία άλλη τιμή στον καταχωρητή δεδομένων, τότε ο μετατροπέας σταματάει την λειτουργία του και περιμένει την κατάλληλη τιμή δεδομένων για να ξεκινήσει να μετατρέπει. Σχ.8.28: Το τελικό σχέδιο του ψηφιακού μέρους των Tracking A/D Converters. 182

185 ΚΕΦΑΛΑΙΟ 9 ΜΕΤΡΗΣΕΙΣ ΚΑΙ ΑΠΟΤΕΛΕΣΜΑΤΑ 9.1 ΕΙΣΑΓΩΓΗ Ο DUAL-SLOP ANALOG TO DIGITAL CONVERTER Ο ΔΙΟΡΘΩΜΕΝΟΣ DUAL-SLOPE A/D CONVERTER Η ΑΠΟΡΡΙΨΗ ΤΟΥ ΘΟΡΥΒΟΥ Ο SUCCESSIVE APPROXIMATION A/D CONVERTER Ο ALGORITHMIC A/D CONVERTER Ο ΑΠΛΟΣ ΚΑΙ Ο ΒΕΛΤΙΩΜΕΝΟΣ TRACKING A/D CONVERTER ΠΑΡΑΡΤΗΜΑ

186 184

187 9.1 ΕΙΣΑΓΩΓΗ. Σε αυτό το κεφάλαιο παρουσιάζουμε μια σειρά από κυματομορφές, όπως τις λάβαμε με την βοήθεια του παλμογράφου του εργαστηρίου. Σε αυτό το κεφάλαιο, ο κύριος σκοπός μας είναι να δείξουμε κατά πόσο οι μετατροπείς που υλοποιήσαμε λειτουργούν σωστά. Ο πιο εύκολος τρόπος για να ελέγξουμε την συμπεριφορά ενός A/D Converter είναι να οδηγήσουμε την ψηφιακή του έξοδο στην είσοδο ενός D/A Converter και να μετρήσουμε την τάση εξόδου του τελευταίου. Ιδανικά λοιπόν, στην έξοδο του DAC παίρνουμε την είσοδο του A/D Converter μαζί με το σφάλμα κβαντισμού από στάθμη σε στάθμη. Σχ.9.1: Το σχηματικό διάγραμμα της συνδεσμολογίας που χρησιμοποιήσαμε για να ελέγξουμε τους A/D Converters της πλακέτας. Για να ελέγξουμε την σωστή λειτουργία του DAC προγραμματίσαμε το FPGA με τέτοιο τρόπο ώστε να στέλνει στην είσοδο του DAC την έξοδο ενός 8 bit απαριθμητή σε κάθε κύκλο ρολογιού. Τα αποτελέσματα αυτής της διαδικασίας παρουσιάζονται στα σχήματα 9.2 και 9.3. Σχ.9.2: Η δυναμική περιοχή του D/A Converter. Για ψηφιακή είσοδο ίση με 255Dig η έξοδος του DAC ισούται περίπου με 2. 49V. 185

188 Σχ.9.3: Το σφάλμα κβαντισμού του D/A Converter από στάθμη σε στάθμη. VQ = ΔY(1) = 10 mv. Όπως βλέπουμε το σύστημα του DAC λειτουργεί όπως το σχεδιάσαμε, έτσι ώστε στην έξοδό του να παίρνουμε τιμές τάσης από 0 έως V, ενώ στο σχήμα 9.3 βλέπουμε και την τιμή που παίρνει το σφάλμα κβαντισμού, η οποία συμφωνεί με την 2.5V προβλεπόμενη και ισούται με V Q = 10mV. 256 Έτσι λοιπόν ελέγξαμε κάθε μετατροπέα A/D ξεχωριστά για την λειτουργία του και λάβαμε τις διάφορες κυματομορφές, που μας παρέχουν μια πλήρη εικόνα για τον κάθε A/D Converter. Εκτός από την έξοδο του DAC παρακολουθήσαμε και άλλα σημεία του κυκλώματος των οποίων η τάση παρουσιάζει ενδιαφέρον. Όλες αυτές οι κυματομορφές παρουσιάζονται στις παρακάτω ενότητες. 186

189 9.2 Ο DUAL SLOP ANALOG TO DIGITAL CONVERTER. Η λειτουργία του Dual Slope φαίνεται στα σχήματα 9.4 και 9.5 όπως τα πήραμε από την οθόνη του παλμογράφου του εργαστηρίου. Στο κανάλι 1 συνδέεται η τάση εισόδου η οποία είναι ημιτονοειδή και ισούται με Vin= cos (50πt). Στο κανάλι 2 συνδέεται η τάση εξόδου του D/A Converter. Σχ.9.4: Η λειτουργία του Dual Slope A/D Converter με ημιτονοειδή τάση εισόδου πλάτους 2.5V peak to peak και συχνότητας εισόδου 25hz. Σχ.9.5: Η λειτουργία του Dual Slope A/D Converter με ημιτονοειδή τάση εισόδου πλάτους 2.5V peak to peak και συχνότητας εισόδου 25hz. Για να δούμε με λεπτομέρεια την διαδικασία της μετατροπής, εφαρμόσαμε μία dc τάση στην είσοδο του Dual Slope μετατροπέα και παρακολουθήσαμε την τάση από την έξοδο του ολοκληρωτή από το κανάλι 2 του παλμογράφου. Ταυτόχρονα 187

190 παρακολουθήσαμε και τα σήματα XCLK, CMP, TC, SI και SOC από τον header της πλακέτας. Έτσι στο σχήμα 9.6 βλέπουμε την έξοδο του ολοκληρωτή για τάση εισόδου ίση με 1V. Σχ.9.6: Η διαδικασία της μετατροπής στον Dual Slope A/D Converter. Vin=1V. Επαναλάβαμε την παραπάνω διαδικασία και για τάση εισόδου ίση με 2V. Με τον κατάλληλο προγραμματισμό του FPGA στείλαμε την έξοδο του απαριθμητή του Dual Slope στην είσοδο του DAC και έτσι μπορέσαμε να παρακολουθήσουμε από το κανάλι 2 του παλμογράφου πότε ο counter αρχίζει την διαδικασία της απαρίθμησης και πότε σταματάει. Όπως παρατηρούμε στο σχήμα 9.7, ο απαριθμητής ξεκινάει την απαρίθμηση με την κατερχόμενη παρυφή του σήματος CMP, ολοκληρώνει την μέτρηση 2 8 παλμών όταν το σήμα SI γίνει high και ολοκληρώνει την μέτρηση K παλμών με την κατερχόμενη παρυφή του SI. Η τιμή Κ είναι η ψηφιακή έξοδος του Dual Slope A/D Converter και αυτή αντιστοιχεί σε τάση 1V όπως παρατηρούμε στο σχήμα

191 Σχ.9.7: Η διαδικασία της μετατροπής στον Dual Slope A/D Converter. Vin=2V Ο ΔΙΟΡΘΩΜΕΝΟΣ DUAL SLOPE A/D CONVERTER. Στο σχήμα 9.5 είδαμε ότι η έξοδος του DAC δεν ακολουθεί την τάση εισόδου και αυτό οφείλεται σε κάποια λάθη που έγιναν κατά τον σχεδιασμό. Ένα από αυτά τα λάθη που εντοπίσαμε είναι η ασυμφωνία μεταξύ του Dual Slope A/D και του DAC, αφού ο ένας λειτουργεί με τάση αναφοράς 5V και ο άλλος με τάση αναφοράς 2.5V. Επειδή ήταν πολύ δύσκολο να αλλάξουμε την τάση αναφοράς κάποιου εκ των δύο μετατροπέων αυξήσαμε την ανάλυση του Dual Slope στα 9 bit κάνοντας τις παρακάτω αλλαγές: Αλλάξαμε τον αριθμό των bit του απαριθμητή του Dual Slope από 8 σε 9. Αντικαταστήσαμε τον πυκνωτή του ολοκληρωτή (C2) με άλλον διπλάσιας χωρητικότητας (C 2) έτσι ώστε να διπλασιαστεί η σταθερά χρόνου του ολοκληρωτή όπως ορίζουν οι παρακάτω εξισώσεις: R9 C 2 = C 2 V ΔV = 2 C 2. ref max 9 2 F ref V = 2 ΔV ref max 8 2 F ref = 2 R9 C 2 V Το σφάλμα κβαντοποίησης του Dual Slope ισούται πλέον με Vlsb = 5 0, 0097V 9 2, ίσο δηλαδή με το σφάλμα κβαντοποίησης του DAC. Έτσι στέλνοντας τα 8 LSbits της εξόδου του Dual Slope στην 8 bit είσοδο του DAC μπορούμε να ελέγξουμε αν ο A/D Converter μετατρέπει επιτυχώς τάσεις από 0V έως 2.5V. Στα παρακάτω σχήματα φαίνονται τα αποτελέσματα που πήραμε από τον παλμογράφο για ημιτονοειδή, τριγωνική και παλμική τάση εισόδου. Από το κανάλι 1 παίρνουμε την τάση εξόδου του DAC και από το κανάλι 2 την τάση εισόδου του Dual Slope A/D Converter. Σχ.9.8: Η λειτουργία του Dual Slope A/D Converter με ημιτονοειδή τάση εισόδου πλάτους 1V peak to peak και συχνότητας εισόδου 160hz. 189

192 Σχ.9.9: Η λειτουργία του Dual Slope A/D Converter με τριγωνική τάση εισόδου πλάτους 1V peak to peak και συχνότητας εισόδου 160hz. Σχ.9.10: Η λειτουργία του Dual Slope A/D Converter με παλμική τάση εισόδου πλάτους 1V peak to peak και συχνότητας εισόδου 160hz. Από τα παραπάνω αποτελέσματα βλέπουμε ότι η έξοδος του DAC παρακολουθεί την τάση εισόδου του Dual Slope υπερτιθέμενη σε μία dc τάση η οποία οφείλεται μάλλον σε κατασκευαστικό λάθος της πλακέτας και το οποίο δεν ανιχνεύτηκε κατά την διάρκεια αυτής της διπλωματικής εργασίας. Πέρα από αυτό το σφάλμα στην λειτουργία του μετατροπέα, ο Dual Slope φαίνεται να μετατρέπει την τάση εισόδου του και να λειτουργεί κατά τα προβλεπόμενα όπως φαίνεται και στο παρακάτω σχήμα. 190

193 Σχ.9.11: Η διαδικασία της μετατροπής στον διορθωμένο Dual Slope A/D Converter. Vin=1V.Η έξοδος του ολοκληρωτή αντιστοιχεί στο κανάλι 1 του παλμογράφου Η ΑΠΟΡΡΙΨΗ ΤΟΥ ΘΟΡΥΒΟΥ. Ο Dual Slope A/D Converter έχει το πλεονέκτημα να ολοκληρώνει τον θόρυβο που υπερτίθεται στο χρήσιμο σήμα εισόδου και να τον απορρίπτει. Ειδικά οι συχνότητες που είναι πολλαπλάσιες της συχνότητας ολοκλήρωσης της τάσης εισόδου απορρίπτονται ολικά αφού το ολοκλήρωμα του ημίτονου σε μία περίοδο είναι 0. Για να απεικονίσουμε αυτή την ιδιότητα του μετατροπέα εφαρμόσαμε στην είσοδό του τάση ίση με: Vin t) = [1 + sin(2πf t)] V, ( int όπου f int είναι η συχνότητα ολοκλήρωσης της τάσης εισόδου και ισούται με: 12MHz fint = 23.5KHz. 9 2 Στο παρακάτω σχήμα φαίνεται η ολική απόρριψη του ημιτόνου.από το κανάλι 1 του παλμογράφου παίρνουμε την τάση εισόδου και από το κανάλι 2 την τάση εξόδου του D/A Converter. 191

194 Σχ.9.12: Η απόρριψη του ημιτονοειδούς θορύβου που υπερτίθεται στην χρήσιμη dc τάση. Η τάση εισόδου ισούται με 1V και σε αυτή προστίθεται θόρυβος συχνότητας ίσης με την συχνότητα ολοκλήρωσης της τάσης εισόδου. Από το παραπάνω σχήμα βλέπουμε ότι ο Dual Slope όντως απορρίπτει τον θόρυβο και μετατρέπει την σταθερή τάση που ισούται με 1V και η οποία είναι το χρήσιμο σήμα εισόδου του. Παρακάτω βλέπουμε πιο αναλυτικά τον τρόπο με τον οποίο ολοκληρώνεται ο θόρυβος και απορρίπτεται (Σχ.9.13). Σχ.9.13: Η ολοκλήρωση του θορύβου. Η τάση εισόδου του μετατροπέα A/D λαμβάνεται από το κανάλι 1 του παλμογράφου και η έξοδος του ολοκληρωτή από το κανάλι 2. Όπως φαίνεται στο σχήμα 9.13, η τάση εξόδου του ολοκληρωτή κινείται προς αρνητικές τάσεις σχεδόν γραμμικά και την στιγμή που ενεργοποιείται το σήμα TC η 192

195 τάση εξόδου του ολοκληρωτή ισούται με 1.281V. Στο σχήμα 9.11 είδαμε την συμπεριφορά της τάσης εξόδου του ολοκληρωτή όταν στην είσοδο του μετατροπέα εφαρμόσουμε τάση ίση με 1V. Και στις δύο περιπτώσεις η τάση εξόδου του ολοκληρωτή φτάνει μέχρι την τιμή 1.281V όταν το σήμα TC ενεργοποιηθεί. Έτσι και στις δύο περιπτώσεις ο απαριθμητής μετράει τον ίδιο αριθμό παλμών από την στιγμή που ενεργοποιείται το TC μέχρι την στιγμή που το σήμα CMP γίνει high. Επομένως, από τα παραπάνω βλέπουμε ότι ο μετατροπέας απορρίπτει ολικά τον θόρυβο της τάσης εισόδου του. 193

196 9.3 Ο SUCCESSIVE APPROXIMATION A/D CONVERTER. Στο σχήμα 9.1 παρουσιάσαμε τον τρόπο με τον οποίο γίνεται ο έλεγχος της σωστής λειτουργίας των μετατροπέων που υλοποιήσαμε. Όμως, ειδικά για τον Successive Approximation A/D Converter χρησιμοποιούμε την συνδεσμολογία του σχήματος Στα προηγούμενα κεφάλαια παρουσιάσαμε τον τρόπο με τον οποίο αυτός ο μετατροπέας μετατρέπει την τάση εισόδου του. Όπως είδαμε στο κεφάλαιο 8, η τάση εξόδου του D/A Converter συγκρίνεται σε κάθε κύκλο ρολογιού με την τάση εισόδου μέχρι ο παλμός EOC μας ειδοποιήσει για το τέλος της μετατροπής με την ανερχόμενη παρυφή του. Έτσι χρησιμοποιούμε μία μονάδα Sample/Hold η οποία ελέγχεται από το σήμα EOC. Όσο το σήμα αυτό είναι σε λογικό low έχουμε κατάσταση hold και όσο το σήμα είναι σε κατάσταση high γίνεται sample η καινούργια τάση μετατροπής. Σχ.9.14: Το σχηματικό διάγραμμα της συνδεσμολογίας που χρησιμοποιήσαμε για να ελέγξουμε τον Successive Approximation A/D Converter. Στα παρακάτω σχήματα φαίνεται αναλυτικά η συμπεριφορά του μετατροπέα για 12MHz συχνότητα μετατροπής ίση με f A/ D= 12KHz και για τάση εισόδου ίση με: 7 82 V = 1+ cos(2 π 10 t) V in V = 1+ cos(2 π 100 t) V in V = 1+ cos(2 π 1000 t) V in 194

197 Σχ.9.15: Η λειτουργία του Successive Approximation A/D Converter με ημιτονοειδή τάση εισόδου πλάτους 2V peak to peak και συχνότητας εισόδου 10hz. Στο κανάλι 1 συνδέεται η τάση εισόδου και στο κανάλι 2 η έξοδος VdacHold. Σχ.9.16: Η λειτουργία του Successive Approximation A/D Converter με ημιτονοειδή τάση εισόδου πλάτους 2V peak to peak και συχνότητας εισόδου 10hz. Στο κανάλι 1 συνδέεται η τάση εισόδου και στο κανάλι 2 η έξοδος VdacHold. 195

198 Σχ.9.17: Η λειτουργία του Successive Approximation A/D Converter με ημιτονοειδή τάση εισόδου πλάτους 2V peak to peak και συχνότητας εισόδου 100hz. Στο κανάλι 1 συνδέεται η τάση εισόδου και στο κανάλι 2 η έξοδος VdacHold. Σχ.9.18: Η λειτουργία του Successive Approximation A/D Converter με ημιτονοειδή τάση εισόδου πλάτους 2V peak to peak και συχνότητας εισόδου 100hz. Στο κανάλι 1 συνδέεται η τάση εισόδου και στο κανάλι 2 η έξοδος VdacHold. 196

199 Σχ.9.19: Η λειτουργία του Successive Approximation A/D Converter με ημιτονοειδή τάση εισόδου πλάτους 2V peak to peak και συχνότητας εισόδου 1KHz. Στο κανάλι 1 συνδέεται η τάση εισόδου και στο κανάλι 2 η έξοδος VdacHold. Σχ.9.20: Η λειτουργία του Successive Approximation A/D Converter με ημιτονοειδή τάση εισόδου πλάτους 2V peak to peak και συχνότητας εισόδου 1KHz. Στο κανάλι 1 συνδέεται η τάση εισόδου και στο κανάλι 2 η έξοδος VdacHold. Στα παρακάτω σχήματα δίνεται πιο αναλυτικά ο τρόπος με τον οποίο ο Successive Approximation A/D Converter μετατρέπει την τάση εισόδου. Αρχικά η τάση εισόδου δειγματοληπτείται στην μονάδα Sample/Hold που έχει στην είσοδό του ο μετατροπέας, με αποτέλεσμα η τάση στην είσοδό του να παραμένει σταθερή μέχρι το τέλος της μετατροπής. Στην συνέχεια αυτή η τάση μετατρέπεται σύμφωνα με την μέθοδο των διαδοχικών προσεγγίσεων όπως παρουσιάζεται και στο σχήμα

200 Σχ.9.21: Η τάση εισόδου γίνεται Sample and Hold και παραμένει σταθερή κατά την διάρκεια ενός κύκλου μετατροπής. Η τάση εισόδου ισούται με Vin=1+cos(1600πt) V. Στο κανάλι 1 συνδέεται η τάση εισόδου και στο κανάλι 2 η έξοδος της μονάδας εισόδου Sample/Hold. Σχ.9.22: Η έξοδος του DAC σε σχέση με την έξοδο της μονάδας Sample And Hold η οποία οδηγεί την τάση εισόδου. Στο κανάλι 1 συνδέεται η έξοδος του DAC και στο κανάλι 2 η έξοδος της μονάδας Sample And Hold. Στο παρακάτω σχήμα φαίνεται με μεγαλύτερη λεπτομέρεια η διαδικασία των διαδοχικών προσεγγίσεων. Με την κατερχόμενη παρυφή του σήματος D3 αρχίζει η διαδικασία της μετατροπής και η τάση εισόδου συγκρίνεται με την τάση Vdac=1.25V, ενώ με την ανερχόμενη παρυφή του D3 τερματίζεται η διαδικασία της μετατροπής και εκείνη την στιγμή η τάση εξόδου του DAC αντιστοιχεί στην ψηφιακή έξοδο του A/D Converter. 198

201 Σχ.9.23: Ο τρόπος με τον οποίο προσεγγίζεται η τάση εισόδου στον Successive Approximation A/D Converter. Οι διαδοχικές προσεγγίσεις. Στο κανάλι 1 συνδέεται η έξοδος του DAC και στο κανάλι 2 η έξοδος της μονάδας Sample/Hold. Με το τέλος κάθε μετατροπής η τάση εξόδου του DAC αποθηκεύεται στον πυκνωτή της μονάδας Sample/Hold που ελέγχεται από τον παλμό D3 και παρακολουθώντας απλά την έξοδο αυτής της μονάδας μαζί με την τάση εισόδου μπορούμε να καταλάβουμε πολύ εύκολα κατά πόσο ο Successive Approximation A/D Converter λειτουργεί σωστά, όπως φαίνεται στο σχήμα

202 Σχ.9.24: Η τάση όπως λαμβάνεται από το σημείο VdacHold για ημιτονοειδή τάση εισόδου πλάτους 2V peak to peak και συχνότητας εισόδου 800Hz. Στο κανάλι 1 συνδέεται η τάση εισόδου και στο κανάλι 2 η έξοδος της δεύτερης μονάδας Sample And Hold. Σχ.9.25: Η έξοδος του DAC (Vdac) σε σχέση με την είσοδο του μετατροπέα. Η συχνότητα εισόδου είναι ίση με 800Hz. Στο κανάλι 1 συνδέεται η τάση εισόδου και στο κανάλι 2 η έξοδος του DAC. 200

203 9.4 Ο ALGORITHMIC A/D CONVERTER. Η λειτουργία του Αλγοριθμικού A/D Converter παρουσιάζεται στα παρακάτω σχήματα, όπως αυτά πάρθηκαν από την οθόνη του παλμογράφου του εργαστηρίου. Η συχνότητα του ρολογιού με το οποίο λειτουργεί ο μετατροπέας επιλέχθηκε να είναι ίση 12Mz με f ADCLK = = 12KHz, με αποτέλεσμα να δίνεται μεγάλο χρονικό περιθώριο σε 10 2 κάθε μία από τις 7 καταστάσεις του κάθε κύκλου μετατροπής και η συχνότητα 12Mz μετατροπής να είναι f A/ D= = 186Hz. Επειδή ο Αλγοριθμικός μετατροπέας που υλοποιήσαμε είναι αργός εφαρμόσαμε στην είσοδό του αργά μεταβαλλόμενες τάσεις και πήραμε τα παρακάτω αποτελέσματα για τις εξής τάσεις εισόδου: 1) Ημιτονοειδή τάση εισόδου πλάτους 5V peak to peak ( V) και συχνότητας 3.8 Hz. 2) Τριγωνική τάση εισόδου πλάτους 5V peak to peak και συχνότητας 3.8 Hz. 3) Παλμική τάση εισόδου πλάτους 5V peak to peak και συχνότητας 2 Hz. Σχ.9.26: Η λειτουργία του Algorithmic A/D Converter με ημιτονοειδή τάση εισόδου πλάτους 5V peak to peak και συχνότητας 3.8 Ηz. 201

204 Σχ.9.27: Η λειτουργία του Algorithmic A/D Converter με ημιτονοειδή τάση εισόδου πλάτους 5V peak to peak και συχνότητας 3.8 Ηz. Σχ.9.28: Η λειτουργία του Algorithmic A/D Converter με τριγωνική τάση εισόδου πλάτους 5V peak to peak και συχνότητας 3.8 Ηz. 202

205 Σχ.9.29: Η λειτουργία του Algorithmic A/D Converter με τριγωνική τάση εισόδου πλάτους 5 V peak to peak και συχνότητας 3.8 Ηz. Σχ.9.30: Η λειτουργία του Algorithmic A/D Converter με παλμική τάση εισόδου πλάτους 5 V peak to peak και συχνότητας 2 Ηz. 203

206 Στο παρακάτω σχήμα παρουσιάζουμε την έξοδο της μονάδας που υλοποιεί την συνάρτηση Verr=2Vhold+Vstep κατά την διάρκεια των 7 καταστάσεων του πρώτου κύκλου μετατροπής. Στο σχήμα 9.31 φαίνονται και τα σήματα D0 D7 του header που οδηγούνται στον παλμογράφο τα οποία μας πληροφορούν για την κατάσταση του μετατροπέα και συγκεκριμένα: Το σήμα D7 μας πληροφορεί στην πίπτουσα παρυφή του για την αρχή του πρώτου κύκλου της μετατροπής. Το σήμα D6, για όσο διάστημα είναι low, μας πληροφορεί ότι το κύκλωμα της διάταξης βρίσκεται στην πρώτη κατάσταση της μετατροπής. Τα υπόλοιπα σήματα μας πληροφορούν, για όσο χρονικό διάστημα είναι high, σε ποια από τις υπόλοιπες 6 καταστάσεις βρίσκεται ο μετατροπέας. Αυτές οι καταστάσεις αποτελούν και τις 6 φάσεις της διαδικασίας που υλοποιεί το εν λόγω κύκλωμα. Σχ.9.31: Η έξοδος της διάταξης που υλοποιεί την συνάρτηση Verr=2Vhold+Vstep κατά την διάρκεια των 7 καταστάσεων των τριών πρώτων κύκλων μετατροπής. Η τάση εισόδου ισούται με Vin = 1V. Όπως βλέπουμε η έξοδος του κυκλώματος στο τέλος κάθε κατάστασης είναι η αναμενόμενη μαζί με κάποιο σφάλμα. Στην συγκεκριμένη μέτρηση η τιμή της τάσης της εξόδου του κυκλώματος στο τέλος του πρώτου κύκλου θα έπρεπε να ήταν ίση με Verr = ( ) V = 1. 5V, αλλά όπως βλέπουμε είναι σχεδόν ίση με 1.125V. Αυτό το σφάλμα στην έξοδο του κυκλώματος έχει επιτώσεις στην ακρίβεια της μετατροπής ακόμα και αν υποθέσουμε ότι στους επόμενους κύκλους μετατροπής δεν θα εμφανιστεί κανένα σφάλμα. Στον πίνακα 9 1 βλέπουμε ότι αυτό το σφάλμα δεν είναι ασήμαντο αλλά αντιθέτως επιρεάζει κατά πολύ την ακρίβεια του Αλγοριθμικού A/D Converter. Στην καλύτερη περίπτωση, όπως δίνεται στον πίνακα 9 1, το σφάλμα σε σχέση με την αναμενόμενη εξόδο θα είναι: 204

207 Error = 2.5V 2.5V = V και σε σχέση με την είσοδο: 185 Error = 2.5V 2V = V, 256 δηλαδή 20 φορές σχεδόν μεγαλύτερο από το σφάλμα κβαντισμού. Verr Verr+error Bout Bout+error Κύκλος ος ος ος ος ος ος ος ος Πίνακας 9 1: Η επίδραση του σφάλματος της διάταξης που υλοποιεί την συνάρτηση Verr=2Vhold+Vstep στα 8 LSbit της εξόδου του μετατροπέα. Από τα παραπάνω συμπεραίνουμε ότι αν εξαλειφθεί αυτό το σφάλμα θα έχουμε ακόμα καλύτερα αποτελέσματα. Σε αυτή την διπλωματική εργασία αρκούμαστε στα συγκεκριμένα αποτελέσματα και στο γεγονός ότι το σύστημα του αλγοριθμικού μετατροπέα που σχεδιάσαμε αποδείξαμε ότι είναι υλοποιήσιμο και λειτουργεί ικανοποιητικά. 205

208 9.5 Ο ΑΠΛΟΣ ΚΑΙ Ο ΒΕΛΤΙΩΜΕΝΟΣ TRACKING A/D CONVERTER. Σε αυτή την παράγραφο παρουσιάζουμε την λειτουργία του απλού και του βελτιωμένου Tracking A/D Converter, με σκοπό την σύγκρισή τους. Οι δύο μετατροπείς έχουν την ίδια συχνότητα ρολογιού και ισούται με 50KHz. Τα σχήματα που ακολουθούν δείχνουν τις κυματομορφές της εξόδου του D/A Converter και της τάσης εισόδου, όπως εμφανίστηκαν στον παλμογράφο του εργαστηρίου. Για να συγκρίνουμε την απόδοση των δύο μετατροπέων εφαρμόσαμε την ίδια ημιτονοειδή τάση εισόδου και στους δύο, μεταβάλλοντας την συχνότητα εισόδου και κρατώντας σταθερό το πλάτος της. Η τάση εισόδου λαμβάνεται από το κανάλι 1 του παλμογράφου και ισούται με: Vin = cos(2πf ) V, ενώ η τάση εξόδου του D/A Converter λαμβάνεται από το κανάλι 2 του παλμογράφου. Σχ.9.32: Η λειτουργία του απλού Tracking A/D Converter για συχνότητα εισόδου ίση με 60hz. 206

209 Σχ.9.33: Η λειτουργία του απλού Tracking A/D Converter για συχνότητα εισόδου ίση με 60hz. Σχ.9.34: Η λειτουργία του απλού Tracking A/D Converter για συχνότητα εισόδου ίση με 80hz. 207

210 Σχ.9.35: Η λειτουργία του απλού Tracking A/D Converter για συχνότητα εισόδου ίση με 80hz. Σχ.9.36: Η λειτουργία του απλού Tracking A/D Converter για συχνότητα εισόδου ίση με 100hz. 208

211 Σχ.9.37: Η λειτουργία του απλού Tracking A/D Converter για συχνότητα εισόδου ίση με 100hz. Σχ.9.38: Η λειτουργία του βελτιωμένου Tracking A/D Converter για συχνότητα εισόδου ίση με 60hz. 209

212 Σχ.9.39: Η λειτουργία του βελτιωμένου Tracking A/D Converter για συχνότητα εισόδου ίση με 60hz. Σχ.9.40: Η λειτουργία του βελτιωμένου Tracking A/D Converter για συχνότητα εισόδου ίση με 80hz. 210

213 Σχ.9.41: Η λειτουργία του βελτιωμένου Tracking A/D Converter για συχνότητα εισόδου ίση με 80hz. Σχ.9.42: Η λειτουργία του βελτιωμένου Tracking A/D Converter για συχνότητα εισόδου ίση με 100hz. 211

214 Σχ.9.43: Η λειτουργία του βελτιωμένου Tracking A/D Converter για συχνότητα εισόδου ίση με 100 Ηz. Σχ.9.44: Η λειτουργία του βελτιωμένου Tracking A/D Converter για συχνότητα εισόδου ίση με 120 Hz. 212

215 Σχ.9.45: Η λειτουργία του βελτιωμένου Tracking A/D Converter για συχνότητα εισόδου ίση με 120 Hz. Σχ.9.46: Η λειτουργία του βελτιωμένου Tracking A/D Converter για συχνότητα εισόδου περίπου ίση με 208 Hz. 213

216 Σχ.9.47: Η λειτουργία του βελτιωμένου Tracking A/D Converter για συχνότητα εισόδου περίπου ίση με 260 Hz. Από τα παραπάνω αποτελέσματα βλέπουμε, ότι ο βελτιωμένος Tracking μετατρέπει με αρκετή ακρίβεια την τάση εισόδου του ακόμα και όταν αυτή αποκτήσει συχνότητα διπλάσια της μέγιστης συχνότητας για την οποία ο απλός Tracking μπορεί να παρακολουθεί την είσοδό του. Παραπάνω είδαμε ότι για συχνότητα εισόδου ίση με 80 Hz ο απλός Tracking δεν μπορεί να μετατρέψει ικανοποιητικά την τάση εισόδου του, ενώ ο βελτιωμένος Tracking A/D Converter μπορεί και παρακολουθεί αρκετά καλά την τάση εισόδου ακόμα και όταν αυτή έχει συχνότητα ίση με 200Hz περίπου. Στα σχήματα 9.48 και 9.49 φαίνεται καλύτερα η μεγάλη διαφορά στην ταχύτητα με την οποία οι δύο μετατροπείς προσεγγίζουν την τάση εισόδου τους. Όπως βλέπουμε ο απλός Tracking χρειάζεται περίπου 4 ms ( ΔΧ = 4. 2 ms ) μέχρι να προσεγγίσει την παλμική είσοδο, ενώ ο βελτιωμένος χρειάζεται το ¼ του χρόνου που χρειάζεται ο απλός ( ΔΧ = ms ). 214

217 Σχ.9.48: Η λειτουργία του απλού Tracking A/D Converter με παλμική είσοδο πλάτους 2V peak to peak. Σχ.9.49: Η λειτουργία του βελτιωμένου Tracking A/D Converter με παλμική είσοδο πλάτους 2V peak to peak. Στις κυματομορφές των επόμενων σχημάτων φαίνεται η λειτουργία των Tracking A/D Converters, όταν στην είσοδό τους εφαρμόσουμε τριγωνική τάση. Και από αυτά τα σχήματα καταλήγουμε στο ίδιο συμπέρασμα της σημαντικής βελτίωσης όσον αφορά την ταχύτητα μετατροπής που επιτυγχάνεται με την νέα δομή του Tracking A/D Converter. 215

218 Σχ.9.50: Η λειτουργία του απλού Tracking A/D Converter με τριγωνική τάση εισόδου πλάτους 2V peak to peak και συχνότητας 100hz. Σχ.9.51: Η λειτουργία του απλού Tracking A/D Converter με τριγωνική τάση εισόδου πλάτους 2V peak to peak και συχνότητας 200hz. 216

219 Σχ.9.52: Η λειτουργία του βελτιωμένου Tracking A/D Converter με τριγωνική τάση εισόδου πλάτους 2 V peak to peak και συχνότητας 200 Hz. Σχ.9.53: Η λειτουργία του βελτιωμένου Tracking A/D Converter με τριγωνική τάση εισόδου πλάτους 2 V peak to peak και συχνότητας 300 Hz. 217

220 Σχ.9.54: Η λειτουργία του βελτιωμένου Tracking A/D Converter με τριγωνική τάση εισόδου πλάτους 2 V peak to peak και συχνότητας 400 Hz. Σχ.9.55: Η λειτουργία του βελτιωμένου Tracking A/D Converter με τριγωνική τάση εισόδου πλάτους 2 V peak to peak και συχνότητας 500 Hz. Στα τελευταία σχήματα αυτής της ενότητας δείχνουμε τις τιμές της τάσης εισόδου που μπορεί ο Tracking A/D Converter να μετατρέψει. Μπορούμε εύκολα να καταλάβουμε ότι για αρνητικές τιμές τάσης στην είσοδό του, ο Tracking A/D Converter δίνει στην έξοδό του την ψηφιακή τιμή , ενώ για τάση εισόδου ίση ή μεγαλύτερη από 2.5 V δίνει την τιμή

221 Σχ.9.56: Η λειτουργία του βελτιωμένου Tracking A/D Converter με ημιτονοειδή τάση εισόδου πλάτους 7V peak to peak. Σχ.9.57: Η λειτουργία του βελτιωμένου Tracking A/D Converter με ημιτονοειδή τάση εισόδου πλάτους 4. 5V peak to peak. 219