Διπλωματική Εργασία του φοιτητή του Τμήματος Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών της Πολυτεχνικής Σχολής του Πανεπιστημίου Πατρών

Μέγεθος: px
Εμφάνιση ξεκινά από τη σελίδα:

Download "Διπλωματική Εργασία του φοιτητή του Τμήματος Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών της Πολυτεχνικής Σχολής του Πανεπιστημίου Πατρών"

Transcript

1 ΠΑΝΕΠΙΣΤΗΜΙΟ ΠΑΤΡΩΝ ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΤΕΧΝΟΛΟΓΙΑΣ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ: Ηλεκτρονικής και Υπολογιστών ΕΡΓΑΣΤΗΡΙΟ Διπλωματική Εργασία του φοιτητή του Τμήματος Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών της Πολυτεχνικής Σχολής του Πανεπιστημίου Πατρών Βασιλακόπουλου Κωνσταντίνου του Αθανασίου Αριθμός Μητρώου: 6716 Θέμα «Μελέτη και Σχεδίαση Μετατροπέων Σήματος (D/A Converters)» Επιβλέπων κ. Κωνσταντίνος Ευσταθίου κ. Αλέξιος Μπίρμπας Αριθμός Διπλωματικής Εργασίας: Πάτρα, Φεβρουάριος 2013

2

3 ΠΙΣΤΟΠΟΙΗΣΗ Πιστοποιείται ότι η Διπλωματική Εργασία με θέμα «Μελέτη και Σχεδίαση Μετατροπέων Σήματος (D/A Converters)» Του φοιτητή του Τμήματος Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών Βασιλακόπουλου Κωνσταντίνου του Αθανασίου Αριθμός Μητρώου: 6716 Παρουσιάστηκε δημόσια και εξετάστηκε στο Τμήμα Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών στις.../../ Ο Επιβλέπων Ο Διευθυντής του Τομέα Α.Μπίρμπας Καθηγητής Ε.Χούσος Καθηγητής

4

5 Αριθμός Διπλωματικής Εργασίας: Θέμα: «Μελέτη και Σχεδίαση Μετατροπέων Σήματος (D/A Converters)» Φοιτητής: Βασιλακόπουλος Κωνσταντίνος Επιβλέπων: κ. Κωνσταντίνος Ευσταθίου κ. Αλέξιος Μπίρμπας Περίληψη Στην παρούσα διπλωματική εργασία παρουσιάζεται ο σχεδιασμός και η υλοποίηση ενός καινοτόμου μετατροπέα σήματος (D/A converter ή DAC) με τη δυνατότητα εξωτερικής ρύθμισης (offline calibration) για μετατροπή υψηλής ακρίβειας, η οποία εξασφαλίζει υψηλή γραμμικότητα ανεξαρτήτως της ανοχής των στοιχείων που τον απαρτίζουν. Μόλις ο μετατροπέας ρυθμιστεί κατάλληλα, λειτουργεί αντίστοιχα με ένα DAC, όπου όλα τα στοιχεία του έχουν υποστεί επεξεργασία με λέιζερ (laser trimmed DAC), αλλά χωρίς το υψηλό κόστος κατασκευής που συνεπάγεται η παραπάνω διαδικασία, με αποτέλεσμα να αποτελεί μία ιδανική οικονομική λύση για εφαρμογές που απαιτούν υψηλή ακρίβεια μετατροπής. Πάτρα, Φεβρουάριος 2013 Abstract This diploma thesis presents the design and implementation of an innovative Digital to Analog Converter (DAC) with the capability of offline external calibration for accurate measurements, which guarantees high linearity regardless of the mismatch of its components. Once the converter has been configured, it can attain the same linearity performance as a laser trimmed DAC, but without the high manufacturing costs involved in the laser etching process, making it an ideal low-cost solution for high accuracy applications. Patras, February 2013

6

7 αφιερωμένη στον καθηγητή μου κ.ευσταθίου, που με το μεράκι του με έκανε να αγαπήσω τα ηλεκτρονικά

8 Ευχαριστίες Η εκπόνηση της συγκεκριμένης διπλωματικής εργασίας δε θα ήταν δυνατή χωρίς την καθοδήγηση του αείμνηστου επίκουρου καθηγητή κύριου Ευσταθίου. Η εμπειρία και οι γνώσεις του καθώς και η συνεχής παροχή βοήθειας ήταν καταλυτικοί παράγοντες που οδήγησαν στη διεκπεραίωσή της. Πάνω από όλα όμως, θα ήθελα να τον ευχαριστήσω, γιατί με το μεράκι, το χιούμορ, την εφευρετικότητα και το αυθόρμητο του χαρακτήρα του με δίδαξε όχι μόνο πώς πρέπει να σκέφτεται ο σύγχρονος μηχανικός, αλλά και πώς μπορεί ο απλός άνθρωπος να αντλήσει ευτυχία μέσα από τη δουλειά του και να μεταδίδει συνεχώς το χαμόγελo στους γύρω του. Σε ευχαριστώ πολύ, δάσκαλε, γιατί στάθηκες δίπλα μου ως καθηγητής, επιστήμονας και προπάντων ως φίλος! Επίσης θα ήθελα να ευχαριστήσω τον κύριο Ασπιώτη για την πολύτιμη βοήθειά του στην κατασκευή των PCB, τον καθηγητή κύριο Μπίρμπα για τις χρήσιμες συμβουλές και την καθοδήγησή του, ως νέος επιβλέπων καθηγητής ύστερα από το ατυχές γεγονός, τον ομότιμο καθηγητή κύριο Παπαδόπουλο, ο οποίος με βοήθησε να συνειδητοποιήσω πολλά πράγματα γύρω από τους μετατροπείς σήματος και με εισήγαγε στον κόσμο του CMOS VLSI Design, καθώς και τον κ.φράγκο Δημήτριο, υπεύθυνο του τμήματος έρευνας και ανάπτυξης της εταιρίας Metricon Ltd., ο οποίος μέσω της πολύχρονης εμπειρίας του στο χώρο των ηλεκτρονικών, μου μετέδωσε πολύτιμες γνώσεις κατά τη διάρκεια της πρακτικής μου άσκησης. Τέλος, θα ήθελα να εκφράσω την απέραντη ευγνωμοσύνη μου προς τη μητέρα μου, η οποία με στήριζε υλικά και ψυχικά όλα τα χρόνια των σπουδών μου, καθώς και ένα μεγάλο ευχαριστώ στους φίλους μου, οι οποίοι στάθηκαν πλάι μου στις δύσκολες αλλά και στις ευχάριστες στιγμές.

9 Πίνακας περιεχομένων Κεφάλαιο 1: Εισαγωγή... 1 Κεφάλαιο 2: Α/D μετατροπείς σήματος Γενικά περί μετατροπέων Αναλογικού Σήματος σε Ψηφιακό Δειγματολήπτης Κβαντιστής Κωδικοποιητής Παράμετροι απόδοσης μετατροπέων A/D Αρχιτεκτονικές για A/D μετατροπείς Dual Slope A/D converter Tracking A/D converter Successive Approximation A/D Converter Αλγοριθμικός ή κυκλικός A/D Converter Flash ή παράλληλος A/D Converter Sigma-Delta A/D Converter Κεφάλαιο 3: Digital to Analog converters Γενικά Χαρακτηριστικά των D/A μετατροπέων Δημοφιλείς τοπολογίες D/A μετατροπέων Decoder-based Converters Binary scaled D/A μετατροπείς Thermometer code D/A μετατροπείς Κεφάλαιο 4: Θεωρία του R-2R calibrated DAC Εισαγωγή Μοντελοποίηση του R-2R ladder Μοντέλο λόγου αντιστάσεων (resistance ratio model) Μοντέλο διαιρέτη ρεύματος (current divider model) Μοντέλο ανοχής αντίστασης (resistance tolerance model) R-2R calibrated voltage based DAC Τοπολογία Αλγόριθμος ρύθμισης (calibration) Μειονεκτήματα μεθόδου ρύθμισης Αποτελέσματα αριθμητικών εξομοιώσεων SPICE εξομοίωση ενός R-2R calibrated current based DAC Λίγα λόγια για την Monte Carlo analysis... 61

10 Εξομοίωση του κυκλώματος και παράδειγμα ρύθμισης Κεφάλαιο 5: MOSFET only Calibrated DAC Eισαγωγή Ένα γενικό μοντέλο για το ρεύμα ενός MOSFET Ένα κύκλωμα για διαίρεση ρεύματος με MOSFETs Περιορισμοί της τεχνικής διαίρεσης ρεύματος Ο mosfet ladder Ευαισθησία (sensitivity) του ladder Υπολογισμός αντίστασης εξόδου του ladder Καθορισμός ελάχιστης/μέγιστης αντίστασης εξόδου Ταχύτητα του ladder και μεγέθη τρανζίστορ Εξομοίωση του mosfet only ladder Εξομοίωση ενός μέρους του MOSFET R-2R ladder Εξομοίωση ενός 8-bit MOSFET-only R-2R ladder Προτεινόμενη τοπολογία Περιγραφή αρχιτεκτονικής Ρύθμιση και κατανάλωση ισχύος Αποτελέσματα εξομοιώσεων Κεφάλαιο 6: Το hardware του calibrated DAC Eισαγωγή Ο calibration Ladder Περιγραφή κυκλώματος Κύκλωμα τερματισμού (TERMO) To FT232RL USB UART IC Περιγραφή Προγραμματισμός Η Motherboard του συστήματος Κύκλωμα πόλωσης Vbias Κύκλωμα πόλωσης Vref Κύκλωμα μετατροπής ρεύματος σε τάση Πειραματική διάταξη Περιγραφή Λογισμικό μετρήσεων Αποτελέσματα μετρήσεων Κεφάλαιο 7: Μία πρωτοποριακή μέθοδος ρύθμισης του προτεινόμενου DAC - Συμπεράσματα Eισαγωγή

11 7.2. DIPA (dual input phase accumulator) Θεωρία λειτουργίας Χρήσιμες ιδιότητες του DIPA DIPA fpga system Περιγραφή της πλακέτας Συμπεράσματα Παράρτημα Α: Ο κώδικας του software Παράρτημα Β: datasheets Βιβλιογραφία

12 Κεφάλαιο 1: Εισαγωγή Στη σύγχρονη εποχή η ψηφιακή τεχνολογία έχει γίνει αναπόσπαστο κομμάτι της καθημερινότητας. Η πλειοψηφία των συσκευών γύρω μας από απλές διατάξεις του νοικοκυριού όπως πλυντήρια πιάτων ή τηλεοράσεις έως σύνθετα συστήματα επικοινωνιών όπως δορυφόροι ή Wi-Fi routers κρύβουν μέσα τους εκατομμύρια ολοκληρωμένα ψηφιακά κυκλώματα, που επιτελούν διαφόρων ειδών λειτουργίες. Πώς δικαιολογείται όμως αυτή η εμμονή θα έλεγε κανείς στον ψηφιακό κόσμο; Η απάντηση βρίσκεται στην ανάπτυξη νέων τεχνικών της Ψηφιακής Επεξεργασίας Σήματος ή αλλιώς Digital Signal Processing (DSP). Η πληροφορία στη φύση όπως λαμβάνεται από αισθητήρες, μετρητικά όργανα, ηλεκτρομηχανικούς μετατροπείς κ.τ.λ. βρίσκεται σε μορφή αναλογικών σημάτων (π.χ. πίεση, θερμοκρασία, τάση). Κάποιες από τις επεξεργασίες αυτών των σημάτων γίνονται εξ ολοκλήρου αναλογικά. Για παράδειγμα, σε ένα σύστημα μέτρησης συνηθίζεται η χρήση, αμέσως μετά το μετατροπέα ενός διαφορικού ενισχυτή με υψηλή αντίσταση εισόδου, υψηλό κέρδος και μεγάλο λόγο απόρριψης θορύβου. Άλλες φορές όμως συμφέρει το αναλογικό σήμα να δειγματοληπτηθεί και να μετατραπεί σε ψηφιακή μορφή προκειμένου να υποστεί περεταίρω επεξεργασία από κάποιον επεξεργαστή ή απλώς να παρουσιαστεί σε πιο εύχρηστη μορφή για το χρήστη όπως στην περίπτωση του ψηφιακού πολύμετρου. Επειδή συχνά η χρήσιμη πληροφορία στο σήμα βρίσκεται αναμεμειγμένη με θόρυβο, απαιτούνται ειδικές τεχνικές για την εξαγωγή της που κάνουν χρήση ψηφιακών φίλτρων. Κλασικό παράδειγμα αποτελούν οι παρεμβολές που μπορούν να διαταράξουν ένα ραδιοφωνικό σήμα λόγω γειτονικών σταθμών που μεταδίδουν την ίδια στιγμή. Τα πλεονεκτήματα του ψηφιακού φιλτραρίσματος οφείλονται στους εξής παράγοντες: Τα ψηφιακά φίλτρα δεν υποφέρουν από φαινόμενα γήρανσης των στοιχείων τους εξαιτίας υγρασίας, θερμοκρασίας κτλ, καθώς υλοποιούνται μέσω ψηφιακών επεξεργαστών παρουσιάζοντας έτσι απόλυτη σταθερότητα. Υπάρχει η δυνατότητα προσέγγισης των ιδανικών χαρακτηριστικών του φίλτρου με οποιαδήποτε επιθυμητή ακρίβεια στην περίπτωση των FIR (Finite Impulse Response) φίλτρων. Τα ψηφιακά φίλτρα παρουσιάζουν μεγάλη ευελιξία υπό την έννοια ότι μπορούν να σχεδιαστούν, ώστε να ικανοποιούν οποιαδήποτε χαρακτηριστική. Στο σχεδιασμό αναλογικών φίλτρων οι χαρακτηριστικές περιορίζονται από τα φυσικά χαρακτηριστικά του κυκλώματος. Εκτός των προαναφερθέντων η μετατροπή ενός σήματος σε ψηφιακό παρουσιάζει τα εξής πλεονεκτήματα: Ομοιομορφία (όλες οι στάθμες των αναλογικών σημάτων αντιστοιχίζονται σε κατάλληλες ακολουθίες από 0 και 1 και άρα πληθώρα τέτοιων σημάτων μπορούν εύκολα να επεξεργαστούν από το ίδιο ψηφιακό κύκλωμα) Μικρότερη ευαισθησία στο θόρυβο. Ειδικά σε συστήματα μετάδοσης πληροφορίας ο θόρυβος που εισάγει το κανάλι επηρεάζει αισθητά τη φάση και το πλάτος της πληροφορίας. Με ψηφιακές τεχνικές ο θόρυβος αυτός μειώνεται αισθητά όπως γίνεται φανερό στην ψηφιακή

13 Κεφάλαιο 1: Εισαγωγή τηλεόραση όπου το φαινόμενο του «χιονιού»(λευκού θορύβου) έχει εξαλειφθεί. Ευκολότερη κρυπτογράφηση της πληροφορίας, γεγονός που οδηγεί στην εφαρμογή αποδοτικότερων αλγορίθμων (π.χ. AES) εξασφαλίζοντας έτσι ασφαλέστερη περιήγηση στο Ίντερνετ και online συναλλαγές. Γίνεται εφικτή η υλοποίηση αλγορίθμων αναγνώρισης και διόρθωσης λαθών οδηγώντας σε αποδοτικότερα πρωτόκολλα επικοινωνίας. Δίνεται η δυνατότητα εφαρμογής τεχνικών συμπίεσης ήχου και βίντεο όπως MP3 ή MPEG και η μετάδοση του multimedia αυτού υλικού μέσω του ενός κοινού ψηφιακού συστήματος. Πολλές φορές υπάρχει ανάγκη μετατροπής του σήματος που προκύπτει ως αποτέλεσμα της ψηφιακής επεξεργασίας ξανά σε αναλογική μορφή όπως συμβαίνει για παράδειγμα στην οθόνη του υπολογιστή όπου δυαδικές ακολουθίες από bits μετατρέπονται σε κατάλληλες τιμές χρώματος και φωτεινότητας. Επίσης ο έλεγχος μηχανών, ηλεκτροβανών και άλλων μηχανημάτων κατά τη διαδικασία παραγωγής στο βιομηχανικό περιβάλλον πρέπει να πληροί αυστηρές προδιαγραφές, γεγονός που προϋποθέτει ότι η μετατροπή του ψηφιακού σήματος στις αντίστοιχες αναλογικές τιμές των φυσικών σημάτων, όπως τάση και ρεύμα, έχει ολοκληρωθεί με την καλύτερη δυνατή ακρίβεια και μέσα στο απαιτούμενο χρονικό περιθώριο. Προκύπτει επομένως το ερώτημα: Πώς υλοποιείται πρακτικά η σύνδεση του αναλογικού κόσμου με τον ψηφιακό; Η απάντηση βρίσκεται στους μετατροπείς σήματος, οι οποίοι χωρίζονται σε δύο βασικές κατηγορίες ανάλογα με το είδος της μετατροπής: Τους Μετατροπείς Αναλογικού σε Ψηφιακό (ΜΑΨ) ή αλλιώς Analog to Digital Converters (ADC) και τους Μετατροπείς Ψηφιακού σε Αναλογικό (ΜΨΑ) ή αλλιώς Digital to Analog Converters (DAC). Στη βιβλιογραφία υπάρχει πληθώρα σχεδιάσεων που όλες αποσκοπούν στη χρυσή τομή μεταξύ υψηλής ακρίβειας μετατροπής και υψηλής ταχύτητας μετατροπής, ενώ παράλληλα προσπαθούν να διατηρήσουν την κατανάλωση ενέργειας σε χαμηλά επίπεδα. Οι πιο δημοφιλείς σχεδιάσεις θα παρουσιαστούν σε επόμενο κεφάλαιο. Τέλος, έχοντας ρίξει μια ματιά σε κάποιες σύγχρονες εφαρμογές της επεξεργασίας σήματος, αξίζει να γίνει μία επισκόπηση στη δομή ενός σύγχρονου συστήματος επεξεργασίας πληροφορίας που περιλαμβάνει όσα αναφέρθηκαν παραπάνω, ώστε να διασαφηνιστεί η θέση και ο ρόλος των μετατροπέων: Εικόνα 1.1: βασικά τμήματα συστήματος επεξεργασίας αναλογικού σήματος Στο παραπάνω διάγραμμα εμφανίζονται οι εξής μονάδες: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 2

14 Κεφάλαιο 1: Εισαγωγή Φίλτρο αντιαναδίπλωσης: Κατά τη διαδικασία της δειγματοληψίας, οι συχνότητες πάνω από το μισό της συχνότητας δειγματοληψίας αναδιπλώνονται, με αποτέλεσμα υψηλές συχνότητες του αναλογικού σήματος να εμφανίζονται ως χαμηλές στο δειγματοληπτημένο αλλοιώνοντας την υπάρχουσα πληροφορία. Συνεπώς, οι συχνότητες αυτές πρέπει να απομακρυνθούν με ένα αναλογικό φίλτρο αντιαναδίπλωσης πριν τη δειγματοληψία. Κύκλωμα Διατήρησης και Συγκράτησης: Το κύκλωμα αυτό αναλαμβάνει το ρόλο να κρατά σταθερό το σήμα εισόδου, επειδή ο ADC πρέπει να έχει σταθερή είσοδο για κάποιο χρονικό διάστημα, ώστε να εκτελέσει ορθά τη μετατροπή σε ψηφιακό σήμα. Μετατροπέας Αναλογικό σε Ψηφιακό: Ο μετατροπέας παίρνει το αναλογικό σήμα και παράγει το αντίστοιχο ψηφιακό. Ψηφιακός επεξεργαστής: Το σήμα είναι πλέον σε κατάλληλη μορφή, ώστε να μπορεί να υποστεί επεξεργασία από έναν επεξεργαστή. Μετατροπέας Ψηφιακό σε Αναλογικό: Το σήμα που προκύπτει ύστερα από την ψηφιακή επεξεργασία μετατρέπεται σε αναλογική μορφή, για να τροφοδοτήσει π.χ. ένα ηχείο. Φίλτρο ανακατασκευής: Επειδή η έξοδος του DAC είναι μια κλιμακωτή (τμηματικά σταθερή) κυματομορφή που περιέχει υψηλές συχνότητες εξαιτίας των απότομων μεταβάσεων, πρέπει να εξομαλυνθεί από ένα αναλογικό φίλτρο ανακατασκευής, το οποίο απομακρύνει αυτές τις ανεπιθύμητες συχνότητες. Ένα παράδειγμα ενός τέτοιου συστήματος αποτελεί μία κάρτα ήχου για υπολογιστή. Το ηχητικό σήμα που εγγράφεται στο σκληρό δίσκο, δειγματοληπτείται και μετατρέπεται σε ψηφιακή μορφή, προκειμένου να υποστεί οποιαδήποτε μορφή επεξεργασίας (π.χ. μετατροπή σε MP3 format) από την Κεντρική Μονάδα Επεξεργασίας ή Central Processing Unit (CPU). Το αποτέλεσμα πρέπει να μετατραπεί σε αναλογικό σήμα ούτως ώστε να είναι σε θέση ο χρήστης να ακούσει το μουσικό κομμάτι. Στην παρούσα διπλωματική εργασία θα γίνει μία αναλυτική περιγραφή των δημοφιλέστερων D/A και A/D μετατροπέων και θα παρουσιαστεί η υλοποίηση μίας πρωτοποριακής ιδέας για έναν DAC, που παρουσιάζει σαφώς περισσότερα πλεονεκτήματα όσον αφορά την ακρίβεια, ταχύτητα μετατροπής και την κατανάλωση ισχύος συγκριτικά με σύγχρονες εμπορικές υλοποιήσεις. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 3

15 Κεφάλαιο 2: Α/D μετατροπείς σήματος Εικόνα 2.1: channel stereo multiplexed analog-to-digital converter WM8775SEDS made by Wolfson Microelectronics 2.1. ΓΕΝΙΚΑ ΠΕΡΙ ΜΕΤΑΤΡΟΠΕΩΝ ΑΝΑΛΟΓΙΚΟΥ ΣΗΜΑΤΟΣ ΣΕ ΨΗΦΙΑΚΟ Ο Μετατροπέας Αναλογικού σε Ψηφιακό (ΜΑΨ) ή αλλιώς Analog to Digital Converter (ADC) είναι ένα σύστημα που χρησιμοποιεί δειγματοληψία, προκειμένου να μετατρέψει ένα αναλογικό σήμα σε ψηφιακή μορφή κατάλληλη για έναν επεξεργαστή. Δέχεται μία αναλογική τάση ή ρεύμα και τη μετατρέπει σε ένα δυαδικό αριθμό n-bit. Ο αριθμός αυτός είναι ένα δυαδικό κλάσμα, το οποίο αναπαριστά το λόγο μεταξύ της άγνωστης τάσης εισόδου και της τάσης πλήρους κλίμακας του μετατροπέα V FS = kv REF. V REF είναι η τάση αναφοράς σύμφωνα με την οποία λειτουργεί τόσο ο A/D όσο και ο D/A, ενώ το k καθορίζει την απολαβή τάσης του μετατροπέα και τίθεται συνήθως ίσο με τη μονάδα. Η εξίσωση που διέπει την τάση εισόδου με τη δυαδική λέξη εξόδου δίνεται από τη σχέση: Όπου: V ( b 2 b 2... b 2 ) V V (2.1) N REF N in 1 1 VLSB V x VLSB (2.2) 2 2 Ως VLSB ορίζεται η διαφορά στην τάση όταν η δυαδική λέξη (κώδικας) αλλάξει κατά ένα LSB (Least Significant Bit) ή αλλιώς λιγότερο σημαντικό ψηφίο[1]: VREF V 2 LSB N Από την παραπάνω σχέση συμπεραίνουμε ότι μία ποικιλία τιμών εισόδου παράγει την ίδια ψηφιακή λέξη εξόδου. Αυτό οφείλεται στην αναπαράσταση της αναλογικής τιμής μέσω πεπερασμένου αριθμού από bits και ονομάζεται λάθος κβαντισμού (quantization error). x

16 Κεφάλαιο 2: Α/D μετατροπείς σήματος Εικόνα 2.2: block διάγραμμα ενός A/D converter Στο παραπάνω διάγραμμα φαίνονται τα τρία βασικά μέρη ενός τέτοιου μετατροπέα: ο δειγματολήπτης, ο κβαντιστής και ο κωδικοποιητής Δειγματολήπτης Είναι υπεύθυνος για τη δειγματοληψία του αναλογικού σήματος. Για τη σωστή ανακατασκευή του αργότερα, η δειγματοληψία πρέπει να ικανοποιεί το θεώρημα του Shannon, σύμφωνα με το οποίο η συχνότητα δειγματοληψίας πρέπει να είναι τουλάχιστον διπλάσια από τη μεγαλύτερη συχνότητα του σήματος εισόδου, μιλώντας πάντα για σήματα πεπερασμένου εύρους ζώνης (bandlimited signals). H συχνότητα αυτή καλείται συχνά και συχνότητα Nyquist. Φυσικά υπάρχουν και oversampling τεχνικές όπου ο δειγματολήπτης λειτουργεί σε συχνότητες ως και 512 φορές τη συχνότητα Nyquist. Η έξοδος του δειγματολήπτη είναι ένα σήμα διακριτού χρόνου, δηλαδή το πλάτος του μπορεί να πάρει οποιαδήποτε πραγματική τιμή κάθε διακριτή χρονική στιγμή Κβαντιστής Τα αναλογικά σήματα έχουν τιμές σε ένα συνεχές διάστημα τιμών και χρειάζεται άπειρος αριθμός bits για την αναπαράστασή τους με τέλεια ακρίβεια. Κβαντισμός (Quantization) είναι η διαδικασία προσέγγισης ενός αναλογικού (συνεχούς) δείγματος με έναν πεπερασμένο αριθμό bits. Ο κβαντιστής είναι ένα μη γραμμικό και μη αντιστρέψιμο σύστημα. Με τον κβαντισμό περιορίζουμε το πεδίο τιμών σε ένα σύνολο πεπερασμένου αριθμού Μ τιμών. Η ευκρίνεια του σήματος εξαρτάται από τον αριθμό M=2 n όπου n αριθμός bits. Εικόνα 2.3: Διαδικασία κβαντισμού Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 5

17 Κεφάλαιο 2: Α/D μετατροπείς σήματος Από το σχήμα βλέπουμε τη διαδικασία κβαντοποίησης. Παρατηρούμε ότι έχει μία τμηματικά σταθερή μορφή σαν σκαλοπάτια, όπου κάθε ένα από αυτά ονομάζεται βήμα κβάντισης Δ ή q όπως είναι πιο γνωστό στην ξένη βιβλιογραφία. Το βήμα αυτό ισούται με: 2Xmax q LSB (2.3) όπου 2X max είναι η peak to peak αναλογική τιμή του σήματος εισόδου. Στο σχήμα φαίνεται επίσης το σφάλμα που υπεισέρχεται εξαιτίας της κβάντισης. Γίνεται να το μειώσουμε αυξάνοντας τον αριθμό των bits με τα οποία παριστάνουμε ένα δείγμα. Το λάθος μετατροπής στον ιδανικό κβαντιστή δεν είναι μεγαλύτερο από την τάση που αντιστοιχεί στο μισό του LSB και δίδεται από τη σχέση: bits n V V REF Vq V ( 2 ) {... REF REF Qn Vin 1 1} bits in n1 2 bits V (2.4) 2 Το λάθος μετατροπής εισάγει ένα θόρυβο, που είναι γνωστός ως θόρυβος κβαντισμού (quantization noise). H RMS τιμή του θορύβου δίνεται από τη σχέση: 2 n T T qrms q LSB T T 2 2 t VLSB V V dt V dt T T T 12 2 (2.5) από όπου φαίνεται η εξάρτηση από τον αριθμό των bits του μετατροπέα. Από την παραπάνω σχέση βλέπουμε ότι η ισχύς του θορύβου (noise power) μειώνεται κατά 6db για κάθε επιπλέον bit στοn ADC. Επομένως, είναι δυνατόν να εξάγουμε μία σχέση που θα δίνει το καλύτερο λόγο σήματος προ θόρυβο (SNR Signal to Noise Ratio) για έναν ιδανικό A/D converter με συγκεκριμένο αριθμό από bits. Υποθέτοντας ότι το σήμα εισόδου Vin είναι ημιτονοειδές και κυμαίνεται μεταξύ 0 και V REF έχουμε: Vin( rms) VREF / (2 2) 3 N SNR 20log( ) 20log( ) 20log( 2 ) V V / ( 12) 2 (2.6) q( rms) SNR 6.02N 1.76db Μάλιστα με τη βοήθεια oversampling τεχνικών το SNR βελτιώνεται ακόμη περισσότερο και γίνεται: SNR 6.02 N 3.01r 1.76db (2.7) όπου r = log2(osr). OSR (Oversampling Ratio)= 2 r =fs/2fb (fs: συχνότητα δειγματοληψίας 2fB: συχνότητα Nyquist). Με άλλα λόγια, για κάθε διπλασιασμό του OSR κερδίζουμε μισό bit ακρίβεια! Κλείνοντας την ανάλυση περί κβαντιστών, ας ρίξουμε μια ματιά στις συνηθέστερες μορφές θορύβου λόγω κβάντισης: Θόρυβος κβαντισμού(quantization noise): Παρουσιάζεται επειδή η τιμή του δείγματος αντιστοιχίζεται στην τιμή του πλησιέστερου επιπέδου κβαντισμού. Για ένα δείγμα είναι πάντα μικρότερο, κατά απόλυτη τιμή, από το ήμισυ του μεγέθους της ζώνης κβαντισμού. LSB Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 6

18 Κεφάλαιο 2: Α/D μετατροπείς σήματος Θόρυβος υπερφόρτωσης(overload noise): Εμφανίζεται όταν το σήμα εισόδου είναι μεγαλύτερο από το μεγαλύτερο επίπεδο κβαντισμού, με άμεσο αποτέλεσμα τον «ψαλιδισμό» του. Κοκκώδης θόρυβος (granularity noise): Παρουσιάζεται όταν τα επίπεδα κβαντισμού δεν είναι αρκετά πυκνά για να προσεγγίσουν με ακρίβεια το δείγμα. Είναι πιο εμφανής όταν οι τιμές των δειγμάτων κυμαίνονται ελαφρά γύρω από ένα όριο της περιοχής κβαντισμού. Αν ο αριθμός των επιπέδων κβαντισμού Μ είναι σταθερός, τότε υπάρχει ανταλλαγή μεταξύ των θορύβων κβαντισμού και υπερφόρτωσης Κωδικοποιητής Ο κωδικοποιητής εκχωρεί ένα μοναδικό δυαδικό αριθμό (κώδικα) σε κάθε ένα επίπεδο κβαντισμού. Τα περισσότερα συστήματα ψηφιακής επεξεργασίας χρησιμοποιούν την αναπαράσταση αριθμών με συμπλήρωμα ως προς 2 (2 s complement). Σύμφωνα με αυτή την κωδικοποίηση, έχουμε μία ψηφιακή λέξη με n+1 bits ίση με [b0, b1 bn]. Το πιο σημαντικό ψηφίο (most significant bit ή MSB) b0 είναι το ψηφίο προσήμου, ενώ τα υπόλοιπα αντιστοιχούν στην αριθμητική τιμή των δυαδικών ακεραίων ή κλασμάτων. Θεωρώντας δυαδικά κλάσματα, όπως συνηθίζεται στους μετατροπείς σήματος, η κωδική λέξη [b0, b1 bn] έχει τιμή: 1 2 n x ( 1) b0 ( b1 2 b b n 2 ) 2.2. ΠΑΡAΜΕΤΡΟΙ ΑΠOΔΟΣΗΣ ΜΕΤΑΤΡΟΠEΩΝ A/D Στην ενότητα αυτή παρατίθενται οι σημαντικότερες παράμετροι που καθορίζουν την καλή λειτουργία ενός ADC και οφείλονται κυρίως σε κατασκευαστικούς λόγους [2, 3]. Πριν όμως προχωρήσουμε στην παρουσίασή τους, καλό είναι να εξηγήσουμε τη μορφή της χαρακτηριστικής ενός ιδανικού μετατροπέα από αναλογικό σε ψηφιακό σήμα. Η χαρακτηριστική μεταφοράς ενός τέτοιου κυκλώματος ορίζεται από τη μέση των διαστημάτων (ή αλλιώς «σκαλοπατιών») κβάντισης για κάθε μία ψηφιακή λέξη. Εικόνα 2.4: Χαρακτηριστική καμπύλη ενός ιδανικού 2bit A/D Resolution (ανάλυση): Ορίζεται ως ο αριθμός των διακριτών αναλογικών επιπέδων τάσης που αντιστοιχούν σε διαφορετικές ψηφιακές λέξεις. Επομένως, ένας μετατροπέας με N-bit resolution Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 7

19 Κεφάλαιο 2: Α/D μετατροπείς σήματος μπορεί να αναγνωρίσει 2 Ν διαφορετικά αναλογικά επίπεδα. Η ανάλυση δεν πρέπει να συγχέεται με την ακρίβεια του μετατροπέα. Αναφέρεται μόνο στο πλήθος των bits που διαθέτει. Offset Error: Είναι το λάθος που οφείλεται στην υπέρθεση μίας DC τάσης στην τάση εισόδου, με αποτέλεσμα ο μετατροπέας να μη δίνει μηδενική έξοδο για μηδενική τάση εισόδου. Σε έναν ιδανικό μετατροπέα, όπως αναφέρθηκε και στην ενότητα για τη διαδικασία κβαντισμού, μία τάση εισόδου ακριβώς q/2 (q: βήμα κβάντισης) μόλις θα προκαλέσει μία μετάβαση κώδικα από το μηδέν σε μία αρίθμηση. Οποιαδήποτε απόκλιση από αυτό καλείται offset error ή zero scale offset error. Το λάθος αυτό είναι θετικό ή αρνητικό όταν το πρώτο σημείο μετάβασης είναι ψηλότερα ή χαμηλότερα από το ιδανικό αντίστοιχα. Μαθηματικά εκφράζεται ως: E V off ( A/ D) LSB (2.8) VLSB 2 Εικόνα 2.5: Offset error Full Scale Error: Είναι το λάθος που παρατηρείται όταν ένας A/D έχει πάρει τη μέγιστη ψηφιακή τιμή παρόλο που η αναλογική είσοδος δεν έχει φτάσει ακόμα τη μέγιστη επιτρεπτή τιμή της. Το λάθος αυτό εκφράζεται σε LSB ή ως ποσοστό της πλήρους ιδανικής κλίμακας. Εικόνα 2.6: Full Scale Error Gain Error: Η κλίση της χαρακτηριστικής είναι διαφορετική από V ref /2 n. Η τάση αναφοράς που εισάγεται στο μετατροπέα δε Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 8

20 Κεφάλαιο 2: Α/D μετατροπείς σήματος μεταφέρεται στα ηλεκτρονικά κυκλώματα με λόγο 1:1. Είναι το ίδιο με το Full Scale Error, αν αφαιρέσουμε το offset σφάλμα. Το gain error εκφράζεται συνήθως σε LSB ή ως ποσοστό της πλήρους ιδανικής κλίμακας. Μαθηματικά εκφράζεται ως: E gain( A/ D) V1...1 V N ( ) (2 2) V V (2.9) LSB LSB Εικόνα 2.7: Gain Error Integral Non Linearity (INL):Αποτελεί ένα μέτρο της γραμμικότητας της χαρακτηριστικής μεταφοράς του μετατροπέα και ορίζεται σαν τη μέγιστη απόκλιση από μία ευθεία γραμμή, αφού έχουν αφαιρεθεί το offset και gain error. Τίθεται όμως το ερώτημα από ποια ευθεία γραμμή; Μία συντηρητική προσέγγιση είναι να χρησιμοποιήσουμε τα 2 ακραία σημεία της χαρακτηριστικής, για να χαράξουμε τη γραμμή αυτή. Μία εναλλακτική είναι να βρούμε τη best-fit ευθεία έτσι ώστε η μέγιστη απόκλιση ή η rms τιμή αυτής (mean square error) να ελαχιστοποιηθεί. Μερικές φορές ένας μετατροπέας καλείται x bit γραμμικός. Για παράδειγμα, ένας μετατροπέας με 10bit resolution και με INL 4LSB περιγράφεται και ως 8bit γραμμικός, επειδή τα 4LSB για τον 10bit μετατροπέα είναι ότι το 1LSB για τον οκτάμπιτο. Εικόνα 2.8: INL σε έναν 8bit A/D Differential Non Linearity(DNL): Ορίζεται σαν το μέγιστο λάθος που μπορεί να παρατηρηθεί από στάθμη σε στάθμη. Σε έναν ιδανικό μετατροπέα τα σημεία μετάβασης βρίσκονται ακριβώς σε απόσταση ενός LSB. Η απόκλιση από το 1 LSB κατά τη μετάβαση από τη μία ψηφιακή λέξη στην αμέσως επόμενη καλείται DNL. Παραδείγματος χάριν, σε έναν 8 bit A/D μετατροπέα, αυτές οι αλλαγές χωρίζονται η Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 9

21 Κεφάλαιο 2: Α/D μετατροπείς σήματος μία από την άλλη από1 LSB, ή1/256 βήματα. Το DNL μπορεί να διευκρινιστεί χρησιμοποιώντας το σχήμα σχ6. Κάθε βήμα εισαγωγής πρέπει να είναι ακριβώς 1/8 της μέγιστης τιμής εισόδου. Η πρώτη μετάβαση κώδικα(από000 σε001) προκαλείται από μια αλλαγή εισαγωγής τάσης FS/8 (250mV με τάσηfs 2 Volt ), όπουfs είναι η μέγιστη τάση εισόδου. Αυτό είναι ακριβώς όπως πρέπει να είναι. Η δεύτερη μετάβαση, από 001 σε 010, έχει μια τάση εισαγωγής που είναι 1.2 LSB, είναι μεγαλύτερη κατά 0.2 LSB. Η τρίτη μετάβαση είναι ακριβώς το σωστό μέγεθος. Η ψηφιακή λέξη εξόδου παραμένει σταθερή όταν αλλάζει η τάση εισαγωγής από 1000mV σε 1500mV και ο κώδικας100 δεν μπορεί ποτέ να εμφανιστεί στην έξοδο (Missing Code ). Για να αποφύγουμε την μη εμφάνιση κάποιων κωδικών, πρέπει τοdnl να είναι μικρότερο από1 LSB Εικόνα 2.9: DNL 8bit A/D Monotonicity: Ένας A/D μετατροπέας είναι μονοτονικός εφ όσον η έξοδός του πάντα αυξάνεται καθώς αυξάνεται η τάση εισόδου. Ας σημειωθεί ότι ένας μονοτονικός A/D έχει INL μικρότερο από μισό LSB και DNL μικρότερο από 0.5LSB. Ωστόσο, πολλοί μονοτονικοί ADC που έχουν μέγιστο DNL πάνω από 1LSB. Missing Codes: Σαν missing codes (χαμένοι κώδικες) ορίζονται οι ψηφιακές λέξεις που δεν εμφανίζονται ποτέ στην έξοδο. Εικόνα 2.10: Missing code 010 Conversion Time: Είναι ο χρόνος που απαιτείται για μία μετατροπή τάσης. Ας σημειωθεί ότι μερικοί μετατροπείς απαιτούν να μη μεταβάλλεται η τάση εισόδου περισσότερο από 0.5LSB κατά τη διάρκεια της μετατροπής. Επιπλέον, είναι αξιοσημείωτο ότι οι pipeline Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 10

22 Κεφάλαιο 2: Α/D μετατροπείς σήματος μετατροπείς έχουν πολύ μεγάλη καθυστέρηση μεταξύ εισόδου και εξόδου, παρόλο που ο χρόνος μετατροπής είναι πολύ μικρότερος. Dynamic Range: Ως δυναμική περιοχή ενός A/D ορίζεται ο λόγος της RMS τιμής ενός ημιτόνου προς την RMS τιμή του θορύβου κβαντισμού συν την παραμόρφωση. bits Vin ( rms) VREF / (2 2) 2 VLSB / log( ) 20log( ) 6.02bits 1.76db V V / ( 12) V / 12 (2.10) q( rms) LSB LSB Effective Number of Bits(ENOB): εκφράζει την πραγματική ακρίβεια ενός A/D ή D/A σε bits ανάλογα με το SNR που θα παρουσιάζαν αν ήταν ιδανικοί: SNR 1.76 ENOB (2.11) 6.02 Accuracy(ακρίβεια): Χωρίζεται σε απόλυτη (absolute) και σχετική (relative). Ως absolute accuracy ορίζεται η διαφορά μεταξύ της αναμενόμενης (ιδανικής) και της πραγματικής απόκρισης. Περιλαμβάνει τα offset, gain και linearity errors. Ως σχετική ορίζεται η ακρίβεια, αφού προηγουμένως έχουν αφαιρεθεί τα offset και gain errors. Στη βιβλιογραφία αναφέρεται επίσης και ως maximum integral nonlinearity error. Η ακρίβεια εκφράζεται συνήθως ως ποσοστό λάθους της πλήρους τιμής (full scale), ως αριθμός ενεργών bits (ENOB) ή σαν κλάσμα του ενός LSB. Για παράδειγμα, ένας μετατροπέας με 12bit accuracy σημαίνει ότι το λάθος του είναι λιγότερο από τη full scale τιμή του διαιρεμένη με Ας σημειώσουμε ότι ένας μετατροπέας μπορεί να έχει 12bit resolution με 10bit accuracy ή 10bit resolution με 12bit accuracy. Ακρίβεια μεγαλύτερη από την ανάλυση, δηλώνει ότι η χαρακτηριστική του μετατροπέα είναι πολύ ακριβής ( με μεγαλύτερη ακρίβεια απ ότι τα bits του resolution) 2.3. ΑΡΧΙΤΕΚΤΟΝΙΚΕΣ ΓΙΑ A/D ΜΕΤΑΤΡΟΠΕΙΣ Dual Slope A/D converter Ο μετατροπέας αυτός είναι μία δημοφιλής προσέγγιση για εφαρμογές που απαιτούν υψηλή ακρίβεια μετατροπής σε αργά μεταβαλλόμενα σήματα [4]. Παρουσιάζει χαμηλό offset και gain error και υψηλή γραμμικότητα κατά τη λειτουργία του. Επιπλέον, η υλοποίησή του απαιτεί κυκλώματα μικρής πολυπλοκότητας. Ένα ακόμα πλεονέκτημά του είναι η δυνατότητα να εξαλείφει συγκεκριμένες συχνότητες και τις αρμονικές τους, χαρακτηριστικό ιδιαίτερα σημαντικό για μετρήσεις όπου εισέρχεται power line noise (θόρυβος από τη γραμμή τροφοδοσίας) των 50Hz. Τέτοιοι μετατροπείς χρησιμοποιούνται συχνά σε μετρητικά συστήματα ακριβείας όπως βολτόμετρα ή αμπερόμετρα [4]. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 11

23 Κεφάλαιο 2: Α/D μετατροπείς σήματος Εικόνα 2.11: σχηματικό διάγραμμα Dual Slope ADC Στην Εικόνα 2.11 φαίνεται ένας Dual Slope A/D Converter. Τα βασικά στοιχεία που τον αποτελούν είναι ο ολοκληρωτής(χ2) πού ολοκληρώνει τις τάσεις εισόδου Vin ή -V REF, ο συγκριτής (Χ3) και ο N bit απαριθμητής(χ5). Υποθέτουμε αρχικά ότι το σύστημα έχει βρεθεί στην κατάσταση ηρεμίας που ορίζεται ως εξής: (X4) SR-FF Q=1 (X6) Ο διακόπτης είναι στο κάτω μέρος τροφοδοτώντας την αντίσταση εισόδουr1 του ολοκληρωτή με μία σταθερή αρνητική τάση(-v REF ) (TP1) Η τάση εξόδου του ολοκληρωτή δεσμεύεται στα+0.7 V, αφού η δίοδοςd1 άγει. (ΤΡ2) Η τάση εξόδου του συγκριτή (Χ3) είναι(high) (ΤΡ3) Η έξοδος της πύλης OR είναι(high) Την χρονική στιγμή(τ=0) (βλ. Σχ. 2) ενεργοποιείται(high) το σήμα SOC (Start Of Conversion) και αρχίζει η διαδικασία της μετατροπής. Το SF-FF πηγαίνει σε κατάσταση (Low) και ο διακόπτης(χ6) ενώνει την είσοδο του ολοκληρωτή με τη θετική τάση V in. Η έξοδος του ολοκληρωτή κατεβαίνει με ρυθμό που εξαρτάται από την τάση V in : dv TP 1 V in (2.12) dt R11 C Τη χρονική στιγμή(τ=1) η τάση εξόδου του ολοκληρωτή γίνεται ελάχιστα αρνητική και η έξοδος του συγκριτή πηγαίνει στο (Low). Επιπλέον, ο απαριθμητής αρχίζει να μετρά προς τα πάνω. Τη χρονική στιγμή(τ=2) ο απαριθμητής ολοκληρώνει την απαρίθμηση 2Ν παλμών μηδενίζοντας το περιεχόμενό του και ενεργοποιώντας για έναν κύκλο ρολογιού DCLK1 την έξοδοtc (Terminal Count). Αυτό έχει σαν αποτέλεσμα το SR- FF να αλλάξει κατάσταση και να πάει στο (High). Έτσι τώρα ο ολοκληρωτής θα ολοκληρώνει μία αρνητική τάση και θα κινείται προς θετικές τάσεις με σταθερό ρυθμό: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 12

24 Κεφάλαιο 2: Α/D μετατροπείς σήματος dv dt V V V TP1 T12 T 23 V Vref R11 C Vin 2 R11 C F Vref R11 C K 2 in ref N Τη χρονική στιγμή(τ=3) η τάση εξόδου του ολοκληρωτή γίνεται ελάχιστα θετική και η έξοδος του συγκριτή πηγαίνει στο(high). Έτσι ο απαριθμητής σταματάει τη μέτρηση. N ref K F ref (2.13) Εικόνα 2.12: Κυματομορφές στα διάφορα σημεία του Dual Slope ADC Στο χρονικό διάστημα από(τ=1) μέχρι(τ=2) η τάση του ολοκληρωτή κατέβαινε με σταθερό ρυθμό. Αλλά το χρονικό διάστημα αυτό είναι σταθερό και εξαρτάται από τη συχνότητα του ρολογιού και από τον αριθμό των παλμών(2 Ν ) που μέτρησε ο απαριθμητής σ' αυτό το χρονικό διάστημα. Έτσι μπορούμε να υπολογίσουμε την μεταβολή της τάσης που είχαμε στο χρονικό διάστημα από(τ=1) μέχρι(τ=2): N Vin 2 V T12 R11 C F (2.14) Στο χρονικό διάστημα από(τ=2) μέχρι(τ=3) η τάση του ολοκληρωτή ανέβαινε με σταθερό ρυθμό. Αλλά το χρονικό διάστημα αυτό εξαρτάται από την συχνότητα του ρολογιού και από τον αριθμό των παλμών(κ) που μέτρησε ο απαριθμητής σ' αυτό το χρονικό διάστημα. Έτσι μπορούμε να υπολογίσουμε την μεταβολή της τάσης που είχαμε στο χρονικό διάστημα από(τ=2) μέχρι(τ=3): Vref K V T 23 R11 C F (2.15) Παρατηρούμε ότι η μεταβολή της τάσης του ολοκληρωτή σ' αυτά δύο χρονικά διαστήματα είναι ίδια και συνεπώς μπορούμε να γράψουμε: K Vin Vref (2.16) N 2 ref ref Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 13

25 Κεφάλαιο 2: Α/D μετατροπείς σήματος Βλέπουμε επιπλέον ότι η τιμή Κ που είναι αποθηκευμένη στον απαριθμητή για όλο το χρονικό διάστημα που το σήμα EOC (End of Conversion) είναι (High) είναι ανάλογη της τάσης εισόδου και δεν εξαρτάται από τη σταθερά του ολοκληρωτή (R1C1). Η τιμή της σταθεράς χρόνου του ολοκληρωτή ορίζεται με κριτήριο τη μέγιστη διακύμανση της τάσης εξόδου του και είναι: N Vref 2 RC 11 V F (2.17) Η ψηφιακή τιμή Κ είναι ανάλογη της τάσης εισόδου του A/D και της ακρίβειας μέτρησης του A/D. Η ακρίβεια μέτρησης στο συγκεκριμένο παράδειγμα είναι: 1 1 Vref 5V mv (2.18) N Ο χρόνος μετατροπής της αναλογικής τάσης σε ψηφιακή τιμή εξαρτάται από την τιμή της τάσης εισόδου. Όσο μεγαλύτερη είναι η τάση εισόδου, τόσο μεγαλύτερος είναι ο απαιτούμενος χρόνος για τη μετατροπή. Ο χρόνος μετατροπής (conversion time) χωρίζεται σε δύο μέρη: στον σταθερό χρόνο ολοκλήρωσης της τάσης εισόδου και στο μεταβλητό χρόνο ολοκλήρωσης της σταθερής τάσης αναφοράς(v REF ). Ο χρόνος μετατροπής δίνεται από την σχέση: 1 1 Vref 5V mv (2.19) N Η ακρίβεια της μετατροπής εξαρτάται από την ποιότητα του ολοκληρωτή. Το ρεύμα διαρροής στον τελεστικό ενισχυτή και στον πυκνωτή του ολοκληρωτή πρέπει να είναι αμελητέα. Γι' αυτό πρέπει να επιλεγεί τελεστικός ενισχυτής με διαφορικό ζεύγος εισόδου JFET ή MOSRET και πυκνωτής πολύ καλής ποιότητας. Σημαντικότατο σφάλμα στη μετατροπή επιφέρει η τάση εκτροπής εισόδου Vos του τελεστικού ενισχυτή. ( ) N Vin Vin V V os N os Vin V ref Kerr 2 2 (2.20) Vref Vref V os Vref ( Vref Vos ) Από την παραπάνω σχέση βλέπουμε ότι το σφάλμα μετατροπής αυξάνεται με την τάση εισόδου και το μέγιστο σφάλμα είναι: N 2V os N 2V os Kerr 2 2 (2.21) Vref V os V ref Είναι προφανές ότι το λάθος που εισάγεται στην μέτρηση θα πρέπει να είναι μικρότερο της μονάδος και συνεπώς μπορούμε να βρούμε με βάση τον αριθμό των bits που απαιτούνται για τον A/D converter την μέγιστη επιτρεπτή τιμή για το Vos τελεστικού ενισχυτή του ολοκληρωτή: Vref Vos (2.22) N1 2 Όπως προαναφέραμε, ο συγκεκριμένος A/D converter έχει τη δυνατότητα να δώσει μεγάλη ακρίβεια μετατροπής και χρησιμοποιείται σε εφαρμογές όπου η προς μετατροπή τάση αλλάζει αργά στον χρόνο. Επιπλέον έχει το πλεονέκτημα να ολοκληρώνει το θόρυβο που υπερτίθεται στο χρήσιμο σήμα και να τον απορρίπτει. max ref Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 14

26 Κεφάλαιο 2: Α/D μετατροπείς σήματος Ειδικά οι συχνότητες που έχουν περίοδο πολλαπλάσια του χρόνου ολοκλήρωσης της τάσης εισόδου απορρίπτονται ολικά αφού το ολοκλήρωμα του ημιτόνου σε μία περίοδο είναι0. Εικόνα 2.13: Απόρριψη σε db της τάσης εισόδου συναρτήσει της συχνότητας εισόδου. Η περίοδος ολοκλήρωσης είναι 0.1 Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 15

27 Κεφάλαιο 2: Α/D μετατροπείς σήματος Tracking A/D converter Ένας σχεδιασμός που ανταποκρίνεται αρκετά γρήγορα σε μικρές μεταβολές του σήματος εισόδου είναι ο tracking ADC [4]. Αν και απλός στην υλοποίησή του, η απόδοση εξαρτάται σημαντικά από την ποιότητα του Digital to Analog μετατροπέα που περιλαμβάνει και από τα χαρακτηριστικά του συγκριτή (comparator). Στο παρακάτω σχήμα φαίνεται το σχηματικό διάγραμμα ενός τέτοιου μετατροπέα: Εικόνα 2.14: σχηματικό διάγραμμα ενός tracking A/D converter Όπως φαίνεται από το σχήμα, αποτελείται από έναν Up/Down Counter, ένα συγκριτή και έναν D/A Ladder. Η λειτουργία του βασίζεται στην γραμμική σύγκλιση της τιμής του απαριθμητή και συνεπώς και της τάσης εξόδου του D/A Ladder στην τάση εισόδου. Έτσι ή έξοδος του συγκριτή δίνει εντολή στον απαριθμητή να μετρήσει προς τα πάνω ή κάτω, ανάλογα με την τάση εισόδου στον A/D μετατροπέα. Η ταχύτητα σύγκλισης στην τάση εισόδου εξαρτάται από την συχνότητα του ρολογιού του απαριθμητή και από τον αριθμό των bits του απαριθμητή και συνεπώς και του D/A Ladder. Για να μπορεί ο μετατροπέας να παρακολουθεί την τάση εισόδου θα πρέπει αυτή να έχει ρυθμό αλλαγής μικρότερο ή το πολύ ίσο με αυτόν που μπορεί να πετύχει ο μετατροπέας. Ο ρυθμός αλλαγής τάσης του μετατροπέα είναι: dv Vfs Fclk (2.23) N dt 2 Συνεπώς, η μέγιστη συχνότητα εισόδου θα είναι: Fclk Fin MAX N 2 Στο σημείο αυτό πρέπει να τονιστεί ότι η μέγιστη συχνότητα εισόδου που δίνεται από την παραπάνω εξίσωση ισχύει για πλάτος ημιτονικής εισόδου V FS peak to peak. Είναι προφανές ότι ο μετατροπέας μπορεί να δεχθεί και μεγαλύτερες συχνότητες στην είσοδό του και να τις μετατρέψει επιτυχώς αρκεί η παράγωγος της τάσης εισόδου να είναι μικρότερη από την παράγωγο της μεταβολής της τάσης του D/A ladder. Έτσι ο μετατροπέας μπορεί να μετατρέψει επιτυχώς διπλάσια συχνότητα από την μέγιστη, αρκεί το πλάτος της είναι μικρότερο από V FS /2. Στο Σχ. 7 δείχνεται η λειτουργία του μετατροπέα. Παρατηρήστε ότι ο μετατροπέας στην αρχή προσπαθεί να προσεγγίσει την τάση εισόδου αυξάνοντας την τιμή του απαριθμητή γραμμικά. Όταν η τάση εισόδου προσεγγιστεί με ακρίβεια ενός Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 16 (2.24)

28 Κεφάλαιο 2: Α/D μετατροπείς σήματος bit τότε ο απαριθμητής κινείται πάνω κάτω προσεγγίζοντας την τάση εισόδου σε κάθε παλμό του ρολογιού. Έτσι διαπιστώνεται ότι η ταχύτητα μετατροπής του Tracking A/D μετατροπέα είναι από τις μεγαλύτερες που μπορούμε να συναντήσουμε. Εικόνα 2.15: Προσέγγιση της τάσης εισόδου. Παρατηρούμε ότι κατά τη γραμμική προσέγγιση από το μηδέν έως ότου συναντήσει για πρώτη φορά την αναλογική τάση εισόδου, η σύγκλιση αργεί Εικόνα 2.16: Μεγέθυνση στο σημείο προσέγγισης της τάσης εισόδου Στο Σχ. 2.1 δείχνεται λεπτομερώς ο τρόπος προσέγγισης της τάσης εισόδου. Παρατηρήστε ότι το μέγιστο λάθος μετατροπής είναι μόνο 1bit. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 17

29 Κεφάλαιο 2: Α/D μετατροπείς σήματος Successive Approximation A/D Converter Αποτελεί μία από τις πιο γνωστές αρχιτεκτονικές σύγχρονων A/D μετατροπέων εξαιτίας της σχετικά γρήγορης ταχύτητας μετατροπής και της μέτριας πολυπλοκότητας των κυκλωμάτων που απαιτούνται [4]. Μερικά από τα σημαντικότερα πλεονεκτήματα του successive approximation ADC είναι: Υψηλή ταχύτητα και αξιοπιστία Μέτρια ακρίβεια μετατροπής (accuracy) Καλό trade-off (συμβιβασμός) μεταξύ ταχύτητας και κόστους παραγωγής Έχει τη δυνατότητα να παράγει το ψηφιακό αποτέλεσμα σειριακά στην έξοδο(ένα bit τη φορά ) Κάποια από τα μειονεκτήματά του είναι: Για εφαρμογές που απαιτούν υψηλότερη ακρίβεια, ο μετατροπέας γίνεται πιο αργός Η ταχύτητα στους εμπορικούς μετατροπείς της κατηγορίας αυτής περιορίζεται συνήθως περίπου στα 5ΜSps (Mega Samples per second) O μετατροπέας αυτής της κατηγορίας ακολουθεί τη μέθοδο διαδοχικών προσεγγίσεων για να προσεγγίσει την τάση εισόδου με τον ελάχιστο αριθμό βημάτων. Η μέθοδος αυτή ακολουθεί ουσιαστικά τον αλγόριθμο δυαδικής αναζήτησης (binary search), οπότε στο παρόν σημείο καλό είναι να παρουσιάσουμε τον αλγόριθμο αναζήτησης μέσω ενός παιχνιδιού όπου ο παίχτης καλείται να μαντέψει έναν τυχαίο ακέραιο μεταξύ 1 και 128. Ο παίχτης έχει το δικαίωμα να θέτει ερωτήσεις που δέχονται ως απάντηση μόνο «ναι» ή «όχι». Έτσι η πρώτη ερώτηση που θα έκανε κανείς, ώστε να φτάσει γρηγορότερα στο σωστό αριθμό είναι: «Είναι μεγαλύτερος από 64;», αφού το 64 είναι το μισό του 128, οπότε απευθείας αποκλείει τις μισές επιλογές. Αν η απάντηση που έλαβε ήταν ναι, τότε η δεύτερη ερώτηση θα είναι, αν ο αριθμός υπερβαίνει το 96 (96=64+64/2). Ωστόσο, αν η πρώτη απάντηση ήταν αρνητική, τότε η δεύτερη ερώτηση είναι, αν ο αριθμός είναι μεγαλύτερος του 32 (32=64-64/2). Η τρίτη ερώτηση διαιρεί ξανά το χώρο των πιθανών απαντήσεων σε δύο και η διαδικασία επαναλαμβάνεται, ώσπου να φτάσουμε στο ζητούμενο τυχαίο αριθμό. Γενικά, ο αλγόριθμος δυαδικής αναζήτησης ακολουθεί ένα δυαδικό δέντρο και η ζητούμενη πληροφορία μπορεί να βρεθεί σε N βήματα για ένα δοσμένο σετ πληροφοριών μεγέθους 2 Ν. Ο successive approximation A/D μετατροπέας εφαρμόζει τον παραπάνω αλγόριθμο, προκειμένου να βρει την πλησιέστερη ψηφιακή λέξη που αντιστοιχεί στην αναλογική τάση εισόδου. Συγκεκριμένα, κατά την πρώτη φάση (μετά το reset) το MSΒ, b 1, καθορίζεται. Στη δεύτερη φάση καθορίζεται το δεύτερο πιο σημαντικό ψηφίο και η διαδικασία συνεχίζεται μέχρι να καθοριστούν και τα Ν bits της εξόδου. Έτσι, ο συγκεκριμένος μετατροπέας χρειάζεται N κύκλους ρολογιού για να εκτελέσει επιτυχώς μία μετατροπή των N bits. Παρακάτω παρουσιάζεται ένα διάγραμμα ροής της μεθόδου διαδοχικών προσεγγίσεων για μία μετατροπή με πρόσημο (signed conversion), δηλαδή που δέχεται προσημασμένη τάση εισόδου. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 18

30 Κεφάλαιο 2: Α/D μετατροπείς σήματος Εικόνα 2.17: διάγραμμα ροής για τη μέθοδο διαδοχικών προσεγγίσεων. Η λέξη εξόδου δίνεται σε offset binary format και το σήμα εισόδου κυμαίνεται μεταξύ Vref Το μπλοκ διάγραμμα για ένα μονοπολικό (βγάζει έξοδο μόνο μίας πολικότητας) successive approximation A/D φαίνεται στο παρακάτω σχήμα. Ο καταχωρητής διαδοχικών προσεγγίσεων ή Successive Approximation Register (SAR) και η λογική ελέγχου είναι πλήρως ψηφιακά και υλοποιούν τον αλγόριθμο δυαδικής αναζήτησης. Στο τέλος της μετατροπής, η ψηφιακή τιμή στον SAR έχει ως αποτέλεσμα η τάση V D/A να βρίσκεται μεταξύ 0.5V LSB του σήματος εισόδου. Σύμφωνα με αυτή την αρχιτεκτονική ο D/A μετατροπέας καθορίζει την ακρίβεια και την ταχύτητα του ADC. Ένα κύκλωμα συγκράτησης ή αλλιώς Sample and Hold (S/H) απαιτείται, για να κρατά σταθερή την τάση εισόδου κατά τη διάρκεια της μετατροπής. Εικόνα 2.18: Ένας Successive Approximation A/D βασισμένος σε έναν DAC Επειδή ο συγκεκριμένος τύπος ADC είναι ιδιαίτερα δημοφιλής στην αγορά, αξίζει να δούμε ένα αναλυτικό παράδειγμα ενός 8bit τέτοιου μετατροπέα. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 19

31 Κεφάλαιο 2: Α/D μετατροπείς σήματος Εικόνα 2.19: ένας Successive Approximation A/D των 8bit ΟA/D μετατροπέας αποτελείται από τον καταχωρητή διαδοχικών προσεγγίσεων (Successive Approximation Register), τον D/A Ladder, τον συγκριτή τάσης και το σύστημα χρονισμού. Επιπλέον ο A/D μπορεί να διαθέτει και το σύστημα σειριακής εξόδου. Όπως αναφέραμε, μέθοδος των διαδοχικών προσεγγίσεων προσεγγίζει στον ελάχιστο χρόνο την τιμή της τάσης εισόδου αφού απαιτούνται Ν συγκρίσεις (όπου Ν ο αριθμός των FF του SAR). Ο χρόνος που απαιτείται για κάθε σύγκριση εξαρτάται από την ταχύτητα του συγκριτή που είναι ιδιαίτερα χαμηλή όταν πρόκειται να συγκρίνει δύο τάσεις που η διαφορά τους είναι μικρή. Γι' αυτό πρέπει να δίδεται στον συγκριτή ο απαραίτητος χρόνος για να συγκρίνει τις δύο τάσεις εισόδου. Η ελάχιστη διαφορά τάσης που πρέπει να συγκρίνει ο συγκριτής είναι V FS /2 Ν (όπου V FS η μέγιστη τάση εισόδου του συγκριτή). Είναι προφανές ότι όσο περισσότερα bits έχει o SAR τόσο μικρότερη θα είναι η τάση σύγκρισης και συνεπώς τόσο περισσότερο θα αργήσει ο συγκριτής Το κύτταρο του SAR Εικόνα 2.20: το κύτταρο του SAR Το κύτταρο του SAR αποτελείται από ένα JK-FF και τρεις πύλες AND. Το κύτταρο έχει έξι εισόδους και τρεις εξόδους. Η είσοδος CLK ενεργοποιείται στην πίπτουσα παρυφή και τροποποιεί κατάλληλα την έξοδο του FF ανάλογα με τις καταστάσεις των J και K. Η είσοδος SET χρησιμοποιείται για να θέσει το MSB FF ασύγχρονα στην αρχικοποίηση του SAR. Η είσοδος RESET χρησιμοποιείται για να καθαρίσει τα υπόλοιπα LSBits των FFs ασύγχρονα στην αρχικοποίηση του SAR. Έτσι κατά την αρχικοποίηση ο SAR τίθεται στην τιμή 2 Ν-1, όπου Ν ο αριθμός των bits που διαθέτει. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 20

32 Κεφάλαιο 2: Α/D μετατροπείς σήματος Η είσοδος COMP πληροφορεί το κύτταρο για την στάθμη της τάσης εισόδου του A/D σε σχέση με την τάση του D/A Ladder. Η είσοδος COMP είναι High όταν η τάση εξόδου του Ladder είναι μεγαλύτερη από την τάση εισόδου. Η είσοδος COMP θέτει την είσοδο Κ του FF σε High, υποχρεώνοντάς το να καθαριστεί όταν η είσοδος COMP είναι High και το FF είναι σε κατάσταση High και τα λιγότερο σημαντικά FF είναι σε κατάσταση Low (έξοδος Ρ3, είσοδος Ρ4). Η είσοδος Ρ1 οδηγείται από την έξοδο Ρ3 του προηγούμενου(ms) κυττάρου. Η είσοδος Ρ4 οδηγείται από την έξοδο Ρ2 του επόμενου(ls) κυττάρου. Η έξοδος Ρ3 είναι High όταν το FF του κύτταρου είναι High και όλα τα λιγότερο σημαντικά FF είναι Low. Όταν η έξοδος Ρ3 είναι High το αμέσως λιγότερο σημαντικό FF θα τεθεί στον επόμενο κύκλο του CLK και το τρέχον FF θα καθαριστεί εφ' όσον η είσοδος COMP είναι High, δηλαδή η αναλογική έξοδος του Ladder είναι μεγαλύτερη από την αναλογική είσοδο του A/D. Έτσι το πρώτο(msb) κύτταρο του SAR πρέπει να έχει την είσοδο Ρ1 στο Low και την είσοδο SET στο Start of Conversion (SOC). Τα υπόλοιπα κύτταρα του SAR έχουν την είσοδο RESET συνδεδεμένη με το σήμα SOC. Η σύνδεση των υπολοίπων σημάτων είναι Cascade. Κάθε κύτταρο ακολουθεί τους τρεις παρακάτω απλούς κανόνες. I. Κάθε κύτταρο πηγαίνει στην κατάσταση High όταν: όλα τα επόμενα λιγότερο σημαντικά κύτταρα είναι Low και το αμέσως προηγούμενο έχει τεθεί. Μόνο το πρώτο κύτταρο πηγαίνει στην κατάσταση High με τον παλμό SOC II. Β) Κάθε κύτταρο(συμπεριλαμβανομένου και του πρώτου) πηγαίνουν στην κατάσταση Low όταν: το κύτταρο είναι σε κατάσταση High και το σήμα VCOMP είναι High και όλα τα επόμενα λιγότερο σημαντικά κύτταρα είναι Low III. Όταν έρχεται ο παλμός SOC τότε το πρώτο κύτταρο τίθεται σε High και όλα τα υπόλοιπα τίθενται σε Low Η λειτουργία του Α/D Στο Σχ δείχνεται η εξομοίωση του A/D converter. Η κυματομορφή V(Vcomp) είναι η τάση που παράγεται από τον ενισχυτήopamp1 και η τάση V(Vin) είναι η τάση εισόδου στον A/D converter. Επιπλέον δείχνονται οι ψηφιακά σήματα CLK, που είναι το ρολόι του converter, το DCOMP, που είναι η έξοδος του συγκριτή (OpAmp2), το SOC και η ψηφιακή έξοδος του A/D. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 21

33 Κεφάλαιο 2: Α/D μετατροπείς σήματος Εικόνα 2.21: εξομοίωση του A/D Στο Σχ δείχνεται η μεγέθυνση του Σχ. 11 στην περιοχή από51.2μs έως55μs. Αξίζει να παρατηρήσουμε τον τρόπο σύγκλισης του μετατροπέα. O παλμός SOC θέτει τον SAR στην κατάσταση 128 και ο D/A Ladder έχει μετά από λίγο στην έξοδό του2.5v. Ο συγκριτής (DCOMP) έχει έξοδο Low αφού η τάση εισόδου είναι μεγαλύτερη. Έτσι ο πρώτος παλμός ρολογιού θέτει στην πίπτουσα παρυφή του τον SAR στο 192 ανεβάζοντας την έξοδο του Ladder στα 3.75V. Εικόνα 2.22: λεπτομέρεια της λειτουργίας του A/D Συνεχίζοντας, ο A/D με διαδοχικές προσεγγίσεις υπολογίζει την τάση εισόδου. Στον παρακάτω πίνακα δείχνεται η διαδικασία του που ακολουθεί το Σχ. 12. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 22

34 Κεφάλαιο 2: Α/D μετατροπείς σήματος Ας σημειωθεί ότι το ελάχιστο βήμα που μπορεί να αλλάξει την τάση του ο Ladder είναι 0, V (5V/256). Παρατηρούμε επιπλέον ότι η ψηφιακή έξοδος DCOMP αργεί σημαντικά να συγκρίνει την τάση εισόδου με την τάση του Ladder όταν η έξοδος του SAR είναι 252 και 249. Η αιτία της καθυστέρησης αυτής είναι η μικρή διαφορά τάσης στις εισόδους του συγκριτή. Στο Σχ. 13 δείχνονται σε μεγέθυνση οι δύο τάσεις εισόδου στον συγκριτή καθώς και η αναλογική έξοδος του συγκριτή. Μπορούμε να δούμε ότι ο ρυθμός εξόδου του συγκριτή εξαρτάται σημαντικά από τη διαφορά τάσης των δύο εισόδων. Εικόνα 2.23: Η ταχύτητα του συγκριτή V(DCOMP) εξαρτάται από τη διαφορά των τάσεων που συγκρίνει Υπολογισμός της συχνότητας εισόδου στονa/d Ένα άλλο αλλά εξίσου σημαντικό πρόβλημα διαπιστώνεται στο Σχ στην περιοχή 6.5μS έως 10μS. Βλέπουμε ότι ο A/D δεν συγκλίνει στην τιμή της τάσης εισόδου. Το γεγονός αυτό οφείλεται στον μεγάλο ρυθμό αλλαγής της τάσης εισόδου. Στο Σχ βλέπουμε μεγεθυσμένη την περιοχή 6.5μS έως 10μS. Μπορούμε να διαπιστώσουμε ότι ο ρυθμός αλλαγής της τάσης εισόδου είναι της τάξης των 0,0625V/μS. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 23

35 Κεφάλαιο 2: Α/D μετατροπείς σήματος Εικόνα 2.24: συμπεριφορά του A/D για είσοδο με υψηλό ρυθμό αλλαγής ΟA/D όμως απαιτεί 3,2μS για να κάνει μία μετατροπή και κατά τη διάρκεια της μετατροπής η τάση εισόδου πρέπει να μείνει σταθερή, ή στην χειρότερη περίπτωση μπορεί να αλλάξει λιγότερο από0, v(5v/256). Είναι προφανές ότι το γεγονός αυτό περιορίζει σημαντικά τη μέγιστη συχνότητα εισόδου σ' έναν A/D. Η μέγιστη συχνότητα εισόδου μπορεί να υπολογιστεί εξισώνοντας την παράγωγο της μέγιστης μεταβολής της εισόδου με τη μέγιστη ανεκτή μεταβολή κατά την διάρκεια μίας μετατροπής(ct): d( Vfs sin(2 Ft)) Vfs 1 1 F (2.25) N N1 dt 2 Ct 2 Ct Έτσι για να λειτουργήσει καλά ο A/D του παραδείγματος πρέπει η συχνότητα εισόδου να είναι μικρότερη από 194Hz. Αν χρησιμοποιηθεί στην είσοδο του A/D ένα S&H τότε η μέγιστη συχνότητα δειγματοληψίας του A/D καθορίζεται από το κριτήριο Nyquist και είναι 1 F khz, δηλαδή 2 Ν π μεγαλύτερη από αυτήν χωρίς τον S&H. Είναι 23.2s προφανές ότι η χρήση του S&H επιτρέπει την καλή λειτουργία του A/D και για τον λόγο αυτό οι σύγχρονοι A/Ds σε ολοκληρωμένη μορφή εμπεριέχουν και τον S&H Ο Ladder με αντιστάσεις[4] Στο Σχ φαίνεται ένας 3 bit Ladder. Για να υπολογίσουμε τη συνεισφορά των εξόδων Q[2..0] εφαρμόζουμε το θεώρημα της επαλληλίας. Εικόνα 2.25: ένας 3bit ladder Το δικτύωμα του ladder μπορεί να απλοποιηθεί όπως στο Σχ για να υπολογισθεί η συνεισφορά της εισόδουq2. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 24

36 Κεφάλαιο 2: Α/D μετατροπείς σήματος Εικόνα 2.26: απλοποιημένο κύκλωμα για την εύρεση της συνεισφοράς της εισόδου Q2 στην έξοδο Vo Παρατηρούμε ότι στο κύκλωμα του παραπάνω σχήματος υπάρχουν μόνο οι αντιστάσεις R1, R2 και R7 ενώ όλες οι άλλες έχουν αντικατασταθεί με μία αντίσταση 2Κ. Είναι εύκολο να βρούμε ότι ο συνδυασμός των άλλων αντιστάσεων στο σημείοv1 παρουσιάζει αντίσταση2κ. Με βάση το κύκλωμα του βρίσκουμε ότι η τάσηv1 θα είναιv1 V Q 2 και συνεπώς η τάση Vo θα είναι Vo V1 VQ Το δικτύωμα του ladder μπορεί τώρα να απλοποιηθεί για να υπολογισθεί η συνεισφορά της εισόδουq1. Εικόνα 2.27: απλοποιημένο κύκλωμα για την εύρεση της συνεισφοράς της εισόδου Q1 στην έξοδο Vo Παρατηρούμε ότι στο παραπάνω κύκλωμα υπάρχουν μόνο οι αντιστάσεις R1, R2, R3, R7 και R8 ενώ όλες οι άλλες έχουν αντικατασταθεί με μία αντίσταση2κ. Είναι εύκολο να βρούμε ότι ο συνδυασμός των άλλων αντιστάσεων στο σημείοv2 παρουσιάζει αντίσταση2κ. Με βάση το κύκλωμα του βρίσκουμε ότι η τάσηv2 θα 1 είναι: V2 V Q 1. Συνεπώς η τάση V1 θα είναι V1 V V Q. Άρα τελικά η Vo V1 VQ 1. Με άλλα λόγια, η συνεισφορά της εισόδουq1 είναι η μισή από αυτή της εισόδουq2. Τέλος, δικτύωμα του ladder μπορεί να απλοποιηθεί όπως προηγουμένως για να υπολογισθεί η συνεισφορά της εισόδουq0. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 25

37 Κεφάλαιο 2: Α/D μετατροπείς σήματος Εικόνα 2.28: απλοποιημένο κύκλωμα για την εύρεση της συνεισφοράς της εισόδου Q0 στην έξοδο Vo Παρατηρούμε ότι στο κύκλωμα του Σχ. 2,29 μόνο οι αντιστάσειςr5 και R6 έχουν αντικατασταθεί με μία αντίσταση2κ. Εργαζόμενοι με τον ίδιο τρόπο είναι εύκολο να βρούμε ότι η συνεισφορά της εισόδουq0 στην έξοδο Vo θα είναι 11 Vo VQ0, δηλαδή η συνεισφορά της εισόδουq0 είναι το ένα τέταρτο από αυτή της 38 εισόδουq2. Έτσι μπορούμε να γράψουμε ότι η έξοδος Vo είναι συνάρτηση των εισόδων Q[2..0]: V o VQ 2 VQ 1 VQ (2.26) Είναι προφανής η ανάγκη περαιτέρω ενίσχυσης της εξόδου με τη χρήση ενός μη αναστρέφοντος ενισχυτή με κέρδος 3. Η ενίσχυση αυτή επιτυγχάνεται στο Σχ με τη χρήση του OpAmp Αλγοριθμικός ή κυκλικός A/D Converter Ένας ακόμα A/D μετατροπέας που λειτουργεί παρόμοια με τον Successive Approximation A/D, είναι ο αλγοριθμικός ή κυκλικός (algorithmic ή cyclic) [1]. Η διαφορά έγκειται στο γεγονός ότι ενώ ο successive approximation υποδιπλασιάζει την τάση αναφοράς σε κάθε κύκλο ρολογιού, ο αλγοριθμικός διπλασιάζει το σφάλμα τάσης αφήνοντας ανέπαφη την τάση αναφοράς. Το διάγραμμα ροής της όλης διαδικασίας δίνεται παρακάτω: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 26

38 Κεφάλαιο 2: Α/D μετατροπείς σήματος Εικόνα 2.29: διάγραμμα ροής λειτουργίας του αλγοριθμικού A/D Βασικό πλεονέκτημα του συγκεκριμένου μετατροπέα είναι ότι απαιτεί λίγο hardware, επειδή χρησιμοποιεί τα ίδια κυκλώματα ξανά και ξανά (κυκλικά) για τη μετατροπή. Εικόνα 2.30: μπλοκ διάγραμμα του αλγοριθμικού μετατροπέα Η δυσκολία στην υλοποίηση τέτοιου είδους μετατροπέων για εφαρμογές υψηλής ακρίβειας βρίσκεται στην κατασκευή ενός σταδίου ενίσχυσης επί 2 εξαιρετικής ακρίβειας. Είναι δυνατόν να κατασκευαστεί έτσι αυτό το στάδιο, ώστε να μη βασίζεται στο ταίριασμα πυκνωτών, αν αφιερώσουμε 4 ρολόγια για τη λειτουργία του πολλαπλασιασμού επί δύο. Η βασική ιδέα αυτού του ενισχυτή είναι η δειγματοληψία του σήματος εισόδου δύο φορές χρησιμοποιώντας τον ίδιο πυκνωτή. Κατά τη δεύτερη δειγματοληψία, το φορτίο του πρώτου πυκνωτή αποθηκεύεται στον δεύτερο, του οποίου η χωρητικότητα δεν παίζει ρόλο. Μετά το πέρας της δεύτερης δειγματοληψίας τα δύο φορτία συνδυάζονται στον πρώτο πυκνωτή, ο οποίος στη συνέχεια συνδέεται μεταξύ της εισόδου και της εξόδου του τελεστικού ενισχυτή. Εξαιτίας της διατήρησης του φορτίου η τελική έξοδος είναι ακριβώς διπλάσια της εισόδου. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 27

39 Κεφάλαιο 2: Α/D μετατροπείς σήματος Εικόνα 2.31: 1) αντιστάθμιση του offset voltage του Opamp Εικόνα 2.32: 2)Μεταφορά φορτίου Q1 από τον C1 στον C2 Εικόνα 2.33: 3)Δειγματοληψία άλλη μία φορά της εισόδου με τον C1, αφότου το φορτίο του Q1 αποθηκεύτηκε στον C2 Εικόνα 2.34: 4)Συνδυασμός των δύο φορτίων στον C1 και σύνδεσή του στην έξοδο Flash ή παράλληλος A/D Converter Θεωρείται ο ταχύτερος μετατροπέας [4]. Στα πλεονεκτήματά του εντάσσονται: Η απαράμιλλη ταχύτητά του Η απλή θεωρία λειτουργίας του Το γεγονός ότι η ταχύτητά του περιορίζεται μόνο από την καθυστέρηση (propagation delay) των λογικών πυλών και των συγκριτών. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 28

40 Κεφάλαιο 2: Α/D μετατροπείς σήματος Παρουσιάζει όμως και αρκετά μειονεκτήματα: Είναι ακριβός Επιρρεπής σε glitches στην έξοδο Κάθε επιπλέον bit για καλύτερη ακρίβεια απαιτεί διπλάσιο αριθμό από comparators, γεγονός που οδηγεί σε μεγάλη επιφάνεια. Παρακάτω φαίνεται ένας 3bit Flash A/D: Εικόνα 2.35: 3bit Flash ADC Όπως φαίνεται από το σχ. 2.35, το σήμα εισόδου V in τροφοδοτεί 2 Ν συγκριτές παράλληλα. Κάθε συγκριτής είναι συνδεδεμένος σε διαφορετικό κόμβο της αλυσίδας των αντιστάσεων (resistor string). Κάθε συγκριτής που είναι συνδεδεμένος σε έναν κόμβο με τάση V ri μεγαλύτερη από τη V in θα βγάλει στην έξοδό του 1, ενώ όσοι έχουν λιγότερη από τη V in θα βγάλουν 0. Ας σημειώσουμε ότι η πρώτη και η τελευταία αντίσταση επιλέχθηκαν με τέτοιο τρόπο, ώστε να δημιουργήσουν το 0.5LSB offset στον A/D μετατροπέα. Η πύλη NAND που έχει 0 είσοδο στην αναστρέφουσα είσοδο και 1 στη μη αναστρέφουσα, ανιχνεύει τη μετάβαση του comparator από 1 σε 0 και θα έχει 0 έξοδο. Όλες οι υπόλοιπες πύλες θα έχουν έξοδο 1, γεγονός που οδηγεί σε ευκολότερη κωδικοποίηση. Οι Flash A/D είναι γρήγοροι όμως απαιτούν μεγάλο πλήθος από συγκριτές, που συνήθως απαιτούν αρκετή επιφάνεια και καταναλώνουν πολλή ισχύ ειδικά όταν χρησιμοποιούν γρήγορο ρολόι. Ένας τρόπος υλοποίησης ενός πιο μικρού συγκριτή φαίνεται στο παρακάτω σχήμα: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 29

41 Κεφάλαιο 2: Α/D μετατροπείς σήματος Εικόνα 2.36: clocked CMOS comparator Όταν το ρολόι φ είναι high, ο αντιστροφέας τίθεται στο ασταθές σημείο ισορροπίας του όπου η τάση εισόδου ισούται με την τάση εξόδου (threshold voltage). Συνήθως με έναν περιττό αριθμό αντιστροφέων, προκύπτει ένας ring oscillator, όμως στην περίπτωση ενός Inverter, αυτός λειτουργεί ως ενισχυτής ενός σταδίου με έναν πόλο, εγγυώμενος τη σταθερότητα του κυκλώματος. Όταν ο Inverter βρίσκεται στο ασταθές σημείο του, ο πυκνωτής C φορτίζεται στη V ri. Όταν το φ πάει στο low, o αντιστροφέας είναι ελεύθερος να πάει high ή low ανάλογα με την τάση εισόδου. Ταυτόχρονα, η άλλη πλευρά του πυκνωτή πάει στη V in. Επειδή η πλευρά του πυκνωτή που κοιτά τον αντιστροφέα είναι πρακτικά στον αέρα, ο C πρέπει να κρατήσει το φορτίο του και επομένως η είσοδος του αντιστροφέα θα αλλάξει από τη διαφορά μεταξύ V ri και V in. Επειδή ο αντιστροφέας βρισκόταν σε ασταθή ισορροπία, θα κινηθεί προς το λογικό 1 ή 0 ανάλογα με τη διαφορά των δύο τάσεων Glitches Τα glitches αποτελούν ένα βασικό περιορισμό κατά τη λειτουργία μετατροπέων σε υψηλές ταχύτητες περιέχουν ψηφιακή λογική, (b 1, b 2,, b n )[2], για τον έλεγχο διακοπτόμενων σημάτων. Κυρίως οφείλονται σε διαφορετικές καθυστερήσεις όταν ανοιγοκλείνουν διακόπτες που ελέγχουν διάφορα σήματα. Για παράδειγμα, όταν η ψηφιακή λέξη αλλάζει από σε , όλα τα n-1 LSBs κλείνουν και το MSB ανοίγει. Παρόλα αυτά, είναι πιθανό τα ρεύματα που διαρρέουν τα LSBs να κλείσουν προτού αλλάξει το MSB, με αποτέλεσμα ο κώδικας προσωρινά να μηδενιστεί. Εναλλακτικά, μπορεί τα LSB να καθυστερήσουν να μηδενιστούν, με αποτέλεσμα το ρεύμα να φτάσει προσωρινά τη μέγιστη τιμή του. Σε κάθε περίπτωση λέμε ότι προέκυψε glitch, εκτός και αν αυτές οι καθυστερήσεις είναι τέλεια ταιριασμένες (matched), γεγονός ιδιαίτερα απίθανο, αφού κάθε κλάδος διαρρέεται από διαφορετικό ρεύμα. Εικόνα 2.37: To Ι1 αντιστοιχεί στο MSB ενώ το I2 αντιστοιχεί στο άθροισμα των ρευμάτων των n- 1LSBs. To MSB κλείνει νωρίτερα με επακόλουθο την εμφάνιση του glitch Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 30

42 Κεφάλαιο 2: Α/D μετατροπείς σήματος Sigma-Delta A/D Converter Η συγκεκριμένη κατηγορία μετατροπέων έχει γίνει ιδιαίτερα δημοφιλής για εφαρμογές σχετικά μέτριας προς χαμηλή ταχύτητας που απαιτούν υψηλή ανάλυση, όπως είναι υψηλής ποιότητας ψηφιακή μουσική (high quality digital audio) [2, 3]. Οι μετατροπείς αυτοί απαιτούν λιγότερο αυστηρές προδιαγραφές για τα αναλογικά τους κυκλώματα (δε χρειάζεται matching υψηλής ακρίβειας των στοιχείων, ή πολύ υψηλό κέρδος από τους ενισχυτές) εις βάρος της ψηφιακής λογικής του συστήματος. Με τη σημερινή submicron τεχνολογία πολύπλοκα high speed ψηφιακά κυκλώματα είναι εύκολα υλοποιήσιμα. Η δυσκολία βρίσκεται στα αναλογικά κυκλώματα, όπου οι χαμηλές τάσεις και η φτωχή εμπέδηση των τρανζίστορ, εξαιτίας φαινομένων μικρού καναλιού (short-channel effects) καθορίζουν την αξιοπιστία της τελικής σχεδίασης. Ένα επιπλέον πλεονέκτημα των συγκεκριμένων μετατροπέων είναι οι μειωμένες απαιτήσεις όσον αφορά τα anti-aliasing φίλτρα και το γεγονός ότι κυκλώματα διατήρησης και συγκράτησης σπάνια χρειάζονται για τη σωστή λειτουργία των sigma-delta. Όλα τα παραπάνω οδηγούν σε φθηνές υλοποιήσεις. Μειονέκτημα αποτελεί το γεγονός ότι δεν μπορούν να χειριστούν σήματα με υψηλό bandwidth και η σχετικά αργή ταχύτητά τους. Η βασική ιδέα πίσω από τη λειτουργία του sigma-delta A/D είναι η απομάκρυνση του θορύβου λόγω κβάντισης από τη συχνοτική περιοχή του σήματος που μας ενδιαφέρει [-f 0,f 0 ]. Αυτό επιτυγχάνεται μέσω δύο τεχνικών: της υπερδειγματοληψίας (oversampling) και τη διαμόρφωσης θορύβου (noise shaping). Επειδή η λεπτομερής ανάλυση των τεχνικών αυτών απαιτεί αρκετές γνώσεις από τη θεωρία σημάτων και ξεφεύγει από τους σκοπούς της συγκεκριμένης διπλωματικής εργασίας, θα ακολουθήσει μία σύντομη περιγραφή τους Oversampling H τεχνική της υπερδειγματοληψίας, γνωστή και ως Oversampling έχει ως σκοπό να δειγματοληπτήσει το σήμα με ρυθμό μεγαλύτερο από τον ρυθμό του Nyquist κατά ένα παράγοντα K που ονομάζεται και OSR (Oversampling Rate). Στόχος της διαδικασίας αυτής είναι η μείωση του θορύβου λόγω κβάντισης (Quantization Noise) που βρίσκεται στο φασματικό περιεχόμενο f B που μας ενδιαφέρει. Όταν τοosr=1 τότε ο ρυθμός δειγματοληψίας είναι ίσος με τον ρυθμό Nyquist: f f f (2.27) 1 Nyquist 2 B To OSR ορίζεται από τη σχέση: fs OSR 2 f B Στο παρακάτω σχήμα φαίνεται το συχνοτικό περιεχόμενο ενός σήματος δειγματοληπτημένου με συχνότητα λίγο μεγαλύτερη από το όριο Nyquist καθώς και το απαιτούμενο anti-aliasing φίλτρο: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 31

43 Κεφάλαιο 2: Α/D μετατροπείς σήματος Εικόνα 2.38: φάσμα δειγματοληπτημένου σήματος με fs=2fb Με την εφαρμογή υπερδειγματοληψίας το συχνοτικό φάσμα «αραιώνει», γεγονός που οδηγεί σε χαμηλότερες προδιαγραφές για το κατωδιαβατό φίλτρο. Παρακάτω φαίνεται το συχνοτικό περιεχόμενο για το ίδιο σήμα που έχει δειγματοληπτηθεί με OSR=4, δηλαδή F s =4F 1. Εικόνα 2.39: φάσμα δειγματοληπτημένου σήματος με fs=4f1 Όπως φαίνεται από το παραπάνω σχήμα, το απαιτούμενο φίλτρο είναι λιγότερο απότομο σε αντίθεση με το αντίστοιχο της προηγούμενης περίπτωσης και μπορεί εύκολα να υλοποιηθεί με ένα RC κύκλωμα Μοντέλο κβαντιστή Ο κβαντιστής είναι ένα μη γραμμικό, μη αντιστρέψιμο κύκλωμα και η συμπεριφορά του μπορεί να μοντελοποιηθεί ως ένας προσθετικός θόρυβος στο σήμα: Εικόνα 2.40: ο κβαντιστής και το μοντέλο του Θεωρώντας ότι το σήμα εισόδου είναι πολύ ενεργό (έχει πολλές εναλλαγές στο χρόνο), μπορούμε να θεωρήσουμε το θόρυβο κβαντισμού ως μία τυχαία μεταβλητή x με ομοιόμορφη κατανομή μεταξύ [-Δ/2,+Δ/2], όπου Δ είναι το βήμα κβάντισης. Με αυτή τη θεώρηση η ενέργεια του quantization noise είναι: /2 / Pe x fe() x dx x dx 12 (2.28) /2 /2,όπου f e =1/Δ η συνάρτηση πυκνότητας πιθανότητας. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 32

44 Κεφάλαιο 2: Α/D μετατροπείς σήματος Παρατηρούμε ότι το quantization noise power είναι ανεξάρτητο της συχνότητας δειγματοληψίας f s. Αν μοντελοποιήσουμε το θόρυβο αυτό ως λευκό, τότε η πυκνότητα φάσματος του θορύβου (quantization noise spectral density) θα είναι σταθερή μέσα στο εύρος των συχνοτήτων [-f s /2, f s /2]: Εικόνα 2.41: πυκνότητα φάσματος θορύβου κβάντισης Πλεονέκτημα υπερδειγματοληψίας (oversampling) Δειγματοληπτώντας το σήμα εισόδου με ένα OSR>1 και φιλτράροντας το περιεχόμενο του κβαντισμένου σήματος με ένα κατωδιαβατό φίλτρο με συχνότητα αποκοπής f 0 όσο και το bandwidth του αρχικού σήματος, για να διώξουμε το περισσότερο quantization noise, καταφέρνουμε να μειώσουμε την ισχύ του θορύβου του κβαντιστή κατά: fs /2 f f0 1 Pe Se ( f ) H( f ) df kxdf f OSR (2.29) f /2 s f Από την παραπάνω σχέση μπορεί να υπολογιστεί το μέγιστο SNR σε db: 0 s Psignal 3 2N SNR max 10log 10log 2 10log( OSR) 6.02N log( OSR) P e 2 (2.30) Μετασχηματίζοντας την παραπάνω σχέση, μπορούμε να διαπιστώσουμε ότι για κάθε διπλασιασμό του OSR κερδίζουμε 3db ή αλλιώς μισό bit σε ακρίβεια: 10log( OSR) NOSR N 0.5bit (2.31) 6.02 Αυτό οφείλεται στο γεγονός ότι όταν βρίσκουμε το μέσο όρο από κβαντισμένα δείγματα οι ποσότητες που αφορούν το σήμα πληροφορίας προσθέτονται γραμμικά, ενώ αυτές του θορύβου ως η τετραγωνική ρίζα του αθροίσματος των τετραγώνων. Εικόνα 2.42: RMS θόρυβος κβαντισμού σε έναν oversampling A/D με ΟSR =k Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 33

45 Κεφάλαιο 2: Α/D μετατροπείς σήματος Πλεονεκτήματα του 1bit D/A converter Παρόλο που με την τεχνική του oversampling βελτιώνεται η ακρίβεια του μετατροπέα, η γραμμικότητά του δεν επηρεάζεται. Για παράδειγμα, αν θέλουμε να φτιάξουμε ένα γραμμικό 16bit μετατροπέα χρησιμοποιώντας υπερδειγματοληψία σε έναν 12bit γραμμικό, το INL του 12μπιτου θα πρέπει να είναι μικρότερο από 1/2 4 LSB 12bit. Αυτό σημαίνει ότι τα στοιχεία του μετατροπέα θα πρέπει να είναι matched με ακρίβεια 100x1/2 16 =0.0015%. Επομένως κάποιο laser trimming, το οποίο κοστίζει αρκετά, θα είναι απαραίτητο για να επιτύχουμε αυτή την ακρίβεια. Συνήθως ένας 1bit D/A converter που είναι εγγενώς γραμμικός, αν λειτουργήσει σε αρκετά υψηλό sampling rate, δίνει τη λύση. Επειδή ο μετατροπέας αυτός έχει μόνο δύο τιμές εξόδου και αφού δύο σημεία ορίζουν μία ευθεία γραμμή, δε χρειάζεται laser trimming για την επίτευξη γραμμικότητας. Πολλές σύγχρονες σχεδιάσεις για audio εφαρμογές χρησιμοποιούν 1bit DACs για να υλοποιήσουν 16 έως 18bit γραμμικούς μετατροπείς Μορφοποίηση θορύβου (noise shaping) Παρόλο που με την τεχνική του oversampling μπορούμε συνεχώς να βελτιώσουμε το SNR, υπάρχει κάποιο πρακτικό όριο στη συχνότητα δειγματοληψίας που μπορούμε να χρησιμοποιήσουμε. Για παράδειγμα, αν θέλαμε με έναν 1bit ADC με SNR 6db, να δειγματοληπτήσουμε ένα σήμα με bandwidth f 0 =25kHz επιτυγχάνοντας 96db SNR (που αντιστοιχεί σε 16bit ακρίβεια), θα χρειαζόμασταν μία 30 συχνότητα δειγματοληψίας: fs 2 2f GHz! για να καλύψουμε τα 90db βελτίωσης του SNR. Τέτοιες συχνότητες είναι πρακτικά αδύνατες! Με την τεχνική του noise shaping προσπαθούμε να μεταφέρουμε το θόρυβο λόγο κβαντισμού που δημιουργείται κατά την μετατροπή ενός αναλογικού σήματος σε ψηφιακό ή αντίστροφα και που εγκλωβίζεται μέσα στο φασματικό περιεχόμενο που μας ενδιαφέρει σε μεγαλύτερες συχνότητες, ώστε να πετύχουμε καλύτερο SNR, άρα και καλύτερο resolution (ΕΝΟΒ) στους A/D και D/A Converts. Την ιδιότητα αυτή την έχουν οι μετατροπείς που χρησιμοποιούν την Oversampling Delta sigma διαμόρφωση. Την ιδιότητα που έχουν αυτού του είδους μετατροπείς την πετυχαίνουν λόγω του ότι χρησιμοποιούν σύστημα αρνητικής ανατροφοδότησης (feedback techniques).ο δέλτα-σίγμα διαμορφωτής χρησιμοποιώντας αυτήν την τεχνική πετυχαίνει πολλή καλή ακρίβεια και για αυτό το λόγο έχει γίνει και τόσο δημοφιλής στις διάφορες εφαρμογές. Ανάλογα με τους βρόχους ανατροφοδότησης (feedback loops) διακρίνουμε κυκλώματα 1 ης και 2 ης τάξης. Μάλιστα όσο μεγαλώνει η τάξη του delta-sigma modulator βελτιώνεται η ακρίβεια, όμως ελλοχεύει ο κίνδυνος το κύκλωμα να φύγει στην αστάθεια και να αρχίσει ταλαντώσεις. Εικόνα 2.43: quantization noise χωρίς και με μορφοποίηση θορύβου Για το αρχικό παράδειγμα, με τη χρησιμοποίηση τεχνικής μορφοποίησης θορύβου 1 ης τάξης (first order noise shaping) απαιτούνται μόλις 75ΜΗz για τη συχνότητα δειγματοληψίας! Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 34

46 Κεφάλαιο 2: Α/D μετατροπείς σήματος Παρακάτω παρουσιάζονται δύο διαγράμματα, όπου γίνεται εμφανής η βελτίωση στο λόγο σήματος προς θόρυβο εξαιτίας του noise shaping. Εικόνα 2.44: quantization noise εξαιτίας oversampling και εξαιτίας oversampling και noise shaping Το κύκλωμα ενός delta sigma A/D converter Στη γενική του μορφή ένας delta-sigma μετατροπέας ακολουθεί το παρακάτω σχηματικό διάγραμμα: Εικόνα 2.45: block diagram ενός delta-sigma ADC Βλέπουμε από το σχήμα ότι το αναλογικό σήμα προς μετατροπή περνάει πρώτα από ένα χαμηλοπερατό φίλτρο με συχνότητα αποκοπής fb που είναι η μέγιστη συχνότητα που έχει το σήμα εισόδου για να αποτρέψουμε την επίδραση του aliasing. Στη συνέχεια το σήμα μπαίνει μέσα στον Delta Sigma Modulator όπου και μετατρέπεται σε PWM σήμα. Η συχνότητα δειγματοληψίας γίνεται και εδώ με ένα παράγοντα OSR. Εδώ το CLK που δουλεύει σε αυτήν τη συχνότητα δειγματοληψίας, εφαρμόζεται σε ένα D-Flip Flop που παίζει το ρόλο του DAC που υπάρχει μέσα στον Delta Sigma. Εδώ ο Delta Sigma είναι εξολοκλήρου αναλογικός και απαρτίζεται από ολοκληρωτές και από έναν Comparator που προφανώς πρέπει λόγο της απαίτησης της υπερδειγματοληψίας να λειτουργούν ικανοποιητικά. Στην συνέχεια το σήμα περνάει από ένα φίλτρο που ονομάζεται Decimation και υπάρχει για να κόβει τις υψηλές συχνότητες που δεν μας ενδιαφέρουν καθώς και για να παράγει το ψηφιακό PCM σήμα N Bit σε συχνότητα2fo. Υποδειγματοληπτεί δηλαδή το σήμα αφού η έξοδος του Delta Sigma έχει ένα Rate M*2fo όπου M το OSR. Στο παρακάτω σχήμα φαίνονται διεξοδικά οι κυματομορφές στα διάφορα σημεία του μετατροπέα: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 35

47 Κεφάλαιο 2: Α/D μετατροπείς σήματος Εικόνα 2.46: Κυματομορφές κατά τη διαδικασία μετατροπής Ένας πραγματικός delta-sigma ADC παρουσιάζεται στο ακόλουθο σχήμα [4]: Εικόνα 2.47: sigma-delta ADC Στο Σχ φαίνεται το κύκλωμα του απλού (πρωτοβάθμιου) ΔΣModulator. Η έξοδος του ολοκληρωτή(χ3,c1,r1,r2) δίδεται από την παρακάτω σχέση(έχοντας θεωρήσει ότιr1=r2): 1 V V VDAC V INT RC 11 in ref (2.32) Η έξοδος VDAC του D-FF (Χ2) είναι μία παλμοσειρά που η μέση τιμή της είναι τέτοια ώστε η έξοδος του ολοκληρωτή να κυμαίνεται γύρω από το threshold εισόδου της πύληςnot (Χ1). Η έξοδος της πύλης NOT (X1) δειγματοληπτείται από το D-FF (X2) και ανατροφοδοτεί την είσοδο του ολοκληρωτή. Είναι προφανές ότι οι δύο στάθμες εξόδου του D-FF (τυπικά0v και5v) μπορούν να θεωρηθούν σαν τιμές εξόδου ενός one bit D/A converter. Ας θεωρήσουμε λοιπόν ακόμη ότι η τάση εισόδου V REF /2 στη θετική είσοδο του τελεστικού ενισχυτή είναι 5V/2, είναι δηλαδή η V REF η τάση αναφοράς του D/A converter που υλοποιείται με το D-FF. Έτσι η έξοδος του ολοκληρωτή θα κινείται γύρω από την τάσης threshold της εισόδου της πύλης(χ1) όταν ισχύει: V V VDAC NOT ( VDAC ) (2.33) in ref Συνεπώς, η έξοδος του D-FF έχει μέση τιμή τάσης ίση με την τάση εισόδου. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 36

48 Κεφάλαιο 2: Α/D μετατροπείς σήματος Μια άλλη εξήγηση της λειτουργίας του ΔΣ modulator μπορεί να δοθεί θεωρώντας ότι μετατρέπουμε την τάση εισόδου σε ψηφιακή με τη χρήση ενός one Bit A/D converter. Με τη χρήση ενός one bit D/A converter μετατρέπουμε την ψηφιακή λέξη σε αναλογική τάση. Το σφάλμα μετατροπής είναι η διαφορά της τάσης εισόδου από την τάση του D/A converter. Με τη χρήση του ολοκληρωτή κάνουμε διαδοχικές προσεγγίσεις ώστε να μειώσουμε το σφάλμα μετατροπής. Εικόνα 2.48: Κυματομορφές στα κρίσιμα σημεία του ΔΣ μετατροπέα Παρατηρούμε από την εικόνα 2.49 ότι η χρήση ενός απλού κατωδιαβατού φίλτρου μετατρέπει την ψηφιακή έξοδο του D-FF σε σήμα ανάλογο προς την αναλογική είσοδο. Εικόνα 2.49: Λεπτομέρεια των κυματομορφών Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 37

49 Κεφάλαιο 3: Digital to Analog converters Εικόνα 3.1: οκτακάναλος DAC της Cirrus Logic (model CS4382) 3.1. ΓΕΝΙΚΑ Ο μετατροπέας ψηφιακού σήματος (DAC) σε αναλογικό είναι μία συσκευή που μετατρέπει ένα δυαδικό κώδικα από bits σε ένα αναλογικό σήμα, συνήθως τάση ή ρεύμα [5]. Τα σήματα αποθηκεύονται και μεταδίδονται εύκολα σε ψηφιακή μορφή, όμως o D/A μετατροπέας είναι απαραίτητος προκειμένου το τελικό σήμα να είναι σε μορφή που αναγνωρίζεται από τις ανθρώπινες αισθήσεις και άλλα αναλογικά συστήματα. Ένας τυπικός DAC μετατρέπει έναν αριθμό πεπερασμένη ακρίβειας, συνήθως σε fixed point binary format, σε μία ακολουθία κρουστικών παλμών, η οποία εξομαλύνεται μέσα από ένα φίλτρο ανακατασκευής (reconstruction filter) χρησιμοποιώντας κάποιου είδους παρεμβολή (interpolation) στα ενδιάμεσα σημεία. Άλλοι μετατροπείς όπως οι σίγμα-δέλτα παράγουν ένα PDM (Pulse Density Modulated) σήμα, το οποίο μπορεί αντίστοιχα να φιλτραριστεί, ώστε να καταλήξουμε σε ένα ομαλό σήμα. Εικόνα 3.2: ιδανικά δειγματοληπτημένο σήμα Σύμφωνα με το θεώρημα δειγματοληψίας του Nyquist, ένας μετατροπέας μπορεί να αναδημιουργήσει το αρχικό σήμα από τα δείγματά του, εάν το bandwidth του αρχικού σήματος ικανοποιεί κάποια κριτήρια. Η δειγματοληψία εισάγει, όπως είδαμε, θόρυβο κβαντισμού (quantization noise), ο οποίος εμφανίζεται σα low-level noise στο ανακατασκευασμένο σήμα. Στην πραγματικότητα, η ψηφιακή λέξη προς μετατροπή φορτώνεται σε κάθε κύκλο ρολογιού σε κάποιον καταχωρητή (register) του μετατροπέα και αυτός αλλάζει απότομα την έξοδό του από την προηγούμενη τιμή στην τιμή εξόδου που αντιστοιχεί στη λέξη που μόλις φορτώθηκε. Το αποτέλεσμα είναι ότι η τάση (ή ρεύμα) εξόδου κρατιέται σταθερό στο χρόνο, μέχρι να φορτωθεί μία καινούρια λέξη, παράγοντας έτσι μία τμηματικά σταθερή έξοδο σαν σκαλοπάτια που θυμίζει την απόκριση ενός κυκλώματος συγκράτησης zero-order hold. Οι παλμοί τάσης που προκύπτουν στην έξοδο περιέχουν αρμονικές σε υψηλές συχνότητες και πρέπει να απομακρυνθούν με ένα κατωδιαβατό φίλτρο ανακατασκευής, για να εξομαλυνθεί το αναλογικό σήμα εξόδου.

50 Κεφάλαιο 3: Digital to Analog Converters Εικόνα 3.3: τμηματικά σταθερή έξοδος ενός συμβατικού DAC 3.2. ΧΑΡΑΚΤΗΡΙΣΤΙΚΑ ΤΩΝ D/A ΜΕΤΑΤΡΟΠΕΩΝ Η τάση εξόδου στους μετατροπείς D/A προκύπτει από το γινόμενο της τάσης αναφοράς με ένα ψηφιακό κώδικα σύμφωνα με τη σχέση: bn 1 bn 2 bn 2 b0 Vout kvref n (3.1) όπου το k είναι μια σταθερά αναλογίας και Vref η τάση αναφοράς του μετατροπέα. Με b n-1 συμβολίζεται το περισσότερο σημαντικό bit της ψηφιακής λέξης (most significant bit ή MSB) και με b0 το λιγότερο σημαντικό bit (least significant bit ή LSB). H τάση αναφοράς Vref καθορίζει τη μέγιστη τιμή της τάσης εξόδου του D/A, δηλαδή την τιμή της V out όταν όλα τα bits της ψηφιακής εισόδου είναι σε κατάσταση λογικού 1. Η τάση αναφοράς μπορεί να είναι σταθερή ή μεταβαλλόμενη, οπότε μιλάμε για ένα μετατροπέα που λειτουργεί ως πολλαπλασιαστής μεταξύ του αναλογικού και του ψηφιακού σήματος (multiplying DAC, MDAC). Η πολικότητα της τάσης εξόδου εξαρτάται από την πολικότητα της τάσης αναφοράς και τη συνδεσμολογία των τελεστικών ενισχυτών στην έξοδο του κυκλώματος. Αντιστρέφοντας τη φορά της πηγής αναφοράς Vref, η τάση εξόδου αποκτά αντίθετη τιμή. Αυτοί οι DAC ονομάζονται μονοπολικοί (unipolar), γιατί μπορούν να δώσουν έξοδο μόνο μίας πολικότητας (θετική ή αρνητική). Προκειμένου η τάση εξόδου να λαμβάνει θετικές αλλά και αρνητικές τιμές (διπολικός ή bipolar), με δεδομένη την πολικότητα της τάσης αναφοράς, χρησιμοποιείται ένας επιπλέον τελεστικός ενισχυτής στη δομή του μονοπολικού DAC, όπως εικονίζεται στο παρακάτω σχήμα: Εικόνα 3.4: διπολικός DAC Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 39

51 Κεφάλαιο 3: Digital to Analog Converters Πίνακας 3.1: πίνακας αληθείας 8 μπιτου μονοπολικού και διπολικού μετατροπέα Η τάση εξόδου του μονοπολικού DAC είναι 0V όταν ο ψηφιακός κώδικας είναι μηδέν (00) και Vref-1V LSB όταν έχει τη μέγιστη τιμή (FF). Αντίστοιχα, στο διπολικό DAC η τάση εξόδου είναι η μέγιστη αρνητική (-Vref) όταν (00), 0V στο μέσο του ψηφιακού κώδικα (80H) και η μέγιστη θετική (Vref 1 V LSB ) όταν (FF). Σημειώνουμε ότι στο διπολικό DAC για την ίδια τάση αναφοράς η διακύμανση της τάσης εξόδου είναι η διπλάσια. Ταυτόχρονα, το λιγότερο σημαντικό ψηφίο της ψηφιακής λέξης (1LSB), αντιστοιχεί σε διπλάσια τάση στο διπολικό DAC (1 V LSB = 2Vref/256), σε σχέση με το μονοπολικό (1LSB = Vref/256). Σημειώνουμε ότι ένας DAC λειτουργεί ως πολλαπλασιαστής τεσσάρων τεταρτημορίων, όταν η μεταβλητή τάση αναφοράς και ο ψηφιακός κώδικας εισόδου μπορούν να αλλάξουν ταυτόχρονα την πολικότητα της αναλογικής τάσης εξόδου. Αντίθετα, σε ένα multiplying DAC δύο τεταρτημορίων, είτε μόνο η τάση αναφοράς είτε μόνο ο ψηφιακός κώδικας αλλάζουν την πολικότητα της τάσης εξόδου. Αντίστοιχα με τους A/D μετατροπείς, παράμετροι που επηρεάζουν τη λειτουργία των DAC είναι: Resolution (ανάλυση): Είναι ο αριθμός των bits του DAC. Καθορίζει τη διακριτική ικανότητα, δηλαδή την ελάχιστη μεταβολή στην αναλογική τάση εξόδου. Η ελάχιστη μεταβολή αντιστοιχεί στο 1LSB και είναι ίση με το εύρος μεταβολής της τάσης εξόδου του DAC προς 2 n. Επομένως, ένας μονοπολικός μετατροπέας των 8bits με τάση εξόδου 0 10V έχει διακριτική ικανότητα 10V/256 = 39mV,ενώ ο αντίστοιχος διπολικός DAC (±10V) έχει διακριτική ικανότητα 20V/256 = 78mV. Maximum sampling rate (μέγιστη συχνότητα δειγματοληψίας): Είναι η μέγιστη συχνότητα με την οποία μπορεί να λειτουργεί ο μετατροπέας και να παράγει σωστά αποτελέσματα. Μετριέται συνήθως σε MSps (mega samples per second). Settling time (χρόνος αποκατάστασης): ορίζεται ως το χρονικό διάστημα που απαιτείται από τη στιγμή μεταβολής της ψηφιακής εισόδου από την τιμή μηδέν στην τιμή πλήρους κλίμακας, έως ότου η τάση εξόδου να λάβει την τελική της τιμή με σφάλμα συνήθως ±½ LSB. Ο ορισμός του χρόνου αποκατάστασης παρουσιάζεται στο Σχ. 3.7 και καθορίζει το ρυθμό μετατροπής του DAC, δηλαδή τον αριθμό των μετατροπών του ψηφιακού κώδικα σε αναλογικό σήμα σ ένα δευτερόλεπτο. Ο χρόνος αποκατάστασης εξαρτάται από το δικτύωμα των αντιστάσεων, το είδος των διακοπτών και από τον τελεστικό ενισχυτή εξόδου. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 40

52 Κεφάλαιο 3: Digital to Analog Converters Εικόνα 3.5: ορισμός του settling time Monotonicity (μονοτονικότητα): Αν ένας μετατροπέας είναι μονοτονικός, τότε η αναλογική τάση εξόδου αυξάνεται ή μειώνεται αντίστοιχα, όταν αυξάνεται (μειώνεται) η τιμή του ψηφιακού κώδικα. THD+N (Total Harmonic Distortion plus Noise): Το ποσοστό της συνολικής ισχύος του harmonic distortion (δηλαδή του λόγου του αθροίσματος των ισχύων όλων των αρμονικών ενός σήματος προς την ισχύ της βασικής ή fundamental συχνότητας) και του θορύβου που εμφανίζεται στο αναλογικό σήμα εξαιτίας του DAC. Αποτελεί σημαντικό χαρακτηριστικό για μετατροπείς μικρού σήματος. Spurious Free Dynamic Range (SFDR): δυναμική περιοχή χωρίς αρμονικές. Dynamic range (δυναμική περιοχή): Η διαφορά μεταξύ της μεγαλύτερης και της μικρότερης τιμής σήματος που μπορεί να αναπαράγει ο DAC. Differential nonlinearity (DNL ή διαφορική γραμμικότητα): δείχνει πόσο απέχουν δύο αναλογικές τιμές εξόδου από το ιδανικό 1LSB βήμα, όταν ο κώδικας εισόδου αυξάνεται ή μειώνεται κατά ένα. Αν το μέγιστο DNL είναι μικρότερο από 1 LSB, τότε ο μετατροπέας είναι σίγουρα μονοτονικός. Ωστόσο, υπάρχουν μονοτονικοί μετατροπείς που έχουν DNL μεγαλύτερο της μονάδας. Integral nonlinearity (INL ή σφάλμα γραμμικότητας): είναι η μέγιστη απόκλιση της πραγματικής απόκρισης του DAC από την ιδανική (που είναι μία ευθεία γραμμή) και εκφράζεται συνήθως ως ποσοστό της πλήρους κλίμακας ή δίνεται σε LSB. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 41

53 Κεφάλαιο 3: Digital to Analog Converters Εικόνα 3.6: Χαρακτηριστική μεταφοράς D/A μετατροπέα, όπου φαίνεται το DNL (a) και το INL (β) Offset error (σφάλμα μετατόπισης): Παριστά την τάση στην έξοδο του DAC όταν η ψηφιακή λέξη έχει την τιμή που αντιστοιχεί σε ιδανικά μηδενική τάση. Full scale error (σφάλμα πλήρους κλίμακας): η διαφορά μεταξύ της τάσης εξόδου του μετατροπέα από την ιδανική τιμή, όταν η ψηφιακή λέξη έχει τη μέγιστη τιμή 3.3. ΔΗΜΟΦΙΛΕΙΣ ΤΟΠΟΛΟΓΙΕΣ D/A ΜΕΤΑΤΡΟΠΕΩΝ Γενικά υπάρχουν πολλές σχεδιάσεις για μετατροπείς ψηφιακού σήματος σε αναλογικό με αρκετά πλεονεκτήματα και μειονεκτήματα αντίστοιχα. Μετατροπείς που χρησιμοποιούν ΣΔ διαμόρφωση ή dynamically calibrated current sources (δυναμικά ρυθμιζόμενες πηγές ρεύματος) τείνουν να έχουν υψηλή ανάλυση και γραμμικότητα αλλά συνήθως αργή ταχύτητα μετατροπής. Από την άλλη, σχεδιάσεις που βασίζονται σε δικτύωμα αντιστάσεων (ladder based) παρουσιάζουν υψηλή ταχύτητα μετατροπής, χαμηλή κατανάλωση και επιφάνεια ολοκλήρωσης, όμως υστερούν στον τομέα της ανάλυσης και γραμμικής συμπεριφοράς εξαιτίας μη ιδανικού ταιριάσματος (mismatch) των ρευμάτων. Ωστόσο, κάποιες τεχνικές όπως οι thermometer coded DACs καταφέρνουν να έχουν καλή συμπεριφορά τόσο ως προς τη γραμμικότητα όσο και ως προς το χρόνο μετατροπής εις βάρος της επιφάνειας και της κατανάλωσης ισχύος. Επίσης, κυκλοφορούν στο εμπόριο και οι laser trimmed R2R ladder D/A μετατροπείς με εξαιρετικά χαρακτηριστικά αλλά και με πολύ υψηλό κόστος παραγωγής εξαιτίας της μορφοποίησης (etching) κάθε αντίστασης με laser υψηλής ακρίβειας, με αποτέλεσμα να οδηγούν σε πολύ ακριβό τελικό προϊόν. Φυσικά ανά καιρούς έχουν προταθεί και υβριδικές μεθοδολογίες που συνδυάζουν τα χαρακτηριστικά των προαναφερθέντων, οι λεγόμενοι hybrid converters [5]. Παρακάτω θα ακολουθήσει μία συνοπτική παρουσίαση 3 πολύ βασικών τύπων D/A μετατροπέων Decoder-based Converters Αποτελεί ίσως την απλούστερη υλοποίηση ενός DAC. Βασίζεται στη δημιουργία 2 n σημάτων αναφοράς και ανάλογα με την ψηφιακή είσοδο περνά το αντίστοιχο σήμα στην έξοδο. Ένας τέτοιος μετατροπέας φαίνεται στο παρακάτω σχήμα: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 42

54 Κεφάλαιο 3: Digital to Analog Converters Εικόνα 3.7: 3Bit D/A μετατροπέας με αλυσίδα αντιστάσεων και δενδροειδή αποκωδικοποιητή Από το σχήμα 3.6 παρατηρούμε ότι με τη χρήση εν σειρά αντιστάσεων χωρίζουμε την τάση αναφοράς σε 2 n περιοχές. Επίσης, βλέπουμε ότι ανάλογα με την ψηφιακή λέξη εισόδου τα FETs θα ανοιγοκλείσουν με τέτοιον τρόπο, ώστε να δημιουργηθεί ένα μοναδικό μονοπάτι χαμηλής εμπέδησης προς τον buffer εξόδου. Σε μία CMOS υλοποίηση μπορούν να χρησιμοποιηθούν πύλες διέλευσης (transmission gates) αντί για NMOS διακόπτες. Με τη χρήση NMOS ο κωδικοποιητής δενδροειδούς δομής που δημιουργείται απαιτεί πιο απλό layout. Επιπλέον η διαφορά στην ταχύτητα του διακόπτη μεταξύ NMOS και transmission gate είναι της ίδιας τάξης μεγέθους, αφού η έξτρα χωρητικότητα της πύλης εξαιτίας των συνδέσεων drainground και source-ground αντισταθμίζεται από τη χαμηλότερη αντίσταση εξαιτίας του παράλληλου συνδυασμού του PMOS και του NMOS της πύλης διέλευσης. Ένα πλεονέκτημα της πύλης διέλευσης είναι η δυνατότητα λειτουργίας κοντά στη θετική τροφοδοσία. Θεωρώντας ότι η τάση εκτροπής (offset) του buffer δεν εξαρτάται από την τάση εισόδου, ο μετατροπέας έχει εγγυημένη μονοτονικότητα, αφού όσο προχωράμε προς τα κάτω την αλυσίδα των αντιστάσεων η τάση μικραίνει σε κάθε κόμβο. Ένα επιπλέον θετικό χαρακτηριστικό είναι η ελαχιστοποίηση των glitches. Η ακρίβεια του συγκεκριμένου μετατροπέα εξαρτάται σε μεγάλο βαθμό από το matching των αντιστάσεων σε σειρά. Έχει αποδειχθεί ότι με τη χρήση αντιστάσεων πολυκρυσταλλικού πυριτίου που έχουν αντίσταση περίπου 20-30Ω/square, επιτυγχάνεται ακρίβεια ως και 10 bits. H ταχύτητα μετατροπής εξαρτάται από την καθυστέρηση που εισάγει το δίκτυο διακοπτών του αποκωδικοποιητή. Αυτό μπορεί να φανεί με μία απλή μοντελοποίηση του δικτυώματος των FET switches ως RC δίκτυα μίας σταθεράς χρόνου. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 43

55 Κεφάλαιο 3: Digital to Analog Converters Εικόνα 3.8: εκτίμηση της σταθεράς χρόνου για το προτεινόμενο μοντέλο καθυστέρησης του μετατροπέα Εναλλακτικά μπορεί να χρησιμοποιηθεί και ένας ψηφιακός αποκωδικοποιητής. Σε αυτή την περίπτωση χρειάζονται 2 n διακόπτες. Βέβαια, ο κόμβος εισόδου στον buffer παρουσιάζει μεγάλη χωρητικότητα όσο αυξάνουν τα bits της ανάλυσης οδηγώντας σε μεγαλύτερες καθυστερήσεις. Εικόνα 3.9: 3bit decoder based DAC Ένα επιπλέον μειονέκτημα των συγκεκριμένων μετατροπέων, πέρα από το ταίριασμα των αντιστάσεων, είναι η ανάγκη για μεγάλο πλήθος αντιστάσεων 2 n και για αντίστοιχο πλήθος διακοπτών για μία ανάλυση των n bits, γεγονός που οδηγεί σε μεγάλη επιφάνεια και κατανάλωση ισχύος Binary scaled D/A μετατροπείς Αποτελούν την πιο δημοφιλή προσέγγιση για τη δημιουργία μετατροπέων και χρησιμοποιούνται ακόμα και ως μέρος ενός μεγαλύτερου π.χ. υβριδικού D/A. Η βασική ιδέα είναι ο συνδυασμός σημάτων (τάσεων ή ρευμάτων) που έχουν μία «δυαδική» σχέση μεταξύ τους, δηλαδή: το ένα είναι το μισό του προηγούμενου, που είναι το ένα τέταρτο του προπροηγούμενο και ούτω καθεξής. Ένα παράδειγμα ενός τέτοιου μετατροπέα παρουσιάζεται παρακάτω: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 44

56 Κεφάλαιο 3: Digital to Analog Converters Εικόνα 3.10: ένας απλός 4bit binary weighted resistor D/A μετατροπέας Από το σχήμα 3.9 βλέπουμε ότι η ψηφιακή λέξη αποθηκεύεται στον καταχωρητή από όπου κάθε bit ελέγχει και έναν από τους αναλογικούς διακόπτες S 0 S 3. Οι διακόπτες οδηγούν την κατάλληλη ποσότητα ρεύματος στον τελεστικό ενισχυτή όπου και μετατρέπεται σε τάση. Για παράδειγμα η λέξη «0001» για μία V ref = 5V ισοδυναμεί με ένα V LSB = 5/2 4 =0.3125V. Με αυτό το σκεπτικό η εξίσωση 3 στην αρχή του κεφαλαίου παίρνει τη μορφή: b3 b2 b1 b0 2Rf b3 b2 b1 b0 b3 b2 b1 b0 Vout kvref Vref R (3.2) Οι πιθανές τάσεις εξόδου του παραπάνω μετατροπέα για τάση αναφοράς V ref =5V φαίνονται στον πίνακα που ακολουθεί: Ψηφι ακή είσοδος Αναλ ογική έξοδος Ψηφι ακή είσοδος Αναλ ογική έξοδος b 3 b 2 b V 3 b 2 b 1 b out 0 b 1 b 0 V out Η αναλογία μεταξύ των ρευμάτων και των αντιστάσεων είναι της τάξης 2 Ν που μπορεί να αποδειχθεί αρκετά μεγάλη ανάλογα με τον αριθμό των N bits. Αυτή η αναλογία απαιτεί τα μεγέθη των διακοπτών να είναι σε τέτοια κλίμακα, ώστε η πτώση τάσης να είναι παρόμοια σε κάθε κλάδο του κυκλώματος. Για αυτό το λόγο η μονοτονικότητα δεν είναι εγγυημένη. Επίσης, Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 45

57 Κεφάλαιο 3: Digital to Analog Converters η τοπολογία αυτή είναι επιρρεπής στο φαινόμενο των glitches. Ένα επιπλέον πρόβλημα που παρουσιάζει ο μετατροπέας που μόλις αναλύσαμε είναι η μεγάλη διαφορά στις τιμές των αντιστάσεων που απαιτούνται, ιδιαίτερα όταν χρειάζεται μεγάλο resolution. Λόγω περιβαλλοντικών παραγόντων όπως θερμοκρασία, υγρασία κτλ. οι τιμές των αντιστάσεων παρουσιάζουν μεγάλη διασπορά, με αποτέλεσμα τη μείωση της ακρίβειας του μετατροπέα R-2R ladder based D/A μετατροπείς Όπως περιγράφηκε προηγουμένως, το μεγάλο εύρος των τιμών των αντιστάσεων καθιστούν τους μετατροπείς αυτούς ακατάλληλους για εφαρμογές υψηλής ακρίβειας. Ένας τρόπος να αντιμετωπιστεί το συγκεκριμένο πρόβλημα είναι η χρήση του δικτυώματος αντιστάσεων γνωστού ως R-2R ladder, όπου η αναλογία μεταξύ των αντιστάσεων είναι μόνο 1:2. Ακολουθεί μία σύντομη ανάλυση του δικτυώματος αυτού. Εικόνα 3.11: R-2R ladder Με μία γρήγορη ματιά στο παραπάνω σχήμα βλέπουμε ότι: ' R4 2R R 2 R 2R R 4 R R R 2R ' 3 4 R 2 R R R ' 3 3 (3.3) Με άλλα λόγια, το εξής: R 2Rγια κάθε i. Όσον αφορά στα ρεύματα των κλάδων, παρατηρείται ' i V ref κόμβος 1: I1 2R V ref κόμβος 2: I2 αφού η τάση στον κόμβο 2 είναι η μισή απ ότι στον κόμβο1 4R V ref κόμβος 3: I3 αφού η τάση στον κόμβο 3 είναι η μισή απ ότι στον κόμβο2 8R Συνεπώς, το R-2R δικτύωμα αντιστάσεων μπορεί να χρησιμοποιηθεί για να υλοποιήσουμε ένα binary-scaled DAC με μία τιμή αντίστασης (η αντίσταση με τιμή 2R συνήθως αποτελείται από τον εν σειρά συνδυασμό δύο απλών R για καλύτερο matching). Έτσι επιτυγχάνεται μικρότερο μέγεθος ολοκλήρωσης και καλύτερη ακρίβεια (accuracy) από τον κλασικό binary-scaled D/A. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 46

58 Κεφάλαιο 3: Digital to Analog Converters Εικόνα 3.12: /A μετατροπέας 4bit με δικτύωμα σκάλας R-2R Στο σχήμα 3.11 απεικονίζεται ένας 4μπιτος μετατροπέας που βασίζεται στην τοπολογία R-2R ladder. Βασικό μειονέκτημα της συγκεκριμένης σχεδίασης είναι ότι η φορά των ρευμάτων στις αντιστάσεις 2R αντιστρέφεται κατά την αλλαγή των διακοπτών. Αυτό το γεγονός σε συνδυασμό με τις όποιες παρασιτικές χωρητικότητες αυξάνουν το χρόνο αλλαγής κατάστασης των διακοπτών, με αποτέλεσμα να περιορίζεται σημαντικά ο χρόνος μετατροπής. Ευτυχώς το συγκεκριμένο πρόβλημα αντιμετωπίζεται εύκολα με την τοπολογία της ανεστραμμένης σκάλας R-2R όπως φαίνεται στο κάτωθι σχήμα: Εικόνα 3.13: 4bit DAC με ανεστραμμένο δικτύωμα R-2R Εξαιτίας της θέσης της τροφοδοσίας, είναι προφανές ότι δεν παρουσιάζεται αναστροφή ρεύματος κατά την αλλαγή των διακοπτών. Βέβαια, παρόλο που η αναλογία μεταξύ των αντιστάσεων μειώθηκε σημαντικά λόγω του R-2R ladder, η αναλογία των ρευμάτων που περνάνε από τους διακόπτες είναι σημαντική και επομένως τα μεγέθη των διακοπτών πρέπει να ρυθμιστούν σωστά, ώστε να ικανοποιούν τις διαφορετικές τιμές των ρευμάτων. Μία ιδέα είναι να βάλουμε σε κάθε διακόπτη μία πηγή σταθερού ρεύματος. Όμως έτσι χάνουμε σε ταχύτητα μετατροπής, αφού οι εσωτερικοί κόμβοι του δικτυώματος R-2R ladder παρουσιάζουν κάποιες διακυμάνσεις στην τάση. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 47

59 Κεφάλαιο 3: Digital to Analog Converters Εικόνα 3.14: R-2R ladder D/A με ίσα ρεύματα σε κάθε διακόπτη Άλλες δημοφιλείς υλοποιήσεις τέτοιων μετατροπέων είναι η χρησιμοποίηση switching capacitors αντί αντιστάσεων, με πλεονεκτήματα την αναισθησία του τελικού κυκλώματος στο 1/f θόρυβο και στο offset του τελεστικού ενισχυτή, και η χρήση κλιμακούμενων πηγών ρεύματος για εφαρμογές που απαιτούν υψηλή ταχύτητα. Δυστυχώς, όμως, καμία από αυτές τις σχεδιάσεις δεν αντιμετωπίζει αποτελεσματικά το πρόβλημα των glitches. Εικόνα 3.15: binary-scaled switching capacitor DAC Εικόνα 3.16: binary-scaled DAC με κλιμακούμενες πηγές ρεύματος Thermometer code D/A μετατροπείς Μία άλλη κατηγορίας μετατροπέων που μειώνουν σημαντικά το πρόβλημα των glitches, ενώ παρουσιάζουν μονοτονικότητα, είναι οι DAC που χρησιμοποιούν thermometer code [1]. Oι μετατροπείς αυτοί μεταφράζουν την ψηφιακή δυαδική λέξη εισόδου στην αντίστοιχη thermometer τιμή. Ένας thermometer κώδικας διαφέρει από τον κλασικό δυαδικό στο ότι Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 48

60 Κεφάλαιο 3: Digital to Analog Converters χρειάζεται 2 Ν -1 ψηφιακές εισόδους για να αναπαραστήσει 2 Ν διακριτές τιμές. Το πλήθος των άσσων σε έναν thermometer κώδικα αναπαριστά τη δεκαδική τιμή. Για παράδειγμα για μία λέξη των 3 bit η δεκαδική τιμή αναπαριστάται ως 100, ενώ σε thermometer μορφή ως d ecimal b inary b d 1 b 2 b d 3 Thermometer code d 4 d 5 d 6 d 7 d Πίνακας 3.2: παράδειγμα thermometer code Η αναπαράσταση αυτή σίγουρα δεν οδηγεί σε οικονομικές υλοποιήσεις όσον αφορά την επιφάνεια και το πλήθος των ηλεκτρονικών στοιχείων, όμως επιτυγχάνει χαμηλό DNL, μονοτονικότητα και μειωμένο glitching noise. Μία μέθοδος για την υλοποίηση ενός τέτοιου μετατροπέα είναι η κατασκευή 2 Ν -1 αντιστάσεων ίδιου μεγέθους και διακοπτών συνδεδεμένων στην εικονική γείωση (virtual ground) ενός τελεστικού ενισχυτή, όπως φαίνεται στο παρακάτω σχήμα: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 49

61 Κεφάλαιο 3: Digital to Analog Converters Εικόνα 3.17: D/A μετατροπέας 3bit thermometer κώδικα Παρατηρούμε ότι η μονοτονικότητα εξασφαλίζεται, αφού όταν η λέξη εισόδου μεταβαίνει στην αμέσως μεγαλύτερη, ακόμη ένας άσσος εμφανίζεται στον αντίστοιχο thermometer κώδικα, αναγκάζοντας τον αντίστοιχο διακόπτη να κλείσει και τον τελεστικό να τραβήξει περισσότερο ρεύμα. Σε binary-weighted DACs όπως αυτοί που παρουσιάστηκαν στην προηγούμενη ενότητα, ενδέχεται εξαιτίας μη ταιριάσματος των αντιστάσεων η τάση εξόδου να πέφτει όταν ανεβαίνουμε στην επόμενη ψηφιακή λέξη. Ένας τέτοιος μετατροπέας εξαλείφει σχεδόν όλα τα glitches, επειδή δε χρειάζεται να αλλάξουν κατάσταση ολόκληρες συστάδες διακοπτών, όταν η έξοδος αλλάζει κατά 1 LSB. Επιπλέον μπορούν να χρησιμοποιηθούν latches κατά τη μετατροπή του δυαδικού κώδικα σε thermometer, ώστε να μειωθούν και εκεί τα glitches και να εφαρμοστεί pipelining που θα εξασφαλίζει υψηλό throughput. Αξίζει να αναφέρουμε ότι η χρήση μετατροπέων που βασίζονται σε κώδικα thermometer δεν απαιτεί περισσότερο αναλογικό hardware από ότι η binary-scaled προσέγγιση. Για παράδειγμα σε έναν κλασικό binary-scaled D/A μετατροπέα οι τιμές R,2R και 4R χρειάζονται για μία συνολική αντίσταση 7R. Η ίδια τελική τιμή ισχύει και για τον thermometer μετατροπέα και επειδή η τιμή μίας αντίστασης σε ολοκληρωμένη μορφή εξαρτάται από την επιφάνειά της, η συνολική επιφάνεια και για τις δύο προσεγγίσεις θα είναι η ίδια. Τέλος, όλοι οι διακόπτες σε μία thermometer αρχιτεκτονική έχουν το ίδιο μέγεθος, αφού διαρρέονται από το ίδιο ρεύμα όπως φαίνεται εξάλλου και από το σχήμα Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 50

62 Κεφάλαιο 4: Θεωρία του R-2R calibrated DAC 4.1. ΕΙΣΑΓΩΓΗ Στο παρόν κεφάλαιο παρουσιάζονται αρχικά τρία μαθηματικά μοντέλα για τον R-2R ladder που συζητήθηκε συνοπτικά στο κεφάλαιο 3. Επειδή στις πραγματικές υλοποιήσεις ποτέ οι τιμές των αντιστάσεων δεν παρουσιάζουν τον ιδανικό λόγο αναλογίας 1:2, ώστε το ρεύμα ή αντίστοιχα η τάση αναφοράς να υποδιπλασιάζονται ολοένα με κάθε bit εισόδου, έχει γίνει εκτενέστερη μελέτη όσον αφορά τις ιδιότητες της τοπολογίας R-2R ladder. Συγκεκριμένα θα παρουσιαστούν τα μοντέλα λόγου αντιστάσεων, διαιρέτη ρεύματος και ανοχής αντίστασης, τα οποία θα βοηθούν τον αναγνώστη να αποκτήσει περισσότερη εμπειρία πάνω στο κύκλωμα του ladder. Στη συνέχεια, με βάση το μοντέλο ανοχής, θα παρουσιαστεί η αρχιτεκτονική ενός νέου ρυθμιζόμενου μετατροπέα σήματος, ο οποίος επιδεικνύει αξιοσημείωτη απόδοση στο INL και DNL, ανεξαρτήτως της ανοχής που παρουσιάζουν οι αντιστάσεις που συνθέτουν το ladder. Τέλος, ακολουθεί μία εξομοίωση στο πρόγραμμα SPICE ενός παρόμοιου μετατροπέα, ο οποίος λειτουργεί με ρεύμα αναφοράς εισόδου. Όπως αναφέρθηκε στο προηγούμενο κεφάλαιο, ένας ladder-based μετατροπέας μπορεί να χρησιμοποιήσει είτε ως σήμα εισόδου/ εξόδου τάση (voltage based), είτε ρεύμα (current based). Με χρήση τελεστικού ενισχυτή η μετατροπή της ποσότητας ρεύματος εξόδου σε τάση εξόδου είναι εύκολη υπόθεση. Η εξομοίωση ενός current based D/A μετατροπέα έγινε σκόπιμα, επειδή η hardware υλοποίηση που θα παρουσιαστεί στα επόμενα κεφάλαια ουσιαστικά χρησιμοποιεί πηγή ρεύματος ως είσοδο στο μετατροπέα ΜΟΝΤΕΛΟΠΟΙΗΣΗ ΤΟΥ R-2R LADDER Παρακάτω παρουσιάζονται τα μοντέλα που περιγράφουν βασικές ιδιότητες του R-2R ladder Μοντέλο λόγου αντιστάσεων (resistance ratio model) Είναι γνωστό σε όλους τους κατασκευαστές μετατροπέων σήματος ότι λάθη γραμμικότητας μπορούν να αντιμετωπιστούν με κατάλληλη χάραξη (etching, trimming) των αντιστάσεων. Η συγκεκριμένη όμως διαδικασία απαιτεί χρονοβόρες και πολυδάπανες βιομηχανικές διεργασίες. Επομένως, ένα μοντέλο που βοηθά στην κατανόηση του λόγου που πρέπει να έχουν οι αντιστάσεις κρίνεται απαραίτητο. Το συγκεκριμένο μοντέλο χρησιμοποιεί ως παραμέτρους του γνωστού ladder λόγους αντιστάσεων και εξηγεί γιατί το κύκλωμα αυτό είναι αναίσθητο στις απόλυτες τιμές των αντιστάσεων που το αποτελούν. Παρακάτω θα εξηγήσουμε το μοντέλο χρησιμοποιώντας το ladder που βασίζεται σε διαίρεση τάσης όπως φαίνεται στο σχήμα 4.1: Vout N RN,1 N-1 RN-1,1 k Rk,1 2 R2,1 1 R1,1 RN,2 RN-1,2 Rk,2 R2,2 R1,2 N' N-1' k' 2' 1' Vin Εικόνα 4.1: Voltage mode R-2R ladder

63 Κεφάλαιο 4: Η θεωρία του R-2R calibrated DAC Σε κάθε κόμβο k του κυκλώματος συνδέονται δύο αντιστάσεις: η R k,1 που συνδέεται οριζόντια στον κόμβο k-1 και k και η R k,2 που συνδέεται μεταξύ k και k. Στη γενική περίπτωση R k,1 2 R k,2. Κάθε bit της ψηφιακής λέξης εισόδου (b N,,b 1 ) αναλόγως αν είναι 0 ή 1, ελέγχει τους αντίστοιχους διακόπτες οι οποίοι θεωρούνται ιδανικοί (δεν παρουσιάζουν αντίσταση). Ορίζουμε ως R k,3 την ισοδύναμη αντίσταση που φαίνεται όπως κοιτάμε από αριστερά τον κόμβο k, δηλαδή το αριστερό ακροδέκτη της R k,1. Επιπλέον ορίζουμε το λόγο: Rk,3 rk, k 1,2, N (4.1) R k,2 Εφόσον το κύκλωμα του ladder είναι γραμμικό, αφού αποτελείται από παθητικά στοιχεία (αντιστάσεις) και πηγές, μπορούμε να υπολογίσουμε την τάση εξόδου στον κόμβο Ν χρησιμοποιώντας το θεώρημα της υπέρθεσης: N V E (4.2) out όπου Ε Ν,k είναι η συνεισφορά στον κόμβο Ν της πηγής τάσης V k που εφαρμόζεται στον κόμβο k. Ας εξετάσουμε τώρα την πιο απλή περίπτωση, δηλαδή τη συνεισφορά της πηγής V N, η οποία συνδέεται στην R N,2. Έτσι προκύπτει ο διαιρέτης τάσης με έξοδο V OUT και πηγής τάσης V N και αντιστάσεις R N,2, μεταξύ πηγής και κόμβου εξόδου, και R N,3 μεταξύ κόμβου εξόδου και γης. Άρα: RN,3 rn EN, N VN ' VN ' (4.3) R R r k1 N, k N,3 N,2 1 N Αντίστοιχα, για να υπολογίσουμε τη συνεισφορά του κόμβου Ν-1, απλοποιούμε το κύκλωμα του ladder, όπως φαίνεται στο σχήμα 4.2: EN,N-1 RN,1 N N-1 RN-1,3 RN,2 RN-1,2 VN-1' Εικόνα 4.2: Ισοδύναμο κύκλωμα για υπολογισμό του Ε Ν,Ν-1 Για ευκολία στους υπολογισμούς, χρησιμοποιώντας το θεώρημα Thevenin, καταλήγουμε στο εξής σχήμα 4.3: EN,N-1 N RN,3 VN-1TH RN,2 Στο παραπάνω κύκλωμα έχουμε ότι : Εικόνα 4.3: Ισοδύναμο κύκλωμα Thevenin Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 52

64 Κεφάλαιο 4: Η θεωρία του R-2R calibrated DAC V N1TH R RN 1,3 R N1,3 N1,2 R R ( R R ) N,3 N,1 N1,2 N1,3 (4.4) Από το διαιρέτη τάσης του σχήματος 4.3 έχουμε ότι: RN,2 rn 1 1 E V TH V RN,2 RN,3 1 rn 11 rn N, N1 N1 N1' Όπως αναλύεται [6] στο ακολουθώντας το ίδιο σκεπτικό για όλους τους κόμβους του κυκλώματος καταλήγουμε ότι EN, k wv k k' gi για k 1,2,, N, όπου: rn, k N 1 r N wk N (4.6) r k 1, k N 1rk jk1 1r j Θεωρούμε ότι η τάση που εφαρμόζεται σε κάθε κόμβο μπορεί να είναι 0 ή V IN, ανάλογα αν το μπιτ b k =0 ή 1. Επομένως, V b V και η τελική έξοδος δίνεται από την παρακάτω σχέση: k ' k IN (4.5) N OUT bk wkv IN (4.7) k1 V Για έναν ιδανικό R-2R ladder έχουμε ότι Rk,3 Rk,2 για k 1,2,, N. Άρα ο λόγος που ορίστηκε προηγουμένως ισούται με μονάδα ( rk 1) και w 1 2 Nk1 γεγονός που μας επιτρέπει να εξάγουμε την τάση εξόδου του ιδανικού ladder ως εξής: N bj B VOUT V N j 1 IN V N IN (4.8) j1 2 2 όπου Β είναι η τιμή της δυαδικής αναπαράστασης της λέξης εισόδου bnbn 1 b2b 1. Στο σημείο αυτό πλέον είμαστε σε θέση να εκτιμήσουμε τους πραγματικούς λόγους r k των αντιστάσεων ενός πραγματικού ladder. Μετρώντας την τάση εξόδου V OUT (B), όπου ως είσοδο εισάγουμε κάθε δύναμη του δύο (1,2,4,,2 Ν-1 ), μπορούμε με Ν ουσιαστικά μετρήσεις να υπολογίσουμε τους συντελεστές w k ως εξής: VOUT (1) w1 VOUT (2) w 2 V IN (4.9) N1 VOUT (2 ) 0 0 1wN Σύμφωνα με [6] οι πραγματικοί λόγοι r k μπορούν να προσεγγιστούν αν λύσουμε τις σχέσεις (4.6) ως προς r k : k Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 53

65 Κεφάλαιο 4: Η θεωρία του R-2R calibrated DAC όπου: wn rn ' 1 w N (4.10) vk rk ', k N 1v k N v w (1 r ') (4.11) k k j jk1 Με το συγκεκριμένο, συνεπώς, μοντέλο έχουμε τη δυνατότητα να εκτιμήσουμε τον πραγματικό λόγο των αντιστάσεων που αποτελούν ένα κύκλωμα R- 2R ladder, εκτελώντας μόνο Ν μετρήσεις, εφόσον η τάση αναφοράς V IN είναι γνωστή, γεγονός πολύ σημαντικό για την εξαγωγή της διασποράς του τελικού μετατροπέα από τις εργοστασιακές του προδιαγραφές Μοντέλο διαιρέτη ρεύματος (current divider model) Το συγκεκριμένο μοντέλο προσφέρει μία κομψή μαθηματική ανάλυση του current-based R-2R ladder εισάγοντας κάποιους συντελεστές, οι οποίοι βοηθούν στη μείωση του όγκου των απαιτούμενων εξισώσεων για την περιγραφή του συστήματος. Πριν όμως προχωρήσουμε στο μοντέλο ας θυμηθούμε πώς είναι ένας διαιρέτης ρεύματος: I in N R2 R1 I 1 I 2 Εικόνα 4.4: απλός διαιρέτης ρεύματος Το αρχικό ρεύμα I in χωρίζεται σε δύο ρεύματα με τιμές: R2 I1 Iin R2 R1 R1 I2 Iin R R 2 1 (4.12) Θεωρούμε τώρα τον inverse current-based ladder ως μία συστοιχία από Ν διαδοχικούς διαιρέτες ρεύματος με ιδανικούς διακόπτες σε κάθε κόμβο: I in 1 I 2 '' 2 I k '' k I k+1 '' Rορ,k N-1 N I 1 ' Rκαθ,1 Rκαθ,2 I k ' Rκαθ,k Rκαθ,N-1 Rκαθ,N N' N-1' k' 2' 1' I out Εικόνα 4.5: Ladder ως συστοιχία από διαιρέτες ρεύματος Ο k-οστός διαιρέτης αποτελείται από τις αντιστάσεις R καθ,k (κάθετη) και R ορ,k (οριζόντια ισοδύναμη αντίσταση όπως κοιτάμε τον κόμβο k από τα αριστερά). Το Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 54

66 Κεφάλαιο 4: Η θεωρία του R-2R calibrated DAC ρεύμα που εισέρχεται στο διαιρέτη αυτό το συμβολίζουμε με I k και το ποσό του ρεύματος που περνά στον επόμενο διαιρέτη I k+1, ενώ το ρεύμα που μπορεί να περάσει στην έξοδο με την ενεργοποίηση του αντίστοιχου διακόπτη b k με I k. Ορίζοντας ως μία νέα μεταβλητή το: R, k R, k ek (4.13) R R, k, k ' R k, k 1 ek I '' R R 2 2 k, k, k ' R k, k 1 ek I '' R R 2 2 k, k, k (4.14) (4.15) Υπολογίζοντας τα ρεύματα Ι k και Ι k+1 με το e k ως παράμετρο έχουμε[7]: k 1 1 '' in (1 ei ), k 1 k (4.16) 2 i1 k1 1ek ' in (1 ei ), k 2 k (4.17) 2 i1 Για k 1,, N το ρεύμα εξόδου θα είναι: N k1 N k1 1e1 1ek bk Iout Iin b1 bk (1 ei ) Iin 1 e k k k ei 2 k2 2 i1 k1 2 (4.18) i1 Οι συντελεστές e k υψηλής τάξης θεωρούνται αμελητέοι. Βλέπουμε, επομένως, ότι το πλήθος των παραμέτρων έχει μειωθεί σε Ν, αφού οι τιμές των αντιστάσεων κάθε διαιρέτη εμπεριέχονται στους νέους συντελεστές που εισήχθησαν στο μοντέλο. Ο προσδιορισμός των συντελεστών αυτών βοηθά στην εξεύρεση κατάλληλων αλγορίθμων για καλύτερη ακρίβεια των μετατροπέων σήματος [7] Μοντέλο ανοχής αντίστασης (resistance tolerance model) Το μοντέλο αυτό περιγράφει το κύκλωμα του ladder συναρτήσει της ανοχής των αντιστάσεών του. Στη συνέχεια θα αναπτυχθεί η θεωρία του μοντέλου για έναν voltage-based DAC, όμως πολύ εύκολα με παρόμοια διαδικασία μπορεί να εξαχθεί ένα μοντέλο για έναν current-based μετατροπέα, καθώς το συμπέρασμα στο οποίο καταλήγουμε ισχύει ανεξαρτήτως του τρόπου λειτουργίας του μετατροπέα. Στο σχήμα 4.6 φαίνεται ο κλασικός voltage-based R-2R ladder. V ref είναι η τάση αναφοράς, b k ( k 1,2,, N) η ψηφιακή λέξη εισόδου των Ν bit, RK k η κάθετη αντίσταση του κλάδου k και RΟ k αντίστοιχα η οριζόντια. Vout N RΟΝ N-1 RΟΝ-1 k ROk 2 RO2 1 RO1 RΚΝ RΚΝ-1 RΚk RK2 RK1 RT N' N-1' k' 2' 1' Vref Εικόνα 4.6: κλασικός voltage-based R-2R ladder Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 55

67 Κεφάλαιο 4: Η θεωρία του R-2R calibrated DAC Αν θεωρήσουμε ότι όλες οι αντιστάσεις είναι ταιριασμένες απολύτως σωστά και ότι οι διακόπτες είναι ιδανικοί, τότε η τάση αναφοράς υποδιαιρείται σε κάθε κλάδο, με αποτέλεσμα η έξοδος του κυκλώματος να δίνεται από: N N 1 kn1 out 12 N 2 ref ref k 2 k1 V b b V V b (4.19) αφού η ισοδύναμη αντίσταση στα δεξιά του κόμβου k ισούται με 2R. Στην περίπτωση όπου δεν έχουμε τέλειο ταίριασμα (matching) των αντιστάσεων, θα υπάρχουν αποκλίσεις στην έξοδο εξαιτίας του ποσοστού ανοχής κάθε στοιχείου. Γενικά η τάση στον κόμβο k θα έχει την παρακάτω μορφή: V ( k) V Q, k 1,2,, N (4.20) out ref k όπου: N ROk Reqk 1 RKl Qk RK ( RO Re q (4.21) ) RK ( RO Re q ) k k k1 lk1 l l l1 με: Req k RT, k 0 RKk ROk Re qk 1, k 1,, N (4.22) Συνεπώς, η τελική έξοδος δίνεται από: N V Q V (4.23) out k ref k1 Με βάση τις παραπάνω εξισώσεις αποδεικνύεται [8] ότι η μέση τιμή των σφαλμάτων γραμμικότητας (INL και DNL) μπορούν να προσεγγιστούν από τους παρακάτω τύπους: N INL( T, N) T2 ( LSBits ) (4.24) N DNL ( T, N) T2 ( LSBits ) (4.25) όπου Τ είναι η ανοχή των στοιχείων και Ν η ανάλυση του μετατροπέα R-2R CALIBRATED VOLTAGE BASED DAC Από τη σχέση (4.20) μπορούμε να κάνουμε μία πολύ έξυπνη παρατήρηση. Για να εξαλείψουμε το λάθος που εισάγεται εξαιτίας των παραγόντων Q k, δηλαδή της μη ιδανικότητας των αντιστάσεων, μπορούμε να ρυθμίσουμε κατάλληλα την τάση αναφοράς σε κάθε κόμβο του κυκλώματος, ώστε να επιτευχθεί το μικρότερο δυνατό σφάλμα στην έξοδο Τοπολογία Το κύκλωμα το οποίο μπορεί να επιτύχει τη συγκεκριμένη ρύθμιση της V ref παρουσιάζεται παρακάτω: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 56

68 Κεφάλαιο 4: Η θεωρία του R-2R calibrated DAC Εικόνα 4.7: σχεδιάγραμμα του ρυθμιζόμενου R-2R voltage-based DAC Στην εικόνα 4.7 οι οριζόντιες αντιστάσεις RH k και οι κάθετες R A V k έχουν τιμή ίση με R. Το σύστημα που συνδέεται σε κάθε R A V k και συμβολίζεται ως R B V k, πρόκειται ουσιαστικά για έναν R-2R ladder D/A Converter με NC bits που σκοπό έχει να υποδιαιρέσει την τάση αναφοράς, έτσι ώστε η συνεισφορά του κάθε κόμβου στην τελική έξοδο να προσεγγίζει την ιδανική περίπτωση (4.19). Ο συγκεκριμένος μετατροπέας παρουσιάζει αντίσταση εξόδου ίση με R, επομένως ο κάθετος κλάδος έχει συνολική αντίσταση 2R και η συμπεριφορά του κανονικού ladder δεν επηρεάζεται από αυτή την προσθήκη. Έτσι, με χρήση του ισοδύναμου Thevenin, οι πρόσθετοι ladders θα μπορούσαν να αντικατασταθούν από μία πηγή τάσης εξαρτώμενη από την ψηφιακή λέξη ρύθμισης και φυσικά από την ψηφιακή λέξη εισόδου του μετατροπέα ( b 1,, b NR ), VCal k (CW k ) 1. Με μία διαδικασία ρύθμισης, η οποία θα γίνεται μία φορά πριν από τη χρήση του μετατροπέα (offline calibration), η γραμμική συμπεριφορά του μετατροπέα μπορεί να βελτιωθεί σημαντικά. Γι αυτό το λόγο, είναι απαραίτητη η σωστή εκλογή του μήκους του CW k, δηλαδή πόσα ΝC bits θα περιέχει, καθώς και ο προσδιορισμός της τιμής της λέξης που πρόκειται να εισαχθεί από τον αλγόριθμο ρύθμισης. Ένας τέτοιος αλγόριθμος θα παρουσιαστεί στη συνέχεια αυτού του κεφαλαίου. Πριν όμως προχωρήσουμε εκεί, αξίζει να αναφέρουμε κάποια στοιχεία σχετικά με την επιφάνεια ολοκλήρωσης και την κατανάλωση ενέργειας της συγκεκριμένης τοπολογίας. Όπως φαίνεται στην εικόνα 4.8, η προτεινόμενη αρχιτεκτονική εμφανίζεται ως μία μέση λύση όσον αφορά το πλήθος των στοιχείων υλοποίησης, όσο η ανάλυση σε bits αυξάνεται. Εικόνα 4.8: αριθμός στοιχείων συναρτήσει της ανάλυσης του DAC 1 Η συντομογραφία σημαίνει VoltageCalibrated-VCal k, Calibration Word-CW k Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 57

69 Κεφάλαιο 4: Η θεωρία του R-2R calibrated DAC Επίσης, όσον αφορά την κατανάλωση ισχύος, για να υπολογιστεί η τάση και το ρεύμα σε κάθε κόμβο, απαιτείται ο προσδιορισμός της ισοδύναμης αντίστασης εξόδου που βλέπει κάθε πηγή VCal k όταν συνδέεται με τον κάθετο κλάδο. Αναλυτικοί υπολογισμοί θα ακολουθήσουν στο κεφάλαιο 5, γι αυτό στο σημείο αυτό θα τους παραλείψουμε. Ωστόσο, αξίζει να αναφέρουμε ότι το προτεινόμενο κύκλωμα εναλλάσσει την τάση μεταξύ V ref και γης, γεγονός που εισάγει καθυστερήσεις και αυξάνει τη συνολική κατανάλωση, όπως αναφέρθηκε στο κεφάλαιο 3. Επομένως, θα ήταν προτιμότερη μία τοπολογία ανεστραμμένου ladder (inverse ladder), όπου οι διακόπτες συνδέονται μεταξύ εικονικής γης (virtual ground) στον τελεστικό ενισχυτή και πραγματικής γης, όπως φαίνεται στο σχήμα 4.9 Εικόνα 4.9: inverse voltage-based ladder Από εξομοίωση στο πρόγραμμα SPICE, θεωρώντας όλα τα bits ενεργοποιημένα, βλέπουμε ότι ρεύματα και τάσεις μοιράζονται (εικόνα 4.10) Εικόνα 4.10: εξομοίωση του inverse ladder Είναι φανερό ότι τάση και ρεύμα υποδιπλασιάζονται σε κάθε κλάδο, με αποτέλεσμα η συνολική κατανάλωση να φθίνει με κάθε νέο bit. Μάλιστα μπορούμε να εκφράσουμε την ισχύ ως εξής για την συγκεκριμένη περίπτωση: 2 Vref Pstatic () k Vk Ik (4.26) 2( Nk) 1 2 R αφού σε κάθε κλάδο η τάση είναι: V k Vref Vref και το ρεύμα: I Nk k Nk1 2 2 R Αλγόριθμος ρύθμισης (calibration) Στόχος του calibration είναι ο προσδιορισμός της αντίστοιχης ψηφιακής λέξης CW k που θα οδηγήσει τον κόμβο k όσο το δυνατό πλησιέστερα στην ιδανική τιμή. Θεωρώντας ότι η μέγιστη έξοδος του μετατροπέα είναι V FS (Full Scale voltage) και λαμβάνοντας υπόψη τη σχέση (4.20) έχουμε για τη συνεισφορά του k κλάδου στην έξοδο: 1 ( ) ( ) 2 k V k VCal CW Q NR V (4.27) out k k k FS και κανονικοποιώντας τις τάσεις για όλα τα bits: NR 1 k V ( k) 2 V ( k) V (4.28) norm outt FS Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 58

70 Κεφάλαιο 4: Η θεωρία του R-2R calibrated DAC Εφόσον το MSB (Most Significant Bt - πιο σημαντικό ψηφίο) έχει τη μεγαλύτερη επίδραση όσον αφορά τη σωστή λειτουργία του DAC, πρέπει η κανονικοποιημένη τάση που οφείλεται σε αυτό να παρουσιάζει την ίδια τιμή με τη V FS : V 2 V ( NR) V ( NR) (4.29) FS out norm Επιπλέον, η κανονικοποιημένες τάσεις των υπόλοιπων bits πρέπει να προσεγγίζουν τη V FS. Συνεπώς, η V FS πρέπει να επιλεγεί, ώστε να είναι μικρότερη ή ίση από όλες τις κανονικοποιημένες τάσεις εκτός του MSB: NR 1 k NC V min 2 VCal (2 1) (4.30) FS Η V FS όπως προκύπτει από τις σχέσεις (4.29) και (4.30) αποτελεί την τάση αναφοράς του ρυθμιζόμενου A/D μετατροπέα. Όπως γίνεται εύκολα κατανοητό, η τιμή της θα είναι μικρότερη της V ref, όμως αυτό δεν αποτελεί πρόβλημα, αφού η στάθμη του σήματος εξόδου μπορεί να ενισχυθεί στη συνέχεια από κάποιο στάδιο ενίσχυσης. Έχοντας πλέον προσδιορίσει την τιμή της V FS, μπορούμε χρησιμοποιώντας τη (4.27) για k=nr να βρούμε την κατάλληλη λέξη ρύθμισης για το MSB, CW NR. Στη συνέχεια, ο προσδιορισμός των calibration words για τα υπόλοιπα bits γίνεται με βάση το κριτήριο: NRk 2 VCal ( CW ) Q V ( NR) 0 (4.31) k k k out με άλλα λόγια πρέπει η τιμή της τάσης εξόδου που οφείλεται σε κάποιο bit k κανονικοποιημένη ως προς το MSB, να τείνει στην τιμή που δίνει το MSB Μειονεκτήματα μεθόδου ρύθμισης Ο αλγόριθμος ρύθμισης που παρουσιάστηκε προηγουμένως βασίζεται στο μοντέλο ανοχής αντιστάσεων. Προφανώς σε ένα πραγματικό σύστημα υπεισέρχονται και άλλοι παράγοντες που επηρεάζουν τη σωστή λειτουργία. Ίσως ο πιο σημαντικός από αυτούς είναι η μη γραμμική αντίσταση R on που παρουσιάζουν οι διακόπτες ΜΟS, οι οποίοι συνδέονται στον κάθετο κλάδο σε σειρά με την αντίσταση 2R και επιλέγουν την ψηφιακή λέξη εισόδου. Συνήθως σε μοντέρνες τεχνολογίες CMOS η τιμή της μη γραμμικής αντίστασης αγγίζει τα 50Ω. Παρόλο που το συγκεκριμένο φαινόμενο δε λαμβάνεται υπόψη στο μοντέλο που αναλύθηκε, μία απλή λύση που συχνά χρησιμοποιείται στην πράξη είναι η επιλογή λίγο μικρότερης τιμής των αντιστάσεων 2R, ώστε ο εν σειρά συνδυασμός με την R on να παρουσιάζει συνολικά 2R αντίσταση. Επίσης, υπό πραγματικές συνθήκες, απαιτείται κάποιο όργανο μέτρησης για την εξαγωγή των κατάλληλων calibration words, το οποίο έχει πεπερασμένη ακρίβεια. Συνεπώς, μία επιπλέον πηγή σφαλμάτων είναι η ακρίβεια του οργάνου που χρησιμοποιείται κατά τη διαδικασία ρύθμισης Αποτελέσματα αριθμητικών εξομοιώσεων Αριθμητικές εξομοιώσεις [8] που διεξήχθησαν οδηγούν σε κάποια βασικά συμπεράσματα σχετικά με την προτεινόμενη τοπολογία. Πιο συγκεκριμένα, όταν η ανάλυση του ladder ρύθμισης (R B V k ) που προστίθεται σε κάθε bit, είναι χαμηλή, τότε τα σφάλματα εξαρτώνται από την ανοχή των στοιχείων. Όταν όμως έχουμε ένα R B V k με ένα ικανοποιητικά μεγάλη ανάλυση (NC), τότε έχουμε 2 NC συνδυασμούς, άρα αυξημένες πιθανότητες να ικανοποιήσουμε το κριτήριο (4.31). Σε αυτή την περίπτωση μάλιστα, το INL γίνεται ανεξάρτητο της ανοχής των στοιχείων και Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 59 k

71 Κεφάλαιο 4: Η θεωρία του R-2R calibrated DAC εξαρτάται αποκλειστικά από την ανάλυση του μετατροπέα (NR) καθώς και των επιπρόσθετων R-2R ladders (NC). Εμπειρικά έχει αποδειχθεί ότι ένα μήκος NC NR είναι αρκετό, για να εξασφαλιστεί INL 0.5LSB και DNL 0.5LSB. Εικόνα 4.11: Μέσο ΙΝL ενός 10bit DAC για διάφορες τιμές ανοχής των αντιστάσεων Εικόνα 4.12: Μέσο INL συναρτήσει του μήκους λέξης ρύθμισης (NC) Ύστερα από στατιστική ανάλυση των αποτελεσμάτων της εξομοίωσης προκύπτουν δύο πολύ ενδιαφέρουσες εμπειρικές σχέσεις, οι οποίες προβλέπουν το μέσο INL και DNL σφάλμα, αν είναι γνωστές η ανοχή των στοιχείων και η ανάλυση NR και NC: NR T2 INL( NR, NC, T) (4.32) NC T2 NR T2 DNL( NR, NC, T) (4.33) NC T SPICE ΕΞΟΜΟΙΩΣΗ ΕΝΟΣ R-2R CALIBRATED CURRENT BASED DAC Όσα παρουσιάστηκαν στις προηγούμενες ενότητες για τη συμπεριφορά και τον τρόπο ρύθμισης του προτεινόμενου μετατροπέα, ισχύουν και στην περίπτωση μίας current-based τοπολογίας. Η μόνη ουσιαστική διαφορά είναι ότι αντί για τάση αναφοράς V ref, έχουμε πλέον ρεύμα αναφοράς I ref, το οποίο υποδιαιρείται σε κάθε κλάδο. Ως έξοδο παίρνουμε το άθροισμα των ρευμάτων κάθε κλάδου. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 60

72 Κεφάλαιο 4: Η θεωρία του R-2R calibrated DAC Στη συνέχεια θα ακολουθήσει Monte Carlo εξομοίωση ενός R-2R ladder ρεύματος και μέσω της διαδικασίας ρύθμισης θα αποδειχθεί η βελτίωση των γραμμικών σφαλμάτων του μετατροπέα Λίγα λόγια για την Monte Carlo analysis Η μέθοδος Monte Carlo πρωτοπαρουσιάστηκε από τους von Neumann, Ulam και Metropolis στο τέλος του δευτέρου παγκοσμίου πολέμου [9]. Η βασική ιδέα της μεθόδου είναι ότι μπορούμε να αντικαταστήσουμε ένα ντετερμινιστικό πρόβλημα με ένα πιο απλό πιθανοκρατικό αντίστοιχο. Η ανάλυση προαπαιτεί την παραγωγή τυχαίων αριθμών. Όσο μεγαλύτερος ο αριθμός των τυχαίων πειραμάτων Monte Carlo, τόσο περισσότερο αυθεντικό είναι και το αποτέλεσμα. Η μέθοδος βρίσκει εφαρμογή οπουδήποτε προκύπτει ο σκόπελος της εκθετικής υπολογιστικής πολυπλοκότητας και το υπό ανάλυση μοντέλο υπάγεται σε διαδικασίες κανονικής κατανομής και αναλύσεις με τυχαίους αριθμούς. Το περιβάλλον Orcad Pspice προσφέρει τη δυνατότητα για Monte Carlo ανάλυση ηλεκτρικών και ηλεκτρονικών κυκλωμάτων. Ρυθμίζοντας την ανοχή των στοιχείων σε κάποιο συγκεκριμένο ποσοστό καθώς και την πιθανοτική κατανομή που θα ακολουθεί η γεννήτρια τυχαίων αριθμών, πραγματοποιούνται συνεχείς εξομοιώσεις του κυκλώματος. Στο τέλος της εξομοίωσης ο χρήστης μπορεί να εξάγει χρήσιμα συμπεράσματα για συγκεκριμένους κόμβους όπως μέση τάση, διασπορά του ρεύματος εξόδου από τη μέση τιμή κτλ. Κατά αυτό τον τρόπο μπορεί ο σχεδιαστής να αποκτήσει μία πιο ρεαλιστική εικόνα για το υπό μελέτη κύκλωμα Εξομοίωση του κυκλώματος και παράδειγμα ρύθμισης Στο σχήμα 4.13 παρουσιάζεται ένας απλός R-2R ladder current based DAC των 8 bits. Οι αντιστάσεις έχουν επιλεγεί με μέση τιμή 1kΩ και ανοχή (tolerance) 8% και το ρεύμα αναφοράς I in =1A. Εικόνα 4.13: ένας απλός current-based R-2R ladder Εικόνα 4.14: ιδιότητες των αντιστάσεων όπου φαίνεται το tolerance 8% Πραγματοποιώντας απλή bias point και Monte Carlo εξομοίωση (1000 πειράματα) για τον DAC του σχήματος 4.13 βρίσκουμε τα εξής ρεύματα: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 61

73 Κεφάλαιο 4: Η θεωρία του R-2R calibrated DAC Τιμή του ρεύματος bits εξομοίωση (μέση τιμή) σε ma ιδανική σε ma bit 8 (MSB) 500, bit 7 249, bit 6 124, bit 5 62,705 62,5 bit 4 31,366 31,25 bit 3 15,621 15,63 bit 2 7,799 7,813 bit 1 (LSB) 3,926 3,906 Πίνακας 4.1: ιδανική και εξομοιωμένη τιμή ρευμάτων του απλού DAC Στο σημείο αυτό, για να προσδιορίσουμε τη μέγιστη τιμή εξόδου I FS, πρέπει να βρούμε το bit στο οποίο σημειώνεται η αρνητικότερη απόκλιση από την ιδανική τιμή, κανονικοποιημένη ως προς το MSB, σύμφωνα με τη σχέση: k I I I 2, k 1,2,,8 (4.34) 8 k sim ideal bits k k Κανονικοποιημένες αποκλίσεις(ma) bit 8 (MSB) 0,457 bit 7-1,546 bit 6-0,024 bit 5 1,64 bit 4 1,856 bit 3-0,288 bit 2-0,896 bit 1 (LSB) 2,56 Πίνακας 4.2: Κανονικοποιημένες αποκλίσεις ρευμάτων ως προς το MSB Στο σημείο αυτό αξίζει να υπολογίσουμε το INL του συγκεκριμένου DAC. Το θετικό INL ισούται με το άθροισμα όλων των θετικών αποκλίσεων: INL 0,457 1,64 1,856 2,56 6,513 ma (4.35) ενώ το αρνητικό με το άθροισμα όλων των αρνητικών αποκλίσεων: INL ,024 0,288 0,896 2,754 ma (4.36) IREF 1 6,513 Επειδή ILSB 3,906 ma, έχουμε ότι INL NR 8 1,667 LSB ,906 bit 2,754 και INL 0,705 LSB 8 3,906 bit. Όπως αναφέρθηκε στο κεφάλαιο 3, για να είναι μονοτονικός ο μετατροπέας πρέπει: 0.5 LSB INL 0.5LSB. Στη συγκεκριμένη περίπτωση έχουμε έναν DAC με : INL 1,667 LSB 0,41675(4 LSB ) 0,41675 LSB (4.37) 8bit 8bit 6bit δηλαδή δεν ξεπερνά την ακρίβεια ενός 6μπιτου! Θεωρούμε τώρα την τοπολογία του επαυξημένου DAC, που παρουσιάστηκε στο παρόν κεφάλαιο, όπου κάθε κάθετος κλάδος έχει αντικατασταθεί από ακόμα έναν R-2R ladder, όπως φαίνεται στο σχήμα 4.15: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 62

74 Κεφάλαιο 4: Η θεωρία του R-2R calibrated DAC Εικόνα 4.15: Ο calibrated current-based R-2R ladder DAC των 8 bits To ρεύμα εισόδου καθώς και η ανοχή των αντιστάσεων παραμένουν ίδιες. Ο CLadder φαίνεται με περισσότερη λεπτομέρεια παρακάτω: Εικόνα 4.16: Ο CLadder των 8bits Η Monte Carlo εξομοίωση δίνει τα εξής αποτελέσματα: P e r c e n t o f S a m p l e s m -550m -540m -530m -520m -510m -500m -490m -480m -470m -460m -450m -440m -430m Max(I(R2)) n samples = 1000 n divisions = 10 mean = sigma = minimum = th %ile = median = th %ile = maximum = *sigma = Εικόνα 4.17: αποτέλεσμα Monte Carlo ανάλυσης στο SPICE Τιμή του ρεύματος bits εξομοίωση (μέση τιμή) σε ma ιδανική σε ma bit 8 (MSB) 500, bit 7 249, bit 6 124, bit 5 62,327 62,5 bit 4 31,243 31,25 bit 3 15,627 15,63 bit 2 7,805 7,813 bit 1 (LSB) 3,901 3,906 Πίνακας 4.3: ρεύματα μη ρυθμισμένου DAC (όλες οι calibration words είναι FF) Να τονίσουμε ότι μας ενδιαφέρει η αρνητικότερη απόκλιση, καθώς αυτό το επιπλέον ρεύμα, μπορούμε να το γειώσουμε ή να το στείλουμε σε μία άλλη έξοδο του συστήματος χάρη στην αρχιτεκτονική των επιπρόσθετων ladders σε κάθε κλάδο. Οι κανονικοποιημένες (normalized) αποκλίσεις φαίνονται στον Πίνακας 4.4: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 63

75 Κεφάλαιο 4: Η θεωρία του R-2R calibrated DAC MSB Κανονικοποιημένες αποκλίσεις(ma) bit 8 (MSB) 0,302 bit 7-0,106 bit 6-0,228 bit 5-1,384 bit 4-0,112 bit 3-0,096 bit 2-0,512 bit 1 (LSB) -0,64 Πίνακας 4.4: Κανονικοποιημένη απόκλιση ρευμάτων ως προς το MSB Από τον παραπάνω πίνακα φαίνεται ότι η αρνητικότερη απόκλιση προκύπτει για το bit 5. Άρα επιλέγουμε ως μέγιστο ρεύμα εξόδου το ρεύμα αυτού του bit, δηλαδή IFS 62,327 ma. Έτσι ικανοποιείται το κριτήριο (4.30). Για να έχουμε πλεόνασμα ρεύματος, πρέπει με κάποιο τρόπο οι αποκλίσεις να είναι θετικές, δηλαδή το κανονικοποιημένο ρεύμα κάθε κλάδου να είναι μικρότερο από I FS. Αυτό είναι εύκολο κανονικοποιώντας τα ρεύματα που προέκυψαν από την εξομοίωση ως προς το bit 7, σύμφωνα με τη σχέση κανονικοποίησης: 5 ' ( ) 62,327 2 k I k, k 1,2,, NR (4.38) ideal όπου NR=8 το resolution του μετατροπέα. Τα ρεύματα αυτά αποτελούν πλέον τις ιδανικές τιμές που θέλουμε να προσεγγίσουμε και συνοψίζονται στον παρακάτω πίνακα: Νέα ιδανικά ρεύματα (ma) MSB (μέση τιμή) bit 8 (MSB) 498,616 bit 7 249,308 bit 6 124,654 bit 5 62,327 bit 4 31,164 bit 3 15,582 bit 2 7,791 bit 1 (LSB) 3,895 Πίνακας 4.5: νέα ιδανικά ρεύματα Υπολογίζοντας τώρα την απόκλιση των νέων ιδανικών ρευμάτων από αυτών της εξομοίωσης έχουμε: MSB νέα απόκλιση (ma) bit 8 (MSB) 1,686 bit 7 0,639 bit 6 0,289 bit 5 0,000 bit 4 0,079 bit 3 0,045 bit 2 0,014 bit 1 (LSB) 0,006 Πίνακας 4.6: αποκλίσεις νέων ρευμάτων Παρατηρούμε ότι όλες πλέον οι αποκλίσεις έχουν θετική τιμή. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 64

76 Κεφάλαιο 4: Η θεωρία του R-2R calibrated DAC Ύστερα από Monte Carlo εξομοίωση (1000 πειράματα), το ρεύμα του MSB διαιρείται ως εξής: MSB Ρεύματα στον CLadder 1(mA) bit 8 (MSB) 250,448 bit 7 124,888 bit 6 62,453 bit 5 31,306 bit 4 15,614 bit 3 7,793 bit 2 3,902 bit 1 (LSB) 1,951 SUM 498,355 Πίνακας 4.7: διαίρεση του ρεύματος στο MSB από τον CLadder1 Τώρα είμαστε σε θέση παίζοντας με τα bits του κλάδου του MSB, να μειώσουμε την αντίστοιχη απόκλιση του Πίνακας 4.6. Βλέπουμε πως αν θέσουμε το bit 1 στο 0, όπως φαίνεται στον Πίνακας 4.7, δηλαδή αφαιρώντας αυτή την ποσότητα ρεύματος από την τελική έξοδο του μετατροπέα, θα έχουμε μία νέα απόκλιση: I MSB (500,302 1,951) 498,616-0,265mA, πετυχαίνοντας με αυτό τον τρόπο μείωση κατά απόλυτη τιμή της απόκλισης του ρεύματος. Έτσι το κατάλληλο calibration word είναι το FE hex (CW MSB =FE hex ). Επίσης, γίνεται εύκολα αντιληπτό ότι για οποιονδήποτε άλλο συνδυασμό, η απόλυτη τιμή της απόκλισης θα υπερβαίνει τα 0,265 ma. Για το bit 7 (MSB-1) έχουμε: MSB-1 Ρεύματα στον CLadder 2(mA) bit 8 (MSB) 125,137 bit 7 62,347 bit 6 31,272 bit 5 15,615 bit 4 7,788 bit 3 3,905 bit 2 1,948 bit 1 (LSB) 0,970 SUM 248,982 Πίνακας 4.8: Διαίρεση του ρεύματος στο bit 7 από τον CLadder 2 Απενεργοποιώντας το LSB: Ibit 7 (249,308 0,970) 249,308 0,331 ma, οπότε πάλι η κατάλληλη ψηφιακή λέξη ρύθμισης είναι η FE hex. Παρατηρούμε ότι αν χρησιμοποιούσαμε κάποιον άλλο συνδυασμό η απόλυτη τιμή της απόκλισης θα ήταν μεγαλύτερη από αυτή του Πίνακας 4.6. Με το ίδιο σκεπτικό καταλήγουμε στα εξής αποτελέσματα: calibration απόκλιση ρεύματος bits of calibrated DAC calibration word word από τον Πίνακα 4.6 bit8(msb) bit7 bit6 bit5 bit4 bit3 bit2 bit1(lsb) HEX value bit 8 (MSB) FE -0,265mA bit FE -0,331mA bit FE -0,197 ma bit FF 0 bit FE -0,043 ma bit FE -0,0449 ma bit FE -0,01397 ma bit 1 (LSB) FE -0,00598 mα Πίνακας 4.9: αποτελέσματα ρύθμισης Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 65

77 Κεφάλαιο 4: Η θεωρία του R-2R calibrated DAC Υπολογίζοντας το INL κατά το γνωστό τρόπο έχουμε: 0,265 0,331 0,197 0,043 0,0449 0, ,00598 INL 0,231 LSB8 3,906 bit Το συγκεκριμένο αποτέλεσμα θα μπορούσε να γραφεί και ως εξής: INL 0,231 LSB 8bit 0,462 (0,5 LSB 8bit ) 0,462 LSB 9bit δηλαδή με προσαύξηση της calibration word (NC), ο συγκεκριμένος DAC θα μπορούσε να παρουσιάσει ακρίβεια 9bits! Από τις εξομοιώσεις που πραγματοποιηθήκαν, προκύπτει το συμπέρασμα ότι η προτεινόμενη τοπολογία όντως βελτιώνει τη γραμμική συμπεριφορά του μετατροπέα σήματος. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 66

78 Κεφάλαιο 5: MOSFET only Calibrated DAC 5.1. ΕΙΣΑΓΩΓΗ Οι αρχιτεκτονικές μετατροπέων σήματος που βασίζονται στον R-2R Ladder παρά τα πλεονεκτήματα που παρουσιάζουν, έχουν περιορισμένες δυνατότητες ως προς την ανοχή των στοιχείων και την ευκολία παραγωγής. Όπως αναλύθηκε στο κεφάλαιο 4, η ανοχή των αντιστάσεων παίζει καθοριστικό ρόλο στη γραμμικότητα του DAC. Συγκεκριμένα, αναφέρεται στη βιβλιογραφία ότι η καλύτερη ανοχή που μπορεί να επιτευχθεί για παθητικά στοιχεία όπως αντιστάσεις και πυκνωτές δεν υπερβαίνει το 0,1%[10]. Επίσης δύσκολα μπορούν να υλοποιηθούν τέτοια στοιχεία σε πολύ μικρή κλίμακα (κάτω από το μικρόμετρο) που να διευκολύνει την ενσωμάτωσή τους σε κάποιο chip. Ωστόσο, υλοποιήσεις αποκλειστικά με MOSFETS φαίνονται ιδιαίτερα ελκυστικές, καθώς επιδεικνύουν αντίστοιχη, αν όχι καλύτερη ανοχή από 0,1% και χάρη στις σύγχρονες διαδικασίες (deep submicron processes), η παραγωγή σε διαστάσεις νανομέτρου και η ενσωμάτωση σε ολοκληρωμένα chips είναι πλέον πραγματικότητα. Στο παρόν κεφάλαιο θα παρουσιαστούν οι γενικές αρχές πάνω στις οποίες στηρίζεται η λειτουργία ενός διαιρέτη ρεύματος αποτελούμενου εξ ολοκλήρου από τρανζίστορ MOSFET και θα εξηγηθεί το κύκλωμα του MOSFET-only ladder. Στη συνέχεια, με βάση την ιδέα του προγραμματιζόμενου μετατροπέα με αντιστάσεις (R- 2R current based calibrated DAC) που περιγράφηκε στο προηγούμενο κεφάλαιο, θα παρουσιαστεί μία νέα τοπολογία που θα συνδυάζει τα πλεονεκτήματα της προαναφερθείσας αρχιτεκτονικής με αυτά του MOSFET ladder ΕΝΑ ΓΕΝΙΚΟ ΜΟΝΤΕΛΟ ΓΙΑ ΤΟ ΡΕΥΜΑ ΕΝΟΣ MOSFET Το ρεύμα ενός mosfet ένα τυχαίο σημείο x του καναλιού οφείλεται στο φαινόμενο της διάχυσης (diffusion) και της ολίσθησης (drift)[11]: I( x) I ( x) I ( x) (5.1) drift Το ρεύμα ολίσθησης είναι ανάλογο της τοπικής πυκνότητας φορτίου στο κανάλι Q c, της κινητικότητας των ηλεκτρονίων μ, το τοπικό ηλεκτρικό πεδίο του dvc καναλιού Ec και το πλάτος του καναλιού W: dx dvc Idrift () x WQc (5.2) dx Το ρεύμα διάχυσης είναι ανάλογο της κινητικότητας των ηλεκτρονίων μ, του πλάτους του καναλιού W, της θερμικής τάσης kt και του ρυθμού αλλαγής της q πυκνότητας φορτίου σε σχέση με τη θέση x στο κανάλι: kt dqc Idiff () x W (5.3) q dx diff Συνδυάζοντας τις (5.2) και (5.3) καταλήγουμε: dvc kt dqc I() x W Q c dx q dx (5.4)

79 Κεφάλαιο 5: O MOSFET only Calibrated DAC Ολοκληρώνοντας κατά μήκος του καναλιού τη σχέση (5.4) θεωρώντας σταθερό ρεύμα στο κανάλι (quasi-steady state) έχουμε: xl dvc kt dqc I L W Qc dx x0 dx q dx (5.5) Εικόνα 5.1: εγκάρσια τομή ενός Mosfet Η πυκνότητα φορτίου είναι ουσιαστικά μία συνάρτηση της τάσης που εφαρμόζεται στην πύλη του τρανζίστορ και του δυναμικού κατά μήκος του καναλιού. Έτσι για ένα Nmos στοιχείο θα έχουμε: Q C V V V ( x) V ( x) (5.6) c ox GB FB c c όπου όλες οι τάσεις αναφέρονται στο σώμα (body) του FET και V FB είναι η τάση επίπεδης μπάντας (flat-band voltage), V GB η τάση της πύλης και γ ο συντελεστής φαινομένου σώματος (body effect coefficient). Αλλάζοντας μεταβλητή ολοκλήρωσης ως προς V c, διαιρώντας με το μήκος του καναλιού L και λαμβάνοντας υπόψη ότι το ρεύμα της υποδοχής είναι D I έχουμε ότι: VcVD W ID f VG, VC dvc L (5.7) όπου: V V c S W ID F( VG, VD ) F( VG, VS ) (5.8) L f V V kt dq C G, C QC q dvc V V c D (, ) (, ), G D G S G C C V V c S (5.9) F V V F V V f V V dv (5.10) Από τη σχέση (5.7) φαίνεται ξεκάθαρα η συμμετρία του στοιχείου MOSFET. Αν η πηγή (source) εναλλαχθεί με την υποδοχή (drain), τότε μόνο το πρόσημο του f V, V μπορεί να είναι αρκετά ρεύματος I D αλλάζει. Επιπλέον, η συνάρτηση περίπλοκη και να περιλαμβάνει φαινόμενα όπως το φαινόμενο σώματος. Όπως θα καταστεί εμφανές παρακάτω, μόνο η μορφή της (5.7) μας ενδιαφέρει για τη διαίρεση του ρεύματος. Επίσης, επειδή η κινητικότητα μ περιλαμβάνεται στο ολοκλήρωμα, το φαινόμενο μείωσης της κινητικότητας (mobility degradation) προβλέπεται από το συγκεκριμένο μοντέλο. Τέλος, το μοντέλο αυτό ισχύει τόσο για Nmos όσο και για G C Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 68

80 Κεφάλαιο 5: O MOSFET only Calibrated DAC Pmos, αφού η μόνη αλλαγή έγκειται στο συντελεστή κινητικότητας μ, ώστε να αντικατοπτρίζει σωστά τους αντίστοιχους φορείς φορτίου ΕΝΑ ΚΥΚΛΩΜΑ ΓΙΑ ΔΙΑΙΡΕΣΗ ΡΕΥΜΑΤΟΣ ΜΕ MOSFETS Ο ladder με αντιστάσεις που παρουσιάστηκε στο προηγούμενο κεφάλαιο εκμεταλλεύεται τη γραμμικότητα των παθητικών στοιχείων του για να διαιρέσει το ρεύμα αναφοράς σε κάθε κλάδο. Παρόλο που τα FET δεν έχουν γραμμική V-I χαρακτηριστική, μπορούν να πραγματοποιήσουν ακριβώς την ίδια λειτουργία με το παρακάτω κύκλωμα: Εικόνα 5.2: βασικό κύκλωμα για διαίρεση ρεύματος Όπως φαίνεται από το σχήμα 4.2, τα δύο mosfets έχουν κοινή τάση πύλης V GB. Οι τάσεις V 2 και V 1 μπορούν να έχουν οποιαδήποτε τιμή, αρκεί τα δύο τρανζίστορ να άγουν. Βέβαια, ανάλογα με τις επιλεχθείσες τιμές των τάσεων αυτών, θα υπάρχει ένα dc ρεύμα διαμέσου των FETs πριν την εφαρμογή του ρεύματος I in. Αν εφαρμοστεί ένα ρεύμα I in, αυτό θα διαιρεθεί σε δύο ρεύματα ΔΙ D1 και ΔΙ D2. Μάλιστα η συγκεκριμένη τεχνική επιδεικνύει τα εξής χαρακτηριστικά: είναι ανεξάρτητη του ρεύματος εισαγωγής I in. δεν εξαρτάται από τις τιμές των τάσεων V 2 και V 1. είναι ανεξάρτητη από την περιοχή λειτουργίας των MOSFETs (ωμική ή κορεσμού) είναι ανεξάρτητη από την κατάσταση του καναλιού των δύο στοιχείων, δηλαδή αν λειτουργούν σε ισχυρό ή αδύναμο ανάστροφο κανάλι (strong or weak inversion). Τα ρεύματα διαιρούνται με τον εξής τρόπο χάρη στο παραπάνω κύκλωμα: W1 ID 1 L1 I W D2 2 L 2 (5.11) Η σχέση (5.11) είναι απόρροια της συμμετρίας του στοιχείου MOSFET, η οποία γίνεται εμφανής στη σχέση (5.7). Τα δύο τρανζίστορ μοιράζονται την ίδια τάση πύλης V GB, επομένως η συνάρτηση (5.9) είναι ίδια και για τα δύο. Εφαρμόζοντας τώρα ένα ρεύμα εισόδου I in ουσιαστικά αλλάζει η τάση V M. Αυτό προκαλεί μία αλλαγή στο V L V V 0 V του Τ2 κατά την ίδια ποσότητα. C του Τ1 και στο D Άρα οι μεταβολές των ρευμάτων ΔΙ D1 και ΔΙ D2 είναι ίδιες για τα δύο στοιχεία με τη C S Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 69

81 Κεφάλαιο 5: O MOSFET only Calibrated DAC μόνη διαφορά ότι αλλάζουν κλίμακα ανάλογα με το λόγο των διαστάσεων W L κάθε FET. Επιπλέον μελέτες [12] πάνω στο συγκεκριμένο κύκλωμα βασισμένες στα γνωστά μοντέλα του νόμου του τετραγώνου (square-law models) για τα MOSFETS δίνουν τα εξής αποτελέσματα: V21 I1 Iin V21 VG 1 VT (5.12) V21 VM 1 VG 1 VT VG 1 VT 2 Iin V21 VG 1 VT (5.13) όταν και τα δύο FET λειτουργούν στην περιοχή τριόδου (ωμική περιοχή), όπου V είναι η τάση κατωφλίου, η οποία θεωρείται ίδια και για τα δύο στοιχεία, T W, 2 2 C W ox L 2, VG 1VGATE V1, VM1V M V1 και V21 V2 V1. Όταν το Τ 2 λειτουργεί στον κορεσμό, ενώ το Τ 1 στην ωμική περιοχή, τότε: I 2 1 Iin VG 1 VT 1 (5.14) 2 2( 1 2) 1 1 C ox L 1 VM 1 VG 1V T 1 2I in 1 V 2 G1 VT 1 2 Από τις σχέσεις (5.12) και (5.14) συμπεραίνουμε ότι απλώς με τη χρήση του square-law model, το μελετώμενο κύκλωμα είναι σε θέση να λειτουργήσει ως ένας γραμμικός διαιρέτης ρεύματος όπως φαίνεται από τον πρώτο όρο κάθε σχέσης: 1 I in 1. Ο δεύτερος όρος αποτελεί ουσιαστικά ένα επιπλέον ρεύμα (offset 2 current), το οποίο με κατάλληλη σχεδίαση μπορεί να κρατηθεί σε ανεκτά επίπεδα, ώστε να μην επηρεάζεται η γραμμική λειτουργία. Για την επαλήθευση της λειτουργίας του προηγούμενου κυκλώματος πραγματοποιήθηκαν εξομοιώσεις στο πρόγραμμα Orcad Capture. Ως μοντέλα των FET χρησιμοποιήθηκαν η σειρά BSS123(Νmos) της εταιρίας Fairchild semiconductors. Ο λόγος για την επιλογή των συγκεκριμένων τρανζίστορ οφείλεται στο γεγονός ότι αυτά ήταν και τα στοιχεία που χρησιμοποιήθηκαν στο εργαστήριο για την υλοποίηση του hardware συστήματος. Θα εξετάσουμε δύο σενάρια: όταν οι τάσεις V 2 και V 1 είναι ίσες και όταν αυτές διαφέρουν. V 2 και V 1 =0 Παίρνοντας αρχικά κάποιες μετρήσεις με bias-point analysis έχουμε τα εξής: (5.15) Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 70

82 Κεφάλαιο 5: O MOSFET only Calibrated DAC Εικόνα 5.3: bias analysis με V1=V2=0 V G I in I 2 I 1 2V 10mA 4.988mA 5.012mA 3V 100mA mA mA Πίνακας 5.1: Αποτελέσματα bias point εξομοίωσης Από τον Πίνακας 5.1, γίνεται εμφανές ότι χρειάζεται αύξηση της τάσης πύλης για σωστό διαμοιρασμό του ρεύματος εισόδου όταν αυτό αυξάνεται. Παρακάτω παρουσιάζεται μία dc-sweep εξομοίωση για ρεύμα εισόδου από 0-150mA και τάση V G από 0 ως 10V: Εικόνα 5.4: αποτελέσματα dc-sweep simulation Όπως φαίνεται από την Εικόνα 5.4, συγκεκριμένη αρχιτεκτονική επιτυγχάνει αξιόλογο διαμοιρασμό του ρεύματος και μπορεί να αντικαταστήσει τον κλασικό διαιρέτη ρεύματος με αντιστάσεις. V 2 0 και V 1 =0 όταν οι δύο τάσεις διαφέρουν η κατάσταση έχει ως εξής: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 71

83 Κεφάλαιο 5: O MOSFET only Calibrated DAC Εικόνα 5.5: dc-sweep V2(0V:5V) με Ιin=100mA και Vg=3V Από τα αποτελέσματα της εξομοίωσης βλέπουμε ότι η εφαρμογή διαφορετικής V 2 εισάγει ένα επιπλέον offset ρεύμα. Συγκεκριμένα στο παράδειγμά μας, όταν η τάση αυτή αγγίξει το 1V, τότε το ρεύμα εισόδου σπάει σε δύο των 80 και 20mA αντίστοιχα, αντί για δύο των 50mA, δηλαδή έχουμε ένα επιπλέον ρεύμα της τάξης των 30mA ΠΕΡΙΟΡΙΣΜΟΙ ΤΗΣ ΤΕΧΝΙΚΗΣ ΔΙΑΙΡΕΣΗΣ ΡΕΥΜΑΤΟΣ Η ανωτέρω τεχνική για τη διαίρεση του ρεύματος που παρουσιάστηκε, εμπεριέχει ορισμένες δυσκολίες κατά την εφαρμογή της κυρίως εξαιτίας φαινομένων δεύτερης τάξης (2nd order effects), τα οποία είχαν παραληφθεί από το αρχικό μοντέλο χάριν απλότητας. Η τεχνική διαίρεσης του ρεύματος παραμένει ανεπηρέαστη από φαινόμενα τα οποία μπορούν να μοντελοποιηθούν μες στην εξίσωση (5.7). Για παράδειγμα, η μείωση της κινητικότητας των φορέων εξαιτίας του κάθετου/κανονικού πεδίου (normal field) 2 και το φαινόμενο σώματος δεν επηρεάζουν την ακρίβεια της διαίρεσης. Για την εξαγωγή όμως, της σχέσης (5.7) υποτέθηκε η παραδοχή ότι το κανονικό πεδίο είναι κατά πολύ υψηλότερο του οριζόντιου πεδίου (lateral field) 3, επομένως το πεδίο θεωρήθηκε κάθετο στην επιφάνεια του ημιαγωγού. Η παραπάνω παραδοχή μας επιτρέπει να μελετήσουμε το φαινόμενο σε μία διάσταση, ωστόσο σε στοιχεία με πολύ μικρό μήκος καναλιού (short channel devices), η θεώρηση αυτή δεν είναι πλέον έγκυρη, καθώς το κανάλι εμφανίζει μία δισδιάστατη κατανομή ηλεκτρικού πεδίου. Έτσι, τα αποτελέσματα που εξήχθησαν από τις σχέσεις που παρουσιάστηκαν στην προηγούμενη ενότητα ισχύουν για σχετικά μεγάλα κανάλια (relative long channel devices). Μη αποτελεσματικό ταίριασμα (mismatch) στη γεωμετρία ή στο πάχος του οξειδίου κάθε τρανζίστορ αλλάζουν μόνο την ακρίβεια της διαίρεσης του ρεύματος εισόδου, αφού όπως αποδείχθηκε ο συντελεστής διαίρεσης εξαρτάται από το λόγο W L. Τυχόν διαφορές όμως στην τάση κατωφλίου V T θα προκαλέσουν αλλαγή στη μορφή της συνάρτησης (5.9), καθώς θα επηρεαστεί η τάση V C, με αποτέλεσμα όχι 2 ως normal field εννοούμε το κάθετο ηλεκτρικό πεδίο που δημιουργείται από την τάση της πύλης προς το σώμα του FET. 3 ως lateral field εννοούμε το οριζόντιο ηλεκτρικό πεδίο με κατεύθυνση από την υποδοχή προς την πηγή του FET. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 72

84 Κεφάλαιο 5: O MOSFET only Calibrated DAC μόνο να αλλάξει ο λόγος διαίρεσης, αλλά και να παρουσιάζεται παραμόρφωση (distortion), αφού η διαίρεση θα εξαρτάται πλέον από το ρεύμα εισόδου. Τέλος, φαινόμενα όπως η διαμόρφωση του καναλιού (channel modulation), drain induced barrier lowering (DIBL), κορεσμός ταχύτητας φορέων (velocity saturation) και ασθενής χιονοστιβάδα (weak avalanche) παίζουν σημαντικό ρόλο στην περιοχή του κορεσμού και μπορούν να αντιμετωπιστούν με τη χρήση μεγαλύτερου καναλιού και τη λειτουργία των MOSFETs στην ωμική περιοχή με υψηλό δυναμικό πύλης V GS, με σκοπό να μειωθεί το mismatch της τάσης κατωφλίου Ο MOSFET LADDER Όπως αναλύθηκε στο προηγούμενο κεφάλαιο, ένας κλάδος ενός κλασικού R- 2R ladder είναι όπως φαίνεται στο παρακάτω σχήμα: Εικόνα 5.6: κλάδος ενός κλασικού R-2R ladder Το ρεύμα εισόδου I in χωρίζεται σε δύο μέρη: Ι thru και Ι out ή Ι dump ανάλογα αν με το bit ελέγχου DATA αποφασίσουμε ότι επιθυμούμε να οδηγήσουμε το συγκεκριμένο κλάσμα ρεύματος στην έξοδο. Σε αντιστοιχία λοιπόν με την Εικόνα 5.1, ο κλάδος ενός MOSFET-only R-2R ladder είναι: Εικόνα 5.7: κλάδος του MOSFET-only ladder Θεωρώντας ότι όλα τα FET έχουν τις ίδιες διαστάσεις, ο εν σειρά συνδυασμός των Τ1-Τ3 (ή Τ4) υλοποιεί την αντίσταση 2R του τυπικού ladder. Επιπλέον, τα T3 και Τ4 χρησιμοποιούνται σαν διακόπτες, γεγονός που οδηγεί σε αρκετά οικονομική σχεδίαση. Για το σωστό διαμοιρασμό του ρεύματος εισόδου πρέπει η τάση πύλης να είναι κοινή για όλα τα στοιχεία, συνεπώς το επίπεδο τάσης του σήματος DATA που αντιστοιχεί στο λογικό 1 πρέπει να ισούται με αυτό του V GATE, ενώ το λογικό μηδέν πρέπει να βρίσκεται αρκούντως πιο χαμηλά από την τάση κατωφλίου των Τ3 και Τ4, ώστε να κλείνουν τελείως. Όσον αφορά την κατανάλωση ενέργειας, οι τάσεις στους τερματικούς κόμβους THRU, OUT και DUMP πρέπει να είναι ίσες, ώστε να αποφευχθεί η ροή dc ρεύματος πόλωσης διαμέσου των τρανζίστορ όταν δεν εισάγεται κάποιο ρεύμα. Εκτός αυτού, η συγκεκριμένη τακτική εξαλείφει το θόρυβο 1/f [11], Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 73

85 Κεφάλαιο 5: O MOSFET only Calibrated DAC γεγονός ιδιαίτερα σημαντικό για κυκλώματα MOS που λειτουργούν σε ακουστικές συχνότητες (audio band MOS circuits). Χρησιμοποιώντας ως δομικό στοιχείο το κύκλωμα του σχήματος 5.7, μπορούμε να σχεδιάσουμε έναν ladder των n bits: 5.8: Ο MOSFET-only ladder Το κύκλωμα του ladder αποτελείται από τον εν σειρά συνδυασμό του προαναφερθέντος κυκλώματος για τη διαίρεση του ρεύματος και πολώνεται μέσω του ρεύματος αναφοράς I REF, το οποίο καθορίζει ουσιαστικά τη μέγιστη τιμή εξόδου της διάταξης I FS. Το MOSFET ΤΑ αποτελεί τον τερματισμό του ladder ακριβώς όπως και η αντίσταση 2R στο τέλος του κλασικού R-2R ladder. Στο σημείο αυτό αξίζει να επισημάνουμε ότι παρόλο που η τοπολογία του MOSFET-only ladder θυμίζει τον κλασικό με τις αντιστάσεις, εντούτοις η αρχή λειτουργίας είναι διαφορετική. Συγκεκριμένα, οι αντιστάσεις μικρού σήματος (small signal/ dynamic resistances), όπως φαίνονται κοιτάζοντας από την υποδοχή προς την πηγή κάθε στοιχείου, δεν είναι ίδιες σε αντίθεση με το δικτύωμα αντιστάσεων του τυπικού ladder, όπου όλα τα παθητικά στοιχεία πρέπει να παρουσιάζουν ακριβώς R ή 2R αντίσταση. Το γεγονός αυτό όμως δεν επηρεάζει αρνητικά τη σωστή λειτουργία του κυκλώματος, αφού, όπως εξηγήθηκε προηγουμένως, η γραμμική διαίρεση του ρεύματος εισόδου εξαρτάται αποκλειστικά από τις χαρακτηριστικές V-I των MOSFETs, οι οποίες πρέπει να είναι ίδιες για κάθε στοιχείο ΕΥΑΙΣΘΗΣΙΑ (SENSITIVITY) ΤΟΥ LADDER Για τη σωστή λειτουργία του MOSFET-only ladder πρέπει η τάση στους κόμβους OUT και DUMP να είναι ίδια. Σε περίπτωση που υπάρχει μία offset τάση μεταξύ των δύο αυτών κόμβων, τότε δεν μπορεί το κύκλωμα του ladder δεν αποτελείται ουσιαστικά από τον εν σειρά και εν παραλλήλω συνδυασμό τρανζίστορ, με αποτέλεσμα το ρεύμα αναφοράς να μην υποδιπλασιάζεται σε κάθε κλάδο, οδηγώντας σε λάθος τιμή στο ρεύμα εξόδου. Το λάθος που εισάγεται από την ύπαρξη της offset τάσης, εξαρτάται κυρίως από την αντίσταση εξόδου που παρουσιάζει ο ladder και η οποία διαφέρει για κάθε ψηφιακή λέξη εισόδου. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 74

86 Κεφάλαιο 5: O MOSFET only Calibrated DAC Εικόνα 5.9: offset ευαισθησία του ladder Όπως φαίνεται στην Εικόνα 5.9, η ύπαρξη οποιασδήποτε offset τάσης μεταξύ των δύο τερματικών κόμβων (OUT και DUMP) του κυκλώματος του ladder, θα έχει ως αποτέλεσμα μία λανθασμένη τιμή για το ρεύμα I out και εν τέλει εσφαλμένη μετατροπή της ψηφιακής λέξης σε αναλογική τάση. Η παραμικρή τάση V off στον τελεστικό ενισχυτή θα προκαλέσει μία διαφορά μεταξύ του ιδανικού και πραγματικού ρεύματος του ladder: Voff I (5.16) R όπου R out είναι η αντίσταση εξόδου του ladder. Όπως θα αποδειχθεί στη συνέχεια η αντίσταση εξόδου εξαρτάται από την ψηφιακή λέξη προς μετατροπή, με αποτέλεσμα η ευαισθησία του κυκλώματος να κυμαίνεται: Voff Voff I (5.17) R R max όπου η μέγιστη και ελάχιστη αντίσταση εξόδου θα υπολογιστούν στη συνέχεια της παρούσας ενότητας. Συνεπώς, για να εκτιμηθεί το συγκεκριμένο σφάλμα, πρέπει να υπολογιστεί η αντίσταση εξόδου ως συνάρτηση της ψηφιακής λέξης Dn, Dn 1,, D Υπολογισμός αντίστασης εξόδου του ladder Για τον υπολογισμό της αντίστασης εξόδου θα μελετήσουμε αρχικά έναν ladder με κανονικές αντιστάσεις, όπως φαίνεται στο παρακάτω σχήμα: out min 5.10: απλοποιημένος ladder για τον υπολογισμό της αντίστασης εξόδου Το κύκλωμα πολώνεται από ένα ρεύμα αναφοράς I in και οι διακόπτες που συνδέονται στους τερματικούς κόμβους OUT και DUMP έχουν αντικατασταθεί από πηγές τάσης οι οποίες ενεργοποιούνται από το αντίστοιχο bit της ψηφιακής λέξης προς μετατροπή. Για να εξασφαλιστεί η σωστή λειτουργία, θεωρούμε V 1 =V 0. Για τον υπολογισμό της αντίστασης εξόδου όπως φαίνεται από τον έναν τερματικό κόμβο (π.χ. τον OUT) πρέπει να υπολογιστεί η τιμή των ρευμάτων I 1 και I 0, ούτως ώστε διαιρώντας την κοινή τάση των πηγών προς το άθροισμα των ρευμάτων να έχουμε το τελικό αποτέλεσμα. Να επισημάνουμε ότι η τιμή της αντίστασης για τον άλλο Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 75

87 Κεφάλαιο 5: O MOSFET only Calibrated DAC τερματικό κόμβο (DUMP) θα είναι ίδια λόγω της συμμετρίας του κυκλώματος του ladder. Κατά τη διαδικασία υπολογισμού θα υιοθετηθεί η εξής συμβολογραφία: με I jk συμβολίζουμε το μέρος του ρεύματος I j που προκαλείται από την πηγή V k. H υπέρθεση όλων αυτών των ρευμάτων δίνει το συνολικό ρεύμα I j. Εφόσον πρόκειται για ένα γραμμικό κύκλωμα εφαρμόζοντας επαλληλία μπορούμε να υπολογίσουμε όλα τα ρεύματα. Έτσι θεωρώντας αρχικά ότι ενεργεί μόνο η πηγή V 1 έχουμε: V1 I11 4R (5.18) V1 I01 8R ενώ αν θεωρήσουμε ότι δρα μόνο η V 0 : V0 I R V0 I10 8R Επομένως έχουμε για τα ρεύματα κάθε κλάδου ότι: I b b I b I I b b I b I όπου b i είναι το bit της ψηφιακής λέξης εισόδου με το LSB να είναι το b 0. Για παράδειγμα η λέξη εισόδου 01 δίνει 3,2R. Το ίδιο αποτέλεσμα έχουμε και για τη λέξη 11 λόγω συμμετρίας. Τέλος, παρατηρούμε ότι η μέγιστη αντίσταση εξόδου ισούται με 4R Για να μεταφέρουμε την ανάλυση στη γενική περίπτωση εξυπηρετεί να μελετήσουμε το κύκλωμα του ladder χωρίς την αντίσταση τερματισμού: (5.19) (5.20) Εικόνα 5.11: ladder χωρίς τερματισμό Η αντίσταση πλέον δεν ισοδυναμεί με R, αφού λείπει η αντίσταση τερματισμού 2R, της οποίας ο παράλληλος συνδυασμός έδινε R στον κανονικό ladder. Παρόλα αυτά το κύκλωμα της Εικόνα 5.11 έχει πρακτική σημασία: Η αντίσταση R είναι η ισοδύναμη αντίσταση που φαίνεται από ένα τυχαίο κόμβο k του ladder κοιτάζοντας προς το MSB. Συνδυάζοντας αντιστάσεις σε σειρά και παράλληλα καταλήγουμε: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 76

88 Κεφάλαιο 5: O MOSFET only Calibrated DAC R' n n i i0 n i 2 i0 2 R (5.21) όπου n είναι το πλήθος των bits του μέρους του ladder που δεν έχει τερματισμό. Στη γενική τώρα περίπτωση τα ρεύματα Ι jk έχουν την εξής μορφή: cv jk k I jk (5.22) R όπου: c jk 1 1 jk j k j k (5.23) Οι αντιστάσεις R jk μπορούν πλέον να υπολογιστούν με τη βοήθεια των R. Αξίζει να σημειωθεί ότι εξαιτίας της συμμετρίας του ladder ισχύει: R R ά j, k (5.24) jk kj Άρα σύμφωνα με τη σχέση (5.24) χρειάζεται να υπολογιστούν μόνο οι μισές τιμές των αντιστάσεων αφού οι συμμετρικές τους θα είναι ακριβώς ίδιες!. Αποδεικνύεται [10]ότι: kj1 2 RR' n 1k 2R j k R' n 1k Rjk R' n 1k 2R j k (5.25) Rkj j k Αθροίζοντας τα ρεύματα που οφείλονται σε κάθε πηγή τάσης καταλήγουμε στην εξής σχέση για το ρεύμα κάθε κλάδου του κυκλώματος: n1 bc i ji I j bjvin R (5.26) όπου οι πηγές V k έχουν αντικατασταθεί από την V in, αφού έχουν όλες την ίδια τιμή τάσης. Για να σχηματίσουμε την τελική εξίσωση που δίνει την αντίσταση εξόδου όλου του ladder, πρέπει να αθροίσουμε όλα τα ρεύμα I j και να διαιρέσουμε την τάση V in με το άθροισμα αυτό: 1 Rout b n1 0 (5.27) n1 n1 cji bjbi R i0 ji j0 i0 ji Καθορισμός ελάχιστης/μέγιστης αντίστασης εξόδου Η εύρεση της μέγιστης αντίστασης εξόδου ενός R-2R ladder network είναι απλή. Φυσικά εξαιρείται η περίπτωση όπου ο ψηφιακός κώδικας είναι 00 0, γιατί τότε δεν υπάρχει ουσιαστικά σύνδεση στην έξοδο, οπότε φαίνεται άπειρη αντίσταση. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 77

89 Κεφάλαιο 5: O MOSFET only Calibrated DAC Στην περίπτωση όμως που είναι ενεργοποιημένο μόνο το MSB, τότε στον υπολογισμό λαμβάνουν μέρος όλες οι αντιστάσεις, οι οποίες ισοδυναμούν με 4R. Όσον αφορά την ελάχιστη αντίσταση εξόδου, αρκεί ο προσδιορισμός της κατάλληλης ψηφιακής λέξης, αφού ύστερα μέσω της σχέσης (5.27) μπορούμε να βρούμε την ακριβή τιμή της. Να τονίσουμε στο σημείο αυτό ότι εξαιτίας της συμμετρίας του κυκλώματος όλες οι τιμές της αντίστασης εξόδου είναι συμμετρικές ως προς τον κωδικό για το MSB, δηλαδή Με πιο απλά λόγια, για είσοδο 01 1 παίρνουμε ακριβώς την ίδια αντίσταση εξόδου αν εισάγαμε την 10 01, γεγονός που υποδεικνύει ότι η ελάχιστη τιμή συμβαίνει για δύο συγκεκριμένες ψηφιακές λέξεις. Έστω ότι για έναν ladder των n bits συμβολίζουμε με d n1 το μικρό κώδικα για τον οποίο έχουμε την ελάχιστη αντίσταση (εκείνον για τον οποίο το MSB του είναι μηδέν) και με d n2 το συμμετρικό του. Αν τώρα εξετάσουμε έναν ladder των n+1 bits, ο d (n+1)1 θα έχει το MSB μηδέν, δηλαδή ουσιαστικά πρόκειται για έναν n-μπιτο ladder: d n dn (5.28) ( 1) 1 2 με πιο απλά λόγια ο μικρός κώδικας του (n+1)-bit ladder είναι ο ίδιος με το μεγάλο κώδικα του n-bit ladder. Ο μικρός κώδικας που δίνει την ελάχιστη αντίσταση εξόδου δίνεται από τον τύπο: d n n1 ( in1) i ( 1) 2 i0 (5.29) Με βάση την παραπάνω σχέση και την (5.27) είμαστε σε θέση να προσδιορίσουμε την ελάχιστη αντίσταση εξόδου R min για τον προσδιορισμό της ευαισθησίας (5.17) Η προηγούμενη ανάλυση έλαβε χώρα θεωρώντας έναν κλασικό R-2R ladder με κανονικές αντιστάσεις. Ωστόσο, στον MOSFET-only ladder δεν υπάρχει κάτι ισοδύναμο με την αντίσταση R. Το γεγονός αυτό, παρόλα αυτά, δεν υπονομεύει την ισχύ των συμπερασμάτων των σχέσεων (5.29) και (5.27). Σαν R στη συγκεκριμένη περίπτωση μπορεί να θεωρηθεί η πτώση τάσης πάνω σε ολόκληρο το ladder ως προς το ρεύμα αναφοράς I REF που τον πολώνει. Η θεώρηση όμως αυτή οδηγεί συνήθως σε υπερεκτίμηση της τιμής της αντίστασης εξόδου, καθώς αλλάζει σημαντικά η κλίση της χαρακτηριστικής V-I του MOSFET κατά τη μετάβαση από την ωμική στην περιοχή κόρου. Έτσι, αν τα τρανζίστορ λειτουργούν όλα βαθιά στην ωμική περιοχή ( ή ακόμα καλύτερα στην deep subthreshold region -περιοχή υποκατωφλίου, όπου η χαρακτηριστική παρουσιάζει βελτιωμένη γραμμικότητα), η σχέση (5.27) είναι ακριβής. Η ακρίβεια όμως της εκτίμησης της αντίστασης εξόδου, μειώνεται κοντά στο MSB, αφού συνήθως τα τρανζίστορ εκεί λειτουργούν οριακά στον κόρο, με αποτέλεσμα η ακρίβεια να μην υπερβαίνει το 75% [10] 5.7. ΤΑΧΥΤΗΤΑ ΤΟΥ LADDER ΚΑΙ ΜΕΓΕΘΗ ΤΡΑΝΖΙΣΤΟΡ Εκτός από την ακρίβεια μετατροπής του ladder, σημαντική παράμετρος είναι και η ταχύτητα μετατροπής, η οποία εξαρτάται σε μεγάλο βαθμό από την ισοδύναμη αντίσταση μικρού σήματος των τρανζίστορ και τις παρασιτικές χωρητικότητες. Για τη μελέτη της δυναμικής συμπεριφοράς του ladder θα εξεταστεί ένα bit, όπως φαίνεται στο παρακάτω σχήμα: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 78

90 Κεφάλαιο 5: O MOSFET only Calibrated DAC Εικόνα 5.12: σχεδιάγραμμα για τη μελέτη της δυναμικής συμπεριφοράς Στην Εικόνα 5.12Εικόνα 5.1 ο κλάδος του ladder πολώνεται μέσω μίας πηγής τάσης V REF, αντί για ένα ρεύμα I REF, που είναι η συνήθης πρακτική για τους MOSFET D/A ladders. Το γεγονός αυτό όμως δεν επηρεάζει τη δυναμική συμπεριφορά του κυκλώματος. Επίσης, όλα τα FET θεωρούνται στην περιοχή τριόδου. Κατά τη μετάβαση του σήματος DATA από το λογικό μηδέν στο ένα οι χωρητικότητες C A,C gd3 και C gd4 καθορίζουν ουσιαστικά το χρόνο αποκατάστασης (settling time) του κυκλώματος. Με C A συμβολίζουμε το άθροισμα όλων των χωρητικοτήτων στον κόμβο V A και αποτελείται από τις χωρητικότητες πύλης-πηγής (C gs ) και πηγής-σώματος (C sb ) του Τ1 καθώς και τις χωρητικότητες υποδοχής-σώματος (C db ) των Τ3 και Τ4: C C C C C (5.30) A gs1 sb1 db3 db4 Οι C db3 και C db4 προκαλούν χωρητική σύζευξη (capacitive coupling) του ψηφιακού σήματος DATA με τον κόμβο V A, γεγονός αλλάζει την τιμή του ρεύματος στο συγκεκριμένο κλάδο. Για να σταθεροποιηθεί η τιμή του ρεύματος, πρέπει πρώτα να σταθεροποιηθεί η τάση V A. Όσον αφορά τις χωρητικότητες C gd3 και C gd4, παρόλο που οδηγούνται από συμπληρωματικά σήματα ( DATA, DATA), τα χωρητικά φαινόμενα δεν αλληλοεξουδετερώνονται πλήρως. Αυτό οφείλεται αφενός στο γεγονός ότι η αύξουσα και κατιούσα παρυφή των σημάτων αυτών δεν μπορεί στην πραγματικότητα να είναι εντελώς συμμετρική, αφετέρου στη μικρή καθυστέρηση (delay) που εισάγει ο αντιστροφέας (inverter) για την παραγωγή του DATA. Από κατασκευαστικής άποψης είναι δύσκολο οι δύο αυτές χωρητικότητες να έχουν ακριβώς την ίδια τιμή. Τέλος, απαιτείται ένα συγκεκριμένο χρονικό διάστημα για τη δημιουργία του καναλιού στο Τ3, έως ότου η C gd3 να φτάσει στην τελική τιμή της. Όλοι αυτοί οι παράγοντες αλλοιώνουν το επίπεδο τάσης στον κόμβο V A δημιουργώντας στιγμιαία μία απόκλιση του ρεύματος μέχρι να σταθεροποιηθεί η τάση, ίση με: t Cgd3 I () t Ias e (5.31) C C C A gd 3 gd 4 όπου Ι as είναι η μέγιστη τιμή του ρεύματος που οφείλεται στην ασυμμετρία των ψηφιακών παλμών και στις χωρητικότητες C gd3 και C gd4. Η σταθερά χρόνου προκύπτει από: rds 1rds 3 CA Cgd 3 Cgd 4 r r (5.32) ds1 ds3 όπου r ds1 και r ds2 είναι οι αντιστάσεις μικρού σήματος από την υποδοχή στην πηγή των Τ1 και Τ3. Από την (5.32) παρατηρούμε ότι αυξάνοντας την C A, μεγαλώνει Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 79

91 Κεφάλαιο 5: O MOSFET only Calibrated DAC η σταθερά χρόνου, όμως μειώνεται αντίστοιχα η peak τιμή του ρεύματος απόκλισης σύμφωνα με την (5.31). Θεωρητικά, αν η απόκλιση αυτή μειωνόταν σε σημείο που να μην επηρεάζει την ακρίβεια του μετατροπέα, τότε η ταχύτητα του MOSFET-only ladder θα μπορούσε να αυξηθεί σημαντικά. Όταν ένα FET λειτουργεί στην ωμική περιοχή, η δυναμική του αντίσταση ορίζεται ως: 1 rds (5.33) W eff C ox( V GS V T ) L για τις χωρητικότητες που περιγράφηκαν προηγουμένως, ισχύουν τα εξής: C 12WLC (5.34) gs ox Csb CJ AS CJSW PS (5.35) όπου C J συμβολίζει τη χωρητικότητα σύζευξης με το σώμα (bulk junction capacitance) ανά μονάδα επιφάνειας, C JSW την περιμετρική χωρητικότητα (sidewall bulk junction capacitance) ανά μονάδα μήκους, A s την επιφάνεια της πηγής και P S την περίμετρό της. Τέλος, έχουμε ότι: 1 2 WLC ox ή ή Cgd (5.36) CGDOW ά off όπου C GDO είναι η χωρητικότητα επικάλυψης (gate-drain overlap capacitance). Λαμβάνοντας υπόψη τις σχέσεις (5.32), (5.33), (5.34), (5.35) και (5.36) καταλήγουμε: L Cox L 3C Jldiff 6CJSW CGDO L 6CJSW ldiff C 2V V V V W (5.37) eff ox GATE T1 T 3 A όπου l diff είναι το μήκος της περιοχής διάχυσης για τις περιοχές της υποδοχής και της πηγής. Παρόλο που ο παραπάνω τύπος φαίνεται αρχικά πολύπλοκος, δείχνει την εξάρτηση της σταθεράς χρόνου του ladder από το μήκος του καναλιού L. Εφόσον συνήθως W>L, ο τελευταίος όρος στην παρένθεση γίνεται αμελητέος, επομένως η (5.37) συνοψίζεται στην: 2 L L (5.38) 1 2 όπου τα α 1, α 2 είναι συντελεστές που εξαρτώνται από κατασκευαστικές παραμέτρους και από τις τερματικές τάσεις του κυκλώματος. Από την (5.38) καταλήγουμε στο εξής συμπέρασμα για τις διαστάσεις των τρανζίστορ του ladder: Εφόσον η σταθερά χρόνου εξαρτάται από το μήκος του καναλιού, για να επιτευχθεί μικρότερος χρόνος μετατροπής, απαιτείται η ύπαρξη MOSFETs με μικρό L. Επίσης, παρατηρούμε ότι η ταχύτητα του κυκλώματος είναι ανεξάρτητη του ρεύματος αναφοράς, γεγονός το οποίο μπορεί να εξαχθεί και διαισθητικά αν αναλογιστεί κανείς ότι μεγαλύτερο ρεύμα στο ladder, αυτομάτως σημαίνει και μεγαλύτερο πλάτος W που οδηγεί σε αύξηση των παρασιτικών χωρητικοτήτων αλλά ταυτόχρονα σε μείωση των δυναμικών αντιστάσεων των τρανζίστορ. Όπως όμως αναλύθηκε στην ενότητα 5.4, η τιμή του L καθορίζει και την επίδραση των φαινομένων δεύτερης τάξης όπως velocity saturation, DIBL κτλ., τα Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 80

92 Κεφάλαιο 5: O MOSFET only Calibrated DAC οποία με τη σειρά τους οδηγούν σε χαμηλή ακρίβεια μετατροπής Μάλιστα με τη χρήση τρανζίστορ με μεγαλύτερο μήκος καναλιού τα παραπάνω φαινόμενα εξασθενούν σημαντικά, ενώ παράλληλα βελτιώνεται και το matching των στοιχείων, αφού από κατασκευαστικής πλευράς η διακύμανση της τάσης κατωφλίου V T και της παραμέτρου μ eff C ox ελαττώνεται δραστικά. Συνεπώς, για την εκλογή των κατάλληλων διαστάσεων των στοιχείων του MOSFET-only R-2R ladder πρέπει να γίνει ένας συμβιβασμός (trade-off) μεταξύ ακρίβειας και ταχύτητας μετατροπής ΕΞΟΜΟΙΩΣΗ ΤΟΥ MOSFET ONLY LADDER Παρακάτω θα παρουσιαστούν ορισμένες εξομοιώσεις που έγιναν στο πρόγραμμα Orcad Pspice, με σκοπό να επιβεβαιωθεί η θεωρία που αναπτύχθηκε στις προηγούμενες παραγράφους Εξομοίωση ενός μέρους του MOSFET R-2R ladder Μέχρι στιγμής παρουσιάστηκαν κάποιες εξομοιώσεις για το κύκλωμα διαίρεσης ρεύματος με τη χρήση MOSFETs. Στο σημείο αυτό θα εξομοιωθεί η συμπεριφορά ενός μέρους του κυκλώματος του ladder, που αποτελείται από δύο μόνο bit, όπως φαίνεται στην παρακάτω εικόνα: Εικόνα 5.13: ένας MOSFET-only R-2R ladder των 2 bits Μία γρήγορη bias εξομοίωση δίνει τα εξής αποτελέσματα: I in I(Va) I(Vb) 100μΑ 50μΑ 50μΑ 100mA 50,40mA 49,60mA 5.2: Αποτελέσματα bias simulation Για τις εξομοιώσεις χρησιμοποιήθηκαν όπως και προηγουμένως τα μοντέλα BSS123(NMOS) της εταιρίας Fairchild Semiconductors. Παρατηρούμε ότι για ρεύματα εισόδου μέχρι και 100mA τα ρεύματα των δύο τερματικών κλάδων (V A και V Β ) όταν βρίσκονται και οι δύο υπό ίδια τάση (στη συγκεκριμένη εξομοίωση στη γη) μοιράζονται ισόποσα με αρκετά καλή ακρίβεια. Για ρεύματα μεγαλύτερα από 100mA, παρατηρείται αισθητή διαφορά μεταξύ των ρευμάτων εξόδου, γεγονός που έχει να κάνει με το γεγονός ότι τα FET λειτουργούν κοντά στις μέγιστες επιτρεπτές τιμές για το ρεύμα Ι DS. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 81

93 Κεφάλαιο 5: O MOSFET only Calibrated DAC Για να μελετηθεί η συμπεριφορά του μικρού αυτού ladder, όταν υπάρχει μία διαφορά τάσης μεταξύ των δύο τερματικών κόμβων, πραγματοποιήθηκε μία παραμετρική ανάλυση, όπου η τιμή της V b σε κάθε επανάληψη αυξανόταν κατά 1V μέχρι τα 5V, ενώ η τιμή του ρεύματος εισόδου I in κυμαινόταν από -100mΑ ως +100mΑ Εικόνα 5.14: παραμετρική sweep ανάλυση του κυκλώματος 5.13 Μερικά από τα αποτελέσματα της εξομοίωσης που δείχνουν την επίδραση της dc τάσης στον κόμβο V b, παρουσιάζονται στους επόμενους πίνακες: Ι in I(V a ) I(V b ) -100mA -49,981mA -50,110mA -50mA -24,969mA 25,031mA 0mA mA 25,042mA 24,958mA 100mA 50,400mA 49,600mA Πίνακας 5.3: αποτελέσματα παραμετρικής ανάλυσης για Vb=0V Ι in I(V a ) I(V b ) -100mA 30,020mA -130,020mA -50mA 31,209mA -81,209mA 0mA 33,051mA -33,051mA 50mA 50mA 150,639pA 100mA 100mA 301,4pA Πίνακας 5.4: αποτελέσματα παραμετρικής ανάλυσης για Vb=3V Ι in I(V a ) I(V b ) -100mA 37,837mA -137,837mA -50mA 37,837mA -87,837mA 0mA 37,837mA -37,837mA 50mA 50mA 146,756pA 100mA 100mA 297,5pA Πίνακας 5.5: αποτελέσματα παραμετρικής ανάλυσης για Vb=5V Από τους παραπάνω πίνακες, συμπεραίνουμε ότι η τεχνική διαίρεσης ρεύματος με έναν MOSFET-only R-2R ladder είναι δυνατή. Στην περίπτωση που η offset τάση (V b ) φτάνει σε τέτοιες οριακές τιμές που να κλείνει το FET, τότε όλο το ρεύμα εισόδου διοχετεύεται στην έξοδο V a του κυκλώματος. Εξομοιώσεις που διεξήχθησαν στον ίδιο ladder, αλλά αυτή τη φορά αποτελούμενο από PMOS τρανζίστορ (μοντέλο BSS84 της εταιρίας Infineon ) έδωσαν αντίστοιχα αποτελέσματα για μία τάση πόλωσης V g =-3V: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 82

94 Κεφάλαιο 5: O MOSFET only Calibrated DAC Εικόνα 5.15: BSS84 (PMOS) simulation for I(Vb) Εικόνα 5.16: BSS84 (PMOS) simulation for I(Vα) Εξομοίωση ενός 8-bit MOSFET-only R-2R ladder O ladder που εξομοιώθηκε φαίνεται στο σχήμα Εικόνα 5.17: Εικόνα 5.17: 8-bit current-based MOSFET-only ladder Το κύκλωμα αποτελείται από PMOS και πολώνεται μέσω του ρεύματος Ι in. Η τάση V bias είναι απαραίτητη, ώστε να εξασφαλιστεί ότι οι πτώσεις τάσης από τους κόμβους V1, V2,, V 8 προς τη V bias είναι αρκετά μικρότερες από VGS VT για να διατηρηθούν τα FET στην ωμική περιοχή. Η τάση V GATE αποτελεί μία παράμετρο του κυκλώματος με την οποία μπορούμε να πειραματιστούμε. Για V GATE =0V, V bias =5 V και ρεύμα εισόδου I in =100mA, έχουμε: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 83

95 Κεφάλαιο 5: O MOSFET only Calibrated DAC Εικόνα 5.18: bias ανάλυση του MOSFET-only ladder Υπό αυτές τις συνθήκες το κύκλωμα επιδεικνύει πολύ καλή συμπεριφορά, δίνοντας στην έξοδό του για το MSB:49,89mA και για το MSB-1: 25,03mA. Σαρώνοντας τη V GATE από -5V ως 0V για μία διακύμανση του ρεύματος εισόδου από -100mA έως 100mA, παίρνουμε τις εξής καμπύλες για τα δύο πιο σημαντικά bit: Εικόνα 5.19: αποτελέσματα σάρωσης VGate για διαφορετικές τιμές ρεύματος εισόδου Από την Εικόνα 5.19 φαίνεται ότι η τιμή της V GATE δεν επηρεάζει τη διαίρεση των ρευμάτων αρκεί η V bias να είναι σταθερή στα 5V, στέλνοντας τα PMOS βαθιά στην ωμική περιοχή. Σύμφωνα με τις προδιαγραφές του κατασκευαστή (Infineon ) τα συγκεκριμένα PMOS έχουν V Tmax =-2V, συνεπώς για να εξασφαλιστεί η λειτουργία των κάτω FET ( Μ2,Μ5,,Μ23) στην περιοχή τριόδου ενώσω η V GATE παραμένει στη γη, πρέπει η V bias να έχει την κατάλληλη τιμή. Δυστυχώς η πόλωση των τρανζίστορ εξαρτάται σε μεγάλο βαθμό από το ρεύμα I in, με αποτέλεσμα να είναι δύσκολος ο ακριβής προσδιορισμός της τάσης V bias. Εικόνα 5.20: Καμπύλες για το ρεύμα του MSB συναρτήσει του ρεύματος Iin (V GATE =0V). Διαφορετικό χρώμα αντιστοιχεί σε διαφορετική τάση Vbias (5V έως 1V με βήμα 1) Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 84

96 Κεφάλαιο 5: O MOSFET only Calibrated DAC Αξίζει να επισημανθεί ότι ο εξομοιωτής αδυνατούσε να συγκλίνει για αρνητικές τιμές του ρεύματος εισόδου I in, όσο η V bias ήταν κάτω από 2V, ενώ όσο απομακρυνόταν προς θετικές τιμές, το ρεύμα του MSB συνέκλινε όλο και περισσότερο προς τη θεωρητική τιμή, δηλαδή έτεινε να γίνει μισό από το ρεύμα εισόδου, επειδή τα τρανζίστορ έμεναν βαθύτερα στην ωμική περιοχή. Παρατηρούμε από την Εικόνα 5.20 ότι η καμπύλη του MSB που αντιστοιχεί στα 2V (κίτρινη), δίνει ρεύμα αρκετά διαφορετικό από το μισό του I in. Εντούτοις, αν η V GATE είχε την ευελιξία να πάει σε αρνητικές τιμές τάσης, τότε το πρόβλημα σύγκλισης αναιρείτο, όπως φαίνεται παρακάτω: Εικόνα 5.21: Καμπύλες για το ρεύμα του MSB συναρτήσει του ρεύματος Iin (VGATE =-3V). Διαφορετικό χρώμα αντιστοιχεί σε διαφορετική τάση Vbias (5V έως 0V με βήμα -0,5V) Από τις καμπύλες της παραπάνω εξομοίωσης φαίνεται ότι τα ρεύματα συγκλίνουν γρηγορότερα σε αντίθεση με πριν (Εικόνα 5.20). Το πιο σημαντικό όμως είναι, ότι χάρη στη νέα πόλωση των -3V στην πύλη των PMOS, όλες οι επαναλήψεις συγκλίνουν για οποιαδήποτε τιμή του ρεύματος εισόδου στο διάστημα (-100mA, 100mA) και μάλιστα για ακόμη μικρότερο βήμα της τάσης V bias ΠΡΟΤΕΙΝΟΜΕΝΗ ΤΟΠΟΛΟΓΙΑ Στην ενότητα αυτή θα παρουσιαστεί μία αρχιτεκτονική ενός μετατροπέα σήματος D/A, η οποία «παντρεύει» τα καλά χαρακτηριστικά του ρυθμιζόμενου R-2R calibrated current-based DAC του προηγούμενου κεφαλαίου, με τον πολλά υποσχόμενο MOSFET-only ladder που αναλύθηκε διεξοδικά στο παρόν κεφάλαιο Περιγραφή αρχιτεκτονικής Όλο το κύκλωμα του μετατροπέα σήματος φαίνεται στο παρακάτω σχεδιάγραμμα: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 85

97 Εικόνα 5.22: σχεδιάγραμμα του προτεινόμενου 8bit current-based MOSFET-only calibrated DAC

98 Κεφάλαιο 5: O MOSFET only Calibrated DAC Το κύκλωμα του σχήματος 5.22 αποτελείται από τα εξής μπλοκ στοιχεία: το abit block το cal_bit block το cmirror block Όλες οι αντιστάσεις του 1Ω δεν έχουν πρακτική σημασία για το κύκλωμα, απλώς εισήχθησαν, ώστε να είναι εφικτή η εισαγωγή voltage/current markers στους συγκεκριμένους κόμβους. abit Το μπλοκ αυτό αποτελεί την καρδιά του μετατροπέα, αφού αποτελεί μία βελτιωμένη έκδοση του κλάδου ενός τυπικού ladder με δυνατότητα ρύθμισης του ρεύματος εξόδου. Στη συγκεκριμένη σχεδίαση χρησιμοποιήθηκαν 8 abit μπλοκς για την παραγωγή ενός 8 bit calibrated MOSFET DAC. To αbit περιέχει τα δύο FET που αποτελούν τα ισοδύναμα της κάθετης (R A V k ) και οριζόντιας (RH k ) αντίστασης ενός R-2R ladder ακριβώς όπως παρουσιάστηκε στο σχήμα 4.7. Το FET στον κάθετο κλάδο συνδέεται σε σειρά με έναν 8 bit MOSFΕΤ-only ladder, που ονομάζεται calibration ladder και ο οποίος ρυθμίζει κατάλληλα την ποσότητα του ρεύματος που θα οδηγηθεί στην έξοδο του μετατροπέα για το συγκεκριμένο bit (I o ), ενώ το υπόλοιπο ρεύμα (I err ) το στέλνει στη γη. Η επιλογή της κατάλληλης ψηφιακής λέξης ρύθμισης (calibration word) καθορίζεται από το cbit, με το οποίο είναι συνδεδεμένο Όπως φαίνεται από την Εικόνα 5.25, τα FET Q1, Q2 είναι τα αντίστοιχα ισοδύναμα της κάθετης και οριζόντιας αντίστασης. Το Q1 συνδέεται σε σειρά με μία συστοιχία από μπλοκ με όνομα cbit, των οποίων η λειτουργία είναι η οδήγηση του κλάσματος του ρεύματος στην έξοδο Ι err ή I o ανάλογα αν το αντίστοιχο bit της calibration word (Q 7 Q 0 ) βρίσκεται σε χαμηλή ή υψηλή λογική στάθμη. Η συστοιχία τερματίζεται από το τρανζίστορ Q3, το οποίο αποτελεί τον κατάλληλο τερματισμό του R-2R ladder που σχηματίζει η συστοιχία των cbits. Αξίζει να επισημανθεί στο σημείο αυτό, ότι η συγκεκριμένη διάταξη δεν επηρεάζει την ισορροπία του MOSFET ladder που αναλύθηκε προηγουμένως, αφού η ισοδύναμη αντίσταση R on του 8 bit ladder που φαίνεται από το Q1 είναι ακριβώς ίδια με την αντίσταση μικρού σήματος του Q1. Με αυτό τον τρόπο διατηρείται η R-2R τοπολογία. Εικόνα 5.23: Το εσωτερικό του cbit Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 87

99 Κεφάλαιο 5: O MOSFET only Calibrated DAC Η Εικόνα 5.23 δείχνει το εσωτερικό του cbit, το οποίο αποτελεί ένα bit του calibration ladder. Tα FET Q3, Q4 επιτελούν διπλό ρόλο: αφενός μαζί με τα Q1 και Q2 συνθέτουν τον κλάδο ενός MOSFET ladder, αφετέρου λειτουργούν ως διαφορικός διακόπτης, για να οδηγήσουν το ρεύμα σε μία από τις δύο εξόδους (I err, I o ) λαμβάνοντας το σήμα Β και το συμπληρωματικό του από τον CMOS αντιστροφέα των Q5,Q6. Ο αντιστροφέας παίζει καθοριστικό ρόλο στη σωστή λειτουργία του cbit, αφού οποιοδήποτε λάθος κατά την παραγωγή του συμπληρωματικού σήματος θα οδηγήσει σε παραγωγή glitches κατά την επιλογή της επιθυμητής εξόδου. Γι αυτό δόθηκε ιδιαίτερη σημασία στη σωστή του λειτουργία. Παρακάτω φαίνονται οι καμπύλες ρεύματος που περιγράφουν τη δυναμική συμπεριφορά καθώς και η χαρακτηριστική μεταφοράς του CMOS inverter που σχεδιάστηκε: Εικόνα 5.24: Χαρακτηριστικές καμπύλες που δείχνουν την κατανάλωση σε Watt (πάνω), τα ρεύματα (μέση) και τη χαρακτηριστική μεταφοράς του CMOS inverter (κάτω) Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 88

100 Κεφάλαιο 5: O MOSFET only Calibrated DAC cal_bit Εικόνα 5.25: το εσωτερικό του abit To cal_bit ή αλλιώς calibration bit είναι ένα block, το οποίο σχεδιάστηκε για να προσομοιώσει τη συμπεριφορά ενός serial to parallel shift register. Η αναλογική τάση V i που κυμαίνεται από 0-1V, μεταφράζεται κατάλληλα σε μία ψηφιακή λέξη των 8 bits, όπου η υψηλή λογική στάθμη αντιστοιχεί στα 5V και η χαμηλή στα 0V. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 89

101 Κεφάλαιο 5: O MOSFET only Calibrated DAC Εσωτερικά το calibration bit αποτελείται από τον εν σειρά συνδυασμό 8 vbits, όπου κάθε vbit είναι ένα ειδικό μπλοκ, το οποίο με έναν ιδανικό συγκριτή καθορίζει αν το συγκεκριμένο bit θα είναι σε λογικό high ή low, ακολουθώντας μία λογική παρόμοια με έναν successive approximation register (SAR). Εικόνα 5.26: το cal_bit Εικόνα 5.27: μέρος του εσωτερικού ενός cal_bit, όπου φαίνονται τα vbit blocks cmirror Εικόνα 5.28: το εσωτερικό ενός vbit Το cmirror block δέχεται ως εισόδους τα ρεύματα Ι err και I o του abit και σύμφωνα με το bit της ψηφιακής λέξης εισόδου του μετατροπέα, η οποία καθορίζεται Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 90

102 Κεφάλαιο 5: O MOSFET only Calibrated DAC από την τάση V digital με όμοιο τρόπο όπως η calibration word, οδηγεί το ρυθμισμένο πλέον ρεύμα του κλάδου αυτού στην έξοδο του μετατροπέα σήματος ή πίσω στη V BIAS (έχουμε να κάνουμε με PMOS, επομένως τραβάμε ρεύμα από την τροφοδοσία), αν το bit εισόδου βρίσκεται σε λογικό μηδέν. Το ρεύμα Ι err γειώνεται, αφού αποτελεί πλεονάζουσα ποσότητα ρεύματος, η οποία μειώνει τη γραμμικότητα του μετατροπέα. Εικόνα 5.29: το CMirror block Εικόνα 5.30: Το εσωτερικό του CMirror Το σχεδιάγραμμα της Εικόνα 5.30 δείχνει το εσωτερικό κύκλωμα του CMirror block. Παρατηρούμε ότι το πλεονάζον ρεύμα I err οδεύει προς τη γη. Το χρήσιμο ρεύμα I in μεταφέρεται μέσω ενός ιδανικού καθρέφτη ρεύματος (F1), ο οποίος είναι στην πραγματικότητα μία πηγή ρεύματος εξαρτημένη από ρεύμα και λόγο μετάδοσης 1:1 και μέσω του διαφορικού διακόπτη των Q7, Q8 μεταφέρεται αντίστοιχα στην τροφοδοσία ή στην έξοδο I o. Εδώ κρύβεται ένα πολύ λεπτό σημείο της σχεδίασης. Για να μπορέσει ο calibration ladder που συνδέεται πάνω από το Cmirror να λειτουργήσει σωστά, πρέπει οι έξοδοί του να βρίσκονται υπό ίδιο δυναμικό, όπως εξηγήθηκε στην ενότητα 5.6 για την ευαισθησία του κυκλώματος του ladder. Η ύπαρξη της ιδανικής εξαρτημένης πηγής δεν εισάγει κάποια offset τάση μεταξύ των δύο αυτών κόμβων. Στην πραγματικότητα όμως, όπου το ρεύμα αυτό θα πρέπει να καθρεφτιστεί μέσω ενός καθρέφτη ΜOS, η πτώση τάσης πάνω στα FET θα δημιουργήσει μία τέτοια τάση, η οποία θα διαταράξει αυτή την ισορροπία. Γι αυτό όπως θα παρουσιαστεί στο επόμενο κεφάλαιο, κατά την κατασκευή της πλακέτας υλοποιήθηκε ένα custom κύκλωμα το οποίο, όχι μόνο καθρεφτίζει το ρεύμα αλλά μέσω ενός διαφορικού MOSFET ζεύγους επιτυγχάνει αρκετά υψηλό gain, ώστε να κρατήσει την τάση των κόμβων I err και I in όσο το δυνατόν στα ίδια επίπεδα. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 91

103 Κεφάλαιο 5: O MOSFET only Calibrated DAC Ρύθμιση και κατανάλωση ισχύος Η ρύθμιση του συγκεκριμένου μετατροπέα έγκειται στον προσδιορισμό των κατάλληλων ψηφιακών λέξεων ρύθμισης (calibration words), που θα φορτωθούν στα cal_bit blocks ή αντίστοιχα στους serial to parallel shift registers για την πραγματική περίπτωση, ώστε να επιτευχθεί η μικρότερη τιμή για το σφάλμα γραμμικότητας INL. Η διαδικασία του offline calibration είναι επομένως ίδια με αυτή που παρουσιάστηκε στην ενότητα Παρόλα αυτά, η συγκεκριμένη μέθοδος μπορεί να αποδειχθεί ιδιαίτερα χρονοβόρα, γι αυτό στο κεφάλαιο 7 θα παρουσιαστεί ένας πρωτοποριακός αλγόριθμος ρύθμισης, ο οποίος βασίζεται εξ ολοκλήρου σε hardware. Όσον αφορά στον τομέα της κατανάλωσης ισχύος, η συγκεκριμένη σχεδίαση υπόσχεται αρκετά οικονομική συμπεριφορά. Παρόλο που τελικά δεν κατέστη δυνατή η ολοκλήρωση όλου του hardware, ώστε να είναι δυνατή η ακριβής μέτρηση της κατανάλωσης ισχύος του συστήματος, εντούτοις μία πρώτη εκτίμηση των ενεργειακών απαιτήσεων είναι δυνατή. Όταν οι κατάλληλες calibration words έχουν εισαχθεί, όλα τα MOSFETs του κυκλώματος θα λειτουργούν σε σταθερή κατατάσταση (steady state)ανεξάρτητα από τη λέξη εισόδου προς μετατροπή. Μόνο τα FET Q7 και Q8 του Cmirror block θα αλλάζουν κατάσταση ανάλογα με την ψηφιακή λέξη εισόδου. Συνεπώς, το μεγαλύτερο μέρος του συστήματος θα λειτουργεί υπό σταθερές συνθήκες πόλωσης, γεγονός που μας επιτρέπει να εκτιμήσουμε την ισχύ του περίπου σε 2VDD IREF, όπου V DD η τάση τροφοδοσίας των FET Αποτελέσματα εξομοιώσεων Εξαιτίας αδυναμίας του Orcad Pspice Optimizer να συγκλίνει στα βέλτιστα calibration words σύμφωνα με τη μέθοδο των κανονικοποιημένων ρευμάτων που αναλύθηκε στο κεφάλαιο 4 (πιθανότατα λόγω της πολυπλοκότητας του συστήματος), δεν είχαμε τη δυνατότητα να επαληθεύσουμε τον αλγόριθμο ρύθμισης για την περίπτωση του MOSFET-only calibrated DAC. Παρόλα αυτά, από απλές transient εξομοιώσεις πήραμε τα εξής αποτελέσματα, όταν ο μετατροπέας παρέμενε αρρύθμιστος (όλες οι calibration words = FF) Ι REF =1,6mA bit ρεύμα bit 8 (MSB) 716,215 μa bit 7 397,701 μa bit 6 220,410 μa bit 5 121,976 μa bit 4 67,306 μa bit 3 36,942 μa bit 2 19,608 μa bit 1 (LSB) 19,716 μa 5.6: αποτελέσματα transient simulation του MOSFET-only calibrated DAC Επίσης τυχόν αλλαγές στις τιμές των τάσεων V i είχαν ως αποτέλεσμα μείωση του ρεύματος εξόδου του συγκεκριμένου κλάδου του μετατροπέα, γεγονός που συνηγορεί ότι είναι δυνατή η ρύθμιση (trimming) του ρεύματος κάθε κλάδου με τη συγκεκριμένη αρχιτεκτονική. Τέλος, παρατηρήθηκε μία μικρή πτώση τάσης της τάξεως των 100mV μεταξύ MSB και LSB στις εισόδους των Cmirror blocks. Αυτό συνεπάγεται ότι οι κόμβοι I err και I o σε κάθε bit δε βρίσκονται υπό την ίδια τάση, γεγονός που επηρεάζει αρνητικά το σωστό διαμοιρασμό του ρεύματος εισόδου. Το Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 92

104 Κεφάλαιο 5: O MOSFET only Calibrated DAC πρόβλημα αυτό έρχεται να αντιμετωπίσει το σύστημα σταθεροποίησης της τάσης με το διαφορικό MOS ζεύγος που θα παρουσιαστεί στο επόμενο κεφάλαιο. Εξομοιώσεις πάνω σε έναν παρόμοιο μετατροπέα[13] χρησιμοποιώντας την τεχνολογία AMS08 έδειξαν ότι το INL βελτιώνεται σημαντικά χάρη στο offline calibration. Επίσης αριθμητικές εξομοιώσεις για διαφορετικά resolution και mismatches μεταξύ των στοιχείων [] κατέληξαν σε αντίστοιχα αποτελέσματα με αυτά που παρουσιάστηκαν στην ενότητα (εικόνες 4.11 και 4.12). Όταν μάλιστα το μήκος της λέξης ρύθμισης, δηλαδή η ανάλυση του calibration ladder (Ν C ), είναι αντίστοιχο με το πλήθος των bits όλου του μετατροπέα (N R ), τότε ισχύει ότι:, 2 NR N INL N N C LSB (5.39) 2.25 R C δηλαδή το μέσο σφάλμα γραμμικότητας INL παύει να εξαρτάται από το ποσοστό του mismatch μεταξύ των MOSFETs και εξαρτάται μόνο από το N R και το Ν C. Αυτό υποδεικνύει ότι η χρήση ενός calibration ladder με ανάλυση μεγαλύτερη από N R -2 bits εξασφαλίζει μέσο INL μικρότερο από 0,5 LSB, δηλαδή ένα γραμμικό και μονοτονικό D/A converter! Πρέπει, ωστόσο, να τονιστεί ότι ο τύπος (5.39) προκύπτει μέσω curve fitting, επομένως πρόκειται για έναν καθαρά εμπειρικό τύπο. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 93

105 Κεφάλαιο 6: Το hardware του calibrated DAC 6.1. ΕΙΣΑΓΩΓΗ Στο παρόν κεφάλαιο θα παρουσιαστεί το hardware που υλοποιεί τον currentbased R-2R Mosfet-only calibrated DAC που περιγράφηκε στο κεφάλαιο 5. Θα ακολουθήσει αναλυτική περιγραφή όλων των τμημάτων του συστήματος και θα επισημανθούν διάφορες δυσκολίες που προέκυψαν κατά τη μεταφορά του κυκλώματος στην πλακέτα. Η σχεδίαση των PCBs έγινε στο πρόγραμμα σχεδιασμού Altium Designer. Όλη η υλοποίηση έγινε με τη χρήση διακριτών στοιχείων MOSFETs της εταιρίας Fairchild semiconductors. Συγκεκριμένα χρησιμοποιήθηκε η σειρά BSS (BSS84 για τα PMOS και BSS123 για τα NMOS), η οποία είναι κατάλληλη για εφαρμογές χαμηλής τάσης (low voltage applications) και μπορεί να δώσει ρεύμα μέχρι και 0,13Α. Επίσης έγινε χρήση κάποιων Serial-to-Parallel Shift (Serial In Parallel Out ή SIPO) registers (σειρά 4094 της ON Semiconductors ) και μίας USB UART (Universal Asynchronous Receiver Transmitter) για την επικοινωνία του συστήματος μέσω υπολογιστή. Περισσότερες πληροφορίες σχετικά με τις προδιαγραφές των χρησιμοποιηθέντων στοιχείων περιλαμβάνονται στο παράρτημα της παρούσας εργασίας. Βασικό κριτήριο για την επιλογή τους ήταν εκτός από τις προδιαγραφές και η προσιτή τιμή τους. Το σύστημα του μετατροπέα φαίνεται στο κάτωθι σχεδιάγραμμα: Εικόνα 6.1: λογικό block diagram του συστήματος Το λογικό διάγραμμα δείχνει τη σύνδεση όλων των μερών του συστήματος του μετατροπέα. Η μητρική πλακέτα (motherboard) αποτελεί τη βάση πάνω στην οποία συντίθεται ο μετατροπέας σήματος. Παρέχει όλα τα απαραίτητα σήματα για τη μετατροπή καθώς και κυκλώματα για την πόλωση των FETs και έχει 16 θύρες πάνω στις οποίες κάθονται οι πλακέτες των calibration ladders. Κάθε μία τέτοια πλακέτα αποτελεί από μόνη της έναν MOSFET-only R-2R-based ladder και είναι υπεύθυνη για τη ρύθμιση του ρεύματος εξόδου ενός bit του D/A converter. O συνδυασμός

106 Κεφάλαιο 6: Το hardware του calibrated DAC τέτοιων πλακετών δίνει έναν ολοκληρωμένο calibrated ladder, οποίος είναι επεκτάσιμος μέχρι τα 16 bits. Η μητρική τροφοδοτείται από μία πηγή dc (dc supply) και δέχεται ως είσοδο ένα ρεύμα αναφοράς Ι REF. Το ρεύμα αυτό υποδιαιρείται μέσω των ladders για να δώσει στην έξοδο του συστήματος: N kn1 out REF k 2 (6.1) k1 I I b Η μητρική πλακέτα, όπως θα δούμε αργότερα, παρέχει και τη δυνατότητα μετατροπής του ρεύματος αυτού σε τάση εξόδου V out. Η επικοινωνία με τον υπολογιστή επιτυγχάνεται μέσω μίας πλακέτας, η οποία βασίζεται στη UART FT232R και η οποία στέλνει σε πρώτη φάση τα κατάλληλα calibration words στους registers των calibration ladders για τη σωστή ρύθμιση του μετατροπέα κατά τη διαδικασία του offline calibration, ενώ σε κανονική λειτουργία είναι υπεύθυνη για την αποστολή της ψηφιακής λέξης εισόδου προς μετατροπή σε αναλογικό σήμα. Τέλος, το σύστημα συμπληρώνεται από ένα ψηφιακό πολύμετρο ακριβείας της εταιρίας Agilent για την ανάγνωση των μετρήσεων και την αποστολή τους προς επεξεργασία στον υπολογιστή Ο CALIBRATION LADDER Η συγκεκριμένη πλακέτα αποτελεί την καρδιά του μετατροπέα. Λαμβάνει ως είσοδο το ρεύμα που προέρχεται από το προηγούμενο bit ή απευθείας το ρεύμα αναφοράς, αν πρόκειται για το MSB, και δίνει την κατάλληλη ποσότητα ρεύματος για το επόμενο bit. Επίσης, αποθηκεύει την 16-bit ψηφιακή λέξη ρύθμισης (calibration digital word) σε κατάλληλους καταχωρητές (registers), σύμφωνα με την οποία ρυθμίζει πόσο ρεύμα θα στείλει στην έξοδο του μετατροπέα, ώστε να ικανοποιείται το κριτήριο ρύθμισης (4.31) Περιγραφή κυκλώματος Το σχεδιάγραμμα της πλακέτας φαίνεται παρακάτω. Εικόνα 6.2: σχεδιάγραμμα του Calibration Ladder Δόθηκε ιδιαίτερη έμφαση, ώστε η σχεδίαση να είναι όσο το δυνατόν modular. Αυτό εξυπηρετεί στη διασύνδεση των calibration ladders μεταξύ τους, όταν πλέον πρέπει να συνεργαστούν πάνω στη μητρική ως ένας 16bit D/A converter. Από το σχεδιάγραμμα της Εικόνα 6.2 διακρίνουμε: τους serial-to-parallel shift registers Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 95

107 Κεφάλαιο 6: Το hardware του calibrated DAC το header των 14 pins τα 16 υποσυστήματα CBit τα PMOS Q1,Q2 και Q7 το κύκλωμα τερματισμού U_Term ή αλλιώς TERMO Serial-to-parallel shift register 4094 (8 bits) Χρησιμοποιήθηκαν οι registers της σειράς 4094 της εταιρίας της ON Semiconductors. Οι καταχωρητές αυτοί έχουν τη δυνατότητα σειριακής φόρτωσης των δεδομένων και ανάγνωσης απευθείας μίας λέξης του ενός byte (παράλληλη έξοδος). Εικόνα 6.3: o 4094 SIPO register Το pin V DD είναι η τροφοδοσία των 5V για τον καταχωρητή, το V SS είναι η γείωση, η είσοδος DATA αφορά τη σειριακή είσοδο δεδομένων, η είσοδος CLOCK είναι το ρολόι το οποίο καθορίζει το ρυθμό εισαγωγής και εξαγωγής των δεδομένων και το OUTPUT ENABLE ενεργοποιεί τις tri-state εξόδους Q 1 -Q 8 για την ανάγνωση των δεδομένων. Με την αρνητική παρυφή του σήματος STROBE τα δεδομένα που εισήχθησαν φορτώνονται (latched) στις εξόδους. Τέλος, οι έξοδοι Q S και Q S εξάγουν σειριακά δεδομένα σε κάθε θετική παρυφή ή στην επόμενη αρνητική αντίστοιχα για τη cascade διασύνδεση δύο ή περισσότερων τέτοιων καταχωρητών (για περισσότερες πληροφορίες μπορείτε να συμβουλευτείτε το παράρτημα). Στη σχεδίαση που ακολουθήσαμε συνδέσαμε την έξοδο Q S, η οποία προσφέρεται για ταχύτερη μεταφορά δεδομένων στην είσοδο DATA ενός δεύτερου καταχωρητή δημιουργώντας με αυτή την cascade συνδεσμολογία έναν SIPO καταχωρητή των 16 bits. Στους registers αυτούς αποθηκεύεται η ψηφιακή λέξη για τη ρύθμιση του ρεύματος περνά από την πλακέτα του calibration ladder. Για την εισαγωγή των κατάλληλων κωδικών ρύθμισης χρησιμοποιείται πρόγραμμα γραμμένο σε Visual Basic 6, το οποίο περνά τα δεδομένα μέσω του Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 96

108 Κεφάλαιο 6: Το hardware του calibrated DAC USB από τον υπολογιστή στη UART και στη συνέχεια στην είσοδο DATA των καταχωρητών. Η συνάρτηση η οποία είναι υπεύθυνη για τη σωστή μεταφορά των ψηφιακών κωδικών στους εκάστοτε registers είναι η EfstWay (προς τιμήν του καθηγητή μου κ. Ευσταθίου που με βοήθησε πολύ στο συγκεκριμένο σημείο του προγραμματισμού). Η συνάρτηση παίρνει ως όρισμα μία δεκαεξαδική τιμή σε μορφή string, την αποδομεί σε ένα bit stream και στέλνει σειριακά κάθε bit στο κατάλληλο pin της UART (D in ). Για παράδειγμα, αν ο χρήστης επιθυμεί να στείλει τη λέξη 0000Η, τότε αρκεί να πληκτρολογήσει: Dim str As String str = Right$("0000" & Hex$(0), 4) EfstWay str Εικόνα 6.4: ο 4094 SIPO register Pin header x14 Το pin header περιλαμβάνει όλες τις εισόδους και εξόδους της πλακέτας, όπως συνοψίζονται στον παρακάτω πίνακα: P τ επεξήγηση in ύπος V ε τροφοδοσία 5V DD (1) ίσοδος Ι ε ρεύμα εισόδου (ρεύμα από προηγούμενο στάδιο) in (2) ίσοδος Ι έ ρεύμα εξόδου (τροφοδοτεί το επόμενο στάδιο) out (3) ξοδος L ε κλειδώνει τα δεδομένα στις εξόδους των registers atch (4) ίσοδος D ε σειριακή είσοδος των δεδομένων in (5) ίσοδος C ε ρολόι χρονισμού των 6MHz που δίνεται από το USB lk (6) ίσοδος D έ σειριακή έξοδος δεδομένων για το επόμενο στάδιο out (7) ξοδος V ε τάση αναφοράς για το κύκλωμα σταθεροποίησης τάσης ref (8) ίσοδος V ε τάση πόλωσης για το κύκλωμα σταθεροποίησης τάσης bias (9) I op (10) ίσοδος έ ξοδος ρεύμα εξόδου του συγκεκριμένου bit (αν Q p =1) Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 97

109 Κεφάλαιο 6: Το hardware του calibrated DAC Q p (11) Q n (12) Ι on (13) G ND (14) ε ίσοδος ε ίσοδος έ ξοδος ε ίσοδος bit της λέξης εισόδου προς μετατροπή. Ελέγχει ποια έξοδος ενεργοποιείται. bit συμπληρωματικό της λέξης εισόδου προς μετατροπή. Ελέγχει τη συμπληρωματική έξοδο (διαφορική λειτουργία). ρεύμα εξόδου του συγκεκριμένου bit (αν Q n =1) γείωση του κυκλώματος Πίνακας 6.1: επεξήγηση των pins Εικόνα 6.5: 3D μοντέλο του pin header Εικόνα 6.6: PCB layout του pin header όπου διακρίνονται οι συνδέσεις ( μπλε-bottom layer κόκκινοtop layer) Υποσύστημα CBit Το υποσύστημα αυτό αποτελεί ουσιαστικά ένα bit του MOSFET-only ladder που συνδέεται σε σειρά με τον αντίστοιχο κλάδο ενός bit του DAC. Ακολουθεί μία αυστηρή modular σχεδίαση, η οποία όπως θα δούμε στη συνέχεια διευκολύνει πολύ το layout. Εικόνα 6.7: schematic του CBit Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 98

110 Κεφάλαιο 6: Το hardware του calibrated DAC Με την εντολή Repeat(CBit,1,16) δίνουμε την εντολή στο πρόγραμμα σχεδιασμού να δημιουργήσει 16 τέτοια υποσυστήματα και να ενώσει την έξοδο του καθενός Ι out1 - Ι out15 την είσοδο του επόμενου σταδίου του R-2R ladder Ι out2 - Ι out16. Ως είσοδο δέχεται ένα δεκαεξάμπιτο bus που περιέχει την αποθηκευμένη στους registers ψηφιακή λέξη ρύθμισης, ενώ τα σήματα V DD, GND, I o και V ref είναι κοινά για όλα τα υποσυστήματα. Εικόνα 6.8: το εσωτερικό του CBit Όπως φαίνεται στην Εικόνα 6.8, το CBit αποτελείται από τον κλάδο του κλασικού MOSFET-only R-2R ladder (Q1, Q2, Q3 ή Q4).Το σήμα VQ και το συμπληρωματικό του, που προκύπτει από τον αντιστροφέα (Q5, Q6), οδηγούν το ρεύμα του bit αυτού σε μία από τις δύο εξόδους I o ή I err. Στην πρώτη συγκεντρώνεται η χρήσιμη ποσότητα ρεύματος που θα οδηγηθεί μέχρι την έξοδο του μετατροπέα σήματος, ενώ στη δεύτερη συσσωρεύεται το πλεονάζον ρεύμα, το οποίο οδηγείται πίσω στην V ref. Η σχεδίαση είναι πανομοιότυπη με αυτή που παρουσιάστηκε στο κεφάλαιο 5 (σχήμα 5.23). Εικόνα 6.9: τα 6 MOSFETs του Cbit στο PCB layout Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 99

111 Κεφάλαιο 6: Το hardware του calibrated DAC Εικόνα 6.10: το CBit στην πραγματικότητα Εικόνα 6.11: το CBIt σε PCB 3D view Τα FETs Q1,Q2 και Q7 Τα τρανζίστορ Q1, Q2 αποτελούν το κάθετο και οριζόντιο αντίστοιχα PMOS του MOSFET-only ladder που σχηματίζεται με τη σύνδεση όλων των calibration ladder πλακετών πάνω στη motherboard. Το υποσύστημα CBit που αναλύθηκε προηγουμένως συνδέεται σε σειρά με το Q1 δημιουργώντας έτσι το ισοδύναμο της 2R αντίστασης του κλασικού R-2R ladder. Όσον αφορά το Q7, αυτό είναι απαραίτητο για το σωστό τερματισμό του δικτυώματος των FET του calibration ladder. Η υποδοχή του συνδέεται στην τάση V ref, που είναι η τάση η οποία επιβάλλεται στο κάτω μέρος του δικτυώματος του ladder, ώστε να εξασφαλίζεται μία επαρκής πτώση τάσης από την κορυφή του ladder μέχρι τον τερματισμό ικανή να κρατά τα FET στην ωμική περιοχή. Εικόνα 6.12: Q7 σε 3D PCB view Εικόνα 6.13: Q7 σε PCB layout Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 100

112 Κεφάλαιο 6: Το hardware του calibrated DAC Εικόνα 6.14: Τα Q1 και Q Κύκλωμα τερματισμού (TERMO) Το κύκλωμα U_Term ή αλλιώς TERMO είναι ένα custom κύκλωμα με ιδιαίτερη σημασία για τη σωστή λειτουργία όλου του DAC. Όπως αναφέρθηκε στο κεφάλαιο 5, για να βρίσκονται πράγματι τα FET παράλληλα ή σε σειρά πρέπει η τάση των τερματικών κόμβων του ladder Ι ο και Ι err να είναι ίδια και να μη μεταβάλλεται. Οποιαδήποτε εμφάνιση offset τάσης σε αυτά τα σημεία καταστρέφει τη σωστή υποδιαίρεση του ρεύματος σε κάθε κλάδο του μετατροπέα. Για την αποφυγή αυτού του ανεπιθύμητου φαινομένου είχε εισαχθεί στο CMirror block (εικόνα 5.30) μία ιδανική εξαρτημένη πηγή ρεύματος. Στην πραγματικότητα, όμως, κάτι τέτοιο δεν είναι εφικτό, αφού οποιοσδήποτε καθρέφτης ρεύματος οπωσδήποτε θα εμφανίσει κάποια πτώση τάσης επάνω του. Το κύκλωμα TERMO αποτελεί μία κομψή λύση στο πρόβλημα αυτό, αφού με σωστή ρύθμιση κατορθώνει να κρατά την τάση των δύο αυτών κόμβων σταθερή και μάλιστα σχεδόν ανεξάρτητα από το ρεύμα που ρέει μέσα από το I o. Η ιδέα βασίζεται στη χρήση ενός διαφορικού ζεύγους MOS, το οποίο οδηγείται από έναν καθρέφτη ρεύματος, όπως φαίνεται στο σχήμα: Εικόνα 6.15: εξομοίωση του TERMO Τα PMOS Μ1,Μ2 αποτελούν το διαφορικό ζεύγος το οποίο πολώνεται από μία ιδανική πηγή ρεύματος IBIAS. Στο κάτω μέρος του συνδέεται ένας καθρέφτης ρεύματος MOS, οποίος αντιγράφει το ρεύμα του ενός κλάδου στον άλλο εξαναγκάζοντας το ζεύγος να μοιράσει το ρεύμα εισόδου IBIAS. Η σύνδεση αυτή επομένως, οδηγεί σε ένα διαφορικό ενισχυτή με υψηλό gain και τείνει να κρατήσει την τάση στον κόμβο Ι ο ίση με τη V ref. Για τη δημιουργία της απαραίτητης τάσης χρειάζεται η προσθήκη μίας μικρής αντίστασης (R1). Από εξομοιώσεις φάνηκε ότι η τιμή της δεν παίζει σημαντικό ρόλο, αφού για εύρος τιμών από Ω οι τάσεις I o και V ref, για τις συνθήκες πόλωσης του σχήματος Εικόνα 6.15, παρέμεναν ίδιες (800mV). Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 101

113 Κεφάλαιο 6: Το hardware του calibrated DAC Επίσης, τα NMOS U7 και U8 σχηματίζουν έναν καθρέφτη ρεύματος, ο οποίος καθρεφτίζει το ρεύμα I o στον κατάλληλο κόμβο εξόδου ανάλογα με την τιμή του Q p (και του συμπληρωματικού του Q n ). Εικόνα 6.16: bias εξομοίωση για IBIAS =10mA και Iin=5mA Εικόνα 6.17: bias εξομοίωση για IBIAS =50mA και Iin=50mA Όπως αποδεικνύεται από τις εξομοιώσεις των εικόνων Εικόνα 6.16Εικόνα 6.17, αλλά και από πλήθος άλλων παρόμοιων εξομοιώσεων, πάντα μπορεί να βρεθεί μία τάση V ref, τέτοια ώστε οι τάσεις να εξισορροπούνται και τα ρεύματα να καθρεφτίζονται σωστά. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 102

114 Κεφάλαιο 6: Το hardware του calibrated DAC Εικόνα 6.18: το block diagram του TERMO Εικόνα 6.19: το εσωτερικό του TERMO. Στην Εικόνα 6.19 έχουμε να παρατηρήσουμε ότι η ιδανική πηγή ρεύματος IBIAS έχει αντικατασταθεί από μία αντίσταση (RT1) σε σειρά με ένα PMOS (QT1). Το ρεύμα πόλωσης ελέγχεται μέσω του σήματος VBias. Αρχικά όλες οι bias εξομοιώσεις είχαν γίνει χωρίς το RC φίλτρο (R3-C1) χωρίς κανένα πρόβλημα και τα αποτελέσματα συμφωνούσαν πλήρως με αυτά των εικόνων Εικόνα 6.16Εικόνα Ωστόσο, όπως έγινε εμφανές κατά τις transient εξομοιώσεις, τυχόν μικρές ac διαταραχές στη V ref προκαλούσαν οδηγούσαν σε μόνιμη ταλάντωση του κυκλώματος. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 103

115 Κεφάλαιο 6: Το hardware του calibrated DAC Εικόνα 6.20: μόνιμη ταλάντωση του κυκλώματος στα 1kHz. Είναι εμφανής η ύπαρξη υψηλών ταλαντώσεων πάνω από τη βασική συχνότητα του 1kHz: ρεύμα πόλωσης (κόκκινη), τάση στον κόμβο Isense ή αλλιώς I o (μπλε) και τάση V ref (πράσινο) με dc offset =1V και πλάτος 1V Εικόνα 6.21: μόνιμη ταλάντωση στα 100kHz Με την εφαρμογή όμως του συγκεκριμένου φίλτρου RC με τιμές R=56Ω και C=100nF εισάγουμε έναν πόλο στη συχνότητα: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 104

116 Κεφάλαιο 6: Το hardware του calibrated DAC f pole 1 28,420 khz (6.2) 2RC Αυτό σύμφωνα με τις εξομοιώσεις αλλά και τις μετρήσεις αργότερα στο πραγματικό κύκλωμα, φάνηκε αρκετό για να βελτιώσει τη συμπεριφορά. Εικόνα 6.22: εξάλειψη των βίαιων ταλαντώσεων με τη χρήση φίλτρου για την περίπτωση του 1kHz Εικόνα 6.23: απόκριση σε βηματική διέγερση χωρίς φίλτρο Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 105

117 Κεφάλαιο 6: Το hardware του calibrated DAC Εικόνα 6.24: απόκριση σε βηματική διέγερση με φίλτρο. Παρατηρείται βελτιωμένη συμπεριφορά. Εικόνα 6.25: παλμική διέγερση του TERMO Εικόνα 6.26: απόκριση του TERMO σε παλμική διέγερση με χρήση του RC φίλτρου. H peak-peak τιμή της τάσης έχει σχεδόν εξαφανιστεί, ενώ η μέση τιμή του σήματος έχει μειωθεί συγκριτικά πολύ λίγο. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 106

118 Κεφάλαιο 6: Το hardware του calibrated DAC Εικόνα 6.27: το PCB layout του TERMO Παρακάτω παρατίθενται φωτογραφίες των υλοποιημένων calibration ladders Εικόνα 6.28: το PCB layout του Calibration ladder Εικόνα 6.29: πάνω όψη της πλακέτας που υλοποιήθηκε (συνολικά 108 SMD mosfets) Εικόνα 6.30: πίσω όψη της πλακέτας που υλοποιήθηκε Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 107

119 Κεφάλαιο 6: Το hardware του calibrated DAC Εικόνα 6.31: πλακέτες που υλοποιήθηκαν Εικόνα 6.32: οι πλακέτες από διαφορετική οπτική γωνία 6.3. TO FT232RL USB UART IC Για τη μεταφορά δεδομένων μεταξύ του υπολογιστή και της μητρικής πλακέτας, υλοποιήθηκε ένα σύστημα που βασίζεται στο chip FT232RL της εταιρίας FTDI. Το συγκεκριμένο chip είναι μία UART που επιτρέπει την ασύγχρονη αποστολή δεδομένων από το USB σειριακά σε συγκεκριμένα pins του ολοκληρωμένου αλλά και λήψη δεδομένων από τις σειριακές θύρες πίσω στο USB σύμφωνα με τα γνωστά πρωτόκολλα RS232/RS422/RS485. Παράλληλα προσφέρει τη δυνατότητα πλήρους προγραμματισμού των pins ως εισόδους, εξόδους ή και ως δικατευθυντήρια ports. Περισσότερες πληροφορίες για το συγκεκριμένο chip περιλαμβάνονται στο παράρτημα της παρούσας διπλωματικής εργασίας. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 108

120 Κεφάλαιο 6: Το hardware του calibrated DAC Περιγραφή Το σχεδιάγραμμα της πλακέτας παρουσιάζεται στο παρακάτω σχήμα: Εικόνα 6.33: σχεδιάγραμμα της πλακέτας σειριακής επικοινωνίας Στην Εικόνα 6.33 διακρίνεται το header 4 που είναι το θηλυκό USB jack, το οποίο στέλνει τα σήματα δεδομένων USBDM και USBDP στο ολοκληρωμένο. Η τροφοδοσία της πλακέτας γίνεται απευθείας από το USB (5V), ενώ παρέχεται η δυνατότητα μέσω του jumper JP2 (header 3), η λογική στάθμη των pins εξόδου να κυμαίνεται στα 3,3V αντί των 5V που είναι το τυπικό CMOS level. Επιπλέον, όλα τα pins έχουν συνδεθεί ως ένα 13-bit bus στο header JP3, γιατί χρησιμοποιούνται ως προγραμματιζόμενες θύρες αντί να πραγματοποιούν κάποιο πρωτόκολλο σειριακής επικοινωνίας. Εικόνα 6.34: PCB layout της πλακέτας σειριακής επικοινωνίας Προγραμματισμός Για την αποστολή των δεδομένων προγραμματίσαμε τα pins της πλακέτας του σχήματος Εικόνα 6.34 ως εξής: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 109

121 Κεφάλαιο 6: Το hardware του calibrated DAC ins p D D D D signal CLK Q n D in (σειριακή εισαγωγή ψηφιακής λέξης) Q p 7 D Latch Πίνακας 6.2: Αντιστοιχία σημάτων με τα pins Στο V CC έχει συνδεθεί η τροφοδοσία των 5V, ενώ στο GND η γείωση. Για να επιτύχουμε την παραπάνω αντιστοίχιση, αρχικοποιήσαμε το ολοκληρωμένο FT232RL σε synchronous bit-bang mode. Σε αυτό το mode λειτουργίας, οι έξοδοι του ολοκληρωμένου είναι πλήρως προγραμματιζόμενες: Πίνακας 6.3: synchronous bit-bang mode pin assignment Κατά το synchronous bit-bang mode το chip πρώτα διαβάζει πρώτα τα pins του data bus και στη συνέχεια στέλνει στην έξοδο το byte προς αποστολή. Με αυτό τον τρόπο συγχρονίζεται η ανάγνωση και αποστολή δεδομένων, αφού δεδομένα αποστέλλονται εφόσον υπάρχει χώρος στη συσκευή για την ανάγνωση δεδομένων από τα pins. Συνεπώς, για να διαβαστεί το byte, το οποίο μόλις εστάλη, πρέπει να σταλεί ένα ακόμα byte. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 110

122 Κεφάλαιο 6: Το hardware του calibrated DAC Εικόνα 6.35: διάγραμμα χρονισμού του bit-bang mode Πίνακας 6.4: επεξήγηση του διαγράμματος χρονισμού Για την αρχικοποίηση της συσκευής χρησιμοποιείται η συνάρτηση Usb_Open(): Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 111

123 Κεφάλαιο 6: Το hardware του calibrated DAC Public Function Usb_Open() As Boolean Dim U_Err As Long Dim U_Num As Long Dim I As Long Dim U_String As String * 256 Usb_Open = False U_Err = FT_GetNumDevices(U_Num, 0, FT_LIST_BY_NUMBER_ONLY) 'how many devices? For I = 0 To U_NumU U_Err = FT_ListDevices(I, U_String, (FT_OPEN_BY_DESCRIPTION Or FT_LIST_BY_INDEX)) If Left$(U_String, 15) = "FT232R USB UART" Then 'Test if it is FT232 U_Err = FT_Open(I, h_usb) Usb_Open = True U_Err = FT_SetBitMode(h_USB, &H0, &H0) 'Reset U_Err = FT_SetBitMode(h_USB, &H8F, &H4) 'set synchronou bit mode(d0-d7: outputs) 'U_Err = FT_SetBaudRate(h_USB, * 16) 'set baude rate U_Err = FT_SetDivisor(h_USB, 1) 'set baude rate Exit Function End If Next I End Function Η συνάρτηση αυτή χρησιμοποιεί τις συναρτήσεις των drivers της FTDI για την αναγνώριση της συσκευής (FT_Open) και τον καθορισμό του mode λειτουργίας (FT_SetBitMode). Με λίγα λόγια, αναγνωρίζει τη συσκευή που συνδέθηκε στη USB θύρα του υπολογιστή και την ετοιμάζει για σύγχρονη αποστολή δεδομένων από τα ports εξόδου D0-D7. Για την εγγραφή των σειριακών δεδομένων στην έξοδο D in, όπως επίσης για την αποστολή του παλμού του ρολογιού CLK και του παλμού συγκράτησης Latch χρησιμοποιήθηκε η συνάρτηση EfstWay, η οποία περιγράφηκε σύντομα παραπάνω και καλεί τη συνάρτηση Byte2Stream, η οποία λαμβάνει έναν ακέραιο και παράγει ένα string από «0» και «1» που αποτελεί τη δυαδική αναπαράσταση του αριθμού. Στη συνέχεια αυτό το string, που πλέον περιέχει όλες τις απαραίτητες πληροφορίες σε ένα μεγάλο bitstream, όπως τα δεδομένα που πρέπει να σταλούν σειριακά μέσω του D in αλλά και τους παλμούς CLK και Latch που οδηγούνται στα pins D1 και D7 αντίστοιχα, γράφεται στο data bus μέσω της FT_Write συνάρτησης των οδηγών της συσκευής. Χάρη στη συνάρτηση EfstWay έχουμε τη δυνατότητα να δημιουργήσουμε ένα αρκετά μεγάλο bitstream ικανό να φορτώσει σειριακά όλα τα σήματα στους 4094 SIPO registers των calibration ladders. Επίσης, με παρόμοιο τρόπο μπορούμε κατά την κανονική λειτουργία του μετατροπέα να αποστέλλουμε το ψηφιακό σήμα προς μετατροπή στον D/A converter. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 112

124 Κεφάλαιο 6: Το hardware του calibrated DAC 'converts a string to a bitstream for shift register 4094 Public Sub EfstWay(ByVal astr As String) Dim TxStr As String Dim tstr As String Dim I As Long Dim x As Long Dim eru As Long tstr = "" If h_usb = 0 Then Exit Sub For I = 1 To Len(aStr) Step 2 x = CLng("&H" & Mid$(aStr, I, 2)) tstr = tstr & Byte2Stream(x) Next 'write the string and the latch pulse tstr = tstr & Chr(pLatch) & Chr(0) Dim btx As Long Dim btxd As Long Dim brx As Long FT_PURGE_RX) eru = FT_Purge(h_USB, FT_PURGE_TX Or btx = Len(tStr) eru = FT_Write(h_USB, tstr, btx, btxd) eru = FT_GetQueueStatus(h_USB, brx) While brx <> btx eru = FT_GetQueueStatus(h_USB, brx) Wend End Sub Εικόνα 6.36: η πλακέτα σειριακής επικοινωνίας με το FT232RL Εικόνα 6.37: η πίσω όψη της πλακέτας σειριακής επικοινωνίας Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 113

125 Κεφάλαιο 6: Το hardware του calibrated DAC 6.4. Η MOTHERBOARD ΤΟΥ ΣΥΣΤΗΜΑΤΟΣ Σε αυτή την ενότητα θα παρουσιαστεί η μητρική κάρτα του συστήματος. Δυστυχώς, εξαιτίας πίεσης χρόνου και του ατυχούς συμβάντος, η υλοποίησή της δεν προχώρησε. Ωστόσο, παρά την έλλειψη ενός συγκεκριμένου PCB layout, θα περιγραφεί μία ευέλικτη σχεδίαση, η οποία δίνει τη δυνατότητα ενός πλήρως λειτουργικού DAC επεκτάσιμου μέχρι και τα 16 bits ανάλυση. Σκοπός του σχεδιασμού είναι η δημιουργία μίας πλακέτας, πάνω στην οποία θα συνδέονται όλες οι κάρτες των calibration ladders που αναλύθηκαν προηγουμένως. Αυτό για να είναι εφικτό, πρέπει να υπάρχουν κατάλληλες θύρες για κάθε τέτοιο κύκλωμα, καθώς επίσης και η δυνατότητα παράκαμψης κάποιων bits, αν, για παράδειγμα, ο χρήστης επιθυμεί να συνδέσει μόνο 8 calibration ladders, ώστε να υλοποιήσει ένα γραμμικό D/A converter των 8 bits. Με αυτή τη λογική εισήχθησαν jumpers με 3 pins σε κάθε θύρα (P17-P31), τα οποία προσφέρουν την εξής λειτουργικότητα: Αν βραχυκυκλωθούν τα δύο πρώτα pins (αριστερό και μεσαίο), τότε το ρεύμα εξόδου του ενός calibration ladder οδηγείται στον επόμενο, συνεπώς συνδέονται σε σειρά (cascade συνδεσμολογία) σχηματίζοντας έναν R-2R-based MOSFET-only calibrated DAC. Αν βραχυκυκλωθεί το μεσαίο με το δεξί pin, τότε ο ladder τερματίζεται, αφού το ρεύμα διοχετεύεται μέσω του PMOS Q7 πίσω στη V ref. Όπως είδαμε στο κεφάλαιο 5 (σχήμα 5.9) περί ευαισθησίας, οι τερματικοί κόμβοι εξόδου του DAC Ι op και Ι on πρέπει να βρίσκονται υπό την ίδια τάση V ref. Οι πληροφορίες για την offset calibration διαδικασία περνούν σειριακά μέσω του pin εισόδου D in, ενώ η λέξη εισόδου προς μετατροπή εισάγεται μέσω ενός bus (Q P1 -Q P16 ) και του συμπληρωματικού του (Q n1 -Q n16 ). Με τη χρήση δύο τελεστικών ενισχυτών (ολοκληρωμένο TL082 ) μετατρέπεται το ρεύμα σε αναλογική τάση. Τέλος αξίζει να επισημάνουμε ότι η πλακέτα έχει διπλή έξοδο: V op / V on για αναλογικό σήμα τάσης. Αν χρησιμοποιούμε το bus (Q P1 -Q P16 ) για την ψηφιακή λέξη προς μετατροπή, τότε παίρνουμε έξοδο στην V op. Η προτεινόμενη σχεδίαση φαίνεται στη συνέχεια: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 114

126 Εικόνα 6.38: Το σχεδιάγραμμα της motherboard

127 Κεφάλαιο 6: Το hardware του calibrated DAC Η πλακέτα δέχεται 3 τροφοδοσίες: V5V των 5V VCC+ των 12V VCC- των -12V Επιπλέον περιέχει δύο κυκλώματα πόλωσης (V ref και V bias ) καθώς και ένα σύστημα μετατροπής του ρεύματος σε αναλογική τάση εξόδου Κύκλωμα πόλωσης Vbias Το κύκλωμα αυτό φαίνεται στο παρακάτω σχήμα: Εικόνα 6.39: κύκλωμα πόλωσης Vbias Όπως φαίνεται από το σχήμαεικόνα 6.39, το κύκλωμα αποτελείται από ένα ποτενσιόμετρο (μεταβλητή αντίσταση) και έναν πυκνωτή των 10nF. Το κύκλωμα αυτό μας επιτρέπει να ρυθμίζουμε την τάση πόλωσης V bias του υποσυστήματος TERMO κάθε calibration ladder πλακέτας που συνδέεται στη μητρική. Ο πυκνωτής βοηθά στη σταθεροποίηση της τροφοδοσίας αφαιρώντας τυχόν ac συνιστώσες Κύκλωμα πόλωσης Vref Το συγκεκριμένο κύκλωμα ρυθμίζει την τάση V ref του υποσυστήματος TERMO κάθε calibration ladder πλακέτας. Επειδή χρειάζεται χαμηλή αντίσταση εξόδου, χρησιμοποιήθηκε ένα PNP σε συνδεσμολογία κοινού συλλέκτη (CC), όπως φαίνεται στο σχήμα: Εικόνα 6.40: κύκλωμα πόλωσης Vref Ρυθμίζοντας την R3, ελέγχουμε την τάση εξόδου V ref. Tο κύκλωμα λειτουργεί ως buffer τάσης με gain=1 και χαμηλή αντίσταση εξόδου R out. Οι bypass πυκνωτές βοηθούν στη σταθεροποίηση της τάσης για τη σωστή πόλωση του κυκλώματος. Κατά το σχεδιασμό πραγματοποιηθήκαν κάποιες εξομοιώσεις που αποδεικνύουν ότι το συγκεκριμένο κύκλωμα μπορεί να προσφέρει ευρύ φάσμα τάσεων από 0 έως 5V: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 116

128 Κεφάλαιο 6: Το hardware του calibrated DAC Εικόνα 6.41: αποτελέσματα εξομοίωσης του κυκλώματος για τη Vref Η εξομοίωση έγινε για διαφορετικές θέσεις του ποτενσιόμετρου R3. Από τις καμπύλες της Εικόνα 6.41, συμπεραίνουμε ότι το συγκεκριμένο κύκλωμα δύναται να παράγει τάσεις κάτω από το 1V μέχρι τα 5V Κύκλωμα μετατροπής ρεύματος σε τάση Επειδή συνήθως η επιθυμητή έξοδος ενός μετατροπέα D/A είναι τάση, έπρεπε το ρεύμα του ρυθμιζόμενου ladder να μετατραπεί σε τάση. Για το σκοπό αυτό χρησιμοποιήθηκαν δύο τελεστικοί ενισχυτές TL082 της εταιρίας Texas Instruments στην παρακάτω συνδεσμολογία (περισσότερες πληροφορίες σχετικά με τους συγκεκριμένους ενισχυτές περιλαμβάνονται στο παράρτημα): Εικόνα 6.42: Η τοπολογία των τελεστικών ενισχυτών Εικόνα 6.43: Το ολοκληρωμένο TL082 της TI Κάθε ενισχυτής είναι συνδεδεμένος σε αναστρέφουσα συνδεσμολογία και τροφοδοτείται με +12/-12V. Το ρεύμα I on / I op περνά από την αντίσταση R f, με αποτέλεσμα την εμφάνιση τάσης στην έξοδο. Η πολικότητα της τάσης είναι θετική, επειδή τα PMOS των calibration ladders «ρουφούν» ρεύμα από την τροφοδοσία. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 117

129 Κεφάλαιο 6: Το hardware του calibrated DAC Τέλος, ο θετικός ακροδέκτης του ενισχυτή συνδέεται στα 5V. Εξαιτίας του εικονικού βραχυκυκλώματος (virtual ground) η τάση αυτή θα εμφανιστεί στον κόμβο που εισάγεται το ρεύμα, με αποτέλεσμα και οι δύο κόμβοι I on / I op να βρίσκονται υπό το ίδιο δυναμικό. Αυτό είναι σημαντικό για τη σωστή λειτουργία του συστήματος, ώστε ο ladder να «βλέπει» τα MOSFETs συνδεδεμένα παράλληλα και σε σειρά όπως συμβαίνει σε μία R-2R τοπολογία. Η dc-sweep εξομοίωση για το ρεύμα εισόδου στο συγκεκριμένο κύκλωμα έδωσε τα εξής αποτελέσματα: Εικόνα 6.44: αποτελέσματα εξομοίωσης του κυκλώματος μετατροπής ρεύματος σε τάση Εικόνα 6.45: ο μετατροπέας προς εξομοίωση Από την Εικόνα 6.45 παρατηρούμε ότι για ένα εύρος ρευμάτων από 100μA- 39mA περίπου, η τάση εξόδου κινείται σχεδόν γραμμικά από τα 5V ως τα 6,97V. Έχουμε δηλαδή ένα voltage swing της τάξεως των 2V. Για να βελτιωθεί η γραμμική εξάρτηση της τάσης από το ρεύμα εισόδου, αρκεί να μειωθεί η τιμή της R1 με ανάλογο φυσικά κόστος στο εύρος της τάσης εξόδου, το οποίο περιορίζεται σημαντικά ΠΕΙΡΑΜΑΤΙΚΗ ΔΙΑΤΑΞΗ Για την εξακρίβωση της σωστής λειτουργίας του ladder που είναι υπεύθυνος για τη ρύθμιση του ρεύματος εξόδου κάθε bit του μετατροπέα, πραγματοποιηθήκαν κάποιες μετρήσεις πάνω στο hardware που υλοποιήθηκε. Συγκεκριμένα η πλακέτα calibration ladder, η οποία αποτελεί από μόνη της έναν ολοκληρωμένο MOSFETonly R-2R-based current DAC, υποβλήθηκε σε ένα τεστ μετρήσεων μέσω κατάλληλου λογισμικού Περιγραφή Η πειραματική διάταξη είναι αρκετά απλή και παρουσιάζεται στο παρακάτω σχήμα: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 118

130 Κεφάλαιο 6: Το hardware του calibrated DAC Εικόνα 6.46: η πειραματική διάταξη Το πείραμα στήθηκε ως εξής: Η πλακέτα calibration ladder κάθισε πάνω σε ένα breadboard, στο οποίο στέλνονταν τα σήματα CLK, D in και Latch μέσω της πλακέτας σειριακής επικοινωνίας με το ολοκληρωμένο FT232RL. Oι τάσεις V ref και V bias ρυθμίζονται από κυκλώματα με τα trimmers που υπάρχουν πάνω στο breadboard, τα οποία είναι πανομοιότυπα με αυτά που αναλύθηκαν παραπάνω. Όλο το σύστημα τροφοδοτείται με 5V από ένα dc-supply. Το ρεύμα εισόδου Ι REF καθοριζόταν από μία αντίσταση η οποία παρεμβαλλόταν μεταξύ τροφοδοσίας και της εισόδου I in της πλακέτας. H επιλογή της κατάλληλης εξόδου ρεύματος έγινε μέσω καλωδίων (hard-wired), δηλαδή μετρούσαμε το ρεύμα εξόδου I op, αφού προηγουμένως είχαμε συνδέσει το Q p στα 5V(λογικό 0) και το Q n στη γη (λογικό 0). Επιπλέον, η έξοδος I on συνδέθηκε στην τροφοδοσία, για τη σωστή κατανομή της τάσης πάνω στα FET U9 και U10 (βλ. Εικόνα 6.15) του υποσυστήματος ΤERMO. Οι μετρήσεις γίνονταν μέσω του ψηφιακού πολύμετρου ακριβείας 34401Α της εταιρίας Agilent, το οποίο έστελνε τα αποτελέσματα των μετρήσεων μέσω GPIB καλωδίου πίσω στον υπολογιστή 4. Έχοντας, λοιπόν, πραγματοποιήσει τις παραπάνω ενέργειες, μπορούσαμε μέσω του λογισμικού να στέλνουμε συγκεκριμένες ψηφιακές λέξεις εισόδου (input words) και να μετράμε το ρεύμα εξόδου της πλακέτας. 4 περισσότερες πληροφορίες σχετικά με το πολύμετρο παρέχονται στο παράρτημα Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 119

131 Κεφάλαιο 6: Το hardware του calibrated DAC Εικόνα 6.47: η συνδεσμολογία της πειραματικής διάταξης Εικόνα 6.48: λεπτομέρεια της πειραματικής διάταξης Λογισμικό μετρήσεων Για τη διενέργεια των μετρήσεων χρησιμοποιήθηκε ειδικό λογισμικό (software), το οποίο γράφηκε σε Visual Basic 6 5. Γενικά το software περιλαμβάνει ένα πλήθος από τεστ για την επαλήθευση της σωστής λειτουργίας του Calibration Ladder, αλλά μπορεί να χρησιμοποιηθεί και για τον έλεγχο όλου του calibrated DAC. Το παράθυρο του προγράμματος έχει τρεις καρτέλες: Η πρώτη αφορά την επικοινωνία του υπολογιστή με την πλακέτα σειριακής επικοινωνίας και παρέχει πέρα από τη δυνατότητα αποστολής των input words που επιλέγει ο χρήστης και μία οθόνη για τη γραφική απεικόνιση των αποτελεσμάτων. Η δεύτερη καρτέλα περιέχει έναν πίνακα που καταγράφει τις μετρήσεις ενός ειδικού τεστ. Η τρίτη και τελευταία καρτέλα αφορά τις ρυθμίσεις της ακρίβειας μέτρησης του 34401Α. 5 Ο πλήρης κώδικας του προγράμματος περιλαμβάνεται στο παράρτημα. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 120

132 Κεφάλαιο 6: Το hardware του calibrated DAC Εικόνα 6.49: η 3η καρτέλα του προγράμματος (Preferences) Στο σχήμα Εικόνα 6.49 απεικονίζεται το τρίτο tab του προγράμματος που περιέχει τις ρυθμίσεις για το πολύμετρο 34401Α. Το συγκεκριμένο όργανο φτάνει ακρίβεια 6,5 δεκαδικών ψηφίων (ως μισό ψηφίο εννοείται το MSB που απεικονίζεται στην lcd οθόνη του οργάνου, το οποίο μπορεί να είναι μόνο «0» ή «1»). Το λογισμικό προσφέρει δύο κατηγορίες ρυθμίσεων: ακρίβεια (accuracy) δηλαδή πόσα ψηφία θα είναι το αποτέλεσμα της μέτρησης και εύρος (range) δηλαδή αν το όργανο θα μετρά σε A, ma, κτλ. Υπάρχει βέβαια και η επιλογή του autorange, όπου το όργανο επιλέγει αυτόματα το κατάλληλο εύρος, γεγονός όμως που καθιστά τη μέτρηση πιο αργή. Επίσης, όσο αυξάνεται η ακρίβεια της μέτρησης, τόσο περισσότερο χρόνο χρειάζεται για να ολοκληρωθεί μία μέτρηση. Αφού έχουν γίνει οι επιθυμητές επιλογές, με το πάτημα του κουμπιού Configure οι ρυθμίσεις στέλνονται στο πολύμετρο. Ο κώδικας για την αρχικοποίηση της συσκευής και το κουμπί Configure φαίνεται παρακάτω: Public Sub initialize(byval range As Double, ByVal resolution As Double) 'configure multimeter for DC current measurement dmm.initialize "GPIB::22::INSTR", False, False, "" 'simulation mode for Agilent 34401A 'dmm.initialize "GPIB::22::INSTR", False, True, "Simulate=1" dmm.function = Agilent34401FunctionDCCurrent 'dmm.function = Agilent34401FunctionDCVolts 'set range 1.5A and 1E-5 resolution dmm.dccurrent.configure range, resolution 'set delay 0.01sec 'dmm.trigger.delay = 0.01 Private Sub btnconfigure_click() 'check for autorange option If optauto.value = True Then dmm.dccurrent.autorange = True Else dmm.dccurrent.configure range, resolution End If End Sub Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 121

133 Κεφάλαιο 6: Το hardware του calibrated DAC Εικόνα 6.50: η 2η καρτέλα του λογισμικού (Table) Στην Εικόνα 6.50 φαίνεται η δεύτερη καρτέλα, η οποία περιλαμβάνει έναν πίνακα 16x16. Σε κάθε ένα κελί του πίνακα καταχωρείται το ρεύμα το οποίο αντιστοιχεί στην ενεργοποίηση του συνδυασμού των bits που αποτελούν τις συντεταγμένες του συγκεκριμένου κελιού. Με πιο απλά λόγια, το κελί C 3,2 βρίσκεται στην τρίτη γραμμή και δεύτερη στήλη δείχνει το ρεύμα εξόδου του ladder όταν είναι ενεργοποιημένα μόνο το 3ο και το 2ο bit της ψηφιακής λέξης εισόδου. Η κύρια διαγώνιος, η οποία επισημαίνεται με κίτρινο χρώμα, δείχνει το ρεύμα συνεισφοράς κάθε bit ξεχωριστά. Το τεστ αυτό αποδεικνύεται ιδιαίτερα χρήσιμο στον εντοπισμό των bits που παρουσιάζουν κάποιο σφάλμα, επειδή θα φανεί αμέσως μία σημαντική διαφορά στη μονοτονικότητα του ρεύματος. Για παράδειγμα, κατά τον έλεγχο της πρώτης πλακέτας το 5ο bit δεν είχε κολληθεί σωστά, με αποτέλεσμα το ρεύμα εξόδου, όταν αυτό το bit ήταν ενεργοποιημένο, να παρουσιάζει μικρότερη τιμή από αυτή του bit 4 ή 3. Για να τρέξει το τεστ, αρκεί ο χρήστης να πατήσει το κουμπί Calculate και ο πίνακας γεμίζει με τις αντίστοιχες μετρήσεις. Παράλληλα δημιουργείται και ένα αρχείο στο δίσκο με τις ληφθείσες μετρήσεις σε μορφή csv (comma separated value) για περαιτέρω επεξεργασία. O κώδικας δίνεται παρακάτω: Private Sub btncalculate_click() 'enables each bit according to table and presents the current Dim str As String Dim value As Double 'fill fixed cells For I = 1 To 16 Grid.TextMatrix(0, I) = I Grid.TextMatrix(I, 0) = I Next I = 0 'fill table For I = 1 To 16 For J = 1 To 16 If I = J Then str = Right$("0000" & Hex$(2 ^ (I - 1)), 4) EfstWay str Grid.Col = I Grid.Row = J Grid.CellBackColor = vbyellow value = Measure * DoEvents Grid.TextMatrix(I, I) = value Else str = Right$("0000" & Hex$(2 ^ (J - 1) + I), 4) EfstWay str value = Measure * DoEvents Grid.TextMatrix(I, J) = value Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 122

134 Κεφάλαιο 6: Το hardware του calibrated DAC EfstWay str value = Measure * DoEvents Grid.TextMatrix(I, J) = value End If Next Next 'write to file I = 0 J = 0 Open "table100ohm_high.csv" For Output As #2 For I = 1 To 16 Print #2, Grid.TextMatrix(I, 1) & ";" & Grid.TextMatrix(I, 2) & ";" & Grid.TextMatrix(I, 3) & ";" & Grid.TextMatrix(I, 4) & ";" & _ Grid.TextMatrix(I, 5) & ";" & Grid.TextMatrix(I, 6) & ";" & Grid.TextMatrix(I, 7) & ";" & Grid.TextMatrix(I, 8) & ";" & _ Grid.TextMatrix(I, 9) & ";" & Grid.TextMatrix(I, 10) & ";" & Grid.TextMatrix(I, 11) & ";" & Grid.TextMatrix(I, 12) & ";" & _ Grid.TextMatrix(I, 13) & ";" & Grid.TextMatrix(I, 14) & ";" & Grid.TextMatrix(I, 15) & ";" & Grid.TextMatrix(I, 16) & ";" Next Close #2 End Sub Εικόνα 6.51: η 1η καρτέλα του software (Calibration) Η καρτέλα Calibration είναι η σημαντικότερη καρτέλα του προγράμματος, καθώς περιλαμβάνει πολύ σημαντικές λειτουργίες. Αρχικά με το κουμπί Connect συνδεόμαστε με την πλακέτα επικοινωνίας. Μόλις η ετικέτα του κουμπιού αλλάξει σε Connected σημαίνει ότι έχουμε συνδεθεί επιτυχώς με το FT232RL και μπορούμε να στείλουμε τις επιθυμητές input words. Αν ξαναπατηθεί το συγκεκριμένο κουμπί, τότε τερματίζεται η σύνδεση με το περιφερειακό. Ο κώδικας που περιγράφει την προαναφερθείσα συμπεριφορά είναι: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 123

135 Κεφάλαιο 6: Το hardware του calibrated DAC Private Sub btnconnect_click() Select Case btnconnect.caption Case "Connect" If Usb_Open = True Then btnconnect.caption = "Connected": btnconnect.fontbold = True Case "Connected" FT_Close (h_usb) h_usb = 0 btnconnect.caption = "Connect": btnconnect.fontbold = False End Select End Sub Τα κουμπιά 0000 και FFFF στέλνουν τη μικρότερη δυνατή και τη μέγιστη αντίστοιχα ψηφιακή λέξη. Οποιαδήποτε δεκαεξαδική τιμή εισαχθεί στο πλαίσιο κειμένου (text box) μεταξύ των δύο αυτών κουμπιών, αυτομάτως στέλνεται στο ολοκληρωμένο της FTDI. Με το πάτημα του DC Current αναγράφεται η μέτρηση στο κοντινό text box. Το κουμπί Sine test παράγει ένα ημίτονο στην οθόνη, ώστε να αποκτήσει ο χρήστης μία πρώτη αίσθηση του τρόπου απεικόνισης, αλλά και να εξοικειωθεί με τις δυνατότητες για zoom-in και zoom-out των αντίστοιχων πλήκτρων. Αν μάλιστα επιθυμεί να επιστρέψει στην αρχική εστίαση, αρκεί να πατήσει το Zoom All. Το λογισμικό παρέχει ακόμη τη δυνατότητα συγκεκριμένης εστίασης: Αν ο χρήστης επιθυμεί να κάνει zoom σε μία συγκεκριμένη περιοχή της γραφικής παράστασης, τότε κρατώντας πατημένο το αριστερό πλήκτρο του ποντικιού του σέρνει το δείκτη μέχρι το επιθυμητό σημείο της οθόνης. Μόλις απελευθερώσει το πλήκτρο, το παράθυρο εστιάζει στην περιοχή που ορίστηκε από το πρώτο κλικ μέχρι το σημείο απελευθέρωσης του ποντικιού. Τέλος κρατώντας πατημένο το δεξί πλήκτρο του ποντικιού, μπορεί κανείς να μετακινηθεί ελεύθερα στην οθόνη (δυνατότητα panning). Εικόνα 6.52: το αποτέλεσμα του Sine test button Το κουμπί Transfer Curve επιτελεί μία πολύ σημαντική λειτουργία: Σαρώνει μία περιοχή τιμών από το 0 μέχρι το 65536=2 16 με κάποιο default βήμα και απεικονίζει τα αποτελέσματα των μετρήσεων στην οθόνη. Με αυτό τον τρόπο είναι εύκολο να εκτιμήσουμε τη γραμμικότητα του μετατροπέα σήματος, αφού αν αυτή είναι αρκετά καλή θα τείνει σε μία ευθεία. Αν επιλεγεί το check box tuning, τότε με το πάτημα του κουμπιού Transfer Curve απεικονίζονται οι μετρήσεις των ρευμάτων που αντιστοιχούν στις λέξεις εισόδου με εύρος που καθορίζεται από τα text boxes From και To με το βήμα που αναγράφεται στο πλαίσιο Step. Παράλληλα τυπώνει στην οθόνη με κίτρινο χρώμα την καμπύλη που προκύπτει από την Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 124

136 Κεφάλαιο 6: Το hardware του calibrated DAC παρεμβολή (interpolation) της συνεισφοράς κάθε bit του DAC. Για να γίνει πιο κατανοητό το συγκεκριμένο σημείο, θα περιγραφεί σύντομα ο τρόπος εκτύπωσης της κίτρινης καμπύλης. Στην αρχή παίρνουμε μετρήσεις που αντιστοιχούν στη συνεισφορά κάθε bit χωριστά, δηλαδή για την τιμή 1 (LSB είναι ON) μετριέται το ρεύμα εξόδου και το αποθηκεύεται σε έναν πίνακα. Το ίδιο και για την τιμή 2 (LSB-1 είναι ON), την τιμή 4,8 κ.ο.κ. Στη συνέχεια, το πρόγραμμα εκτυπώνει στην οθόνη το άθροισμα των συνεισφορών των bits που είναι ενεργοποιημένα στην τρέχουσα ψηφιακή λέξη εισόδου. Για παράδειγμα, αν στείλουμε τη λέξη 5=101, τότε το πρόγραμμα για το συγκεκριμένο κωδικό θα προσθέσει τα ρεύματα που αντιστοιχούν στο πρώτο από δεξιά (LSB) και στο τρίτο bit σύμφωνα με τον πίνακα που αποθήκευσε προηγουμένως. Στο τέλος της διαδικασίας, αποθηκεύεται στο δίσκο ένα αρχείο σε μορφή csv με τα αποτελέσματα των μετρήσεων. Το κουμπί Loop εκτελεί τη λειτουργία του Transfer Curve συνέχεια χωρίς να εκτυπώνει κάτι στην οθόνη και εισήχθη κυρίως για την εύκολη παρακολούθηση της εναλλαγής της στάθμης των τάσεων με τον παλμογράφο Αποτελέσματα μετρήσεων Για τη διερεύνηση της γραμμικότητας της πλακέτας του Calibration Ladder ρυθμίσαμε κατάλληλα τη Vref και τη Vbias, ώστε για μία αντίσταση εισόδου των 100Ω να έχουμε μία σχετικά καλή γραμμική απόκριση του ρεύματος κατά τη γρήγορη σάρωση με το κουμπί Transfer Curve. Στη συνέχεια, επιλέξαμε περιοχή σάρωσης από το , δηλαδή όλους τους πιθανούς συνδυασμούς του ladder των 16 bits με τη μέγιστη δυνατή ακρίβεια του πολύμετρου. Η διαδικασία των μετρήσεων στην ακρίβεια αυτή απαιτούσε περίπου 10 ώρες για να ολοκληρωθεί. Τα αποτελέσματα φαίνονται στο παρακάτω γράφημα: 2,50E-02 2,00E-02 1,50E-02 Measured 1,00E-02 Interpolated 5,00E-03 0,00E Εικόνα 6.53: Αποτελέσματα μετρήσεων του hardware. Ο Υ-άξονας είναι το ρεύμα εξόδου σε Α, ενώ ο Χ-άξονας αναπαριστά τις λέξεις εισόδου από ,50E-02 4,00E-02 3,50E-02 3,00E-02 2,50E-02 Measured 2,00E-02 1,50E-02 Interpolated 1,00E-02 5,00E-03 0,00E Εικόνα 6.54: Αποτελέσματα μετρήσεων του hardware. Ο Υ-άξονας είναι το ρεύμα εξόδου σε Α, ενώ ο Χ-άξονας αναπαριστά τις λέξεις εισόδου από Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 125

137 Κεφάλαιο 6: Το hardware του calibrated DAC Από τις εικόνεςεικόνα 6.53 καιεικόνα 6.54, παρατηρούμε ότι ο DAC που υλοποιεί o Calibration Ladder, λειτουργεί σχεδόν γραμμικά, γεγονός που επιβεβαιώνει τη θεωρία που αναπτύχθηκε. Η μπλε γραμμή αναπαριστά τα αποτελέσματα της διαδικασίας μέτρησης με το 34401Α της Agilent. Η κόκκινη γραμμή προκύπτει από την παρεμβολή των ρευμάτων που μετρήθηκαν για κάθε bit χωριστά και αποτελεί την ανακατασκευή του ρεύματος εξόδου για το συγκεκριμένο ψηφιακό κώδικα εισόδου (digital input code) του μετατροπέα, ακολουθώντας τη λογική που παρουσιάστηκε στην παράγραφο με την περιγραφή της λειτουργίας του κουμπιού Transfer Curve. Είναι αξιοσημείωτο ότι στις περιοχές και οι δύο καμπύλες σχεδόν συμπίπτουν, γεγονός που σημαίνει ότι το σύστημα πετυχαίνει ικανοποιητική ακρίβεια μετατροπής. Tο εύρος των ρευμάτων που μετρήθηκε ήταν από 0,547μΑ ως 35,9mA. Ύστερα από ανάλυση των δεδομένων της διαδικασίας μετρήσεων στο πρόγραμμα Microsoft Excel καταλήξαμε στα εξής αποτελέσματα για το πείραμα με την αντίσταση των 100Ω: Ι LSB = 0,547μΑ DNL = 8548LSB (4,672mA) INL = 9405 LSB (5,14mA) Δυστυχώς, τόσο το σφάλμα γραμμικότητας INL όσο και το διαφορικό DNL είναι κατά πολύ μεγαλύτερα του 0,5LSB. Το γεγονός αυτό οφείλεται κυρίως σε κατασκευαστικά σφάλματα, όπως κακές κολλήσεις (όλα τα SMDs κολλήθηκαν με το χέρι, οπότε ο ανθρώπινος παράγοντας παίζει σημαντικό ρόλο) αλλά και στο γεγονός ότι πρόκειται για έναν αρρύθμιστο DAC. Το σημαντικό συμπέρασμα είναι ότι το κύκλωμα επιδεικνύει γραμμικότητα, επομένως συνδυάζοντας πολλές τέτοιες πλακέτες πάνω στη μητρική και ρυθμίζοντας κατάλληλα κάθε μία, αναμένεται σημαντική βελτίωση του INL και DNL σφάλματος. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 126

138 Κεφάλαιο 7: Μία πρωτοποριακή μέθοδος ρύθμισης του προτεινόμενου DAC - Συμπεράσματα 7.1. ΕΙΣΑΓΩΓΗ Στο παρόν κεφάλαιο θα αναλυθεί μία πρωτότυπη μέθοδος για τη γρήγορη ρύθμιση του προτεινόμενου μετατροπέα σήματος. Ο αλγόριθμος για το calibration που παρουσιάστηκε, απαιτούσε την εύρεση των κατάλληλων ψηφιακών λέξεων ρύθμισης (calibration words) για κάθε bit του DAC, οι οποίες θα οδηγούσαν στο ελάχιστο σφάλμα μεταξύ των normalized ρευμάτων. Η διαδικασία αυτή προϋποθέτει τη δοκιμή πολλών διαφορετικών συνδυασμών, τη μέτρηση των κανονικοποιημένων ρευμάτων εξόδου κάθε κλάδου ως προς το MSB και τον υπολογισμό του σχετικού σφάλματος κάθε φορά. Παρόλο που στα πλαίσια μίας εξομοίωσης, ο παραπάνω αλγόριθμος είναι αποδεκτός, στην πραγματικότητα η παραπάνω διαδικασία αποβαίνει εξαιρετικά χρονοβόρα. Για αυτό το λόγο κατασκευάστηκε στο εργαστήριο πλακέτα, η οποία προσφέρει τη δυνατότητα ρύθμισης του calibrated DAC μέσω hardware επιταχύνοντας σημαντικά τη διαδικασία offline ρύθμισης. Η συγκεκριμένη πλακέτα βασίζεται σε έναν ειδικό συγκριτή φάσης (phase detector) ονόματι DIPA ( Dual Input Phase Accumulator), ο οποίος παρουσιάζει κάποιες ιδιαίτερες ιδιότητες που βοηθούν στη γρήγορη ανίχνευση οποιουδήποτε mismatch μεταξύ των bits ενός D/A converter DIPA (DUAL INPUT PHASE ACCUMULATOR) Θεωρία λειτουργίας Το κύκλωμα του DIPA είναι ένας καινοτόμος συγκριτής φάσης για την κατασκευή PLL συνθετών συχνότητας (PLL-based frequency synthesizers). Σε αντίθεση με τους συμβατικούς phase detectors, όπου οι συχνότητες εισόδου πρέπει να υποβιβαστούν στη συχνότητα F step του συγκριτή, ο DIPA δέχεται δύο διαφορετικές υψηλές συχνότητες ως εισόδους [14]. Στη συνέχεια αφού δειγματοληπτήσει τις δύο φάσεις, τις κανονικοποιεί και παράγει στην έξοδό του ένα σήμα, του οποίου η dc συνιστώσα είναι ανάλογη της διαφοράς φάσης των δύο κανονικοποιημένων συχνοτήτων. Το πλεονέκτημά του είναι ότι η συχνότητα λειτουργίας του εξαρτάται από τη χαμηλότερη συχνότητα εισόδου, η ανάλυσή του εξαρτάται αποκλειστικά από τα bits των καταχωρητών του, ενώ η δυναμική περιοχή που καλύπτει ξεπερνά τα +- 2π. Έστω ότι εισάγονται οι συχνότητες F ref (υψηλή συχνότητα) και F out (χαμηλή συχνότητα). Ο DIPA δειγματοληπτεί τη φάση της κάθε συχνότητας σε κάθε περίοδο της F ref και F out αντίστοιχα. Επειδή οι δύο συχνότητες είναι διαφορετικές μεταξύ τους χρησιμοποιεί τον εξής αλγόριθμο κανονικοποίησης: Σε κάθε παλμό της F ref ο αθροιστής (accumulator) προσθέτει έναν αριθμό Ν out ανάλογο της συχνότητας F out, ενώ σε κάθε παλμό της F out αφαιρεί έναν αριθμό Ν ref ανάλογο της συχνότητας F ref, έτσι ώστε: F N F N (7.1) out ref ref out Σύμφωνα με αυτή την τεχνική κανονικοποίησης, η δειγματοληπτημένη φάση είναι μία κυματομορφή που θυμίζει σκάλα με πλάτος σκαλοπατιού την εκάστοτε συχνότητα και ύψος σκαλοπατιού τον αντίστοιχο αριθμό Ν ref ή Ν out :

139 Κεφάλαιο 7: Μία πρωτοποριακή μέθοδος ρύθμισης - Συμπεράσματα Εικόνα 7.1: διάγραμμα φάσης-χρόνου (Fref=7 Fout=5) Η Εικόνα 7.1 δείχνει τη μορφή των δύο φάσεων καθώς και την έξοδο του συστήματος. Κάθε φάση μπορεί να χωριστεί σε δύο ξεχωριστές κυματομορφές: μία ράμπα ανάλογη της κανονικοποιημένης φάσης κάθε συχνότητας και μία πριονωτή κυματομορφή (spur) που αντιστοιχεί στο θόρυβο δειγματοληψίας (sampling noise). Έτσι για τη συχνότητα F ref η κλίση της ράμπας είναι F ref N out και η πριονωτή συνιστώσα της έχει πλάτος ανάλογο του N out και συχνότητα F ref. Αντίστοιχα για τη F out η κλίση της ράμπας είναι F out N ref και η πριονωτή συνιστώσα της έχει πλάτος ανάλογο του N ref με συχνότητα F out. Όταν ο βρόχος «κλειδώσει», από τη διαφορά των δύο ραμπών προκύπτει ένας σταθερός αριθμός ανάλογος της διαφοράς φάσης των δύο κανονικοποιημένων εισόδων, που αποτελεί τη dc συνιστώσα της εξόδου του DIPA, ενώ από τη διαφορά των πριονωτών κυματομορφών τους παράγεται η ιδιότυπη παλμοσειρά που φαίνεται στο σχήμα Εικόνα Χρήσιμες ιδιότητες του DIPA Αποδεικνύεται [14] ότι όταν το ψηφιακό σήμα εξόδου του DIPA μετατραπεί μέσα από έναν ιδανικό DAC σε αναλογικό, το φασματικό περιεχόμενο βρίσκεται σε αρμονικές των δύο συχνοτήτων εισόδου, έστω F 1 και F 2, δηλαδή σε αρκετά υψηλές συχνότητες. Ωστόσο όταν χρησιμοποιηθεί ένας πραγματικός μετατροπέας, εξαιτίας της μη γραμμικότητάς του, εμφανίζονται αρμονικές της απόλυτης διαφοράς των δύο συχνοτήτων εισόδου F1 F2, οι οποίες είναι εν γένει χαμηλές συχνότητες [13]. Το ενδιαφέρον των συγκεκριμένων αρμονικών έγκειται στο γεγονός ότι το πλάτος τους είναι ανάλογο του σχετικού mismatch μεταξύ του συγκεκριμένου bit, στο οποίο αντιστοιχεί η αρμονική, και του MSB. Για παράδειγμα, το πλάτος της k αρμονικής, δηλώνει το σφάλμα μεταξύ των κανονικοποιημένων ρευμάτων μεταξύ του MSB και του MSB-k. Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 128

140 Κεφάλαιο 7: Μία πρωτοποριακή μέθοδος ρύθμισης - Συμπεράσματα Εικόνα 7.2: Οι έξοδοι του DIPA για εισόδους F1=7 και F2=8 Από την Εικόνα 7.1 παρατηρούμε ότι στην κατιούσα παρυφή της F 2 η αναλογική έξοδος αυξάνεται κατά 7, ενώ κατά την κατιούσα παρυφή της F 1 μειώνεται κατά 8, έτσι ώστε η dc συνιστώσα του σήματος να είναι ένας σταθερός αριθμός ανάλογος της κανονικοποιημένης φάσης F2 7 F1 8. Το MSB παρακολουθεί τη διαφορά φάσης των δύο συχνοτήτων, ενώ τα υπόλοιπα bits παράγουν τετραγωνικούς παλμούς με συχνότητες ίδιες με τις αρμονικές της F1 F2. Τα bits αυτά δημιουργούν μία αρνητική πριονωτή κυματομορφή, με σκοπό να εξαλείψουν την επίδραση του MSB. Συνεπώς, οποιαδήποτε μη γραμμικότητα του DAC θα προκαλέσει την εμφάνιση spurs σε χαμηλές συχνότητες DIPA FPGA SYSTEM Η εμφάνιση των spurs σε συχνότητες που αντιστοιχούν στις αρμονικές της F F, μας οδήγησε στην ιδέα σχεδιασμού ενός hardware ικανού να βελτιώσει τη 1 2 γραμμικότητα του calibrated DAC. Εφόσον το πλάτος κάθε αρμονικής δηλώνει το σχετικό σφάλμα μεταξύ της ιδανικής και πραγματικής εξόδου για το συγκεκριμένο bit του μετατροπέα, μπορούμε να το μειώσουμε εισάγοντας την κατάλληλη ψηφιακή λέξη ρύθμισης στον calibration ladder. Με αυτό τον τρόπο το normalized ρεύμα του bit αυτού θα προσεγγίζει με ικανοποιητική ακρίβεια το ρεύμα εξόδου του MSB. Η αρχιτεκτονική του συγκεκριμένου συστήματος έχει ως εξής: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 129

141 Κεφάλαιο 7: Μία πρωτοποριακή μέθοδος ρύθμισης - Συμπεράσματα DIPA FPGA System PC FT232RL UART DC supply motherboard Agilent Multimeter I REF Calibration ladder x16 Spectrum Analyzer Εικόνα 7.3: Ο μετατροπέας σήματος με το σύστημα DIPA FPGA Το σύστημα με το FPGA (Field Programmable Gate Array) έρχεται να συμπληρώσει την αρχική σχεδίαση. Συγκεκριμένα επιτελεί δύο ξεχωριστές λειτουργίες. Κατά την κανονική λειτουργία του A/D converter, δίνει τις ψηφιακές λέξεις εισόδου προς μετατροπή μέσω του 16-bit bus, που μπορεί εύκολα να υλοποιηθεί χάρη στην πληθώρα των pins εξόδου που προσφέρει το chip. Με ευκολία μπορεί να προγραμματιστεί, ώστε να βγάζει και το συμπληρωματικό 16-bit bus που απαιτείται για τη σωστή εισαγωγή των δεδομένων. Κατά τη διαδικασία του offline calibration, παράγει τους κατάλληλους παλμούς του DIPA ως είσοδο για το μετατροπέα σήματος. Στη συνέχεια, το φασματικό περιεχόμενο της εξόδου του DAC αναλύεται από έναν spectrum analyzer, όπου γίνεται εμφανές ποιο bit απαιτεί ρύθμιση, επειδή θα εμφανιστεί ένα spur στην αντίστοιχη αρμονική. Έτσι μπορούμε να δώσουμε μία νέα calibration word μέσω του FT232RL, ώστε να εξαλείψουμε το πλάτος της συγκεκριμένης αρμονικής μειώνοντας με αυτό τον τρόπο το mismatch εκείνου του bit με το MSB του μετατροπέα. Η συγκεκριμένη διαδικασία επαναλαμβάνεται για κάθε bit, ώσπου να καταλήξουμε σε μία επιθυμητή ακρίβεια ρύθμισης Περιγραφή της πλακέτας Η πλακέτα που εξομοιώνει ουσιαστικά τη λειτουργία του DIPA βασίζεται στην εκπαιδευτική πλατφόρμα Fpenguino που αναπτύχθηκε στο εργαστήριο ηλεκτρονικών εφαρμογών από τον καθηγητή κ. Ευσταθίου [15]. Η συγκεκριμένη πλατφόρμα χρησιμοποιεί το FPGA chip της εταιρίας Altera 8282ΑLC84 της σειράς FLEX8000 και είναι πλήρως προγραμματιζόμενη. Με χρήση γλώσσας περιγραφής υλικού (VHDL) μπορεί ο χρήστης να συνδυάσει τις δυνατότητες του ολοκληρωμένου, που εκτείνονται από registers, ενσωματωμένες μνήμες RAM έως πολλαπλασιαστές και αθροιστές, για να δημιουργήσει ένα δικό του σύστημα. Για το σκοπό της διπλωματικής εργασίας τροποποιήσαμε την αρχική σχεδίαση της πλατφόρμας και δημιουργήσαμε την πλακέτα F-PINGUINO VVasil, η οποία παρουσιάζεται στη συνέχεια: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 130

142 Κεφάλαιο 7: Μία πρωτοποριακή μέθοδος ρύθμισης - Συμπεράσματα Εικόνα 7.4: σχεδιάγραμμα της πλακέτας F-PINGUINO VVasil A K A K Εικόνα 7.5: PCB layout της πλακέτας Η πλακέτα που υλοποιήθηκε χρησιμοποιεί το ολοκληρωμένο FT232RL για την επικοινωνία με τον υπολογιστή μέσω USB και προσφέρει 60 εξόδους από ένα 20- pin header και ένα 40-pin header. Το FPGA chip προγραμματίστηκε σε γλώσσα AHDL μέσω του λογισμικού MAX Plus II. Τα εσωτερικά ψηφιακά κυκλώματα είναι παρόμοια με αυτά της πλατφόρμας του Fpenguino, εκτός από το σύστημα που εξομοιώνει τη λειτουργία του Dual Input Phase Accumulator, οποίο υλοποιήθηκε με χρήση απαριθμητών (counters), ψηφιακών πυλών και JK-flip-flops, όπως φαίνεται παρακάτω: Βασιλακόπουλος Κωνσταντίνος 2013 Σελίδα 131

ΠΑΝΕΠΙΣΤΗΜΙΟ ΠΑΤΡΩΝ ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ & ΤΕΧΝΟΛΟΓΙΑΣ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΗΛΕΚΤΡΟΝΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΗΛΕΚΤΡΟΝΙΚΩΝ ΕΦΑΡΜΟΓΩΝ

ΠΑΝΕΠΙΣΤΗΜΙΟ ΠΑΤΡΩΝ ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ & ΤΕΧΝΟΛΟΓΙΑΣ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΗΛΕΚΤΡΟΝΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΗΛΕΚΤΡΟΝΙΚΩΝ ΕΦΑΡΜΟΓΩΝ ΠΑΝΕΠΙΣΤΗΜΙΟ ΠΑΤΡΩΝ ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ & ΤΕΧΝΟΛΟΓΙΑΣ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΗΛΕΚΤΡΟΝΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΗΛΕΚΤΡΟΝΙΚΩΝ ΕΦΑΡΜΟΓΩΝ ΠΡΟΗΓΜΕΝΑ ΜΙΚΤΑ ΑΝΑΛΟΓΙΚΑ / ΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ ΚΑΙ ΔΙΑΤΑΞΕΙΣ

Διαβάστε περισσότερα

Εργαστηριακές ασκήσεις λογικών κυκλωμάτων 11 A/D-D/A

Εργαστηριακές ασκήσεις λογικών κυκλωμάτων 11 A/D-D/A 11.1 Θεωρητικό μέρος 11 A/D-D/A 11.1.1 Μετατροπέας αναλογικού σε ψηφιακό σήμα (A/D converter) με δυαδικό μετρητή Σχ.1 Μετατροπέας A/D με δυαδικό μετρητή Στο σχήμα 1 απεικονίζεται σε block diagram ένας

Διαβάστε περισσότερα

Ημιτονοειδή σήματα Σ.Χ.

Ημιτονοειδή σήματα Σ.Χ. Ημιτονοειδή σήματα Σ.Χ. Αρμονική ταλάντωση και επειδή Ω=2πF Περιοδικό με βασική περίοδο Τ p =1/F Ημιτονοειδή σήματα Σ.Χ. 1 Ημιτονοειδή σήματα Σ.Χ. Σύμφωνα με την ταυτότητα του Euler Το ημιτονοειδές σήμα

Διαβάστε περισσότερα

ΥΠΟΥΡΓΕΙΟ ΠΑΙΔΕΙΑΣ ΚΑΙ ΠΟΛΙΤΙΣΜΟΥ ΔΙΕΥΘΥΝΣΗ ΑΝΩΤΕΡΗΣ ΚΑΙ ΑΝΩΤΑΤΗΣ ΕΚΠΑΙΔΕΥΣΗΣ ΥΠΗΡΕΣΙΑ ΕΞΕΤΑΣΕΩΝ ΠΑΓΚΥΠΡΙΕΣ ΕΞΕΤΑΣΕΙΣ 2007

ΥΠΟΥΡΓΕΙΟ ΠΑΙΔΕΙΑΣ ΚΑΙ ΠΟΛΙΤΙΣΜΟΥ ΔΙΕΥΘΥΝΣΗ ΑΝΩΤΕΡΗΣ ΚΑΙ ΑΝΩΤΑΤΗΣ ΕΚΠΑΙΔΕΥΣΗΣ ΥΠΗΡΕΣΙΑ ΕΞΕΤΑΣΕΩΝ ΠΑΓΚΥΠΡΙΕΣ ΕΞΕΤΑΣΕΙΣ 2007 ΥΠΟΥΡΓΕΙΟ ΠΑΙΔΕΙΑΣ ΚΑΙ ΠΟΛΙΤΙΣΜΟΥ ΔΙΕΥΘΥΝΣΗ ΑΝΩΤΕΡΗΣ ΚΑΙ ΑΝΩΤΑΤΗΣ ΕΚΠΑΙΔΕΥΣΗΣ ΥΠΗΡΕΣΙΑ ΕΞΕΤΑΣΕΩΝ ΠΑΓΚΥΠΡΙΕΣ ΕΞΕΤΑΣΕΙΣ 2007 Μάθημα : Ψηφιακά Ηλεκτρονικά Τεχνολογία ΙΙ Τεχνικών Σχολών, Θεωρητικής Κατεύθυνσης

Διαβάστε περισσότερα

ΥΠΟΥΡΓΕΙΟ ΠΑΙΔΕΙΑΣ ΚΑΙ ΠΟΛΙΤΙΣΜΟΥ ΔΙΕΥΘΥΝΣΗ ΑΝΩΤΕΡΗΣ ΚΑΙ ΑΝΩΤΑΤΗΣ ΕΚΠΑΙΔΕΥΣΗΣ ΥΠΗΡΕΣΙΑ ΕΞΕΤΑΣΕΩΝ ΠΑΓΚΥΠΡΙΕΣ ΕΞΕΤΑΣΕΙΣ 2009

ΥΠΟΥΡΓΕΙΟ ΠΑΙΔΕΙΑΣ ΚΑΙ ΠΟΛΙΤΙΣΜΟΥ ΔΙΕΥΘΥΝΣΗ ΑΝΩΤΕΡΗΣ ΚΑΙ ΑΝΩΤΑΤΗΣ ΕΚΠΑΙΔΕΥΣΗΣ ΥΠΗΡΕΣΙΑ ΕΞΕΤΑΣΕΩΝ ΠΑΓΚΥΠΡΙΕΣ ΕΞΕΤΑΣΕΙΣ 2009 ΥΠΟΥΡΓΕΙΟ ΠΑΙΔΕΙΑΣ ΚΑΙ ΠΟΛΙΤΙΣΜΟΥ ΔΙΕΥΘΥΝΣΗ ΑΝΩΤΕΡΗΣ ΚΑΙ ΑΝΩΤΑΤΗΣ ΕΚΠΑΙΔΕΥΣΗΣ ΥΠΗΡΕΣΙΑ ΕΞΕΤΑΣΕΩΝ ΠΑΓΚΥΠΡΙΕΣ ΕΞΕΤΑΣΕΙΣ 2009 ΤΕΧΝΟΛΟΓΙΑ (ΙΙ) ΤΕΧΝΙΚΩΝ ΣΧΟΛΩΝ ΘΕΩΡΗΤΙΚΗΣ ΚΑΤΕΥΘΥΝΣΗΣ Μάθημα : Ψηφιακά Ηλεκτρονικά

Διαβάστε περισσότερα

Δυαδικό Σύστημα Αρίθμησης

Δυαδικό Σύστημα Αρίθμησης Δυαδικό Σύστημα Αρίθμησης Το δυαδικό σύστημα αρίθμησης χρησιμοποιεί δύο ψηφία. Το 0 και το 1. Τα ψηφία ενός αριθμού στο δυαδικό σύστημα αρίθμησης αντιστοιχίζονται σε δυνάμεις του 2. Μονάδες, δυάδες, τετράδες,

Διαβάστε περισσότερα

ΥΠΟΥΡΓΕΙΟ ΠΑΙΔΕΙΑΣ ΚΑΙ ΠΟΛΙΤΙΣΜΟΥ ΔΙΕΥΘΥΝΣΗ ΑΝΩΤΕΡΗΣ ΚΑΙ ΑΝΩΤΑΤΗΣ ΕΚΠΑΙΔΕΥΣΗΣ ΥΠΗΡΕΣΙΑ ΕΞΕΤΑΣΕΩΝ ΠΑΓΚΥΠΡΙΕΣ ΕΞΕΤΑΣΕΙΣ 2006

ΥΠΟΥΡΓΕΙΟ ΠΑΙΔΕΙΑΣ ΚΑΙ ΠΟΛΙΤΙΣΜΟΥ ΔΙΕΥΘΥΝΣΗ ΑΝΩΤΕΡΗΣ ΚΑΙ ΑΝΩΤΑΤΗΣ ΕΚΠΑΙΔΕΥΣΗΣ ΥΠΗΡΕΣΙΑ ΕΞΕΤΑΣΕΩΝ ΠΑΓΚΥΠΡΙΕΣ ΕΞΕΤΑΣΕΙΣ 2006 ΥΠΟΥΡΓΕΙΟ ΠΑΙΔΕΙΑΣ ΚΑΙ ΠΟΛΙΤΙΣΜΟΥ ΔΙΕΥΘΥΝΣΗ ΑΝΩΤΕΡΗΣ ΚΑΙ ΑΝΩΤΑΤΗΣ ΕΚΠΑΙΔΕΥΣΗΣ ΥΠΗΡΕΣΙΑ ΕΞΕΤΑΣΕΩΝ ΠΑΓΚΥΠΡΙΕΣ ΕΞΕΤΑΣΕΙΣ 2006 Μάθημα: Τεχνολογία Αναλογικών και Ψηφιακών Ηλεκτρονικών Τεχνολογία Τεχνικών Σχολών

Διαβάστε περισσότερα

Ήχος. Τεχνολογία Πολυμέσων και Πολυμεσικές Επικοινωνίες 04-1

Ήχος. Τεχνολογία Πολυμέσων και Πολυμεσικές Επικοινωνίες 04-1 Ήχος Χαρακτηριστικά του ήχου Ψηφιοποίηση με μετασχηματισμό Ψηφιοποίηση με δειγματοληψία Κβαντοποίηση δειγμάτων Παλμοκωδική διαμόρφωση Συμβολική αναπαράσταση μουσικής Τεχνολογία Πολυμέσων και Πολυμεσικές

Διαβάστε περισσότερα

Εισαγωγή στα ψηφιακά Συστήµατα Μετρήσεων

Εισαγωγή στα ψηφιακά Συστήµατα Μετρήσεων 1 Εισαγωγή στα ψηφιακά Συστήµατα Μετρήσεων 1.1 Ηλεκτρικά και Ηλεκτρονικά Συστήµατα Μετρήσεων Στο παρελθόν χρησιµοποιήθηκαν µέθοδοι µετρήσεων που στηριζόταν στις αρχές της µηχανικής, της οπτικής ή της θερµοδυναµικής.

Διαβάστε περισσότερα

Τεχνολογία Πολυμέσων. Ενότητα # 4: Ήχος Διδάσκων: Γεώργιος Ξυλωμένος Τμήμα: Πληροφορικής

Τεχνολογία Πολυμέσων. Ενότητα # 4: Ήχος Διδάσκων: Γεώργιος Ξυλωμένος Τμήμα: Πληροφορικής Τεχνολογία Πολυμέσων Ενότητα # 4: Ήχος Διδάσκων: Γεώργιος Ξυλωμένος Τμήμα: Πληροφορικής Χρηματοδότηση Το παρόν εκπαιδευτικό υλικό έχει αναπτυχθεί στα πλαίσια του εκπαιδευτικού έργου του διδάσκοντα. Το

Διαβάστε περισσότερα

15/3/2009. Ένα ψηφιακό σήμα είναι η κβαντισμένη εκδοχή ενός σήματος διάκριτου. χρόνου. Φλώρος Ανδρέας Επίκ. Καθηγητής

15/3/2009. Ένα ψηφιακό σήμα είναι η κβαντισμένη εκδοχή ενός σήματος διάκριτου. χρόνου. Φλώρος Ανδρέας Επίκ. Καθηγητής 15/3/9 Από το προηγούμενο μάθημα... Ένα ψηφιακό σήμα είναι η κβαντισμένη εκδοχή ενός σήματος διάκριτου Μάθημα: «Ψηφιακή Επεξεργασία Ήχου» Δάλ Διάλεξη 3 η : «Επεξεργαστές Ε ξ έ Δυναμικής Περιοχής» Φλώρος

Διαβάστε περισσότερα

Μετάδοση πληροφορίας - Διαμόρφωση

Μετάδοση πληροφορίας - Διαμόρφωση ΠΑΝΕΠΙΣΤΗΜΙΟ ΙΩΑΝΝΙΝΩΝ ΤΜΗΜΑ ΜΗΧ. Η/Υ & ΠΛΗΡΟΦΟΡΙΚΗΣ Μετάδοση πληροφορίας - Διαμόρφωση MYE006-ΠΛΕ065: ΑΣΥΡΜΑΤΑ ΔΙΚΤΥΑ Ευάγγελος Παπαπέτρου Διάρθρωση μαθήματος Βασικές έννοιες μετάδοσης Διαμόρφωση ορισμός

Διαβάστε περισσότερα

ΘΕΜΑ : ΨΗΦΙΑΚΑ ΗΛΕΚΤΡΟΝΙΚΑ DIGITAL ELECTRONICS

ΘΕΜΑ : ΨΗΦΙΑΚΑ ΗΛΕΚΤΡΟΝΙΚΑ DIGITAL ELECTRONICS ΘΕΜΑ : ΨΗΦΙΑΚΑ ΗΛΕΚΤΡΟΝΙΚΑ DIGITAL ELECTRONICS ΔΙΑΡΚΕΙΑ: 1 περιόδους 16/11/2011 10:31 (31) καθ. Τεχνολογίας ΚΑΤΗΓΟΡΙΕΣ ΜΕΓΕΘΩΝ ΑΝΑΛΟΓΙΚΟ (ANALOGUE) ΨΗΦΙΑΚΟ (DIGITAL) 16/11/2011 10:38 (38) ΕΙΣΑΓΩΓΗ ΣΤΑ

Διαβάστε περισσότερα

Η συχνότητα f των παλµών 0 και 1 στην έξοδο Q n είναι. f Qn = 1/(T cl x 2 n+1 )

Η συχνότητα f των παλµών 0 και 1 στην έξοδο Q n είναι. f Qn = 1/(T cl x 2 n+1 ) ΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ - ΕΡΓΑΣΤΗΡΙΑΚΗ ΑΣΚΗΣΗ 9 ΥΑ ΙΚΟΙ ΑΠΑΡΙΘΜΗΤΕΣ Σκοπός: Η µελέτη της λειτουργίας των απαριθµητών. Υλοποίηση ασύγχρονου απαριθµητή 4-bit µε χρήση JK Flip-Flop. Κατανόηση της αλλαγής του υπολοίπου

Διαβάστε περισσότερα

ΠΕΙΡΑΜΑΤΙΚΗ ΔΙΑΔΙΚΑΣΙΑ

ΠΕΙΡΑΜΑΤΙΚΗ ΔΙΑΔΙΚΑΣΙΑ ΕΙΣΑΓΩΓΗ: Ο τελεστικός ενισχυτής είναι ένα προκατασκευασμένο κύκλωμα μικρών διαστάσεων που συμπεριφέρεται ως ενισχυτής τάσης, και έχει πολύ μεγάλο κέρδος, πολλές φορές της τάξης του 10 4 και 10 6. Ο τελεστικός

Διαβάστε περισσότερα

ΥΠΟΥΡΓΕΙΟ ΠΑΙΔΕΙΑΣ ΚΑΙ ΠΟΛΙΤΙΣΜΟΥ ΔΙΕΥΘΥΝΣΗ ΑΝΩΤΕΡΗΣ ΚΑΙ ΑΝΩΤΑΤΗΣ ΕΚΠΑΙΔΕΥΣΗΣ ΥΠΗΡΕΣΙΑ ΕΞΕΤΑΣΕΩΝ ΠΑΓΚΥΠΡΙΕΣ ΕΞΕΤΑΣΕΙΣ 2014

ΥΠΟΥΡΓΕΙΟ ΠΑΙΔΕΙΑΣ ΚΑΙ ΠΟΛΙΤΙΣΜΟΥ ΔΙΕΥΘΥΝΣΗ ΑΝΩΤΕΡΗΣ ΚΑΙ ΑΝΩΤΑΤΗΣ ΕΚΠΑΙΔΕΥΣΗΣ ΥΠΗΡΕΣΙΑ ΕΞΕΤΑΣΕΩΝ ΠΑΓΚΥΠΡΙΕΣ ΕΞΕΤΑΣΕΙΣ 2014 ΥΠΟΥΡΓΕΙΟ ΠΑΙΔΕΙΑΣ ΚΑΙ ΠΟΛΙΤΙΣΜΟΥ ΔΙΕΥΘΥΝΣΗ ΑΝΩΤΕΡΗΣ ΚΑΙ ΑΝΩΤΑΤΗΣ ΕΚΠΑΙΔΕΥΣΗΣ ΥΠΗΡΕΣΙΑ ΕΞΕΤΑΣΕΩΝ ΠΑΓΚΥΠΡΙΕΣ ΕΞΕΤΑΣΕΙΣ 2014 ΤΕΧΝΟΛΟΓΙΑ (ΙΙ) ΤΕΧΝΙΚΩΝ ΣΧΟΛΩΝ ΘΕΩΡΗΤΙΚΗΣ ΚΑΤΕΥΘΥΝΣΗΣ Μάθημα : Ψηφιακά Ηλεκτρονικά

Διαβάστε περισσότερα

Εισαγωγή. Κατηγοριοποίηση αισθητήρων. Χαρακτηριστικά αισθητήρων. Κυκλώματα διασύνδεσης αισθητήρων

Εισαγωγή. Κατηγοριοποίηση αισθητήρων. Χαρακτηριστικά αισθητήρων. Κυκλώματα διασύνδεσης αισθητήρων Εισαγωγή Κατηγοριοποίηση αισθητήρων Χαρακτηριστικά αισθητήρων Κυκλώματα διασύνδεσης αισθητήρων 1 2 Πωλήσεις αισθητήρων 3 4 Ο άνθρωπος αντιλαμβάνεται τη φύση με τα αισθητήρια όργανά του υποκειμενική αντίληψη

Διαβάστε περισσότερα

ΒΑΣΙΚΑ ΗΛΕΚΤΡΟΝΙΚΑ - ΜΙΚΡΟΗΛΕΚΤΡΟΝΙΚΗ ΕΡΓΑΣΤΗΡΙΑΚΗ ΑΣΚΗΣΗ Ι Ο ΤΕΛΕΣΤΙΚΟΣ ΕΝΙΣΧΥΤΗΣ

ΒΑΣΙΚΑ ΗΛΕΚΤΡΟΝΙΚΑ - ΜΙΚΡΟΗΛΕΚΤΡΟΝΙΚΗ ΕΡΓΑΣΤΗΡΙΑΚΗ ΑΣΚΗΣΗ Ι Ο ΤΕΛΕΣΤΙΚΟΣ ΕΝΙΣΧΥΤΗΣ Εργαστήριο Τεχνολογίας Υλικού & Αρχιτεκτονικής Υπολογιστών ΒΑΣΙΚΑ ΗΛΕΚΤΡΟΝΙΚΑ - ΜΙΚΡΟΗΛΕΚΤΡΟΝΙΚΗ ΕΡΓΑΣΤΗΡΙΑΚΗ ΑΣΚΗΣΗ Ι Ο ΤΕΛΕΣΤΙΚΟΣ ΕΝΙΣΧΥΤΗΣ 1.1 Τελεστικοί ενισχυτές 1.1.1 Εισαγωγή: Αντικείµενο της εργαστηριακής

Διαβάστε περισσότερα

NETCOM S.A. ΨΗΦΙΑΚΟΣ ΕΛΕΓΧΟΣ ΠΑΛΜΟΜΕΤΑΤΡΟΠΕΩΝ DIGITAL CONTROL OF SWITCHING POWER CONVERTERS

NETCOM S.A. ΨΗΦΙΑΚΟΣ ΕΛΕΓΧΟΣ ΠΑΛΜΟΜΕΤΑΤΡΟΠΕΩΝ DIGITAL CONTROL OF SWITCHING POWER CONVERTERS NETCOM S.A. ΨΗΦΙΑΚΟΣ ΕΛΕΓΧΟΣ ΠΑΛΜΟΜΕΤΑΤΡΟΠΕΩΝ DIGITAL CONTROL OF SWITCHING POWER CONVERTERS Αρχή λειτουργίας των Αναλογικών και ψηφιακών Παλμομετατροπεων Ο παλμός οδήγησης ενός παλμομετατροπέα, με αναλογική

Διαβάστε περισσότερα

Συστήματα Αυτόματου Ελέγχου

Συστήματα Αυτόματου Ελέγχου ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Συστήματα Αυτόματου Ελέγχου Ενότητα : Ψηφιακός Έλεγχος Συστημάτων Aναστασία Βελώνη Τμήμα Η.Υ.Σ Άδειες Χρήσης Το παρόν εκπαιδευτικό

Διαβάστε περισσότερα

Μετάδοση σήματος PCM

Μετάδοση σήματος PCM Μετάδοση σήματος PCM Συγχρονισμός ΌπωςσεόλατασυστήματαTDM, απαιτείται συγχρονισμός μεταξύ πομπού και δέκτη Εάν τα ρολόγια στον πομπό και τον δέκτη διαφέρουν, αυ