ΠΑΝΕΠΙΣΤΗΜΙΟ ΑΙΓΑΙΟΥ ΣΧΟΛΗ ΘΕΤΙΚΩΝ ΕΠΙΣΤΗΜΩΝ ΤΜΗΜΑ ΜΗΧΑΝΙΚΩΝ ΠΛΗΡΟΦΟΡΙΑΚΩΝ ΚΑΙ ΕΠΙΚΟΙΝΩΝΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Εργαστηριακές Ασκήσεις

Μέγεθος: px
Εμφάνιση ξεκινά από τη σελίδα:

Download "ΠΑΝΕΠΙΣΤΗΜΙΟ ΑΙΓΑΙΟΥ ΣΧΟΛΗ ΘΕΤΙΚΩΝ ΕΠΙΣΤΗΜΩΝ ΤΜΗΜΑ ΜΗΧΑΝΙΚΩΝ ΠΛΗΡΟΦΟΡΙΑΚΩΝ ΚΑΙ ΕΠΙΚΟΙΝΩΝΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Εργαστηριακές Ασκήσεις"

Transcript

1 ΠΑΝΕΠΙΣΤΗΜΙΟ ΑΙΓΑΙΟΥ ΣΧΟΛΗ ΘΕΤΙΚΩΝ ΕΠΙΣΤΗΜΩΝ ΤΜΗΜΑ ΜΗΧΑΝΙΚΩΝ ΠΛΗΡΟΦΟΡΙΑΚΩΝ ΚΑΙ ΕΠΙΚΟΙΝΩΝΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Αρχιτεκτονική Υπολογιστών Ι Εργαστηριακές Ασκήσεις Οκτώβριος 2008

2 Περιεχόμενα Άσκηση 1: LED Decoder... 3 Άσκηση 2: Ιεραρχική Σχεδίαση Άσκηση 3: Πλήρης Αθροιστής Άσκηση 4: Πολυπλέκτης 4 σε Άσκηση 5: D Flip-Flop Παράρτημα Α: Εξοπλισμός Εργαστηρίου Παράρτημα Β: Ροή Σχεδίασης και VHDL

3 ΑΣΚΗΣΗ 1 LED Decoder Περιγραφή Το ψηφιακό κύκλωμα αυτού του εργαστηρίου είναι ένας αποκωδικοποιητής LED (LED decoder). Συγκεκριμένα το κύκλωμα δέχεται 4-bit σαν είσοδο και έχει 7-bit έξοδο με τα οποία οδηγούμε τo 7-segment LED της πλακέτας XSA-50. Τα τμήματα του LED θα πρέπει να οδηγηθούν έτσι ώστε να αναπαριστούν τη δεκαεξαδική τιμή των 4-bit όπως στον παρακάτω πίνακα: Four-bit Input Hex Digit LED Display A 1011 B 1100 C 1101 D 1110 E 1111 F Πίνακας A b C d E F Για την κατασκευή του κυκλώματος θα χρησιμοποιήσουμε στοιχεία της VHDL. 3

4 Ένα υψηλού επιπέδου διάγραμμα του LED-decoder είναι: Ακολουθήστε τα παρακάτω βήματα: Δημιουργήστε ένα νέο project Προσθέστε ένα αρχείο πηγαίου κώδικα σε VHDL (VHDL Module) που θα υλοποιεί τη λειτουργία του αποκωδικοποιητή. Αναθέστε τις 4 γραμμές εισόδου του κυκλώματος σε 4 γραμμές δεδομένων της παράλληλης θύρας τις οποίες μπορείτε να ελέγξετε από την εφαρμογή gxsport. Αναθέστε τα 7 bit της εξόδου του κυκλώματος στα τμήματα του LED της XSA-50. Μεταφέρετε το κύκλωμα στην XSA-50. Ελέγξετε το αποτέλεσμα με την εφαρμογή gxsport. 1. Δημιουργία νέου Project Δημιουργήστε ένα νέο project. Ξεκινήστε την εφαρμογή ISE. Για να δημιουργήσετε ένα νέο project χρησιμοποιείστε το μενού File -> New Project 4

5 Στην επιλογή Top-Level Source Type επιλέξτε HDL. Μετά την επιλογή του πλήκτρου Next εμφανίζεται ένα παράθυρο όπου πρέπει να εισάγετε κάποιες χαρακτηριστικές τιμές του FPGA chip που θα χρησιμοποιήσετε. Εισάγετε σωστά τις παραμέτρους της πλακέτας XSA-50 Αυτές είναι: Στη συνέχεια επιλέξτε Next. Device Family Device Package Speed Grade Spartan2 xc2s50 tq

6 2. Δημιουργία του αρχείου VHDL Επιλέξτε το xc2s50-5tq144 και δημιουργήστε ένα νέο αρχείο πηγαίου κώδικα, είτε με διπλόκλικ στο Create New Source, είτε με δεξί κλικ και επιλέγοντας το New Source. Στο παράθυρο που εμφανίζεται επιλέξτε VHDL module και ονομάστε το leddcd. 6

7 Στο παράθυρο Define VHDL Source που εμφανίζεται μπορείτε να ορίσετε τις εισόδους και εξόδους του κυκλώματος του LED decoder. Στην πρώτη γραμμή εισάγετε το γράμμα d στο πεδίο Port Name (το όνομα της εισόδου του LED decoder). Η είσοδος d έχει εύρος 4-bits, οπότε στο πεδίο MSB εισάγετε το 3 αφήνοντας το LSB στο 0. Η ίδια διαδικασία πρέπει να επαναληφθεί στη δεύτερη γραμμή και για την 7-bit έξοδο s. Πρέπει επίσης να δηλώσετε ότι η s είναι έξοδος (out.) Μετά την ολοκλήρωση των ρυθμίσεων, ένας σκελετός προγράμματος σε VHDL θα εμφανιστεί στο παράθυρο του επεξεργαστή κειμένου (editor pane). Προσέξτε ότι το αρχείο leddcd.vhd έχει προστεθεί στο παράθυρο των πηγαίων προγραμμάτων (sources pane). Έχουν προστεθεί κλήσεις στη βιβλιοθήκη της IEEE και σε πακέτα που περιέχουν χρήσιμους ορισμούς για τη δημιουργία ενός ψηφιακού κυκλώματος. Έχουν ορισθεί οι είσοδοι και οι έξοδοι του LED decoder. Η συμπεριφορά του LED decoder για κάθε συνδυασμό των σημάτων εισόδου πρέπει να προστεθεί μεταξύ των γραμμών με τα begin και end. 7

8 Στην εικόνα που ακολουθεί παρουσιάζεται ολοκληρωμένος ο κώδικας VHDL για το LED decoder. 8

9 Σφάλματα στον κώδικα VHDL μπορούν να εντοπιστούν με διπλό κλικ στην επιλογή Check Syntax, η οποία εμφανίζεται στο process pane όταν έχουμε επιλεγμένο το αντικείμενο ledddcd από το source pane. 3. Σύνθεση Αν ο κώδικάς σας δεν περιέχει λάθη, τότε το επόμενο στάδιο είναι η μετατροπή του σε λογικό κύκλωμα. Αυτό μπορεί να γίνει επιλέγοντας το αντικείμενο leddcd από το παράθυρο πηγαίων προγραμμάτων (source pane) και στη συνέχεια κάνοντας διπλό κλικ στην επιλογή Synthesize-XST του παραθύρου διεργασιών (process pane) όπως φαίνεται στην ακόλουθη εικόνα: 9

10 Το πρόγραμμα θα διαβάσει τον VHDL κώδικα και θα τον μετατρέψει σε ένα netlist από πύλες. Αν η μετατροπή ολοκληρωθεί με επιτυχία μπορείτε να δείτε το κύκλωμα που προέκυψε από το κώδικα VHDL επιλέγοντας το View RTL Schematic και τις διάφορες επιλογές που χρησιμοποιήθηκαν στη μετατροπή με View Synthesis Report. 4. Προσαρμογή του κυκλώματος στο FPGA Μέχρι στιγμής έχει κατασκευαστεί το λογικό κύκλωμα για το LED decoder, όμως για να χρησιμοποιηθεί στην πραγματικότητα πρέπει να μεταφραστεί και να μεταφερθεί στους διαθέσιμους πόρους του FPGA (translate, map και place & route). Η διαδικασία αυτή εκτελείται επιλέγοντας το αντικείμενο leddcd από το παράθυρο των αρχείων πηγαίου κώδικα (sources pane) και στη συνέχεια κάνοντας διπλό κλικ στο Implement design, όπως φαίνεται στην εικόνα που ακολουθεί. 10

11 Η διαδικασία translate μετατρέπει το netlist (output του synthesizer) σε μια εξειδικευμένη μορφή, προσθέτοντας τυχόν περιορισμούς (θα αναφερθούμε περισσότερο αργότερα σε αυτούς). 2. Η διαδικασία map αναλύει (decompose) τη netlist και την επανασυνθέτει με τέτοιο τρόπο ώστε να υλοποιείται με στοιχεία του FPGA chip της XSA-50 (ή όποιου FPGA έχετε επιλέξει). 3. Τέλος, η διαδικασία Place & Route αντιστοιχεί τα στοιχεία του κυκλώματος σε συγκεκριμένες θέσεις στο FPGA chip και προγραμματίζει τους στοιχειώδεις «διακόπτες» του FPGA με τέτοιο τρόπο ώστε να δρομολογεί τα σήματα μεταξύ των λογικών στοιχείων. 4. Με την επιλογή Place & Route Report και την Pad Report μπορείτε να δείτε ποιο ποσοστό του FPGA χρησιμοποιεί το κύκλωμά σας και ποια pins είναι οι είσοδοι και έξοδοι του κυκλώματος. 5. Αναθέσεις των pin (Περιορισμοί) Αν δεν τεθούν κάποιοι περιορισμοί, οι αναθέσεις των pin στις εισόδους και εξόδους του κυκλώματος γίνονται αυτόματα (τυχαία) κατά τη διαδικασία της προσαρμογής. 11

12 Μπορούμε να επιλέξουμε τα pins που θα χρησιμοποιήσουμε με αρχεία περιορισμών (constraints). Το FPGA λαμβάνει οκτώ εισόδους μέσω τις παράλληλης θύρας. Τέσσερις από αυτές θα χρησιμοποιήσουμε για την είσοδο του LED decoder, όπως στον πίνακα που ακολουθεί: LED Decoder Input XSA-50 d0 d1 d2 d3 P50 P48 P42 P47 Οι έξοδοι του LED decoder πρέπει να ανατεθούν στο 7-segment LED σύμφωνα με τον ακόλουθο πίνακα. LED Decoder Output XSA-50 s0 s1 s2 s3 s4 s5 s6 P67 P39 P62 P60 P46 P57 P49 Για τη δημιουργία του αρχείου των περιορισμών επιλέξτε αρχικά το αντικείμενο leddcd (source pane) και με δεξί κλικ δημιουργήστε ένα νέο αρχείο τύπου Implementation Constraints File (ονομάστε το leddcd). 12

13 Μετά την ολοκλήρωση αυτής της διαδικασίας ένα αρχείο με όνομα leddcd.ucf έχει προστεθεί στο source pane. Επιλέγοντας αυτό το αρχείο και κάνοντας διπλό κλικ στη διεργασία Assign Package Pins στο παράθυρο διεργασιών ξεκινά η διαδικασία εκχώρησης των εισόδων εξόδων του LED decoder στα επιθυμητά pins του FPGA Στο παράθυρο Xilinx PACE που εμφανίζεται, επιλέγοντας το Ports tab εμφανίζεται μια λίστα των τρεχουσών αναθέσεων των pins εισόδου και εξόδου του LED decoder. Αλλαγές στις αναθέσεις των pins γίνονται από το παράθυρο Design Object List I/Ο pins. 13

14 Μετά την ολοκλήρωση των αλλαγών και την αποθήκευση τους είναι απαραίτητη η επανεκτέλεση της διεργασίας Imlement Design. 6. Δημιουργία του αρχείου για το προγραμματισμό του FPGA (bitstream) Στο σημείο αυτό έχει ολοκληρωθεί η σχεδίαση του κυκλώματος και έχει γίνει η σωστή ανάθεση των εισόδων και εξόδων του LED decoder στα pins του FPGA. Το επόμενο βήμα είναι η δημιουργία του bitstream που χρησιμοποιείται για τον προγραμματισμό του chip. Επιλέξτε το αντικείμενο leddcd από το sources pane και με διπλό κλικ στη διεργασία Generate Programming File δημιουργείστε το bitstream (αρχείο leddcd.bit). 7. Μεταφόρτωση του αρχείου bitstream στο FPGA Χρησιμοποιείστε την εφαρμογή gxsload για να προγραμματίσετε το FPGA της XSA-50. Απλώς σύρετε το.bit αρχείο στο πλαίσιο FPGA/CPLD και κατόπιν πατήστε το κουμπί "Load". 8. Έλεγχος του κυκλώματος Ο έλεγχος του κυκλώματος γίνεται με την εφαρμογή gxsport, με την οποία ελέγχονται οι οκτώ είσοδοι του FPGA μέσω του παράλληλου καλωδίου. Οι είσοδοι d0, d1, d2, και d3 του LED decoder έχουν ανατεθεί στα pins που ελέγχονται από τα bits D0, D1, D2 και D3 της εφαρμογής gxsport. Για να δώσετε για παράδειγμα την τιμή 1110 στην είσοδο του LED 14

15 decoder θέστε (D3,D2,D1,D0) = (1,1,1,0) και πατήστε το πλήκτρο Strobe. To γράμμα Ε θα εμφανιστεί στο LED. Προσοχή: Το bit D7 της παράλληλης θύρας ελέγχει τον προγραμματισμό του FPGA. Αν δώσετε τη τιμή 0 θα διαγραφεί ο προγραμματισμός και θα πρέπει να μεταφέρετε το bitstream ξανά με την εφαρμογή gxsload. Επαληθεύστε ότι το κύκλωμα σας αποδίδει όλες τις τιμές του πίνακα 1-1. Παραδοτέο Αναφορά στην οποία πρέπει να εξηγήσετε τον κώδικα που γράψατε για την περιγραφή του LED Decoder. Ποια είναι η λειτουργία της εντολής when else; 15

16 ΑΣΚΗΣΗ 2 Ιεραρχική Σχεδιάση Περιγραφή Στην άσκηση αυτή θα χρησιμοποιήσετε το κύκλωμα του LED decoder που φτιάξατε στο προηγούμενο εργαστήριο. Σκοπός αυτού του εργαστηρίου είναι η απόκτηση εμπειρίας στην ιεραρχική σχεδίαση καθώς και σχεδίαση κυκλωμάτων μέσω λογικών μονάδων από βιβλιοθήκες. Θα κατασκευάσετε έναν μετρητή των 4 bit, η τιμή του οποίου θα εμφανίζεται στο LED της XSA-50 μέσω του LED decoder. Ένα διάγραμμα υψηλού επιπέδου του υπό κατασκευή κυκλώματος δίνεται στο επόμενο σχήμα: Η σχεδίαση αυτή είναι ιεραρχική. Τόσο ο LED decoder όσο και ο μετρητής είναι αυτόνομες μονάδες που συνδέονται μεταξύ τους μέσω μιας άλλης μονάδας υψηλότερου επιπέδου, ώστε να δημιουργήσουν το τελικό κύκλωμα. 1. Δημιουργία νέου Project Δημιουργήστε ένα νέο project όπως και στην προηγούμενη άσκηση. Στο σημείο όπου η εφαρμογή σας προτρέπει να προσθέσετε ήδη υπάρχοντα αρχεία πηγαίου κώδικα, επιλέξτε την προσθήκη κώδικα σε VHDL και προσθέστε το αρχείο leddcd.vhd από τον κατάλογο του προηγούμενου εργαστηρίου. 16

17 2. Προσθήκη της μονάδας counter Στο σημείο αυτό πρέπει να προσθέσετε τη μονάδα counter του μετρητή (VHDL module). O μετρητής έχει μια είσοδο που θα προέλθει από το clock της πλακέτας XSA-50 και μία έξοδο 4-bit. Ορίστε την είσοδο και την έξοδο όπως στην εικόνα που ακολουθεί: 17

18 Στο παράθυρο του επεξεργαστή κειμένου προσθέστε τον ακόλουθο κώδικα VHDL για το counter module (γραμμές 17-25): Η γραμμή 17 ορίζει ένα 28-bit σήμα (signal) cnt, το οποίο αναπαριστά την τρέχουσα τιμή του counter. H process (γραμμές 19-24) καθορίζει πότε η τιμή του counter αυξάνεται. Η συνθήκη της γραμμής 21 είναι αληθής μόνο όταν το σήμα clk πηγαίνει από 1 σε 0. Η δήλωση στη γραμμή 22 αυξάνει την τιμή του cnt κατά 1. Τέλος στη γραμμή 25, τα πρώτα 4-bit της τρέχουσας τιμής του counter οδηγούνται προς την έξοδο του module. Ο λόγος για τον οποίο χρησιμοποιούμε τα πρώτα 4-bit από ένα 28-bit signal, είναι για να μειώσουμε τη συχνότητα με την οποία θα αναβοσβήνει το LED της πλακέτας ώστε να είναι παρατηρήσιμο. Η XSA-50 είναι εφοδιασμένη με ένα clock συχνότητας 50 MHz. Με αυτή τη συχνότητα το LED θα αναβόσβηνε υπερβολικά γρήγορα για να είναι παρατηρήσιμο. Χρησιμοποιώντας όμως μόνο τα πρώτα 4-bit, το LED θα αλλάζει μόνο κάθε 2 24 κύκλους του ρολογιού ή κάθε 2 24 / (50 x 10 6 ) = δευτερόλεπτα, αρκετά αργά για να παρατηρηθεί. Στο σημείο αυτό έχουμε δύο ανεξάρτητα modules τα οποία θα πρέπει να τα συνδέσετε μεταξύ τους. Πριν από αυτό πρέπει να δημιουργήσετε το σχηματικό του κυκλώματος (schematic) τόσο για τον LED decoder όσο και για τον counter. Για να δημιουργήσουμε το counter schematic επιλέγουμε το αντικείμενο counter στο source pane και εκτελούμε τη διεργασία Create Schematic Symbol. Όμοια δημιουργούμε και το schematic για το LED decoder. 18

19 Προσθέστε ένα schematic υψηλότερου επιπέδου για να συνδέσετε τα δύο modules. Επιλέγοντας το αντικείμενο xc2s50-5tq144, δημιουργήστε ένα νέο schematic με όνομα disp_cnt. 19

20 Με διπλό κλικ στο disp_cnt εμφανίζεται ο επεξεργαστής σχεδίου όπου μπορούμε να σχεδιάσουμε το κύκλωμα μας. Επιλέγοντας την κατηγορία c:/tmp/fpga_designs/design2 βρίσκουμε τα σχηματικά (schematics) που δημιουργήσαμε λίγο νωρίτερα στη symbol list. Μπορούμε να μεταφέρουμε τα δύο αυτά σχηματικά στην επιφάνεια σχεδίασης. Προσθέστε καλώδια στο σχέδιο του κυκλώματος ώστε να συνδέσετε τα δύο modules μεταξύ τους. Αυτό γίνεται με το πλήκτρο από τη μπάρα εργαλείων. Επιλέξτε με αριστερό κλικ αρχικά το count(3:0) και στη συνέχεια το d(3:0) ώστε να πραγματοποιήσετε τη σύνδεση δημιουργώντας ένα 4-bit δίαυλο (bus). 20

21 Επιλέξτε την κατηγορία IO (Input Output) και επιλέξτε ένα buffer εξόδου (OBUF) από τη λίστα των συμβόλων. Συνδέστε τον OBUF στην έξοδο του LED decoder. 21

22 Για να δημιουργήσετε το σωστό εύρος διάλου του OBUF, χρησιμοποιείστε τις ιδιότητες του αντικείμενου για να το ονομάσετε mybuf(6:0). Με το τρόπο αυτό έχετε μετατρέψει την έξοδο του ενός bit του buffer σε έξοδο επτά bits. 22

23 Μπορείτε να ελέγξετε το σχέδιο του κυκλώματος για λάθη με το πλήκτρο. Στο επόμενο βήμα πρέπει να συνδέσετε ένα Ι/Ο marker εισόδου στην είσοδο του ρολογιού του counter. Μετονομάστε τον I/O marker σε clk και κάντε ακόμη ένα έλεγχο για σφάλματα στο σχέδιο του κυκλώματος. Αν δεν υπάρχει κανένα σφάλμα, αποθηκεύστε το κύκλωμα και εξέλθετε από τον επεξεργαστή των σχεδίων. Προσέξτε ότι τώρα έχει αλλάξει η ιεραρχία των modules (στο sources pane). Τα modules counter και leddcd εμφανίζονται ένα επίπεδο χαμηλότερα από το displ_cnt. 23

24 3. Προσαρμογή του κυκλώματος στο FPGA Επιβάλλετε περιορισμούς (constraints) όπως και στο προηγούμενο εργαστήριο, χρησιμοποιώντας το αντικείμενο displ_cnt, ώστε η είσοδος clk να ανατεθεί στο σήμα του ρολογιού των 50MHz του FPGA και τα pins του LED όπως και στο προηγούμενο εργαστήριο (βλ. παρακάτω πίνακα). I/O Signal XSA-50 clk P88 s0 P67 s1 P39 s2 P62 s3 P60 s4 P46 s5 P57 s6 P49 24

25 1. Αποθηκεύστε τις αναθέσεις των pin και εξέλθετε από το παράθυρο Xilinx PACE. Από το σημείο αυτό συνεχίστε όπως σε προηγούμενο εργαστήριο για να: 2. Δημιουργήσετε τη netlist του λογικού κυκλώματος (disp_cnt -> Synthesize). 3. Εκτελέσετε τις διεργασίες translate, map και place & route (διπλό κλικ στο Implement Design). 4. Δημιουργήσετε το bitstream disp_cnt.bit και να προγραμματίστε το FPGA χρησιμοποιώντας το gxsload. Μόλις ολοκληρωθεί προγραμματισμός του FPGA το LED θα μετράει συνεχόμενα 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, b, C, d, E, F με περίοδο 5.4 sec. 25

26 4. Έλεγχος Χρονισμού Για να δείτε πόσο γρήγορα μπορεί να τρέξει ο μετρητής που δημιουργήσατε, χρησιμοποιείστε τη διαδικασία Generate Post-Place & Route Timing. Η διαδικασία αυτή προσδιορίζει τις μέγιστες χρονικές καθυστερήσεις μεταξύ των λογικών στοιχείων του κυκλώματος (καλωδίωση). Όταν ολοκληρωθεί η διαδικασία, μπορείτε να διαβάσετε τα αποτελέσματα της ανάλυσης από την επιλογή Text-based Post-Place & Route Static Timing Report. 26

27 Σε αυτή την ανάλυση μπορείτε να δείτε ότι η ελάχιστη περίοδος (μέγιστη συχνότητα) του clock που μπορεί να γίνει αντιληπτή από το κύκλωμα είναι ns που αντιστοιχεί σε συχνότητα 189.9MHz αρκετά μεγαλύτερη από τα 50 MHz του clock της XSA-50. Παραδοτέα Στην αναφορά σας πρέπει να απαντήσετε στα ακόλουθα ερωτήματα: 1. Τι είναι κάθε ένα από τα παρακάτω κυκλώματα, ακολουθιακό ή συνδυαστικό, και γιατί; a) 4-bit Counter b) LED Decoder c) Όλο το κύκλωμα της άσκησης 2. Εξηγήστε επίσης: a) Πώς λειτουργεί ο κώδικας για τον counter (συνοπτικά). b) Γιατί ορίζουμε 28-bit signal για τον counter και όχι 4-bit που τελικά χρησιμοποιούμε; 27

28 ΑΣΚΗΣΗ 3 Πλήρης Αθροιστής Περιγραφή Σκοπός του σημερινού εργαστηρίου είναι: Να σχεδιάσετε έναν πλήρη αθροιστή (γράφοντας ένα απλό πρόγραμμα σε VHDL). Το κύκλωμα πρέπει να έχει τρεις εισόδους (a, b, c) και δύο εξόδους (sum, carry) εύρους 1-bit. Αναλυτική περιγραφή του κυκλώματος μπορείτε να βρείτε στην ενότητα 4-4 του βιβλίου «Ψηφιακή Σχεδίαση» (συγγραφέας: Morris Mano). Αναθέστε την καθεμία από τις εισόδους σε 3 διακόπτες (dip-switches) της πλακέτας ή σε 3 γραμμές δεδομένων της παράλληλης θύρας και τις εξόδους σε 2 τμήματα του LED. Μεταφορτώστε το κύκλωμα που σχεδιάσατε στην πλακέτα XSA-50 και επαληθεύστε τον πίνακα αληθείας του κυκλώματος. Μελετήστε τις χρονικές καθυστερήσεις χρησιμοποιώντας την επιλογή Text-based Post-Place & Route Static Timing Report. Παραδοτέα Αναφορά στην οποία θα απαντάτε στα ακόλουθα: 1. Δώστε τον πίνακα αλήθειας του πλήρους αθροιστή και τις συναρτήσεις που υλοποιήσατε στον κώδικα. 2. Παραθέστε τον κώδικα που γράψατε για την υλοποίηση του πλήρους αθροιστή. 3. Αναφέρετε σε ποια pins αναθέσατε τις εισόδους και τις εξόδους του κυκλώματος. 4. Ποιες καθυστερήσεις υπάρχουν στο κύκλωμα και ποιες είναι οι τιμές τους; 28

29 ΑΣΚΗΣΗ 4 Πολυπλέκτης 4-σε-1 Περιγραφή Σκοπός του σημερινού εργαστηρίου είναι: Να σχεδιάσετε έναν πολυπλέκτη 4-σε-1 (γράφοντας ένα απλό πρόγραμμα σε VHDL). Το κύκλωμα πρέπει να έχει τέσσερις εισόδους (a, b, c, d), δύο γραμμές επιλογών (s0, s1) και μια έξοδο (out) εύρους 1-bit. Αναλυτική περιγραφή του κυκλώματος μπορείτε να βρείτε στην ενότητα 4-10 του βιβλίου «Ψηφιακή Σχεδίαση» (συγγραφέας: Morris Mano). Αναθέστε την καθεμία από τις εισόδους στους 4 διακόπτες (dip-switches) της πλακέτας και την έξοδο σε 1 τμήμα του LED. Χρησιμοποιήστε δύο γραμμές δεδομένων της παράλληλης θύρας για τις δύο γραμμές επιλογών. Μεταφορτώστε το κύκλωμα που σχεδιάσατε στην πλακέτα XSA-50 και επαληθεύστε τον πίνακα αληθείας του κυκλώματος. Μελετήστε τις χρονικές καθυστερήσεις χρησιμοποιώντας την επιλογή Text-based Post-Place & Route Static Timing Report. Παραδοτέα Αναφορά στην οποία θα απαντάτε στα ακόλουθα: 1. Το κύκλωμα της άσκησης (πολυπλέκτης 4-σε-1) είναι ακολουθιακό ή συνδυαστικό και γιατί; 2. Παραθέστε τον κώδικα που γράψατε για την περιγραφή του πολυπλέκτη 4-σε-1 και εξηγείστε τον. a. Ποια είναι η λειτουργία των εντολών που χρησιμοποιήσατε; b. Η περιγραφή σας είναι structural, dataflow ή behavioral και γιατί; 3. Αναφέρετε σε ποια pins αναθέσατε τις εισόδους και τις εξόδους του κυκλώματος. 4. Ποιες καθυστερήσεις υπάρχουν στο κύκλωμα και ποιες είναι οι τιμές τους; 29

30 ΑΣΚΗΣΗ 5 D Flip-Flop Περιγραφή Σκοπός του σημερινού εργαστηρίου είναι: Να σχεδιάσετε ένα D-Flip-Flop (DFF) γράφοντας ένα πρόγραμμα σε VHDL. Το DFF πυροδοτείται κατά την άνοδο του σήματος του ρολογιού (clk). Όταν η είσοδος reset (rst) είναι «1» η έξοδος πρέπει να είναι «0», ανεξάρτητα από την τιμή του clk. Διαφορετικά η έξοδος είναι ίση με την είσοδο τη στιγμή της αλλαγής της κατάστασης του clk από «0» σε «1». Υπόδειξη: Για να περιγράψετε τη λειτουργία του flip-flop χρησιμοποιείστε μία PROCESS. Αυτή θα εκτελείται κάθε φορά που θα υπάρχει μια αλλαγή στα σήματα (rst, clk). Αναθέστε την είσοδο clk στο ρολόι της πλακέτας και την rst σε ένα διακόπτη της XSA-50, ενώ την έξοδο σε 1 τμήμα του 7-segment LED. Μεταφορτώστε το κύκλωμα που σχεδιάσατε στην πλακέτα XSA-50 και επαληθεύστε τον πίνακα αληθείας του κυκλώματος. Παραδοτέα Αναφορά στην οποία θα απαντάτε στα ακόλουθα: 1. Εξηγείστε τη λειτουργία του D Flip-Flop. 2. Παραθέστε τον κώδικα που γράψατε για την περιγραφή του D Flip-Flop και εξηγείστε τον. Είναι structural, dataflow ή behavioral και γιατί; 3. Αναφέρετε σε ποια pins αναθέσατε τις εισόδους του D Flip-Flop και την έξοδό του. 30

31 ΠΑΡΑΡΤΗΜΑ Α Εξοπλισμός Εργαστηρίου Τα εργαστήρια ψηφιακής σχεδίασης πραγματοποιούνται χρησιμοποιώντας την πλακέτα XSA-50, η οποία είναι εφοδιασμένη με ένα FPGA chip της εταιρείας Xilinx. Η πλακέτα δέχεται τροφοδοσία 9V DC, ενώ για την υλοποίηση όχι πολύ γρήγορων κυκλωμάτων μπορεί να τροφοδοτηθεί και μέσω της εισόδου PS-2. Οι τάσεις που απαιτούνται από τα επιμέρους στοιχεία της πλακέτας δημιουργούνται από τους σταθεροποιητές τάσης (voltage regulators). Προσέξτε, κατά τη λειτουργία της πλακέτας οι σταθεροποιητές θερμαίνονται αρκετά. Για την τροφοδοσία της πλακέτας μέσω της θύρας PS-2 πρέπει να τοποθετηθεί βραχυκυκλωτήρας (jumper) μεταξύ των pins 1 και 2 του J7. H πλακέτα XSA-50 συνδέεται μέσω της παράλληλης θύρας με ένα PC. Μέσω κατάλληλου λογισμικού (XSTools) μπορεί να γίνει η μεταφορά και ο έλεγχος των ψηφιακών κυκλωμάτων στο FPGA chip. Η πλακέτα διαθέτει έξοδο VGA, για τη χρήση της όμως απαιτείται η κατασκευή ενός κυκλώματος VGA driver στο FPGA. Με την κατασκευή κατάλληλου driver (ψηφιακό κύκλωμα) η XSA-50 είναι δυνατό να δεχθεί είσοδο από πληκτρολόγιο ή ποντίκι μέσω της θύρας PS-2. 31

32 Χαρακτηριστικά της XSA-50 Η πλακέτα XSA-50 περιλαμβάνει τα ακόλουθα στοιχεία: XC2S50 Spartan-II FPGA: Είναι το κύριο στοιχείο υλοποίησης των ψηφιακών κυκλωμάτων που σχεδιάζονται με το κατάλληλο λογισμικό (ISE). XC9572XL CPLD: Το CPLD χρησιμοποιείται για να ελέγχει την επικοινωνία της πλακέτας με τον Η/Υ μέσω της παράλληλης θύρας. Osc: Προγραμματιζόμενος ταλαντωτής, δημιουργεί το σήμα του clock που αποστέλλεται στην πλακέτα. Flash: Μνήμα flash των 128 KByte, όπου μπορούν να αποθηκευτούν μόνιμα δεδομένα. SDRAM: 8 MByte SDRAM για την παροδική αποθήκευση δεδομένων τα οποία είναι προσβάσιμα από το FPGA. LED: Ένα LED επτά τμημάτων (7-segment display) για την παρουσίαση οπτικών αποτελεσμάτων κατά την λειτουργία της πλακέτας. DIP switch: Ένας διακόπτης τεσσάρων θέσεων (DIP-switch) με τον οποίο εισάγονται ρυθμίσεις (δεδομένα) στην XSA-50 ή καθορίζεται η ανώτερη διεύθυνση της μνήμης. Pushbutton: Διακόπτης πιέσεως για την αποστολή στιγμιαίων πληροφοριών στο FPGA. Όταν ο διακόπτης είναι πιεσμένος, χαμηλή τάση εφαρμόζεται στο αντίστοιχο pin του FPGA. Parallel Port: Η παράλληλη θύρα αποτελεί την κύρια δίοδο επικοινωνίας της πλακέτας με το PC. Mέσω αυτής μεταφέρονται δεδομένα καθώς και τα bits προγραμματισμού του FPGA για την υλοποίηση των ψηφιακών κυκλωμάτων (bitstreams). PS/2 Port: Είσοδος PS/2 για την σύνδεση πληκτρολογίου ή ποντικιού VGA Port: Θύρα VGA για σύνδεση με VGA monitor. Η πλακέτα XSA-50 μπορεί να συνδεθεί με μία πλακέτα επέκτασης, την XST-2.x (XSTend) του σχήματος που ακολουθεί. 32

33 Η πλακέτα XST 2.x είναι εφοδιασμένη με: USB 1.1: Επιτρέπει τη σύνδεση ενός H/Y με την πλακέτα XSTend μέσω ενός καλωδίου USB (είσοδος J5). RS-232: Επιτρέπει τη σύνδεση της πλακέτας μέσω ενός 9-pin RS-232 καλωδίου με τον H/Y. Stereo Input: Μία έξοδος ήχου μπορεί να συνδεθεί στην είσοδο J1 για την επεξεργασία του από κατάλληλο ψηφιακό κύκλωμα. Stereo Output: Μέσω της εξόδου J2 μπορεί να σταλεί ήχος σε ζεύγος (stereo). IDE: Μια διεπαφή IDE επιτρέπει στην XSA-50 να αποθηκεύει και να διαβάζει δεδομένα σε σκληρό δίσκο. Τροφοδοσία της πλακέτας XSA-50 και XST 2.x Τροφοδοσία μπορεί να εφαρμοσθεί στην πλακέτα XSA-50 και στην XST 2.x με τους ακόλουθους τρόπους. 33

34 Άμεσα στην XSA-50 με το τροφοδοτικό των 9V DC Με το τροφοδοτικό των 9V DC στην πλακέτα XSTend 34

35 Μέσω ενός συνήθους τροφοδοτικού ATX PC στην πλακέτα XSTend (υποδοχή J6) Με διπλή τροφοδοσία 5V / 3.3V στις εισόδους της XST 2.x Έλεγχος καλής λειτουργίας Για να ελέγξετε αν λειτουργεί σωστά η XSA-50 μετά τη σύνδεση της μέσω του παράλληλου καλωδίου με το PC και τη τροφοδοσία της με 9V DC, εκτελέστε την εφαρμογή GXTEST. Στο παράθυρο που θα εμφανισθεί επιλέξτε την XSA-50 σαν Board Type και την LPT1 σαν θύρα εισόδου. Στη συνέχεια πιέστε το πλήκτρο TEST για να αρχίσει η διαδικασία ελέγχου. Η εφαρμογή GXSTEST θα ρυθμίσει το FPGA για την διαδικασία ελέγχου. Αν αυτή είναι επιτυχής, θα εμφανισθεί η ένδειξη O στο LED της πλακέτας και η εφαρμογή θα σας ενημερώσει για την επιτυχία του ελέγχου. Σε αντίθετη περίπτωση ο χαρακτήρας Ε θα 35

36 εμφανισθεί στο LED της πλακέτας. Ρύθμιση της συχνότητας του ταλαντωτή Η πλακέτα XSA-50 είναι εφοδιασμένη με ένα κύκλωμα παραγωγής συχνότητας 100 ΜΗz (ταλαντωτής - Dallas Semiconductor DS1075Z-100). Η κύρια αυτή συχνότητα μπορεί να διαιρεθεί με τους παράγοντες 1, 2,... μέχρι το 2052 παρέχοντας τις αντίστοιχες συχνότητες του ρολογιού. Η συχνότητα αυτή αποστέλλεται στα υπόλοιπα μέρη της πλακέτας σαν σήμα ρολογιού. Η επιλογή του κατάλληλου διαιρέτη της βασικής συχνότητας γίνεται μέσω της εφαρμογής GXSSETCLK. Με την εκτέλεση της εμφανίζεται ένα παράθυρο όπου μπορείτε να επιλέξετε το τύπο της πλακέτας (XSA-50), τη θύρα επικοινωνίας με τον Η/Υ και το διαιρέτη της βασικής συχνότητας (από 1 έως 2052). Πιέζοντας το πλήκτρο SET και ακολουθώντας τις οδηγίες που θα εμφανισθούν από την εφαρμογή GXSSETCLK για την τροφοδοσία και την θέση των βραχυκυκλωτήρων (jumpers) γίνεται ο επαναπρογραμματισμός της συχνότητας. Παράλληλη θύρα Η παράλληλη θύρα είναι η κύρια μονάδα διασύνδεσης της XSA-50. Η γραμμή C0 (control line) συνδέεται απευθείας με τον ταλαντωτή DS1075 και χρησιμοποιείται για τη ρύθμιση του διαιρέτη της συχνότητας όπως αναφέρθηκε νωρίτερα. Η γραμμή S6 συνδέεται απευθείας στο FPGA και χρησιμοποιείται σαν δίαυλος επικοινωνίας από το FPGA προς το PC. Τα υπόλοιπα 15 pins χρησιμοποιούνται μέσω του CPLD ως εξής: Οι γραμμές επικοινωνίας (control lines) C1-C3 συνδέονται στα JTAG pins μέσω των οποίων γίνεται ο προγραμματισμός του CPLD. Πληροφορίες από το CPLD επιστρέφουν στον Η/Υ μέσω της γραμμής S7 (status line). Οι οκτώ γραμμές δεδομένων, D0-D7, και οι υπόλοιπες γραμμές κατάστασης, S3-S5, συνδέονται σε pins γενικής χρήσης του CPLD. To CPLD μπορεί να προγραμματιστεί (π.χ. με 36

37 το αρχείο dwnldpar.svf) ώστε λειτουργεί σαν μονάδα διασύνδεσης μεταξύ της παράλληλης θύρας και του FPGA. Ρυθμίσεις της εφαρμογής ISE 8.1 για χρήση με την πλακέτα XSA- 50 Οι παράμετροι της πλακέτας XSA-50 που θα πρέπει να δοθούν στο Xilinx ISE 8.1 κατά το σχεδιασμό των ψηφιακών κυκλωμάτων είναι: Device Family Spartan2 Device xc2s50 Package tq144 Speed -5 LEDs S6 S5 S2 S3 S0 S4 S1 DP Κατά τη διάρκεια των εργαστηρίων θα χρησιμοποιήσουμε τα LED s της XSA-50 για την παρουσίαση αποτελεσμάτων. Οι αναθέσεις των pins που αφορούν το κάθε τμήμα του LED δίδονται στον ακόλουθο πίνακα. LED Decoder Output XSA-50 S0 S1 S2 S3 S4 S5 S6 DP P67 P39 P62 P60 P46 P57 P49 P44 37

38 Επικοινωνία μέσω της παράλληλης θύρας Στον ακόλουθο πίνακα δίνεται η αντιστοιχία των pins με τα bits της παράλληλης θύρας (εφαρμογή GXSPort): Port Bit D0 D1 D2 D3 D4 D5 D6 D7 Pin Assignment P50 P48 P42 P47 P65 P51 P58 P43 Το D7 (P43) δεν πρέπει να το πειράζετε γιατί χάνεται ο προγραμματισμός του FPGA. Clock I/O Signal XSA-50 clk P88 PushButton I/O Signal PushButton XSA-50 P93 Dip-Switches DIP Switch pins 1 P54 2 P64 3 P63 4 P56 38

39 ΠΑΡΑΡΤΗΜΑ Β Ροή Σχεδίασης και VHDL Ροή Σχεδίασης Πριν περάσουμε σε περιγραφή της γλώσσας VHDL είναι χρήσιμο να δούμε το περιβάλλον και τη ροή της σχεδίασης. Τα βήματα μιας σχεδίασης βασισμένης σε VHDL μπορούν να ομαδοποιηθούν σε front-end και back-end. Σχεδίαση Αρχικά ψηφιακά κυκλώματα μπορούν να σχεδιασθούν με το κατάλληλο λογισμικό. Μεγαλύτερα κυκλώματα μπορούν να σχεδιασθούν ιεραρχικά από μικρότερα κυκλώματα (δομικές μονάδες). Λεπτομέρειες της σχεδίασης μπορούν να συμπληρωθούν αργότερα χρησιμοποιώντας τη γλώσσα VHDL (text based). Συγγραφή Στο επόμενο βήμα γράφεται ο κώδικας VHDL που περιγράφει επακριβώς τα δομικά στοιχεία, τον τρόπο αλληλεπίδρασης μεταξύ τους και λεπτομέρειες της εσωτερικής τους δομής. Compilation Από τη στιγμή που έχει ολοκληρωθεί η συγγραφή του κώδικα, αυτός πρέπει να περάσει από τη φάση της συμβολομετάφρασης (compilation). Ένας VHDL compiler αναλύει τον κώδικα για συντακτικά λάθη και ελέγχει τη συμβατότητά του με τμήματα του κώδικα από τον οποίο εξαρτάται. Επίσης, στη φάση αυτή δημιουργούνται και οι πληροφορίες που είναι απαραίτητες για τη φάση της προσομοίωσης του κυκλώματος. Προσομοίωση Στη φάση αυτή, με τη βοήθεια ενός εξομοιωτή της VHDL, ορίζονται διάφορες τιμές για τις εισόδους του κυκλώματος και προσδιορίζονται οι τιμές των εξόδων, χωρίς να κατασκευαστεί το φυσικό κύκλωμα. Για μικρά κυκλώματα είναι αρκετό να δοθούν διάφορες τιμές εισόδου και να παρατηρηθεί η έξοδος χειροκίνητα. Σε μεγάλα όμως κυκλώματα, η VHDL παρέχει τη δυνατότητα δημιουργίας ενός test-bench, που θέτει αυτόματα διάφορες τιμές στις εισόδους και τις συγκρίνει με την αναμενόμενη τιμή εξόδου. Verification Η διαδικασία της προσομοίωσης είναι μέρος μιας ευρύτερης διαδικασίας που λέγεται verification και έχει σαν σκοπό να ελέγξει διεξοδικά την ορθή λειτουργία του κυκλώματος. Μεγάλο μέρος της προσπάθειας καταβάλλεται στο καθορισμό σεναρίων που ελέγχουν το κύκλωμα σε μεγάλο εύρος λογικών συνθηκών. Η διαδικασία αυτή μπορεί να διακριθεί σε δύο μέρη, τo Functional Verification και τo Timing Verification. Functional Verification. Κατά το functional verification, η λειτουργία του κυκλώματος ελέγχεται ανεξάρτητα από το χρόνο. Τόσο οι καθυστερήσεις στις πύλες όσο και όλες οι υπόλοιπες παράμετροι 39

40 χρόνου θεωρούνται μηδέν. Timing Verification Στο δεύτερο μέρος, το timing verification, ελέγχεται η λειτουργία του κυκλώματος λαμβάνοντας υπόψη την αναμενόμενη χρονική καθυστέρηση των πυλών, καθώς και τις χρονικές απαιτήσεις ακολουθιακών στοιχείων όπως τα flip-flops. Είναι σύνηθες να ολοκληρώνεται η διαδικασία του functional simulation, προτού αρχίσουν τα βήματα που αναφέρονται σαν back-end. Όμως η ικανότητα να πραγματοποιήσουμε με ακρίβεια timing simulation στο σημείο αυτό είναι περιορισμένη, μια και το αποτέλεσμα είναι ισχυρά εξαρτώμενο από τις επόμενες διαδικασίες της Σύνθεσης (synthesis) και της Προσαρμογής (Fitting). Σύνθεση (Synthesis) Κατά τη διάρκεια της σύνθεσης, η VHDL περιγραφή του κυκλώματος μεταφράζεται σε ένα πλήθος από δομικά στοιχεία και συνδέσεις (netlist), τα οποία μπορούν να χρησιμοποιηθούν ή να κατασκευαστούν στην τεχνολογία για την οποία προορίζεται το κύκλωμα. Προσαρμογή (Fitting, Place & Route) Στη διαδικασία αυτή, το κατάλληλο λογισμικό προσαρμόζει τα δομικά στοιχεία που δημιουργήθηκαν στο προηγούμενο βήμα στους διαθέσιμους πόρους της συσκευής ή της τεχνολογίας για την οποία προορίζεται το κύκλωμα. Ο σχεδιαστής στο βήμα αυτό μπορεί να εισάγει περιορισμούς τόσο για την τοποθέτηση των δομικών στοιχείων όσο και για τα pins εισόδου και εξόδου του κυκλώματος. Το τελευταίο βήμα είναι το timing verification του προσαρμοσμένου κυκλώματος, όπου μπορούν να ληφθούν υπόψη οι χρονικοί περιορισμοί που εισάγουν οι πύλες, το μήκος των καλωδίων, το fan-out του κυκλώματος κτλ. Σε αυτό το βήμα ελέγχονται τα ίδια σενάρια με την περίπτωση του functional verification, γνωρίζοντας όμως με ακρίβεια το τρόπο με τον οποίο θα δομηθεί το κύκλωμα. Δομή προγράμματος VHDL H VHDL είναι μια γλώσσα που δημιουργήθηκε έχοντας υπόψη τις αρχές του δομημένου προγραμματισμού. Στη VHDL ο ορισμός των εισόδων και των εξόδων ενός κυκλώματος διαχωρίζεται από την εσωτερική του δομή. Συγκεκριμένα, με τη δήλωση entity ορίζονται οι είσοδοι και έξοδοι μιας αυτοτελούς μονάδας (module), ενώ με τη δήλωση architecture περιγράφεται η εσωτερική δομή και λειτουργία της αυτοτελούς μονάδας. 40

41 Στο αρχείο μίας VHDL περιγραφής, η δήλωση entity και architecture είναι διαχωρισμένες όπως στο παραπάνω σχήμα. Ακολουθεί ένα παράδειγμα μίας περιγραφής σε γλώσσα VHDL: entity Inhibit is -- also known as 'BUT-NOT' port (X,Y: in BIT; --as in 'X but not Y' Z: out BIT); --(see [Klir, 1972]) end Inhibit; architecture Inhibit_arch of Inhibit is begin Z <= '1' when X='1' and Y='0' else '0'; end Inhibit_arch; Όπως σε κάθε γλώσσα, έτσι και στη VHDL υπάρχει μια σειρά από δεσμευμένες λέξεις. Στο ανωτέρω πρόγραμμα τέτοιες είναι οι entity, port, is, in, out, end, architecture, begin, when, else και not. Με τη δήλωση entity ορίζεται το όνομα της αυτοτελούς μονάδας, καθώς και οι είσοδοι και έξοδοι της (χρησιμοποιώντας τη δεσμευμένη λέξη port). Τα X, Y, Z αποτελούν τα σήματα εισόδου/ εξόδου στη μονάδα. Η κατεύθυνσή τους προσδιορίζεται με τη χρήση των λεκτικών in, out και inout. Ορίζεται επίσης και το είδος του σήματος π.χ. bit, real, integer, Boolean κτλ. Με τη δήλωση architecture ορίζεται η εσωτερική δομή της μονάδας. Τα σήματα (εισόδου & εξόδου) πηγάζουν από τη δήλωση entity που έχει προηγηθεί. Το architecture μπορεί να περιλαμβάνει, επίσης, σήματα και δηλώσεις που είναι τοπικά (local) κατ αναλογία με τις γνωστές γλώσσες υψηλού επιπέδου. 41

42 Σε αντιστοιχία με τις γλώσσες υψηλού επιπέδου, μια VHDL function, δέχεται ένα σύνολο από ορίσματα και επιστρέφει ένα αποτέλεσμα. Η δομή μιας συνάρτησης (function) VHDL είναι ως εξής: function function-name ( signal-names : signal-type; signal-names : signal-type;... signal-names : signal-type ) return return-type is type declarations constant declarations function definitions procedure definitions begin sequential-statement... sequential-statement end function-name; Μια VHDL procedure (ρουτίνα) είναι παρόμοια με τη συνάρτηση (function) με τη διαφορά ότι δεν επιστρέφει κάποιο αποτέλεσμα. Μια ρουτίνα (procedure) δέχεται ορίσματα τύπου out ή inout. Με τον τρόπο αυτό γίνεται εφικτό να επιστρέψει κάποιο αποτέλεσμα. Libraries and Packages Μια βιβλιοθήκη (library) VHDL αποτελεί το χώρο όπου ο VHDL compiler αποθηκεύει πληροφορίες για μια σχεδίαση ενός project, συμπεριλαμβάνοντας και ενδιάμεσα αρχεία που χρησιμοποιούνται κατά την ανάλυση, προσομοίωση και σύνθεση του κυκλώματος. Για την τρέχουσα σχεδίαση σε VHDL ο compiler δημιουργεί αυτόματα και χρησιμοποιεί στη συνέχεια τη βιβλιοθήκη που ονομάζεται work. Η βιβλιοθήκη work (συνήθως ένας υποκατάλογος στο κατάλογο του project) δεν περιλαμβάνει όλες τις πληροφορίες που είναι απαραίτητες για ένα συγκεκριμένο project. Ακόμη και πολύ μικρά κυκλώματα είναι δυνατό να χρησιμοποιούν ορισμούς από άλλες βιβλιοθήκες, όπως για παράδειγμα τη βιβλιοθήκη της IEEE. Για να συμπεριληφθεί η βιβλιοθήκη αυτή στον κώδικα VHDL απαιτείται η δήλωση: library ieee; H δήλωση library work; υπονοείται και δεν χρειάζεται να συμπεριληφθεί στην αρχή κάθε αρχείου VHDL. Σε μια βιβλιοθήκη περιλαμβάνονται αυτοτελείς μονάδες (entities & architectures), όχι όμως και ορισμοί μεταβλητών, τύπων σημάτων κτλ. Τέτοιες πληροφορίες αποθηκεύονται σε VHDL packages (πακέτα). Η πρόσβαση στους ορισμούς ενός package γίνεται δυνατή με τη χρήση του λεκτικού use. Για παράδειγμα, για να χρησιμοποιηθούν όλοι οι ορισμοί του πακέτου IEEE standard logic 1164 απαιτείται η δήλωση: use ieee.std_logic_1164.all; 42

43 Processes H δήλωση process στη VHDL είναι ο κυριότερος τρόπος περιγραφής ακολουθιακών κυκλωμάτων (π.χ. μνήμης, registers). Η βασική δομή μίας process είναι η ακόλουθη: architecture arch_name of end_name is begin process_name: process(sensitivity_list) local declaration; local declaration;. begin sequential statement; sequential statement; end process; end arch_name; H sensitivity_list είναι προαιρετική και δηλώνει τα σήματα στα οποία όταν ανιχνευθεί μια αλλαγή θα εκτελεσθεί η process. Καθίσταται απαραίτητη στις περιπτώσεις όπου δεν υπάρχουν εντολές wait στην process για να αναστείλουν την εκτέλεση της. Ένα flip-flop είναι ένα πολύ καλό παράδειγμα που περιγράφεται με μια process. Παραμένει αδρανές χωρίς να αλλάζει κατάσταση μέχρι να συμβεί κάποιο σημαντικό γεγονός (π.χ. αλλαγή του ρολογιού ή κάποιο γεγονός reset) το οποίο μπορεί να το οδηγήσει σε άλλη κατάσταση. Στο παράδειγμα που ακολουθεί, παρουσιάζεται η λειτουργία μίας process η οποία περιγράφει έναν register δύο λειτουργιών (παράλληλη φόρτωση όταν Load = '1' και αριστερή ολίσθηση όταν Load = '0') με ασύγχρονο reset: reg: process(rst, Clk) variable Qreg: std_logic_vector(0 to 7); begin if Rst= 1 then --async reset Qreg := ; elseif (Clk = 1 and Clk event) then if (Load = 1 ) then Qreg := Data; else Qreg := Qreg(1 to 7 ) & Qreg(0); end if; end if; Q <=Qreg; end process; Τα σήματα Rst και Clk είναι τα μόνα που μπορούν να ενεργοποιήσουν την process. Αν δεν υπάρξει κανένα γεγονός σε αυτά, τότε η process βρίσκεται σε κατάσταση αναμονής. 43

44 Αν υπάρξει κάποιο γεγονός στην είσοδο Rst που τη φέρει στη κατάσταση 1, η πρώτη δήλωση if θα εκτελεστεί και η μεταβλητή Qreg θα λάβει τη τιμή Αν συμβεί κάποιο γεγονός στο σήμα Clk, τότε και πάλι η διεργασία θα εκτελεσθεί. Αν το Rst έχει τη τιμή 1, θα εκτελεσθεί το πρώτο if όπως και νωρίτερα. Αν όμως το Rst δεν έχει τη τιμή 1 η έκφραση (Clk = 1 and Clk event) θα επαληθευθεί. Για να ανιχνευθεί η μεταβολή από τη θέση 0 στη θέση 1 αρκεί η δήλωση Clk = 1. Όμως αν η process εκτελέστηκε εξαιτίας κάποιου γεγονότος στο Rst, π.χ. την αλλαγή της τιμής του από 1 σε 0, δεν επιθυμούμε να εκτελεσθεί το μέρος του κώδικα που αφορά γεγονός στο Clk. Για να το διασφαλίσουμε αυτό έχουμε προσθέσει και τη δήλωση Clk event. Σήματα και Μεταβλητές Δύο είναι οι κύριοι τύποι των αντικειμένων που συναντάμε στην VHDL για τη μεταφορά δεδομένων: σήματα (signals) και μεταβλητές (variables). Συνήθως, για την περιγραφή των διαφόρων κυκλωμάτων χρησιμοποιούμε τα σήματα. Ανάλογα με την περιγραφή του κυκλώματος, ένα σήμα μπορεί να αντιστοιχεί σε κάποιο καλώδιο ή σε κάποιο στοιχείο αποθήκευσης πληροφορίας (flip-flop). 44

ΠΑΡΑΡΤΗΜΑ Β. Verification

ΠΑΡΑΡΤΗΜΑ Β. Verification ΠΑΡΑΡΤΗΜΑ Β Ροή Σχεδίασης και VHDL Ροή Σχεδίασης Πριν περάσουµε σε περιγραφή της γλώσσας VHDL είναι χρήσιµο να δούµε το περιβάλλον και τη ροή της σχεδίασης. Τα βήµατα µιας σχεδίασης βασισµένης σε VHDL

Διαβάστε περισσότερα

VHDL Εισαγωγικές έννοιες

VHDL Εισαγωγικές έννοιες VHDL Εισαγωγικές έννοιες ρ. Κ. Καραφασούλης ckaraf@aegean.gr Σχεδίαση Αρχικά ψηφιακά κυκλώµατα µπορούν να σχεδιασθούν µε το κατάλληλο λογισµικό. Μεγαλύτερα κυκλώµατα µπορούν να σχεδιασθούν ιεραρχικά από

Διαβάστε περισσότερα

ΠΑΝΕΠΙΣΤΗΜΙΟ ΑΙΓΑΙΟΥ ΣΧΟΛΗ ΘΕΤΙΚΩΝ ΕΠΙΣΤΗΜΩΝ ΤΜΗΜΑ ΜΗΧΑΝΙΚΩΝ ΠΛΗΡΟΦΟΡΙΑΚΩΝ ΚΑΙ ΕΠΙΚΟΙΝΩΝΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Εργαστηριακές Ασκήσεις

ΠΑΝΕΠΙΣΤΗΜΙΟ ΑΙΓΑΙΟΥ ΣΧΟΛΗ ΘΕΤΙΚΩΝ ΕΠΙΣΤΗΜΩΝ ΤΜΗΜΑ ΜΗΧΑΝΙΚΩΝ ΠΛΗΡΟΦΟΡΙΑΚΩΝ ΚΑΙ ΕΠΙΚΟΙΝΩΝΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Εργαστηριακές Ασκήσεις ΠΑΝΕΠΙΣΤΗΜΙΟ ΑΙΓΑΙΟΥ ΣΧΟΛΗ ΘΕΤΙΚΩΝ ΕΠΙΣΤΗΜΩΝ ΤΜΗΜΑ ΜΗΧΑΝΙΚΩΝ ΠΛΗΡΟΦΟΡΙΑΚΩΝ ΚΑΙ ΕΠΙΚΟΙΝΩΝΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Λογική Σχεδίαση Εργαστηριακές Ασκήσεις Οκτώβριος 2008 Περιεχόµενα Άσκηση 1: Εισαγωγικό Εργαστήριο...

Διαβάστε περισσότερα

Τεύχος Εργαστηριακών Ασκήσεων Έκδοση 1η

Τεύχος Εργαστηριακών Ασκήσεων Έκδοση 1η ΠΑΝΕΠΙΣΤΗΜΙΟ ΑΙΓΑΙΟΥ ΣΧΟΛΗ ΘΕΤΙΚΩΝ ΕΠΙΣΤΗΜΩΝ ΤΜΗΜΑ ΜΗΧΑΝΙΚΩΝ ΠΛΗΡΟΦΟΡΙΑΚΩΝ ΚΑΙ ΕΠΙΚΟΙΝΩΝΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Ψηφιακή Σχεδίαση Τεύχος Εργαστηριακών Ασκήσεων Έκδοση 1η ρ. Κωνσταντίνος Καραφασούλης ckaraf@aegean.gr

Διαβάστε περισσότερα

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Ακολουθιακός Κώδικας

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Ακολουθιακός Κώδικας «Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Ακολουθιακός Κώδικας Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής ΤΕ E-mail: pkitsos@teimes.gr

Διαβάστε περισσότερα

Κυκλωμάτων» Χειμερινό εξάμηνο

Κυκλωμάτων» Χειμερινό εξάμηνο «Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 VHDL, Χαρακτηριστικά και τρόποι περιγραφής Δρ. Παρασκευάς Κίτσος Επίκουρος Καθηγητής Τμήμα Μηχανικών Πληροφορικής ΤΕ http://diceslab.cied.teiwest.gr

Διαβάστε περισσότερα

Εισαγωγή στη VHDL Υλοποίηση στο Quartus

Εισαγωγή στη VHDL Υλοποίηση στο Quartus ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων Εισαγωγή στη VHDL Υλοποίηση στο Quartus Διδάσκοντες: Δρ. Γιώργος Ζάγγουλος και Δρ. Παναγιώτα Μ. Δημοσθένους Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών

Διαβάστε περισσότερα

Εργαστήριο Αρχιτεκτονικής Υπολογιστών Ι. Εισαγωγή στη VHDL

Εργαστήριο Αρχιτεκτονικής Υπολογιστών Ι. Εισαγωγή στη VHDL Εργαστήριο Αρχιτεκτονικής Υπολογιστών Ι Εισαγωγή στη VHDL Εισαγωγή Very High Speed Integrated Circuits Hardware Description Language ιαφορές από γλώσσες προγραμματισμού: παράλληλη εκτέλεση εντολών προσδιορισμός

Διαβάστε περισσότερα

Ενσωματωμένα Συστήματα

Ενσωματωμένα Συστήματα Ενσωματωμένα Συστήματα Ενότητα: ΕΡΓΑΣΤΗΡΙΑΚΗ ΑΣΚΗΣΗ Νο 13 Δρ. Μηνάς Δασυγένης mdasyg@ieee.org Τμήμα Μηχανικών Πληροφορικής και Τηλεπικοινωνιών Εργαστήριο Ψηφιακών Συστημάτων και Αρχιτεκτονικής Υπολογιστών

Διαβάστε περισσότερα

ΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. Καταχωρητές 1

ΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. Καταχωρητές 1 ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων Καταχωρητές Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών Περίληψη Καταχωρητές Παράλληλης Φόρτωσης Καταχωρητές

Διαβάστε περισσότερα

VHDL Introduction. Subtitle

VHDL Introduction. Subtitle VHDL Introduction Subtitle Getting Started VHDL means Very Hard Difficult Language That s a lie!!! τα αρχικά VHDL είναι συντομογραφία του VHSIC Hardware Description Language, ενώ το VHSIC αντιπροσωπεύει

Διαβάστε περισσότερα

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Μηχανές Πεπερασμένων Καταστάσεων

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Μηχανές Πεπερασμένων Καταστάσεων «Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Μηχανές Πεπερασμένων Καταστάσεων Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής ΤΕ

Διαβάστε περισσότερα

26-Nov-09. ΗΜΥ 210: Λογικός Σχεδιασμός, Χειμερινό Εξάμηνο Καταχωρητές 1. Διδάσκουσα: Μαρία Κ. Μιχαήλ

26-Nov-09. ΗΜΥ 210: Λογικός Σχεδιασμός, Χειμερινό Εξάμηνο Καταχωρητές 1. Διδάσκουσα: Μαρία Κ. Μιχαήλ ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων Χειμερινό Εξάμηνο 2009 Καταχωρητές Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών Περίληψη Καταχωρητές Παράλληλης

Διαβάστε περισσότερα

ΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. VHDL για Ακολουθιακά Κυκλώματα 1

ΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. VHDL για Ακολουθιακά Κυκλώματα 1 ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων VHDL για Σχεδιασμό Ακολουθιακών Κυκλωμάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Περίληψη VHDL Processes Εντολές If-Then Then-Else και CASE Περιγραφή Flip-Flop Flop με VHDL

Διαβάστε περισσότερα

Εργαστηριακή Άσκηση 4: Ιεραρχική σχεδίαση και προσχεδιασμένοι πυρήνες

Εργαστηριακή Άσκηση 4: Ιεραρχική σχεδίαση και προσχεδιασμένοι πυρήνες Εργαστηριακή Άσκηση 4: Ιεραρχική σχεδίαση και προσχεδιασμένοι πυρήνες Στην 4 η εργαστηριακή άσκηση θα ασχοληθούμε με την ιεραρχική σχεδίαση. Συγκεκριμένα θα μάθουμε να σχεδιάζουμε απλές οντότητες τις οποίες

Διαβάστε περισσότερα

1 Περίληψη Η εργασία έγινε στα πλαίσια του μαθήματος των Ψηφιακών Ηλεκτρονικών Συστημάτων με σκοπό αρχικά την εκμάθηση της γλώσσας VHDL (Very High Spe

1 Περίληψη Η εργασία έγινε στα πλαίσια του μαθήματος των Ψηφιακών Ηλεκτρονικών Συστημάτων με σκοπό αρχικά την εκμάθηση της γλώσσας VHDL (Very High Spe Εργασία στα Ψηφιακά Ηλεκτρονικά Συστήματα 2013-2014 Θέμα: Κατασκευή και Ανάλυση Μετρητή 4-bit και Πλήρους Αθροιστή σε περιβάλλον VHDL Ονοματεπώνυμο: Αλέξανδρος Γεώργιος Μουντογιαννάκης Σχολή: Τμήμα Επιστήμης

Διαβάστε περισσότερα

Εισαγωγή στη σχεδιαστική ροή της Xilinx

Εισαγωγή στη σχεδιαστική ροή της Xilinx Πανεπιστήμιο Κρήτης, Τμήμα Επιστήμης Υπολογιστών HY220 Εργαστήριο Ψηφιακών Κυκλωμάτων Χειμερινό Εξάμηνο 2014-2015 Εισαγωγή στη σχεδιαστική ροή της Xilinx ISE Design Suite 14.7 Στόχοι.. 1. Δημιουργία project

Διαβάστε περισσότερα

Behavioral & Mixed VHDL Architectures Finite State Machines in VHDL

Behavioral & Mixed VHDL Architectures Finite State Machines in VHDL ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων Behavioral & Mixed VHDL Architectures Finite State Machines in VHDL Διδάσκoντες: Δρ. Γιώργος Ζάγγουλοςκαι Δρ. Παναγιώτα Δημοσθένους Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων

Διαβάστε περισσότερα

ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Χειµερινό Εξάµηνο 2016 Συµπληρωµατική ΔΙΑΛΕΞΗ 14: Περιγραφή Ακολουθιακών Κυκλωµάτων στη VHDL

ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Χειµερινό Εξάµηνο 2016 Συµπληρωµατική ΔΙΑΛΕΞΗ 14: Περιγραφή Ακολουθιακών Κυκλωµάτων στη VHDL ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Χειµερινό Εξάµηνο 2016 Συµπληρωµατική ΔΙΑΛΕΞΗ 14: Περιγραφή Ακολουθιακών Κυκλωµάτων στη VHDL ΧΑΡΗΣ ΘΕΟΧΑΡΙΔΗΣ Επίκουρος Καθηγητής, ΗΜΜΥ (ttheocharides@ucy.ac.cy)

Διαβάστε περισσότερα

ΑΣΚΗΣΗ 2: Σχεδίαση και προσομοίωση κυκλωμάτων καταχωρητών και μετρητών

ΑΣΚΗΣΗ 2: Σχεδίαση και προσομοίωση κυκλωμάτων καταχωρητών και μετρητών ΑΣΚΗΣΗ 2: Σχεδίαση και προσομοίωση κυκλωμάτων καταχωρητών και μετρητών Θέμα Β.1: Απλός καταχωρητής 1 bit (D Flip-Flop) preset D D Q Q clk clear Σχήμα 2.1: D Flip-Flop με εισόδους preset και clear Με τη

Διαβάστε περισσότερα

VHDL για Σχεδιασµό Ακολουθιακών Κυκλωµάτων

VHDL για Σχεδιασµό Ακολουθιακών Κυκλωµάτων VHDL για Σχεδιασµό Ακολουθιακών Κυκλωµάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήµιο Κύπρου Τµήµα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών n VHDL Processes Περίληψη n Εντολές If-Then-Else και CASE

Διαβάστε περισσότερα

Σχεδίαση Ψηφιακών Συστημάτων

Σχεδίαση Ψηφιακών Συστημάτων ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Σχεδίαση Ψηφιακών Συστημάτων Ενότητα 2: Βασικές Μονάδες Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε. Άδειες

Διαβάστε περισσότερα

Εισαγωγή στη Verilog με το ISE

Εισαγωγή στη Verilog με το ISE Εισαγωγή στη Verilog με το ISE Πατάμε new project Δίνουμε όνομα και κατάλογο όπου θα αποθηκευτεί το project. Next όπου επιλέγουμε chip και preferred language βάζουμε Verilog Next και στο Create new source

Διαβάστε περισσότερα

Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL. Γενικά χαρακτηριστικά, σύνταξη και τύποι. Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 1 -

Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL. Γενικά χαρακτηριστικά, σύνταξη και τύποι. Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 1 - Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL Γενικά χαρακτηριστικά, σύνταξη και τύποι Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 1 - Περίγραµµα διάλεξης Τι είναι η VHDL? Πλεονεκτήµατα της VHDL στη σχεδίαση κυκλωµάτων

Διαβάστε περισσότερα

ΕΙΣΑΓΩΓΙΚΟ ΕΓΧΕΙΡΙ ΙΟ ΓΙΑ ΣΧΕ ΙΑΣΜΟ ΜΕ ΧΡΗΣΗ ΤΗΣ ΓΛΩΣΣΑΣ VHDL

ΕΙΣΑΓΩΓΙΚΟ ΕΓΧΕΙΡΙ ΙΟ ΓΙΑ ΣΧΕ ΙΑΣΜΟ ΜΕ ΧΡΗΣΗ ΤΗΣ ΓΛΩΣΣΑΣ VHDL ΕΙΣΑΓΩΓΙΚΟ ΕΓΧΕΙΡΙ ΙΟ ΓΙΑ ΣΧΕ ΙΑΣΜΟ ΜΕ ΧΡΗΣΗ ΤΗΣ ΓΛΩΣΣΑΣ VHDL Προετοιµασία: Παπαδόπουλος Γιώργος Σούρδης Γιάννης Για το µάθηµα Οργάνωσης Υπολογιστών (ΑΡΥ301), 2002 ΕΙΣΑΓΩΓΗ ΣΤΗ STRUCTURAL VHDL Η VHDL είναι

Διαβάστε περισσότερα

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα. Σχεδίαση Ψηφιακών Συστημάτων. Ενότητα: ΚΑΤΑΧΩΡΗΤΕΣ - ΑΠΑΡΙΘΜΗΤΕΣ

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα. Σχεδίαση Ψηφιακών Συστημάτων. Ενότητα: ΚΑΤΑΧΩΡΗΤΕΣ - ΑΠΑΡΙΘΜΗΤΕΣ ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα ᄃ Σχεδίαση Ψηφιακών Συστημάτων Ενότητα: ΚΑΤΑΧΩΡΗΤΕΣ - ΑΠΑΡΙΘΜΗΤΕΣ Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών

Διαβάστε περισσότερα

Περίληψη. ΗΜΥ-210: Λογικός Σχεδιασµός Εαρινό Εξάµηνο Παράδειγµα: Καταχωρητής 2-bit. Καταχωρητής 4-bit. Μνήµη Καταχωρητών

Περίληψη. ΗΜΥ-210: Λογικός Σχεδιασµός Εαρινό Εξάµηνο Παράδειγµα: Καταχωρητής 2-bit. Καταχωρητής 4-bit. Μνήµη Καταχωρητών ΗΜΥ-210: Λογικός Σχεδιασµός Εαρινό Κεφάλαιο 7 i: Καταχωρητές Περίληψη Καταχωρητές Παράλληλης Φόρτωσης Καταχωρητές Ολίσθησης Σειριακή Φόρτωση Σειριακή Ολίσθηση Καταχωρητές Ολίσθησης Παράλληλης Φόρτωσης

Διαβάστε περισσότερα

Μοντέλα. χαρακτηριστικά χωρίς να συνοδεύεται από λεπτοµέρειες.

Μοντέλα. χαρακτηριστικά χωρίς να συνοδεύεται από λεπτοµέρειες. Γλώσσες Περιγραφής Μοντέλα Ένα µοντέλο ενός κυκλώµατος είναι µία αναπαράσταση που παρουσιάζει χαρακτηριστικά χωρίς να συνοδεύεται από λεπτοµέρειες. Τα τυπικά µοντέλα έχουν καλά ορισµένη σύνταξη. Τα αυτόµατα

Διαβάστε περισσότερα

Προσοµοίωση Συστηµάτων µε VHDL. (Peter Ashenden, The Students Guide to VHDL)

Προσοµοίωση Συστηµάτων µε VHDL. (Peter Ashenden, The Students Guide to VHDL) Προσοµοίωση Συστηµάτων µε VHDL (Peter Ashenden, The Students Guide to VHDL) Κώδικας VHDL Περιβάλλον Σχεδίασης Αναλυτής ιαχειριστής Βιβλιοθήκης Σχεδίασης Προσοµοιωτής Αντίστροφος Αναλυτής Βιβλιοθήκη Σχεδίασης

Διαβάστε περισσότερα

ΑΣΚΗΣΗ 1η ΤΟ ΠΕΡΙΒΑΛΛΟΝ ΣΧΕΔΙΑΣΗΣ QUARTUS II ΤΗΣ ALTERA

ΑΣΚΗΣΗ 1η ΤΟ ΠΕΡΙΒΑΛΛΟΝ ΣΧΕΔΙΑΣΗΣ QUARTUS II ΤΗΣ ALTERA ΑΣΚΗΣΗ 1η ΤΟ ΠΕΡΙΒΑΛΛΟΝ ΣΧΕΔΙΑΣΗΣ QUARTUS II ΤΗΣ ALTERA ΣΧΕΔΙΑΣΗ ΚΥΚΛΩΜΑΤΟΣ ΜΕ ΧΡΗΣΗ ΤΗΣ ΓΛΩΣΣΑΣ VHDL Η γλώσσα περιγραφής υλικού (harware description language) VHDL είναι μια γλώσσα με την οποία μπορεί

Διαβάστε περισσότερα

Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL. Βασικές εντολές και η περιγραφή συνδυαστικών κυκλωµάτων. Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 2 -

Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL. Βασικές εντολές και η περιγραφή συνδυαστικών κυκλωµάτων. Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 2 - Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL Βασικές εντολές και η περιγραφή συνδυαστικών κυκλωµάτων Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 2 - Περίγραµµα διάλεξης Υποκυκλώµατα Περιγραφή δοµής στη VHDL Βιβλιοθήκες

Διαβάστε περισσότερα

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Συντρέχων Κώδικας

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Συντρέχων Κώδικας «Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 216-217 Συντρέχων Κώδικας Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής ΤΕ E-mail: pkitsos@teimes.gr

Διαβάστε περισσότερα

Εργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος

Εργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος Εργαστήριο Οργάνωσης Η/Υ Δαδαλιάρης Αντώνιος dadaliaris@uth.gr Συνδυαστικό Κυκλωμα: Το κύκλωμα του οποίου οι έξοδοι εξαρτώνται αποκλειστικά από τις τρέχουσες εισόδους του. Ακολουθιακό Κύκλωμα: Το κύκλωμα

Διαβάστε περισσότερα

Σχεδιασμός Πλήρους Αθροιστή/Αφαιρέτη

Σχεδιασμός Πλήρους Αθροιστή/Αφαιρέτη ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΠΑΝΕΠΙΣΤΗΜΙΟ ΚΥΠΡOY ΗΜΥ 211-2010 Σχεδιασμός Πλήρους Αθροιστή/Αφαιρέτη ΕΡΓΑΣΤΗΡΙΟ ΥΛΙΚΟΥ 3 Μέρος Α (Ι-V, προηγούμενο εργαστήριο λογισμικού) Βεβαιωθείτε

Διαβάστε περισσότερα

Εισαγωγή Η VHDL υποστηρίζει τους εξής τρείς βασικούς και διαφορετικούς τρόπους περιγραφής

Εισαγωγή Η VHDL υποστηρίζει τους εξής τρείς βασικούς και διαφορετικούς τρόπους περιγραφής VHDL Εισαγωγή Η VHDL υποστηρίζει τους εξής τρείς βασικούς και διαφορετικούς τρόπους περιγραφής Structural (Δομική) Dataflow (Ροής δεδομένων) Behavioral (Συμπεριφοράς) Η VDHL χρησιμοποιείται για την περιγραφή

Διαβάστε περισσότερα

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Συναρτήσεις, Διαδικασίες και Δομές Ελέγχου Λειτουργίας Κυκλωμάτων (testbenches)

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Συναρτήσεις, Διαδικασίες και Δομές Ελέγχου Λειτουργίας Κυκλωμάτων (testbenches) «Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Συναρτήσεις, Διαδικασίες και Δομές Ελέγχου Λειτουργίας Κυκλωμάτων (testbenches) Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος

Διαβάστε περισσότερα

Structural VHDL. Structural VHDL

Structural VHDL. Structural VHDL Structural VHDL Παράδειγμα Multiplexer Component Component specification Port map command Unconnected outputs Unconnected inputs Generic map command Generate command Configuration Παράδειγμα 4-bit Adder

Διαβάστε περισσότερα

ΑΣΚΗΣΗ 2η ΥΛΟΠΟΙΗΣΗ ΑΠΟΚΩΔΙΚΟΠΟΙΗΤΗ ΟΘΟΝΗΣ 7 ΤΜΗΜΑΤΩΝ

ΑΣΚΗΣΗ 2η ΥΛΟΠΟΙΗΣΗ ΑΠΟΚΩΔΙΚΟΠΟΙΗΤΗ ΟΘΟΝΗΣ 7 ΤΜΗΜΑΤΩΝ ΑΣΚΗΣΗ 2η ΥΛΟΠΟΙΗΣΗ ΑΠΟΚΩΔΙΚΟΠΟΙΗΤΗ ΟΘΟΝΗΣ 7 ΤΜΗΜΑΤΩΝ Σκοπός της δεύτερης άσκησης είναι αφενός η επανάληψη απαραίτητων γνώσεων από την ύλη του προηγούμενου εξαμήνου και αφετέρου η άμεση εισαγωγή στην υλοποίηση

Διαβάστε περισσότερα

SIMATIC MANAGER SIMATIC MANAGER

SIMATIC MANAGER SIMATIC MANAGER 1 Προγραμματισμός του PLC. 1. Γενικά Μια προσεκτική ματιά σε μια εγκατάσταση που θέλουμε να αυτοματοποιήσουμε, μας δείχνει ότι αυτή αποτελείται από επιμέρους τμήματα τα οποία είναι συνδεδεμένα μεταξύ τους

Διαβάστε περισσότερα

ΑΣΚΗΣΗ 4 η ΕΙΣΑΓΩΓΗ ΣΤΗ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ ΜΕ ΧΡΗΣΗ Η/Υ (QUARTUS II ALTERA)

ΑΣΚΗΣΗ 4 η ΕΙΣΑΓΩΓΗ ΣΤΗ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ ΜΕ ΧΡΗΣΗ Η/Υ (QUARTUS II ALTERA) ΑΣΚΗΣΗ 4 η ΕΙΣΑΓΩΓΗ ΣΤΗ ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ ΜΕ ΧΡΗΣΗ Η/Υ (QUARTUS II ALTERA) ΣΧΕΔΙΑΣΗ ΚΥΚΛΩΜΑΤΟΣ ΜΕ ΧΡΗΣΗ ΣΧΗΜΑΤΙΚΟΥ ΔΙΑΓΡΑΜΜΑΤΟΣ Σκοπός της άσκησης είναι η εξοικείωση των σπουδαστών με το εργαλείο σχεδιασμού

Διαβάστε περισσότερα

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Πακέτα και Συστατικά Στοιχεία (Υποκυκλώματα)

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Πακέτα και Συστατικά Στοιχεία (Υποκυκλώματα) «Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Πακέτα και Συστατικά Στοιχεία (Υποκυκλώματα) Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής

Διαβάστε περισσότερα

Ενσωματωμένα Συστήματα

Ενσωματωμένα Συστήματα Ενσωματωμένα Συστήματα Ενότητα: ΕΡΓΑΣΤΗΡΙΑΚΗ ΑΣΚΗΣΗ Νο 12 Δρ. Μηνάς Δασυγένης mdasyg@ieee.org Τμήμα Μηχανικών Πληροφορικής και Τηλεπικοινωνιών Εργαστήριο Ψηφιακών Συστημάτων και Αρχιτεκτονικής Υπολογιστών

Διαβάστε περισσότερα

Σχεδίαση Ψηφιακών Συστημάτων

Σχεδίαση Ψηφιακών Συστημάτων ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Σχεδίαση Ψηφιακών Συστημάτων Ενότητα 4: Σχεδιασμός Σειριακού Αθροιστή Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών

Διαβάστε περισσότερα

ηµιουργία Αρχείου Πρότζεκτ (.qpf)

ηµιουργία Αρχείου Πρότζεκτ (.qpf) Εργαστήριο Ψηφιακών Συστηµάτων ΗΜΥ211 Εισαγωγή στο λογισµικό Quartus II v13 web edition 1 ηµιουργία Αρχείου Πρότζεκτ (.qpf) Με την εκκίνηση της εφαρµογής Quartus II v13.0 SP1 web edition, επιλέξτε File

Διαβάστε περισσότερα

ΗΜΥ211 Εργαστήριο Ψηφιακών Συστηµάτων

ΗΜΥ211 Εργαστήριο Ψηφιακών Συστηµάτων ΗΜΥ211 Εργαστήριο Ψηφιακών Συστηµάτων Πλήρης Αθροιστής, Αποκωδικοποιητής και Πολυπλέκτης ιδάσκων: ρ. Γιώργος Ζάγγουλος Πανεπιστήµιο Κύπρου Τµήµα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών Λύσεις

Διαβάστε περισσότερα

Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε.

Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε. ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Ενότητα 3: Καταχωρητές - Απαριθμητές Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε. Άδειες Χρήσης Το παρόν εκπαιδευτικό

Διαβάστε περισσότερα

ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωµάτων Τµήµα Επιστήµης Υπολογιστών Χειµερινό Εξάµηνο

ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωµάτων Τµήµα Επιστήµης Υπολογιστών Χειµερινό Εξάµηνο ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωµάτων Τµήµα Επιστήµης Υπολογιστών Χειµερινό Εξάµηνο 2006-2007 Εκφώνηση Εργαστηρίου Στο εργαστήριο του µαθήµατος σας ζητείται να σχεδιάσετε, να υλοποιήσετε και να επαληθεύσετε

Διαβάστε περισσότερα

Κεφάλαιο 4 Σύνδεση Μικροεπεξεργαστών και Μικροελεγκτών ΕΡΩΤΗΣΕΙΣ ΑΣΚΗΣΕΙΣ

Κεφάλαιο 4 Σύνδεση Μικροεπεξεργαστών και Μικροελεγκτών ΕΡΩΤΗΣΕΙΣ ΑΣΚΗΣΕΙΣ Κεφάλαιο 4 Σύνδεση Μικροεπεξεργαστών και Μικροελεγκτών ΕΡΩΤΗΣΕΙΣ ΑΣΚΗΣΕΙΣ 1. Παρακάτω δίνονται μερικοί από τους ακροδέκτες που συναντάμε στην πλειοψηφία των μικροεπεξεργαστών. Φτιάξτε έναν πίνακα που να

Διαβάστε περισσότερα

Υπάρχουν δύο τύποι μνήμης, η μνήμη τυχαίας προσπέλασης (Random Access Memory RAM) και η μνήμη ανάγνωσης-μόνο (Read-Only Memory ROM).

Υπάρχουν δύο τύποι μνήμης, η μνήμη τυχαίας προσπέλασης (Random Access Memory RAM) και η μνήμη ανάγνωσης-μόνο (Read-Only Memory ROM). Μνήμες Ένα από τα βασικά πλεονεκτήματα των ψηφιακών συστημάτων σε σχέση με τα αναλογικά, είναι η ευκολία αποθήκευσης μεγάλων ποσοτήτων πληροφοριών, είτε προσωρινά είτε μόνιμα Οι πληροφορίες αποθηκεύονται

Διαβάστε περισσότερα

Κεφάλαιο 3 Αρχιτεκτονική Ηλεκτρονικού Τμήματος (hardware) των Υπολογιστικών Συστημάτων ΕΡΩΤΗΣΕΙΣ ΑΣΚΗΣΕΙΣ

Κεφάλαιο 3 Αρχιτεκτονική Ηλεκτρονικού Τμήματος (hardware) των Υπολογιστικών Συστημάτων ΕΡΩΤΗΣΕΙΣ ΑΣΚΗΣΕΙΣ Κεφάλαιο 3 Αρχιτεκτονική Ηλεκτρονικού Τμήματος (hardware) των Υπολογιστικών Συστημάτων ΕΡΩΤΗΣΕΙΣ ΑΣΚΗΣΕΙΣ 1. Τι εννοούμε με τον όρο υπολογιστικό σύστημα και τι με τον όρο μικροϋπολογιστικό σύστημα; Υπολογιστικό

Διαβάστε περισσότερα

Ενσωματωμένα Συστήματα

Ενσωματωμένα Συστήματα Ενσωματωμένα Συστήματα Ενότητα: ΕΡΓΑΣΤΗΡΙΑΚΗ ΑΣΚΗΣΗ ARDUINO Δρ. Μηνάς Δασυγένης mdasyg@ieee.org Τμήμα Μηχανικών Πληροφορικής και Τηλεπικοινωνιών Εργαστήριο Ψηφιακών Συστημάτων και Αρχιτεκτονικής Υπολογιστών

Διαβάστε περισσότερα

Εργαστήριο 1-1 η Άσκηση - Ανάλυση

Εργαστήριο 1-1 η Άσκηση - Ανάλυση Εργαστήριο 1-1 η Άσκηση - Ανάλυση Εκφώνηση: Δημιουργείστε εφαρμογή σε Java Swing με χρήση του IDE NetBeans όπου θα παρουσιάζεται ποιο κουμπί πατήθηκε. Η εφαρμογή θα μοιάζει ως εξής: Πρώτο Βήμα: Αρχική

Διαβάστε περισσότερα

ΑΣΚΗΣΗ 8 η -9 η ΣΧΕΔΙΑΣΗ ΑΡΙΘΜΗΤΙΚΗΣ ΛΟΓΙΚΗΣ ΜΟΝΑΔΑΣ ΤΕΣΣΑΡΩΝ ΔΥΑΔΙΚΩΝ ΨΗΦΙΩΝ

ΑΣΚΗΣΗ 8 η -9 η ΣΧΕΔΙΑΣΗ ΑΡΙΘΜΗΤΙΚΗΣ ΛΟΓΙΚΗΣ ΜΟΝΑΔΑΣ ΤΕΣΣΑΡΩΝ ΔΥΑΔΙΚΩΝ ΨΗΦΙΩΝ ΑΣΚΗΣΗ 8 η -9 η ΣΧΕΔΙΑΣΗ ΑΡΙΘΜΗΤΙΚΗΣ ΛΟΓΙΚΗΣ ΜΟΝΑΔΑΣ ΤΕΣΣΑΡΩΝ ΔΥΑΔΙΚΩΝ ΨΗΦΙΩΝ ΘΕΩΡΙΑ Αντικείμενο της άσκησης είναι ο λογικός σχεδιασμός, και η εξομοίωση μίας αριθμητικήςλογικής μονάδας τεσσάρων δυαδικών

Διαβάστε περισσότερα

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα ΜΙΚΡΟΗΛΕΚΤΡΟΝΙΚΗ - VLSI Ενότητα: Συνδιαστικά κυκλώματα, βασικές στατικές λογικές πύλες, σύνθετες και δυναμικές πύλες Κυριάκης

Διαβάστε περισσότερα

ΑΡΧΙΤΕΚΤΟΝΙΚΗ HARDWARE ΥΠΟΛΟΓΙΣΤΙΚΩΝ ΣΥΣΤΗΜΑΤΩΝ

ΑΡΧΙΤΕΚΤΟΝΙΚΗ HARDWARE ΥΠΟΛΟΓΙΣΤΙΚΩΝ ΣΥΣΤΗΜΑΤΩΝ ΨΗΦΙΑΚΑ ΣΥΣΤΗΜΑΤΑ ΚΕΦΑΛΑΙΟ 7ο ΑΡΧΙΤΕΚΤΟΝΙΚΗ HARDWARE ΥΠΟΛΟΓΙΣΤΙΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Γενικό διάγραμμα υπολογιστικού συστήματος Γενικό διάγραμμα υπολογιστικού συστήματος - Κεντρική Μονάδα Επεξεργασίας ονομάζουμε

Διαβάστε περισσότερα

Πρόλογος Συμβολή σε ορισμένα σημεία του περιεχομένου είχαν οι διδάκτορες Γ. Οικονομάκος και Ισ. Σίδερης καθώς και οι μεταπτυχιακοί σπουδαστές Ι. Σιφναίος, Ε. Χανιωτάκης και Κ. Ασφής τους οποίους ευχαριστώ

Διαβάστε περισσότερα

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Προχωρημένα Θέματα Σχεδιασμού με VHDL

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Προχωρημένα Θέματα Σχεδιασμού με VHDL «Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Προχωρημένα Θέματα Σχεδιασμού με VHDL Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής

Διαβάστε περισσότερα

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα ΜΙΚΡΟΗΛΕΚΤΡΟΝΙΚΗ - VLSI Ενότητα: Ακολουθιακή λογική, καταχωρητές και flip-flops Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών

Διαβάστε περισσότερα

Πανεπιστήµιο Θεσσαλίας

Πανεπιστήµιο Θεσσαλίας Πανεπιστήµιο Θεσσαλίας Τµήµα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών ΗΥ 130 : Ψηφιακή σχεδίαση Βόλος 2015 1 Εισαγωγή Το Multisim είναι ένα ολοκληρωμένο περιβάλλον προσομοίωσης της συμπεριφοράς

Διαβάστε περισσότερα

Ελίνα Μακρή

Ελίνα Μακρή Ελίνα Μακρή elmak@unipi.gr Μετατροπή Αριθμητικών Συστημάτων Πράξεις στα Αριθμητικά Συστήματα Σχεδίαση Ψηφιακών Κυκλωμάτων με Logism Άλγεβρα Boole Λογικές Πύλες (AND, OR, NOT, NAND, XOR) Flip Flops (D,

Διαβάστε περισσότερα

ΗΥ-225. Verilog HDL. Τα βασικά...

ΗΥ-225. Verilog HDL. Τα βασικά... ΗΥ-225 Verilog HDL. Τα βασικά... Βασική Ροή Σχεδίασης Requirements RTL Model Simulate Synthesize Gate-level Model Simulate Test Bench ASIC or FPGA Place & Route Timing Model Simulate ΗΥ-225 Ιάκωβος Μαυροειδής

Διαβάστε περισσότερα

Εφαρμογές Ψηφιακών Ηλεκτρονικών

Εφαρμογές Ψηφιακών Ηλεκτρονικών ΑΣΚΗΣΗ 1 Εφαρμογές Ψηφιακών Ηλεκτρονικών Εργαστήριο Ηλεκτρονικής Τηλεπικοινωνιών και Εφαρμογών, Τμήμα Φυσικής, Πανεπιστήμιο Ιωαννίνων Βασίλης Χριστοφιλάκης 1 ΑΣΚΗΣΗ 1: ΕΙΣΑΓΩΓΗ ΣΤ Η ΨΗΦΙΑΚΗ ΣΧΕΔΙΑΣΗ ΜΕΣΩ

Διαβάστε περισσότερα

H γλώσσα περιγραφής κυκλωµάτων VHDL

H γλώσσα περιγραφής κυκλωµάτων VHDL H γλώσσα περιγραφής κυκλωµάτων VHDL Καβουσιανός Χρ. Τσιατούχας Γ. Λέκτορες Πανεπιστηµίου Ιωαννίνων (Peter Ashenden, The Students Guide to VHDL) Γενικά VHDL = VHSIC (Very High Speed Integrated Circuits)

Διαβάστε περισσότερα

ΤΗΛΕΦΩΝΙΚΗ ΣΥΣΚΕΥΗ SNOM 300 έκδοση ΕΓΧΕΙΡΙΔΙΟ ΧΡΗΣΗΣ ΙΣΤΟΣΕΛΙΔΑΣ

ΤΗΛΕΦΩΝΙΚΗ ΣΥΣΚΕΥΗ SNOM 300 έκδοση ΕΓΧΕΙΡΙΔΙΟ ΧΡΗΣΗΣ ΙΣΤΟΣΕΛΙΔΑΣ ΤΗΛΕΦΩΝΙΚΗ ΣΥΣΚΕΥΗ SNOM 300 έκδοση 8.7.5.44 ΕΓΧΕΙΡΙΔΙΟ ΧΡΗΣΗΣ ΙΣΤΟΣΕΛΙΔΑΣ Πίνακας περιεχομένων ΑΡΧΙΚΗ ΣΕΛΙΔΑ... 1 ΕΝΤΟΛΕΣ MENOY... 2 1. ΛΕΙΤΟΥΡΓΙΑ (Operation)... 2 1.1 Αρχική Σελίδα (Home)... 2 1.2 Κατάλογος

Διαβάστε περισσότερα

Πτυχιακή Εργασία Σχεδίαση κυκλωμάτων επικοινωνίας με απλές οθόνες, με τη γλώσσα VHDL και υλοποίηση στις αναπτυξιακές πλακέτες LP-2900 και DE2.

Πτυχιακή Εργασία Σχεδίαση κυκλωμάτων επικοινωνίας με απλές οθόνες, με τη γλώσσα VHDL και υλοποίηση στις αναπτυξιακές πλακέτες LP-2900 και DE2. ΤΕΧΝΟΛΟΓΙΚΟ ΕΚΠΑΙΔΕΥΤΙΚΟ ΙΔΡΥΜΑ ΚΕΝΤΡΙΚΗΣ ΜΑΚΕΔΟΝΙΑΣ ΤΜΗΜΑ ΜΗΧΑΝΙΚΩΝ ΠΛΗΡΟΦΟΡΙΚΗΣ Τ.Ε. Πτυχιακή Εργασία Σχεδίαση κυκλωμάτων επικοινωνίας με απλές οθόνες, με τη γλώσσα VHDL και υλοποίηση στις αναπτυξιακές

Διαβάστε περισσότερα

ΑΣΚΗΣΗ 9η-10η ΑΡΙΘΜΗΤΙΚΗ-ΛΟΓΙΚΗ ΜΟΝΑΔΑ ΕΝΟΣ ΨΗΦΙΟΥ (1-BIT ALU)

ΑΣΚΗΣΗ 9η-10η ΑΡΙΘΜΗΤΙΚΗ-ΛΟΓΙΚΗ ΜΟΝΑΔΑ ΕΝΟΣ ΨΗΦΙΟΥ (1-BIT ALU) ΑΣΚΗΣΗ 9η-10η ΑΡΙΘΜΗΤΙΚΗ-ΛΟΓΙΚΗ ΜΟΝΑΔΑ ΕΝΟΣ ΨΗΦΙΟΥ (1-BIT ALU) ΘΕΩΡΙΑ Αντικείμενο της άσκησης είναι ο λογικός σχεδιασμός, η εξομοίωση και η παραγωγή του layout μιας αριθμητικής-λογικής μονάδας ενός ψηφίου

Διαβάστε περισσότερα

Πως θα κατασκευάσω το πρώτο πρόγραμμα;

Πως θα κατασκευάσω το πρώτο πρόγραμμα; Εργαστήριο Δομημένος Προγραμματισμός (C#) Τμήμα Μηχανολογίας Νικόλαος Ζ. Ζάχαρης Καθηγητής Εφαρμογών Σκοπός Να γίνει εξοικείωση το μαθητών με τον ΗΥ και το λειτουργικό σύστημα. - Επίδειξη του My Computer

Διαβάστε περισσότερα

ΕΡΓΑΣΤΗΡΙΑΚΗ ΕΦΑΡΜΟΓΗ 1 ΤO ΡΟΜΠΟΤ INTELLITEK ER-2u

ΕΡΓΑΣΤΗΡΙΑΚΗ ΕΦΑΡΜΟΓΗ 1 ΤO ΡΟΜΠΟΤ INTELLITEK ER-2u Εφαρμογή 1: Το ρομπότ INTELITEK ER-2u Εργαστήριο Ευφυών Συστημάτων και Ρομποτικής Τμήμα Μηχανικών Παραγωγής και Διοίκησης Πολυτεχνείο Κρήτης www.robolab.tuc.gr, τηλ: 28210 37292 / 37314 e-mail: savas@dpem.tuc.gr,

Διαβάστε περισσότερα

Περιγραφή Κυκλωμάτων με χρήση της VHDL. Δομική περιγραφή και περιγραφή Μηχανών Πεπερασμένων Καταστάσεων

Περιγραφή Κυκλωμάτων με χρήση της VHDL. Δομική περιγραφή και περιγραφή Μηχανών Πεπερασμένων Καταστάσεων Περιγραφή Κυκλωμάτων με χρήση της VHDL Δομική περιγραφή και περιγραφή Μηχανών Πεπερασμένων Καταστάσεων Οργάνωση Παρουσίασης Περιγραφή Δομής σε VHDL (Structural Description) Μηχανές Πεπερασμένων Καταστάσεων

Διαβάστε περισσότερα

- Εισαγωγή - Επίπεδα μνήμης - Ολοκληρωμένα κυκλώματα μνήμης - Συσκευασίες μνήμης προσωπικών υπολογιστών

- Εισαγωγή - Επίπεδα μνήμης - Ολοκληρωμένα κυκλώματα μνήμης - Συσκευασίες μνήμης προσωπικών υπολογιστών Μάθημα 4.5 Η Μνήμη - Εισαγωγή - Επίπεδα μνήμης - Ολοκληρωμένα κυκλώματα μνήμης - Συσκευασίες μνήμης προσωπικών υπολογιστών Όταν ολοκληρώσεις το μάθημα αυτό θα μπορείς: Να αναφέρεις τα κυριότερα είδη μνήμης

Διαβάστε περισσότερα

7.1 Θεωρητική εισαγωγή

7.1 Θεωρητική εισαγωγή ΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ - ΕΡΓΑΣΤΗΡΙΑΚΗ ΑΣΚΗΣΗ 7 ΑΚΟΛΟΥΘΙΑΚΑ ΚΥΚΛΩΜΑΤΑ ΜΑΝ ΑΛΩΤΕΣ FLIP FLOP Σκοπός: Η κατανόηση της λειτουργίας των βασικών ακολουθιακών κυκλωµάτων. Θα µελετηθούν συγκεκριµένα: ο µανδαλωτής (latch)

Διαβάστε περισσότερα

Μαθαίνοντας το hardware του αναπτυξιακού

Μαθαίνοντας το hardware του αναπτυξιακού 1. ΑΣΚΗΣΗ 1 Μαθαίνοντας το hardware του αναπτυξιακού Προϋποθέσεις Το εργαστήριο αυτό προϋποθέτει το διάβασμα και χρήση των εξής: Αρχείο mcbstr9.chm HTML, που δίδεται με τα υπόλοιπα αρχεία του εργαστηρίου.

Διαβάστε περισσότερα

Μελέτη και σχεδίαση µιας υποτυπώδους κεντρικής µονάδας επεξεργασίας στα 32 µπιτ.

Μελέτη και σχεδίαση µιας υποτυπώδους κεντρικής µονάδας επεξεργασίας στα 32 µπιτ. ΤΕΙ ΚΡΗΤΗΣ / ΠΑΡΑΡΤΗΜΑ ΧΑΝΙΩΝ ΤΜΗΜΑ ΗΛΕΚΤΡΟΝΙΚΗΣ Μελέτη και σχεδίαση µιας υποτυπώδους κεντρικής µονάδας επεξεργασίας στα 32 µπιτ mode mode(0) ΠΤΥΧΙΑΚΗ ΕΡΓΑΣΙΑ Εµµανουήλ Καπαρού Επιβλέπων : ρ Μηχ Νικόλαος

Διαβάστε περισσότερα

Σχεδιασμός Αποκωδικοποιητή και υλοποίηση του στο Logisim και στο Quartus. Εισαγωγή στο Logisim

Σχεδιασμός Αποκωδικοποιητή και υλοποίηση του στο Logisim και στο Quartus. Εισαγωγή στο Logisim ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων Σχεδιασμός Αποκωδικοποιητή και υλοποίηση του στο Logisim και στο Quartus. Εισαγωγή στο Logisim Διδάσκoντες: Δρ. Γιώργος Ζάγγουλος και Δρ. Παναγιώτα Μ. Δημοσθένους

Διαβάστε περισσότερα

Πανεπιστήμιο Πειραιώς Τμήμα Πληροφορικής Πρόγραμμα Μεταπτυχιακών Σπουδών «Προηγμένα Συστήματα Πληροφορικής» Μεταπτυχιακή Διατριβή

Πανεπιστήμιο Πειραιώς Τμήμα Πληροφορικής Πρόγραμμα Μεταπτυχιακών Σπουδών «Προηγμένα Συστήματα Πληροφορικής» Μεταπτυχιακή Διατριβή Πανεπιστήμιο Πειραιώς Τμήμα Πληροφορικής Πρόγραμμα Μεταπτυχιακών Σπουδών «Προηγμένα Συστήματα Πληροφορικής» Μεταπτυχιακή Διατριβή Δοκιμή ολοκληρωμένων κυκλωμάτων με χρήση του Inovys Personal Ocelot και

Διαβάστε περισσότερα

Εισαγωγή στην Πληροφορική

Εισαγωγή στην Πληροφορική Ανοικτά Ακαδημαϊκά Μαθήματα στο ΤΕΙ Ιονίων Νήσων Εισαγωγή στην Πληροφορική Ενότητα 8: Λειτουργικά Συστήματα Το περιεχόμενο του μαθήματος διατίθεται με άδεια Creative Commons εκτός και αν αναφέρεται διαφορετικά

Διαβάστε περισσότερα

Ακολουθιακές εντολές. (Peter Ashenden, The Students Guide to VHDL)

Ακολουθιακές εντολές. (Peter Ashenden, The Students Guide to VHDL) Ακολουθιακές εντολές (Peter Ashenden, The Students Guide to VHDL) Εντολή If Τα βασικά χαρακτηριστικά της είναι τα εξής: Μπορεί να χρησιµοποιηθεί για τον έλεγχο µίας ή περισσοτέρων συνθηκών. Η πρώτη συνθήκη

Διαβάστε περισσότερα

VERILOG. Γενικά περί γλώσσας

VERILOG. Γενικά περί γλώσσας VERILOG Γενικά περί γλώσσας Χρησιµότητα της Verilog Υψηλού επιπέδου περιγραφή της συµπεριφοράς του συστήµατος µε σκοπό την εξοµοίωση. RTL περιγραφή της λειτουργίας του συστήµατος µε σκοπό τη σύνθεσή του

Διαβάστε περισσότερα

Ενότητα 1η. Εισαγωγή στην Πληροφορική

Ενότητα 1η. Εισαγωγή στην Πληροφορική Ενότητα 1η Εισαγωγή στην Πληροφορική 1.1 Τι είναι Πληροφορική Ένας σύντομος ορισμός για το τι είναι πληροφορική είναι ο παρακάτω: όλα εκείνα που χρειάζεται κανείς για να παράγει, να οργανώνει και να διαχειρίζεται

Διαβάστε περισσότερα

ΑΣΚΗΣΗ 8 Tutorial by TeSLa Συνδεσμολογία κυκλώματος Διαδικασία Προγραμματισμού

ΑΣΚΗΣΗ 8 Tutorial by TeSLa Συνδεσμολογία κυκλώματος Διαδικασία Προγραμματισμού Α.Τ.Ε.Ι. ΘΕΣΣΑΛΟΝΙΚΗΣ ΤΜΗΜΑ ΑΥΤΟΜΑΤΙΣΜΟΥ ΕΡΓΑΣΤΗΡΙΟ ΜΙΚΡΟΫΠΟΛΟΓΙΣΤΩΝ ΑΣΚΗΣΗ 8 Tutorial by TeSLa Συνδεσμολογία κυκλώματος Διαδικασία Προγραμματισμού Θεσσαλονίκη, Ιανουάριος 2007 Η Άσκηση 8 του εργαστηρίου

Διαβάστε περισσότερα

ΑΣΚΗΣΗ 8 ΚΑΤΑΧΩΡΗΤΕΣ - REGISTERS

ΑΣΚΗΣΗ 8 ΚΑΤΑΧΩΡΗΤΕΣ - REGISTERS ΑΣΚΗΣΗ 8 ΚΑΤΑΧΩΡΗΤΕΣ - REGISTERS Αντικείμενο της άσκησης: Η σχεδίαση και λειτουργία συστημάτων προσωρινής αποθήκευσης (Kαταχωρητές- Registers). Για την αποθήκευση μιας πληροφορίας του ενός ψηφίου (bit)

Διαβάστε περισσότερα

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Τύποι Δεδομένων και Τελεστές

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Τύποι Δεδομένων και Τελεστές «Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Τύποι Δεδομένων και Τελεστές Δρ. Παρασκευάς Κίτσος Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής ΤΕ E-mail: pkitsos@teimes.gr Αντίρριο

Διαβάστε περισσότερα

Άσκηση 3 Ένα νέο είδος flip flop έχει τον ακόλουθο πίνακα αληθείας : I 1 I 0 Q (t+1) Q (t) 1 0 ~Q (t) Κατασκευάστε τον πίνακα

Άσκηση 3 Ένα νέο είδος flip flop έχει τον ακόλουθο πίνακα αληθείας : I 1 I 0 Q (t+1) Q (t) 1 0 ~Q (t) Κατασκευάστε τον πίνακα Άσκηση Δίδονται οι ακόλουθες κυματομορφές ρολογιού και εισόδου D που είναι κοινή σε ένα D latch και ένα D flip flop. Το latch είναι θετικά ενεργό, ενώ το ff θετικά ακμοπυροδοτούμενο. Σχεδιάστε τις κυματομορφές

Διαβάστε περισσότερα

Εισαγωγή στις πύλες NAND, NOR και XOR Σχεδιασμός Ελεγκτή Λαμπτήρων με πολλαπλούς διακόπτες και Ανιχνευτή Πρώτων Αριθμών

Εισαγωγή στις πύλες NAND, NOR και XOR Σχεδιασμός Ελεγκτή Λαμπτήρων με πολλαπλούς διακόπτες και Ανιχνευτή Πρώτων Αριθμών ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΠΑΝΕΠΙΣΤΗΜΙΟ ΚΥΠΡOY ΗΜΥ 211-2010 Εισαγωγή στις πύλες NAND, NOR και XOR Σχεδιασμός Ελεγκτή Λαμπτήρων με πολλαπλούς διακόπτες και Ανιχνευτή Πρώτων Αριθμών

Διαβάστε περισσότερα

8.1 Θεωρητική εισαγωγή

8.1 Θεωρητική εισαγωγή ΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ - ΕΡΓΑΣΤΗΡΙΑΚΗ ΑΣΚΗΣΗ 8 ΣΤΟΙΧΕΙΑ ΜΝΗΜΗΣ ΚΑΤΑΧΩΡΗΤΕΣ Σκοπός: Η µελέτη της λειτουργίας των καταχωρητών. Θα υλοποιηθεί ένας απλός στατικός καταχωρητής 4-bit µε Flip-Flop τύπου D και θα µελετηθεί

Διαβάστε περισσότερα

ΗΥ220: Εργαστήριο ψηφιακών κυκλωμάτων

ΗΥ220: Εργαστήριο ψηφιακών κυκλωμάτων Πανεπιστήμιο Κρήτης Τμήμα Επιστήμης Υπολογιστών ΗΥ220: Εργαστήριο ψηφιακών κυκλωμάτων Γιώργος Δημητρακόπουλος Μονάδες επεξεργασίας δεδομένων και ο έλεγχος τους Δόμηση σύνθετων κυκλωμάτων 1. Γενική περιγραφή

Διαβάστε περισσότερα

Εφαρμογές μικροελεγκτών

Εφαρμογές μικροελεγκτών Μικροελεγκτές Έναν ορισμό που θα μπορούσαμε να δώσουμε για τους μικροελεγκτές είναι ο εξής: Μικροελεγκτής είναι ένα προγραμματιζόμενο ολοκληρωμένο κύκλωμα το οποίο διαθέτει επεξεργαστή, μνήμη, διάφορα

Διαβάστε περισσότερα

ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων

ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων Λογισμικό Προσομοίωσης LogiSim καιχρήση KarnaughMaps Διδάσκοντες: Δρ. Αγαθοκλής Παπαδόπουλος & Δρ. Γιώργος Ζάγγουλος Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών

Διαβάστε περισσότερα

100 ΕΡΩΤΗΣΕΙΣ ΜΕ ΤΙΣ ΑΝΤΙΣΤΟΙΧΕΣ ΑΠΑΝΤΗΣΕΙΣ ΓΙΑ ΤΟ ΜΑΘΗΜΑ ΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ

100 ΕΡΩΤΗΣΕΙΣ ΜΕ ΤΙΣ ΑΝΤΙΣΤΟΙΧΕΣ ΑΠΑΝΤΗΣΕΙΣ ΓΙΑ ΤΟ ΜΑΘΗΜΑ ΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ 100 ΕΡΩΤΗΣΕΙΣ ΜΕ ΤΙΣ ΑΝΤΙΣΤΟΙΧΕΣ ΑΠΑΝΤΗΣΕΙΣ ΓΙΑ ΤΟ ΜΑΘΗΜΑ ΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ 1) Να μετατρέψετε τον δεκαδικό αριθμό (60,25) 10, στον αντίστοιχο δυαδικό 11111,11 111001,01 111100,01 100111,1 111100,01 2)

Διαβάστε περισσότερα

Μία μέθοδος προσομοίωσης ψηφιακών κυκλωμάτων Εξελικτικής Υπολογιστικής

Μία μέθοδος προσομοίωσης ψηφιακών κυκλωμάτων Εξελικτικής Υπολογιστικής Μία μέθοδος προσομοίωσης ψηφιακών κυκλωμάτων Εξελικτικής Υπολογιστικής Βασισμένο σε μια εργασία των Καζαρλή, Καλόμοιρου, Μαστοροκώστα, Μπαλουκτσή, Καλαϊτζή, Βαλαή, Πετρίδη Εισαγωγή Η Εξελικτική Υπολογιστική

Διαβάστε περισσότερα

ΗΜΥ 210: Λογικός Σχεδιασµός, Εαρινό Εξάµηνο Ένα συνδυαστικό κύκλωµα µπορεί να περιγραφεί από: Φεβ-05. n-είσοδοι

ΗΜΥ 210: Λογικός Σχεδιασµός, Εαρινό Εξάµηνο Ένα συνδυαστικό κύκλωµα µπορεί να περιγραφεί από: Φεβ-05. n-είσοδοι ΗΜΥ 2: Λογικός Σχεδιασµός, Εαρινό Εξάµηνο 25 Φεβ-5 ΗΜΥ-2: Λογικός Σχεδιασµός Εαρινό Εξάµηνο 25 Κεφάλαιο 3 -i: Σχεδιασµός Συνδυαστικών Κυκλωµάτων Περίληψη Αρχές σχεδιασµού Ιεραρχία σχεδιασµού Σχεδιασµός

Διαβάστε περισσότερα

Συνοπτικό εγχειρίδιο χρήσης του Microsoft Visual Studio 2010

Συνοπτικό εγχειρίδιο χρήσης του Microsoft Visual Studio 2010 Τμήμα Πληροφορικής & Επικοινωνιών Τομέας Υπολογιστικών Τεχνικών & Συστημάτων Συνοπτικό εγχειρίδιο χρήσης του Microsoft Visual Studio 2010 Ιωάννης Γεωργουδάκης - Πάρις Μαστοροκώστας Σεπτέμβριος 2011 ΠΕΡΙΕΧΟΜΕΝΑ

Διαβάστε περισσότερα

ΜΙΧΑΛΗΣ ΨΑΡΑΚΗΣ ΑΚΑΔΗΜΑΪΚΟ ΕΤΟΣ 2014-2015 ΤΜΗΜΑ ΠΛΗΡΟΦΟΡΙΚΗΣ ΠΑΝΕΠΙΣΤΗΜΙΟΥ ΠΕΙΡΑΙΩΣ

ΜΙΧΑΛΗΣ ΨΑΡΑΚΗΣ ΑΚΑΔΗΜΑΪΚΟ ΕΤΟΣ 2014-2015 ΤΜΗΜΑ ΠΛΗΡΟΦΟΡΙΚΗΣ ΠΑΝΕΠΙΣΤΗΜΙΟΥ ΠΕΙΡΑΙΩΣ Εργαστήριο Λογικής Σχεδίασης Ψηφιακών Συστημάτων ΜΙΧΑΛΗΣ ΨΑΡΑΚΗΣ ΑΚΑΔΗΜΑΪΚΟ ΕΤΟΣ 2014-2015 ΤΜΗΜΑ ΠΛΗΡΟΦΟΡΙΚΗΣ ΠΑΝΕΠΙΣΤΗΜΙΟΥ ΠΕΙΡΑΙΩΣ Τμήμα Πληροφορικής - Πανεπιστήμιο Πειραιώς i ΠΕΡΙΕΧΟΜΕΝΑ ΕΡΓΑΣΤΗΡΙΟ

Διαβάστε περισσότερα

Α. ΣΚΟΔΡΑΣ ΠΛΗ21 ΟΣΣ#2. 14 Δεκ 2008 ΠΑΤΡΑ ΕΛΛΗΝΙΚΟ ΑΝΟΙΚΤΟ ΠΑΝΕΠΙΣΤΗΜΙΟ 2008 Α. ΣΚΟΔΡΑΣ ΧΡΟΝΟΔΙΑΓΡΑΜΜΑ ΜΕΛΕΤΗΣ

Α. ΣΚΟΔΡΑΣ ΠΛΗ21 ΟΣΣ#2. 14 Δεκ 2008 ΠΑΤΡΑ ΕΛΛΗΝΙΚΟ ΑΝΟΙΚΤΟ ΠΑΝΕΠΙΣΤΗΜΙΟ 2008 Α. ΣΚΟΔΡΑΣ ΧΡΟΝΟΔΙΑΓΡΑΜΜΑ ΜΕΛΕΤΗΣ ΠΛΗ21 ΟΣΣ#2 14 Δεκ 2008 ΠΑΤΡΑ ΧΡΟΝΟΔΙΑΓΡΑΜΜΑ ΜΕΛΕΤΗΣ 7-segment display 7-segment display 7-segment display Αποκωδικοποιητής των 7 στοιχείων (τμημάτων) (7-segment decoder) Κύκλωμα αποκωδικοποίησης του στοιχείου

Διαβάστε περισσότερα

Φύλλο εργασίας 1 Εισαγωγή στη Ρομποτική

Φύλλο εργασίας 1 Εισαγωγή στη Ρομποτική Φύλλο εργασίας 1 Εισαγωγή στη Ρομποτική Χωριστείτε σε ομάδες 2-3 ατόμων και απαντήστε στις ερωτήσεις του φύλλου εργασίας. Δραστηριότητα 1 Συζητήστε με τα μέλη της ομάδας σας και γράψτε μια λίστα με ρομποτικές

Διαβάστε περισσότερα

Παράδειγμα αντιστοίχισης κυκλώματος σε FPGA

Παράδειγμα αντιστοίχισης κυκλώματος σε FPGA Πανεπιστήμιο Κρήτης Τμήμα Επιστήμης Υπολογιστών Παράδειγμα αντιστοίχισης κυκλώματος σε FPGA Γιώργος Δημητρακόπουλος με τη βοήθεια του Βασίλη Παπαευσταθίου Στο παράδειγμα αυτό χρησιμοποιώντας μια πολύ μικρή

Διαβάστε περισσότερα

Εργαστήριο Ψηφιακής Σχεδίασης

Εργαστήριο Ψηφιακής Σχεδίασης ΠΑΝΕΠΙΣΤΗΜΙΟ ΙΩΑΝΝΙΝΩΝ ΤΜΗΜΑ ΠΛΗΡΟΦΟΡΙΚΗΣ Εργαστήριο Ψηφιακής Σχεδίασης 8 Εργαστηριακές Ασκήσεις Χρ. Καβουσιανός Επίκουρος Καθηγητής 2014 Εργαστηριακές Ασκήσεις Ψηφιακής Σχεδίασης 2 Εργαστηριακές Ασκήσεις

Διαβάστε περισσότερα

Μάθημα 3.2: Κεντρική Μονάδα Επεξεργασίας

Μάθημα 3.2: Κεντρική Μονάδα Επεξεργασίας Κεφάλαιο 3 ο Αρχιτεκτονική Υπολογιστών Μάθημα 3.: Κεντρική Μονάδα Επεξεργασίας Όταν ολοκληρώσεις το κεφάλαιο θα μπορείς: Να σχεδιάζεις την εσωτερική δομή της ΚΜΕ και να εξηγείς τη λειτουργία των επιμέρους

Διαβάστε περισσότερα

TeleCost Hotel για Panasonic TDA

TeleCost Hotel για Panasonic TDA TeleCost Hotel για Panasonic TDA 1. Οδηγίες Εγκατάστασης του Λογισμικού του Συστήματος Telecost Hotel Γενικά Για την εγκατάσταση του Λογισμικού του Συστήματος TeleCost HL θα πρέπει να ακολουθηθούν συνοπτικά

Διαβάστε περισσότερα

Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II

Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II 4 η Εργαστηριακή Άσκηση Περιγραφή Κυκλωμάτων με Ακολουθιακές Εντολές Άδειες Χρήσης Το παρόν υλικό διατίθεται με τους όρους της άδειας χρήσης Creative Commons

Διαβάστε περισσότερα