ΜΕΛΕΤΗ ΚΑΙ ΥΛΟΠΟΙΗΣΗ ΣΥΓΧΡΟΝΩΝ ΨΗΦΙΑΚΩΝ ΚΥΚΛΩΜΑΤΩΝ ΜΕ ΝΕΕΣ ΜΕΘΟ ΟΥΣ ΚΑΙ ΕΡΓΑΛΕΙΑ CAD

Transcript

1 ΤΕΙ ΚΑΒΑΛΑΣ ΣΧΟΛΗ ΤΕΧΝΟΛΟΓΙΚΏΝ ΕΦΑΡΜΟΓΩΝ ΤΜΗΜΑ ΒΙΟΜΗΧΑΝΙΚΗΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΜΕΛΕΤΗ ΚΑΙ ΥΛΟΠΟΙΗΣΗ ΣΥΓΧΡΟΝΩΝ ΨΗΦΙΑΚΩΝ ΚΥΚΛΩΜΑΤΩΝ ΜΕ ΝΕΕΣ ΜΕΘΟ ΟΥΣ ΚΑΙ ΕΡΓΑΛΕΙΑ CAD ΓΑΛΑΝΟΠΟΥΛΟΥ ΕΙΡΗΝΗ Επιβλέπων: ρ. ΚΑΡΑΜΠΑΤΖΑΚΗΣ ΗΜΗΤΡΙΟΣ Καβάλα 2011

2 Η παρούσα εργασία αφιερώνεται µε απεριόριστη αγάπη στους γονείς µου. Ο συγγραφέας Γαλανοπούλου Ειρήνη ΕΥΧΑΡΙΣΤΙΕΣ Σ αυτό το σηµείο θα ήθελα να ευχαριστήσω ορισµένους ανθρώπους που συντέλεσαν στην διεξαγωγή της συγκεκριµένης εργασίας µου. Αρχικά θα ήθελα να ευχαριστήσω τον κύριο. Πογαρίδη για την εµπιστοσύνη που µου έδειξε ώστε να µου παραχωρήσει το συγκεκριµένο θέµα. Επιπλέον ευχαριστώ τον κύριο. Καραµπατζάκη για την βοήθεια και την καθοδήγηση εκτέλεσης της εργασίας µου παρά τις δυσκολίες που υπήρχαν λόγω της απόστασης. Τέλος θα ήθελα να ευχαριστήσω αλλά και να ζητήσω συγγνώµη από κάποιους ανθρώπους (συναδέλφους µου, φίλους, συγγενείς) που καθηµερινά τους ζάλιζα σχετικά µε το θέµα και το άγχος µου για την ολοκλήρωση της πτυχιακής µου εργασίας. Πίνακας περιεχοµένων Πίνακας περιεχοµένων Ευρετήριο Πινάκων Ευρετήριο Εικόνων

3 Κεφάλαιο 1ο : ΕΙΣΑΓΩΓΗ ΣΤΗ ΓΛΩΣΣΑ ΠΡΟΓΡΑΜΜΑΤΙΣΜΟΥ Verilog Γενικά Οι τιµές στη Verilog Προτεραιότητα σηµάτων: Παραδείγµατα Αριθµών Τύποι δεδοµένων NET Wire και tri Nets Ενότητες(Modules) Test bench Initial Blocks Always Block Παράδειγµα: Assign Statement Buses Εndmodule Τελεστές Εισαγωγή σχεδίασης σε µορφή κώδικα γλώσσας Verilog Βήµα 1ο: ηµιουργία του σχεδίου Βήµα 2ο : Σύνταξη του προγράµµατος Βήµα 3ο : Έλεγχος τυχών λαθών και αποθήκευση Γλωσσάρι για την γλώσσα Verilog Κεφάλαιο 2ο : ΕΙΣΑΓΩΓΗ ΣΤΟ ALTERA QUARTUS II ALTERA QUARTUS II ηµιουργώντας HDL Εργασίες Σχεδίου µε το Quartus ΙΙ Λειτουργική Προσοµοίωση (Functional Simulation) Προσοµοίωση Χρονοµέτρησης (Timing Simulation) Κεφάλαιο 3ο : ALTERA MAXPLUSS II Εισαγωγή σχεδίασης µε χρήση HDL editor Κεφάλαιο 4ο : Εισαγωγή στο Leonardo Spectrum MENTOR GRAPHICS Η ιστορία της Mentor Graphics ιεύθυνση Χαρακτηριστικά κύριων προϊόντων: Leonardo Spectrum Γενικά Πραγµατική Ιεραρχική Υποστήριξη για Σταδιακές Συνθέσεις Scripting Partioning (Επιµερισµός) Ανεξαρτησία LeonardoInsight: Εκσφαλµάτωση (Debug) και Ανάλυση Αποκλειστική έρευνα σε βάθος πέντε σηµείων Οθόνη Πηγαίου Κώδικα HDL Οθόνη Σχεδίων Βασισµένη σε Block RTL Περιηγητής Σχεδίου Σχεδιαστικός ηµιουργός Τµηµάτων Εξελιγµένη Έρευνα Ξεκινώντας µε το Leonardo Spectrum Design Wizard Αναφορά Σύνθεσης Παραποµπές

4 4.4.3 Άποψη Σχεδίου Βελτιστοποίηση Κεφάλαιο 5ο : ΣΥΝΘΕΣΗ ΚΥΚΛΩΜΑΤΩΝ ΜΕ ΤΟ Leonardo Spectrum Συνδυαστικά λογικά κυκλώµατα Κύκλωµα ελέγχου φωτεινού τροχαίου σηµατοδότη Ψηφιακό σύστηµα ελέγχου που ελέγχει τέσσερις κινητήρες σε µία γραµµή επεξεργασίας ξύλου Συνδυαστικό κύκλωµα µετατροπής κώδικα 8421 BCD σε κώδικα GRAY Κύκλωµα µετατροπής κώδικα 5211 σε κώδικα Λογικό κύκλωµα κωδικοποιητή οκτώ γραµµών σε τρείς Κωδικοποιητής προτεραιότητας 74ΧΧ148 οκτώ γραµµών σε τρείς Αποκωδικοποιητής οκτώ γραµµών σε οκτώ Λογικό κύκλωµα αποκωδικοποιητή 74ΧΧ Αποκωδικοποιητής ως γεννήτρια συναρτήσεων Αποκωδικοποιητής BCD σε επτά τµήµατα Αποκωδικοποιητής BCD σε επτά τµήµατα σε µορφή ολοκληρωµένου κuκλώµατος µε τον κώδικα 74ΧΧ4 ή 74ΧΧ Πολυπλέκτη τεσσάρων εισόδων και µιας εξόδου Πολυπλέκτης οκτώ ψηφίων σε ένα Πολυπλέκτης οκτώ ψηφίων σε ένα Πολυπλέκτης 74ΧΧ151 οκτώ γραµµών εισόδου σε µία γραµµή εξόδου Πολυπλέκτης ως γεννήτρια συναρτήσεων Πολυπλέκτης 74ΧΧ151 ως γεννήτρια λογικής συνάρτησης Πολυπλέκτης 74ΧΧ151 ως γεννήτρια λογικής συνάρτησης Κύκλωµα αποπλέκτη 1 σε Κύκλωµα αποπλέκτη 1 σε Κύκλωµα αποπλέκτη 1 σε Κύκλωµα αποπλέκτη 1 σε Ψηφιακός συγκριτής 2 ψηφιολέξεων των 2 ψηφίων Ψηφιακός συγκριτής 2 ψηφιολέξεων των 4 ψηφίων ύο συγκριτές 4 ψηφίων σε συγκριτή 8 ψηφίων Γεννήτρια ισοτιµίας για ψηφιολέξη 3 ψηφίων Έλεγχος ψηφίου ισοτιµίας ψηφιολέξης 3 ψηφίων Λογικός ηµιαθροιστής Πλήρης αθροιστής Αθροιστής 2 ψηφιολέξεων των 4 ψηφίων Αθροιστής 2 ψηφιολέξεων των 4 ψηφίων Αθροιστής µε εξόδους G και P Παράλληλος πλήρης αθροιστής µε πρόβλεψη κρατουµένου Ηµιαφαιρέτης Πλήρης αφαιρέτης Παράλληλος πλήρης αφαιρέτης µε την χρήση αθροιστών Παράλληλος πλήρης αθροιστής/αφαιρέτης Αθροιστής 2 ψηφίων BCD Αθροιστής 2 αριθµών BCD και τριών δεκαδικών ψηφίων Μετατροπή BCD από δεκαδικό σε δυαδικό Πολλαπλασιαστής 2 ψηφιολέξεων των 2 ψηφίων Πολλαπλασιαστής 2 ψηφιολέξεων των 4 ψηφίων Αριθµητική λογική µονάδα

5 Αριθµητική λογική µονάδα 8 ψηφίων Flip Flop και συναφή κυκλώµατα Μανταλωτής SR Μανταλωτής D Μανταλωτής D Flip Flop D ακµοπυρόδοτο πυροδοτούµενο στο θετικό µέτωπο Flip Flop D ακµοπυρόδοτο πυροδοτούµενο στο αρνητικό µέτωπο Flip Flop D ακµοπυρόδοτο πυροδοτούµενο στο αρνητικό µέτωπο µε ασύγχρονες εισόδους PRN και CLN Flip Flop D ακµοπυρόδοτο πυροδοτούµενο στο θετικό µέτωπο µε ασύγχρονη είσοδο PRN και είσοδο Ενεργοποίησης Ε Flip Flop JK ακµοπυρόδοτο πυροδοτούµενο στο αρνητικό µέτωπο ηµιουργία συνιστώσας του flip flop JK Μονοδονητής 74ΧΧ21 χωρίς δυνατότητα επαναπυροδότησης Μονοδονητής 74ΧΧ122 µε δυνατότητα επαναπυροδότησης Ακολουθιακά κυκλώµατα Κύκλωµα αναγνώρισης προτύπου µε βάση τις εξισώσεις διέγερσης Κύκλωµα αναγνώρισης προτύπου µε βάση τους πίνακες καταστάσεων Έλεγχος σηµατοδοτών κυκλοφορίας Έλεγχος σηµατοδοτών κυκλοφορίας Ελεγκτής Μετρητές Καταχωρητές Αύξων ασύγχρονος δυαδικός µετρητής MOD Aύξων µετρητής που µετράει τον κώδικα Μετρητής για όλες τις δουλειές Καταχωρητής ολίσθησης 4 ψηφίων Καταχωρητής παράλληλης εισόδου Κυκλικός µετρητής 8 ψηφίων Συστήµατα βασισµένα σε διάδροµο µεταφοράς πληροφορίας Μνήµη RAM Αποκωδικοποιητής µνήµης ΒΙΒΛΙΟΓΡΑΦΙΑ

6 Ευρετήριο Πινάκων Πίνακας 1: Πίνακας προτεραιότητας σηµάτων Πίνακας 2: Οι αριθµοί στη Verilog Πίνακας 3: Σύνολο Συγχωνευµένης περιοχής κυκλώµατος ελέγχου φωτεινού τροχαίου σηµατοδότη Πίνακας 4: Σύνολο συγχωνευµένης περιοχής ψηφιακού συστήµατος ελέγχου που ελέγχει τέσσερις κινητήρες σε µία γραµµή επεξεργασίας ξύλου Πίνακας 5: Σύνολο συγχωνευµένης περιοχής κύκλωµα µετατροπής κώδικα 8421 BCD σε κώδικα GRAY Πίνακας 6: Σύνολο συγχωνευµένης περιοχής κυκλώµατος µετατροπής κώδικα 5211 σε κώδικα Πίνακας 7: Σύνολο συγχωνευµένης περιοχής λογικού κυκλώµατος κωδικοποιητή οκτώ γραµµών σε τρείς Πίνακας 8: Σύνολο συγχωνευµένης περιοχής κωδικοποιητή προτεραιότητας 74ΧΧ148 οκτώ γραµµών σε τρείς Πίνακας 9: Σύνολο συγχωνευµένης περιοχή αποκωδικοποιητή οκτώ γραµµών σε οκτώ Πίνακας 10: Σύνολο συγχωνευµένης περιοχής λογικού κυκλώµατος αποκωδικοποιητή 74ΧΧ Πίνακας 11: Σύνολο συγχωνευµένης περιοχής αποκωδικοποιητή ως γεννήτρια συναρτήσεων Πίνακας 12: Σύνολο συγχωνευµένης περιοχής αποκωδικοποιητή BCD σε επτά τµήµατα Πίνακας 13: Σύνολο συγχωνευµένης περιοχής αποκωδικοποιητή BCD σε επτά τµήµατα σε µορφή ολοκληρωµένου κuκλώµατος µε τον κώδικα 74ΧΧ4 ή 74ΧΧ Πίνακας 14: Σύνολο συγχωνευµένης περιοχής πολυπλέκτη τεσσάρων εισόδων και µιας εξόδου Πίνακας 15: Σύνολο συγχωνευµένης περιοχής πολυπλέκτη οκτώ ψηφίων σε ένα Πίνακας 16: Σύνολο συγχωνευµένης περιοχής πολυπλέκτη οκτώ ψηφίων σε ένα Πίνακας 17: Σύνολο συγχωνευµένης περιοχής πολυπλέκτη 74ΧΧ151 οκτώ γραµµών εισόδου σε µία γραµµή εξόδου Πίνακας 18: Σύνολο συγχωνευµένης περιοχής πολυπλέκτη ως γεννήτρια συναρτήσεων Πίνακας 19: Σύνολο συγχωνευµένης περιοχής κυκλώµατος αποπλέκτη 1 σε Πίνακας 20: Σύνολο συγχωνευµένης περιοχής κυκλώµατοε αποπλέκτη 1 σε Πίνακας 21: Σύνολο συγχωνευµένης περιοχής κυκλώµατος αποπλέκτη 1 σε Πίνακας 22: Σύνολο συγχωνευµένης περιοχής κυκλώµατος αποπλέκτη 1 σε 8 (2 ος τρόπος) Πίνακας 23: Σύνολο συγχωνευµένης περιοχής ψηφιακού συγκριτή 2 ψηφιολέξεων των 2 ψηφίων Πίνακας 24: Σύνολο συγχωνευµένης περιοχής ψηφιακού συγκριτή 2 ψηφιολέξεων των 4 ψηφίων Πίνακας 25: ύο συγκριτές 4 ψηφίων σε συγκριτή 8 ψηφίων Πίνακας 26: Γεννήτρια ισοτιµίας για ψηφιολέξη 3 ψηφίων Πίνακας 27: Έλεγχος ψηφίου ισοτιµίας ψηφιολέξης 3 ψηφίων Πίνακας 28: Λογικός ηµιαθροιστής Πίνακας 29: Πλήρης αθροιστής Πίνακας 30: Αθροιστής 2 ψηφιολέξεων των 4 ψηφίων

7 Πίνακας 31: Αθροιστής µε εξόδους G και P Πίνακας 32: Παράλληλος πλήρης αθροιστής µε πρόβλεψη κρατουµένου Πίνακας 33: Ηµιαφαιρέτης Πίνακας 34: Πλήρης αφαιρέτης Πίνακας 35: Παράλληλος πλήρης αφαιρέτης µε την χρήση αθροιστών Πίνακας 36: Παράλληλος πλήρης αθροιστής/αφαιρέτης Πίνακας 37: Αθροιστής 2 ψηφίων BCD Πίνακας 38: Αθροιστής 2 αριθµών BCD και τριών δεκαδικών ψηφίων Πίνακας 39: Μετατροπή BCD από δεκαδικό σε δυαδικό Πίνακας 40: 40 Πολλαπλασιαστής 2 ψηφιολέξεων των 4 ψηφίων Πίνακας 41: Αριθµητική λογική µονάδα Πίνακας 42: Μανταλωτής SR Πίνακας 43: Μανταλωτής D Πίνακας 44: Μανταλωτής D Πίνακας 45: Flip Flop D ακµοπυρόδοτο πυροδοτούµενο στο θετικό µέτωπο Πίνακας 46: Flip Flop D ακµοπυρόδοτο πυροδοτούµενο στο αρνητικό µέτωπο Πίνακας 47: Flip Flop D ακµοπυρόδοτο πυροδοτούµενο στο αρνητικό µέτωπο µε ασύγχρονες εισόδους PRN και CLN Πίνακας 48: Flip Flop D ακµοπυρόδοτο πυροδοτούµενο στο θετικό µέτωπο µε ασύγχρονη είσοδο PRN και είσοδο Ενεργοποίησης Ε Πίνακας 49: Flip Flop JK ακµοπυρόδοτο πυροδοτούµενο στο αρνητικό µέτωπο Πίνακας 50: Κύκλωµα αναγνώρισης προτύπου µε βάση τις εξισώσεις διέγερσης Πίνακας 51: Έλεγχος σηµατοδοτών κυκλοφορίας Πίνακας 52: Ελεγκτής Πίνακας 53: Καταχωρητής ολίσθησης 4 ψηφίων Πίνακας 54: Καταχωρητής παράλληλης εισόδου Πίνακας 55: Μνήµη RAM Πίνακας 56: Αποκωδικοποιητής µνήµης Ευρετήριο Εικόνων Εικόνα 1: Αρχικό σχεδιαστικό περιβάλλον Altera Maxplus II Εικόνα 2: Eπιλογή "Επιπέδου 3" του Leonardo Spectrum Εικόνα 3 : Επιλογή OK Εικόνα 4 : Επιλογή του Sample που θέλουµε Εικόνα 5: Φόρτωση του «αρχείου.v» κυκλώµατος που θέλουµε να συνθέσουµε Εικόνα 6: Αναφορά σύνθεσης Εικόνα 7: Αναφορά σύνθεσης Εικόνα 8 : Αναφορά σύνθεσης Εικόνα 9: Αναφορά σύνθεσης Εικόνα 10: Αναφορά σύνθεσης Εικόνα 11: Αναφορά σύνθεσης Εικόνα 12: Schematic Technology Viewer

8 Εικόνα 13: Schematic RTL Viewer Εικόνα 14: Αποτέλεσµα σύνθεσης κυκλώµατος µε flip flop Εικόνα 15: Αποτέλεσµα σύνθεσης κυκλώµατος µε πύλες Εικόνα 16: Αποτέλεσµα σύνθεσης κυκλώµατος ελέγχου 4 κινητήρων µε πύλες Εικόνα 17 3: Αποτέλεσµα σύνθεσης κυκλώµατος ελέγχου 4 κινητήρων µε flip flop Εικόνα 18: Αποτελέσµατα σύνθεσης κυκλώµατος µετατροπής κώδικα 8421 BCD σε κώδικα GRAY µε πύλες Εικόνα 19: Αποτέλεσµα σύνθεσης κυκλώµατος µετατροπής κώδικα 8421BCD σε κώδικα GRAY µε flip flop Εικόνα 20: Αποτέλεσµα σύνθεσης κυκλώµατος µετατροπής κώδικα 5211 σε κώδικα 2421 µε πύλες Εικόνα 21: Αποτέλεσµα σύνθεσης κυκλώµατος µετατροπής κώδικα 5211 σε κώδικα 2421 µε flip flop Εικόνα 22: Αποτελέσµατα σύνθεσης κυκλώµατος κωδικοποιητή οκτώ γραµµών σε τρείς µε πύλες Εικόνα 23: Αποτελέσµατα σύνθεσης κυκλώµατος κωδικοποιητή οκτώ γραµµών σε τρείς µε flip flop Εικόνα 24: Αποτελέσµατα σύνθεσης κυκλώµατος κωδικοποιητή προτεραιότητας µε πύλες Εικόνα 25: Αποτελέσµατα σύνθεσης κυκλώµατος κωδικοποιητή προτεραιότητας µε flip flop Εικόνα 26: Αποτελέσµατα σύνθεσης κυκλώµατος αποκωδικοποιητή τριών γραµµών σε οκτώ µε πύλες Εικόνα 27: Αποτελέσµατα σύνθεσης αποκωδικοποιητή τριών γραµµών σε οκτώ µε flip flop Εικόνα 28: Αποτελέσµατα σύνθεσης κυκλώµατος αποκωδικοποιητή 74ΧΧ138 µε πύλες Εικόνα 29: Αποτελέσµατα σύνθεσης αποκωδικοποιητή 74ΧΧ138 µε flip flop Εικόνα 30: Αποτελέσµατα σύνθεσης κυκλώµατος αποκωδικοποιητή ως γεννήτρια συναρτήσεων Εικόνα 31: Αποτελέσµατα σύνθεσης κυκλώµατος αποκωδικοποιητή ως γεννήτρια συναρτήσεως µε flip flop Εικόνα 32: Αποτελέσµατα αποκωδικοποιητή BCD σε επτά τµήµατα µε πύλες Εικόνα 33: Αποτελέσµατα σύνθεσης κυκλώµατος αποκωδικοποιητή BCD σε επτά τµήµατα µε flip flop Εικόνα 34: Αποτελέσµατα αποκωδικοποιητή BCD σε επτά τµήµατα µε 74ΧΧ46 ή 74ΧΧ47 µε πύλες Εικόνα 35: Αποτελέσµατα αποκωδικοποιητή BCD σε επτά τµήµατα µε 74ΧΧ46 ή 74ΧΧ47 µε flip flop Εικόνα 36: Αποτελέσµατα σύνθεσης κυκλώµατος πολυπλέκτη 4 σε 1 µε πύλες Εικόνα 37: Αποτελέσµατα σύνθεσης κυκλώµατος πολυπλέκτη 4 σε 1 µε flip flop Εικόνα 38: Αποτελέσµατα σύνθεσης κυκλώµατος πολυπλέκτη 8 σε 1 µε πύλες Εικόνα 39: Αποτελέσµατα σύνθεσης κυκλώµατος πολυπλέκτη 8 σε 1 µε flip flop Εικόνα 40: Αποτελέσµατα σύνθεσης κυκλώµατος πολυπλέκτη 8 σε 1 µε πύλες (δεύτερος τρόπος) Εικόνα 41: Αποτελέσµατα σύνθεσης κυκλώµατος πολυπλέκτη 8 σε 1 µε flip flop (δεύτερος τρόπος)

9 Εικόνα 42: Αποτελέσµατα σύνθεσης κυκλώµατος πολυπλέκτη 74ΧΧ151 8 σε 1 µε πύλες Εικόνα 43: Αποτελέσµατα σύνθεσης κυκλώµατος πολυπλέκτη 74ΧΧ151 8 σε 1 µε flip flop Εικόνα 44: Αποτελέσµατα σύνθεσης κυκλώµατος πολυπλέκτη ως γεννήτρια συναρτήσεων µε πύλες Εικόνα 45: Αποτελέσµατα σύνθεσης κυκλώµατος πολυπλέκτη ως γεννήτρια συναρτήσεων µε flip flop Εικόνα 46: Αποτελέσµατα σύνθεσης κυκλώµατος αποπλέκτη 1 σε 2 µε πύλες Εικόνα 47: Αποτελέσµατα σύνθεσης κυκλώµατος αποπλέκτη 1 σε 2 µε flip flop Εικόνα 48: Αποτελέσµατα σύνθεσης κυκλώµατος αποπλέκτη 1 σε 4 µε πύλες Εικόνα 49: Αποτελέσµατα σύνθεσης κυκλώµατος αποπλέκτη 1 σε 4 µε flip flop Εικόνα 50: Αποτελέσµατα σύνθεσης κυκλώµατος αποπλέκτη 1 σε 8 µε πύλες Εικόνα 51: Αποτελέσµατα σύνθεσης κυκλώµατος αποπλέκτη 1 σε 8 µε flip flop Εικόνα 52: Αποτελέσµατα σύνθεσης κυκλώµατος αποπλέκτη 1 σε 8 µε πύλες (δεύτερος τρόπος) Εικόνα 53: Αποτελέσµατα σύνθεσης κυκλώµατος αποπλέκτη 1 σε 8 µε flip flop (δεύτερος τρόπος) Εικόνα 54: Αποτελέσµατα σύνθεσης κυκλώµατος ψηφιακού συγκριτή 2 ψηφιολέξεων των 2 ψηφίων µε πύλες Εικόνα 55: Αποτελέσµατα σύνθεσης κυκλώµατος ψηφιακού συγκριτή 2 ψηφιολέξεων των 2 ψηφίων µε flip flop Εικόνα 56: Αποτελέσµατα σύνθεσης κυκλώµατος ψηφιακού συγκριτή 2 ψηφιολέξεων των 4 ψηφίων µε πύλες Εικόνα 57: Αποτελέσµατα σύνθεσης κυκλώµατος ψηφιακού συγκριτή 2 ψηφιολέξεων των 4 ψηφίων µε flip flop Εικόνα 58: Αποτελέσµατα σύνθεσης κυκλώµατος ψηφιακού 2 συγκριτών 4 ψηφίων σε έναν σπόνδυλο 8 ψηφίων µε πύλες Εικόνα 59: Αποτελέσµατα σύνθεσης κυκλώµατος ψηφιακού 2 συγκριτών 4 ψηφίων σε έναν σπόνδυλο 8 ψηφίων µε flip flop Εικόνα 60: Αποτελέσµατα σύνθεσης κυκλώµατος γεννήτριας ισοτιµίας για ψηφιολέξη τριών ψηφίων µε πύλες Εικόνα 61: Αποτελέσµατα σύνθεσης κυκλώµατος γεννήτριας ισοτιµίας για ψηφιολέξη τριών ψηφίων µε flip flop Εικόνα 62: Αποτελέσµατα σύνθεσης κυκλώµατος ελεγκτή ψηφίου ισοτιµίας για ψηφιολέξη τριών ψηφίων µε πύλες Εικόνα 63: Αποτελέσµατα σύνθεσης κυκλώµατος ελεγκτή ψηφίου ισοτιµίας για ψηφιολέξη τριών ψηφίων µε flip flop Εικόνα 64: Αποτελέσµατα σύνθεσης κυκλώµατος λογικού ηµιαθροιστή µε πύλες Εικόνα 65: Αποτελέσµατα σύνθεσης κυκλώµατος λογικού ηµιαθροιστή µε flip flop Εικόνα 66: Αποτελέσµατα σύνθεσης κυκλώµατος πλήρους αθροιστή µε πύλες Εικόνα 67: Αποτελέσµατα σύνθεσης κυκλώµατος πλήρους αθροιστή µε flip flop Εικόνα 68: Αποτελέσµατα σύνθεσης κυκλώµατος αθροιστή 2 ψηφιολέξεων των 4 ψηφίων µε πύλες Εικόνα 69: Αποτελέσµατα σύνθεσης κυκλώµατος αθροιστή 2 ψηφιολέξεων των 4 ψηφίων µε flip flop Εικόνα 70: Αποτελέσµατα σύνθεσης κυκλώµατος αθροιστή µε πρόβλεψης κρατουµένου µε πύλες

10 Εικόνα 71: Αποτελέσµατα σύνθεσης κυκλώµατος αθροιστή µε πρόβλεψης κρατουµένου µε flip flop Εικόνα 72: Αποτελέσµατα σύνθεσης κυκλώµατος παράλληλου πλήρους αθροιστή 4 ψηφίων µε πύλες Εικόνα 73: Αποτελέσµατα σύνθεσης κυκλώµατος παράλληλου πλήρους αθροιστή 4 ψηφίων µε flip flop Εικόνα 74: Αποτελέσµατα σύνθεσης κυκλώµατος λογικού ηµιαφαιρέτη µε πύλες Εικόνα 75: Αποτελέσµατα σύνθεσης κυκλώµατος λογικού ηµιαφαιρέτη µε flip flop Εικόνα 76: Αποτελέσµατα σύνθεσης κυκλώµατος πλήρους αφαιρέτη µε πύλες Εικόνα 77: Αποτελέσµατα σύνθεσης κυκλώµατος πλήρους αφαιρέτη µε flip flop Εικόνα 78: Αποτελέσµατα σύνθεσης κυκλώµατος παράλληλου πλήρους αφαιρέτη µε χρήση αθροιστών µε πύλες Εικόνα 79: Αποτελέσµατα σύνθεσης κυκλώµατος παράλληλου πλήρους αφαιρέτη µε χρήση αθροιστών µε flip flop Εικόνα 80: Αποτελέσµατα σύνθεσης κυκλώµατος πλήρους αθροιστή/αφαιρέτη µε πύλες Εικόνα 81: Αποτελέσµατα σύνθεσης κυκλώµατος πλήρους αθροιστή/αφαιρέτη µε flip flop Εικόνα 82: Αποτελέσµατα σύνθεσης κυκλώµατος αθροιστή 2 ψηφίων BCD µε πύλες Εικόνα 83: Αποτελέσµατα σύνθεσης κυκλώµατος αθροιστή 2 ψηφίων BCD µε flip flop Εικόνα 84: Αποτελέσµατα σύνθεσης κυκλώµατος αθροιστή 2 ψηφιολέξεων των 3 δεκαδικών ψηφίων µε πύλες Εικόνα 85: Αποτελέσµατα σύνθεσης κυκλώµατος αθροιστή 2 ψηφιολέξεων των 3 δεκαδικών ψηφίων µε flip flop Εικόνα 86: Αποτελέσµατα σύνθεσης κυκλώµατος πολλαπλασιαστή 2 ψηφιολέξεων των 2 ψηφίων µε πύλες Εικόνα 87: Αποτελέσµατα σύνθεσης κυκλώµατος πολλαπλασιαστή 2 ψηφιολέξεων των 2 ψηφίων µε flip flop Εικόνα 88: Αποτελέσµατα σύνθεσης κυκλώµατος πολλαπλασιαστή 2 ψηφιολέξεων 4 ψηφίων µε πύλες Εικόνα 89: Αποτελέσµατα σύνθεσης κυκλώµατος πολλαπλασιαστή 2 ψηφιολέξεων 4 ψηφίων µε flip flop Εικόνα 90: Αποτελέσµατα σύνθεσης κυκλώµατος αριθµητικής λογικής µονάδας µε πύλες Εικόνα 91: Αποτελέσµατα σύνθεσης κυκλώµατος αριθµητικής λογικής µονάδας µε flip flop Εικόνα 92: Αποτελέσµατα σύνθεσης κυκλώµατος µανταλωτή SR µε πύλες Εικόνα 93: Αποτελέσµατα σύνθεσης κυκλώµατος µανταλωτή SR µε flip flop Εικόνα 94: Αποτελέσµατα σύνθεσης κυκλώµατος µανταλωτή D µε πύλες Εικόνα 95: Αποτελέσµατα σύνθεσης κυκλώµατος µανταλωτή D µε flip flop Εικόνα 96: Αποτελέσµατα σύνθεσης κυκλώµατος µανταλωτή D µε πύλες (δεύτερος τρόπος) Εικόνα 97: : Αποτελέσµατα σύνθεσης κυκλώµατος µανταλωτή D µε flip flop (δεύτερος τρόπος) Εικόνα 98: Αποτελέσµατα σύνθεσης κυκλώµατος flip flop D ακµοπυρόδοτο πυροδοτούµενο στο θετικό µέτωπο µε πύλες

11 Εικόνα 99: Αποτελέσµατα σύνθεσης κυκλώµατος flip flop D ακµοπυρόδοτο πυροδοτούµενο στο θετικό µέτωπο µε flip flop Εικόνα 100: Αποτελέσµατα σύνθεσης κυκλώµατος flip flop D ακµοπυρόδοτο πυροδοτούµενο στο αρνητικό µέτωπο µε πύλες Εικόνα 101:Αποτελέσµατα σύνθεσης κυκλώµατος flip flop D ακµοπυρόδοτο πυροδοτούµενο στο αρνητικό µέτωπο µε flip flop Εικόνα 102: Αποτελέσµατα σύνθεσης κυκλώµατος flip flop D ακµοπυρόδοτο πυροδοτούµενο στο αρνητικό µέτωπο µε ασύγχρονες εισόδους PRN και CLN µε πύλες Εικόνα 103: Αποτελέσµατα σύνθεσης κυκλώµατος flip flop D ακµοπυρόδοτο πυροδοτούµενο στο αρνητικό µέτωπο µε ασύγχρονες εισόδους PRN και CLN µε flip flop Εικόνα 104: Αποτελέσµατα σύνθεσης κυκλώµατος flip flop D ακµοπυρόδοτο πυροδοτούµενο στο θετικό µέτωπο µε ασύγχρονη είσοδο PRN και είσοδο Ενεργοποίησης Ε µε πύλες Εικόνα 105: Αποτελέσµατα σύνθεσης κυκλώµατος flip flop D ακµοπυρόδοτο πυροδοτούµενο στο θετικό µέτωπο µε ασύγχρονη είσοδο PRN και είσοδο Ενεργοποίησης Ε µε flip flop Εικόνα 106: Αποτελέσµατα σύνθεσης κυκλώµατος flip flop JK ακµοπυρόδοτο πυροδοτούµενο στο αρνητικό µέτωπο µε πύλες Εικόνα 107: Αποτελέσµατα σύνθεσης κυκλώµατος flip flop JK ακµοπυρόδοτο πυροδοτούµενο στο αρνητικό µέτωπο µε flip flop Εικόνα 108: Αποτελέσµατα σύνθεσης κυκλώµατος αναγνωριστή προτύπου µε βάση τις εξισώσεις διέγερσης µε πύλες Εικόνα 109: Αποτελέσµατα σύνθεσης κυκλώµατος αναγνωριστή προτύπου µε βάση τις εξισώσεις διέγερσης µε flip flop Εικόνα 110: Αποτελέσµατα σύνθεσης κυκλώµατος ελέγχου σηµατοδοτών κυκλοφορίας µε πύλες Εικόνα 111: Αποτελέσµατα σύνθεσης κυκλώµατος ελέγχου σηµατοδοτών κυκλοφορίας µε flip flop Εικόνα 112: Αποτελέσµατα σύνθεσης κυκλώµατος ελεγκτή µε πύλες Εικόνα 113: Αποτελέσµατα σύνθεσης κυκλώµατος ελεγκτή µε flip flop Εικόνα 114: Αποτελέσµατα σύνθεσης κυκλώµατος καταχωρητή ολίσθησης 4 ψηφίων µε πύλες Εικόνα 115: Αποτελέσµατα σύνθεσης κυκλώµατος καταχωρητή ολίσθησης 4 ψηφίων µε flip flop Εικόνα 116: Αποτελέσµατα σύνθεσης κυκλώµατος καταχωρητή παράλληλης εισόδου µε πύλες Εικόνα 117: Αποτελέσµατα σύνθεσης κυκλώµατος καταχωρητή παράλληλης εισόδου µε flip flop Εικόνα 118: Αποτελέσµατα σύνθεσης κυκλώµατος µνήµης RAM µε πύλες και flip flop Εικόνα 119: Αποτελέσµατα σύνθεσης κυκλώµατος αποκωδικοποιητή µνήµης µε πύλες Εικόνα 120: Αποτελέσµατα σύνθεσης κυκλώµατος αποκωδικοποιητή µνήµης µε flip flop

12 ΠΕΡΙΛΗΨΗ Η παρούσα διπλωµατική πραγµατεύεται τη µελέτη και υλοποίηση σύγχρονων ψηφιακών κυκλωµάτων µε νέες µεθόδους και εργαλεία CAD. Βασικός στόχος της εργασίας είναι η µελέτη κυκλωµάτων µε βιοµηχανικά εργαλεία προσοµοίωσης και σύνθεσης. Θα µελετηθεί µια πληθώρα µικρών και µεσαίων κυκλωµάτων και θα παρουσιαστούν τα αποτελέσµατα της µελέτης. Για την ολοκληρωµένη παρουσίαση της µελέτης θα εξεταστούν όλα τα ψηφιακά κυκλώµατα που παρατίθενται στο σύγγραµµα του Καθ.. Πογαρίδη υλοποιηµένα µε γλώσσα περιγραφής υλικού Verilog. Για την προσοµοίωση και σύνθεση των κυκλωµάτων θα χρησιµοποιηθεί η πλατφόρµα λογισµικού : ALTERA QUARTUS II και ALTERA MAXPLUSS II, ο βιοµηχανικός προσοµοιωτής ψηφιακών κυκλωµάτων MODELSIM και το εργαλείο σύνθεσης ψηφιακών κυκλωµάτων LEONARDO SPECTRUM

13 SUMMARY The present dissertation deals with the study and utilization of contemporary digital circuits with new methods and CAD tools.the basic aim of the dissertation is the study of circuits with industrial simulation and synthesis tools. A plethora of minor and intermediate circuits will be studied and the results of the study will be presented. For the complete presentation of the study all of the digital circuits which are being mentioned in the book of Professor D. Pogaridis will be examined, utilized with the material descriptive language Verilog. For the simulation and synthesis of the circuits a software platform will be used: ALTERA QUARTUS II and ALTERA MAXPLUSS II, the digital circuits industrial simulator MODELSIM and the digital circuits synthesizing tool LEONARDO SPECTRUM

14 ΠΡΟΛΟΓΟΣ Αντικείµενο της παρούσας εργασίας είναι η προσπάθεια µελέτης κυκλωµάτων µε βιοµηχανικά εργαλεία προσοµοίωσης και σύνθεσης µε πλατφόρµα λογισµικού : ALTERA QUARTUS II και ALTERA MAXPLUS II, ο βιοµηχανικός προσοµοιωτής ψηφιακών κυκλωµάτων MODELSIM και το εργαλείο σύνθεσης ψηφιακών κυκλωµάτων LEONARDO SPECTRUM. Η εργασία δοµείται σε κεφάλαια ως εξής : Στο πρώτο κεφάλαιο, γίνεται µια εισαγωγή στην γλώσσα προγραµµατισµού περιγραφής Verilog. Γίνεται µια λεπτοµερής περιγραφή και επεξήγηση των στοιχείων της γλώσσας τα οποία πρέπει να χρησιµοποιηθούν για την σωστή υλοποίηση των κυκλωµάτων. Στο δεύτερο κεφάλαιο, αναλύεται η πλατφόρµα λογισµικού Altera Quartus II. Γίνεται µία σύντοµη αλλά πλήρης περιγραφή των βηµάτων που πρέπει να ακολουθηθούν για να µπορέσουµε να κάνουµε την προσοµοίωση του κώδικα για την σωστή λειτουργία του και να αποφύγουµε τυχόν λάθη που µπορεί να έχουµε κάνει κατά την συγγραφή του. Στο τρίτο κεφάλαιο, ακολουθεί η πλατφόρµα λογισµικού Altera MaxPlus II όπου επίσης περιγράφεται η διαδικασία προσοµοίωσης βήµα προς βήµα. Στο τέταρτο κεφάλαιο, ακολουθεί µια εισαγωγή και ανάλυση του LeonardoSpectrum. Αναφέρεται η ιστορία ίδρυσης του, τα χαρακτηριστικά του, η χρήση του και η χρησιµότητα του για καλύτερα αποτελέσµατα και περεταίρω ανάλυση της προσοµοίωσης των κυκλωµάτων. Τέλος, στο πέµπτο και τελευταίο κεφάλαιο, παρουσιάζονται τα αποτελέσµατα σύνθεσης των ψηφιακών κυκλωµάτων µε το εργαλείο του LeonardoSpectrum. Παρουσιάζονται τα χαρακτηριστικά του κάθε συντεθειµένου κυκλώµατος και οι µορφές τους

15 Κεφάλαιο 1ο : ΕΙΣΑΓΩΓΗ ΣΤΗ ΓΛΩΣΣΑ ΠΡΟΓΡΑΜΜΑΤΙΣΜΟΥ Verilog 1.1 Γενικά Η Verilog HDL είναι µια περιγραφική γλώσσα υψηλού επιπέδου για σχεδιασµό συστηµάτων και κυκλωµάτων. Η verilog περιγράφεται από µια µεγάλη ποικιλία περιγραφικών στυλ. Αυτό περιλαµβάνει κατασκευαστικές περιγραφές, data flow περιγραφές και περιγραφές συµπεριφοράς. 1.2 Οι τιµές στη Verilog 1. 0 : Λογικό 0 / FALSE 2. 1 : Λογικό1 / TRUE 3. Z : Λογική Κατάσταση Υψηλής Σύνθετης Αντίστασης 4. X: Άγνωστος / εν µας ενδιαφέρει η τιµή, µπορεί να είναι 0,1,z 1.3 Προτεραιότητα σηµάτων: 1. Χ 2. 1 και 0 3. Ζ Χ 0 1 Ζ Χ Χ Χ Χ Χ 0 Χ 0 Χ 0 1 Χ Χ 1 1 Ζ Χ 0 1 Ζ Πίνακας 1: Πίνακας προτεραιότητας σηµάτων

16 1.4 Παραδείγµατα Αριθµών Οι αριθµοί στη verilog µπορεί να είναι είτε σταθερές είτε παράµετροι. Οι σταθερές αυτές µπορούν είτε να έχουν διαστάσεις είτε όχι. Κάποιες µπορούν να καθορίζονται στο δυαδική, στο οκταδική, στο δεκαδικό ή δέκα- εξαδική µορφή. Name Prefix Legal Characters υαδικό b 01xXzZ_? Οκταδικό o 0-7xXzZ_? εκαδικό d 0-9_ εκαεξαδικό h 0-9a-fA-FxXzZ_? Πίνακας 2: Οι αριθµοί στη Verilog Αν το πρόθεµα (prefix) προηγηθεί από αριθµό, τότε ο αριθµός αυτός ορίζει το πλάτος bit του αριθµού για παράδειγµα 8 b Εάν δεν υφίσταται τέτοιος αριθµός, τότε ο αριθµός αναµένεται να έχει εύρος 32 bit. Αν δεν προσδιορίζεται κανένα πρόθεµα (prefix) τότε ο αριθµός θα θεωρηθεί ότι είναι 32 bit στο δεκαδικό. Για παράδειγµα το x = ; Το x θα αξιολογηθεί ως 8. Ειδικοί χαρακτήρες σε αριθµούς είναι οι εξής : 1. _ διαχωριστικό για να βελτιωθεί η αναγνωσιµότητα 2. x, X άγνωστη τιµή 3. z, Z,? tri-state αξία 1.5 Τύποι δεδοµένων Η verilog προσδιορίζει τρείς κύριους τύπους δεδοµένων : Net Register Parameter

17 1.5.1 NET Οι net τύποι δεδοµένων που ενισχύονται από το Leonardo Spectrum είναι οι εξής: Wire Tri wand wor Αυτοί οι τύποι δεδοµένων είναι συνηθισµένοι στο να εκπροσωπούν µια φυσική σύνδεση µεταξύ των κατασκευαστικών οντοτήτων του σχεδίου της verilog Wire και tri Nets Τα wire και tri nets είναι πανοµοιότυπα στη χρήση τους.(σύνταξη και λειτουργία). Οι δύο διαφορετικές ονοµασίες χρησιµοποιούνται για σαφήνεια στο σχεδιασµό. Τα nets που καθοδηγούνται από µία πύλη ενιαία περιγράφονται ως wire ενώ τα nets που καθοδηγούνται από πολλαπλές πύλες περιγράφονται ως tri-nets. 1.6 Ενότητες(Modules) Οι ενότητες είναι η δοµικές φόρµες της Verilog. Μία δοµική ενότητα µπορεί να βρίσκεται µέσα σε µια άλλη και έτσι χτίζεται η αρχιτεκτονική στη Verilog Παράδειγµα : module example_407 (A, B, C, F); //Ονοµασία της ενότητας input A; input B; input C; output F; assign F = (~A & ~B & ~C) (A & B) (B & C) (A & C) ; endmodule Κάθε πρόγραµµα στην Verilog αρχίζει µε την λέξη κλειδί module που σηµαίνει σπόνδυλος και ακολουθεί το όνοµα, το οποίο πρέπει πάντα να συµφωνεί µε το όνοµα του αρχείου του επεξεργαστή κειµένου. Μετά συνεχίζουµε µε την δήλωση των σηµάτων (port list) του κυκλώµατος µέσα σε παρένθεση (A, B, C, F); τα οποία αποτελούν τη διασύνδεση (interface) του σπονδύλου µε το υπόλοιπο κύκλωµα. Στη συνέχεια γίνεται ο ορισµός των σηµάτων (port declarations) εισόδου (input), εξόδου (output) και εισόδου-εξόδου (inout)

18 1.7 Test bench Το test bench είναι top module που δηµιουργεί τις τιµές των εισόδων και ελέγχει αν οι έξοδοι παίρνουν σωστές τιµές στον υπό έλεγχο σπόνδυλο. Το περιβάλλον ελέγχου (test bench) βρίσκεται µέσα σε µια εντολή "initial" (που το block της καθορίζεται από το ζευγάρι begin - end). 1.8 Initial Blocks Η εντολή "initial" που δίνει την εντολή να γίνει µία φορά αυτό το οποίο λέει αρχίζοντας πάντα από την αρχή του χρόνου (χρόνο 0), εκτελείται µόνο µία φορά στην έναρξη της προσοµοίωσης. Αν υπάρχουν πολλαπλά initial blocks, τότε όλα αυτά εκτελούνται στην αρχή της προσοµοίωσης. Είναι χρήσιµο όταν γράφονται test benches. 1.9 Always Block Όπως υποδηλώνει το όνοµα του, εκτελείται πάντα. Πρέπει να συνοδεύεται από έναν κατάλογο ευαισθησίας ή από µια καθυστέρηση που συνδέεται µ αυτό. Ο κατάλογος ευαισθησίας είναι αυτός που υποδηλώνει πότε να εκτελεστεί η ενότητα κώδικα που περιλαµβάνεται. Παράδειγµα: D or negedge E) begin if (E) begin Q<=D; Qbar <=~D; end end Η εντολή "always" σηµαίνει: ξεκίνα τη χρονική στιγµή 0 και συνέχισε εκτελώντας επαναληπτικά τις εντολές µέσα στο block που ακολουθεί. Το µετά τη λέξη κλειδί «always», δείχνει ότι το block θα ενεργοποιείται για την κατάσταση σε παρένθεση µετά το 1.10 Assign Statement Η δήλωση assign είναι η συνεχής δήλωση εκχώρησης (continuous assignment)

19 1.11 Buses Buses είναι οι τρόποι παράστασης της κατεύθυνσης-σηµαντικότητας των ψηφίων και έχουν την µορφή [high : low] ή [msb : lsb]. Π.χ. [7:0] 1.12 Εndmodule Κάθε πρόγραµµα στην Verilog, για την σωστή λειτουργία του, έχει σαν προϋπόθεση να τελειώνει µε την εντολή-λέξη κλειδί endmodule Τελεστές Τύπος Τελεστή Σύµβολο Τελεστή Πράξη Τελεστή Αριθµητικοί: Λογικοί: Bitwise: Συγκριτικοί: Ισότητας: Ολίσθησης: * Πολλαπλασιασµός / ιαίρεση + Πρόσθεση - Αφαίρεση % Υπόλοιπο! Λογική Άρνηση && Λογικό και Λογικό ή & And ~& Nand Or ~ Nor ^ Xor ^~~^ Xnor ~ Not > Μεγαλύτερο < Μικρότερο >= Μεγαλύτερο ή ίσο <= Μικρότερο ή ίσο == Ισότητα!= Ανισότητα >> εξιά ολίσθηση

20 Σύνδεσης: Συνθήκης: << Αριστερή ολίσθηση {} Σύνδεσης?: or Συνθήκης 1.14 Εισαγωγή σχεδίασης σε µορφή κώδικα γλώσσας Verilog Τα βήµατα για να σχεδιασθεί ένα κύκλωµα µέσω της γλώσσας Verilog είναι τα εξής: ηµιουργία ενός νέου σχεδίου, ονοµασία, και επιλογή του κατάλληλου προ- γράµµατος. (Στην παρούσα περίπτωση επεξεργαστή κειµένου). Σύνταξη προγράµµατος. Έλεγχος τυχών λαθών και αποθήκευση. Κλείσιµο σχεδίου Βήµα 1ο: ηµιουργία του σχεδίου ηµιουργούµε ένα νέο σχέδιο, το ονοµάζουµε και επιλέγουµε το κατάλληλο πρόγραµµα. Επιλέγουµε από το µενού File, New Project. Ονοµάζουµε το σχέδιο και επιλέγουµε τον φάκελο όπου θα το αποθηκεύσουµε. Επιλέγουµε από το menu τον τύπο που θα έχει ο κώδικάς µας, δηλαδή HDL και πατάµε το κουµπί Next. Στην συνέχεια επιλέγουµε τα εξής για να µπορέσει να χρησιµοποιηθεί η γλώσσα verilog: Product Category: All Family: Spartan3 Device: XC3S200 Package: FT256 Speed: -4 Top Level Source Type: HDL Synthesis Tool: XST (VHDL/Verilog) Simulator: ISE Simulator (VHDL/Verilog) Preferred Language: Verilog Επιβεβαίωση ότι το Enable Enhanced Design Summary είναι επιλεγµένο. Κλικ στο Next και επιλογή του New Source. Αφού η γλώσσα που θα χρησιµοποιήσουµε είναι η verilog θα επιλέξουµε το αρχείο Verilog Module. Το αρχείο ονοµάζεται ακριβώς όπως είχαµε ονοµάσει και το σχέδιο. Έπειτα γίνεται η επιλογή εισόδων (input) και εξόδων (output). Κάνουµε κλικ στο κουµπί Next και στη συνέχεια πατάµε Finish, Next, Next και Finish

21 Βήµα 2ο : Σύνταξη του προγράµµατος Αφού ολοκληρώσουµε το προηγούµενο βήµα, ανοίγουµε το αρχείο επεξεργασίας κειµένου και εισάγουµε τον κώδικα Βήµα 3ο : Έλεγχος τυχών λαθών και αποθήκευση. Για να ελέγξουµε αν ο κώδικάς µας είναι σωστός ή όχι κάνουµε τα εξής βήµατα: 1. Απ τον πίνακα Sources for, επιλέγεται από το αναδυόµενο µενού το Implementation. 2. Επιλέγουµε το σχέδιό µας που είναι αρχείο.v 3. Από τον πίνακα Processes επιλέγουµε το + που βρίσκεται µπροστά από το Synthesize XST και επιλέγουµε το Check Syntax από το αναδυόµενο µενού που εµφανίζεται. Αν ο κώδικας είναι σωστός θα εµφανιστεί στο κάτω µέρος της οθόνης στον πίνακα Transcript το µήνυµα Process Check Syntax completed successfully. Αποθήκευση επιλέγοντας File, Save και τέλος έξοδος επιλέγοντας File, Close Project Γλωσσάρι για την γλώσσα Verilog always block (µπλοκ που εκτελείται πάντα): Οι εντολές που βρίσκονται µέσα στο always block εκτελούνται ακολουθιακά και για πάντα, για όσο ισχύει η συνθήκη ενεργοποίησης του. assign (εκχώρηση): Λέξη κλειδί της γλώσσας Verilog που χρησιµοποιείται για την ενεργοποίηση της εξόδου. begin (αρχή): Λέξη κλειδί της γλώσσας Verilog που χρησιµοποιείται για να δηλώσει την αρχή (σε ένα µπλοκ ή σε µια δοµή). buses: Οι συµβάσεις κατεύθυνσης-σηµαντικότητας του ψηφίου και έχουν την µορφή [high : low] ή [msb : lsb]. case (περίπτωση): Μια δοµή ελέγχου που διαλέγει µια από πολλές επιλογές όταν περιγράφει την λειτουργία ενός κυκλώµατος βασισµένη στην τιµή του αντικειµένου δεδοµένων. default (προεπιλογή): Λέξη κλειδί της γλώσσας Verilog που χρησιµοποιείται για να δώσει µια προκαθορισµένη τιµή σ ένα συνδυαστικό σήµα όταν ο κώδικας δεν καθορίζει επακριβώς την τιµή. display: Συνάρτηση της γλώσσας Verilog που χρησιµοποιείται για την εµφάνιση στην οθόνη. else (διαφορετικά): Μια δοµή ελέγχου που χρησιµοποιείται σε συνδυασµό µε την if προκειµένου να εκτελεστεί µια εναλλακτική λειτουργία στη περίπτωση που δεν ισχύει η συνθήκη

22 end (τέλος): Λέξη κλειδί της γλώσσας Verilog που χρησιµοποιείται για να δηλώσει το τέλος (σε ένα µπλοκ ή σε µια δοµή). endcase (τέλος περίπτωσης): Λέξη κλειδί της γλώσσας Verilog που χρησιµοποιείται για να δηλώσει το τέλος σε µια δοµή ελέγχου (case). endmodule (τέλος ενότητας): Λέξη κλειδί της γλώσσας Verilog που χρησιµοποιείται για να δηλώσει το τέλος της κάθε ενότητας κώδικα. for: Μια δοµή επανάληψης που εκτελεί µια λειτουργία για όσες φορές επιτάσσει ο µετρητής. forever: Μια δοµή επανάληψης που εκτελείται για πάντα! Hardware Description Language ή HDL (γλώσσα περιγραφής υλικού): Μια γλώσσα περιγραφής κυκλωµάτων που χρησιµοποιείται στην διαδικασία σχεδίασης µε υπολογιστή. if (εάν): Μια δοµή ελέγχου που αξιολογεί µια συνθήκη και εκτελεί µια λειτουργία αν η συνθήκη είναι αληθινή ή παρακάµπτει την λειτουργία αν η συνθήκη δεν είναι αληθινή. initial block (αρχικό µπλοκ): Οι εντολές που βρίσκονται µέσα στο initial block εκτελούνται µια φορά µόνο στην αρχή. input (είσοδος): Λέξη κλειδί της γλώσσας Verilog που χρησιµοποιείται για να δηλώσει την είσοδο σ ένα κύκλωµα. Instantiation: H διαδικασία δηµιουργίας αντικειµένου. integer ή int (ακέραιος): Τύπος δεδοµένων που χρησιµοποιείται για να παραστήσει ακέραιη αριθµητική τιµή. module (ενότητα ): Λέξη κλειδί της γλώσσας Verilog που χρησιµοποιείται για να ξεκινήσει µία ενότητα κώδικα. negedge: Λέξη κλειδί της γλώσσας Verilog που χρησιµοποιείται για να δηλώσει την αρνητική πυροδότηση ενός παλµού χρονισµού. output (έξοδος): Λέξη κλειδί της γλώσσας Verilog που χρησιµοποιείται για να δηλώσει την έξοδο σ ένα κύκλωµα. posedge: Λέξη κλειδί της γλώσσας Verilog που χρησιµοποιείται για να δηλώσει την θετική πυροδότηση ενός παλµού χρονισµού. reg (register: καταχωρητής): Τύπος δεδοµένων που χρησιµοποιείται για την αποθήκευση των δεδοµένων. repeat: Μια δοµή επανάληψης που εκτελεί µια λειτουργία τόσες φορές όσες ο αριθµός στη συνθήκη της while: Μια δοµή επανάληψης που αξιολογεί µια συνθήκη και εκτελεί µια λειτουργία για όσο η συνθήκη είναι αληθινή. wire (σύρµα): Τύπος δεδοµένων που χρησιµοποιείται για τη σύνδεση 2 δοµικών συστατικών

23 Κεφάλαιο 2ο : ΕΙΣΑΓΩΓΗ ΣΤΟ ALTERA QUARTUS II 2.1 ALTERA QUARTUS II Το πρώτο µέρος του προγράµµατος εκµάθησης (Tutorial) Quartus II απεικονίζει µία βασισµένη σε σχηµατικά διαγράµµατα είσοδο για το επιθυµητό κύκλωµα. Γίνεται πολύ δύσκολο να χρησιµοποιηθεί αυτή η µέθοδος για ένα µεγάλο σχέδιο µε εκατοντάδες πρωτόγονες πύλες (primitive gates). Οι γλώσσες περιγραφής hardware (HDLs) παρέχουν βασιζόµενες σε κείµενο στερεότυπες εκφράσεις της δοµής και συµπεριφοράς των ψηφιακών κυκλωµάτων. Το δεύτερο τµήµα του προγράµµατος εκµάθησης Quartus II στοχεύει να παρουσιάσει µέθοδο εισόδου σχεδίου βασισµένη σε HDL. Σε αυτή την περίπτωση, Verilog αρχεία σχεδίων χρησιµοποιούνται για να συνθέσουν και να προσοµοιώσουν το επιθυµητό σχέδιο. Αυτό το πρόγραµµα εκµάθησης θα παρουσιάσει δύο τύπους προσοµοίωσης, δηλαδή, την λειτουργική προσοµοίωση (functional simulation) και την προσοµοίωση χρονοµέτρησης (timing simulation), για να αξιολογήσει τη συµπεριφορά και απόδοση του επιθυµητού σχεδίου. Παρακαλώ σηµειώστε ότι αυτό το πρόγραµµα εκµάθησης είναι βασισµένο στο Altera Quartus II 8.1 έκδοσης για το διαδίκτυο. Περιεχόµενα 1. Είσοδος σχεδίου VHDL (design Entry) 2. Λειτουργική Προσοµοίωση (Functional Simulation) 3. Προσοµοίωση Χρονοµέτρησης (Timing Simulation) 2.2 ηµιουργώντας HDL Εργασίες Σχεδίου µε το Quartus ΙΙ Σε αυτό το τµήµα, µία νέα εργασία HDL αποκωδικοποιητή θα σχεδιαστεί και θα γίνει compiled µε το Quartus II. Το αρχείο σχεδίου θα γραφτεί σε Verilog. Η βασισµένη σε HDL είσοδος σχεδίου στο Quartus II ακολουθεί τα περισσότερα από τα βήµατα που αναφέρονται στο πρώτο τµήµα για τον σχεδιασµό βάσει διαγραµµάτων. Αφού ανοίξουµε µία νέα εργασία χρησιµοποιώντας ένα νέο project wizard θα επιλέξουµε το αρχείο σχεδίου Verilog πατώντας τα κουµπιά File> New>Verilog file Αφού επιλέξουµε το αρχείο Verilog, το Quartus ΙΙ θα ανοίξει ένα αρχείο επεξεργαστή κειµένου (text editor file) verilog1.v για να τοποθετήσει τα αρχεία σχεδίου µας. Θα γράψουµε τον κώδικα Verilog. Παρακαλώ σηµειώστε ότι το όνοµα αρχείου Verilog πρέπει να είναι το ίδιο µε το όνοµα module. Έχοντας σώσει το αρχείο Verilog, χρειάζεται να κάνουµε compile το αρχείο σχεδίου για προσοµοίωση. Ο Compiler θα επεξεργαστεί το αρχείο.v. Είναι δυνατό να τρέξουµε το πλήρες compilation ή να τρέξουµε µεµονωµένα module (Ανάλυση & Σύνθεση, the Fitter, και Αναλυτής Χρονισµού Timing Analyzer). Θα µπορούσαµε να τρέξουµε µερικό compilation επιλέγοντας την εντολή Start Analysis and Elaboration για να τσεκάρουµε το αρχείο.v για συντακτικά και σηµασιολογικά λάθη

24 Έχοντας κάνει επιτυχηµένα compile το αρχείο σχεδίου µας, χρειαζόµαστε ένα αρχείο κυµατοµορφής vector για να προσοµοιώσουµε το αρχείο σχεδίου µας. 2.3 Λειτουργική Προσοµοίωση (Functional Simulation) Η λειτουργική προσοµοίωση επιβεβαιώνει την ορθότητα της λογικής λειτουργίας των κυκλωµάτων που έχουν συντεθεί. εν λαµβάνει θέµατα συγχρονισµού (timing issue) υπόψη. Το Quartus II διεξάγει την προσοµοίωση συγχρονισµού προεπιλεγµένα (by default). Έτσι, η ρύθµιση πρέπει να αλλαχθεί για να τρέχει λειτουργική προσοµοίωση. Αυτό γίνεται επιλέγοντας Assignment>Setting και µετά επιλέγοντας functioning simulation mode. Πριν τρέξετε την λειτουργική προσοµοίωση, µία netlist λειτουργικής προσοµοίωσης για το συντεθειµένο κύκλωµα πρέπει να παραχθεί. Αυτό γίνεται επιλέγοντας Processing > Generate functional Simulation Netlist. Σε αυτό το σηµείο, είµαστε έτοιµοι να τρέξουµε µία λειτουργική προσοµοίωση. Η προσοµοίωση θα χρησιµοποιεί ένα αρχείο κυµατοµορφής vector που δηµιουργήθηκε νωρίτερα. Θα επιλέξουµε Process > Start Simulation για να ξεκινήσει η προσοµοίωση. Η επιτυχής προσοµοίωση θα παράγει µία κυµατοµορφή προσοµοίωσης. 2.4 Προσοµοίωση Χρονοµέτρησης (Timing Simulation) Έχοντας επαληθεύσει τη λογική ορθότητα του αρχείου σχεδίου, είναι αναγκαίο να προσδιορίσουµε εάν το συντεθειµένο κύκλωµα ανταπεξέρχεται στο εµπόδιο καθυστέρησης (delay constraint). Η προσοµοίωση χρονοµέτρησης επαληθεύει τόσο την λογική ορθότητα όσο και την χρονοµέτρηση. Θα µπορέσουµε να εξακριβώσουµε την καθυστέρηση του πολλαπλασιασµού σε διάφορα paths στα συντεθειµένα κυκλώµατα. Έχουµε αλλάξει την προκαθορισµένη ρύθµιση για να τρέξουµε την λειτουργική προσοµοίωση. Έτσι, πρέπει να την αλλάξουµε ξανά σε Προσοµοίωση Χρονολόγησης για να τρέξουµε την προσοµοίωση χρονολόγησης. Η προσοµοίωση χρονολόγησης διεξάγεται επιλέγοντας Processing > Start Compilation and Simulation. Μετά από τα επιτυχή compilation και προσοµοίωση, η κυµατοµορφή προσοµοίωσης θα εµφανίζεται. Το εργαλείο Timing Analyzer (Αναλυτής Χρονοµέτρησης) θα παρέχει καθυστερήσεις πολλαπλασιασµού σε όλα τα paths και την χειρότερη καθυστέρηση πολλαπλασιασµού

25 Κεφάλαιο 3ο : ALTERA MAXPLUSS II 3.1 Εισαγωγή σχεδίασης µε χρήση HDL editor Ξεκινάµε είτε από το εικονίδιο Altera Maxplus II,είτε από το Start- Programms-Altera-Maxplus II και κάνουµε τα εξής Εικόνα 1: Αρχικό σχεδιαστικό περιβάλλον Altera Maxplus II Για τη σωστή λειτουργία του κυκλώµατος θα πρέπει πρώτα να γίνει η σωστή ακολουθία βηµάτων προσοµοίωσης όπως περιγράφονται παρακάτω : 1. Για να ανοίξουµε ήδη υπάρχον αρχείο επιλέγουµε File-Open και στο dialog box διαλέγουµε το αρχείο µας σε µορφή «.v» Αυτό µας βάζει στο text editor µε τον κώδικα Verilog. 2. Θέτουµε το αρχείο µας στο παρόν αρχείο µε την επιλογή File-Project-Set Project To Current File 3. Στη συνέχεια για να κάνουµε compilation τη σχεδίασή µας επιλέγουµε Max Plus II- Compiler 4. Το παράθυρο του Compiler ανοίγει και επιλέγουµε το Start. Κατά την διάρκεια του Compilation ανοίγει ένα νέο παράθυρο µηνυµάτων που µας ενηµερώνει για την πορεία του και τυχόν λάθη. 5. Μόλις ολοκληρωθεί επιτυχώς η διαδικασία, προχωράµε στην χρονική προσοµοίωση (Timing Simulation). 6. Επιλέγουµε File-New και στο dialog box επιλέγουµε Waveform Editor

26 7. Στον Editor παρατηρούµε ότι όλα τα σήµατα λείπουνε. Επιλέγουµε από το menu Node-Enter Nodes From SNF. 8. Στο νέο παράθυρο επιλέγουµε List για να δούµε τα σήµατα. 9. Μόλις γίνει αυτό µε το βελάκι τα µεταφέρουµε στα ενεργά σήµατα στην άλλη πλευρά. 10. Αρχικοποιούµε τις τιµές των εισόδων επιλέγοντας για κάθε σήµα µια περίοδο που θέλουµε να θέσουµε. 11. Στα εικονίδια της αριστερής µεριάς επιλέγουµε είτε 0/1 για µεταβλητές που είναι 1 bit, είτε G για µεταβλητές που είναι bit vector. Σ αυτήν την περίπτωση δίνουµε την τιµή που θέλουµε να πάρει το bit vector. Στη διαδικασία τα timing waveforms δείχνουν τις αντίστοιχες τιµές. 12. Σώζουµε το αρχείο µε την επιλογή File-Save. 13. Επιλέγουµε από το menu MaxPlus II την επιλογή Simulator και στη συνέχεια Start. 14. Τέλος ελέγχουµε τις εξόδους και πιστοποιούµε την σωστή λειτουργλια του κυκλώµατος

27 Κεφάλαιο 4ο : Εισαγωγή στο Leonardo Spectrum 4.1 MENTOR GRAPHICS Η ιστορία της Mentor Graphics Το 1981, η ιδέα του υποβοηθούµενου από υπολογιστές σχεδιασµού για τα ηλεκτρονικά ως το θεµέλιο µιας εταιρίας ήρθε σε αρκετές οµάδες αυτές που ίδρυσαν την Mentor, την Valid Logic Systems και την Daisy Systems. Ένας από τους κύριους διαχωρισµούς αυτών των οµάδων ήταν ότι οι ιδρυτές µηχανικοί της Mentor, των οποίων οι προ-υπηρεσίες ήταν στην ανάπτυξη λογισµικών στην Tektronix, απέκλειε το σχεδιασµό και κατασκευή ιδιόκτητων υπολογιστών για την εκτέλεση των λογισµικών εφαρµογών τους. Αισθανόντουσαν ότι τα εξαρτήµατα (hardware) επρόκειτο να γίνουν ένα αγαθό που θα κατείχαν οι µεγάλες εταιρίες υπολογιστών, έτσι αντί αυτού επέλεξαν ένα υπάρχον σύστηµα υπολογιστών ως την βάση εξαρτηµάτων (hardware) για τα προγράµµατα της Υποβοηθούµενης από Υπολογιστές Μηχανικής (CAE) που θα κατασκεύαζαν. Μέχρι το Φεβρουάριο του 1981, οι περισσότεροι από την αρχική οµάδα είχαν προσδιοριστεί µέχρι το Μάρτιο, οι 3 διευθυντικοί ιδρυτές, ο Tom Bruggere, ο Garry Langeler και ο Dave Moffenbeier είχαν φύγει από την Tektronix και µέχρι το Μάιο το επιχειρησιακό σχέδιο ήταν ολοκληρωµένο. Η πρώτη δόση χρηµάτων, $1 εκατοµµύριο, ήρθε από την Sutter Hill, την Greylock και την Venrock Associates. Η επόµενη δόση ήταν $2 εκατοµµύρια από πέντε εταιρίες κεφαλαίων επιχειρηµατικού κινδύνου (venture capital funds) και τον Απρίλιο του 1983 µία τρίτη δόση συγκέντρωσε $7 εκατοµµύρια επιπλέον. Η Mentor Graphics ήταν µία από τις πρώτες εταιρίες που επιχείρησε να προσελκύσει κεφάλαια επιχειρηµατικού κινδύνου στο Όρεγκον. Ως αρχική πλατφόρµα εξαρτηµάτων (hardware) επιλέχθηκαν υπολογιστές θέσης εργασίας (workstations) της Apollo Computer. Με έδρα το Chelmsford, της Μασσαχουσέτης, η Apollo ήταν νεότερη του ενός έτους εταιρία και µόλις είχε αναγγείλλει την ύπαρξή της στο κοινό λίγες εβδοµάδες πριν οι δηµιουργοί της Mentor Graphics ξεκινήσουν τις αρχικές συσκέψεις τους. Όταν η Mentor εισήλθε στην αγορά της Υποβοηθούµενης από Υπολογιστές Μηχανικής (CAE), η εταιρία είχε δύο τεχνικούς διαφοροποιητές. Ο πρώτος ήταν το λογισµικό οι Mentor, Valid και Daisy είχαν όλες λογισµικό µε διαφορετικές δυνάµεις και αδυναµίες. Ο δεύτερος ήταν τα εξαρτήµατα για την σύλληψη σχηµατικών διαγραµµάτων η Mentor έτρεχε όλα τα προγράµµατά στον υπολογιστή θέσης εργασίας της Apollo (Apollo workstation), ενώ οι Daisy και η Valid είχαν καθεµιά φτιάξει τα δικά τους εξαρτήµατα για την σύλληψη σχηµατικών διαγραµµάτων, αλλά έτρεχαν προσοµοίωση και άλλα προγράµµατα σε µεγαλύτερους υπολογιστές όπως ο MicroVAX. Μετά από µία ιλιγγιωδη ανάπτυξη, το προϊόν IDEA 1000 παρουσιάστηκε στο Συνέδριο Αυτοµατισµού Σχεδίου του 1982 (Design Automation Conference), αν και αυτό έγινε σε µία σουίτα και όχι σε όροφο. Μέχρι να έρθει ο καιρός που ο ιδρυτής Bruggere έθεσε υποψηφιότητα για την Σύγκλητο των Η.Π.Α. το 1996, η εταιρία είχε αναπτυχθεί µε ετήσια έσοδα $384 εκατοµµύρια. Η Mentor Graphics είναι µία παγκόσµια εταιρία µε την ανάπτυξη προϊόντων της να συµβαίνει στην Αµερική, την Ευρώπη, την Ιαπωνία, το Πακιστάν, την Ινδία και την Αίγυπτο. Για τη διατήρηση επαφής µε τις παγκόσµιες τάσεις στην ανάπτυξη

28 λογισµικού, η εταιρία έχει µία αρκετά µεγάλη εργατική δύναµη σε περιοχές χαµηλού κόστους όπως το Πακιστάν, η Ινδία, η Πολωνία, η Ουγγαρία και η Αίγυπτος. Ο James Jim Ready, ένας από τους πιο εξέχοντες ανθρώπους στα ενσωµατωµένα συστήµατα, άφησε την Mentor το 1999, για να σχηµατίσει την ενσωµατωµένη στη Linux εταιρία MontaVista. Ο Neil Henderson, ένας πρωτοπόρος στον εµπορικό χώρο ατελούς και παρεχόµενου κώδικα, έγινε µέλος της Mentor Graphics το 2002 µε την απόκτηση της Accelerated Technology Inc. Ο Stephen Mellor, ένας ηγέτης στo χώρο UML και συνδηµιουργός της µεθοδολογίας σχεδίου Shlaer-Mellor, έγινε µέλος της Mentor Graphics το 2004 µε την απόκτηση της Project Technology. Από το 2011, οι κυριότεροι ανταγωνιστές της Mentor είναι οι Cadence Design Systems, Synopsys και Magma Design Automation. Το Φεβρουάριο του 2011, ο Carl Icahn, ένας ακτιβιστής επενδυτής, έκανε µία προσφορά για να εξαγοράσει την εταιρία για περίπου $1,86 εκατοµµύρια σε ρευστό σε µία κίνηση να πιέσει άλλους µνηστήρες να παρουσιαστούν ιεύθυνση Από τον Ιανουάριο του 2011, ο Walden C. Rhines είναι ο πρόεδρος του συµβουλίου της εταιρίας και διευθύνων σύµβουλος. Ξεκίνησε ως διευθύνων σύµβουλος τον Οκτώβριο του Ο Gregory K. Hinckley εκτελεί καθήκοντα ως πρόεδρος του συνεταιρισµού και έχει υπάρξει εταιρικό µέλος από τον Ιανουάριο του Είσοδος στα κεντρικά της εταιρίας Χαρακτηριστικά κύριων προϊόντων: Ένα εργαλείο, µία καµπύλη εκµάθησης, µία συλλογή από scripts, για CPLDs, FPGAs ή ASICs Μίξη VHDL, Verilog και EDIF για να καταστεί δυνατή η επαναχρησιµοποίηση του σχεδιασµού και η υλοποίηση (instantiation) της πνευµατικής ιδιοκτησίας Υψηλότατη QoR µε την ταχύτητα και τα χαρακτηριστικά που χρειάζεστε για µεγάλα σχέδια HDLInventor δηµιουργεί βελτιστοποιηµένο κώδικα HDL γρήγορα και διευκολύνει την ευρεία διανοµή πνευµατικής ιδιοκτησίας στην εταιρία

29 F.A.S.T. βελτιστοποιήσεις φτιαγµένες ειδικά για την τεχνολογία εξασφαλίζουν ένα γρήγορο και µικρό σχεδιασµό Το P&R Integrator απλοποιεί την τοποθέτηση και διανοµή και επιφέρει βελτιωµένα αποτελέσµατα Το ενσωµατωµένο partitioning επιταχύνει την πρωτοτυπικότητα ASIC και την ιαδικασία επαλήθευσης 4.2 Leonardo Spectrum Γενικά Το Leonardo Spectrum σχεδιάστηκε για να υποστηρίξει πραγµατικά ιεραρχικό σχεδιασµό. Ο περιηγητής ιεραρχίας του σου επιτρέπει την πρόσβαση, την διαχείριση, τον περιορισµό και την ανταλλαγή ιεραρχικών µπλοκ. ιατηρεί την σχεδιαστική ιεραρχία. Αυτό µας επιτρέπει να εκµεταλλευτούµε τα πλεονεκτήµατα µίας ιεραρχικά βασισµένης προσέγγισης σχεδιασµού, συµπεριλαµβάνοντας και σταδιακό σχεδιασµό και σύνθεση. Με την υποστήριξη.lib και περισσότερες από 200 πλήρως υποστηριζόµενες τεχνολογίες FPGA και ASIC, το Leonardo Spectrum είναι σχεδιασµένο για να ανταποκριθεί στις ανάγκες µας καθώς τα σχέδια γίνονται µεγαλύτερα, γρηγορότερα και περισσότερο πολύπλοκα. Το Leonardo Spectrum σας επιτρέπει να δηµιουργήσετε CPLDs, FPGAs, ή ASICs σε VHDL ή Verilog µέσα σε ένα περιβάλλον σύνθεσης. Οι χρήστες που αντιµετωπίζουν προκλήσεις σχεδιασµού έχουν πρόσβαση σε εξελιγµένους ελέγχους σύνθεσης εντός των αποκλειστικών στην Leonardo Spectrum FlowTabs και PowerTabs. Επιπλέον, τα ισχυρά χαρακτηριστικά debugging (εκσφαλµάτωσης) και η αποκλειστική έρευνα σε βάθος πέντε σηµείων στο LeonardoInsight επιτυγχάνουν την ανάλυσή σου των αποτελεσµάτων σύνθεσης

30 4.2.3 Πραγµατική Ιεραρχική Υποστήριξη για Σταδιακές Συνθέσεις Ιδιοκτησιακά εύκολα στη χρήση χαρακτηριστικά όπως FlowTabs και QuickSetup επιτρέπουν σύνθεση first time FPGA. Ο ιεραρχικός σχεδιασµός σου επιτρέπει να εκτελέσεις σταδιακό σχεδιασµό και οµαδικό σχεδιασµό. Μπορείς να τροποποιήσεις µεµονωµένες υποδιαιρέσεις (modules) στο επίπεδο RTL, µετά να επανασυνθέσεις και να επαναµεγιστοποιήσεις ενώ διατηρείς πληροφορίες netlist στα περιβάλλοντα (ή γειτονικά) blocks. Αυτό µειώνει σηµαντικά τους χρόνους συµπίεσης σε περίπλοκα σχέδια πολλαπλών blocks. Μία σταδιακή προσέγγιση υποστηρίζεται επίσης κατά τη διάρκεια της σύνθεσης. Οι περιορισµοί µπορούν να «σφιχτούν» σε υπό-blocks και να επαναβελτιστοποιηθούν για να τελειοποιήσουν τον tune time ή στόχους περιοχών ακολουθώντας λειτουργίες τόπου και διαδροµής. Ο σχεδιασµός Blocklevel παρέχει το κλειδί στην αποτελεσµατική αλληλεπίδραση µεταξύ της σύνθεσης και τόπου και διαδροµής Scripting Ισχυρό scripting επιτρέπει στις εταιρίες που χρησιµοποιούν το Leonardo Spectrum να στήσουν και να επιβάλλουν προσαρµοσµένες, σε όλο το εύρος της εταιρίας, σχεδιαστικές ροές. Τα scripts έχουν πρόσβαση σε όλη τη σχεδιαστική βάση δεδοµένων, παρέχοντας πλήρη δυνατότητα εκµετάλλευσης δεδοµένων. Οι Conditionals επιτρέπουν στους χρήστες να αυτοµατοποιούν µεγάλες και πολύπλοκες εργασίες