Γλώσσες Περιγραφής Υλικού
|
|
- Ὕδρα Δράκος
- 7 χρόνια πριν
- Προβολές:
Transcript
1 Αντικείμενο του μαθήματος CST256: Γλώσσες Περιγραφής Υλικού Γλώσσες Περιγραφής Υλικού Εισαγωγή στην VHDL Νικόλαος Καββαδίας 17 Μαρτίου 2009 Επιμέρους στόχοι του μαθήματος Σχεδιασμός ψηφιακών κυκλωμάτων με τη γλώσσα περιγραφής υλικού VHDL Παρουσίαση χαρακτηριστικών συνθέσιμων κυκλωμάτων που συναντώνται στη μοντέρνα ψηφιακή σχεδίαση Εργαστηριακή εξάσκηση στην περιγραφή και προσομοίωση ψηφιακών κυκλωμάτων Τρόπος εξέτασης του μαθήματος Γραπτές εξετάσεις στο τέλος του εξαμήνου: 60% του τελικού βαθμού Εργασία: 40% του τελικού βαθμού Ενημέρωση για ανακοινώσεις, διαλέξεις, ύλη, εργασίες από τον ιστότοπο του μαθήματος: Περίγραμμα μαθήματος (1) Περίγραμμα μαθήματος (2) Εισαγωγή στην VHDL Ιστορικό της ανάπτυξης της γλώσσας Τα επίπεδα μοντελοποίησης για την περιγραφή ενός ψηφιακού κυκλώματος σε VHDL Τυποποιήσεις που διέπουν τη χρήση της VHDL Βασικά δομικά στοιχεία της VHDL Οντότητες Περιγραφές αρχιτεκτονικών Βαθμωτοί και σύνθετοι τύποι δεδομένων Διεργασίες Συντρέχων και ακολουθιακός κώδικας Συστατικά και δομικές περιγραφές Διαδικασίες και συναρτήσεις Πακέτα και βιβλιοθήκες Ιδιότητες Διαμορφώσεις Σχεδιασμός κυκλωμάτων με την VHDL Βασικά συνδυαστικά κυκλώματα Βασικά ακολουθιακά κυκλώματα Γενικές σταθερές Μοντελοποίηση παραμετρικών κυκλωμάτων Γεννήτορες δομών Μηχανές πεπερασμένων καταστάσεων VHDL για προχωρημένους Μοντελοποίηση κυκλωμάτων για λογική σύνθεση Λειτουργικός έλεγχος της ορθής λειτουργίας των κυκλωμάτων (τεχνικές συγγραφής testbench) Κυκλώματα επεξεργασίας δεδομένων - χειριστές δεδομένων Μοντελοποίηση απλών επεξεργαστών Παρουσίαση υποδειγματικής εργασίας
2 Οργάνωση των παραδόσεων Εισαγωγικά Ενδεικτική κατανομή των διαλέξεων 1 Εισαγωγή στην VHDL 2 Δομές ακολουθιακού και συντρέχοντος κώδικα 3 Προχωρημένα στοιχεία της VHDL 4 Σύνταξη παραμετρικών περιγραφών 5 Σύνταξη κώδικα για λογική σύνθεση 6 Δομές ελέγχου/επαλήθευσης λειτουργίας των κυκλωμάτων 7 Μηχανές πεπερασμένων καταστάσεων 8 Υποδειγματική εργασία 9 Κυκλώματα επεξεργασίας δεδομένων - χειριστές δεδομένων 10 Μοντελοποίηση απλών επεξεργαστών 11 Τεχνικές περιγραφής και κυκλώματα για προχωρημένους Η VHDL αποτελεί μια γλώσσα καταγραφής δομής και περιγραφής λειτουργικής συμπεριφοράς Δεν ϑα την αντιμετωπίσουμε ως άλλη μία γλώσσα διαδικαστικού προγραμματισμού Επιτρέπει τη μοντελοποίηση υλικού Περιγραφή ψηφιακών κυκλωμάτων από το επίπεδο πύλης μέχρι το αλγοριθμικό επίπεδο VHDL είναι η συντομευμένη εκδοχή του αρκτικόλεξου VHSIC HDL : Very High Speed Integrated Circuit Hardware Description Language Αναπτύχθηκε με βάση τη γλώσσα Ada ύστερα από αίτημα του αμερικανικού Department of Defense κατά τα μέσα της δεκαετίας του 80 Δυνατότητες και χαρακτηριστικά της VHDL Λογική σύνθεση Επιτρέπει τη χρήση διαφορετικών μεθοδολογιών σχεδιασμού και δεν προδιαθέτει ούτε επιβάλλει κάποια συγκεκριμένη Προσφέρει ανεξαρτησία από την εκάστοτε τεχνολογία υλοποίησης (standard cell VLSI, FPGA) Διευκολύνει την επικοινωνία σχεδίων μεταξύ συνεργαζόμενων ομάδων σχεδιασμού Βοηθά στην καλύτερη διαχείριση του έργου του σχεδιασμού Στην VHDL μπορεί να περιγραφεί ένα μεγάλο εύρος ψηφιακών κυκλωμάτων Χαρακτηριστικά της είναι: Αυστηρή τυποποίηση η οποία βοηθά στον περιορισμό των σφαλμάτων Βασίζεται στη χρήση εξωτερικών βιβλιοθηκών για την πρόσβαση σε τύπους δεδομένων και συχνά χρησιμοποιούμενες ρουτίνες Σκοπός της περιγραφής ψηφιακών κυκλωμάτων είναι η υλοποίησή τους σε ολοκληρωμένο Η λογική σύνθεση είναι είδος μεταγλώττισης από το υψηλό επίπεδο μιας HDL (δομική, RTL ή μικτή) περιγραφής στο χαμηλό επίπεδο της λίστας κόμβων (netlist) με τα στοιχειώδη κυκλωματικά στοιχεία της τεχνολογίας Δημοφιλείς τεχνολογίες: διεργασίες τυποποιημένου κελιού (standard cell VLSI), FPGA Περιορισμοί στον τρόπο σχεδιασμού με μια HDL ώστε η τελική περιγραφή/κώδικας να είναι συνθέσιμη Κατάλληλες τεχνικές στην ανάπτυξη του κώδικα οδηγούν στην επίτευξη καλύτερων επιδόσεων (ως προς ταχύτητα επεξεργασίας, επιφάνεια ολοκληρωμένου, κατανάλωση ισχύος/ενέργειας) Για τη σύνθεση χρησιμοποιούνται εμπορικά εργαλεία (ISE Webpack, LeonardoSpectrum, Synopsys DC) ή εργαλεία ανοικτού κώδικα (ABC, Alliance, OCEAN, Signs, VPR) με ισχυρούς αυτοματισμούς (βελτιστοποίηση άκυκλων γράφων, παραγωγή διανυσμάτων ελέγχου, κ.α.)
3 Επιλογή της κατάλληλης γλώσσας περιγραφής υλικού: VHDL και Verilog HDL Ιστορική αναδρομή της ανάπτυξης της VHDL Η VHDL αρχικά σχεδιάστηκε με σκοπό την αυτοτεκμηρίωση (self-documentation) ψηφιακών συστημάτων Με την ανάπτυξη κατάλληλων εργαλείων λογισμικού χρησιμοποιήθηκε για την προσομοίωση και τη λογική σύνθεση κυκλωμάτων Εν γένει, οποιοδήποτε κύκλωμα μπορεί να μοντελοποιηθεί σε VHDL μπορεί να μοντελοποιηθεί και στην Verilog HDL και το αντίστροφο Βασικά κριτήρια στην επιλογή γλώσσας περιγραφής υλικού (HDL) στο ψηφιακό σχεδιασμό είναι: Διαθεσιμότητα εργαλείων ανάπτυξης Δυνατότητα επαναχρησιμοποίησης κώδικα Υποκειμενικά κριτήρια όπως οικειότητα με τις συντακτικές δομές της γλώσσας Πεδία και επίπεδα μοντελοποίησης (1) Πεδία και επίπεδα μοντελοποίησης (2)
4 Πεδία και επίπεδα μοντελοποίησης (3) Πεδία και επίπεδα μοντελοποίησης (4) Πρακτικές που ϑα εξασκηθούν για τον ψηφιακό σχεδιασμό στο μάθημα Προκαθορισμένες λογικές πύλες στη VHDL (1) Θα δοθεί βάρος στο σχεδιασμό κυκλωμάτων σε επίπεδο λογικών πυλών (gate level design) και σε επίπεδο μεταφοράς καταχωρητή (για συντομία: RTL) Οι περιγραφές κυκλωμάτων από το αλγοριθμικό επίπεδο (επίπεδο συμπεριφοράς ) δεν είναι πάντα συνθέσιμες Ακόμη και όταν είναι συνθέσιμες, τα φυσικά χαρακτηριστικά του παραγώμενου κυκλώματος είναι δύσκολο να εκτιμηθούν (μέγιστη επιτρεπτή συχνότητα ρολογιού, απαιτήσεις σε επιφάνεια υλικού) Τα εργαλεία σύνθεσης υψηλού επιπέδου (High-Level Synthesis: HLS) στοχεύουν ακριβώς στη λογική σύνθεση από το αλγοριθμικό επίπεδο Στην πράξη, ο σχεδιασμός ενός ψηφιακού συστήματος ακολουθεί ιεραρχική δομή Σχεδιασμός υπομονάδων: RTL Διασύνδεση υπομονάδων για τη δημιουργία του συνολικού κυκλώματος: δομική περιγραφή a b a and b a b a or b a b a xor b
5 Προκαθορισμένες λογικές πύλες στη VHDL (2) Ιεραρχικός σχεδιασμός στην VHDL (Αγγλικά) Package a not a a b a nand b a b a nor b a b a xnor b Architecture (Dataflow) Concurrent Statements Generics Concurrent Statements Entity Architecture (RTL) Process Ports Architecture (Structural) Components Sequential Statements Ιεραρχικός σχεδιασμός στην VHDL (Ελληνικά) Ενα πολύ απλό παράδειγμα Πακέτο Στο παρακάτω μοντέλο η αρχιτεκτονική rtl της οντότητας andgate υλοποιεί μια πύλη AND Αρχιτεκτονική (Ροή δεδομένων) Γενικές σταθερές Οντότητα Αρχιτεκτονική (RTL) Θύρες Αρχιτεκτονική (δομική περιγραφή) Συστατικά -- this is the entity entity andgate is port ( in1 : in BIT; in2 : in BIT; out1: out BIT ); end andgate; Συντρέχων κώδικας Συντρέχων κώδικας Διεργασία Ακολουθιακός κώδικας architecture rtl of andgate is begin out1 <= in1 and in2; end rtl;
6 Θεμελιώδεις γνώσεις για τη συγγραφή κώδικα VHDL ΟΝΤΟΤΗΤΑ (1) Οι βασικές δομές της VHDL είναι η ΟΝΤΟΤΗΤΑ (ENTITY) και η ΑΡΧΙΤΕΚΤΟΝΙΚΗ (ARCHITECTURE) της περιγραφής ενός κυκλώματος ENTITY: Η διεπαφή του κυκλώματος (ϑύρες εισόδου και εξόδου) με το περιβάλλον ARCHITECTURE: Καταγράφει τους απαιτούμενους μηχανισμούς λειτουργίας για την υλοποίηση του κυκλώματος Δεν υφίσταται ευαισθησία πεζών-κεφαλαίων (case insensitivity). Κεφαλαίοι και πεζοί χαρακτήρες χρησιμοποιούνται ελεύθερα για τη σύνταξη λέξεων-κλειδιών, τελεστών (τερματικά) και αναγνωριστικών (identifiers) που είναι μη τερματικά (non-terminals) Η γραμμή σχολίου δηλώνεται με δύο διαδοχικές παύλες: -- Ο τύπος δεδομένων BIT είναι προκαθορισμένος και μπορεί να πάρει τις τιμές 0 ή 1 Περιγράφει τον τρόπο διασύνδεσης του κυκλώματος Δήλωση των ϑυρών εισόδου/εξόδου προς και από το κύκλωμα Δήλωση γενικών σταθερών με εμβέλεια την οντότητα και τις αρχιτεκτονικές που υπάγονται σε αυτή Για μια ϑύρα δηλώνονται: όνομα, κατευθυντικότητα, τύπος δεδομένων Τύποι ϑυρών: IN, OUT, INOUT, BUFFER IN: Είσοδος OUT: Εξοδος (δεν διαβάζεται εσωτερικά) INOUT: Είσοδος και έξοδος BUFFER: Εξοδος με δυνατότητα εσωτερικής ανάγνωσης ΟΝΤΟΤΗΤΑ (2) ΑΡΧΙΤΕΚΤΟΝΙΚΗ (1) Z Καλό είναι να αποφεύγεται η χρήση του τύπου ϑύρας buffer. Οταν χρησιμοποιούνται ιεραρχικά, οι ϑύρες buffer μπορούν να συνδεθούν μόνο με άλλες ϑύρες buffer κάτι που υποχρεώνει το ιεραρχικό κύκλωμα να παρουσιάζει διεπαφή τύπου buffer. Αυτό περιορίζει την διασύνδεσιμότητα του κυκλώματος με άλλες μονάδες. Σύνταξη μιας οντότητας: entity name-of-entity is generic ( generic_list with possible initializations ); port ( port_list ); end [entity] name-of-entity; Αποδίδει τη λειτουργικότητα (εσωτερικοί μηχανισμοί) του σχεδιαζόμενου κυκλώματος Καταγράφει δηλώσεις υποπρογραμμάτων, σταθερών, συστατικών και σημάτων στην περιοχή δηλώσεων Στο σώμα της αρχιτεκτονικής (architecture body) δίνεται ο τρόπος λειτουργίας του κυκλώματος Μπορεί να περιλαμβάνει συντρέχοντα ή/και ακολουθιακό κώδικα Στο παράδειγμα της πύλης and χρησιμοποιείται μια συντρέχουσα ανάθεση (concurrent assignment) Κάθε κύκλωμα περιγράφεται από μία μόνο οντότητα, αλλά επιτρέπονται περισσότερες της μιας αρχιτεκτονικές υλοποιήσεις
7 ΑΡΧΙΤΕΚΤΟΝΙΚΗ (2) Ο πλήρης αθροιστής δυαδικού ψηφίου: Προδιαγραφές Σύνταξη μιας αρχιτεκτονικής: architecture architecture-name is [architecture declarations] begin [concurrent statements] [sequential statements] [structural code] end [architecture] architecture-name; Η διεπαφή του πλήρους αθροιστή (full-adder) Ο πίνακας αληθείας του full-adder a b cin s cout Υπολογισμός του ψηφίου s Υπολογισμός του ψηφίου cout Ο πλήρης αθροιστής δυαδικού ψηφίου: Υλοποίηση σε VHDL Ο κύκλος της προσομοίωσης κυκλωματικών περιγραφών σε VHDL library IEEE; use IEEE. std_logic_1164.all; entity full_adder is port ( a : in STD_LOGIC; b : in STD_LOGIC; cin : in STD_LOGIC; s : out STD_LOGIC; cout : out STD_LOGIC ); end full_adder; architecture structural of full_adder is begin s <= a xor b xor cin; cout <= (a and b) or (a and cin) or (b and cin); end structural; Η VHDL χρησιμοποιεί τον παρακάτω κύκλο προσομοίωσης για την μοντελοποίηση της διέγερσης (stimulus) και της απόκρισης (response) των ψηφιακών κυκλωμάτων
8 Η έννοια της χρονικής καθυστέρησης (delay) στην VHDL (1) Η έννοια της χρονικής καθυστέρησης (delay) στην VHDL (2) Οι αναθέσεις σημάτων παρουσιάζουν μια χρονική καθυστέρηση για την ενημέρωση της εξόδου ως προς τις εφαρμοζόμενες τιμές εισόδου Τύποι (χρονικής) καθυστέρησης: Αδρανειακή (inertial) καθυστέρηση: καθυστέρηση διάδοσης λόγω εσωτερικής αδράνειας απόκρισης. Παράδειγμα: output <= not (input) after 10 ns; Καθυστέρηση βήματος δέλτα (delta delay): η μονάδα χρόνου δέλτα προσδιορίζει το χρόνο που χρειάζεται για την ανανέωση των σημάτων στο κύκλωμα (εσωτερικών ή εξόδων) Υπολογισμοί των σημάτων σε βήματα delta μέχρις ότου δεν υπάρχει δραστηριότητα (activity) στο κύκλωμα Παράδειγμα: Δέλτα Ενέργειες 1 A: 1 0, B 1 υπολ. NAND,NOT 2 C: 0 1 υπολ. NAND,AND 3 D: 1 0, E:0 1 υπολ. AND 4 E: 1 0 Οι τύποι BIT, STD_ULOGIC, STD_LOGIC και οι αντίστοιχοι διανυσματικοί τύποι (1) Οι τύποι BIT, STD_ULOGIC, STD_LOGIC και οι αντίστοιχοι διανυσματικοί τύποι (2) Τα σήματα αντιστοιχούν σε φυσικό επίπεδο με καλώδια (wires) τα οποία διασυνδέουν τις διάφορες υπομονάδες Σαν σήματα αντιμετωπίζονται και οι ϑύρες μιας οντότητας Προκαθορισμένοι τύποι στην VHDL είναι: BIT: 0, 1 Διάνυσμα (μονοδιάστατος πίνακας) από BIT (BIT_VECTOR): π.χ. στο myvector(0 to 3) αναθέτουμε την τιμή Z Οι εκφράσεις <LSB> to <MSB> και <MSB> downto <LSB> δηλώνουν περιοχή τιμών ή διευθύνσεων Το πρότυπο IEEE καθορίζει τους εξής τύπους σημάτων: std_ulogic και std_logic με τους διανυσματικούς τύπους std_ulogic_vector και std_logic_vector Ο τύπος std_ulogic υλοποιεί λογική MVL9 (με 9 επίπεδα λογικής) Στον std_ulogic δύο ή περισσότερα συγκρουόμενα (conflicting) λογικά επίπεδα (π.χ. κατά την οδήγηση μιας τιμής από διαφορετικές πηγές) δεν μπορούν να αναλυθούν. Ο τύπος std_logic (MVL8: MVL9 χωρίς το U ) προσφέρει αυτόματη επίλυση Επίπεδο Ερμηνεία U uninitialized X forcing unknown 0 forcing 0 1 forcing 1 Z high impedance W weak unknown L weak 0 H weak 1 don t care X 0 1 Z W L H - X X X X X X X X X 0 X 0 X X 1 X X X Z X 0 1 Z W L H X W X 0 1 W W W W X L X 0 1 L W L W X H X 0 1 H W W H X - X X X X X X X X
9 Λέξεις-κλειδιά (keywords) της VHDL Τύποι δεδομένων για την VHDL abs else literal protected then access elsif loop pure to after end map range transport alias entity mod record type all exit nand reference unaffected and file new register units architecture for next reject until array function nor rem use assert generate not report variable attribute generic null return wait begin group of rol when block guarded on ror while body if open select with buffer inpure others severity xnor bus in out signal xor case inertial package shared component inout port sla configuration is postponed sll constant label procedural sra disconnect library procedure srl downto linkage process subtype Μπλε: Χρήση σε συνθέσιμο κώδικα Κυανό: Εξάρτηση από συγκεκριμένες βιβλιοθήκες Κόκκινο: Οχι για σύνθεση Μωβ: Δεν συστήνεται η χρήση του Πράσινο: Σε κώδικα επαλήθευσης (testbench) Τύποι δεδομένων, προκαθορισμένες σταθερές και ένα σύνολο από βοηθητικές υπορουτίνες (συναρτήσεις, διαδικασίες) είναι δηλωμένα στα ΠΑΚΕΤΑ (PACKAGES) των ΒΙΒΛΙΟΘΗΚΩΝ IEEE και STD: standard της std: Ορίζει τους τύπους δεδομένων BIT, BOOLEAN, INTEGER, REAL std_logic_1164 της IEEE: STD_ULOGIC, STD_LOGIC numeric_std της IEEE: SIGNED, UNSIGNED καθώς και αριθμητικούς, λογικούς και τελεστές σύγκρισης για αυτούς std_logic_unsigned, std_logic_signed στην IEEE βιβλιοθήκη γραμμένα από την Synopsys: Αριθμητικοί και τελεστές σύγκρισης για STD_LOGIC_VECTOR std_logic_arith της Synopsys: SIGNED, UNSIGNED καθώς και αριθμητικούς και τελεστές σύγκρισης για αυτούς Συχνά χρησιμοποιούμενοι τύποι της VHDL Τύποι δεδομένων στο package STANDARD ΤΥΠΟΣ ΤΙΜΗ ΠΡΟΕΛΕΥΣΗ std_ulogic U, X, 0, 1, Z, W, L, H, - std_logic_1164 std_ulogic_vector array of std_ulogic std_logic_1164 std_logic resolved std_ulogic std_logic_1164 std_logic_vector array of std_logic std_logic_1164 unsigned array of std_logic numeric_std, std_logic_arith signed array of std_logic numeric_std, std_logic_arith boolean true, false standard character 191 / 256 characters standard string array of character standard integer (2 31 1) to standard real 1.0E38 to 1.0E38 standard time 1 fs to 1 hr standard BIT: 0, 1 BIT_VECTOR: "001100", X"00FF" στο δεκαεξαδικό BOOLEAN: true, TRUE, TruE για το αληθές και False, false, FALsE για το ψευδές CHARACTER: A, Ενας πίνακας από CHARACTER αποτελεί συμβολοσειρά (string): "hold time out of range", "i ll be back", "0$#1324" REAL: -1.0, +2.35, 36.6, -1.0E+38 INTEGER με εύρος τιμών {-2,147,483,647, +2,147,483,647}: +1, 862, -257, +15 TIME: 10 ns, 100 us, 6.3 ns
10 Οι τύποι SIGNED και UNSIGNED ΒΙΒΛΙΟΘΗΚΗ (LIBRARY) Περιοχή τιμών: unsigned: 0 to 2 N - 1 signed: 2 N 1 to 2 N 1-1 (για αναπαράσταση συμπλήρωμα ως-προς-2) Χρήση παραπλήσια με τον τύπο std_logic_vector: signal A_unsigned : unsigned(3 downto 0); signal B_signed : signed (3 downto 0); signal C_slv : std_logic_vector (3 downto 0); A_unsigned <= "1111"; decimal B_signed <= "1111"; decimal C_slv <= "1111"; decimal only if using std_logic_unsigned Μια LIBRARY αποτελεί συλλογή από κοινώς χρησιμοποιούμενα τμήματα κώδικα. Απαρτίζεται από ΠΑΚΕΤΑ (PACKAGES) τα οποία περιλαμβάνουν δηλώσεις COMPONENTS και δηλώσεις/υλοποιήσεις FUNCTIONS και PROCEDURES LIBRARY library_name; USE library_name. package_name. package_parts; Συχνά χρησιμοποιούμε τις βιβλιοθήκες IEEE, STD και WORK. Οι STD και WORK δεν χρειάζεται να δηλωθούν. Στην WORK μεταγλωττίζονται τα αρχεία πηγαίου κώδικα του χρήστη, κατά σύμβαση: LIBRARY IEEE; USE IEEE. std_logic_1164.all; USE IEEE. numeric_std.all; USE STD.standard.all; USE work.all; Με all ζητείται το συνολικό περιεχόμενο ενός package Ονοματοδοσία αναγνωριστικών Αντικείμενα στην VHDL: ΣΤΑΘΕΡΑ (CONSTANT), ΣΗΜΑ (SIGNAL) και ΜΕΤΑΒΛΗΤΗ(VARIABLE) Ενα όνομα αναγνωριστικού ξεκινά με αλφαβητικό χαρακτήρα (a--z) και ακολουθείται από αλφαριθμητικό χαρακτήρα ή υπογράμμιση (underscore) Η VHDL είναι case-insensitive και έτσι το x δεν διαφέρει από το X Οι λέξεις-κλειδιά της VHDL δεν είναι έγκυρα αναγνωριστικά Εγκυρα αναγνωριστικά: xyz, red, marker, Nexus6 Μη αποδεκτά: in, out, signal, port Επιτρέπονται ιεραρχικά αναγνωριστικά με τα επίπεδα της ιεραρχίας διακρινόμενα με. : library_name.item_name, my_defs.unit_delay Αντικείμενο στην VHDL: Σταθερής (CONSTANT) ή μεταβαλλόμενης τιμής (SIGNAL, VARIABLE) Η δήλωση ενός αντικειμένου περιλαμβάνει ΥΠΟΧΡΕΩΤΙΚΑ όνομα (αναγνωριστικό) και τύπο Ο τύπος ενός αντικειμένου δεν μπορεί να μεταβληθεί Βαθμωτά (scalar) ή διανυσματικά (πίνακας: array) αντικείμενα Για αντικείμενα τύπου array Αν S το όνομα ενός array τύπου std_logic_vector S(3) είναι ένα στοιχείο του και αποτελεί βαθμωτό αντικείμενο τύπου std_logic S(4 downto 1) είναι ένα πεδίο (φέτα: slice) του πίνακα
11 Δήλωση ΣΤΑΘΕΡΑΣ (CONSTANT) Δήλωση ΜΕΤΑΒΛΗΤΗΣ (VARIABLE) Σε μια ΣΤΑΘΕΡΑ ανατίθεται μία τιμή η οποία δεν μπορεί στη συνέχεια να μεταβληθεί Οι σταθερές αντικαθιστούν συχνά εμφανιζόμενες αριθμητικές τιμές ή συμβολοσειρές Σταθερές οι οποίες είναι δηλωμένες σε ένα PACKAGE έχουν καθολική εμβέλεια Σύνταξη μιας CONSTANT: constant identifier : type-indication [:=expression]; Παραδείγματα δηλώσεων για CONSTANTS: constant PI : REAL := ; constant CYCLE : TIME := 100 ns; constant FIVE : INTEGER := 3; constant FIVE : BIT_VECTOR := "0101"; Δηλώνονται σε πακέτα, στην περιοχή δηλώσεων μιας οντότητας, στην περιοχή δηλώσεων μιας αρχιτεκτονικής, σε υποπρογράμματα Μια ΜΕΤΑΒΛΗΤΗ αποτελεί ένα αντικείμενο στο οποίο κάποια στιγμή ανατίθεται μία τιμή η οποία μπορεί να μεταβληθεί εντός μιας διεργασίας (PROCESS) Χρησιμοποιείται στη σύνταξη ακολουθιακού κώδικα Μια VARIABLE μπορεί να δηλωθεί με περιοχή (range) τιμών Η ανάθεση μιας νέας τιμής στην VARIABLE συμβαίνει ακαριαία Σύνταξη της δήλωσης μιας VARIABLE: variable identifier : type-indication [constraint] [:=expression]; Παραδείγματα δηλώσεων VARIABLES: variable index: INTEGER range 1 to 50 := 50; variable x, y : INTEGER; variable cycle_time : TIME range 10 ns to 50 ns := 15 ns; variable memory : STD_LOGIC_VECTOR(0 to 7); Μπορούν να δηλωθούν σε διεργασίες και υποπρογράμματα Δήλωση ΣΗΜΑΤΟΣ (SIGNAL) Τελεστές της VHDL (VHDL operators) Τα ΣΗΜΑΤΑ χρησιμοποιούνται για την υλοποίηση διασυνδέσεων εντός ενός κυκλώματος αλλά και για την εξωτερική διασύνδεση διαφορετικών μονάδων σχεδιασμού Ενα SIGNAL μπορεί να δηλωθεί όπου και μία CONSTANT Χρησιμοποιείται εντός διεργασιών σε ακολουθιακό κώδικα και εκτός διεργασιών σε συντρέχοντα κώδικα Z Η ενημέρωση ενός SIGNAL με νέα τιμή σε μια διεργασία ΔΕΝ είναι ακαριαία αλλά πραγματοποιείται σε χρόνο προσομοίωσης Σύνταξη της δήλωσης ενός SIGNAL: signal identifier : type-indication [constraint] [:=expression]; Παραδείγματα δηλώσεων SIGNALS: signal control: BIT := 0 ; signal count: INTEGER range 0 to 100; signal y: STD_LOGIC_VECTOR(7 downto 1); Συνοπτικός πίνακας των τελεστών λογικοί and or nand nor xor xnor not αριθμητικοί + - * / mod rem σύγκρισης / < < > > ολίσθησης sll srl sla sra rol ror μοναδιαίοι + - άλλοι ** abs & Οι τελεστές αναγωγής σε δύναμη "**", απόλυτης τιμής "abs", και υπολογισμού ακέραιου υπολοίπου ("mod", "rem") δεν είναι συνθέσιμοι Οι τελεστές πολλαπλασιασμού και διαίρεσης υποστηρίζονται από ορισμένα εργαλεία λογικής σύνθεσης υπό προϋποθέσεις Η διαφορά των mod και rem είναι ότι: το A rem B παίρνει το πρόσημο του A ενώ το A mod B το πρόσημο του B
12 Προτεραιότητα τελεστών
nkavv@physics.auth.gr
Γλώσσες Περιγραφής Υλικού Εισαγωγή στην VHDL Νικόλαος Καββαδίας nkavv@physics.auth.gr 17 Μαρτίου 2009 Αντικείμενο του μαθήματος CST256: Γλώσσες Περιγραφής Υλικού Επιμέρους στόχοι του μαθήματος Σχεδιασμός
Διαβάστε περισσότεραΤυπικζσ Γλϊςςεσ Περιγραφισ Υλικοφ Διάλεξθ 2
Τμήμα Μησανικών Πληποφοπικήρ, Τ.Ε.Ι. Ηπείπος Ακαδημαϊκό Έτορ 2016-2017, 6 ο Εξάμηνο Τυπικζσ Γλϊςςεσ Περιγραφισ Υλικοφ Διάλεξθ 2 Διδάςκων Τςιακμάκθσ Κυριάκοσ, Phd MSc in Electronic Physics (Radioelectrology)
Διαβάστε περισσότεραΕργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος
Εργαστήριο Οργάνωσης Η/Υ Δαδαλιάρης Αντώνιος dadaliaris@uth.gr Σχόλια: - - This is a single line comment - - There is no alternative way to write multi-line comments Αναγνωριστικά: Τα αναγνωριστικά
Διαβάστε περισσότεραΣχεδίαση Ψηφιακών Κυκλωμάτων
Σχεδίαση Ψηφιακών Κυκλωμάτων Η γλώσσα περιγραφής υλικού VHDL - Μέρος Ι Νικόλαος Καββαδίας nkavv@uop.gr 01 Δεκεμβρίου 2010 Σκιαγράφηση της διάλεξης Εισαγωγή στη VHDL Δομές ακολουθιακού και συντρέχοντος
Διαβάστε περισσότεραLibrary, package και subprograms
Library, package και subprograms Libraries Packages Subprograms Procedures Functions Overloading Αριθμητικά πακέτα Type conversion Shift operators Παράδειγμα Library - Package Ασκήσεις-Προβλήματα 12/8/2009
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης. Σχεδίαση Ψηφιακών Κυκλωμάτων. Εισαγωγικά. Δομές ακολουθιακού και συντρέχοντος κώδικα
Σκιαγράφηση της διάλεξης Σχεδίαση Ψηφιακών Κυκλωμάτων Η γλώσσα περιγραφής υλικού VHDL - Μέρος Ι Νικόλαος Καββαδίας nkavv@uop.gr Εισαγωγή στη VHDL Δομές ακολουθιακού και συντρέχοντος κώδικα Προχωρημένα
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης. Γλώσσες Περιγραφής Υλικού Ι. nkavv@uop.gr. Περισσότερα για τα αρθρώματα Αναθέσεις και τελεστές Συντρέχων κώδικας
Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Ι Μοντελοποίηση συνδυαστικών κυκλωμάτων Νικόλαος Καββαδίας nkavv@uop.gr 06 Μαρτίου 2012 Περισσότερα για τα αρθρώματα Αναθέσεις και τελεστές Συντρέχων
Διαβάστε περισσότεραΚυκλωμάτων» Χειμερινό εξάμηνο
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 VHDL, Χαρακτηριστικά και τρόποι περιγραφής Δρ. Παρασκευάς Κίτσος Επίκουρος Καθηγητής Τμήμα Μηχανικών Πληροφορικής ΤΕ http://diceslab.cied.teiwest.gr
Διαβάστε περισσότεραΓλώσσες Περιγραφής Υλικού Ι. Εισαγωγικά. Οργάνωση των παραδόσεων. nkavv@uop.gr. 1 Εισαγωγή στη Verilog HDL. 28 Φεβρουαρίου 2012
Αντικείμενο του μαθήματος CST304: Γλώσσες Περιγραφής Υλικού Ι Γλώσσες Περιγραφής Υλικού Ι Εισαγωγή στη Verilog HDL Νικόλαος Καββαδίας nkavv@uop.gr 28 Φεβρουαρίου 2012 Επιμέρους στόχοι του μαθήματος Σχεδιασμός
Διαβάστε περισσότεραΕργαστήριο Αρχιτεκτονικής Υπολογιστών Ι. Εισαγωγή στη VHDL
Εργαστήριο Αρχιτεκτονικής Υπολογιστών Ι Εισαγωγή στη VHDL Εισαγωγή Very High Speed Integrated Circuits Hardware Description Language ιαφορές από γλώσσες προγραμματισμού: παράλληλη εκτέλεση εντολών προσδιορισμός
Διαβάστε περισσότερα«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Τύποι Δεδομένων και Τελεστές
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Τύποι Δεδομένων και Τελεστές Δρ. Παρασκευάς Κίτσος Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής ΤΕ E-mail: pkitsos@teimes.gr Αντίρριο
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης
Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Προχωρημένα στοιχεία της VHDL Νικόλαος Καββαδίας nkavv@physics.auth.gr 31 Μαρτίου 2009 Προχωρημένα στοιχεία της VHDL Τύποι και υποτύποι προκαθορισμένοι
Διαβάστε περισσότεραnkavv@physics.auth.gr nkavv@uop.gr
Γλώσσες Περιγραφής Υλικού Μη προγραμματιζόμενοι επεξεργαστές Νικόλαος Καββαδίας nkavv@physics.auth.gr nkavv@uop.gr 26 Μαΐου 2009 Σκιαγράφηση της διάλεξης Μη προγραμματιζόμενοι επεξεργαστές Υλοποίηση με
Διαβάστε περισσότεραΨΗΦΙΑΚΑ ΗΛΕΚΤΡΟΝΙΚΑ Σχεδίαση Λογικών Κυκλωμάτων
ΨΗΦΙΑΚΑ ΗΛΕΚΤΡΟΝΙΚΑ Σχεδίαση Λογικών Κυκλωμάτων Γιάννης Λιαπέρδος [gliaperd@teikal.gr] Μάρτιος 2012 1 Ηλεκτρονικά Ελεγχόμενοι ιακόπτες Για την υλοποίηση των λογικών κυκλωμάτων χρησιμοποιούνται ηλεκτρονικά
Διαβάστε περισσότεραΕισαγωγή στη γλώσσα περιγραφής υλικού VHDL. Γενικά χαρακτηριστικά, σύνταξη και τύποι. Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 1 -
Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL Γενικά χαρακτηριστικά, σύνταξη και τύποι Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 1 - Περίγραµµα διάλεξης Τι είναι η VHDL? Πλεονεκτήµατα της VHDL στη σχεδίαση κυκλωµάτων
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης. Η εντολή ASSERT (2) nkavv@physics.auth.gr nkavv@uop.gr
Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Δομές ελέγχου/επαλήθευσης λειτουργίας των κυκλωμάτων Νικόλαος Καββαδίας nkavv@physics.auth.gr nkavv@uop.gr Δομές ελέγχου/επαλήθευσης λειτουργίας των κυκλωμάτων
Διαβάστε περισσότεραΠεριγραφή Κυκλωμάτων με χρήση της VHDL. Οντότητες και συντρέχουσες δηλώσεις
Περιγραφή Κυκλωμάτων με χρήση της VHDL Οντότητες και συντρέχουσες δηλώσεις Οργάνωση Παρουσίασης Οντότητα (Entity) Συντρέχουσα VHDL (Concurrent VHDL) Συντρέχουσες Δηλώσεις (Concurrent Statements) Αντικείμενα
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης. Γλώσσες Περιγραφής Υλικού Ι. nkavv@uop.gr. Ανασκόπηση ϑεμάτων παλαιών εξετάσεων του μαθήματος. Περιεχόμενο εξετάσεων
Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Ι Θέματα πρακτικής εξάσκησης Νικόλαος Καββαδίας nkavv@uop.gr 08 Ιουνίου 2011 Ανασκόπηση ϑεμάτων παλαιών εξετάσεων του μαθήματος Εξεταστική περίοδος Ιουνίου-Ιουλίου
Διαβάστε περισσότεραΓλώσσες Περιγραφής Υλικού Ι
Γλώσσες Περιγραφής Υλικού Ι Μοντελοποίηση συνδυαστικών κυκλωμάτων Νικόλαος Καββαδίας nkavv@uop.gr 06 Μαρτίου 2012 Σκιαγράφηση της διάλεξης Περισσότερα για τα αρθρώματα Αναθέσεις και τελεστές Συντρέχων
Διαβάστε περισσότεραΕργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος
Εργαστήριο Οργάνωσης Η/Υ Δαδαλιάρης Αντώνιος dadaliaris@uth.gr Ρόλος των γλωσσών περιγραφής υλικού σε μια τυπική ροή σχεδίασης: Documentation Simulation Synthesis Οι γλώσσες περιγραφής υλικού μπορούν να
Διαβάστε περισσότεραΜοντελοποίηση Επιπέδου Πύλης. (Peter Ashenden, The Students Guide to VHDL)
Μοντελοποίηση Επιπέδου Πύλης (Peter Ashenden, The Students Guide to VHDL) Πολλαπλά Επίπεδα Τιµών Η κατάσταση µίας γραµµής δεν είναι πάντα 0 ή 1. ιαµάχες οδηγούν σε απροσδιοριστία. Χρήση πολλαπλών επιπέδων
Διαβάστε περισσότεραΓλώσσες Περιγραφής Υλικού Ι
Γλώσσες Περιγραφής Υλικού Ι Μοντελοποίηση ακολουθιακών κυκλωμάτων Νικόλαος Καββαδίας nkavv@uop.gr 13 Μαρτίου 2012 Σκιαγράφηση της διάλεξης Στοιχεία ακολουθιακής σχεδίασης με Verilog HDL Λίστα ευαισθησίας
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης. Γλώσσες Περιγραφής Υλικού Ι. Διαφορές μεταξύ των περιγραφών συνδυαστικών και ακολουθιακών κυκλωμάτων
Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Ι Μοντελοποίηση ακολουθιακών κυκλωμάτων Νικόλαος Καββαδίας nkavv@uop.gr 13 Μαρτίου 2012 Στοιχεία ακολουθιακής σχεδίασης με Verilog HDL Λίστα ευαισθησίας
Διαβάστε περισσότερα«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Ακολουθιακός Κώδικας
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Ακολουθιακός Κώδικας Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής ΤΕ E-mail: pkitsos@teimes.gr
Διαβάστε περισσότεραΓλώσσες Περιγραφής Υλικού Σύνταξη παραμετρικών περιγραφών Νικόλαος Καββαδίας nkavv@physics.auth.gr 7 Απριλίου 2009 Σκιαγράφηση της διάλεξης Σύνταξη παραμετρικών περιγραφών Βιβλιοθήκες και πακέτα (libraries
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης. Η έννοια του πακέτου (PACKAGE) στη VHDL. Σύνταξη ενός πακέτου. Σύνταξη παραμετρικών περιγραφών
Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Σύνταξη παραμετρικών περιγραφών Νικόλαος Καββαδίας nkavv@physics.auth.gr 7 Απριλίου 2009 Σύνταξη παραμετρικών περιγραφών Βιβλιοθήκες και πακέτα (libraries
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης. Σχεδίαση Ψηφιακών Κυκλωμάτων. Επιλογή της κατάλληλης γλώσσας περιγραφής υλικού: VHDL και Verilog HDL.
Σκιαγράφηση της διάλεξης Σχεδίαση Ψηφιακών Κυκλωμάτων Μεθοδολογίες σχεδίασης και η ροή λογικής σύνθεσης κυκλωμάτων σε FPGA Νικόλαος Καββαδίας nkavv@uop.gr Η τυπική ροή της λογικής σχεδίασης Λογική σύνθεση
Διαβάστε περισσότεραΣύνθετοι τύποι και λειτουργίες. (Peter Ashenden, The Students Guide to VHDL)
Σύνθετοι τύποι και λειτουργίες (Peter Ashenden, The Students Guide to VHDL) Πίνακες Πίνακες: Αποτελούνται από στοιχεία του ίδιου τύπου. Μονοδιάστατοι Πίνακες type table1 is array (0 to 7) of std_logic;
Διαβάστε περισσότερα«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Πακέτα και Συστατικά Στοιχεία (Υποκυκλώματα)
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Πακέτα και Συστατικά Στοιχεία (Υποκυκλώματα) Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής
Διαβάστε περισσότεραΣυναρτήσεις. Σημερινό μάθημα
Συναρτήσεις Σημερινό μάθημα C++ Συναρτήσεις Δήλωση συνάρτησης Σύνταξη συνάρτησης Πρότυπο συνάρτησης & συνάρτηση Αλληλο καλούμενες συναρτήσεις συναρτήσεις μαθηματικών Παράμετροι συναρτήσεων Τοπικές μεταβλητές
Διαβάστε περισσότεραΓλώσσες Περιγραφής Υλικού Δομές ελέγχου/επαλήθευσης λειτουργίας των κυκλωμάτων Νικόλαος Καββαδίας nkavv@physics.auth.gr nkavv@uop.gr 5 Μαΐου 2009 Σκιαγράφηση της διάλεξης Δομές ελέγχου/επαλήθευσης λειτουργίας
Διαβάστε περισσότεραΓλώσσες Περιγραφής Υλικού Ι
Γλώσσες Περιγραφής Υλικού Ι Θέματα πρακτικής εξάσκησης Νικόλαος Καββαδίας nkavv@uop.gr 29 Μαΐου 2012 Σκιαγράφηση της διάλεξης Ανασκόπηση ϑεμάτων παλαιών εξετάσεων του μαθήματος Εξεταστική περίοδος Ιουνίου-Ιουλίου
Διαβάστε περισσότεραΓλώσσες Περιγραφής Υλικού Ι
Γλώσσες Περιγραφής Υλικού Ι Μηχανές πεπερασμένων καταστάσεων Νικόλαος Καββαδίας nkavv@uop.gr 24 Απριλίου 2012 Σκιαγράφηση της διάλεξης Μηχανές πεπερασμένων καταστάσεων (FSM: Finite-State Machine) Ορισμός
Διαβάστε περισσότεραΣχεδίαση Ψηφιακών Κυκλωμάτων
Σχεδίαση Ψηφιακών Κυκλωμάτων Συνδυαστική και ακολουθιακή λογική Νικόλαος Καββαδίας nkavv@uop.gr 10 Νοεμβρίου 2010 Σκιαγράφηση της διάλεξης Αρχές σχεδίασης συνδυαστικών κυκλωμάτων CMOS Λογικές πύλες και
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης. Γλώσσες Περιγραφής Υλικού Ι. Μηχανές Πεπερασμένων Καταστάσεων: Εισαγωγή και.
Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Ι Μηχανές πεπερασμένων καταστάσεων Νικόλαος Καββαδίας nkavv@uop.gr 24 Απριλίου 2012 Μηχανές πεπερασμένων καταστάσεων (FSM: Finite-State Machine) Ορισμός
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης. Σχεδίαση Ψηφιακών Κυκλωμάτων. Ορισμοί για τις χρονικές καθυστερήσεις διάδοσης. Συνδυαστική και ακολουθιακή λογική
Σκιαγράφηση της διάλεξης Σχεδίαση Ψηφιακών Κυκλωμάτων Συνδυαστική και ακολουθιακή λογική Νικόλαος Καββαδίας nkavv@uop.gr Αρχές σχεδίασης συνδυαστικών κυκλωμάτων CMOS Λογικές πύλες και βασικά συνδυαστικά
Διαβάστε περισσότερα«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Συναρτήσεις, Διαδικασίες και Δομές Ελέγχου Λειτουργίας Κυκλωμάτων (testbenches)
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Συναρτήσεις, Διαδικασίες και Δομές Ελέγχου Λειτουργίας Κυκλωμάτων (testbenches) Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος
Διαβάστε περισσότεραΟι Βιβλιοθήκες IEEE και παραδείγµατα functions
Οι Βιβλιοθήκες IEEE και παραδείγµατα functions Βιβλιοθήκες µε την Εντολή Library Η VHDL επιτρέπει βιβλιοθήκες που ορίζονται µε τηνεντολή: library LibraryName; Εδώ, ο µεταγλωτιστης µπορεί να βρεί διάφορα
Διαβάστε περισσότεραΠανεπιστήμιο Πατρών. Τμήμα Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών. Εργαστήριο Σχεδίασης Ολοκληρωμένων Κυκλωμάτων
Πανεπιστήμιο Πατρών Τμήμα Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών Εργαστήριο Σχεδίασης Ολοκληρωμένων Κυκλωμάτων Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων (VLSI) ΙΙ Εισαγωγή στη VHDL και το Εργαλείο
Διαβάστε περισσότεραΣχεδίαση Ψηφιακών Κυκλωμάτων
Σχεδίαση Ψηφιακών Κυκλωμάτων Μεθοδολογίες σχεδίασης και η ροή λογικής σύνθεσης κυκλωμάτων σε FPGA Νικόλαος Καββαδίας nkavv@uop.gr 19 Ιανουαρίου 2011 Σκιαγράφηση της διάλεξης Η τυπική ροή της λογικής σχεδίασης
Διαβάστε περισσότεραΓλώσσες Περιγραφής Υλικού Ανασκόπηση του μαθήματος Νικόλαος Καββαδίας nkavv@physics.auth.gr nkavv@uop.gr 02 Ιουνίου 2009 Αντικείμενο και περίγραμμα του μαθήματος: Γλώσσες Περιγραφής Υλικού Αντικείμενο
Διαβάστε περισσότεραΓλώσσες Περιγραφής Υλικού. Εισαγωγικά. Οργάνωση των παραδόσεων. 02 Ιουνίου 2009
Αντικείμενο και περίγραμμα του μαθήματος: Γλώσσες Περιγραφής Υλικού Γλώσσες Περιγραφής Υλικού Ανασκόπηση του μαθήματος Νικόλαος Καββαδίας nkavv@physics.auth.gr nkavv@uop.gr 02 Ιουνίου 2009 Αντικείμενο
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης. Γλώσσες Περιγραφής Υλικού Ι. Χρήση τελεστών σε αναθέσεις. Σύνταξη κώδικα στη Verilog HDL: Βασικές συμβάσεις.
Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Ι Προχωρημένα στοιχεία της Verilog HDL Νικόλαος Καββαδίας nkavv@uop.gr 27 Μαρτίου 2012 Προχωρημένα στοιχεία της Verilog HDL Χρήση τελεστών στη σύνταξη
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης. Σχεδίαση Ψηφιακών Κυκλωμάτων.
Σκιαγράφηση της διάλεξης Σχεδίαση Ψηφιακών Κυκλωμάτων Ανασκόπηση του μαθήματος και ϑέματα πρακτικής εξάσκησης Νικόλαος Καββαδίας nkavv@uop.gr Αναδρομή στο περιεχόμενο του μαθήματος εξετάσεων (ϑεωρία και
Διαβάστε περισσότεραΓλώσσες Περιγραφής Υλικού Μηχανές πεπερασμένων καταστάσεων Νικόλαος Καββαδίας nkavv@physics.auth.gr, nkavv@uop.gr 12 Μαΐου 2009 Σκιαγράφηση της διάλεξης Μηχανές πεπερασμένων καταστάσεων (FSM: Finite-State
Διαβάστε περισσότεραΦόρμα Σχεδιασμού Διάλεξης (ημ/α: 17/03/08, έκδοση: 1.0)
1. Κωδικός Μαθήματος: (Εισαγωγή στον Προγραμματισμό) 2. Α/Α Διάλεξης: 1 1. Τίτλος: Εισαγωγή στους υπολογιστές. 2. Μαθησιακοί Στόχοι: Συνοπτική παρουσίαση της εξέλιξης των γλωσσών προγραμματισμού και των
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης. Σχεδίαση Ψηφιακών Κυκλωμάτων. Αρχιτεκτονικά χαρακτηριστικά των συσκευών Xilinx Spartan-3.
Σκιαγράφηση της διάλεξης Σχεδίαση Ψηφιακών Κυκλωμάτων Οι αρχιτεκτονικές FPGA Xilinx Spartan-3 και Virtex-5 Νικόλαος Καββαδίας nkavv@uop.gr Η αρχιτεκτονική Xilinx Spartan-3 CLB Ενσωματωμένοι πολλαπλασιαστές
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης. Μηχανές Πεπερασμένων Καταστάσεων: Εισαγωγή και.
Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Μηχανές πεπερασμένων καταστάσεων Νικόλαος Καββαδίας nkavv@physics.auth.gr, nkavv@uop.gr 12 Μαΐου 2009 Μηχανές πεπερασμένων καταστάσεων (FSM: Finite-State
Διαβάστε περισσότεραΣχεδίαση Ψηφιακών Κυκλωμάτων
Σχεδίαση Ψηφιακών Κυκλωμάτων Ανασκόπηση του μαθήματος και ϑέματα πρακτικής εξάσκησης Νικόλαος Καββαδίας nkavv@uop.gr 26 Ιανουαρίου 2011 Σκιαγράφηση της διάλεξης Αναδρομή στο περιεχόμενο του μαθήματος Ενδεικτικά
Διαβάστε περισσότεραΣχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II
Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II 1 η Εργαστηριακή Άσκηση Εισαγωγή στη VHDL και στο εργαλείο Modelsim 1 Άδειες Χρήσης Το παρόν υλικό διατίθεται με τους όρους της άδειας χρήσης Creative Commons
Διαβάστε περισσότεραΓλώσσες Περιγραφής Υλικού Δομές ακολουθιακού και συντρέχοντος κώδικα Νικόλαος Καββαδίας nkavv@physics.auth.gr 24 Μαρτίου 2009 Σκιαγράφηση της διάλεξης Συντρέχων και ακολουθιακός κώδικας Ανάθεση σε ΜΕΤΑΒΛΗΤΗ
Διαβάστε περισσότεραΕισαγωγή στη γλώσσα περιγραφής υλικού VHDL. Βασικές εντολές και η περιγραφή συνδυαστικών κυκλωµάτων. Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 2 -
Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL Βασικές εντολές και η περιγραφή συνδυαστικών κυκλωµάτων Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 2 - Περίγραµµα διάλεξης Υποκυκλώµατα Περιγραφή δοµής στη VHDL Βιβλιοθήκες
Διαβάστε περισσότεραVHDL. ΗΜΥ-210: Λογικός Σχεδιασµός, Εαρινό Εξάµηνο Απλό παράδειγµα: Entity. Μοντελοποίηση. Απλό παράδειγµα:αρχιτεκτονική. Στοιχεία γλώσσας VHDL
ΗΜΥ-210: Λογικός Σχεδιασµός Εαρινό Εξάµηνο 2005 Κεφάλαιο 4 - iii: VHDL για Σχεδιασµό Συνδυαστικών Κυκλωµάτων Πανεπιστήµιο Κύπρου Τµήµα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών VHDL Γλώσσα προγραµµατισµού
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης. Ανάθεση σε VARIABLE. Ανάθεση σε SIGNAL. identifier := expression; Συντρέχων και ακολουθιακός κώδικας
Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Δομές ακολουθιακού και συντρέχοντος κώδικα Νικόλαος Καββαδίας nkavv@physics.auth.gr 24 Μαρτίου 2009 Συντρέχων και ακολουθιακός κώδικας Ανάθεση σε ΜΕΤΑΒΛΗΤΗ
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης. Η οργάνωση ενός μη-προγραμματιζόμενου επεξεργαστή (1) Μη προγραμματιζόμενοι επεξεργαστές
Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Μη προγραμματιζόμενοι επεξεργαστές Νικόλαος Καββαδίας nkavv@physics.auth.gr nkavv@uop.gr 26 Μαΐου 2009 Μη προγραμματιζόμενοι επεξεργαστές Υλοποίηση με
Διαβάστε περισσότεραΓλώσσες Περιγραφής Υλικού Ι
Γλώσσες Περιγραφής Υλικού Ι Προχωρημένα στοιχεία της Verilog HDL Νικόλαος Καββαδίας nkavv@uop.gr 27 Μαρτίου 2012 Σκιαγράφηση της διάλεξης Προχωρημένα στοιχεία της Verilog HDL Χρήση τελεστών στη σύνταξη
Διαβάστε περισσότεραΗ δήλωση `ifdef...`else...` endif
Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Ι Σύνταξη παραμετρικών περιγραφών και σχεδίαση μνημών Νικόλαος Καββαδίας nkavv@uop.gr 03 Απριλίου 2012 Σύνταξη παραμετρικών περιγραφών Δηλώσεις του προεπεξεργαστή
Διαβάστε περισσότεραΣχεδίαση Ψηφιακών Συστημάτων
ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Σχεδίαση Ψηφιακών Συστημάτων Ενότητα 2: Βασικές Μονάδες Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε. Άδειες
Διαβάστε περισσότερα«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Συντρέχων Κώδικας
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 216-217 Συντρέχων Κώδικας Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής ΤΕ E-mail: pkitsos@teimes.gr
Διαβάστε περισσότεραΣυναρτήσεις & Κλάσεις
Συναρτήσεις & Κλάσεις Overloading class member συναρτήσεις/1 #include typedef unsigned short int USHORT; enum BOOL { FALSE, TRUE}; class Rectangle { public: Rectangle(USHORT width, USHORT
Διαβάστε περισσότεραΕισαγωγή στη Γλώσσα VHDL
Εισαγωγή στη Γλώσσα VHDL Παράδειγμα and3 Entity και Architecture Entity Entity - Παραδείγματα Architecture VHDL simulation παραδείγματος and3 Παράδειγμα NAND VHDL simulation παραδείγματος nand Boolean
Διαβάστε περισσότεραΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων
ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων VHDL για Σχεδιασμό Συνδυαστικών Κυκλωμάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών VHDL (Very high
Διαβάστε περισσότεραΓλώσσες Περιγραφής Υλικού Προχωρημένα στοιχεία της VHDL Νικόλαος Καββαδίας nkavv@physics.auth.gr 31 Μαρτίου 2009 Σκιαγράφηση της διάλεξης Προχωρημένα στοιχεία της VHDL Τύποι και υποτύποι προκαθορισμένοι
Διαβάστε περισσότεραStructural VHDL. Structural VHDL
Structural VHDL Παράδειγμα Multiplexer Component Component specification Port map command Unconnected outputs Unconnected inputs Generic map command Generate command Configuration Παράδειγμα 4-bit Adder
Διαβάστε περισσότεραΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων, Χειμερινό Εξάμηνο Νοε-09. Διδάσκουσα: Μαρία Κ. Μιχαήλ
ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων VHDL για Σχεδιασμό Συνδυαστικών Κυκλωμάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών VHDL (Very high
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης. Σχεδίαση Ψηφιακών Κυκλωμάτων. Ο πλήρης αθροιστής (full adder) Κυκλωματικός σχεδιασμός του πλήρους αθροιστή.
Σκιαγράφηση της διάλεξης Σχεδίαση Ψηφιακών Κυκλωμάτων Αριθμητικά κυκλώματα και μνήμες Νικόλαος Καββαδίας nkavv@uop.gr 24 Νοεμβρίου 2010 Ο πλήρης αθροιστής Δομές αθροιστών διάδοσης κρατουμένου Πολλαπλασιαστές
Διαβάστε περισσότεραΣχεδίαση Ψηφιακών Κυκλωμάτων
Σχεδίαση Ψηφιακών Κυκλωμάτων Αριθμητικά κυκλώματα και μνήμες Νικόλαος Καββαδίας nkavv@uop.gr 24 Νοεμβρίου 2010 Σκιαγράφηση της διάλεξης Ο πλήρης αθροιστής Δομές αθροιστών διάδοσης κρατουμένου Πολλαπλασιαστές
Διαβάστε περισσότεραΑποδεικτικές Διαδικασίες και Μαθηματική Επαγωγή.
Αποδεικτικές Διαδικασίες και Μαθηματική Επαγωγή. Mαθηματικό σύστημα Ένα μαθηματικό σύστημα αποτελείται από αξιώματα, ορισμούς, μη καθορισμένες έννοιες και θεωρήματα. Η Ευκλείδειος γεωμετρία αποτελεί ένα
Διαβάστε περισσότεραΑΣΚΗΣΗ 2: Σχεδίαση και προσομοίωση κυκλωμάτων καταχωρητών και μετρητών
ΑΣΚΗΣΗ 2: Σχεδίαση και προσομοίωση κυκλωμάτων καταχωρητών και μετρητών Θέμα Β.1: Απλός καταχωρητής 1 bit (D Flip-Flop) preset D D Q Q clk clear Σχήμα 2.1: D Flip-Flop με εισόδους preset και clear Με τη
Διαβάστε περισσότεραΑκολουθιακές εντολές. (Peter Ashenden, The Students Guide to VHDL)
Ακολουθιακές εντολές (Peter Ashenden, The Students Guide to VHDL) Εντολή If Τα βασικά χαρακτηριστικά της είναι τα εξής: Μπορεί να χρησιµοποιηθεί για τον έλεγχο µίας ή περισσοτέρων συνθηκών. Η πρώτη συνθήκη
Διαβάστε περισσότεραPointers. Σημερινό Μάθημα! Χρήση pointer Τελεστής * Τελεστής & Γενικοί δείκτες Ανάκληση Δέσμευση μνήμης new / delete Pointer σε αντικείμενο 2
Pointers 1 Σημερινό Μάθημα! Χρήση pointer Τελεστής * Τελεστής & Γενικοί δείκτες Ανάκληση Δέσμευση μνήμης new / delete Pointer σε αντικείμενο 2 1 Μνήμη μεταβλητών Κάθε μεταβλητή έχει διεύθυνση Δεν χρειάζεται
Διαβάστε περισσότεραΣχεδίαση Ψηφιακών Κυκλωμάτων
Σχεδίαση Ψηφιακών Κυκλωμάτων Η γλώσσα περιγραφής υλικού VHDL - Μέρος ΙΙ Νικόλαος Καββαδίας nkavv@uop.gr 08 Δεκεμβρίου 2010 Σκιαγράφηση της διάλεξης Σύνταξη κώδικα για λογική σύνθεση Σχεδίαση μνημών ROM
Διαβάστε περισσότεραΒΑΣΕΙΣ ΔΕΔΟΜΕΝΩΝ. Μούλου Ευγενία
ΒΑΣΕΙΣ ΔΕΔΟΜΕΝΩΝ ΑΡΧΕΙΑ Ο πιο γνωστός τρόπος οργάνωσης δεδομένων με τη χρήση ηλεκτρονικών υπολογιστών είναι σε αρχεία. Ένα αρχείο μπορούμε να το χαρακτηρίσουμε σαν ένα σύνολο που αποτελείται από οργανωμένα
Διαβάστε περισσότεραΣχεδίαση Ψηφιακών Κυκλωμάτων
Σχεδίαση Ψηφιακών Κυκλωμάτων Η αρχιτεκτονική οργάνωση των FPGA Νικόλαος Καββαδίας nkavv@uop.gr 21 Δεκεμβρίου 2010 Σκιαγράφηση της διάλεξης Εισαγωγή στις προγραμματιζόμενες συσκευές Η αρχιτεκτονική οργάνωση
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης. Σχεδίαση Ψηφιακών Κυκλωμάτων. Απαριθμητοί τύποι δεδομένων (enumerated data types)
Σκιαγράφηση της διάλεξης Σχεδίαση Ψηφιακών Κυκλωμάτων Η γλώσσα περιγραφής υλικού VHDL - Μέρος ΙΙ Νικόλαος Καββαδίας nkavv@uop.gr Σύνταξη κώδικα για λογική σύνθεση Σχεδίαση μνημών ROM και RAM Δομές ελέγχου/επαλήθευσης
Διαβάστε περισσότεραΑναγνώριση Προτύπων 1
Αναγνώριση Προτύπων 1 Σημερινό Μάθημα Βασικό σύστημα αναγνώρισης προτύπων Προβλήματα Πρόβλεψης Χαρακτηριστικά και Πρότυπα Ταξινομητές Classifiers Προσεγγίσεις Αναγνώρισης Προτύπων Κύκλος σχεδίασης Συστήματος
Διαβάστε περισσότεραΑΡΧΗ 1ΗΣ ΣΕΛΙΔΑΣ Γ ΤΑΞΗ
ΑΡΧΗ 1ΗΣ ΣΕΛΙΔΑΣ ΑΠΟΛΥΤΗΡΙΕΣ ΕΞΕΤΑΣΕΙΣ Σ ΕΝΙΑΙΟΥ ΛΥΚΕΙΟΥ ΔΕΥΤΕΡΑ 12 ΙΟΥΝΙΟΥ 2000 ΕΞΕΤΑΖΟΜΕΝΟ ΜΑΘΗΜΑ ΤΕΧΝΟΛΟΓΙΚΗΣ ΚΑΤΕΥΘΥΝΣΗΣ (ΚΥΚΛΟΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΗΡΕΣΙΩΝ): ΑΝΑΠΤΥΞΗ ΕΦΑΡΜΟΓΩΝ ΣΕ ΠΡΟΓΡΑΜΜΑΤΙΣΤΙΚΟ
Διαβάστε περισσότερα«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Προχωρημένα Θέματα Σχεδιασμού με VHDL
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Προχωρημένα Θέματα Σχεδιασμού με VHDL Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής
Διαβάστε περισσότεραΣχεδίαση Ψηφιακών Συστημάτων
ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Σχεδίαση Ψηφιακών Συστημάτων Ενότητα 4: Σχεδιασμός Σειριακού Αθροιστή Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών
Διαβάστε περισσότεραΠΑΝΕΠΙΣΤΗΜΙΟ ΚΥΠΡΟΥ ΤΜΗΜΑ ΠΛΗΡΟΦΟΡΙΚΗΣ. Εαρινό Εξάμηνο
ΠΑΝΕΠΙΣΤΗΜΙΟ ΚΥΠΡΟΥ ΤΜΗΜΑ ΠΛΗΡΟΦΟΡΙΚΗΣ ΕΠΛ231: Δομές Δεδομένων και Αλγόριθμοι Εαρινό Εξάμηνο 2017-2018 Φροντιστήριο 3 - Λύσεις 1. Εστω ο πίνακας Α = [12, 23, 1, 5, 7, 19, 2, 14]. i. Να δώσετε την κατάσταση
Διαβάστε περισσότεραΠΑΝΕΠΙΣΤΗΜΙΟ ΚΥΠΡΟΥ ΤΜΗΜΑ ΠΛΗΡΟΦΟΡΙΚΗΣ. Εαρινό Εξάμηνο
ΠΑΝΕΠΙΣΤΗΜΙΟ ΚΥΠΡΟΥ ΤΜΗΜΑ ΠΛΗΡΟΦΟΡΙΚΗΣ ΕΠΛ231: Δομές Δεδομένων και Αλγόριθμοι Εαρινό Εξάμηνο 2017-2018 Φροντιστήριο 3 1. Εστω η στοίβα S και ο παρακάτω αλγόριθμος επεξεργασίας της. Να καταγράψετε την κατάσταση
Διαβάστε περισσότεραΠανεπιστήμιο Δυτικής Μακεδονίας. Τμήμα Μηχανικών Πληροφορικής & Τηλεπικοινωνιών. Ψηφιακή Σχεδίαση. Ενότητα 13: Εισαγωγή στην VHDL
Τμήμα Μηχανικών Πληροφορικής & Τηλεπικοινωνιών Ψηφιακή Σχεδίαση Ενότητα 13: Εισαγωγή στην VHDL Δρ. Αλέξανδρος Λαζαρίδης alazaridis@uowm.gr Άδειες Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες
Διαβάστε περισσότεραΓλώσσες Περιγραφής Υλικού Ι
Γλώσσες Περιγραφής Υλικού Ι Μη προγραμματιζόμενοι επεξεργαστές Νικόλαος Καββαδίας nkavv@uop.gr 08 Μαΐου 2012 Σκιαγράφηση της διάλεξης Μη προγραμματιζόμενοι επεξεργαστές Η οργάνωση των μη-προγραμματιζόμενων
Διαβάστε περισσότεραΑναγνώριση Προτύπων. Σημερινό Μάθημα
Αναγνώριση Προτύπων Σημερινό Μάθημα Bias (απόκλιση) και variance (διακύμανση) Ελεύθεροι Παράμετροι Ελεύθεροι Παράμετροι Διαίρεση dataset Μέθοδος holdout Cross Validation Bootstrap Bias (απόκλιση) και variance
Διαβάστε περισσότεραΠροσοµοίωση Συστηµάτων µε VHDL. (Peter Ashenden, The Students Guide to VHDL)
Προσοµοίωση Συστηµάτων µε VHDL (Peter Ashenden, The Students Guide to VHDL) Κώδικας VHDL Περιβάλλον Σχεδίασης Αναλυτής ιαχειριστής Βιβλιοθήκης Σχεδίασης Προσοµοιωτής Αντίστροφος Αναλυτής Βιβλιοθήκη Σχεδίασης
Διαβάστε περισσότεραΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Χειµερινό Εξάµηνο 2016 Συµπληρωµατική ΔΙΑΛΕΞΗ 14: Περιγραφή Ακολουθιακών Κυκλωµάτων στη VHDL
ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Χειµερινό Εξάµηνο 2016 Συµπληρωµατική ΔΙΑΛΕΞΗ 14: Περιγραφή Ακολουθιακών Κυκλωµάτων στη VHDL ΧΑΡΗΣ ΘΕΟΧΑΡΙΔΗΣ Επίκουρος Καθηγητής, ΗΜΜΥ (ttheocharides@ucy.ac.cy)
Διαβάστε περισσότεραVHDL για Σχεδιασµό Ακολουθιακών Κυκλωµάτων
VHDL για Σχεδιασµό Ακολουθιακών Κυκλωµάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήµιο Κύπρου Τµήµα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών n VHDL Processes Περίληψη n Εντολές If-Then-Else και CASE
Διαβάστε περισσότεραΤαξινόμηση των μοντέλων διασποράς ατμοσφαιρικών ρύπων βασισμένη σε μαθηματικά κριτήρια.
ΠΡΟΤΕΙΝΟΜΕΝΑ ΘΕΜΑΤΑ Ταξινόμηη των μοντέλων διαποράς ατμοφαιρικών ρύπων βαιμένη ε μαθηματικά κριτήρια. Μοντέλο Ελεριανά μοντέλα (Elerian) Λαγκρατζιανά μοντέλα (Lagrangian) Επιπρόθετος διαχωριμός Μοντέλα
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης. Γλώσσες Περιγραφής Υλικού Ι (1) Μη προγραμματιζόμενοι επεξεργαστές
Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Ι Μη προγραμματιζόμενοι επεξεργαστές Νικόλαος Καββαδίας nkavv@uop.gr 04 Μαΐου 2011 Μη προγραμματιζόμενοι επεξεργαστές Η οργάνωση των μη-προγραμματιζόμενων
Διαβάστε περισσότεραΣχέσεις και ιδιότητές τους
Σχέσεις και ιδιότητές τους Διμελής (binary) σχέση Σ από σύνολο Χ σε σύνολο Υ είναι ένα υποσύνολο του καρτεσιανού γινομένου Χ Υ. Αν (χ,ψ) Σ, λέμε ότι το χ σχετίζεται με το ψ και σημειώνουμε χσψ. Στην περίπτωση
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης. Γλώσσες Περιγραφής Υλικού Ι. Διαιρέτης ρολογιού (clock divider) Ειδικά κυκλώματα
Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Ι Κυκλώματα για προχωρημένους και στοιχεία λογικής σύνθεσης Νικόλαος Καββαδίας nkavv@uop.gr 25 Μαΐου 2011 Ειδικά κυκλώματα Διαιρέτης ρολογιού Στοιχεία
Διαβάστε περισσότεραΓλώσσες Περιγραφής Υλικού Ι
Γλώσσες Περιγραφής Υλικού Ι Κυκλώματα για προχωρημένους και στοιχεία λογικής σύνθεσης Νικόλαος Καββαδίας nkavv@uop.gr 25 Μαΐου 2011 Σκιαγράφηση της διάλεξης Ειδικά κυκλώματα Διαιρέτης ρολογιού Στοιχεία
Διαβάστε περισσότεραΣΤΟ ΦΑΡΜΑΚΕΙΟ. Με την πιστοποίηση του έχει πρόσβαση στο περιβάλλον του φαρμακείου που παρέχει η εφαρμογή.
ΣΤΟ ΦΑΡΜΑΚΕΙΟ Ο ασθενής έχοντας μαζί του το βιβλιάριο υγείας του και την τυπωμένη συνταγή από τον ιατρό, η οποία αναγράφει τον μοναδικό κωδικό της, πάει στο φαρμακείο. Το φαρμακείο αφού ταυτοποιήσει το
Διαβάστε περισσότεραΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. VHDL για Ακολουθιακά Κυκλώματα 1
ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων VHDL για Σχεδιασμό Ακολουθιακών Κυκλωμάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Περίληψη VHDL Processes Εντολές If-Then Then-Else και CASE Περιγραφή Flip-Flop Flop με VHDL
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης. Σχεδίαση Ψηφιακών Κυκλωμάτων. Εισαγωγή στις προγραμματιζόμενες συσκευές (2)
Σκιαγράφηση της διάλεξης Σχεδίαση Ψηφιακών Κυκλωμάτων Η αρχιτεκτονική οργάνωση των FPGA Νικόλαος Καββαδίας nkavv@uop.gr Εισαγωγή στις προγραμματιζόμενες συσκευές Η αρχιτεκτονική οργάνωση των PLD και των
Διαβάστε περισσότεραΠεριγραφή Κυκλωμάτων με χρήση της VHDL. Δομική περιγραφή και περιγραφή Μηχανών Πεπερασμένων Καταστάσεων
Περιγραφή Κυκλωμάτων με χρήση της VHDL Δομική περιγραφή και περιγραφή Μηχανών Πεπερασμένων Καταστάσεων Οργάνωση Παρουσίασης Περιγραφή Δομής σε VHDL (Structural Description) Μηχανές Πεπερασμένων Καταστάσεων
Διαβάστε περισσότεραVHDL Introduction. Subtitle
VHDL Introduction Subtitle Getting Started VHDL means Very Hard Difficult Language That s a lie!!! τα αρχικά VHDL είναι συντομογραφία του VHSIC Hardware Description Language, ενώ το VHSIC αντιπροσωπεύει
Διαβάστε περισσότεραΕΙΣΑΓΩΓΙΚΟ ΕΓΧΕΙΡΙ ΙΟ ΓΙΑ ΣΧΕ ΙΑΣΜΟ ΜΕ ΧΡΗΣΗ ΤΗΣ ΓΛΩΣΣΑΣ VHDL
ΕΙΣΑΓΩΓΙΚΟ ΕΓΧΕΙΡΙ ΙΟ ΓΙΑ ΣΧΕ ΙΑΣΜΟ ΜΕ ΧΡΗΣΗ ΤΗΣ ΓΛΩΣΣΑΣ VHDL Προετοιµασία: Παπαδόπουλος Γιώργος Σούρδης Γιάννης Για το µάθηµα Οργάνωσης Υπολογιστών (ΑΡΥ301), 2002 ΕΙΣΑΓΩΓΗ ΣΤΗ STRUCTURAL VHDL Η VHDL είναι
Διαβάστε περισσότεραΣκιαγράφηση της διάλεξης. Γλώσσες Περιγραφής Υλικού Ι. Γενικά χαρακτηριστικά του επεξεργαστή MU0. nkavv@uop.gr. Προγραμματιζόμενοι επεξεργαστές
Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Ι Προγραμματιζόμενοι επεξεργαστές Νικόλαος Καββαδίας nkavv@uop.gr Προγραμματιζόμενοι επεξεργαστές Ρεαλιστικό παράδειγμα: ο επεξεργαστής MU0 (MicroProcessor
Διαβάστε περισσότεραΚυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε.
ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Ενότητα 3: Καταχωρητές - Απαριθμητές Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε. Άδειες Χρήσης Το παρόν εκπαιδευτικό
Διαβάστε περισσότερα