ΈλεγχοςοθόνηςTFT μετηχρήσηολοκληρωμένου κυκλώματοςπρογραμματιζόμενηςλογικής(fpga)

ΑλάδροΤολόΕπδυό ΊδρυμΘσσλοη ΣολήΤολώΕφρμώ ΤμήμΗλροή ΈλοοθόηTFT μηρήσηολοληρωμου υλώμοπρρμμόμηλή(fpga) Φοηή: ΤσμσλουΜωυσή Εσηηή: ΧρήσοΒ. Τ ΚθηηήΕφρμώ Θσσλοη, Ιούο2009

i

Ππρομω Ππρομω...ii ΚάλοΕόω...iv Πρληψη...1 Abstract...2 Αρλουροθοώ...3 1. Εσωή...3 2. Οθόθοδούσωλή...4 2.1. Τοηλροόπυροβόλο...4 2.2. Έρωμοθό...5 2.3. Τολβλωσηπόδοση...6 2.3.1. Shadow mask...6 2.3.2. Aperture grille...7 2.4. Απόλσηδσμη...8 3. Οθόυρούρυσάλλου... 10 3.1. Πόλωσηουφωό... 11 3.2. ΥρόΚρύσλλο... 12 3.3. Λουρηοθόη... 13 3.4. Έρωμηό... 14 3.5. ΤολLCD... 14 3.6. ΣύρσηοθόηCRT TFT... 15 ΤρόποδσύδσηΟθοώ... 16 1. VGA... 16 1.1. Ορόσάρωση... 17 1.2. Κάθησάρωση... 19 1.3. Πρρφήλουρ... 20 1.4. Ρυθμόωση... 21 Πρρφήπρούμρου... 23 1. Απυήμοάδ... 23 ii

1.1. Εσωή... 23 1.2. Ηπυήμοάδρηρσάη... 24 1.3. Πρρφήωβσώμημάωημοάδ... 26 1.3.1. Spartan-3E FPGA... 26 1.3.1.1. Digital Clock Manager... 29 1.3.1.2. Block RAM... 32 1.3.2. Χροσμό... 33 1.3.3. Platform Flash Prom... 33 1.3.3.1. ΠρωόολλοJTAG... 34 1.3.4. ΘύρVGA... 37 1.3.5. Θύρπση... 39 1.3.6. ΕπσηVGA... 40 1.3.6.1. D/A Μροπ... 40 1.3.6.2. Πρρφήσημού... 47 2. Εφρμή- ΕλήVGA... 50 2.1. Γήπρρφή... 50 2.2. Digital Clock Manager... 53 2.3. Μρηήpixel... 55 2.4. Μρηήρμμώ... 56 2.5. Γήρσυροσώπλμώ... 57 2.5.1. Μρήσ... 58 2.6. Έδησάρωσηορήπροή... 60 2.7. Μφοράηρωμήπληροφορ... 60 3. Εφρμή- Απόησημό... 63 3.1. ΜήμηROM... 63 3.2. Κύλωμάωσημήμη... 66 Ββλρφ... 68 Internet... 68 iii

ΚάλοΕόω Εό1 : Ηδάηουθοδούσωλή...4 Εό2 : Τοάοπρολουμουσηήshadow mask...7 Εό3 : ΤήAperture grille...8 Εό4 : ΤήShadow mask...8 Εό5 : Τοπολσμωώβλωση...8 Εό6 : ΚσυσήδομήοθόηTFT... 11 Εό7 : Πράδμφλρουπόλωση... 11 Εό8 : Δομήωμορωουυρούρυσάλλου... 13 Εό9 : Ορόσάρωση... 18 Εό10 : Ηδδσησάρωση... 22 Εό11 : ΑπυήμοάδSPARTAN-3E... 26 Εό12 : ΠάωόψηηβάσηουXC3S500-3E... 28 Εό13 : ΜπλοδάρμμDCM... 30 Εό14 : Πηροσμούηπυήμοάδ... 33 Εό15 : ΔάηπρρμμσμούμσωηPROM... 35 Εό16 : ΠροσρμήμύFGPA οθόη... 37 Εό17 : ΕπσηVGA... 39 Εό18 : D/A Μροπή12-bit... 41 Εό19 : Block δάρμμουadv7125... 42 Εό20 : Επδρσηουφρησημωσηουθορύβου... 43 Εό21 : Μυμομορφήρώμο... 45 Εό22 : ΣυδσμολDoubly terminated line... 47 Εό23 : Μπλοδάρμμηφρμή... 52 Εό24 : Πλμοορόουσυροσμού... 59 Εό25 : Πλμοάθουσυροσμού... 60 Εό26 : Μρησηηυμομορφήουπράσσου... 62 Εό27 : Ηόπουθποσσηοθόη... 63 Εό28 : Μπλοδάρμμυλώμοπόσημό... 64 iv

πφλδ1 Πρληψη ΣοπόηπυήημληηρήλουρμηοροθοώLCD, οθόtft, ώ δρη μφση θ δοθσουρόπουμουοποου ποωούμωράυλώμ. Απολσμυήημληθ δημουρηθψηφόύλωμπουθπράόλάλληλσήμσώσ μπορθσσλουρηοθόη. Τοψηφόύλωμυόθυλοποηθμη ρήσηολοληρωμωυλωμάωπρρμμόμηλή(fpga). Ηπυήωρσρμάλθμόη. Σηπρώηθμήόη θπρρφηρήλουρωοθοώcrt TFT. ΟοθόCRT δπολού μουήηπυήλλάθφρθούηρήλουρου βοηθάώσηοήσορόποποωωοθοώtft. Ση δύρηθμήόηπρράφορόποποωωοθοώόλ σήμπουπούηλουρηοθόη. Σηόηυή φοράσορόπομοοποοπηράουσήμυάδάφορ ρηρσάηοθόηόπωάλυσηρυθμόωση. Σηρηλυ όηπρράφοπρόμροηπυή. Ηόηυήωρσδύο υποόη. Ση πρώη υποόη πρράφη πυή μοάδ ηούβσορηρσάωfpgas πουθρησμοποηθού. Ση δύρη άλυση η φρμή που σδάση προυσάο υμομορφπουποδύουηορθήλουρη. 1

πφλδ1 Abstract Τhe main target of this project is to study in depth the way that LCD monitors work and the external electronics that are used to control them. As a result of this study, we will design an electronic circuit that will be able to generate all these synchronisation signals which are necessary for the monitor to work properly. This electronic circuit will be be implemented using Field Programmable Gate Arrays (FPGAs). The project is divided in three chapters. In the first chapter the operating principles of the CRT and LCD monitors are described. Extra emphasis is given to a very popular subcategory of LCD monitors, the TFT monitors. The CRT monitors are described because the study of their theory will help the reader to understand the interface principles of the TFT monitors throught VGA port. In the second chapter there is a description of the interface protocol, and all signals that affect the resolution and the refresh rate of the monitor. In the last chapter there is a description of the electronic circuit and the waveforms we need in order to verify that the monitor control circuit works properly. 2

πφλδ2 πφλδ1 Αρλουροθοώ 1. Εσωή ΤλυρόηρδάπυηωοθοώLCD σσυδυσμόμομωμο όσοουωπολσμηυρύηδάδοσηουωμσοπόσησ σύρουπολσάσυσήμ. Έσουσήσουπλήρωηοθό CRT ωοποωηρήσηόλομώ. ΑπόηάλληπλυράοοθόCRT, ω οποωηρήλουρβσσπουουλυφθδώπάω πό100 ρό, προυσάουόμ άποπλοήμ όπωλύρο λόο μή/πόδοση. Οοθόπουυπάρουσομπόροουηδυόηποωήσουμ ωράυλώμμδύοβσούρόπου. Οπρώορόπομηρήσηου λούconnector VGA (Video Graphics Array). Αυόορόπορησμοποηθ ράσοθόcrt ρόρπολσβσόρόποδσύδσησ οθόlcd. Συπώπολοποδημοφλήρόποποωμοθόη υόολόοπληρησμοποηθσηφρμήηπυή. Η ρή λουρουβσσπολύμάλοβθμόσορόπολουρηοθόηcrt. Εδώ πούμόορόπολουρωοθοώcrt LCD λωδφορομύου, ορόποποωουμωράυλώμ μσωvga οδουόυρωλόουσυμβόηάμσσδύο ολ. Έσσοφάλουό θ ρσουμμηπρρφήου ρόπου λουρωοθοώcrt σησυθπθούμσlcd. Αυόθ βοηθήσώσηοήσλύρηποωμσωvga πουθ ηηθλυάσπόμοφάλο. Οδύρορόποποωμη 3

πφλδ2 πφλδ1 ρήσηουconnector DVI (Digital Video Interface) πουβσσψηφόπρωόολλο. ΟDVI σδσμοπολσάψηφσυσυπόσηη δυόημφοράπληροφορόπολύυψηλήάλυση. 2. Οθόθοδούσωλή Ηδάηουθοδούσωλήπολπόυλπουσήμώουόπωη ό1. Σοσωρόουσωλήυπάρόροόπουάου συσάουυλπύσώσμηυπάρπρπωσηρ λόοηδφοράπση. Τπάοουυλούυόπουάοθό θοδούσωλήβρ. Σοβάθοουβρσμηλροήδάηπου οομάηλροόπυροβόλο. Εό1 : Ηδάηουθοδούσωλή 2.1. Τοηλροόπυροβόλο Τοηλροόπυροβόλοπολπόθρμόήμ(Heater) οοποο σρηά φορσμομλλοπουοομάάθοδο(cathode). Το μλλουόπάλυψηοδουουβρουουσροουμπολσμ ηδόηόσλυθρώοηλρόπόηπφάου. 4

πφλδ2 πφλδ1 ΓύρωπόηάθοδοβρσύλδροοοποοοομάύλδροWehnelt σημσηουάμ. Ηάσηπουούλδροσσσημηάθοδο πρππάρηή. Συήθω-50V. ΟύλδροWehnelt οομά οδηόπλμ(control Grid) ορόλοουπυάηπρώησσηω ηλρόωπουπλυθρώοπόηάθοδο. Μά ούλδρο Wehnelt ολουθηπρώηηδύρηάοδο. Ηάσηηπρώηόδουσσσημη άθοδοθήπρπου400v. Ηάσηηδύρηόδουπση θή πρπου20000v. Οδύοάοδοου άμσώσ πρπουηδλυσηωηλροωπόηάθοδοπροηάλληπλυράη οθόη. Ηυψηλήάσησόδουωπολσμληλρόπου πμποπόηάθοδορουπύουμπολύμάληύη υθύοπροηάλληπλυράηοθόη. Τηλρόμηύηπου ουπφουπάωσησωρήπλυράηοθόη, ηοπολύππόμ φθορουσ πάλυψη. Η σύρουση υή ω ηλροωμηφθορουσ πάλυψηωπολσμηδημουρμφωήουδσηωρή πλυράηοθόη. Εδώφρουμόοπάοηηλροήδσμη δρη σημσσδσάσηουδθορπόούλδρο Wehnelt. Όσοπολπήηδσμηηλροω, όσολπόρηθη ουδσηοθόη. 2.2. Έρωμοθό Ηουδπουπροφρμπολημρόρημοάδσμσπρόμυρηό οομά(pixel). Συπώμσπρόμυρηόπολπόσύολοπό pixel οποδμομοόμορφοδπλσοάλλοσρμμ σήλ. Τοόόάθpixel θάσπροήμύροράπόηύπρηήό ηηλροήδσμη. Σρωμοθόμ ό πολπόρά ρώμοποόμωόλπολσμωρώβσώρωμάω. Γο λόουόάθουδ(pixel) πολπόρυπόουδ(sub pixels). Αυό σημόουμρδφορηλροδσμάθμπόυ δφορόρώμ. Ηπρώηοόο(Red), ηδύρηοπράσο(green) η ρηομπλ(blue). Οόμομύουομόορόπ 5

πφλδ2 πφλδ1 δημουρηθού βσά ρώμ πόηδρση ωηλροωη ηλροήδσμημηφθορουσπάλυψη. Γολόουόηφθορουσ πάλυψη άθυπό ουδδφορημπροσμ. Η δδσ προϋποθπολύ μάλη ρβ σώσ άθ πφπάω σ συρμυπόουδ. 2.3. Τολβλωσηπόδοση Όπωφρμπρπάωοπάοηηλροήδσμημπορμβληθμ ηρύθμσηηάσησούλδροwehnelt. Σοπόυπμπόμπρο όλυθύσηλρόσηάθοδουμπολύλπήηλροή δσμη. Πρόλ υά η ουδά συπ ουπό ουδου συρμδσάσπάω σηφθορουσπφά. Αηρβ ράλήσσύροοθό, πράδύοπυθηλροή δσμηόσορβώομθομυπόουδ. Αυόωπολσμσάρ ηδσμηόπουησηπολύσθήάπο ηλρό πφουσ ουπόουδπρολούπθύμηηφωόη. Τοπρόβλημυό μπορμωπσμδυορόπουπολύπολσμά. 2.3.1. Shadow mask Έρόπημώπσηουπρπάωπροβλήμομηρήσημ ήπουοομάshadow mask. Ηήυήράπλάσηρ 6

πφλδ2 πφλδ1 Εό2 : Τοάοπρολουμουσηήshadow mask σάοπροσυσμοπόλουμοπολύμρούπάουμπολύμρ ρύπσηπφάουόπωφσηό2. Ορύπυουηδ δάμρο μ υή ω υπό ουδω ση φθορουσ πάλυψη. Αυό ο πλοημσμάάρηδσμηηλρόπουυθύο προουδώπρπηδλυσημόοηδσμημυψηλήση πουυθύπάωσηπθυμηήυπόουδ. Απολσμυήηή ουμθρόρόμποωηράρώμ. 2.3.2. Aperture grille ΗήAperture grille πυάοδοπολσμλλάμδφορόρόπο. Απολπόπολύλπάθμλλλωρδπουπομοώουουδ ορό. Μάλοπλοημυήηήόουμπολύποφωή ό θώμπλοάρο ηλρό μόο ση ορό ύθυση. Το μοημηόπρμουσθρυολωρδμη ούπρηδυοάλλάθμλλλωρδπουσυρού. Αυολωρδμπλοάρουάποηλρόδημουρούμσάηοπ άποουοληή. Σό3 4 βλπουμηδφοράσορόπο λουρωδυοώβλωσηό. ΗήAperture grille υήπου ρησμοποσηπλοψηφωοθοώσήμρ. Σηό5 βλπουμη 7

πφλδ2 πφλδ1 δφοράουσηωρήπλυράηοθόη. Επροφόοοθόπου ρησμοποούηήaperture grille ουμλύρηφωόη. Εό3 : ΤήAperture grille Εό4 : ΤήShadow mask Εό5 : Τοπολσμωώβλωση 2.4. Απόλσηδσμη Σπροηούμπρράφουλύσμορόπομοοποομφμ ουδσηοθόη. Ηουδόμωυήπολύμρόομμάπόόληη 8

πφλδ2 πφλδ1 ό. Ηδδσηπόσηόληηόποπολύπλοη ηπύουμπρπφήσουμηηλροήδσμηρππόηθσηη. Γηροπήηδσμηουμδύούηηλρομηώ. Τού ηορόπόλσηηδσμηοάλληάθηπόλσηηδσμη. Έσ ουμηδυόηυθύουμηδσμησοποοδήποσημοηοθόη η ρουμ πάω σηπθυμηή υπό ουδ. Η ρή λουρου συσήμοπόλσηβσσοόόόηδύθυσηηηλροή δσμηάθησηδύθυσηωδυμώρμμώουηλρομηού πδουόσμδύμηπουηρπ. Σθηπρπωσηόπουου ηδδύθυσηόδσμδύμη. Τπηπολσωοποθού σάοάθουσοάοηλυύρωπόο"λμό" ουθοδούσωλή. Τπηορόπολσωβρσοσόρυφοάηπόλση άθηπροηδύθυσηουμηούπδου. Σηό1 μπορούμδούμ πηυά(deflecting coils). Τπηόρυφηπόλσηβρσοσοορόο άο. Ηπόλσηηδσμηάλημησηουρύμοπουδρρ πηροπή. Συπώηθσηηουδσηοθόηράόσοπόηση ουρύμοσπηόσοπόηδύθυσηου. Όδδρροθόλου πόρύμόδουμπόλσηδσμη. Ηδύθυσηουρύμοθορη πλυράπροηοποθποληδσμη. Γπρθμολοληρωμηό πρπηπρπάω δδσπλμβάσυμμάληύη. Η ηλροήδσμηθπρπάπόηπάωρσρήω. Σησυ σρώοόλοουδπουσηδρμμή. Κάηδάρησάρωση πρπμβάλλησηηδσμησώσμβάλλησηου φωόπουοβολπόηφθορουσπφά. Όσυμπληρωθηπρώη ρμμήουδωόηδσμηπσρφπσωάπόηρήηπόμη ρμμή. Όλολπομρορόοπουφορούηδδσυήθ φρθούλυάσπόμοφάλο. 9

πφλδ2 πφλδ1 3. Οθόυρούρυσάλλου Η οθόηυρού ρυσάλλουπολπό σύολοπολύλπώσρωμάω δφορώυλώοποουάποωρσδόη. Τσρώμ δμάθόπωηό6. Αυόωπολσμοπάοηοθόη μρό. Αμσωμπορούμδρουμδυομάλπλοήμπου ουπσοθόθοδούσωλή. Μρόόομρόβάρο. Έ βσόρηρσόηοθόηυρούρυσάλλουόλουρήσ ράμηπηήφωό. Αύηηπηήφωόολυοσρώμπρο πσω λάμπφθορου μρή άση. ΟομάοCCFL (Cold Cathode Fluorescent lamp) ου ο πλοημ όμρ φθη. Ε οποθημσώσοφωδομοόμορφπροπόμσρώμ. Συήθωμπροσάπόλάμπ, πυθυήηομοόμορφηδάυση, υπάρ φλροδάυσηπουβοηθάσοσοπόυό. Υπάρουοθόπου λάμπφθορου, ρησμοποούled σωρή πηήφωό. Τ LED ουο πλοημόπρουσάουμσθρόημλληθρμορσ, ου μάληδάρωήπολύμρήάλωση. ΟθόμLED σπηήφωό βρσουφρμήσουφορηούυπολσ. Σησυόπωβλπουμση ό6 οφω(light) πουπράπόηωρήπηήσυάσρώμ πουοομάφλροπόλωση(polarizer). 10

πφλδ2 πφλδ1 Εό6 : ΚσυσήδομήοθόηTFT 3.1. Πόλωσηουφωό ΗωρήπηήφωόρήωCCFL ήled πμπφώμόλ δυπολώσ. Όφρόμσσοόροπόλωσηουφωόοούμη ύθυσηλάωσήηπηή. Σοπράδμηό7 βλπουμμπηήπου πράφωόμπολλπολώσ. Τοφωπράσησυπόφλρο Εό7 : Πράδμφλρουπόλωση άθηπόλωση. Σηοδοουφλρουλμβάουμηδάθπολωμη. ΗδλήφρμόσοθόLCD. Μάηπρωήουφωόπόη ωρήπηή, οφώπράμσπόφλροπόλωση(polarizer). Αυόω 11

πφλδ2 πφλδ1 πολσμόλοοφωπουπράπολωμοπρομμόούθυση. Ση ό6 βλπουμόοπρώοφλροηlcd φλροορόπόλωσηη ρορόπολωμηπόυό. 3.2. ΥρόΚρύσλλο Μάοφλροπόλωσηοορόπολωμοφώφάσοπόμοσρώμπου πολπόουλόυρόρύσλλο(liquid Crystal). Τοόόοοθό ουπάροόομουπόυόδηλώοπόσοσημόορόλοουση λουρηοθόη. Σσρόσώμμόρουσθρόπροσολσμό σοώροσυρμθσμύου. Αθμόρσουρόδου συρμθσμπορούπροσολσούπροοποδήπούθυση. Ουρόρύσλλοηδυόησυδυάδόησρούυρού άλμποσάρπουλμβά. Υπάρουάποορύσλλοοοπο λλάουδόηουράοθρμόηώάποοάλλοηπδρση άποουηλρού πδου. ΣοθόLCD ρησμοπομ ηορ υρώ ρυσάλλω, οημοδήρύσλλο(twisted Nematics). Αυοορύσλλοσ οήθρμορσωρηπδρσηηλρούπδουουμόρου συσρμμόπωσηό8 πάω, ώσθηπρπωσηπουυπόη πδρσηηλρούπδουποσρφοημορφήπουπρουόπωο άωμροηό8. Σηπρπωσηόπουφρμοσήσθηλρόπδοό ουμμρήποσροφή. Όμόρουυρούρυσάλλουσυσρμμ όλλάουηπόλωσηουσρόμουφωόσυρμσοθόlcd ά90 ο ημσημήηλρούπδουώ σθηπρπωσηοφώ ρρβώμηπόλωσημηοποσήλθ. Σηό6 βλπουμρ πρπώσσυμπρφοράουρυσάλλουσορόπολωμοφώ. Ηπρώη πρπωσηπάωόδφρμόηλρόπδοοορόπολωμο φωλλάπόλωσηά90 ο. Σηδάμσηπρπωσηλόοσθηλρού πδουουμμρήποσροφή. Σηλυοηλρόπδοπρημση μήουουμπλήρηποσροφή. Αυήηδόηράσημήσ υήβσηρήλουρωοθόω. 12

πφλδ2 πφλδ1 3.3. Λουρηοθόη Μάοσρώμουυρούρυσάλλουυπάρόμφλροοοποουήη φορά φλρο άθηπόλωσηόπωφσηό 6. Αμσω δπσώουμόοορόπολωμοφωπουπρορπόοπρώοφλροδ θ πράσοδύροδλλάηπόλωσηου. Αυόολόούπρη ουσρώμουρούρυσάλλουάμσσδυοφλρ. Εό8 : Δομήωμορωουυρούρυσάλλου Όδφρμόηλρόπδοοσρώμυρούρυσάλλουλλάηπόλωση ουορόπολωμουφωόά90 ο. Έσοφωμπορδπράσο δύροφλρουθυθπροοπόμοσρώμ. Σπρπωσηφυσά ύπρηηλρούπδουηπόλωσηουορό πολωμουφωόδλλά οωπολσμοφωμηδπράσοδύροφλρο. Μημβολή ησηουηλρούπδουμβάλληωηπόλωσημπορ πάροποδήπομήμύ0 o 90 ο μπολσμπράσμρομόοου φωό. 13

πφλδ2 πφλδ1 3.4. Έρωμηό Προφλροάθηπόλωσηυπάρσρώμπουοομάφλρορώμο σοπόουφήσπράσμόοοφωμσυρμμήηύμο όπω660nm (Κόο), 510nm (Πράσο) 475nm (Μπλ). Σηό6 βλπουμη δδσ που πρρφπρπάω λυά. Δρουμηδδσ δλυσηουφωόσpixel. Σοπρώοsub pixel δυπάρηλρόπδο συπώοφωπράοάμφωόοσηοθόηφού πράσπόοσοοφλρορώμο. Σοδύροsub pixel οορόπολωμο φωπολώλλάλόοουσθούηλρούπδουηωπόλωσημρή. Συπώμόομροουφωόμπορπράσθμφσσηοθόημ μωμηφωόηωμπλ. Σοροsub pixel ησηουηλρούπδου οπουμόρουρυσάλλουποσρφοδφήουηλλήη πόλωσηουφωόμπολσμμημπορπράσοδύροφλρο. Κά συποροsub pixel θπρμμύρο. Οσυδυσμόωρώβσώ ρωμάωωρώsub pixel μπορμδώσόλουουσυδυσμούρωμάω. 3.5. ΤολLCD Σπρπάωπρράφουδμόηδλυσηουφωόράπολσά πόηύπρηηλρούπδουσουρόρύσλλο. Συπώθπρπυπάρ μησμόπουμπορληάσηπουφρμόσάθρύσλλο άθσμή. Mοθόημάλυση1024 x 768 πολπό786432 pixels 2359296 sub pixels. Αυόσημόθπρπλοηάσησ2359296 ρυσάλλουπράμπουράδύσολουόλόοπουρά οόσουώωοθόωσάυψηλόσθσημcrt πουόληηό πράπόρμόο. Λύσησοπρπάωπρόβλημρδώσ μηοροθοώοοποοομάοοθόtft. Χρησμοποούρσορ, πόοοποοπρουοόομου, ολοάθυπόpixel. Όλ ρσορ σδσμ πάω σο δο δσο πυρου υό οποθημοσοσωρόμλπήυάληπλά. Κάθπόυά ρσορλουρωδόπηληποσόηουηλρούπδουπου 14

πφλδ2 πφλδ1 φρμόσορύσλλομρηπόμηωσηό. Τοόυόά οφόμοουρμοπμο(flickering) μηορόσυήηηορ οθοώ. 3.6. ΣύρσηοθόηCRT TFT ΤοόόηδημουρμόσοθόTFT δπολσμμ ούμηηλροήδσμηλλάόσυόλουπόpixel, πουλοοθ ωρσάσσθρθσ, ωπολσμμοθόημ100% ρβ σηωμρηλπομρσηό. ΟοθόTFT ουηλύρη ποόη όόλουρούσηάλυση που συσμ. Σ δφορήπρπωσηηποόηπφόρυφ. ΑυόδσυμβσCRT δ ου σθρή ωμρ μπορού λουρήσου μ λά πολσμσσύολοπόλύσ. ΟTFT ουπολύμρόρηάλωση πόcrt μλύρηδάρωή. Αόμπλοήμόπωμρόόο μρόβάροθσούtft ωμοδήπλήσμσοπόση. 15

πφλδ2 πφλδ1 ΤρόποδσύδσηΟθοώ 1. VGA Οconnector VGA σθσηοράο1987 πόηibm μύροσόοη δσύδσηοθοώμωράυλώμσύομθρώθηωπρόυπομ άλυσηπόσησ640 x 480. Σησυπύθημσράπόάλλ λύσπουόμωόλήβσσμσηρήλουρηvga. Μρπό υηsvga σ800 600, ηxga σ1024 768, ηsxga σ1280 1024 η UXGA σ1600 1200. Όφρόμσσοόροάλυσηοούμορθμόω σηλώ ορθμόωρμμώηοθόη. 16

πφλδ2 πφλδ1 Π1 : Αλύσρηρσάησάρωση Σοπ1 βλπουμμλσπόλύσρυθμούωσηόλ ρηρσάουπουπροσδορουουρόουορόάθησάρωση. Σπόμπρράφουθηηθούυάρηρσά. 1.1. Ορόσάρωση Σηπρρφήλουρπουθάουμσυήηπράρφοθφρθούμ σηάλυση640 x 480 μρυθμόωση60hz. Γμπορσουμλουμμ οθόημσω VGA, πσήμμπρη. Τρ πόυά η ρωμήπληροφορλάώάλλδύοσήμσυροσμού ψηφά. ΤσήμηρωμήπληροφορRED, GREEN BLUE. Τππδωάσωσσήμυάθορουορώμπουμφ σηοθόη. Σπόμηπράρφοθλυθσποάόρπρπυμο υά ππδ ά όφοράορώμ. Εδώ θ λυθού σήμ συροσμούοποhsync VSYNC. ΤοHSYNC οσήμορόου συροσμού ο VSYNC ο σήμ άθου συροσμού. Σοπ 1 17

πφλδ2 πφλδ1 βλπουμσηδύρησήληοόροpixel clock πουμδησυόημη οπηορόσάρωση. Σηπρπωσημ25.175MHz. Εό9 : Ορόσάρωση Σηό9 βλπουμόλουουρόουπουμδφρουάηορό σάρωση. Ηδδσηορόσάρωσηρμοορόοσυροσό πλμό. Συροσόπλμόουμάηάθησάρωση. Σηπρπωση υήοπλμόλάθοσυροσόπλμόηύπρηουσημο λομόηρημούρ. Όπωφσοπ1 η δάρουορόουσυροσούπλμού96 πλμοωρολου. Ησυόη μηοποσρώοpixel ορό25.175mhz. Συπώμπορούμ υπολσουμηροήδάρου. Δάρορόουσυροσούπλμού: Μάοορόοσυροσόπλμόολουθμ«ρήπροδο» ηοπο οομάback Porch. Αυήηροήπροδοσσύροοθόδμ ρησμόηλλάυπάρμρσήμρλόουσυμβόη. Σπλοθό υό ο δάσημ ήπρηο σώσμά οσυροσό πλμό προλάβου μπουσο δάσημ ηορήπροήωρπροβλήμ. Αυό συβλόοπρορσμώσηύηωηλροώσηόυπάρουσ ολ. Ηδάρυήηπρόδου48 πλμοωρολου. 18

πφλδ2 πφλδ1 ΔάρBack Porch : = 1 48 = 1 25.175 10 48 = 1.906 Σησυολουθησάρωσηηορήπροήηδάρη640 πλμοωρολουοπράδμμ. Σηπροήυήσάθπροδοωρολου ώpixel μησοηρωμήπληροφορ. Δάρορήπροή: = 1 640 = 1 25.175 10 640 = 25.422 ΤλυπροδοπρηολολήρωσημορόρμμήηFront Porch. ΌπωηBack Porch συήμ«ρήπροδο» ηοποήρήσμη μόοσπλοθό. Ηδάρη16 πλμοωρολου. Έσμπορούμ ηυπολσουμ: = 1 16 = 1 25.175 10 16 = 635.55 Ο συολόρόοπουράολοληρωθηδδσηορό σάρωσημρμμήοάθροσμόλωωπρπάωρόω. Χρόοπουπησάρωσημορόρμμή: = + + + = 31.77 1.2. Κάθησάρωση Όλοπροδοπουφρμηορόσάρωση(συροσόπλμό, back porch, ορήπροήfront porch) σύουηάθησάρωσημηδφορά φυσάόδφρηροήδάρου. Σοπ1 φηδάρουη 19

πφλδ2 πφλδ1 οποφράσρμμ(lines). Ο άθοσυροσόπλμόδρ προδο2 ρμμώ. = 2 = 63.54 Μπρόμοορόποσύμφωπάμμουπ 1 μπορούμ υπολσουμόλροδάρωπρόδωηάθησάρωση. Σο πράωπσυοψοόλπολσμωυπολσμώ. Π2 : Χρόοορόάθησάρωση Symbol Parameter Vertical Sync Horizontal Sync Time Clocks Lines Time Clocks T s Total Time 16.65 ms 416800 524 31.77 μs 800 T pw Sync Pulse 63.54 us 1600 2 3.813 μs 96 T bp Back Porch 984.87 μs 24800 31 1.906 μs 48 T disp Display Time 15.25 ms 384000 480 25.422 us 640 T fp Front Porch 349.47 μs 8800 11 635.55 ns 16 1.3. Πρρφήλουρ Ηδδσάμουδύοσυροσούπλμούπουσημόδύο σήμσυροσμούσλό«0». Μάουσυροσούπλμού σήμhsync VSYNC θοσλό«1». Αυόσημόάησάρωση ηπρώηρμμήμούρό. Ηορήπροήοpixel (0,0) ρου πόοσημοπουλώουοπροback porch ηάθηορό σάρωση. Σησυσρώοόλpixels σηδρμμήμροpixel (0,639) όπωηό10. Μπόυόοpixel ηορόσάρωσημπσηπροή front porch πρμοδάσημπουυπολσ. Σοσημουό λώησάρωσηηπρώηορόρμμήοσήμορόουσυροσμού HSYNC λλάσλό«0» σώσσημοδοηθηρηησάρωσηη πόμηρμμή. ΣυρόωοσήμVSYNC πρμσλό 1 ηάθη 20

πφλδ2 πφλδ1 σάρωσηπρμσηορήπροήμρσρωθούο480 ρμμ. Μάη λλή ρμμή, η δδσ ηορόσάρωσησυόπωουμ πρράψπλμβάμρσυμπληρωθούο480 ρμμηορή προήουπόλοπρμμηπροήfront porch ουάθουσυροσμού. Σο λοηλυρμμήηπροήfront porch λώμ πλήρη δδσπόσημόσήμσυροσμούhsync VSYNC πσρφουάσλό«0» σώσρσάηδδσπόηρή μούρό. 1.4. Ρυθμόωση Πρηρούμόορόοπουράολοληρωθμπλήρηό 16.65 ms. Αυόσημόσπροδο1 s ορθμόωόωπουθου ποσσηοθόηθ: = 1 = 1 16.65 10 = 60 Μπορούμσορσουμμοηοποπολύσημήοομά ρυθμόωση(refresh rate). Ρυθμόωσηορθμόωόωπου μφοσηοθόησοδάσημ1 s. Σοπ1 μπορούμδούμου ρυθμούωσηδφόρωλύσω. Οποσυηθσμορυθμοωσησ οθόωπροσωπώυπολσώμύ60 90 όοδυρόλπο. Το ώοόροουρυθμούωσηπροσδορπόοθρώπομάώο 21

π φλ δ2 π φλ δ1 Ε ό 10 : Ηδ δ σ ησ άρωση ώ οπό η δ ηοθό η. Ολόο ό ορυθμό ωσηπσ ά ω πό60 ό οδ υ ρόλ π ο ό ο θρώπ ομά βλ π «ρ μόπ μ» ο οπο ο ωσ ό ωflickering. Τοπρόβλ ημυ ό πολ ύπ ο ο οσ οθό CRT όπου οφώπουπρά πό ηπ ώση ηηλ ρο ήδ σμηπάωσ ο σ ρώμ πόφώσφορο μ ρήδ άρ συ πώμ ρή ωση η ό ή δώσ σ οπρ ηρη ή η ύπωσηό ρ μοπ η ό. Σ οθό TFT οflickering δ ύολ λ ηπ ό όλ pixel ρ ά η ρωμ ήπληροφορ ουμ ρ ησάρωση η λ υ ρμμή. Το ώ ο όρ ο ου ρυθμού ωση π ρ ορ πό προδ ρφ ηοθόη. Σ ο ρ ηρ σ όυ όπρπ δοθ δ ρηπροσοή όσοπ ομ άλο ο ρυθμό ωσηηάλυση όσοπ ομ άλη ησυ ό η σ σήμ συ ρο σμού. Επ λήπάρπολ ύυψηλούρυθμού ωσημπορ προ λ σ δυσλ ουρ σ ηοθόη όμ σ ροφήσ άπο π ρ π ώσ.γ ολ ό ο υ όο ρήσ ηθπρ π ά συμβ βσμό άμσσ άλ υση ρυθμό ωσησύμφω μ ρ ηρ σ ά ηοθόη ου δ ουπρο μήσ. 22

π φλ δ2 π φλ δ1 Π ρ ρφήπρ ούμ ρου 1. Α π υ ήμ ο άδ 1.1. Ε σ ω ή Τοπρ όμρο ηπ υ ήυλ οπο ήθη μ η ρήσηολολ ηρωμ ωυ λωμά ω πρρμμ όμ ηλ ή(field Programmable Gate Arrays). Οβσ ολό οπου οδήησσ ηπ λ ήυ ή η ολ ρ. Έ πόυ ού η δυ ό η ωfpgas λ ουρ ού σ υψηλ συ ό η η ά ωμρ ώ ο άδωmhz. Όπω δμσ οπ 1 π υ θού οπο η λύσ σμ οθό ηηλ ά σ ησυ ό η σάρωση 25.175MHz. Μ λ ύ ρ λύσ ρυθμο ωση ουωπο λ σμ μ λ ύ ρσυ ό η σάρωσηπουμπορού πράσουόμ 100MHz. Οπ οσυ ηθ σμ ο32-bit μ ρο λ πουυπάρ ουσ ο μπόρ ο ουμ σ ησυ ό η λ ουρ μ ύ 80 100 ΜHz. Τ ο όυ ό ωπο λ σμ FPGAs πο λ ού η δ ή π λ ή φρμ π ρ σ ό π ό σηόπουουψηλ συ ό η λ ουρ βσ ό ρ ήρ ο.έδ ύ ρολό οπου π λ θη FPGAs η δυ ό η που ου πράλλ ηλ η π ρσ δδομ ωσ θση μ ου μ ρο λ πουά ο οδ φ ό οπρό ρμμ λ σ ρ ά ( ολουθ ά). Η ρήση π ρ ρφ ώ λ ωσσώ πρ ρμμ σμού όπω VHDL VERILOG βοηθά πρου ή η ύθυ σηδ η δυ ό η σ δ ση πολύπλ ο ω υ λωμά ω. Τοπλ ο ημυ ό ωfpgas θ σ άμ μ ASICs μοδ ήπ λήσπ η φρμ μ ηβσ ήδ φοράό δ ύ ρδ ου ηδυ ό η πρρμμ σ ούπό ο ρήσ η. Αυ ό ωπο λ σμη μ λ ηηδημ ουρ πρω ό υπου δύσολη ρο οβόρυπόθ σησ ASICs 23

π φλ δ2 π φλ δ1 ο όπουυ ά οόσ ο σ ύ ηρήση ωfpgas. Έ ρ ολ ό οπου π λ η FPGAs σ ηπ υ ή η ά η μάθησηυ ή η ολ που π ύσσ ρ δ. Η ο ωση μ πρράμμ συ ρ μ ολ μπορ μό ομ η σόλ ησησβάθο ηφρμ ή η π υ ήμου δωσ ηδυ ό η υ ή. 1.2. Η π υ ήμο άδ ρ ηρ σ ά η Τ π υ ά πολύσυ ηθ σμ ο ρ λ ο που ρησ μοπο ά η σ δ σηψηφ ώυλ ωμά ω σωμ ωμ ωσυσ ημά ω(embedded systems). Ολ ό οπου όσοδημοφ λ ήοφ λ σ οόό FPGAs πρσ υά ο σπολ ύπλο συσ υσ η σ υή υπωμ ου υλ ώμ ο ρ δυσολ. Χρ ηρ σ όπράδ μ ό ηπλ οψηφ ω σ υώμfpgas π υπωμ υλ ώμ μπά ωπό2 σ ρώμ (layers), πρά μπουυ ά ο όσ ο σ υήπρω ό υπου. Ε όυ ού λ σ ούμ ηπ θ ό η λάθουσ η σ δ ση ό υ ά ο ρ σ ο που π ρ ο σ δ σ ήμ πο λ σμ θυσ ρ η όληδ δ σ. Αυ ά προβλήμ ρ ο λύψου π υ ά οπο προσφ ρουμ ο μηπλ φόρμπάωσ ηοπο μπορ ο σ δ σ ή π ρμ σ δο μάσ η ορθό η η λ ουρ ό η ουυλ ώμ οπουσ δ σ ύ ολ ρή ορ. Έ σ ουδ η δυ ό η σ ησυ προ ωρήσσ ημ ήπρ ωή η φρμ ή ουωρ ο δυ ο η πο υ. Το όσ ο ω π υ ώ σ ά μ ρό π ρ λ μβά ουσυ ήθω FPGA πλ ήθοπρ φρ ώπουδ υ ολύου η άπ υ ηπολύπλο ω φρμ ώ ωρ η ρήσηπρόσθ ω υλ ωμά ω. Πρόλ υ ά ουσυ ά όδουώσ μπορ π σημσ ό ο ηπροσρμή σ ά ου ρήσ η.υπάρ ουόμ π υ άπουσ ο ύουσσυ ρ μ φρμ άλμυ θορ ο π ρ φρ άπουπρ λμβά ου. Τοπ υ όπουθ ρησ μοπο ηθσ ηπ υ ή οspartan-3e Starter Kit η Digilent, ή ρήση υ όσ η ό 11. Όπω φ ρό πό ο ό ομ ου, η ρδ ά ου συσ ήμ ο FPGA ησ ράspartan-3e. Συ ρ μ οxc3s500-3e σμ συσ υσ 320-pin FBGA προσφρ 232 Ι /Ο pins λ ύθ ρη ρήση10476 logic cells άπ υ ηλ ώ υ λωμά ω. 24

π φλ δ2 π φλ δ1 Μ άλο πλ ο ημ ου συ ρ μ ου π υ ού ό πληθώρ πό μ ήμ. Αυ ο ή : Platform FLASH 4Mbit Ημήμηυ ή ηxilinx ρησ μοπο υρ ω οππρ ρμμ σμό ου FPGA. Τ FPGA συσ υ που δ συ ρ ού οπρό ρμμ ουμ ά ηφ ρση η ροφοδοσ ου υ ό ολόομ μη-π η ή μ ήμη μ ο πρόρμμ ποθη υμ ο πρ η η. Η δ δ σ υ ή ου ππρρμμ σμού ο ομά configuration process θπ ρ ρφ σ ησυ. DDR SDRAM 64MByte H μ ήμη υ ή ρησ μοπο ηπροσωρ ή ποθή υση μ άλου ό ου δδομ ω οπο μ βάλλ ο συ. Μ άλ οπλ ο ημυ ή ημ ήμη οπολύμ ρο ρό ο ρφή ά ησηδδομ ωθώλ ουρ σπολύυψηλ συ ό η. NOR FLASH 16MByte Η μ ήμη υ ή ρησ μοπο ο π πρρμμ σμό ουfpga. SPI Serial FLASH 2MByte Η Μήμηυ ή ρησ μοπο υρ ω ο π πρρμμ σμό ουfpga όπω ηποθή υσηδδομ ω ά η λ ση ουπρράμμ ο. Μ άλ οπλ ο ημυ ή ημ ήμη ό ρησ μοπο σπρω ό ολ λοπ ο ω η οspi. Η πλό η υ ού ου πρω οόλ λου συ ρ ά μ άλ λ μήμ η θ σ ά μ πολύ λή ποθη υ ήλ ύση. EEPROM 1Kbit Ημ ήμηυ ή ρησ μοπο ηποθή υσηή ά ηση δδομ ω ά η λ ση όπρ ράμμ οσ οfpga. Λό ο ουμ ρού μ θου ηδ ρησ μοπο ποθή υσηπρ ράμμ ο. Α όμάλ λπρ φ ρ άόπωοθό η ρ ήρω2x16 μ ροπ A/D D/A μπορού φ ού ρ ά ρήσ μ σ πολλ φρμ π ρ λμβά ο σ ημοάδ. Ηδυ ό η π ο ω μ ω ρ ά υ λώμ δ μσπό σύολ οθυρώόπωethernet, VGA, PS/2 δυοσ ρ 25

π φλ δ2 π φλ δ1 (DTE DCE). Σ πόμ πρράφου θ π ρ ρφή ω βσ ώ μημά ω η π υ ήμο άδπουθ ρησ μοπο ηθούσ η φρμ ή. Ε ό 11 : Α π υ ήμο άδ SPARTAN-3E 1.3. Πρ ρφή ωβσ ώ μημά ω ημο άδ 1.3.1. Spartan-3E FPGA ΤοFPGA πο λ η άρδ ουσυσ ήμ ο. Χρησ μοπο οxc3s500-3e πουή σ ησ ράspartan-3ε σοδυμμ500000 πύλ. Ησυσ υσ ου ηfg320 BGA (Ball Grid Array) ηβάση ουπο λ πό320 μ λ λ άσφ ρ δ που ορ ωμ σ18 σ ρ18 σ ήλ. Από υ ά 320 σφ ρ δ 64 26

π φλ δ2 π φλ δ1 δσμ υμ η ροφοδοσ ουfpga. Π οσυ ρ μ 28 δ σμύο ωση (GND) ομο όμορφ μημ σ ο ρο ά ρ ησυσ υσ,8 ησω ρ ή ροφοδοσ (VCCΙ ΝΤ), 8 η ω ρ ή ροφοδοσ (VCCAUX) 20 δ σμύο η ροφοδοσ ωυλ ωμά ωπου θορ ου όρ σ οπο θυμ ο π π δ ω άσ ω ω σόδω όδω ουfpga (I/O pins). Η σω ρ ή ροφοδοσ (VCCINT) πρ π σ θ ροπο ημ ησ 1.2V υπ ύθυ η ηλ ουρ άόλω ωλ ώ υ λωμά ωσ ο σω ρ ό ου FPGA. Η ω ρ ή ροφοδοσ (VCCAUX) πρπ 2.5V πρ η η ηβλ σ ηλ ουρ άπο ωμο άδω ουfpga όπωυλ ώμ ηδ ρ ση ου σρ ομ ουσήμ ο ρο σμού, οπρ ρμμ σμό ουμσω JTAG ο πρρμμ σμόπό η ω ρ ήflash PROM. Ε όπό 64 υ άσφ ρ δ που δ σμυμ η ροφοδοσ, υπάρουάλ λ256 που υπηρ ούδ άφορ λ ουρ. Απόυ ά 102 σφ ρ δ ρησ μοπο ού σ σοδο οδ ή ρήση, 48 ρησ μοπο ού μό οσ σοδο, 46 μο ρά ο άπο λ ουρ μπορ ορήσ η δ ρ σ άλ μ ά ου, 20 μδ ου η δυ ό η φρμόσουμάπο άση φορά 16 δ σμύο σοδο οδοσημά ω ρο σμού. Σ υ ολ ά πρπάω ομάδθ μπορούσμ συ οψ σουμόλ μ σμ η ορ 232 σόδω όδω θώ άρ η πό ωρ σ δ ό η που άθ ομάδ, ου όλ η δυ ό η ρησ μοπο ηθού πό ο ρήσ η ο λ ο π ρ φρ ώ συσ υώ. Από υπόλ ο π24 σφ ρ δ πουπομ ου 18 σω ρ άσύ δ σ οxc3s500-3e ρησ μοπο ού σάλ λfpgas η δ σ ρά 6 ρησ μοπο ού η δ δ σ ου πρρμμ σμού μ σω JTAG ηflash PROM. Σ η ό 12 βλ πουμ η πάω όψη ηβάση ου FPGA. Όλ σφ ρ δ που φ ρμ ωρ ο άλ μ ηπρ οήπουβρ σο σ4 μ άλ ομάδπουοομά ο BANKs. Σ η ό πρά ω βλ πουμυ ομάδμδ φορ ά ρώμ. Η BANK0 μμωβ ρώμ, ηbank1 μπράσ ο, ηbank2 μ λά ο ηbank3 μρο. Τάσπρ ρ ω σφ ρ δ που σω ρ άσύ δ. Τπράσ ρά ω ώσ οοπο μο σόλ BANKs δ ηρώ μ συμμ ρ. Τό ρά ω ησω ρ ή άση(vccint) πορ ολ ρά ω η ω ρ ή (VCCAUX). Τ ρ ράω ο 27

π φλ δ2 π φλ δ1 πρρμμ σμό ουfpga δυ λά πρ η οπρ ρμμ σμό ησυσ υήπό ω ρ ήμήμη. Τ20 μωβ ράωπου μο σομρώ σ 4 BANKs η ροφοδοσ πουθορ όρ πουθ υμ ο π π δ άση ω σόδω όδω ουfpga ωρ ο σvcco_0, VCCO_1, VCC0_2 VCCO_3 άλμ ηθ ση ου. ΚάθBANK ηδυ ό η ροφοδο ηθ μ δ φορ ή άσηπό άλ λbanks άλ μ ά ου ρήσ η ούρο ω μώπουμπορ πάρ πό1.2 ω3.3v. Ε ό 12 : Πάωόψη ηβ άση ουxc3s500-3e Μ ρ ώρ μ πρ ρφή ησυσ υσ ουfpga. Εδώ θπρ ρφού άπο ρ ηρ σ ά πό η σω ρ ή δομή η σ ράspartan-3e που θ ρησ μοπο ηθούσ ηφρμ ή ηπ υ ή. ΤFPGAs πο λού σω ρ άπό 28

π φλ δ2 π φλ δ1 πρρμμ όμ λ μο άδοοπο οομά ο configurable logic blocks (CLBs). Αυ συδ ο όλμ ύ ου οσ δ σ ήμπορ ρησ μοπο ήσ υλ οπο ήσ συ ρ ήσ συδυσ ήλ ήόπω σύ ρο ψηφ ά υ λώμ. Συ πώηλ ουρ ωfpgas βσ σ λ άυλ ώμ υ ά (CLBs) που πο λού ο μ σο σύ θση ου Hardware ου ρήσ η. Πρόλ υ ά υπάρ ου σω ρ ά άπο ο μμοάδ Hardware που π λούσυ ρ μ λ ουρ οοπο ουωσ ό ο δ υολ ύ ου π ύ ου η δ δ σ ησ δ ση. Δυο πόυ μο άδ η Δ ρ σηωρολ ου (Digital Clock Manager) ησω ρ ήμ ήμη(block RAM). 1.3.1.1. Digital Clock Manager Τ DCMs λ ά υλ ώμ που π λού λ ουρ δ ρ ση ω σρ όμ ωσημά ω ρο σμούσφρμ πουρησ μοπο ού FPGA η σ ράspartan-3e. Ορ θμόυ ώ ω υ λωμά ωμπορ δ φρ σ FPGA η σ ρά άλ μ ομ θο ου. Σ υ ρ μ οxc3s500-3e π ρ 4 DCMs. Τ βσ άπλ ο ήμ οδυ ό η ωdcms οπρ ά ω: Frequency Synthesis (Σ ύ θ σησυ ό η ): Τ DCMs ου ηδυ ό η δημ ουρ ήσου μ άλ ο ύρο συ ο ή ω πό η π ρ σ ό σρ όμ ου σήμ ο ρο σμού. Μ πολλ πλ σ σμό δ ρ ση ου σρ όμ ου σήμ ομδ άφορουσυ λ σ ουμωπο λ σμ η σύ θ ση ό ούρ ουσήμ ο ρο σμούσυ ρ μ ησυ ό η. Υπάρ όμ ηδυ ό η δημ ουρ πρπά ωπόμ συ ό η οοπο μπορού ρησ μοπο ηθού σω ρ ά σ ο FPGA ή ροφοδο ήσου ω ρ άυ λώμ. Phase Shifting (Μ βολήφάση ): ΤDCMs μπορού μ βάλ ου ηφάση όλ ω ω πρόμ ω σημά ω. Αυ ό π υ ά θυσ ρώ ά συ ρ μ η ρο ήπρ οδο ο σ ρ όμ οσήμ ρο σμού. Clock conditioning: Ε ηδ δ σ ά ηοπο σήμ ρο σμούμ οπο οδήπο duty cycle μ ρ π σσήμμduty cycle 50%. 29

π φλ δ2 π φλ δ1 Clock Skew Elimination (Ε άλ ψη ου φ όμ ου ηπρμόρφωση ω σημά ωρο σμού): Έπό μ λ ύ ρπροβλήμ που μ ωπ ου σύ ρο υ λώμ πουλ ουρ ούσυψηλ συ ό η πό50mhz πά ω ηπρμόρφωση ωσημά ω ρο σμού. Ηπρμόρφωσηυ ή ωσ ήσclock skew οφ λ σ ο ο όό σήμ ρο σμού φ ά ουσδ φορ ού ρόουσδ φορ άσημ μπο λ σμ δημ ουρ μ δ φοράφάσηπουδ π θυμη ή. Τοπρόβλ ημυ ό μ ωπ μ η ρήσηdcms θώμ άλ ληλ λ φο υ ο θυσ ρήσ ωσημά ω ρο σμού. Σ η ό 13 βλ πουμ ο block δ άρμμ όdcm. Θ π ρ ρφούσ η συ ολ ουρ άθμ πό σόδου όδου ουπρ ά ω δ ράμμ οδ ο υρ ω μφση σ πουθ ρησ μοπο ηθούσ η π υ ή. Ε ό 13 : Μπλο δ άρ μμdcm Η σοδοclkin πο λ οσημ ο σόδου ουσήμ ορο σμού. Σ υ ήθωη σοδο ουσήμ σ πό 16 άλ ληλσφ ρ δ πουόπω φ ρμ σ 30

π φλ δ2 π φλ δ1 προη ούμ ηπρά ρφο δ σμυμ σοδο οδοσημά ω ρο σμού. Η ρήση η σόδουclkin πρ η η άρ η μ ολόοπουθ ρησ μοπο ηθ οdcm η σρ όμ ησυ ό η ρο σμούπρπ βρ σ σ όρ πουορ ο σ υσ ή. Γ π ρ σσό ρ φρμ η λά σ η μή η 5MHz η μ σ η90mhz ώμο ό ηπρ π ωσηόπου ουμσύ θ σησυ ό η μπορ π σ μ ρ 200KHz ημ σ η μήπουμπορ πάρ 333MHz. Κ ά η δ δ σ η σύ θ ση συ ό η, σ όδου CLKFX CLKFX180 μφ η πρόμ η συ ό η. Το duty cycle ου πρόμ ου σήμ ο ρο σμού 50% ησυ ό η ουδ πό ησ ση: = ΤCLKFX_MULTIPLY CLKFX_DIVIDE άπο οσυ λ σ που θορ ο πό ο ρήσ η ουδ ου ηδυ ό η θορ σ ηπρ όμ ησυ ό η ηοπο όπωφ πό ηπρπά ωσ σηθ πολλ πλάσ οήυποπολλ πλ άσ ο η συ ό η σόδου. Ο μ ησυ ό η ουσήμ ο όδουμπορού υμθού μ ύ5mhz 307MHz. Η δ φορά η όδουclkfx180 μ ηclkfx ό η πρώ η σ ρμμ ησσ σημ ηδ ύ ρηθώ σφάση180 μο ρώ. Ο πρπά ω οδοδ ρ ά ο μ άλλ ησύ δση πρ θ συ ό η ώ θ σ όδουclk0, CLK2X, CLK2X180 CLKDV πρ θού σήμ ρο σμού ρ ά μ μορφή άδρσηηοπο φρμό σ η σοδοclkfb. Σ ηclkfb συδ πό σήμ CLK0 CLK2X. Π ο λυ ά η CLK0 ρησ μοπο π ρ π ώσ όπου ο η ούμ ο ηποφυ ή ηπρμόρφωση ωσημά ω ρο σμού ώδ λ λά θόλου ησυ ό η ού οduty cycle σ σ σημ οσήμ σόδου θ μ ηclk2x πουησυ ό η όδου δ πλάσ υ ή η σόδου οduty cycle σ θ ρά50%. ΤοCLK2X180 σδ φορά φάση180 μο ρώμ οclk2x ώ ά άλλ δδ φρου. ΤοCLKDV δ ρ η σρ όμ ησυ ό η ά συ λ σ ή ησυ ό η όδουδ πό η σ ση: 31

π φλ δ2 π φλ δ1 = _ Οσυ λ σ ή οclkdv_divide ο μ πουμπορ πάρ : 1.5, 2, 2.5, 3, 3.5, 4, 4.5, 5, 5.5, 6, 6.5, 7, 7.5, 8, 9, 10, 11, 12, 13, 14, 15, 16. Η οδοlocked πολ ύσημ ή θ σλ ό μοόό οσήμ ρο σμούσ η οδοσ θ ροπο ηθ. Έ φ όμ οπουπρ ηρ σ ψηφ ά υ λώμ δημ ουρ προβλ ήμ υρ ωσ φρμ πουλ ουρούσ υψηλ συ ό η ά μ ο ρόο που θ λ ο σήμ ρο σμού σ θροπο ηθσ οπ θυμη όπλ ά ο ου. Τοπρόβλ ημυ ό μ ωπ μ η ρήσηdcm υ ό η οδοlocked πρμ σλ όμηδόσο οσήμ ρο σμούδ σ ηπ θυμη ή άσ ση.συ πώό οlocked σλ ό μηδ θπρ π ορήσ ημ άλ ληλο ύλ ωμ ά reset οdcm μ σω η σόδουrst. ΤοDCM θπρππρμ σ οreset μ ρ οπ σό σ θροπο ηθ οσήμ ρο σμούθση οlocked σλ ό. Τό ο ω ρ ό ύ λωμθβ άλ οdcm πό η άσ σηreset o οπο ομ ησ ρά ου θ ροφοδο ήσ λ ά υ λώμ. Πρ σσό ρπλ ηροφορ σ οομμά υ όθ φρθούσ ηπρά ρφοόπουθπρ ρφ η ρήση ουdcm σ ηπ υ ή. 1.3.1.2. Block RAM Η π υ ήμο άδόπω φ ρμπρ λμβά μ πλ ηθώρπόμήμ όπουη άθμ πόυ δ ά ηπλ ο ήμ. Μρ άπόυ ά ησυ ό η λ ουρ, οπρω όολλ οδ σύ δ ση, ομ θο ησmbit ο π η ή η μη-π η ή άλ μ ηφρμ ή. Ε όόμω ω ω ρ ώμ ημώπου πρ ο σ ηπ υ ήμοάδ, ησ ράspartan-3e προσφρ ηδυ ό η δημ ουρ μ ήμηram σ οσω ρ ό ουfpga. Ηδημ ουρ υ ή ημήμηδ μ η ρήσηclbs λλ άμ η ρήσηλ ώμο άδωπου δ σμυμ υ ό οσ οπό.τομ θο η μ ρό,μόλ 368640 bits σ οxc3s5003e, λλ ά ο μ άλ ο πλ ο ημ ό ύ η. Χρησ μοπο υρ ωσ φρμ προσωρ ήποθή υσηδ δομ ω ρή ορηπ ά ηση ου. 32

π φλ δ2 π φλ δ1 1.3.2. Χρο σμό Η μοάδ δ θ ρ ρόπου προ ή σήμ ορο σμού σ ψηφ ά υλ ώμ ουfpga. O πρώ ο ρόπο μ η ρήση ό ρυσ λ λ ού λ ω ή 50MHz που συ δ σ η σοδοgclk10 ηbank0. Πρά ρ ω όπλ μό σ θ ρήσυ ό η, πλά ου3.3v μduty cycle πουυμ μ ύ40% 60% π λ θη ρησ μοπο ηθσ η φρμ ή η π υ ή( ό 14, IC17). Ο δ ύ ρο ρόπο π σημ η ρήσηρυσ λλ ού λ ω ή, μ ηδ φοράό πρ μ βάσηdip8 σ ο π υ όώσ μπορ ο ρήσ η π λ ο λ ω ήμ ηπ θυμη ήσυ ό η ( ό 14, IC16). Σ η οράυπάρ μ άλη πο λ ρυσ λ λ ώ λ ω ώπου λύπ ου ύροσυ ο ή ωπό20khz ω 125MHz. Η π λ ή ουσωσ ούρυσ λλ ού λ ω ή πολύσημ ή μπορ σημ π π ώσ σ ο μ θο ου πρ όμ ου ψηφ ού υλ ώμ οσ ο FPGA. Σ η φρμ ή ηπ υ ήπρά ω θ δούμ ό σ π ρ π ωση όπου ρ όμσ δ φορ ήσυ ό η πόυ ή ου ρυσ λ λ ού λ ω ήμπορούμμ ηρήση δ ώμο άδωπουο ομά ο Digital Clock Managers (DCM) ηυποβ βάσουμή ηυ ήσουμ. Ε ό 14 : Πη ρο σμού η π υ ή μο άδ 1.3.3. Platform Flash Prom ΤFPGA συσ υπου ου η δ ό η μ ά ηφ ρση η ροφοδοσ μησυ ρ ού η φρμήμ ηοπο πρρμμ σ η. Αυ όοφ λ σ ο ο όό δ ουάπο μη-π η ήμ ήμηπου ποθη ύ οπρό ρμμσ 33

π φλ δ2 π φλ δ1 μορφήbits. Λύσησ οπρόβλημυ όρ δώσ μ ω ρ ήflash PROM ηοπο πρρμμ μ οπ θυμη όπρό ρμμμ η ρήσηυπολ σ ήμσωjtag. Έ σ μ η φρμ ή η ροφοδοσ μ η ρήση άπο ου μη σμού που θ π ρ ρφ πρά ωηprom πρ ρμμ οfpga. Ηδ δ σ υ ή ωσ ή μ οόροconfiguration πρ η ησ FPGA σώσ ρησ μοπο ηθούσ υ ό ομ φρμ μη ρ ά ο η ύπρ η υπολ σ ή ο ππρρμμ σμό ου. Σ ηδ ά η η ό 15 φ ο ρόποσύδση η PROM σώσ μ ά η ροφοδοσ πρ ρμμ οfpga. Ησυδ σμολ Slave Master. Ημ ήμησυμπ ρ φρ σslave ώ οfpga ωmaster. Αυ όπρ ά σημ ό οfpga πρ σήμ ρο σμούσ ημήμηημ φορά ωδ δομ ω πά σύμφωμυ όόπωφ σ η ό15 θώ οcclk ου FPGA συ δ μ οclk ηprom. 1.3.3.1. Πρω ό ολλ οjtag ΤοJTAG (Join Test Action Group) σ ρ όπρω όολλ οπου ρησ μοπο ηθ ρ ά ο λ ο η σωσ ή λ ουρ ψηφ ώ υλ ωμά ω ώ ρησ μοπο υρύ οπρ ρμμ σμό ου. ΤTCK, TDO, TMS TDI σήμ που ρησ μοπο οσ οπόυ ό.σ η ό15 βλ πουμμ PROM FPGA συ δδμ σμ λ υσ δ σώσ μπορού πρ ρμμ σ ού μ σω JTAG. Τ TMS TCK συ δο σόλ συσ υ ηλ υσ δ ο λ ουρ πουπ λ ού ημ φορά ολ ώ οσυ ρο σμό ουμ ο όσήμ ρο σμού σ ο. ΤοTDI, πουμ φρ δδομ σ συσ υ, συ δ μό οσ ηπρώ ησυσ υή ηλ υσ δ. Σ ησυ οtdo ηπρώ η συσ υήσυδ σ η σοδο TDI ηδύ ρη. Η οδοtdo η λ υ συσ υήσυδ π υθ σ οconnector JTAG όπω οσ ήμ16. Ηδυ ό η η ύπρ ηπρπά ω ωμ συσ υώσ ηλυσ δπ ρπ ηδημ ουρ φρμ ώ μπρπά ωπό FPGA μήμ, όπουυ ό πρ η ο, ο λ ο πρρμμ σμό ου ωρ σ ά. Κάθμ συσ υήσ ηλυσ δ μο δ ό ρ θμό(id) σώσ ουπολ σ ήπουθπρ ρμμ σ μπορ ωρ σ η ύπρ η η. Συ ρ μ σ η π υ ή μο άδ που θ ρησ μοπο ηθ ωρ ο ρ συσ υσ η δ λυσ δ. Αυ ηflash PROM (XCF04S), ο 34

π φλ δ2 π φλ δ1 FPGA (XC3S500-3E) CPLD (XC2C64A). Από η σ μή πουθ ωρ σ η λυσ δ, ηπ λ ήπό ο ρήσ ηπ συσ υήθπρ ρμμ σ. Ε ό ω σημά ωπου οπρρμμ σμό μ σω JTAG μ η ρήση υπολ σ ή υπάρου άπο άλλ σήμ που πρ η οπρρμμ σμό ου FPGA πό ηprom. To D0 ηflash συδ σ οdin ουfpga ορόλ ο ου η μ φορά ωπρ ράμμ οσbits (bit stream). ΤοPROG_B ό θσλ ό«0» ό οfpga μ φρ σ άσ σημηδ σμού(reset). Σ ηπρ μ ό η ο μηδ σμό ουfpga π άπο οπολύμ ρόρό οοοπο οδολολ ηρωθ δ μπορ ρ ση δ δ σ ου πρ ρμμ σμού πό η PROM. Σ υ ό συμβάλ η ρήση ουσήμ οinit_b πουό θ σλ ό«1» σημ ό λ ωσ η δ δ σ ου μηδ σμού μπορ ρ σ η δ δ σ ου πρρμμ σμού. Τ λο οσήμdone δηλώ ό δ δ σ ουπρρμμ σμού λ ωσ π υ ώό ο οδο ουfpga πύου ρ. Ε ό 15 : Δ ά ηπρο ρ μμ σμούμ σω ηprom 35

π φλ δ2 π φλ δ1 Σ η π υ ήμοάδspartan-3e KIT ρησ μοπο ημ ήμηflash XCF04S η XILINX 4Mbit. Ο ρόποσύ δση η π ομο ό υπομυ ό η ό 15 όπόάπο μ ρδ φορ. Σ οσήμprog_b όπό ησύδσημ pull-up σ σηυπάρ push-button οοπο οδ ηδυ ό η σ ο ρήσ η ά reset οπο δήπο σ μήθλ πρρμμ σ οfpga πό ημ ήμη. Α θ σ ο ύ λωμ ουπρπά ωσ ήμ οά ο οθσυ β μόο ά η φρμ ή η ροφοδοσ. ΤοFPGA ρ όμσήμ οπο ο ομά ο mode pins σ οπόυ ώ θορ σου ο ρόπομ οοπο οθπρρμμ σ οfpga. Γ ολ ό ου όημοάδδ θ 3 ύ η δωπό οπο μπορο ρήσ ηπ λ ο ρόποπουπ θυμ. Τρ πό ουπο οσημ ού ο πρ ά ω: JTAG: Ό o βρυ υ λω ήρ σ ημσ θ ση ο FPGA μπορ πρ ρμμ σ μόο μ σω JTAG πό υπολ σ ή. Σ η π ρ π ωση υ ή δ μπορ ά configuration πόμήμη οπά ημ ουprog_b ω πο λ σμμό ο ομηδ σμό ουfpga. Master Serial: Ό όλ ο ο βρ υυλ ω ήρ συδ δ μ ο ό μ ο πά ημ ουbutton PROG_B ο FPGA θά configuration πό ηflash PROM ηxilinx. Τδδομ μ φρο σ ρ ά. SPI: Ό ουμ ου βρ υ υλ ω ήρm1 M2 συδ δ μ ουόπω οσ ήμ ό μ ο πά ημ ου button PROG_B οfpga ά configuration πόμ Flash ρησ μοπο ώ όμωω ρόποπ ο ω μ ύ ου οπρω όολ λοspi. Τλ οόπω φρμ οσήμdone δηλώ ό ηδ δ σ ουπρ ρμμ σμού λ ώσ π υ ώ.σ η π υ ήμο άδσυ δ σ LED σώσ μφ σ ο ρήσ η ο λο ηδ δ σ ουπρ ρμμ σμού. 36

π φλ δ2 π φλ δ1 1.3.4. ΘύρVGA Ηπ υ ήμο άδδ θ μ θύρvga που π ρ π η π ο ω ουfpga μμ CRT ήtft οθό η. Μ ύ ω όδω ουfpga ηθύρπρ μβάλ λο 5 σ άσ. Ο ρ πόυ ρ σήμ ρώμ ο ό ο, πράσ ο μπλ ώοάλ λ δύο σήμ άθ ου ορ ό ουσυ ρο σμού.η άση σ σήμ ρώμ ο ηοθόη θορ σ υμ πό0 ω0.7v όπου 0.7V μ σ ηφω ό η. Ο οδο ουfpga λ μβά ου μ 0 3.3V. Συ πώο μ ω σ άσ ω(r) θπρπ ο ώσ,σσυδυσμόμ ησω ρ ή σ ση ηοθόησ άθ πό σήμ ρώμ ο, η άση υμ σ π θυμη άπ πδ. Ε ό 16 : Πρ οσρμ ήμ ύfgpa οθό η Ησυδσμολ θμπορούσπρσ θ μ δ ρ η άσηόπουηπη ή η άση όδου ουfpga ημ σ η μή η 3.3V, η ω ρ ή σ σηr, η σω ρ ή σ ση ηοθόηπουη μή η 75Ohm η άσησ ά ρ η θ πρ π υμ μ ύ0 0.7V. Γ ο υπολ σμό η R θ ρησ μοπο ήσουμ ησ ση: = 75 ( 1) Μπρά βρ σ ουμό R = 246.4Ohm ηπ ο ο ή μή ησ ο μπόρ ο η 270Ohm. Α άλ μ ηλ ή άσ ση άθ όδου, σήμ ου ρώμ ο ου ηδυ ό η πάρουδύο μ. Αυ η μή0v που πο λ σμ η πουσ φω ό η ου σ ο ου ρώμ ο η μή0.7v που πλ ήρη 37

π φλ δ2 π φλ δ1 φω ό η. Μ ηθύρ η π υ ήμο άδυπάρ ηδυ ό η π ό ση μόο8 ρωμά ωπου πο λ σμσυ δυσμώ ω ρ ώβσ ώ. Σ οπ 3 φ ο ρ βσ ά ρώμ θώ πο λ σμ ω συδυσμώ ου. Το οό ό ρησ μοπο ού μό ο ρ οδο ου FPGA π ρ ορ πολύ δυ ό η ησυ ρ μ ηθύρ ωπο λ σμ η δημ ουρ πολ ύπ ρ ορ σμ ουρ θμού ρωμά ω. Μ ήσ σηπουδ ο ρ θμό ω ρωμ ώσυδυσμώσσ σημ όδου ουfpga η ή : όπουn ορ θμό ω όδω ουfpga πουφρου η ρωμ ήπληροφορ. Π 3 : Οπ θ ο ρωμ ο συ δυσμο Μ ρσ μή δμό ο άσ πουμπορού πάρου ρ σήμ πουφ ρου η ρωμ ή πλ ηροφορ δυο. Αυ ό όμω σύμό ο σ η συ ρ μ η π υ ή μοάδ. Ε άλλ ου όπω φ ρθη σ προη ούμ η πρά ρφο η π ο ω μ σω VGA λ ήπράμπουσημ ό η άσ δ π ρ ου μόοδ ρ μ. Α θ μπορού πάρουοπο δήπο μήμ ύ ουορ ου0 0.7V δημ ουρώ πολ λάπ πδφω ό η σ άθ ρώμ δ ο η δυ ό η δημ ουρ πολλ ώ ρωμ ώσυδυσμώ. Αυ ό π υ θ π ού πρπάω οδοπό οfpga άλλ ηλ ούλ ωμπροσρμήμ ύ FPGA οθόη. Σ π ρ σσό ρ οθό σήμ ρ ρησ μοπο ρωμ ή πλ ηροφορ 24-bit που πο λ σμ η δημ ουρ 16777216 ρωμ ώ 38

π φλ δ2 π φλ δ1 συδυσμώ. Α η ύρ φρμ ή η π υ ή π 3-bit ρωμ ή πλ ηροφορ θ μ προυσ ση24-bit όμ η ρήση δ φορ ού υλ ώμ οπουσυδ σ ημο άδμ σω ωθυρώ π ση. Αυ ό ούλ ωμθ π ρ ρφ σ πόμ πρ ράφου. 1.3.5. Θύρ π ση Ημο άδ ρ θύρ π σηπου ηδ ου ηδυ ό η συ δθμ ω ρ άυλ ώμ μπο λ σμ υ ά ούρο ω φρμ ώ η προσρμό σ ά ου ρήσ η. Μ πόυ θύρπουθ ρησ μοπο ηθ ηhirose 100-pin FX2. Αυ ή δ σ ο ρήσ η ηδυ ό η δ θ σ μ43 Ι /Ο pins ωοπο ω 5 μπορού ρησ μοπο ηθούμόοσ σοδο 3 δ σμύο υρ ω σοδο οδοσημά ω ρο σμού. Ε ό 17 : Επ σηvga 39

π φλ δ2 π φλ δ1 Πρ ο όμδύοπ λ σ η ροφοδοσ, μ ο ρήσ η σ ηδ άθ ση ου μ πη ή άση5v μ 3.3V. Όλ I/Os συδδ μ σ ηbank0. Α άλμ π ρ φρ ά ά ου ρήσ ηυπάρ ηδυ ό η π λ ή ωορ ω σ οπο θ υμ η άση ωi/os ηβανκ0 ηπ λήυ ήθορ πό ηθση ουβρ υ υλ ω ήρσ ηj9. Τόρ πουμπορούμ π λ ουμ 2.5V 3.3V. 1.3.6. Επ σηvga Γ ά ηπ υ ήσ δ άσ η σ υάσ η ύ λωμ οοπο οθ συ δ μ σω ηθύρhirose FX2 σ η π υ ήμο άδ. Σ οπό ου π ρπσ ο ρήσ η π ο σ σ μ οθό η ό 24-bit ρωμ ή πλ ηροφορ μσο ηλ ήθύρvga. Αυ όπ ηδημ ουρ ω ρ ού υ λώμ θπρπ 24 οψηφ ο οδο ουfpga πουφρου η ρωμ ήπλ ηροφορ δυ ό η πουδ ηδ ηυπάρ ουσθύρvga σ ημο άδ. Σ η ό 17 φ ο ύ λωμπου σ υάσ η. Μπορ ωρ σ σ ρ βσ ά μήμ. Αυ ά ηθύρfx2 σ ρ σ ρά, ο υρ ω ύ λωμπουβσ σ D/A μ ροπσ ο ροηθύρvga σ δ ά. 1.3.6.1. D/A Μ ροπ Ο24 ψηφ ο οδο ουfpga πουφ ρου η ρωμ ήπληροφορ θπρπ μ άπο ο ρόπο μ ρπούσ λ όσήμ σώσ μσω ηθύρvga μ φ ρθ σ η οθό η. Έ ρόπο π υ θυ ό μ η ρήση σ άσ ωδ φορ ή μήπου ο ά ρο ουσυδ σ όδου ουfpga οάλ λοσ ηθύρvga σ ο σ ο ο ρώμ. Σ η ό18 φ ηπρπάω συ δ σμολ. Σ άθρώμθμπορούσμ πούμό σ ο ού4 δ ρ άσηπου σ ημ ου D/A μ ροπ πά λ μβάο υπόψη η σω ρ ή σ ση ηοθό ηπου 75ohm άθρώμ. Α άλ μ ο συ δυσμό ηψηφ ή σόδουδημ ουρού ο σ ο λ άσ ρ ρώμ. Η λύση υ ή η π ο πλ ή η π ο ο ο ομ ή. Σ η πρ μ ό η όμωό υλ οπο ηθ μ ροπή24-bit πλ ηροφορ ό υ ή ηλύσηδ όπ σ η. Ολ ό ο ό ο σ άσ πρ π δ 40

π φλ δ2 π φλ δ1 ρ ρώμ άθπόλ σησ η μήμ σ σημπορ προ λ σ δ φοροπο ησησ ηφω ό η συμμ ρ σ η ση ωρωμά ω. Γ η μ ώπ ση υ ώ ω προβλημά ω υπάρου σ η ορά δ ά ολ ο λ ηρωμ πουλμβάου ημ ροπή ουψηφ ούσήμ οσ λ ό ο ομά ο D/A μ ροπ. Σ ηφρμήπ λ θη ρησ μοπο ηθ ο ADV7125 ηanalog DEVICES. Πρ λμβά σω ρ ά ρ D/A μ ροπ άθ ρώμ ωρ σ ά ο άθ πόυ ού 8-bit. Λό ο η σ υή ου πά ω σ ο δ οσ ρώμπυρ ου, οd/a μ ροπ όμο ομ ύ ου σ λ φ οπρόβλ ημ ηδ φοράφω ό η που μσ ο προηούμ ο ύλ ωμλ ό ω ω ο ώ ω σ άσ ω. Ε ό 18 : D/A Μ ρ οπή12-bit Οσυ ρ μ ομ ροπ σ δ σμ φρμ ό θώ η δυ ό η λ ουρ συψηλ ύ η πουφ ά ου 330MHz. Σ η ό 19 φ ομπλ οδ άρμμ ουμ ροπθώ ο σοδο οδο ουο οπο θπ ρ ρφούλ υ άπρ ά ω. 41

π φλ δ2 π φλ δ1 Τροφοδοσ (VAA) : Ησωσ ή ροφοδοσ πολύσημ ήό μό η λ ουρ ου ολολ ηρωμ ου λλ ά η β λ σ η πόδοση ου. Το ADV7125 μπορλ ουρ ήσμ3.3v ή5v, άσ που οδύοπρ ο πό ηθύρfx2. Αποφσ σ η λ ά λ ουρήσμ3.3v, άσημ η οπο ροφοδο ηbank0 σ ηοπο ή ουο οδο ουfpga που μ φ ρου η ρωμ ή πληροφορ. Α όμ Θ πρπο θόρυβοσ ου ω ού η ροφοδοσ υμ σόσο οδυ ό μηλ ό ρ π π δ. Γ π υ θυ όθπρπ ρησ μοπο ηθού ρμ οπυ ω πό η ροφοδοσ σ η ωση. Οπρο όμ μ 0.1μf 10nF. Η ρήση ου όμπ οπο λ σμ ήθπρπ οποθ ηθούσάθ πό ου ωού ροφοδοσ όσοπ ο ο άσ οολολ ηρωμ ο. Έ άλλ ο ρόπ ημ ωση ουθορύβουμπορ π υ θμ ο άλ ληλο ρόποορ ά ωση ω ωώσ ο υπωμ ο ύ λωμπό ουοπο ουθ ροφοδο οadv7125. Σ ύμφω μ ο ρ δ ο ρήση ουολο ληρωμ ου θπρ π υπάρ ουδυοδ φορ άplanes ροφοδοσ. Τοπρώ ο η άση ροφοδοσ 3.3V ηοπο σ«λ ήσυ» μ η ροφοδοσ ου FPGA. Ε ό 19 : Block δ άρ μμ ουadv7125 42

π φλ δ2 π φλ δ1 Θμπορούσ ο ομσ ψηφ ή ροφοδοσ (Digital Plane). Tοδύ ροplane συδ μ οπρώ ομ σω όφ ρ η συ όσυ δ ο όλ pin ροφοδοσ ουadv7125. Αυ όθμπορούσο ομσ λ ή ροφοδοσ.οφ ρ η η δ ό η φή π ράσησυ ή άσηdc μπλ ο άρμφ δρομ η π θύμη συ ό η πουπ άθο πά ωσυ ή. Γ ωση(gnd) : ΤοADV7125 σ δ σμ οώσ πορρ π ο ω ρ ό θόρυβοπουπρορ πό οπ ρ βάλ λολ λάηδυ ό η ουυ ήδ δ όλ ο οφάσμσυ ο ή ωθορύβου. Όσομ λ ύ ρη ησυ ό η ου θορύβου όσο π ο δύσολη η πόρρ ψη η πηρ ά ο λ όσήμ ό.γ ολ όου ό πολύσημ ό σ δ σ ο υπωμ ούλ ωμόσο οδυ όλ υ ρ ηρηθού άπο βσ ρ ά η σ δ ση. Αυ ο ή : Θ πρ πόπω η ροφοδοσ σ δώ η ωσηυπάρ ουδυοplanes. Έ η λ ή ωση ηψηφ ή. Ηψηφ ήσυ δ μ η ωση ουπ υ ού ώη λ ήσυδ μ σω όφρ ημ ηψηφ ή. Ε ό 20 : Επ δρση ο υφ ρ ησ ημ ωση ο υθορύβου Σ η ό 20 φ ο άθρ πο λ σμ πλ ο ήμ που προυσ ά υ ήη ήδ ωρ σμού η ωση. Μπορ ολ ρώμ η 43

π φλ δ2 π φλ δ1 ψηφ ή ωσημπλη λ ή. Πρ ηρούμό οθόρυβοπουδημ ουρ σ ηλ ή ωσηδμ φρ σ ηψηφ ή. Ηπουσ ουφ ρ ηθ ω πο λ σμ π ράσ όλ ου όοθόρυβοσ ηψηφ ή ωση λ λο ω η άσ ση ουλ ού«0». Η ψηφ ή ωσηθπρ π π ρ λ ψηφ ά σήμ σόδουώσ μη π άθ συ άθόρυβο. Ψηφ σοδο(24-bit Χρωμ ήπληροφορ ) Η ρωμ ήπληροφορ μ φ ρ πό 24 όδου ουfpga σ 24 σόδου ου ADV7125. Απόυ ο8 ο ό ο,8 οπράσ ο 8 ομπλ σ η ό 19 φ ο σσήμ R7-R0, G7-G0 B7-B0. Λό ο ωυψηλώσυ ο ή ω, μήη ω ρμμώυ ώπάωσ ο υπωμ ο ύ λωμπρ π δ ηρηθούόσο π ο ο ά πρ βάλλ ο πό ηψηφ ή ωσηώσ μηπο ά θόρυβο. Α λ οδο ΤοADV7125 ρ λ όδου άθμ πόυ σ ο σ πό ρ βσ ά ρώμ. Ο οδου οπο λ ού ο λ υ οσ άδ οπρ ηοθόη μ φ ρου η λ ή ρωμ ή πληροφορ μσω ό λ ωδ ου συ ρ μ ωπροδ ρφώ. Ο οδου πη ρ ύμ ουψηλή σ ση όδου. Α ολουθού ηρ ήλ ουρ ωπομπώρ ύμ ημ φρόμ η πλ ηροφορ υπόμορφήρ ύμ ο πηρά πολύπ οδύσ ολπό οθόρυβο.γ μ λ ηθ ούλ ωμμ φορά ηλ ήπληροφορ πρ π πρώ δούμ πο π πδ ω άσω σόπω ου ορ σθ η σ ο η συ δ σμολ. Μ υπ ήυμ ομορφή ρώμ ο όπωφ σ η ό 21. Δ ρ ουμ4 βσ ά π πδ άσ ω. Σ η πρμ ό η π ο δό μο ο όρο π π δ ρυμά ωλλ άθφρόμσ σ άσ υ πουμ δ φ ρου πά ωσ σήμ ηοθό η. Αυ ά ή : Τοπ π δοblank level οοπο ο ό ηοθόη όλ ουρ. Σ ο π π δο υ όο άσ ωρωμά ω μηδ. Το 44

π φλ δ2 π φλ δ1 πόμ οπ πδο οblack level ά οοπο οο άσ ω ρωμά ω λ ο πά ω πό ομηδ ώ οψηφ σοδο μηδ. Τ ο π π δοwhite level ό ηλ ή άση ω ρωμά ω ημ σ η μή η υ ήσυ ήθω 0.714V όλοψηφ ο σοδο σ λ ό «1». Το π π δο sync δθ ρησ μοπο ηθ σ η φρμ ή ηπ υ ήπλάφρ ό πολ λ φορ η μ φορά η ρωμ ήπλ ηροφορ δ πρ η 2 σήμ συ ρο σμού (HSYNC,VSYNC). Υπάρ ηδυ ό η ηπληροφορ οσυ ρο σμό η ό σωμ ωθ σ οπράσ ο. Σ ηπ ρ π ωσηυ ήλ μό ουμsync-on-green. Σ η ρ σ ρήπλ υρά η ό 21 βλ πουμ οόροire. To IRE μοάδμ ρηση σύθ ωσημά ω ό ρ άπρο ρο πό οinstitute of Radio Engineers. Μ μήόπω100 IRE ορ ούροπό οblack level μ ρ οwhite level που ο σημ ομ σ ηφω ό η. Αυ όφ σ η ό21. Ε ό 21 : Μ υμ ομορφή ρώμ ο Υπάρ ου4 βσ άvideo Formats πουπροσδ ορ ου ρ βο π π δ άσω, συδ σμολ ρ ύμ. Αυ άπρουσ ά ο σ οπρ ά ωπ. ΤοNTSC ρησ μοπο σ ηαμ ρ ήσ θσημ οpal οsecam που ρησ μοπο ού υρ ωσ ηε υρώπη.γ ό ρόμω π οδ δ δομ RS-343A RS-170. Η π υ ήησ δ ση η π σηvga βσ σ η σ οrs-343a. Όπωφ σ ο π οrs-343a ημ σ ηφω ό η σοδυ μ μ άση0.714v ώ οblack 45

π φλ δ2 π φλ δ1 level μ54mv. Σ λ υ δυοσ ήλ φ ο ο σ ο ω άσ ωσρύμ άλμ ησυ δ σμολ που ρησ μοπο.γ μ σ ηφω ό η ορ ύμ όδου άθ ρώμ ο πρπ 19.04mA η συ δσμολ που θ ρησ μοπο ηθ υ ή η ό22. Το λ ώδ οπουμ φρ η λ ή ρωμ ήπλ ηροφορ σύθ η σ ση75ohm θωρ σμ η προσ σ ουσήμ οπό οθόρυβο. Η σ σηz L η σω ρ ή σ ση η οθόη υπάρ σάθ πό ρ ρώμ. Π 4 : Video formats Η μή η 75Ohm η άσηvl σ ά ρ ηπρ π βρ σ σ όρ που ορ οπρπά ω π. Η σ σηzs ρμ ή η π λή η μή η υ ήπουθορ οvideo Format πουθ ρησ μοπο ηθ συ π όρ ω μώ ουiout. Σ υμφώ μ πρπάωη άσηvl δ πό ηπρ ά ωσ ση 46

Error! Use the Home t ab to apply Επ φλ δ2 π φλ δ1 Ε ό 22 : Σ υδ σμο λ Doubly terminated line Συ ρο σμό ουσήμ ολ ο ΤοADV7125 μ σοδοclock ηοπο υ μ ησυ ό η σάρωσηρμμή ηοθό η(pixel CLOCK). Η ρήση η οσυ ρο σμόόλω ω σόδω ω όδω ησυσ υήμ ο θ ό μ ωποάθπλμούρο σμού. Λό ο ω υψηλ ώ μώ που π ρ συ σ ά πό η σ υάσ ρ ρ ρησ μοπο buffer μ ύfpga ουadv7125. 1.3.6.2. Π ρ ρφήσ ημ ού Σ οσ ημ ό ηπρά ω ό βλ πουμ οηλ ρο όσ δ ο ου υλ ώμ ο πουσ δ άσ η ηπ ση η π υ ήμο άδο ηπ ό ση24bit ρωμ ήπληροφορ. Βσ ό ομμά ουυλ ώμ ο οconnector FX2 που πο λ οδ υλοπ ο ω μ ύ η σ υή ημο άδ. Οπρώ δύο δ ουconnector η ροφοδοσ ω3.3v. Σ υ δ ο συ ή2 πυ ω μ μ 100 10 nf ημ ωση ουθορύβου ηύπρ ημ π οθρή συ ή άση ροφοδοσ.σ δ 14 ω21, 22 ω29 31 ω38 συδο ο σοδο ουd/a μ ροπ ο ό ο οπράσ ο ομπλ σ ο. Σ δ 44 47 σήμ άθ ου ορ ό ουσυ ρο σμούσυδο μ σω σ άσω 82.5Ohm σ ηθύρvga. Η δ39 ροφοδο μσήμ ρο σμού buffer υ ό μ ησ ρά ου η σοδο CLOCK ου μ ροπ. Η ρήση ουbuffer πολύ σημ ή θώη συ ό η ω σημά ω ρο σμού η ά ωάπο ω δ άδω μ άφορά ο άδωmhz. Ηπουσ ουbuffer μπορπρο λ σ λλ ο ωση ουσήμ ορο σμού άσυ π όσυ ρο σμό ω σόδω ω όδω ουμ ροπ. Αυ ό π ο σθη όόσομ λ ύ ρη ηπόσ ση ουfx2 πό ομ ροπ. Τ ρ ηρ σ ά ουbuffer πρ π ο που 47

π φλ δ2 π φλ δ1 ου π ρ που λ ουρ συψηλ συ ό η υ ό ολόο π λ η ο 74AHC1G126DBV. Σ ηάλλη πλ υρά βλ πουμ όδου ου μ ροπ ρμ σ άσ R3, R4 R5 οοπο 75Ohm. Ο οδου ου συμπληρωμ οοπο ώο. Οφρ L1 L2 οδ ωρ σμό ω δύοplanes όπω φρθσπροη ούμ η πρά ρφο. Η μ πλ υρά ου συδ σ ηψηφ ή ροφοδοσ ωση ηάλλ ησ η λ ή. Α όμ βλ πουμσ οσημ ό ρ ύ ηπυ ω ώμ μ 100 10 nf οπο συ δο 48

π φλ δ2 π φλ δ1 σ η λ ή ροφοδοσ μ ώ ου π π δθορύβου. Ομ ροπ άλλ σόδουόπω ηvref ηcomp. ΗVREF μ σω ρ ήπη ή άση σ οπό η θορ οπλά ο ουρ ύμ οσ ρ λ όδου ου μ ροπ σώσ μπορ π υ θ ο άλλ ηλ οvideοformat σ ημ φορά η ρωμ ήπληροφορ. Γ η δυ ό η υ ή θ πρ π συδθ μ σ σηπό η σοδου ήσ η ωση. Η μή η σ σηυπολ πό η σ ση: = 7989.6, ( ) (1) όπουior, IOB ρύμ ω ρωμά ω ουό ου ουμπλ RSET η μή η σ σηπουθσυδ θ. Σ πρ π ωσηόπουη σοδοsync σλ ό «1» ηπλ ηροφορ συ ρο σμού σωμ ώ σ οπράσ ο ό ορ ύμμό οπράσ οδ πό ησ ση: ( )= 11444.8 (2) Λόο ουό δ θρησ μοπο ηθ οσήμ ου πράσ ου μ φορά σημά ω ρο σμού συδ θ οsync σμ pull down σ ση.σ ηπ ρ π ωσηυ ήόλ ρύμ ω ρωμά ωδ ο πό ησ ση(1). 49

π φλ δ2 π φλ δ1 2. Ε φρ μο ή- Ε λ ήvga Σ η πρά ρφο υ ή θ φρμοσ ού σ η πρά η όλ όσ φρθη σ προη ούμ πρ ράφου ου ρόπουλ ου μ οθό ημ σο VGA. Θ σ δ σ ύ λωμ οοπο οθπρά σήμ συ ρο σμούπουπ ού ησωσ ήλ ουρ ηοθόηθμπορ λμβά ηρωμ ήπληροφορ πουθπ ο σ πόμ ω ρ ήπη ή. Ησυ ρ μ η φρμ ήσ δ άσ ημ ηπ ρ ρφ ήλ ώσσπρ ρμμ σμούvhdl ηοπο μ λ ώσσπουδ η δυ ό η σ οσ δ σ ήποφύ ησ δ σημ η ρήσησ ημ ού δ υ ολύ ηδ δ σ σύθσηπολύπλο ωσυδυσ ώ υ λωμά ω. Η VHDL δ φρ σ ηλ ή ηπόάλ λ λ ώσσ πρρμμ σμού. Ηβσ ό ρηδ φορά ό μ ηvhdl ουμ ηδυ ό η δημ ουρ ούμ υ λώμ (Hardware) δ ωρ ουμ σ βσ μο άδ(blocks). Αυ ομο άδ μπορού λ ουρούμ ύ ου υ ό ρο ά ωπό ο δ οσήμ ρο σμού ώσω ρ ά λούολουθ άδ άφορλ ουρ ηάθμ. Αυ ό ωπο λ σμ η ύ η σ η λ ση η φρμ ή. Αυ ήηλ ή πολ ύδ φορ ήπόυ ή ωμ ρολ ώόπου οπρόρμμ λ μό οολουθ ά. Γ ολό ου ό ηπρουσ ση ηφρμ ήθ μμπλοδ ράμμ όπω η ό23 όπουβλ πουμ ολ ήvga όλ μοάδ πό οπο πο λ. 2.1. Γ ήπ ρ ρφή Σ ομπλ οδ ά ρμμ η ό 23 βλ πουμ βσ μο άδ(blocks) πό οπο πο λ ολ ήvga (VGA Controller). Δ ρ ουμ ρ σόδουο οπο ο ή : Reset : H σοδοreset πο λ οσήμμηδ σμού ου υ λώμ ο άθ φόρπουλ μβά η μή ουλ ού«1» ο ύ λωμμ φ ρ σμ ρ ή άσ ση. Σ υ δ πυθ σ πό ου δ όπ η π υ ήμοάδ σώσ μπορο ρήσ ηθσοπο δήπο σ μή όλ ουρ ηοθόη. 50

π φλ δ2 π φλ δ1 51

π φλ δ2 π φλ δ1 Ε ό 23 : Μπλ οδ ά ρμμ η φρ μ ή Χρωμ ήπληροφορ : Η σοδο η ρωμ ήπλ ηροφορ ύρου 24-bit (8-bit πλ ηροφορ άθ ρώμ) μ σο υ ή η σόδου μ φ ρ η πλ ηροφορ η όπου θ π ο σουμσ ηοθόη. Συήθωσ ο φρμ η σοδου ήσυδ σμ μ ήμηπό η οπο λμβά ηπληροφορ η ό άpixel. Π οσυ ρ μ σ η δύ ρη φρμ ή υ ή ηπ υ ή που θ προυσ σ σ πόμ η πρά ρφοθδημ ουρηθμ ROM σ οfpga σ ηοπο θποθη υ μ ό δ σ άσω320x320 pixel θσ δ σ ο σ ο ο ύ λωμπουθ π ρπ ολ ήvga δ βά η ό. Σ η φρμ ήυ ήπλ άθ μ π δ η ησωσ ήλ ουρ ουvga controller ωδυ ο ή ω η π ση VGA π ο σ 24-bit πληροφορ. Αυ ό θ π υ θ συ δ ο ρ μ ρη (0-255) άθρώμσ η σοδο ρωμ ή πλ ηροφορ. Ε σοδοσήμ ο ρο σμού(50mhz) : Η π υ ή μο άδ δ θ ρυσ λλ ό λ ω ή50μhz οοπο οπρ μσήμρο σμού ο ύ λωμ. Σ ομπλ οδ ά ρμμ η ό23 βλ πουμό υπάρ ου οδο. Αυ : Σήμ συ ρο σμού: Τσήμ Vsync Hsync σήμ συ ρο σμού υπύθυ ησωσ ήλ ουρ ηοθό η. Συδο πυθ σ ηθύρvga πουβρ σ σ η σ υήπουσ δ άσ η η π ση ημο άδ. Τδυοσήμ υ ά ύρου1-bit. Σήμ ρώμ ο : Τ σήμ υ ά μ φρου η ψηφ ή ρωμ ή πλ ηροφορ ηοπο 8-bit άθ ρώμ. Αυ όσημ ό άθ ρώμ ηδυ ό η πάρ256 σ άσ φω ό η σ ηοθό η. Ο οδο υ συδ ο μσο ηθύρfx2 σ σόδου ουd/a μ ροπ. 52

π φλ δ2 π φλ δ1 D/A Clock: Η οδου ή δ μ ησυ ό η ορ ό σάρωση πρ η η ώσ ροφοδο ήσμσήμ ρο σμού ο μ ροπ D/A. Συδ μ σο όbuffer σ η σοδοclock ουadv7125. 2.2. Digital Clock Manager Η άλυσησ ηοπο θδουλ ψουμ η640x480 μρυθμό ωση 60Hz. Όπω ουμδ μ ο άλ υσηησυ ό η σάρωσηθ πρπ 25.175MHz. Θ πρπλ ο πόμ άπο ο ρόπουποβ βάσουμ η συ ό η ου ρυσ λλ ού λ ω ήώσ ροφοδο ήσουμ ού λωμμ ησωσ ήσυ ό η. Γ ο σ οπό υ ό όπω ουμ δη φρ υπάρ ου δ ά υ λώμ σ ο σω ρ ό ωfpgas που υπ ύθυ ηδ ρ ση ου σ ρ όμ ουσήμ ο ρολ ούο ομά ο DCMs. ΤDCMs π ρ που ηλ ουρ ησύθσημ συ ό η πόμ άλ ληυ ήηλ ουρ πουθ ρησ μοπο ηθ σ φρμ ηπ υ ή. ΤDCMs ο μμο άδhardware οπο λ σμ ηλ ουρ ου ρ ά πολ σ ά πό ο ρόπο σύ δ ση ω σόδω ω όδωπου δ θ ου. Τοπ οσ δ ση ηxilinx ISE 10.1 πολ ύύ ρησ ρφ ό π ρ βάλ λοπου π ρ π σ ο ρήσ ημ άπο π λ μπορ μ βάλ ο ρόποσύδσηυ ώ ω σόδω όδωσύμφω μ ά ηφρμή. Μ ά ο λ ο ω π λ ώπό ρφ όπρ βάλλ οπράο δύορ μ ώδ VHDL. Το ρ οπ ρ ο ώδ μόλ συ δ σ π λ που ά μ ο DCM. Αυ ό ο ρ ο ο ομά HDL source ουμ η δυ ό η ο ροποπο ήσουμ π ρ ρω θ λουμ μ η ρήση VHDL. Ο πρ ά ω ώδ πό οπρόμ ορ οhdl source η φρμ ήμ. Σ ηentity δ ρ ουμ η σοδοclkin_in ουσήμ ο ρο σμούπό ορυσ λλ ό λ ω ή. Η οδοclkfx _OUT ηπρ όμ η π θυμη ήσυ ό η ω25mhz η οπο θ ροφοδο ήσ όλ υπόλ ο πμ ρη ου υ λώμ οόπωφ σ η ό 23. Πολ ύσημ ομ βλ η CLKFX_MULTIPLY CLKFX_DIVIDE. Η σρ όμ ησυ ό η ω50μηz πολλ πλ σ ά μ η μή2 δ ρ μ η μή4. Ι σ ύ δηλδήησ ση: 53

π φλ δ2 π φλ δ1 = ----------------------------------HDL SOURCE-------------------------------------- entity clk_m is port ( CLKIN_IN : in CLKFX_OUT : out CLKIN_IBUFG_OUT : out end clk_m; std_logic; std_logic; std_logic); architecture BEHAVIORAL of clk_m is signal CLKFX_BUF : std_logic; signal CLKIN_IBUFG : std_logic; signal GND_BIT : std_logic; begin GND_BIT <= '0'; CLKIN_IBUFG_OUT <= CLKIN_IBUFG; CLKFX_BUFG_INST : BUFG port map (I=>CLKFX_BUF, O=>CLKFX_OUT); CLKIN_IBUFG_INST : IBUFG port map (I=>CLKIN_IN, O=>CLKIN_IBUFG); DCM_SP_INST : DCM_SP generic map( CLK_FEEDBACK => "NONE", CLKDV_DIVIDE => 2.0, CLKFX_DIVIDE => 4, CLKFX_MULTIPLY => 2, CLKIN_DIVIDE_BY_2 => FALSE, CLKIN_PERIOD => 20.000, CLKOUT_PHASE_SHIFT => "NONE", DESKEW_ADJUST => "SYSTEM_SYNCHRONOUS", DFS_FREQUENCY_MODE => "LOW", DLL_FREQUENCY_MODE => "LOW", DUTY_CYCLE_CORRECTION => TRUE, FACTORY_JF => x"c080", PHASE_SHIFT => 0, STARTUP_WAIT => FALSE) port map (CLKFB=>GND_BIT, CLKIN=>CLKIN_IBUFG, DSSEN=>GND_BIT, PSCLK=>GND_BIT, PSEN=>GND_BIT, PSINCDEC=>GND_BIT, RST=>GND_BIT, CLKDV=>open, CLKFX=>CLKFX_BUF, CLKFX180=>open, CLK0=>open, CLK2X=>open, CLK2X180=>open, CLK90=>open, CLK180=>open, 54

π φλ δ2 π φλ δ1 CLK270=>open, LOCKED=>open, PSDONE=>open, STATUS=>open); end BEHAVIORAL; ----------------------------------HDL SOURCE-------------------------------------- Η λλ ή ω μώ υ ώ ωμ βλ η ώμπορ δημ ουρήσ οπο δήπο συ ό η ηοπο βρ σ μσ σ όρ πουορ ο σ υσ ή. Τ ο σήμ CLK_FEEDBACK π ρ η μήnone όπω φρθ ηδ δ σ η σύ θ σησυ ό η δ ρ ά μ μορφή άδρση. Υπάρ ου άπο σήμ όμπουδ ρησ μοπο ού πρ π μ ουσύδ δηλώ ο ωopen ώ άπο άλλ πρπ ωθού δηλώ ο ωgnd_bit. Τλ ο ο σήμ CLKIN_PERIOD ηπρ οδο ου σ ρ όμ ουσήμ οσpico seconds η μή20000. Τοδύ ρορ οπουπρά π ρ προσθή πουπρ π ά ουμσ ο υρ ω ώδ ηφρμήμοομά HDL Instantiation template. Δηλώ ουμ σ ηarchitecture ωcomponent σόδου όδου ουdcm μ ο ρόποπου φ πρ ά ω. COMPONENT clk_m PORT( CLKIN_IN : IN std_logic; CLKFX_OUT : OUT std_logic; CLKIN_IBUFG_OUT : OUT std_logic ); END COMPONENT; Σ ησυ συδ ουμ πρ ά ωσήμ μυ άπουθ λουμσ ο υρ ω ώδ ηφρμή. Inst_clk_m: clk_m PORT MAP( CLKIN_IN =>, CLKFX_OUT =>, CLKIN_IBUFG_OUT => ); 2.3. Μ ρη ήpixel 55

π φλ δ2 π φλ δ1 Ησυ ό η ω25mhz πουπρά πό οdcm ρησ μοπο ο ρο σμό όλ ω ωμοάδω(blocks) ουυλ ώμ ο. Μ πόυ ομ ρη ήpixel. Μ ά η φρμ ή η ροφοδοσ μ ηάφ η ουθ ούμ ώπου ουπλμού η βσ ή προϋπόθ σηό ο reset σ άσ σηλ ού«0» ρ λ ουρ ομ ρη ή μ ράμ ρ η μή799 (0-799). Ολό ο ό ησάρωσημ πλ ήρηρμμή ηοθό ηπ ρό οπου σοδυμμ η σάρωση 800 pixel. Η μή ου μ ρη ή μ σο ου σήμ ο hcount σ λ σ οπο δήπο άλ λημο άδ πρ η οη μή η πολύσημ ή δ άθσ μή οσημ οόπουβρ σ ηορ ό σάρωση. process(clk_25) begin if (clk_25'event and clk_25 = '1') then if reset = '1' then hcount <= 0; elsif (hcount = whole_line) then hcount <= 0; else hcount <= hcount + 1; end if; end if; end process; 2.4. Μ ρη ή ρμμώ Ομ ρη ήρμμώ, όπω φ ρό πό οό ομ ου,μ ρά ρμμ η οθόη η μή ημ ρησηδ οσημ οόπουβρ σ άθσ μήη άθ η σάρωση. Υπάρ μ ουσ σ ήδ φοράυ ού ουμ ρη ήπό ομ ρη ήpixel. Ο μ ρη ήυ ό υ ηθ δ ρ μό οσ οθ όμ ωπο ου σ ρόμ ου σήμ ο ρο σμούλλ άθπρπ υπάρ υπ ρ λ ση ουμ ρη ήpixel. Αυ ό πρ άσημ ό ομ ρη ήδμ ρά ά ηδ άρ ηορ ό σάρωσή λλ άμό οό λ ώσησάρωσημ ορ ό ρμμή. process(clk_25) begin if (clk_25'event and clk_25 = '1') then if reset = '1' then vcount <= 0; elsif (hcount = whole_line) then if (vcount = whole_frame) then vcount <= 0; else vcount <= vcount + 1; 56

π φλ δ2 π φλ δ1 end if; end if; end if; end process; Θ πρπλο πόμ σο ουσήμ οhcount ο μ ρη ή ρμμώ ημ ρώ συ ώ η άσ σησ ηοπο βρ σ ηορ ό σάρωσησύμφωμ υ ήλ ουρ. Σ οδ άρμμ η ό 23 βλ πουμπωσυ δο υ οο δυομ ρη οσήμhcount που ουσυ δ μ ύ ου. Ο μ ρη ήυ ό μ ρά μ ρ η μή 523 (0-523) θώ ουμ ηπλήρησάρωσημ ό (full frame) π ρόο σομ ησάρωση524 ρμμώ. Οπ σ η σ λ δ18 πρ ου ρό ουορ ό άθ ησάρωση. 2.5. Γ ή ρ συ ρο σ ώπλ μώ Ομ ρη πουφρμπο λούπολ ύσημ όομμά ου λ ήvga λ ουρούω φορά όλ ο ουπόλο πού λωμ. Ο μ ωσημά ωhcount vcount προσδ ορ ου άθσ μή η άσ ση ηορ ό άθ ησάρωση. process(clk_25) begin if (clk_25'event and clk_25 = '1') then if (hcount = H_sync_pulse) then hsync <= '1'; end if; if (hcount = whole_line) then hsync <= '0'; end if; end if; end process; process(clk_25) begin if (clk_25'event and clk_25 = '1') then if (vcount = V_sync_pulse) then vsync <= '1'; end if; if (vcount = whole_frame) then vsync <= '0'; end if; end if; end process; 57