HY225 Οργάνωςη Υπολογιςτών

Μέγεθος: px
Εμφάνιση ξεκινά από τη σελίδα:

Download "HY225 Οργάνωςη Υπολογιςτών"

Transcript

1 HY225 Οργάνωςη Υπολογιςτών Διδάςκοντεσ: Δ. Νικολόπουλοσ, Χ. Σωτηρίου. 1 Περιεχόμενα Pipelining Παξάιιειε εθηέιεζε εληνιώλ ζεεπηκέξνπο βήκαηα 2 επηκέξνπο βήκαηα εληνιήο απόδνζε ηνπ pipeline Δνκή datapath κε ζηάδηα pipeline θαηαρωξεηέο pipeline Παξάδεηγκα Εθηέιεζεο εληνιώλ lw, sw ζην pipeline ηνπ MIPS Δηάγξακκα εθηέιεζεο πνιιαπιώλ θύθιωλ Υινπνίεζε ειέγρνπ ζε pipelined datapath Κίλδπλνη (Hazards) Δνκηθνί, δεδνκέλωλ, ειέγρνπ Πξνώζεζε απνηειεζκάηωλ (Forwarding) Κίλδπλνη lw απαξαίηεηε αλακνλή Πξνώζεζε γηα εληνιέο R πλζήθεο Πξνώζεζεο Datapath κε πξνώζεζε Λνγηθή Καζπζηέξεζεο γηα lw Κίλδπλνη Ειέγρνπ θαζπζηέξεζε επόκελεο εληνιήο κείωζε θαζπζηέξεζεο Υινπνίεζε Εμαηξέζεωλ 1

2 Περιεχόμενα Pipelining Παξάιιειε εθηέιεζε εληνιώλ ζεεπηκέξνπο βήκαηα 3 επηκέξνπο βήκαηα εληνιήο απόδνζε ηνπ pipeline Δνκή datapath κε ζηάδηα pipeline θαηαρωξεηέο pipeline Παξάδεηγκα Εθηέιεζεο εληνιώλ lw, sw ζην pipeline ηνπ MIPS Δηάγξακκα εθηέιεζεο πνιιαπιώλ θύθιωλ Υινπνίεζε ειέγρνπ ζε pipelined datapath Κίλδπλνη (Hazards) Δνκηθνί, δεδνκέλωλ, ειέγρνπ Πξνώζεζε απνηειεζκάηωλ (Forwarding) Κίλδπλνη lw απαξαίηεηε αλακνλή Πξνώζεζε γηα εληνιέο R πλζήθεο Πξνώζεζεο Datapath κε πξνώζεζε Λνγηθή Καζπζηέξεζεο γηα lw Κίλδπλνη Ειέγρνπ θαζπζηέξεζε επόκελεο εληνιήο κείωζε θαζπζηέξεζεο Υινπνίεζε Εμαηξέζεωλ Pipelining Παράλληλη Επιμέρους Εκτέλεση Διαδικασίας Pipelining πνιιαπιά αλεμάξηεηα κέξε, βήκαηα ηεο εθηέιεζεο κηαο δηαδηθαζίαο επηηεινύληαη παξάιιεια ε ζπλνιηθή εθηέιεζε ζπληειείηαη κεηά ηελ νινθιήξωζε όιωλ ηωλ βεκάηωλ παξαδείγκαηα: εξγνζηαζηαθέο γξακκή ζπλαξκνιόγεζεο, ι.ρ. απηνθηλήηωλ, πιαθεηώλ αιπζίδα ππξνζβεζηώλ-θνπβάδωλ Βιμα 1 ο Βιμα 3 ο Βιμα 5 ο Βιμα 2 ο Βιμα 4 ο Καζπζηέξεζε (Latency) : 15 = 5 Κύθινο Ρνή (Throughput) : 1 βήκα αλά κνλάδα ρξόλνπ 4 2

3 Αρχιτεκτονική MIPS Pipelining Ππωσ είδαμε νωρίτερα, θ εκτζλεςθ των εντολών ςυντελείται ςε ςτάδια: Λειτουργία Σταδίου Φόρτωςθ Εντολισ Instruction Fetch Αποκωδικοποίθςθ Εντολισ, Ανάγνωςθ Καταχωρθτών Instruction Decode, Register Fetch Εκτζλεςθ ALU ι Υπολογιςμό Διεφκυνςθσ ALU Execute or Calculate Address Ανάγνωςθ/Εγγραφι ςτθν Μνιμθ Memory Read/Write Εγγραφι Αποτελζςματοσ ςε Καταχωρθτι - Result Writeback Ονομαςία IF ID EX MEM WB Το ςφνολο εντολών του MIPS είναι επιτθδευμζνα ςχεδιαςμζνο για Pipelining (RISC) 5 Απόδοςη Pipeline Ζςτω: Τφποσ Εντολήσ Δμνιμθσ = 10ns, ΔALU/Adder = 10ns, ΔRF = 5ns Φόρτωςη Εντολήσ IM Άρα Τclk = 40ns Ανάγνωςη Καταχωρητή Λειτουργία ALU Πρόςβαςη μνήμησ DM Εγγραφή Καταχωρητή Ρώσ κα ςυγκρίνουμε τθν απόδοςθ του επεξεργαςτι που εκτελεί 1 εντολι ανά κφκλο (40ns) με ενόσ pipelined επεξεργαςτι; Σφνολο R ns lw ns sw ns beq,bne ns j 10 10ns 6 3

4 Απόδοςη Pipeline Εκτζλεςθ 1 εντολισ ανά κφκλο: 0ns 40ns Χξόλνο, t 80ns IF ID ALU MEM WB εηξά Εληνιώλ 40ns IF ID ALU MEM WB 40ns IF ID Με pipelining: 0ns 10ns 20ns 30ns 40ns 50ns 60ns 70ns Χξόλνο, t IF ID ALU MEM WB 10ns εηξά 10ns Εληνιώλ IF ID ALU MEM WB IF ID ALU MEM WB 10ns 7 Αύξηςη Απόδοςησ με Pipeline Στθν ιδανικι περίπτωςθ, όπου όλα τα ςτάδια εξιςορροπθμζνα ωσ προσ τθν κακυςτζρθςθ: t ή pipelined όπου Β ο αρικμόσ των ςταδίων του pipeline Αν δεν είναι εξιςορροπθμζνα τα ςτάδια χάνουμε απόδοςθ από τθν ςτρογγυλοποίθςθ του κφκλου ςτο χειρότερο! Απόδοςθ αυξάνει λόγο τθσ πολλαπλάςιασ ροήσ ο χρόνοσ εκτζλεςθσ τθσ κάκε εντολισ δεν αλλάηει t ή pipelined 8 4

5 Περιεχόμενα Pipelining Παξάιιειε εθηέιεζε εληνιώλ ζεεπηκέξνπο βήκαηα 9 επηκέξνπο βήκαηα εληνιήο απόδνζε ηνπ pipeline Δνκή datapath κε ζηάδηα pipeline θαηαρωξεηέο pipeline Παξάδεηγκα Εθηέιεζεο εληνιώλ lw, sw ζην pipeline ηνπ MIPS Δηάγξακκα εθηέιεζεο πνιιαπιώλ θύθιωλ Υινπνίεζε ειέγρνπ ζε pipelined datapath Κίλδπλνη (Hazards) Δνκηθνί, δεδνκέλωλ, ειέγρνπ Πξνώζεζε απνηειεζκάηωλ (Forwarding) Κίλδπλνη lw απαξαίηεηε αλακνλή Πξνώζεζε γηα εληνιέο R πλζήθεο Πξνώζεζεο Datapath κε πξνώζεζε Λνγηθή Καζπζηέξεζεο γηα lw Κίλδπλνη Ειέγρνπ θαζπζηέξεζε επόκελεο εληνιήο κείωζε θαζπζηέξεζεο Υινπνίεζε Εμαηξέζεωλ Δομή Datapath MIPS με Στάδια Pipeline Από MEM ΔεμηάΑξηζηεξή ξνή εγθπκνλεί θηλδύλνπο (hazards) Από WB 10 5

6 Δομή Datapath με Καταχωρητέσ Pipeline Χξεηαδόκαζηε θαηαρωξεηέο αλάκεζα ζηα ζηάδηα Γηα ηελ απνζήθεπζε ηεο ηνπηθήο πιεξνθνξίαο από θύθιν ζε θύθιν από ηνλ λ ζηνλ (λ+1) 11 Περιεχόμενα Pipelining Παξάιιειε εθηέιεζε εληνιώλ ζεεπηκέξνπο βήκαηα 12 επηκέξνπο βήκαηα εληνιήο απόδνζε ηνπ pipeline Δνκή datapath κε ζηάδηα pipeline θαηαρωξεηέο pipeline Παξάδεηγκα Εθηέιεζεο εληνιώλ lw, sw ζην pipeline ηνπ MIPS Δηάγξακκα εθηέιεζεο πνιιαπιώλ θύθιωλ Υινπνίεζε ειέγρνπ ζε pipelined datapath Κίλδπλνη (Hazards) Δνκηθνί, δεδνκέλωλ, ειέγρνπ Πξνώζεζε απνηειεζκάηωλ (Forwarding) Κίλδπλνη lw απαξαίηεηε αλακνλή Πξνώζεζε γηα εληνιέο R πλζήθεο Πξνώζεζεο Datapath κε πξνώζεζε Λνγηθή Καζπζηέξεζεο γηα lw Κίλδπλνη Ειέγρνπ θαζπζηέξεζε επόκελεο εληνιήο κείωζε θαζπζηέξεζεο Υινπνίεζε Εμαηξέζεωλ 6

7 Εκτέλεςη εντολήσ lw, sw Στάδιο IF 13 Εκτέλεςη εντολήσ lw, sw Στάδιο ID 14 7

8 Εκτέλεςη εντολήσ lw, sw Στάδιο ΕΧ 15 Εκτέλεςη εντολήσ lw Στάδιο ΜΕΜ 16 8

9 Εκτέλεςη εντολήσ lw Στάδιο WB Λάζνο ηηκή Αξηζκνύ Καηαρωξεηή Απνηειέζκαηνο 17 Τροποποίηςη Datapath για εντολή lw 18 9

10 Εκτέλεςη εντολήσ sw Στάδιο ΕΧ 19 Εκτέλεςη εντολήσ sw Στάδιο MEM 20 10

11 Εκτέλεςη εντολήσ sw Στάδιο WB 21 Περιεχόμενα Pipelining Παξάιιειε εθηέιεζε εληνιώλ ζεεπηκέξνπο βήκαηα 22 επηκέξνπο βήκαηα εληνιήο απόδνζε ηνπ pipeline Δνκή datapath κε ζηάδηα pipeline θαηαρωξεηέο pipeline Παξάδεηγκα Εθηέιεζεο εληνιώλ lw, sw ζην pipeline ηνπ MIPS Δηάγξακκα εθηέιεζεο πνιιαπιώλ θύθιωλ Υινπνίεζε ειέγρνπ ζε pipelined datapath Κίλδπλνη (Hazards) Δνκηθνί, δεδνκέλωλ, ειέγρνπ Πξνώζεζε απνηειεζκάηωλ (Forwarding) Κίλδπλνη lw απαξαίηεηε αλακνλή Πξνώζεζε γηα εληνιέο R πλζήθεο Πξνώζεζεο Datapath κε πξνώζεζε Λνγηθή Καζπζηέξεζεο γηα lw Κίλδπλνη Ειέγρνπ θαζπζηέξεζε επόκελεο εληνιήο κείωζε θαζπζηέξεζεο Υινπνίεζε Εμαηξέζεωλ 11

12 Διάγραμμα Εκτέλεςησ Πολλαπλών Κύκλων Σειρά των εντολών Χρόνος σε Κύκλοσς 23 Διάγραμμα Εκτέλεςησ Πολλαπλών Κύκλων Συμβατικι, Συμβολικι Μορφι: Χρόνος σε Κύκλοσς Σειρά των εντολών 24 12

13 Διάγραμμα Εκτέλεςησ ενόσ Κύκλου Αντιςτοιχεί ςτθν κατάςταςθ του pipeline 25 Περιεχόμενα Pipelining Παξάιιειε εθηέιεζε εληνιώλ ζεεπηκέξνπο βήκαηα 26 επηκέξνπο βήκαηα εληνιήο απόδνζε ηνπ pipeline Δνκή datapath κε ζηάδηα pipeline θαηαρωξεηέο pipeline Παξάδεηγκα Εθηέιεζεο εληνιώλ lw, sw ζην pipeline ηνπ MIPS Δηάγξακκα εθηέιεζεο πνιιαπιώλ θύθιωλ Υινπνίεζε ειέγρνπ ζε pipelined datapath Κίλδπλνη (Hazards) Δνκηθνί, δεδνκέλωλ, ειέγρνπ Πξνώζεζε απνηειεζκάηωλ (Forwarding) Κίλδπλνη lw απαξαίηεηε αλακνλή Πξνώζεζε γηα εληνιέο R πλζήθεο Πξνώζεζεο Datapath κε πξνώζεζε Λνγηθή Καζπζηέξεζεο γηα lw Κίλδπλνη Ειέγρνπ θαζπζηέξεζε επόκελεο εληνιήο κείωζε θαζπζηέξεζεο Υινπνίεζε Εμαηξέζεωλ 13

14 Υλοποίηςη ελέγχου ςε Pipelined Datapath 27 Υλοποίηςη ελέγχου ςε Pipelined Datapath Σιματα ελζγχου παράγονται από τθν εντολι Υποςφνολο IR του IF/ID Ανάλογθ λειτουργία με τον επεξεργαςτι ενόσ κφκλου 28 14

15 Πλήρεσ Διάγραμμα με Έλεγχο μαζί 29 Περιεχόμενα Pipelining Παξάιιειε εθηέιεζε εληνιώλ ζεεπηκέξνπο βήκαηα 30 επηκέξνπο βήκαηα εληνιήο απόδνζε ηνπ pipeline Δνκή datapath κε ζηάδηα pipeline θαηαρωξεηέο pipeline Παξάδεηγκα Εθηέιεζεο εληνιώλ lw, sw ζην pipeline ηνπ MIPS Δηάγξακκα εθηέιεζεο πνιιαπιώλ θύθιωλ Υινπνίεζε ειέγρνπ ζε pipelined datapath Κίλδπλνη (Hazards) Δνκηθνί, δεδνκέλωλ, ειέγρνπ Πξνώζεζε απνηειεζκάηωλ (Forwarding) Κίλδπλνη lw απαξαίηεηε αλακνλή Πξνώζεζε γηα εληνιέο R πλζήθεο Πξνώζεζεο Datapath κε πξνώζεζε Λνγηθή Καζπζηέξεζεο γηα lw Κίλδπλνη Ειέγρνπ θαζπζηέξεζε επόκελεο εληνιήο κείωζε θαζπζηέξεζεο Υινπνίεζε Εμαηξέζεωλ 15

16 Κίνδυνοι (Hazards) Οι κίνδυνοι (hazards) αφοροφν περιπτώςεισ όπου εξαρτιςεισ ςτα δρώμενα των εντολών αποτρζπουν τθν εκτζλεςθ τουσ ςτον κφκλο τουσ (που προζβλεπε το pipeline) Κατθγορίεσ Δομικοί ζνασ πόροσ είναι δεςμευμζνοσ από άλλθ εντολι δεν ςυμβαίνουν ςτο MIPS pipeline αλλά ςε Supescalar Δεδομζνων απαιτείται αναμονι για να ολοκλθρώςει μια προθγοφμενθ εντολι τθν ανάγνωςθ/εγγραφι των δεδομζνων τθσ Ελζγχου Η εκτζλεςθ τθσ εντολισ εξαρτάται από προθγοφμενθ εντολι αλλαγισ ροισ (beq, bne) 31 Κίνδυνοι Δεδομένων Μια εντολι εξαρτάται από το αποτζλεςμα τθσ προθγοφμενθσ (RAW Read after Write κίνδυνοσ) add $s0, $t0, $t1 sub $t2, $s0, $t

17 Κίνδυνοι Ελέγχου Αν το αποτζλεςμα του βρόχου αποφαςίηεται ςτο MEM Αδεηάδνπκε απηέο ηηο εληνιέο (ζήκαηα ειέγρνπ ζην 0) PC 33 Περιεχόμενα Pipelining Παξάιιειε εθηέιεζε εληνιώλ ζεεπηκέξνπο βήκαηα 34 επηκέξνπο βήκαηα εληνιήο απόδνζε ηνπ pipeline Δνκή datapath κε ζηάδηα pipeline θαηαρωξεηέο pipeline Παξάδεηγκα Εθηέιεζεο εληνιώλ lw, sw ζην pipeline ηνπ MIPS Δηάγξακκα εθηέιεζεο πνιιαπιώλ θύθιωλ Υινπνίεζε ειέγρνπ ζε pipelined datapath Κίλδπλνη (Hazards) Δνκηθνί, δεδνκέλωλ, ειέγρνπ Πξνώζεζε απνηειεζκάηωλ (Forwarding) Κίλδπλνη lw απαξαίηεηε αλακνλή Πξνώζεζε γηα εληνιέο R πλζήθεο Πξνώζεζεο Datapath κε πξνώζεζε Λνγηθή Καζπζηέξεζεο γηα lw Κίλδπλνη Ειέγρνπ θαζπζηέξεζε επόκελεο εληνιήο κείωζε θαζπζηέξεζεο Υινπνίεζε Εμαηξέζεωλ 17

18 Προώθηςη (Forwarding) ςτισ περιςςότερεσ περιπτώςεισ μποροφμε να προωκιςουμε το αποτζλεςμα άμεςα από ζνα ςτάδιο ςε ζνα άλλο χωρίσ τθν μεςολάβθςθ καταχωρθτι απαιτεί νζεσ ςυνδζςεισ ςτο datapath 35 Περιεχόμενα Pipelining Παξάιιειε εθηέιεζε εληνιώλ ζεεπηκέξνπο βήκαηα 36 επηκέξνπο βήκαηα εληνιήο απόδνζε ηνπ pipeline Δνκή datapath κε ζηάδηα pipeline θαηαρωξεηέο pipeline Παξάδεηγκα Εθηέιεζεο εληνιώλ lw, sw ζην pipeline ηνπ MIPS Δηάγξακκα εθηέιεζεο πνιιαπιώλ θύθιωλ Υινπνίεζε ειέγρνπ ζε pipelined datapath Κίλδπλνη (Hazards) Δνκηθνί, δεδνκέλωλ, ειέγρνπ Πξνώζεζε απνηειεζκάηωλ (Forwarding) Κίλδπλνη lw απαξαίηεηε αλακνλή Πξνώζεζε γηα εληνιέο R πλζήθεο Πξνώζεζεο Datapath κε πξνώζεζε Λνγηθή Καζπζηέξεζεο γηα lw Κίλδπλνη Ειέγρνπ θαζπζηέξεζε επόκελεο εληνιήο κείωζε θαζπζηέξεζεο Υινπνίεζε Εμαηξέζεωλ 18

19 Κίνδυνοι lw Απαραίτητη Αναμονή Στθν περίπτωςθ τθσ lw, το δεδομζνο είναι διακζςιμο ςτο MEM αντί του EX. Ζτςι, θ χριςθ του αποτελζςματοσ ανάγνωςθσ του lw από τθν αμζςωσ επόμενθ εντολι δεν λφνεται με προώθηςη Απαιτεί υποχρεωτικά αναμονή 1 κφκλου 37 Διαμόρφωςη Κώδικα (Scheduling) για Αποφυγή Καθυςτερήςεων Μποροφμε, ςτο επίπεδο του μεταφραςτι να αλλάξουμε τθν ςειρά των εντολών Να μθν γίνεται χριςθ του αποτελζςματοσ των lw ςτθν επόμενθ εντολι, αλλά παρακάτω Υλοποίθςθ κώδικα C για: A = B + E; C = B + F; Καζπζηέξεζε (stall) Καζπζηέξεζε (stall) lw lw $t1, 0($t0) $t2, 4($t0) add $t3, $t1, $t2 sw lw $t3, 12($t0) $t4, 8($t0) add $t5, $t1, $t4 sw $t5, 16($t0) 13 θύθινη lw lw lw $t1, 0($t0) $t2, 4($t0) $t4, 8($t0) add $t3, $t1, $t2 sw $t3, 12($t0) add $t5, $t1, $t4 sw $t5, 16($t0) 11 θύθινη 38 19

20 Περιεχόμενα Pipelining Παξάιιειε εθηέιεζε εληνιώλ ζεεπηκέξνπο βήκαηα 39 επηκέξνπο βήκαηα εληνιήο απόδνζε ηνπ pipeline Δνκή datapath κε ζηάδηα pipeline θαηαρωξεηέο pipeline Παξάδεηγκα Εθηέιεζεο εληνιώλ lw, sw ζην pipeline ηνπ MIPS Δηάγξακκα εθηέιεζεο πνιιαπιώλ θύθιωλ Υινπνίεζε ειέγρνπ ζε pipelined datapath Κίλδπλνη (Hazards) Δνκηθνί, δεδνκέλωλ, ειέγρνπ Πξνώζεζε απνηειεζκάηωλ (Forwarding) Κίλδπλνη lw απαξαίηεηε αλακνλή Πξνώζεζε γηα εληνιέο R πλζήθεο Πξνώζεζεο Datapath κε πξνώζεζε Λνγηθή Καζπζηέξεζεο γηα lw Κίλδπλνη Ειέγρνπ θαζπζηέξεζε επόκελεο εληνιήο κείωζε θαζπζηέξεζεο Υινπνίεζε Εμαηξέζεωλ Απαλοιφή Κινδύνων για εντολέσ ALU Θεωροφμε τθν παρακάτω αλλθλουχία εντολών: sub $2, $1,$3 and $12,$2,$5 or $13,$6,$2 add $14,$2,$2 sw $15,100($2) Μποροφμε να αποφφγουμε τουσ κινδφνουσ μζςω προώκθςθσ δεδομζνων Αλλά πώσ αποφαςίηουμε τι και από ποφ και προσ ποφ κα προωκιςουμε; 40 20

21 Εξαρτήςεισ και Προώθηςη 41 Διάγνωςη των Εξαρτήςεων και Προώθηςη Χρθςιμοποιοφμε τουσ αρικμοφσ των καταχωρθτών που βρίςκονται ςτα ςτάδια του pipeline (και τουσ ςχετικοφσ καταχωρθτζσ του pipeline) π.χ. ID/EX.RegisterRs = Rs ςτον καταχωρθτι ID/EX Το ςτάδιο EX χρθςιμοποιεί τουσ Rs, Rt Εξαρτιςεισ/Ρροώκθςθ όταν: Πξνώζεζε από ηνλ EX/MEM 1a.ID/EX.RegisterRs = EX/MEM.Register.Rd 1b.ID/EX.RegisterRt = EX/MEM.Register.Rd Πξνώζεζε από ηνλ MEM/WB 2a.ID/EX.RegisterRs = MEM/WB. Register.Rd 2b.ID/EX.RegisterRt = MEM/WB. Register.Rd 42 21

22 Διάγνωςη των Εξαρτήςεων και Προώθηςη Τα παραπάνω ιςχφουν μόνο όταν θ προωκοφςα εντολι γράφει αποτζλεςμα δθλ. τα ςιματα EX/MEM.RegWrite, MEM/WB.RegWrite είναι 1. Και επιπλζον ο καταχωρθτισ που εγγράφεται δεν είναι ο $0 δθλ. EX/MEM.RegisterRd 0, MEM/WB.RegisterRd 0 43 Ενςωμάτωςη τησ Προώθηςησ ςτο datapath 44 22

23 Συνθήκεσ Προώθηςησ EX hazard if (EX/MEM.RegWrite and (EX/MEM.RegisterRd 0) and (EX/MEM.RegisterRd = ID/EX.RegisterRs)) ForwardA = 10 if (EX/MEM.RegWrite and (EX/MEM.RegisterRd 0) and (EX/MEM.RegisterRd = ID/EX.RegisterRt)) ForwardB = 10 MEM hazard if (MEM/WB.RegWrite and (MEM/WB.RegisterRd 0) and (MEM/WB.RegisterRd = ID/EX.RegisterRs)) ForwardA = 01 if (MEM/WB.RegWrite and (MEM/WB.RegisterRd 0) and (MEM/WB.RegisterRd = ID/EX.RegisterRt)) ForwardB = Αν η ςυνθήκη ιςχύει και ςτισ 2 περιπτώςεισ; Ραραδείγματοσ χάριν: add $1,$1,$2 add $1,$1,$3 add $1,$1,$4 Θζλουμε να χρθςιμοποιιςουμε το τελευταίο αποτζλεςμα Ρροωκοφμε από το MEM μόνο όταν δεν ιςχφει η ςυνθήκη για προώθηςη από το EX 46 23

24 Τροποποίηςη ςτισ Συνθήκεσ Προώθηςησ του MEM MEM hazard if (MEM/WB.RegWrite and (MEM/WB.RegisterRd 0) and not (EX/MEM.RegWrite and (EX/MEM.RegisterRd 0) and (EX/MEM.RegisterRd = ID/EX.RegisterRs)) and (MEM/WB.RegisterRd = ID/EX.RegisterRs)) ForwardA = 01 if (MEM/WB.RegWrite and (MEM/WB.RegisterRd 0) and not (EX/MEM.RegWrite and (EX/MEM.RegisterRd 0) and (EX/MEM.RegisterRd = ID/EX.RegisterRt)) and (MEM/WB.RegisterRd = ID/EX.RegisterRt)) ForwardB = Δομή Pipelined Επεξεργαςτή με Προώθηςη 48 24

25 Περιεχόμενα Pipelining Παξάιιειε εθηέιεζε εληνιώλ ζεεπηκέξνπο βήκαηα 49 επηκέξνπο βήκαηα εληνιήο απόδνζε ηνπ pipeline Δνκή datapath κε ζηάδηα pipeline θαηαρωξεηέο pipeline Παξάδεηγκα Εθηέιεζεο εληνιώλ lw, sw ζην pipeline ηνπ MIPS Δηάγξακκα εθηέιεζεο πνιιαπιώλ θύθιωλ Υινπνίεζε ειέγρνπ ζε pipelined datapath Κίλδπλνη (Hazards) Δνκηθνί, δεδνκέλωλ, ειέγρνπ Πξνώζεζε απνηειεζκάηωλ (Forwarding) Κίλδπλνη lw απαξαίηεηε αλακνλή Πξνώζεζε γηα εληνιέο R πλζήθεο Πξνώζεζεο Datapath κε πξνώζεζε Λνγηθή Καζπζηέξεζεο γηα lw Κίλδπλνη Ειέγρνπ θαζπζηέξεζε επόκελεο εληνιήο κείωζε θαζπζηέξεζεο Υινπνίεζε Εμαηξέζεωλ Καθυςτέρηςη Κίνδυνοσ lw, επόμενησ εντολήσ Καζπζηέξεζε ελόο θύθινπ 50 25

26 Συνθήκη Καθυςτέρηςησ lw Η εληνιή πνπ ρξεζηκνπνηεί ην απνηέιεζκα ηεο lw ζα είλαη ζην ζηάδην ID νη ζρεηηθνί αξηζκνί θαηαρωξεηώλ είλαη: IF/ID.RegisterRs, IF/IF.RegisterRt Η εμάξηεζε/θίλδπλνο ζπληειείηαη όηαλ: (ID/EX.MemRead == 1) και ((ID/EX.RegisterRt = IF/ID.RegisterRs) ι (ID/EX.RegisterRt = IF/ID.RegisterRt)) Αλ ε παξαπάλω ζπλζήθε ζπληειείηαη ηόηε θαζπζηεξνύκε ην pipeline γηα 1 θύθιν 51 Πωσ Καθυςτερούμε το Pipeline Θζτουμε όλα τα ςιματα ελζγχου (ι και δεδομζνων) του καταχωρθτι ID/EX ςτο μθδζν Τα EX, MEM, WB εκτελοφν εντολι «NOP» Διατθροφμε (α) PC, (β) δεδομζνα καταχωρθτι IF/ID για να ςυνεχίςει θ επόμενθ εντολι με κακυςτζρθςθ 1 κφκλου Η εντολι που κάνει χριςθ του αποτελζςματοσ του lw εκτελεί πάλι το ID Η επόμενθ εντολι ξαναφορτώνεται ςτο IF Η κακυςτζρθςθ 1 κφκλου επιτρζπει τώρα τθν προώκθςθ από το MEM ςτο EX 52 26

27 Καθυςτέρηςη 1 κύκλου λόγω lw ςτο pipeline Εηζαγωγή θαζπζηέξεζεο 1 θύθινπ 53 Καθυςτέρηςη 1 κύκλου λόγω lw ςτο pipeline Με κεγαιύηεξε αθξίβεηα 54 Chapter 4 The Processor ΗΥ Υλικό - Διάλεξθ 3θ - Σχεδίαςθ 27

28 Δομή Επεξεργαςτή με Προώθηςη και Έλεγχο Κινδύνων lw 55 Περιεχόμενα Pipelining Παξάιιειε εθηέιεζε εληνιώλ ζεεπηκέξνπο βήκαηα 56 επηκέξνπο βήκαηα εληνιήο απόδνζε ηνπ pipeline Δνκή datapath κε ζηάδηα pipeline θαηαρωξεηέο pipeline Παξάδεηγκα Εθηέιεζεο εληνιώλ lw, sw ζην pipeline ηνπ MIPS Δηάγξακκα εθηέιεζεο πνιιαπιώλ θύθιωλ Υινπνίεζε ειέγρνπ ζε pipelined datapath Κίλδπλνη (Hazards) Δνκηθνί, δεδνκέλωλ, ειέγρνπ Πξνώζεζε απνηειεζκάηωλ (Forwarding) Κίλδπλνη lw απαξαίηεηε αλακνλή Πξνώζεζε γηα εληνιέο R πλζήθεο Πξνώζεζεο Datapath κε πξνώζεζε Λνγηθή Καζπζηέξεζεο γηα lw Κίλδπλνη Ειέγρνπ θαζπζηέξεζε επόκελεο εληνιήο κείωζε θαζπζηέξεζεο Υινπνίεζε Εμαηξέζεωλ 28

29 Κίνδυνοι Ελέγχου Οι εντολζσ beq, bne προςδιορίηουν τθν ροι των εντολών Η φόρτωςθ τθσ επόμενθσ εντολισ εξαρτάται από το αποτζλεςμα του κατά-ςυνκικθ βρόχου Το pipeline δεν μπορεί να φορτώςει απευθείασ την επόμενη εντολή Η εντολι βρόχου είναι ακόμα ςτο ςτάδιο ID, άρα δεν ζχει αποφαςιςτεί το αποτζλεςμα του βρόχου Στο pipeline του MIPS Ρρζπει να ςυγκρίνουμε καταχωρθτζσ και να υπολογίςουμε τθν τελικι διεφκυνςθ νωρίσ ςτο pipeline Προςθζτουμε πόρουσ για να γίνει ςτο ςτάδιο ID 57 Κίνδυνοι Ελέγχου Αν το αποτζλεςμα του βρόχου αποφαςίηεται ςτο MEM Αδεηάδνπκε απηέο ηηο εληνιέο (ζήκαηα ειέγρνπ ζην 0) PC 58 29

30 Καθυςτέρηςη λόγω beq, bne Ρρζπει να περιμζνουμε μζχρι το αποτζλεςμα του βρόχου να προςδιοριςτεί, μζχρι να φορτώςουμε τθν επόμενθ εντολι Αν μεταφζρουμε τον υπολογιςμό διεφκυνςθσ και τθσ ςυνκικθσ του βρόχου ςτο ID: 59 Μείωςη Καθυςτέρηςησ Pipeline λόγω Βρόχων Μεταφζρουμε ςτο ςτάδιο ID Ακροιςτι υπολογιςμοφ τελικισ διεφκυνςθσ Σφγκριςθ των καταχωρθτών παράδειγμα όπου ο βρόχοσ ακολουκείται: 36: sub $10, $4, $8 40: beq $1, $3, 7 44: and $12, $2, $5 48: or $13, $2, $6 52: add $14, $4, $2 56: slt $15, $6, $ : lw $4, 50($7) 60 30

31 Παράδειγμα όπου η beq ακολουθείται 61 Παράδειγμα όπου η beq ακολουθείται 62 31

32 Καθυςτερήςεισ δεδομένων για beq, bne αλ νη θαηαρωξεηέο πξνο ζύγθξηζε πξνέξρνληαη από ηελ 2 ε ε 3 ε πξνεγνύκελε εληνιή ηύπνπ R, ι.ρ.: add $1, $2, $3 IF ID EX MEM WB add $4, $5, $6 IF ID EX MEM WB IF ID EX MEM WB beq $1, $4, target IF ID EX MEM WB Μπνξεί λα επηιπζεί κέζω πξνώζεζεο ζην ID 63 Καθυςτερήςεισ δεδομένων για beq, bne αλ νη θαηαρωξεηέο πξνο ζύγθξηζε πξνέξρνληαη από ηελ 1 ε πξoεγνύκελε ηύπνπ R, ή 2 ε πξνεγνύκελε ηύπνπ lw απαηηείηαη θαζπζηέξεζε 1 θύθινπ lw $1, addr IF ID EX MEM WB add $4, $5, $6 IF ID EX MEM WB beq stalled IF ID beq $1, $4, target ID EX MEM WB 64 32

33 Καθυςτερήςεισ δεδομένων για beq, bne αλ νη θαηαρωξεηέο πξνο ζύγθξηζε πξνέξρνληαη από ηελ 1 ε πξνεγνύκελε ηύπνπ lw απαηηείηαη θαζπζηέξεζε 2 θύθιωλ lw $1, addr IF ID EX MEM WB beq stalled IF ID beq stalled ID beq $1, $0, target ID EX MEM WB 65 Περιεχόμενα Pipelining Παξάιιειε εθηέιεζε εληνιώλ ζεεπηκέξνπο βήκαηα 66 επηκέξνπο βήκαηα εληνιήο απόδνζε ηνπ pipeline Δνκή datapath κε ζηάδηα pipeline θαηαρωξεηέο pipeline Παξάδεηγκα Εθηέιεζεο εληνιώλ lw, sw ζην pipeline ηνπ MIPS Δηάγξακκα εθηέιεζεο πνιιαπιώλ θύθιωλ Υινπνίεζε ειέγρνπ ζε pipelined datapath Κίλδπλνη (Hazards) Δνκηθνί, δεδνκέλωλ, ειέγρνπ Πξνώζεζε απνηειεζκάηωλ (Forwarding) Κίλδπλνη lw απαξαίηεηε αλακνλή Πξνώζεζε γηα εληνιέο R πλζήθεο Πξνώζεζεο Datapath κε πξνώζεζε Λνγηθή Καζπζηέξεζεο γηα lw Κίλδπλνη Ειέγρνπ θαζπζηέξεζε επόκελεο εληνιήο κείωζε θαζπζηέξεζεο Υινπνίεζε Εμαηξέζεωλ 33

34 Εξαιρέςεισ ςε Pipelined Επεξεργαςτή Οι εξαιρζςεισ, μια και απαιτοφν αλλαγι ροισ αποτελοφν κίνδυνο ελζγχου Ραράδειγμα: Overflow για εντολι add $1, $2, $1 Ολοκλθρώνουμε τισ προθγοφμενεσ εντολζσ Απαλείφουμε τθν εντολι ςτθν οποία ςυνζβθ θ εξαίρεςθ, και τισ επόμενεσ από το pipeline Απαλείφουμε = θζτουμε όλα τα ςήματα ελζγχου ςε 0 Θζτουμε καταχωρθτζσ EPC και Cause Ξεκινάμε με PC = διεφκυνςθ χειριςμοφ ςτο ςτάδιο IF 67 Pipeline που υποςτηρίζει Εξαιρέςεισ 68 34

35 Παράδειγμα Εξαιρέςεων Εξαίρεςθ ςτθν add: 40 sub $11, $2, $4 44 and $12, $2, $5 48 or $13, $2, $6 4C add $1, $2, $1 50 slt $15, $6, $7 54 lw $16, 50($7) ουτίνα Χειριςμοφ (Handler): sw $25, 1000($0) sw $26, 1004($0) 69 Παράδειγμα Εξαιρέςεων 70 35

36 Παράδειγμα Εξαιρέςεων 71 36

30 min κάθε «φάση» Pipeline: Ένα παράδειγµα από.τη καθηµερινή ζωή. 1. Πλυντήριο. 2. Στεγνωτήριο. 3. ίπλωµα. 4. αποθήκευση. προσέγγιση για 4.

30 min κάθε «φάση» Pipeline: Ένα παράδειγµα από.τη καθηµερινή ζωή. 1. Πλυντήριο. 2. Στεγνωτήριο. 3. ίπλωµα. 4. αποθήκευση. προσέγγιση για 4. Pipeline: Ένα παράδειγµα από.τη καθηµερινή ζωή Time 6 PM 7 8 9 10 11 12 1 2 AM 1. Πλυντήριο 2. Στεγνωτήριο 3. ίπλωµα 4. αποθήκευση Task order A B C D Σειριακή προσέγγιση για 4 φορτία =8h 30 min κάθε «φάση»

Διαβάστε περισσότερα

Διάλεξη 12 Καθυστερήσεις (Stalls)

Διάλεξη 12 Καθυστερήσεις (Stalls) ΗΥ 232 Οργάνωση και Σχεδίαση Υπολογιστών Διάλεξη 12 Καθυστερήσεις (Stalls) Νίκος Μπέλλας Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Η/Υ 1 Καθυστερήσεις και Εκκενώσεις Εντολών Οι κίνδυνοι δεδομένων (data

Διαβάστε περισσότερα

Κεφάλαιο 4. Ο επεξεργαστής

Κεφάλαιο 4. Ο επεξεργαστής Κεφάλαιο 4 Ο επεξεργαστής Εισαγωγή Παράγοντες απόδοσης της CPU Πλήθος εντολών Καθορίζεται από την αρχιτεκτονική συνόλου εντολών και το μεταγλωττιστή CPI και Χρόνος κύκλου Καθορίζεται από το υλικό της CPU

Διαβάστε περισσότερα

2

2 1 2 3 Η βαςικι ιδζα του pipelining ι τθσ παράλλθλθσ επιμζρουσ εκτζλεςθσ είναι θ διαίρεςθ μιασ εργαςίασ ςε μικρά και ανεξάρτθτα βιματα, τα οποία μποροφν να ςυντελεςτοφν παράλλθλα. Τυπικό παράδειγμα αποτελοφν

Διαβάστε περισσότερα

Διάλεξη 11 Προώθηση (Forwarding)

Διάλεξη 11 Προώθηση (Forwarding) ΗΥ 3 Οργάνωση και Σχεδίαση Υπολογιστών Διάλεξη Προώθηση (Forwarding) Νίκος Μπέλλας Τμήμα Μηχανικών Η/Υ, Τηλεπικοινωνιών και Δικτύων (HY3) Η μέχρι τώρα μικρο-αρχιτεκτονική του MIPS ID/EX PCSrc Control WB

Διαβάστε περισσότερα

Σχεδίαση μονάδας ελέγχου επεξεργαστή

Σχεδίαση μονάδας ελέγχου επεξεργαστή Σχεδίαση μονάδας ελέγχου επεξεργαστή Αρχιτεκτονική Υπολογιστών 5ο εξάμηνο ΣΗΜΜΥ ακ. έτος: 29-2 Νεκτάριος Κοζύρης nkoziris@cslab.ece.ntua.gr http://www.cslab.ece.ntua.gr/courses/comparch/ Datapath ενός

Διαβάστε περισσότερα

Pipeline: Ένα παράδειγµα από.τη καθηµερινή ζωή. 30 min κάθε «φάση»

Pipeline: Ένα παράδειγµα από.τη καθηµερινή ζωή. 30 min κάθε «φάση» Pipeline: Ένα παράδειγµα από.τη καθηµερινή ζωή 1. Πλυντήριο 2. Στεγνωτήριο 3. ίπλωµα 4. αποθήκευση Time Task order A B C D 6 PM 7 8 9 10 11 12 1 2 AM Σειριακή προσέγγιση για 4 φορτία =8h 30 min κάθε «φάση»

Διαβάστε περισσότερα

ΠΛΕ- 027 Μικροεπεξεργαστές 6ο μάθημα: Αρχιτεκτονική πυρήνα: υλοποίηση με διοχέτευση

ΠΛΕ- 027 Μικροεπεξεργαστές 6ο μάθημα: Αρχιτεκτονική πυρήνα: υλοποίηση με διοχέτευση ΠΛΕ- 027 Μικροεπεξεργαστές 6ο μάθημα: Αρχιτεκτονική πυρήνα: υλοποίηση με διοχέτευση Αρης Ευθυμίου Απόδοση απλής υλοποίησης Υλοποίηση ενός κύκλου είναι πολύ αργή κάθε κύκλος είναι τόσο μεγάλος όσο χρειάζεται

Διαβάστε περισσότερα

Διάλεξη 12 Καθυστερήσεις (Stalls) Εκκενώσεις Εντολών (Flushing)

Διάλεξη 12 Καθυστερήσεις (Stalls) Εκκενώσεις Εντολών (Flushing) ΗΥ 232 Οργάνωση και Σχεδίαση Υπολογιστών Διάλεξη 2 Καθυστερήσεις (Stalls) Εκκενώσεις Εντολών (Flushing) Νίκος Μπέλλας Τμήμα Μηχανικών Η/Υ, Τηλεπικοινωνιών και Δικτύων Καθυστερήσεις και Εκκενώσεις Εντολών

Διαβάστε περισσότερα

Pipeline: Ένα παράδειγμα από.τη καθημερινή ζωή. 30 min κάθε «φάση»

Pipeline: Ένα παράδειγμα από.τη καθημερινή ζωή. 30 min κάθε «φάση» Pipeline: Ένα παράδειγμα από.τη καθημερινή ζωή 1. Πλυντήριο 2. Στεγνωτήριο 3. Δίπλωμα 4. αποθήκευση Σειριακή προσέγγιση για 4 φορτία = 8h 30 min κάθε «φάση» Pipelined προσέγγιση για 4 φορτία = 3.5h Το

Διαβάστε περισσότερα

Αρχιτεκτονική Υπολογιστών

Αρχιτεκτονική Υπολογιστών ΠΑΝΕΠΙΣΤΗΜΙΟ ΙΩΑΝΝΙΝΩΝ ΑΝΟΙΚΤΑ ΑΚΑΔΗΜΑΪΚΑ ΜΑΘΗΜΑΤΑ Αρχιτεκτονική Υπολογιστών Οργάνωση επεξεργαστή Διδάσκων: Επίκουρος Καθηγητής Αριστείδης Ευθυμίου Άδειες Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε

Διαβάστε περισσότερα

Chapter 6 Αύξηση της απόδοσης με διοχέτευση (pipeline)

Chapter 6 Αύξηση της απόδοσης με διοχέτευση (pipeline) Chapter 6 Αύξηση της απόδοσης με διοχέτευση (pipeline) Διαφάνειες διδασκαλίας από το πρωτότυπο αγγλικό βιβλίο (4 η έκδοση), μετάφραση: Καθ. Εφαρμογών Νικόλαος Πετράκης, Τμήματος Ηλεκτρονικών Μηχανικών

Διαβάστε περισσότερα

3 ΕΝΤΟΛΕΣ ΕΠΑΝΑΛΗΨΗΣ ( while, do while )

3 ΕΝΤΟΛΕΣ ΕΠΑΝΑΛΗΨΗΣ ( while, do while ) 3 ΕΝΤΟΛΕΣ ΕΠΑΝΑΛΗΨΗΣ ( while, do while ) Στα πιο πολλά προγράμματα απαιτείται κάποια ι κάποιεσ εντολζσ να εκτελοφνται πολλζσ φορζσ για όςο ιςχφει κάποια ςυνκικθ. Ο αρικμόσ των επαναλιψεων μπορεί να είναι

Διαβάστε περισσότερα

Pipelined Datapath, Hazards and Forwarding

Pipelined Datapath, Hazards and Forwarding Εθνικό Μετσόβιο Πολυτεχνείο Σχολή Ηλεκτρολόγων Μηχανικών - Μηχανικών Υπολογιστών Αρχιτεκτονική Υπολογιστών Νεκτάριος Κοζύρης Pipelined Datapath, Hazards and Forwarding Άδεια Χρήσης Το παρόν εκπαιδευτικό

Διαβάστε περισσότερα

2η ΑΣΚΗΣΗ ΣΤΗΝ ΑΡΧΙΤΕΚΤΟΝΙΚΗ ΥΠΟΛΟΓΙΣΤΩΝ Ακ. έτος , 5ο Εξάμηνο Σχολή ΗΜ&ΜΥ

2η ΑΣΚΗΣΗ ΣΤΗΝ ΑΡΧΙΤΕΚΤΟΝΙΚΗ ΥΠΟΛΟΓΙΣΤΩΝ Ακ. έτος , 5ο Εξάμηνο Σχολή ΗΜ&ΜΥ ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ Ε Ρ Γ Α Σ Τ ΗΡ ΙΟ Υ ΠΟΛΟΓΙΣ Τ Ι Κ Ω Ν Σ Υ Σ Τ ΗΜΑΤΩΝ w w w. c s l ab.

Διαβάστε περισσότερα

ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ

ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΥΠΟΛΟΓΙΣΤΙΚΩΝ ΣΥΣΤΗΜΑΤΩΝ www.cslab.ece.ntua.gr ΠΡΟΗΓΜΕΝΑ ΘΕΜΑΤΑ

Διαβάστε περισσότερα

O επεξεπγαζηήρ: Η δίοδορ δεδομένων (datapath) θαη ε μονάδα ελέγσος (control)

O επεξεπγαζηήρ: Η δίοδορ δεδομένων (datapath) θαη ε μονάδα ελέγσος (control) O επεξεπγαζηήρ: Η δίοδορ δεδομένων (datapath) θαη ε μονάδα ελέγσος (control) 4 θαηεγνξίεο εληνιώλ: Σχεδίαση datapath Αξηζκεηηθέο-ινγηθέο εληνιέο (add, sub, slt θιπ) R Type Εληνιέο αλαθνξάο ζηε κλήκε (lw,

Διαβάστε περισσότερα

ΗΥ 232 Οργάνωση και Σχεδίαση Υπολογιστών. Διάλεξη 13. Διακλαδώσεις. Νίκος Μπέλλας Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Η/Υ

ΗΥ 232 Οργάνωση και Σχεδίαση Υπολογιστών. Διάλεξη 13. Διακλαδώσεις. Νίκος Μπέλλας Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Η/Υ ΗΥ 232 Οργάνωση και Σχεδίαση Υπολογιστών Διάλεξη 13 Διακλαδώσεις Νίκος Μπέλλας Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Η/Υ Η μέχρι τώρα μικρο-αρχιτεκτονική (Eντολές Διακλάδωσης) Η μικρο-αρχιτεκτονική

Διαβάστε περισσότερα

Κεφάλαιο 6 Βελτίωση Απόδοσης με Διασωλήνωση (Enhancing Performance with Pipelining)

Κεφάλαιο 6 Βελτίωση Απόδοσης με Διασωλήνωση (Enhancing Performance with Pipelining) Κεφάλαιο 6 Βελτίωση Απόδοσης με Διασωλήνωση (Enhancing Performance with Pipelining) 1 Διασωλήνωση (Pipelining) Διασωληνώση: επικαλυπτόμενη εκτέλεση πολλαπλών εντολών σε ένα κύκλο του ρολογιού, όπως σε

Διαβάστε περισσότερα

Κεφάλαιο 4. Ο επεξεργαστής. Οργάνωση και Σχεδίαση Υπολογιστών Η ιασύνδεση Υλικού και Λογισµικού, 4 η έκδοση

Κεφάλαιο 4. Ο επεξεργαστής. Οργάνωση και Σχεδίαση Υπολογιστών Η ιασύνδεση Υλικού και Λογισµικού, 4 η έκδοση Οργάνωση και Σχεδίαση Υπολογιστών Η ιασύνδεση Υλικού και Λογισµικού, 4 η έκδοση Κεφάλαιο 4 Ο επεξεργαστής ιαφάνειες διδασκαλίας του πρωτότυπου βιβλίου µεταφρασµένες στα ελληνικά και εµπλουτισµένες (µετάφραση,

Διαβάστε περισσότερα

Επανάληψη Σύστημα Διασωλήνωσης (Pipelining) Κεφάλαιο 4 - Σύστημα ιασωλήνωσης

Επανάληψη Σύστημα Διασωλήνωσης (Pipelining) Κεφάλαιο 4 - Σύστημα ιασωλήνωσης Επανάληψη Σύστημα Διασωλήνωσης (Pipelining) 1 ιασωλήνωση 2 Pipelining Παραλληλισμός + Pipelining 3 Χρόνος Εκτέλεσης = I x CPI x Cycle Time Με ή χωρις pipeline το Ι είναι το ίδιο όπως και τo CPI = 1. Το

Διαβάστε περισσότερα

Ραραπάνω παρουςιάηεται ο πυρινασ των εντολϊν του επεξεργαςτι MIPS, με τισ οποίεσ, και τθν υλοποίθςθ τουσ ςε υλικό κα αςχολθκοφμε.

Ραραπάνω παρουςιάηεται ο πυρινασ των εντολϊν του επεξεργαςτι MIPS, με τισ οποίεσ, και τθν υλοποίθςθ τουσ ςε υλικό κα αςχολθκοφμε. 1 2 3 Ραραπάνω παρουςιάηεται ο πυρινασ των εντολϊν του επεξεργαςτι MIPS, με τισ οποίεσ, και τθν υλοποίθςθ τουσ ςε υλικό κα αςχολθκοφμε. 4 5 Ραραπάνω φαίνονται τα απαιτοφμενα βιματα για τθν εκτζλεςθ κάθε

Διαβάστε περισσότερα

O επεξεργαστής: Η δίοδος δεδομένων (datapath) και η μονάδα ελέγχου (control)

O επεξεργαστής: Η δίοδος δεδομένων (datapath) και η μονάδα ελέγχου (control) O επεξεργαστής: Η δίοδος δεδομένων (datapath) και η μονάδα ελέγχου (control) 4 κατηγορίες εντολών: Σχεδίαση datapath Αριθμητικές-λογικές εντολές (add, sub, slt κλπ) R Type Εντολές αναφοράς στη μνήμη (lw,

Διαβάστε περισσότερα

Κάζε functional unit ρξεζηκνπνηείηαη κηα θνξά ζε θάζε θύθιν: αλάγθε γηα πνιιαπιό hardware = θόζηνο πινπνίεζεο!

Κάζε functional unit ρξεζηκνπνηείηαη κηα θνξά ζε θάζε θύθιν: αλάγθε γηα πνιιαπιό hardware = θόζηνο πινπνίεζεο! Single-cyle σλοποίηζη: Γηάξθεηα θύθινπ ίζε κε ηε κεγαιύηεξε εληνιή-worst case delay (εδώ ε lw) = ρακειή απόδνζε! Αληηβαίλεη κε αξρή: Κάλε ηελ πην απιή πεξίπηωζε γξήγνξε (ίζωο θαη εηο βάξνο ηωλ πην «ζύλζεηωλ»

Διαβάστε περισσότερα

ΤΕΧΝΙΚΕΣ ΑΥΞΗΣΗΣ ΤΗΣ ΑΠΟΔΟΣΗΣ ΤΩΝ ΥΠΟΛΟΓΙΣΤΩΝ I

ΤΕΧΝΙΚΕΣ ΑΥΞΗΣΗΣ ΤΗΣ ΑΠΟΔΟΣΗΣ ΤΩΝ ΥΠΟΛΟΓΙΣΤΩΝ I ΤΕΧΝΙΚΕΣ ΑΥΞΗΣΗΣ ΤΗΣ ΑΠΟΔΟΣΗΣ ΤΩΝ ΥΠΟΛΟΓΙΣΤΩΝ I MIPS Η MIPS (Microprocessor without Interlocked Pipeline Stages) είναι μία αρχιτεκτονική συνόλου εντολών (ISA) γλώσσας μηχανής που αναπτύχθηκε από την εταιρεία

Διαβάστε περισσότερα

ΠΑΝΕΠΙΣΤΗΜΙΟ ΘΕΣΣΑΛΙΑΣ ΠΟΛΥΤΕΧΝΙΚΗ ΣΧΟΛΗ ΔΕΥΤΕΡΗ ΠΡΟΟΔΟΣ ΣΤΗΝ ΟΡΓΑΝΩΣΗ ΣΤΟΥΣ Η/Y (ΗΥ232)

ΠΑΝΕΠΙΣΤΗΜΙΟ ΘΕΣΣΑΛΙΑΣ ΠΟΛΥΤΕΧΝΙΚΗ ΣΧΟΛΗ ΔΕΥΤΕΡΗ ΠΡΟΟΔΟΣ ΣΤΗΝ ΟΡΓΑΝΩΣΗ ΣΤΟΥΣ Η/Y (ΗΥ232) ΠΑΝΕΠΙΣΤΗΜΙΟ ΘΕΣΣΑΛΙΑΣ ΠΟΛΥΤΕΧΝΙΚΗ ΣΧΟΛΗ ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ Η/Υ ΔΕΥΤΕΡΗ ΠΡΟΟΔΟΣ ΣΤΗΝ ΟΡΓΑΝΩΣΗ ΣΤΟΥΣ Η/Y (ΗΥ232) Δευτέρα, 3 Νοεμβρίου 25 ΔΙΑΡΚΕΙΑ ΔΙΑΓΩΝΙΣΜΑΤΟΣ 3 ΛΕΠΤΑ Για πλήρη

Διαβάστε περισσότερα

Υ- 01 Αρχιτεκτονική Υπολογιστών Υπόβαθρο: Διοχέτευση

Υ- 01 Αρχιτεκτονική Υπολογιστών Υπόβαθρο: Διοχέτευση Υ- 01 Αρχιτεκτονική Υπολογιστών Υπόβαθρο: Διοχέτευση Αρης Ευθυμίου Το σημερινό μάθημα Υπόβαθρο: Διοχέτευση (Pipelining) Βασική οργάνωση Δομικοί κίνδυνοι Κίνδυνοι δεδομένων (hazards): RAW, WAR, WAW Stall

Διαβάστε περισσότερα

Κεφάλαιο 4. Ο επεξεργαστής. Οργάνωση και Σχεδίαση Υπολογιστών Η ιασύνδεση Υλικού και Λογισµικού, 4 η έκδοση

Κεφάλαιο 4. Ο επεξεργαστής. Οργάνωση και Σχεδίαση Υπολογιστών Η ιασύνδεση Υλικού και Λογισµικού, 4 η έκδοση Οργάνωση και Σχεδίαση Υπολογιστών Η ιασύνδεση Υλικού και Λογισµικού, 4 η έκδοση Κεφάλαιο 4 Ο επεξεργαστής ιαφάνειες διδασκαλίας του πρωτότυπου βιβλίου µεταφρασµένες στα ελληνικά και εµπλουτισµένες (µετάφραση,

Διαβάστε περισσότερα

HY225 Οργάνωςη Τπολογιςτών

HY225 Οργάνωςη Τπολογιςτών HY225 Οργάνωςη Τπολογιςτών Διδάςκοντεσ: Δ. Νικολόπουλοσ, Φ. ωτηρίου. http://www.csd.uoc.gr/~hy225 1 Περιεχόμενα Αναςκόπθςθ χεδίαςθ/τλοποίθςθ Επεξεργαςτι Διαδικαςία Εκτζλεςθσ Εντολισ Επιςκόπθςθ δομισ Επεξεργαςτι

Διαβάστε περισσότερα

Θέµατα Φεβρουαρίου

Θέµατα Φεβρουαρίου Θέµατα Φεβρουαρίου 2-2 cslab@ntua 2- Θέµα ο (3%): Έστω η παρακάτω ακολουθία εντολών που χρησιµοποιείται για την αντιγραφ από µια θέση µνµης σε µια άλλη (memory-to-memory copy): lw $2, ($) sw $2, 2($) i)

Διαβάστε περισσότερα

και η µονάδα ελέγχου (control) O επεξεργαστής: Η δίοδος δεδοµένων (datapath) Εντολές διακλάδωσης (branch beq, bne) I Type Σχεδίαση datapath

και η µονάδα ελέγχου (control) O επεξεργαστής: Η δίοδος δεδοµένων (datapath) Εντολές διακλάδωσης (branch beq, bne) I Type Σχεδίαση datapath O επεξεργαστής: Η δίοδος δεδοµένων (path) και η µονάδα ελέγχου (control) Σχεδίαση path 4 κατηγορίες εντολών: Αριθµητικές-λογικές εντολές (add, sub, slt κλπ) R Type Εντολές αναφοράς στη µνήµη (lw, sw) I

Διαβάστε περισσότερα

ΕΠΛ221: Οργάνωση Υπολογιστών και Συμβολικός Προγραμματισμός Κεφ. 4: O επεξεργαστής Σύστημα Διασωλήνωσης (Pipelining)

ΕΠΛ221: Οργάνωση Υπολογιστών και Συμβολικός Προγραμματισμός Κεφ. 4: O επεξεργαστής Σύστημα Διασωλήνωσης (Pipelining) ΕΠΛ221: Οργάνωση Υπολογιστών και Συμβολικός Προγραμματισμός Κεφ. 4: O επεξεργαστής Σύστημα Διασωλήνωσης (Pipelining) 1 ιασωλήνωση 2 Διασωλήνωση και Παραλληλισμός (Parallelism) Διασωλήνωση (Pipelining):

Διαβάστε περισσότερα

ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ

ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΥΠΟΛΟΓΙΣΤΙΚΩΝ ΣΥΣΤΗΜΑΤΩΝ www.cslab.ece.ntua.gr ΠΡΟΗΓΜΕΝΑ ΘΕΜΑΤΑ

Διαβάστε περισσότερα

Pipeline: Ένα παπάδειγμα από.ηη καθημεπινή ζωή. 30 min κάθε «φάση»

Pipeline: Ένα παπάδειγμα από.ηη καθημεπινή ζωή. 30 min κάθε «φάση» Pipeline: Ένα παπάδειγμα από.ηη καθημεπινή ζωή 1. Πιπληήξην 2. Σηεγλσηήξην 3. Δίπισκα 4. απνζήθεπζε Σεηξηαθή πξνζέγγηζε γηα 4 θνξηία = 8h 30 min κάθε «φάση» Pipelined πξνζέγγηζε γηα 4 θνξηία = 3.5h Τν

Διαβάστε περισσότερα

Πανεπιστήμιο Θεσσαλίας Τμήμα Μηχανικών Η/Υ, Τηλεπικοινωνιών και Δικτύων

Πανεπιστήμιο Θεσσαλίας Τμήμα Μηχανικών Η/Υ, Τηλεπικοινωνιών και Δικτύων Πανεπιστήμιο Θεσσαλίας Τμήμα Μηχανικών Η/Υ, Τηλεπικοινωνιών και Δικτύων Οργάνωση Η/Υ Ενότητα 1η: Εισαγωγή στην Οργάνωση Η/Υ Άσκηση 1: Αναλύστε τη διαδοχική εκτέλεση των παρακάτω εντολών MIPS με βάση τις

Διαβάστε περισσότερα

Διοχέτευση (Pipeline)

Διοχέτευση (Pipeline) ΗΥ 232 Οργάνωση και Σχεδίαση Υπολογιστών Διάλεξη Διοχέτευση (ipeline) Νίκος Μπέλλας Τμήμα Μηχανικών Η/Υ, Τηλεπικοινωνιών και Δικτύων Θέματα Απόδοσης Αν και απλή, η υλοποίηση ενός κύκλου ρολογιού είναι

Διαβάστε περισσότερα

Εισαγωγή. Σύνοψη βασικών εννοιών, 5-stage pipeline, επεκτάσεις για λειτουργίες πολλαπλών κύκλων

Εισαγωγή. Σύνοψη βασικών εννοιών, 5-stage pipeline, επεκτάσεις για λειτουργίες πολλαπλών κύκλων Εισαγωγή Σύνοψη βασικών εννοιών, 5-stage pipeline, επεκτάσεις για λειτουργίες πολλαπλών κύκλων 1 Παράγοντες που επηρεάζουν την επίδοση της CPU CPU time = Seconds = Instructions Cycles Seconds --------------

Διαβάστε περισσότερα

Αρχιτεκτονική Υπολογιστών

Αρχιτεκτονική Υπολογιστών ΠΑΝΕΠΙΣΤΗΜΙΟ ΙΩΑΝΝΙΝΩΝ ΑΝΟΙΚΤΑ ΑΚΑΔΗΜΑΪΚΑ ΜΑΘΗΜΑΤΑ Αρχιτεκτονική Υπολογιστών Οργάνωση επεξεργαστή Διδάσκων: Επίκουρος Καθηγητής Αριστείδης Ευθυμίου Άδειες Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε

Διαβάστε περισσότερα

O επεξεργαστής: Η δίοδος δεδομένων (datapath) και η μονάδα ελέγχου (control)

O επεξεργαστής: Η δίοδος δεδομένων (datapath) και η μονάδα ελέγχου (control) O επεξεργαστής: Η δίοδος δεδομένων (datapath) και η μονάδα ελέγχου (control) 4 κατηγορίες εντολών: Σχεδίαση datapath Αριθμητικές-λογικές εντολές (add, sub, slt κλπ) R Type Εντολές αναφοράς στη μνήμη (lw,

Διαβάστε περισσότερα

ΠΑΝΕΠΙΣΤΗΜΙΟ ΘΕΣΣΑΛΙΑΣ ΠΟΛΥΤΕΧΝΙΚΗ ΣΧΟΛΗ ΔΕΥΤΕΡΗ ΠΡΟΟΔΟΣ ΣΤΗΝ ΟΡΓΑΝΩΣΗ ΣΤΟΥΣ Η/Y (ΗΥ232)

ΠΑΝΕΠΙΣΤΗΜΙΟ ΘΕΣΣΑΛΙΑΣ ΠΟΛΥΤΕΧΝΙΚΗ ΣΧΟΛΗ ΔΕΥΤΕΡΗ ΠΡΟΟΔΟΣ ΣΤΗΝ ΟΡΓΑΝΩΣΗ ΣΤΟΥΣ Η/Y (ΗΥ232) ΠΑΝΕΠΙΣΤΗΜΙΟ ΘΕΣΣΑΛΙΑΣ ΠΟΛΥΤΕΧΝΙΚΗ ΣΧΟΛΗ ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ Η/Υ ΔΕΥΤΕΡΗ ΠΡΟΟΔΟΣ ΣΤΗΝ ΟΡΓΑΝΩΣΗ ΣΤΟΥΣ Η/Y (ΗΥ232) Σάββατο, 26 Νοεμβρίου 2016 ΔΙΑΡΚΕΙΑ ΔΙΑΓΩΝΙΣΜΑΤΟΣ 120 ΛΕΠΤΑ 1) Υλοποίηση

Διαβάστε περισσότερα

Οργάνωση Υπολογιστών

Οργάνωση Υπολογιστών Οργάνωση Υπολογιστών Επιμέλεια: Γεώργιος Θεοδωρίδης, Επίκουρος Καθηγητής Ανδρέας Εμερετλής, Υποψήφιος Διδάκτορας Τμήμα Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών 1 Άδειες Χρήσης Το παρόν υλικό

Διαβάστε περισσότερα

Συστήματα σε Ολοκληρωμένα Κυκλώματα

Συστήματα σε Ολοκληρωμένα Κυκλώματα Συστήματα σε Ολοκληρωμένα Κυκλώματα Κεφάλαιο 4: Αρχιτεκτονική των Embedded Μικροεπεξεργαστών Διδάσκων: Καθηγητής Οδυσσέας Κουφοπαύλου Τμήμα Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών ΕΙΣΑΓΩΓΗ Παρουσιάζεται

Διαβάστε περισσότερα

Κεφάλαιο 4: Pipelining 75

Κεφάλαιο 4: Pipelining 75 Κεφάλαιο 4: Pipelining 75 4. Pipelining Το pipelining (στα ελληνικά ορισμένες φορές καλείται σωλήνωση αλλά θα αποφύγουμε τη χρήση αυτού του όρου εδώ) είναι η λειτουργία κατά την οποία η εκτέλεση μιας διαδικασίας

Διαβάστε περισσότερα

Κάθε functional unit χρησιμοποιείται μια φορά σε κάθε κύκλο: ανάγκη για πολλαπλό hardware = κόστος υλοποίησης!

Κάθε functional unit χρησιμοποιείται μια φορά σε κάθε κύκλο: ανάγκη για πολλαπλό hardware = κόστος υλοποίησης! Single-cyle υλοποίηση: Διάρκεια κύκλου ίση με τη μεγαλύτερη εντολή-worst case delay (εδώ η lw) = χαμηλή απόδοση! Αντιβαίνει με αρχή: Κάνε την πιο απλή περίπτωση γρήγορη (ίσως και εις βάρος των πιο «σύνθετων»

Διαβάστε περισσότερα

2 η Ενδιάμεση Εξέταση Λύσεις/Απαντήσεις

2 η Ενδιάμεση Εξέταση Λύσεις/Απαντήσεις ΠΑΝΕΠΙΣΤΗΜΙΟ ΚΥΠΡΟΥ Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών (ΗΜΜΥ) HMMY 212 Οργάνωση Η/Υ και Μικροεπεξεργαστές Εαρινό Εξάμηνο, 2007 2 η Ενδιάμεση Εξέταση Λύσεις/Απαντήσεις Άσκηση 1: Διασωλήνωση

Διαβάστε περισσότερα

Multi Cycle Datapath. Αρχιτεκτονική Υπολογιστών. 5ο εξάμηνο ΣΗΜΜΥ ακ. έτος: Νεκ. Κοζύρης

Multi Cycle Datapath. Αρχιτεκτονική Υπολογιστών. 5ο εξάμηνο ΣΗΜΜΥ ακ. έτος: Νεκ. Κοζύρης Αρχιτεκτονική Υπολογιστών 5ο εξάμηνο ΣΗΜΜΥ ακ. έτος: 2014-2015 Νεκ. Κοζύρης nkoziris@cslab.ece.ntua.gr Multi Cycle Datapath http://www.cslab.ece.ntua.gr/courses/comparch/ Άδεια Χρήσης Το παρόν εκπαιδευτικό

Διαβάστε περισσότερα

Single Cycle Datapath. Αρχιτεκτονική Υπολογιστών. 5ο εξάμηνο ΣΗΜΜΥ ακ. έτος: Νεκ. Κοζύρης

Single Cycle Datapath. Αρχιτεκτονική Υπολογιστών. 5ο εξάμηνο ΣΗΜΜΥ ακ. έτος: Νεκ. Κοζύρης Αρχιτεκτονική Υπολογιστών 5ο εξάμηνο ΣΗΜΜΥ ακ. έτος: 2014-2015 Νεκ. Κοζύρης nkoziris@cslab.ece.ntua.gr Single Cycle Datapath http://www.cslab.ece.ntua.gr/courses/comparch/ Άδεια Χρήσης Το παρόν εκπαιδευτικό

Διαβάστε περισσότερα

Κεντρική Μονάδα Επεξεργασίας

Κεντρική Μονάδα Επεξεργασίας Ιόνιο Πανεπιστήμιο Τμήμα Πληροφορικής Αρχιτεκτονική Υπολογιστών 2016-17 Κεντρική Μονάδα Επεξεργασίας (Σχεδιασμός και λειτουργία μιας απλής ΚΜΕ) http://mixstef.github.io/courses/comparch/ Μ.Στεφανιδάκης

Διαβάστε περισσότερα

ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ

ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ Ε Ρ Γ ΑΣ Τ ΗΡ ΙΟ Υ ΠΟΛΟΓΙΣ Τ ΙΚΩΝ Σ Υ Σ Τ ΗΜΑΤΩΝ w w w. c s l ab.ece.ntua.gr

Διαβάστε περισσότερα

Επεξεργαστής Υλοποίηση ενός κύκλου μηχανής

Επεξεργαστής Υλοποίηση ενός κύκλου μηχανής ΗΥ 232 Οργάνωση και Σχεδίαση Υπολογιστών Διάλεξη 9 Επεξεργαστής Υλοποίηση ενός κύκλου μηχανής Νίκος Μπέλλας Τμήμα Μηχανικών Η/Υ, Τηλεπικοινωνιών και Δικτύων 1 Ti είναι Αρχιτεκτονική και τι Μικροαρχιτεκτονική

Διαβάστε περισσότερα

ΕΘΝΙKΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΥΠΟΛΟΓΙΣΤΙΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Ονοματεπώνυμο: ΑΜ:

ΕΘΝΙKΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΥΠΟΛΟΓΙΣΤΙΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Ονοματεπώνυμο: ΑΜ: ΕΘΝΙKΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΥΠΟΛΟΓΙΣΤΙΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Ονοματεπώνυμο: ΑΜ: ΑΡΧΙΤΕΚΤΟΝΙΚΗ ΥΠΟΛΟΓΙΣΤΩΝ (τμήμα Μ - Ω) Κανονική εξεταστική Φεβρουαρίου

Διαβάστε περισσότερα

Αρχιτεκτονική Υπολογιστών

Αρχιτεκτονική Υπολογιστών Τμήμα Μηχανικών Πληροφορικής & Τηλεπικοινωνιών Αρχιτεκτονική Υπολογιστών Ενότητα 6: Διασωλήνωση Δρ. Μηνάς Δασυγένης mdasyg@ieee.org Εργαστήριο Ψηφιακών Συστημάτων και Αρχιτεκτονικής Υπολογιστών http://arch.icte.uowm.gr/mdasyg

Διαβάστε περισσότερα

1. Οργάνωση της CPU 2. Εκτέλεση εντολών 3. Παραλληλία στο επίπεδο των εντολών 4. Γραμμές διοχέτευσης 5. Παραλληλία στο επίπεδο των επεξεργαστών

1. Οργάνωση της CPU 2. Εκτέλεση εντολών 3. Παραλληλία στο επίπεδο των εντολών 4. Γραμμές διοχέτευσης 5. Παραλληλία στο επίπεδο των επεξεργαστών ΑΡΧΙΤΕΚΤΟΝΙΚΗ ΥΠΟΛΟΓΙΣΤΩΝ ΟΡΓΑΝΩΣΗ ΥΠΟΛΟΓΙΣΤΙΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Ι Γ. Τσιατούχας 2 ο Κεφάλαιο ιάρθρωση 1. Οργάνωση της 2. εντολών 3. Παραλληλία στο επίπεδο των εντολών 4. Γραμμές διοχέτευσης 5. Παραλληλία στο

Διαβάστε περισσότερα

Αρχιτεκτονική Υπολογιστών

Αρχιτεκτονική Υπολογιστών Τμήμα Μηχανικών Πληροφορικής & Τηλεπικοινωνιών Αρχιτεκτονική Υπολογιστών Ενότητα 6: Διασωλήνωση Δρ. Μηνάς Δασυγένης mdasyg@ieee.org Εργαστήριο Ψηφιακών Συστημάτων και Αρχιτεκτονικής Υπολογιστών http://arch.icte.uowm.gr/mdasyg

Διαβάστε περισσότερα

ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ

ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΥΠΟΛΟΓΙΣΤΙΚΩΝ ΣΥΣΤΗΜΑΤΩΝ www.cslab.ece.ntua.gr ΠΡΟΗΓΜΕΝΑ ΘΕΜΑΤΑ

Διαβάστε περισσότερα

ΠΛΕ- 074 Αρχιτεκτονική Υπολογιστών 2

ΠΛΕ- 074 Αρχιτεκτονική Υπολογιστών 2 ΠΛΕ- 074 Αρχιτεκτονική Υπολογιστών 2 4ο μάθημα: Διοχέτευση (Pipelining), μέρος 2 ο κίνδυνοι ελέγχου, υλοποίηση, διακοπές, εργασίες πολλών κύκλων Αρης Ευθυμίου Πηγές διαφανειών: συνοδευτικές διαφάνειες

Διαβάστε περισσότερα

Η διασύνδεση Υλικού και λογισμικού David A. Patterson και John L. Hennessy. Chapter 5. Ο επεξεργαστής: διαδρομή δεδομένων και μονάδα ελέγχου

Η διασύνδεση Υλικού και λογισμικού David A. Patterson και John L. Hennessy. Chapter 5. Ο επεξεργαστής: διαδρομή δεδομένων και μονάδα ελέγχου Η διασύνδεση Υλικού και λογισμικού David A. Patterson και John L. Hennessy Chapter 5 Ο επεξεργαστής: διαδρομή δεδομένων και μονάδα ελέγχου Ενδέκατη (11 η ) δίωρη διάλεξη. Διαφάνειες διδασκαλίας από το

Διαβάστε περισσότερα

Άσκηση IF ID EX MEM WB α. 300ps 400ps 350ps 500ps 100ps β. 200ps 150ps 120ps 190ps 140ps

Άσκηση IF ID EX MEM WB α. 300ps 400ps 350ps 500ps 100ps β. 200ps 150ps 120ps 190ps 140ps Άσκηση 4.12 Στην άσκηση αυτή, εξετάζουµε την επίδραση της διοχέτευσης στο χρόνο κύκλου ρολογιού του επεξεργαστή. Τα προβλήµατα αυτής της άσκησης θεωρούν ότι τα µεµονωµένα στάδια της διαδροµής δεδοµένων

Διαβάστε περισσότερα

Επεξεργαστής Υλοποίηση ενός κύκλου μηχανής

Επεξεργαστής Υλοποίηση ενός κύκλου μηχανής ΗΥ 232 Οργάνωση και Σχεδίαση Υπολογιστών Διάλεξη 9 Επεξεργαστής Υλοποίηση ενός κύκλου μηχανής Νίκος Μπέλλας Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Η/Υ 1 Ti είναι Αρχιτεκτονική και τι Μικροαρχιτεκτονική

Διαβάστε περισσότερα

ΠΛΕ- 027 Μικροεπεξεργαστές 7ο μάθημα: Αρχιτεκτονική πυρήνα: Πρόβλεψη διακλάδωσης, Εξαιρέσεις

ΠΛΕ- 027 Μικροεπεξεργαστές 7ο μάθημα: Αρχιτεκτονική πυρήνα: Πρόβλεψη διακλάδωσης, Εξαιρέσεις ΠΛΕ- 027 Μικροεπεξεργαστές 7ο μάθημα: Αρχιτεκτονική πυρήνα: Πρόβλεψη διακλάδωσης, Εξαιρέσεις Αρης Ευθυμίου Κόστος διακλαδώσεων Οι διακλαδώσεις έχουν σχετικά μεγάλο κόστος χρόνου Τουλάχιστον ένας κύκλος

Διαβάστε περισσότερα

Application Operating System. Datapath & Control/Memory. Digital Design Circuit Design. Layout

Application Operating System. Datapath & Control/Memory. Digital Design Circuit Design. Layout Application Operating System Λογισμικό Oργάνωση Μικρο- Αρχιτεκτονική Compiler Firmware Instr. Set Proc. I/O system Datapath & Control/Memory Digital Design Circuit Design Layout Instruction Set Architecture

Διαβάστε περισσότερα

ΑΡΧΙΤΕΚΤΟΝΙΚΗ ΥΠΟΛΟΓΙΣΤΩΝ

ΑΡΧΙΤΕΚΤΟΝΙΚΗ ΥΠΟΛΟΓΙΣΤΩΝ 1 ΕΘΝΙKΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΥΠΟΛΟΓΙΣΤΙΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Ονοματεπώνυμο: ΑΜ: ΑΡΧΙΤΕΚΤΟΝΙΚΗ ΥΠΟΛΟΓΙΣΤΩΝ (τμήμα Λ - Ω) Εξέταση Μαρτίου 2014

Διαβάστε περισσότερα

ΗΥ425 Αρχιτεκτονική Υπολογιστών. Προχωρημένες Τεχνικές Pipelining. Ιάκωβος Μαυροειδής

ΗΥ425 Αρχιτεκτονική Υπολογιστών. Προχωρημένες Τεχνικές Pipelining. Ιάκωβος Μαυροειδής ΗΥ425 Αρχιτεκτονική Υπολογιστών Προχωρημένες Τεχνικές Pipelining. Ιάκωβος Μαυροειδής WB Data Imm Επεξεργαστής DLX Instruction Fetch Instr. Decode Reg. Fetch Execute Addr. Calc Memory Access Write Back

Διαβάστε περισσότερα

Τέτοιες λειτουργίες γίνονται διαμέσου του

Τέτοιες λειτουργίες γίνονται διαμέσου του Για κάθε εντολή υπάρχουν δυο βήματα που πρέπει να γίνουν: Προσκόμιση της εντολής (fetch) από τη θέση που δείχνει ο PC Ανάγνωση των περιεχομένων ενός ή δύο καταχωρητών Τέτοιες λειτουργίες γίνονται διαμέσου

Διαβάστε περισσότερα

Οργάνωση Υπολογιστών ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ ΠΑΝΕΠΙΣΤΗΜΙΟ ΚΡΗΤΗΣ. Εργαστήριο 10: Επίδοση Επεξεργαστών, CPI. Μανόλης Γ.Η. Κατεβαίνης

Οργάνωση Υπολογιστών ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ ΠΑΝΕΠΙΣΤΗΜΙΟ ΚΡΗΤΗΣ. Εργαστήριο 10: Επίδοση Επεξεργαστών, CPI. Μανόλης Γ.Η. Κατεβαίνης ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ ΠΑΝΕΠΙΣΤΗΜΙΟ ΚΡΗΤΗΣ Οργάνωση Υπολογιστών Εργαστήριο 10: Επίδοση Επεξεργαστών, CPI Μανόλης Γ.Η. Κατεβαίνης Τμήμα Επιστήμης Υπολογιστών Άδειες Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται

Διαβάστε περισσότερα

Chapter 5. Ο επεξεργαστής: διαδρομή δεδομένων και μονάδα ελέγχου. Ενδέκατη (11 η ) δίωρη διάλεξη.

Chapter 5. Ο επεξεργαστής: διαδρομή δεδομένων και μονάδα ελέγχου. Ενδέκατη (11 η ) δίωρη διάλεξη. Chapter 5 Ο επεξεργαστής: διαδρομή δεδομένων και μονάδα ελέγχου Ενδέκατη (11 η ) δίωρη διάλεξη. Διαφάνειες διδασκαλίας από το πρωτότυπο αγγλικό βιβλίο (4 η έκδοση), μετάφραση: Καθ. Εφαρμογών Νικόλαος Πετράκης,

Διαβάστε περισσότερα

i Όλες οι σύγχρονες ΚΜΕ είναι πολυπλοκότερες!

i Όλες οι σύγχρονες ΚΜΕ είναι πολυπλοκότερες! Ιόνιο Πανεπιστήμιο Τμήμα Πληροφορικής Αρχιτεκτονική Υπολογιστών 2016-17 Κεντρική Επεξεργασίας (Σχεδιασμός και λειτουργία μιας απλής ΚΜΕ) http://mixstef.github.io/courses/comparch/ Μ.Στεφανιδάκης Η υπολογιστική

Διαβάστε περισσότερα

Α. Δίνονται οι. (i) στη. πρέπει να. πιο. (ii) $a0. $s0 θα πρέπει να. αποθήκευση. αυξάνει τον. f: sub sll add sub jr. h: addi sw sw.

Α. Δίνονται οι. (i) στη. πρέπει να. πιο. (ii) $a0. $s0 θα πρέπει να. αποθήκευση. αυξάνει τον. f: sub sll add sub jr. h: addi sw sw. ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΡ ΙΟ ΥΠΟΛΟΟ ΓΙΣΤΙΚΩΝ ΣΥΣΤΗΜΑΤΩΝ www.cslab.ece.ntua. gr ΑΡΧΙΤΕΚΤΟΝΙΚΗ

Διαβάστε περισσότερα

Πανεπιστήµιο Θεσσαλίας

Πανεπιστήµιο Θεσσαλίας Πανεπιστήµιο Θεσσαλίας Τµήµα Ηλεκτρολόγων Μηχανικών & Μηχανικών Υπολογιστών Αρχιτεκτονική Υπολογιστών Άσκηση 1: Λυµένες Ασκήσεις Έστω ένας επεξεργαστής, στον οποίο ένα πρόγραµµα ολοκληρώνει την εκτέλεσή

Διαβάστε περισσότερα

Αρχιτεκτονική Υπολογιστών

Αρχιτεκτονική Υπολογιστών Κεφάλαιο 2 Ασκήσεις Άσκηση 1 Κώδικας C: f = g + h + B[4]; f = g A[B[4]]; f, g, h, στους $s0, $s1, $s2, και διευθύνσεις βάσης των πινάκων Α και Β στους $s6 και $s7 Ποιος είναι ο αντίστοιχος κώδικας MIPS;

Διαβάστε περισσότερα

ΠΛΕ- 027 Μικροεπεξεργαστές 8ο μάθημα: Παραλληλία επιπέδου εντολής

ΠΛΕ- 027 Μικροεπεξεργαστές 8ο μάθημα: Παραλληλία επιπέδου εντολής ΠΛΕ- 027 Μικροεπεξεργαστές 8ο μάθημα: Παραλληλία επιπέδου εντολής Αρης Ευθυμίου Ταχύτερη εκτέλεση Με τις τεχνικές που είδαμε στα προηγούμενα μαθήματα μπορούμε να εκτελέσουμε (με επικάλυψη) περίπου 1 εντολή

Διαβάστε περισσότερα

Οργάνωση Η/Υ. Γιώργος Δημητρίου. Μάθημα 8 ο Μερική Επικάλυψη. Πανεπιστήμιο Θεσσαλίας - Τμήμα Πληροφορικής

Οργάνωση Η/Υ. Γιώργος Δημητρίου. Μάθημα 8 ο Μερική Επικάλυψη. Πανεπιστήμιο Θεσσαλίας - Τμήμα Πληροφορικής Γιώργος Δημητρίου Μάθημα 8 ο Μερική Επικάλυψη Κίνδυνοι στη Μερική Επικάλυψη Αδυναμία ιδανικής εκτέλεσης με μερική επικάλυψη Εξαρτήσεις μεταξύ εντολών Ανάγκη εκτέλεσης λειτουργιών σε συγκεκριμένη σειρά

Διαβάστε περισσότερα

Ο επεξεργαστής. Οργάνωση και Σχεδίαση Υπολογιστών. Η Διασύνδεση Υλικού και Λογισμικού, 4 η έκδοση Κεφάλαιο 4

Ο επεξεργαστής. Οργάνωση και Σχεδίαση Υπολογιστών. Η Διασύνδεση Υλικού και Λογισμικού, 4 η έκδοση Κεφάλαιο 4 Οργάνωση και Σχεδίαση Υπολογιστών Η Διασύνδεση Υλικού και Λογισμικού, 4 η έκδοση Κεφάλαιο 4 Ο επεξεργαστής Γηαθάλεηεο δηδαζθαιίαο ηνπ πξσηόηππνπ βηβιίνπ κεηαθξαζκέλεο ζηα ειιεληθά (κεηάθξαζε, επηκέιεηα:

Διαβάστε περισσότερα

Αρχιτεκτονική Υπολογιστών

Αρχιτεκτονική Υπολογιστών ΠΑΝΕΠΙΣΤΗΜΙΟ ΙΩΑΝΝΙΝΩΝ ΑΝΟΙΚΤΑ ΑΚΑΔΗΜΑΪΚΑ ΜΑΘΗΜΑΤΑ Αρχιτεκτονική Υπολογιστών Αρχιτεκτονικό σύνολο εντολών Διδάσκων: Επίκουρος Καθηγητής Αριστείδης Ευθυμίου Άδειες Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται

Διαβάστε περισσότερα

ΣΕΙ Δυτικήσ Μακεδονίασ, Παράρτημα Καςτοριάσ Τμήμα Πληροφορικήσ και Τεχνολογίασ Υπολογιςτών

ΣΕΙ Δυτικήσ Μακεδονίασ, Παράρτημα Καςτοριάσ Τμήμα Πληροφορικήσ και Τεχνολογίασ Υπολογιςτών τοιχεία του μαθήματοσ (ημζρα εβδομάδασ, ώρεσ, ζτοσ): ΣΕΙ Δυτικήσ Μακεδονίασ, Παράρτημα Καςτοριάσ Τμήμα Πληροφορικήσ και Τεχνολογίασ Υπολογιςτών Εργαςτηριακή ομάδα αςκήςεων 2 για το μάθημα «ΑΡΧΙΣΕΚΣΟΝΙΚΗ

Διαβάστε περισσότερα

CS425 Computer Systems Architecture

CS425 Computer Systems Architecture CS425 Computer Systems Architecture Fall 2017 Dynamic Instruction Scheduling: Scoreboard CS425 - Vassilis Papaefstathiou 1 DLX Processor Instruction Fetch Instr. Decode Reg. Fetch Execute Addr. Calc Memory

Διαβάστε περισσότερα

Αρχιτεκτονική Υπολογιστών

Αρχιτεκτονική Υπολογιστών Γιώργος Δημητρίου Ενότητα 3 η : Μερική Επικάλυψη Μερική Επικάλυψη Μηχανισμός μερικής επικάλυψης εντολών Εξαρτήσεις Κίνδυνοι (hazards) Παροχέτευση Πρόβλεψη διακλαδώσεων Μερική επικάλυψη σε μονάδες εκτέλεσης

Διαβάστε περισσότερα

Παραλληλισμός σε επίπεδο εντολών

Παραλληλισμός σε επίπεδο εντολών Ιόνιο Πανεπιστήμιο Τμήμα Πληροφορικής Αρχιτεκτονική Υπολογιστών 2015-16 Παραλληλισμός σε επίπεδο εντολών (Pipelining και άλλες τεχνικές αύξησης απόδοσης) http://di.ionio.gr/~mistral/tp/comparch/ Μ.Στεφανιδάκης

Διαβάστε περισσότερα

Ειζαγφγή. Σύνουη βαζικών εννοιών, 5-stage pipeline, επεκηάζεις για λειηοσργίες πολλαπλών κύκλφν

Ειζαγφγή. Σύνουη βαζικών εννοιών, 5-stage pipeline, επεκηάζεις για λειηοσργίες πολλαπλών κύκλφν Ειζαγφγή Σύνουη βαζικών εννοιών, 5-stage pipeline, επεκηάζεις για λειηοσργίες πολλαπλών κύκλφν 1 Παξάγνληεο πνπ επεξεάδνπλ ηελ επίδνζε ηεο CPU CPU time = Seconds = Instructions Cycles Seconds --------------

Διαβάστε περισσότερα

2 ΕΝΤΟΛΕΣ ΕΛΕΓΧΟΥ. Η πιο απλι μορφι ςφγκριςθσ εντολισ ελζγχου ζχει τθ μορφι : if (<ζπλζήθε>) εληνιή; if(<ζπλζήθε>){ block εληνιώλ; }

2 ΕΝΤΟΛΕΣ ΕΛΕΓΧΟΥ. Η πιο απλι μορφι ςφγκριςθσ εντολισ ελζγχου ζχει τθ μορφι : if (<ζπλζήθε>) εληνιή; if(<ζπλζήθε>){ block εληνιώλ; } 2 ΕΝΤΟΛΕΣ ΕΛΕΓΧΟΥ τα πιο πολλά προγράμματα απαιτοφνται να γίνονται κάποιοι ζλεγχοι γαι το αν μπορεί να γίνει μια πράξθ ( π.χ. αν ο διαιρζτθσ δεν είναι μθδζν ), αν ζνασ αρικμόσ ι όνομα υπάρχει ςε μια λίςτα,

Διαβάστε περισσότερα

HY225 Οργϊνωςη Υπολογιςτών

HY225 Οργϊνωςη Υπολογιςτών HY225 Οργϊνωςη Υπολογιςτών Διδϊςκοντεσ: Δ. Νικολόπουλοσ, Χ. ωτηρύου. http://www.csd.uoc.gr/~hy225 1 Πωσ μετρϊμε την Απόδοςη; Ορίηουμε Απόδοςθ = 1/(Χρόνοσ Εκτζλεςθσ) «Χ είναι ν φορζσ γρθγορότερο από το

Διαβάστε περισσότερα

Οργάνωση και Σχεδίαση Υπολογιστών Η ιασύνδεση Υλικού και Λογισµικού, 4 η έκδοση. Κεφάλαιο 4. Ο επεξεργαστής

Οργάνωση και Σχεδίαση Υπολογιστών Η ιασύνδεση Υλικού και Λογισµικού, 4 η έκδοση. Κεφάλαιο 4. Ο επεξεργαστής Οργάνωση και Σχεδίαση Υπολογιστών Η ιασύνδεση Υλικού και Λογισµικού, 4 η έκδοση Κεφάλαιο 4 Ο επεξεργαστής Ασκήσεις Η αρίθµηση των ασκήσεων είναι από την 4 η έκδοση του «Οργάνωση και Σχεδίαση Υπολογιστών:

Διαβάστε περισσότερα

Οργάνωση Υπολογιστών ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ ΠΑΝΕΠΙΣΤΗΜΙΟ ΚΡΗΤΗΣ. Εργαστήριο 9: Εισαγωγή στην Ομοχειρία (Pipelining - Διοχέτευση) Μανόλης Γ.Η.

Οργάνωση Υπολογιστών ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ ΠΑΝΕΠΙΣΤΗΜΙΟ ΚΡΗΤΗΣ. Εργαστήριο 9: Εισαγωγή στην Ομοχειρία (Pipelining - Διοχέτευση) Μανόλης Γ.Η. ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ ΠΑΝΕΠΙΣΤΗΜΙΟ ΚΡΗΤΗΣ Οργάνωση Υπολογιστών Εργαστήριο 9: Εισαγωγή στην Ομοχειρία (Pipelining - Διοχέτευση) Μανόλης Γ.Η. Κατεβαίνης Τμήμα Επιστήμης Υπολογιστών Άδειες Χρήσης Το παρόν εκπαιδευτικό

Διαβάστε περισσότερα

iii. iv. γηα ηελ νπνία ηζρύνπλ: f (1) 2 θαη

iii. iv. γηα ηελ νπνία ηζρύνπλ: f (1) 2 θαη ΔΠΑΝΑΛΗΠΣΙΚΑ ΘΔΜΑΣΑ ΣΟ ΓΙΑΦΟΡΙΚΟ ΛΟΓΙΜΟ Μάρτιος 0 ΘΔΜΑ Να ππνινγίζεηε ηα όξηα: i ii lim 0 0 lim iii iv lim e 0 lim e 0 ΘΔΜΑ Γίλεηαη ε άξηηα ζπλάξηεζε '( ) ( ) γηα θάζε 0 * : R R γηα ηελ νπνία ηζρύνπλ:

Διαβάστε περισσότερα

Υλοποίηση Mικροεπεξεργαστή MIPS -16

Υλοποίηση Mικροεπεξεργαστή MIPS -16 Υλοποίηση Mικροεπεξεργαστή MIPS -16 Διάδρομος Δεδομένων και Μονάδα Ελέγχου 1 Περίληψη Μνήμη RAM Εκτέλεση εντολών με πολλαπλούς κύκλους Σχεδιασμός Διαδρόμου Δεδομένων (Data Path) Καταχωρητής Εντολών (Instruction

Διαβάστε περισσότερα

Κάθε functional unit χρησιµοποιείται µια φορά σε κάθε κύκλο: ανάγκη για πολλαπλό hardware = κόστος υλοποίησης!

Κάθε functional unit χρησιµοποιείται µια φορά σε κάθε κύκλο: ανάγκη για πολλαπλό hardware = κόστος υλοποίησης! Single-cyle υλοποίηση: ιάρκεια κύκλου ίση µε τη µεγαλύτερη εντολή-worst case delay (εδώ η lw) = χαµηλή απόδοση! Αντιβαίνει µε αρχή: Κάνε την πιο απλή περίπτωση γρήγορη (ίσως και εις βάρος των πιο «σύνθετων»

Διαβάστε περισσότερα

ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ

ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΥΠΟΛΟΓΙΣΤΙΚΩΝ ΣΥΣΤΗΜΑΤΩΝ www.cslab.ece.ntua.gr ΠΡΟΗΓΜΕΝΑ ΘΕΜΑΤΑ

Διαβάστε περισσότερα

Δομζσ Αφαιρετικότθτα ςτα Δεδομζνα

Δομζσ Αφαιρετικότθτα ςτα Δεδομζνα Δομζσ Αφαιρετικότθτα ςτα Δεδομζνα Περιεχόμενα Ζννοια δομισ Οριςμόσ δομισ Διλωςθ μεταβλθτϊν Απόδοςθ Αρχικϊν τιμϊν Αναφορά ςτα μζλθ μιασ δομισ Ζνκεςθ Δομισ Πίνακεσ Δομϊν Η ζννοια τθσ δομισ Χρθςιμοποιιςαμε

Διαβάστε περισσότερα

AΡΧΙΤΕΚΤΟΝΙΚΗ ΥΠΟΛΟΓΙΣΤΩΝ (5 ο εξάμηνο) ΕΠΑΝΑΛΗΠΤΙΚΗ ΕΞΕΤΑΣΗ (ΦΘΙΝΟΠΩΡΟ 2007) ΔΙΑΡΚΕΙΑ ΕΞΕΤΑΣΗΣ: 2 ΩΡΕΣ 30 ΛΕΠΤΑ

AΡΧΙΤΕΚΤΟΝΙΚΗ ΥΠΟΛΟΓΙΣΤΩΝ (5 ο εξάμηνο) ΕΠΑΝΑΛΗΠΤΙΚΗ ΕΞΕΤΑΣΗ (ΦΘΙΝΟΠΩΡΟ 2007) ΔΙΑΡΚΕΙΑ ΕΞΕΤΑΣΗΣ: 2 ΩΡΕΣ 30 ΛΕΠΤΑ ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ Ε Ρ Γ Α Σ Τ ΗΡ ΙΟ Υ ΠΟΛΟΓΙΣ Τ Ι Κ Ω Ν Σ Υ Σ Τ ΗΜΑΤΩΝ w w w. c s l ab.

Διαβάστε περισσότερα

Διάλεξη 14 Εισαγωγή στην Ιεραρχία Μνήμης

Διάλεξη 14 Εισαγωγή στην Ιεραρχία Μνήμης ΗΥ 232 Οργάνωση και Σχεδίαση Υπολογιστών Διάλεξη 14 Εισαγωγή στην Ιεραρχία Μνήμης Νίκος Μπέλλας Τμήμα Μηχανικών Η/Υ, Τηλεπικοινωνιών και Δικτύων 1 H Μικρο-αρχιτεκτονική μας 4 1 0 PCSrc IF/ID Control ID/EX

Διαβάστε περισσότερα

ΔΙΑΓΩΝΙΣΜΑ ΣΤΗ ΦΥΣΙΚΗ. Ύλη: Εσθύγραμμη Κίνηζη

ΔΙΑΓΩΝΙΣΜΑ ΣΤΗ ΦΥΣΙΚΗ. Ύλη: Εσθύγραμμη Κίνηζη ΔΙΑΓΩΝΙΣΜΑ ΣΤΗ ΦΥΣΙΚΗ Είμαζηε ηυχεροί που είμαζηε δάζκαλοι Ον/μο:.. A Λσκείοσ Ύλη: Εσθύγραμμη Κίνηζη 8-11-2015 Θέμα 1 ο : 1. Η εμίζωζε θίλεζεο ελόο θηλεηνύ πνπ θηλείηαη επζύγξακκα είλαη ε x = 5t. Πνηα

Διαβάστε περισσότερα

ΟΡΓΑΝΩΣΗ ΚΑΙ ΣΧΕΔΙΑΣΗ Η/Υ

ΟΡΓΑΝΩΣΗ ΚΑΙ ΣΧΕΔΙΑΣΗ Η/Υ ΟΡΓΑΝΩΣΗ ΚΑΙ ΣΧΕΔΙΑΣΗ Η/Υ Γιώργος Δημητρίου Μάθημα 5 ο ΠΜΣ Εφαρμοσμένη Πληροφορική ΣΥΝΟΛΙΚΗ ΔΟΜΗ ΚΜΕ Μία ή περισσότερες μονάδες αριθμητικών και λογικών πράξεων Μονάδα ολίσθησης Φάκελος καταχωρητών γενικού

Διαβάστε περισσότερα

ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ

ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΥΠΟΛΟΓΙΣΤΙΚΩΝ ΣΥΣΤΗΜΑΤΩΝ www.cslab.ece.ntua.gr ΠΡΟΗΓΜΕΝΑ ΘΕΜΑΤΑ

Διαβάστε περισσότερα

Αιγόξηζκνη Γνκή επηινγήο. Πνιιαπιή Δπηινγή Δκθωιεπκέλεο Δπηινγέο. Δηζαγωγή ζηηο Αξρέο ηεο Δπηζηήκεο ηωλ Η/Υ. introcsprinciples.wordpress.

Αιγόξηζκνη Γνκή επηινγήο. Πνιιαπιή Δπηινγή Δκθωιεπκέλεο Δπηινγέο. Δηζαγωγή ζηηο Αξρέο ηεο Δπηζηήκεο ηωλ Η/Υ. introcsprinciples.wordpress. Αιγόξηζκνη 2.2.7.3 Γνκή επηινγήο Πνιιαπιή Δπηινγή Δκθωιεπκέλεο Δπηινγέο Δηζαγωγή ζηηο Αξρέο ηεο Δπηζηήκεο ηωλ Η/Υ 1 Πνιιαπιή Δληνιή Δπηινγήο Αν ζπλζήθε_1 ηόηε εληνιέο_1 αλλιώς_αν ζπλζήθε_2 ηόηε εληνιέο_2...

Διαβάστε περισσότερα

ΟΡΓΑΝΩΣΗ ΚΑΙ ΣΧΕΔΙΑΣΗ Η/Υ

ΟΡΓΑΝΩΣΗ ΚΑΙ ΣΧΕΔΙΑΣΗ Η/Υ ΟΡΓΑΝΩΣΗ ΚΑΙ ΣΧΕΔΙΑΣΗ Η/Υ Γιώργος Δημητρίου Μάθημα 7 ο ΠΜΣ Εφαρμοσμένη Πληροφορική ΔΙΑΔΟΧΙΚΕΣ ΔΙΑΔΙΚΑΣΙΕΣ Σειριακή εκτέλεση, χωρίς καμία επικάλυψη: 50ns 100ns Δ1 Χρόνος Δ2 Δ3 Συνολικός χρόνος ολοκλήρωσης

Διαβάστε περισσότερα

add $t0,$zero, $zero I_LOOP: beq $t0,$s3, END add $t1, $zero,$zero J_LOOP: sub $t2, $s3, $t0 add $t2, $t2, $s1 int i, j, tmp; int *arr, n;

add $t0,$zero, $zero I_LOOP: beq $t0,$s3, END add $t1, $zero,$zero J_LOOP: sub $t2, $s3, $t0 add $t2, $t2, $s1 int i, j, tmp; int *arr, n; Άσκηση 1 η Μέρος Α Ζητούμενο: Δίνεται το παρακάτω πρόγραμμα σε C καθώς και μια μετάφραση του σε assembly MIPS. Συμπληρώστε τα κενά. Σας υπενθυμίζουμε ότι ο καταχωρητής $0 (ή $zero) είναι πάντα μηδέν. int

Διαβάστε περισσότερα

ΠΛΕ- 027 Μικροεπεξεργαστές 5ο μάθημα: Αρχιτεκτονική πυρήνα: υλοποίηση ενός κύκλου

ΠΛΕ- 027 Μικροεπεξεργαστές 5ο μάθημα: Αρχιτεκτονική πυρήνα: υλοποίηση ενός κύκλου ΠΛΕ- 27 Μικροεπεξεργαστές 5ο μάθημα: Αρχιτεκτονική πυρήνα: υλοποίηση ενός κύκλου Αρης Ευθυμίου Δομή σύγχρονων υπολογιστών Κώδικας μηχανής Αρχιτεκτονικό συνόλο εντολών (InstrucDon Set Architecture ISA)

Διαβάστε περισσότερα

Εθνικό Μετσόβιο Πολυτεχνείο Σχολή Ηλεκτρολόγων Μηχανικών - Μηχανικών Υπολογιστών. Αρχιτεκτονική Υπολογιστών Νεκτάριος Κοζύρης. Multicycle datapath

Εθνικό Μετσόβιο Πολυτεχνείο Σχολή Ηλεκτρολόγων Μηχανικών - Μηχανικών Υπολογιστών. Αρχιτεκτονική Υπολογιστών Νεκτάριος Κοζύρης. Multicycle datapath Εθνικό Μετσόβιο Πολυτεχνείο Σχολή Ηλεκτρολόγων Μηχανικών - Μηχανικών Υπολογιστών Αρχιτεκτονική Υπολογιστών Νεκτάριος Κοζύρης lticycle path Άδεια Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες χρήσης

Διαβάστε περισσότερα

Παραλληλισµός Εντολών (Pipelining)

Παραλληλισµός Εντολών (Pipelining) ΕΣ 08 Επεξεργαστές Ψηφιακών Σηµάτων Παραλληλισµός Εντολών (Pipelining) Τµήµα Επιστήµη και Τεχνολογίας Τηλεπικοινωνιών Πανεπιστήµιο Πελοποννήσου Βιβλιογραφία Ενότητας Kuo [2005]: Chapter 3: Section 3.4,

Διαβάστε περισσότερα

ΕΡΓΑΣΗΡΙΑΚΗ ΑΚΗΗ 4.1

ΕΡΓΑΣΗΡΙΑΚΗ ΑΚΗΗ 4.1 ΕΡΓΑΣΗΡΙΑΚΗ ΑΚΗΗ 4. Να γίνει πρόγραμμα το οποίο να επιλφει το Διαγώνιο Σφςτθμα: A ι το ςφςτθμα : ι ςε μορφι εξιςώςεων το ςφςτθμα : Αλγόρικμοσ m(). Διαβάηουμε τθν τιμι του ( θ διάςταςθ του Πίνακα Α )..

Διαβάστε περισσότερα