ΘΕΜΑΤΑ ΔΙΠΛΩΜΑΤΙΚΩΝ ΕΡΓΑΣΙΩΝ. ΠΕΡΙΟΧΗ: Design for Reliability & Fault-Tolerant Memory Architectures

ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΜΙΚΡΟΫΠΟΛΟΓΙΣΤΩΝ ΚΑΙ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ ΘΕΜΑΤΑ ΔΙΠΛΩΜΑΤΙΚΩΝ ΕΡΓΑΣΙΩΝ ΠΕΡΙΟΧΗ: Design for Reliability & Fault-Tolerant Memory Architectures Εισαγωγή: Τα κυκλώματα μνήμης χρησιμοποιούνται ευρύτατα στα υπολογιστικά συστήματα για αποθήκευση δεδομένων και κώδικα. Χαρακτηριστικά παραδείγματα αποτελούν οι μνήμες DRAM που χρησιμοποιούνται στα PC, οι μνήμες Cache που ενσωματώνονται στους σύγχρονους επεξεργαστές, μνήμες ενσωματωμένες σε μικροελεγκτές και γενικότερα σε embedded systems (π.χ. FPGA boards κλπ.). Λόγω της ευρύτατης χρήσης τους, η αξιοπιστία των κυκλωμάτων μνήμης θεωρείται δεδομένη. Στην πραγματικότητα τα κυκλώματα μνήμης είναι εξίσου επιρρεπή σε ελαττώματα (βραχυκυκλώματα ή ανοιχτοκυκλώματα) όπως και κάθε ολοκληρωμένο κύκλωμα. Τα ελαττώματα αυτά μπορούν γενικά να χωριστούν σε δύο γενικές κατηγορίες: 1. Κατασκευαστικές ατέλειες. Τα ελαττώματα αυτά εμφανίζονται κατά τη σχεδίαση του πρωτοτύπου (prototyping phase) και στη συνέχεια κατά την μαζική παραγωγή των κυκλωμάτων μνήμης (manufacturing phase). Περισσότερο ευάλωτοι είναι οι κατασκευαστές CPU, MCU και embedded systems, όπου μερικά ελαττωματικά κελιά μνήμης μπορεί να υποβαθμίσουν σημαντικά τη λειτουργία του προϊόντος τους, μερικές φορές σε βαθμό που να απαιτείται η απόσυρσή του από την αγορά. 2. Ελαττώματα λόγω «γήρανσης» (φαινόμενο aging). Τα ελαττώματα αυτά εμφανίζονται κατά τη διάρκεια ζωής ενός κυκλώματος μνήμης και αποτελούν μεγάλο πρόβλημα σε ειδικές αλλά πολύ σημαντικές περιπτώσεις, όπου η παρουσία ενός σφάλματος θέτει σε κίνδυνο ανθρώπινες ζωές (π.χ. ιατρικές εφαρμογές) ή η αντικατάσταση του ελαττωματικού κυκλώματος είναι αδύνατη ή ασύμφορη (π.χ. αεροδιαστημική). Στα παραπάνω πρέπει να ληφθεί υπόψιν ότι η χωρητικότητα και η επιφάνεια που καταλαμβάνουν τα κυκλώματα μνήμης αυξάνουν με γρήγορους ρυθμούς με την εξέλιξη της τεχνολογίας και συνεπώς το πρόβλημα επιτείνεται. Ήδη από το 2005 τα ολοκληρωμένα μνήμης καταλαμβάνουν 50%-70% της διαθέσιμης επιφάνειας [1] και αναμένεται να φτάσει το 90% το 2010. Παρόλο που το πρόβλημα δεν είναι νέο [2], [3] οι τρέχουσες τεχνικές αντιμετώπισης του προβλήματος στη βιομηχανία έχουν παραμείνει περίπου στάσιμες και συνίστανται στην προσθήκη επιπλέον γραμμών ή στηλών μνήμης. Σε περίπτωση ανίχνευσης σφάλματος, οι ελαττωματικές γραμμές ή στήλες αποσυνδέονται με χρήση laser ή ηλεκτρικές μεθόδους και αντί αυτών συνδέονται οι επιπλέον γραμμές ή στήλες [4]. Ο εξοπλισμός και η διαδικασία ανίχνευσης και διόρθωσης εκτιμάται περίπου στο 40% του κόστους παραγωγής [5] και συνεπώς είναι εξαιρετικά ακριβή και χρονοβόρα. Λόγω των παραπάνω υπάρχει ενδιαφέρον για on-chip τεχνικές επιδιόρθωσης κυκλωμάτων μνήμης και μάλιστα σε πραγματικό χρόνο (online repair). Το Microlab έχει αναπτύξει μια τεχνική αντιμετώπισης τέτοιων σφαλμάτων που αντικαθιστά ελαττωματικά τμήματα ενός ολοκληρωμένου μνήμης κατά βέλτιστο τρόπο [6]. Οι παρακάτω διπλωματικές εργασίες αποσκοπούν στην υλοποίηση μέρους της τεχνικής αυτής (Proof of Concept) σε επίπεδο, αρχιτεκτονικής (Διπλωματική Εργασία 1) και φυσικού σχεδίου (Διπλωματική Εργασία 2).

ΔΙΠΛΩΜΑΤΙΚΗ ΕΡΓΑΣΙΑ 1 Tίτλος: Υλοποίηση σε FPGA τεχνικής (αρχιτεκτονικής) για έλεγχο ορθής λειτουργίας μνημών και (δυναμική) διόρθωση σφαλμάτων (εν λειτουργία) με την προσθήκη μικρής μνήμης τύπου Cache. Περίληψη: Στη παρούσα διπλωματική εργασία κάνουμε προσομοίωση της διαδικασίας ανίχνευσης και διόρθωσης σφαλμάτων που έχει αναπτύξει το Microlab [6] σε επίπεδο RTL. Πιο συγκεκριμένα σύμφωνα με την τεχνική αυτή η προς διόρθωση μνήμη απεικονίζεται σε μια μικρή διορθωτική λανθάνουσα μνήμη (cache) στην οποία εγγράφονται οι ελαττωματικές διευθύνσεις. Όταν διαπιστώνεται πρόσβαση σε μια ελαττωματική διεύθυνση παρακάμπτεται η κυρίως μνήμη και χρησιμοποιείται η cache. Σε 1 η φάση θα πρέπει να εξομοιωθούν οι ελαττωματικές διευθύνσεις της κυρίως μνήμης. Σαν παράδειγμα, αυτό μπορεί να γίνει με ένα καταχωρητή των ελαττωματικών διευθύνσεων σε ένα πίνακα. Οταν μια διεύθυνση δοθεί στον address register γίνεται έλεγχος αν η διεύθυνση περιέχεται στον πίνακα. Σε περίπτωση που περιέχεται, επιστρέφεται μια στατική λέξη (προσομοίωση stuck-at ή open fault). Αν όχι, η διαδικασία ανάκλησης δεδομένων προχωρά κανονικά αποδίδοντας τη διεύθυνση στην κυρίως μνήμη ζητώντας τα δεδομένα που είναι αποθηκευμένα εκεί. Στη συνέχεια ζητείται η ανάπτυξη τεχνικών ανίχνευσης και αντικατάστασης των ελαττωματικών κελιών από μια 2 η μνήμη με τη μεθοδολογία που έχει αναπτυχθεί στο Microlab [6]. Τέλος, ζητείται η βέλτιστοποίηση της τεχνικής με παράμετρο τη συχνότητα λειτουργίας του κυκλώματος διόρθωσης. Στα παραπάνω βήματα υπάρχει η δυνατότητα επιλογής SRAM ή DRAM με υλοποίηση DRAM Controller για χρήση κύριας μνήμης. Η υλοποίηση της διόρθωσης SRAM μπορεί να γίνει σε πλατφόρμα FPGA θα αφορά σε block RAM (ως η μνήμη προς διόρθωση) και το διορθωτικό κύκλωμα-μνήμη που επίσης θα υλοποιηθεί εντός του FPGA με τη χρήση προγραμματιζόμενων μπλοκ λογικής (CLBs). Στην περίπτωση διόρθωσης DRAM μπορεί να γίνει χρήση ενός διαθέσιμου DRAM Controller (open IP core) που θα εμπλουτιστεί με ενσωμάτωση της παραπάνω τεχνικής και στη συνέχεια η υλοποίηση της σε πλατφόρμα FPGA. Η προς διόρθωση DRAM θεωρείται εξωτερικό κύκλωμα ως προς το FPGA. Ζητούμενα: a. Μελέτη Βιβλιογραφίας b. Υλοποίηση εικονικών σφαλμάτων κύριας μνήμης. c. Αλγόριθμος ανίχνευσης σφαλμάτων μνήμης (offline testing). d. Ανάπτυξη τεχνικής αντικατάστασης σφαλμάτων εν λειτουργία (online repair). e. Τestbench για τις παραπάνω λειτουργίες. f. Εύρεση συχνότητας λειτουργίας του κυκλώματος διόρθωσης. Χρονοδιάγραμμα Περίοδος T0 T1 T2 T3 T4 T5 Βιβλιογραφία a Κώδικας b Offline-Testing c Online-Repair d d Testbench e e e e Benchmark f f Απαιτούμενες γνώσεις Ο υποψήφιος αναμένεται να γνωρίζει σε ικανοποιητικό βαθμό μια γλώσσα περιγραφής υλικού HDL (VHDL ή Verilog) και να έχει γενικές γνώσεις ψηφιακών κυκλωμάτων και αρχιτεκτονικής. Επιθυμητές αλλά όχι απαραίτητες είναι γνώσεις σχετικά με λειτουργίες μνήμης SRAM, DRAM και Cache.

Αποκτούμενες γνώσεις Βασικές και προχωρημένες λειτουργίες διαφόρων τύπων μνήμης (κύκλοι ανάγνωσης/εγγραφής SRAM και DRAM, DRAM Controller, burst mode κλπ.) Αρχιτεκτονική SRAM, DRAM, Cache Τεχνικές Built-In Self-Test για ανίχνευση σφαλμάτων σε κυκλώματα μνήμης (Μemory BIST) Τεχνικές Built-In Self-Repair για επιδιόρθωση σφαλμάτων σε κυκλώματα μνήμης (Memory BISR) Βιβλιογραφία: [1] Marinissen, E.J.; Prince, B.; Keltel-Schulz, D.; Zorian, Y., Challenges in embedded memory design and test, Design Automation and Test in Europe, Proceedings, 2005, pp.722-727. [2] Schuster, S.E., Multiple word/bit line redundancy for semiconductor memories, Solid-State Circuits, Journal, IEEE, 1978, vol.13, no.5, pp.698-703. [3] Mano, T.; Wada, M.; Ieda, N.; Tanimoto, M., A redundancy circuit for a fault-tolerant 256K MOS RAM, Solid-State Circuits, Journal, IEEE, 1982, vol.17, no.4, pp.726-731. [4] Hamdioui, S.; Gaydadjiev, G.; van de Goor, A.J., The State-of-art and Future Trends in Testing Embedded Memories, Int. Workshop on Memory Technology Design and Testing, Records, 2004, pp.54-59. [5] Zorian, Y.; Shoukourian, S., Embedded-memory test and repair: infrastructure IP for SoC yield, Design & Test of Computers, IEEE, 2003, vol.20, no.2, pp.58-66. [6] Kiamal Pekmestzi, Nicholas Axelos, Isidoros Sideris, Nicolaos Moshopoulos, A BISR Architecture for Embedded Memories, International Online Testing Symposium, IEEE, 2008, pp.149-154. Επιστημονικοί Υπεύθυνοι: Καθηγητής Κ. Πεκμεστζή Τηλ: 210-7722500 e-mail: pekmes@microlab.ntua.gr Μεταδιδακτορικός Ερευνητής Ν. Αξελός Τηλ: 210-7723653 e-mail: njaxel@microlab.ntua.gr Υ.Δ. Δ. Μπεκιάρης Τηλ: 210-7721800 e-mail: mpekiaris@microlab.ntua.gr

ΔΙΠΛΩΜΑΤΙΚΗ ΕΡΓΑΣΙΑ 2 Τίτλος: Φυσική σχεδίαση (layout) και προσομοίωση λειτουργίας στατικής μνήμης στο VLSI σχεδιαστικό περιβάλλον CADENCE. Υλοποίηση συστήματος διόρθωσης μνήμης με προσθήκη μικρής μνήμης τύπου Cache. Περίληψη: Στην παρούσα διπλωματική εργασία ζητείται η ανάπτυξη της τεχνικής που έχει προτείνει το Microlab [6] σε φυσικό σχέδιο (layout). Για την υλοποίηση απαιτείται ο σχεδιασμός μιας γρήγορης αλλά αποδοτικής στατικής μνήμης μικρού μεγέθους (<1Kword). Τα πρώτα βήματα αφορούν στο σχεδιασμό των κελιών μνήμης και της οργάνωσης. Στη συνέχεια σχεδιάζεται ο αποκωδικοποιητής γραμμής, ο αποκωδικοποιητής στήλης και ο πολυπλέκτης στήλης. Ο ενισχυτής σε κάθε στήλη είναι διαθέσιμος από το εργαστήριο. Θα χρησιμοποιηθούν τα εργαλεία της Cadence που είναι ευρύτατα διαδεδομένα στις εταιρείες σχεδιασμού ASIC και αποτελούν πολύ καλή (και συχνά απαραίτητη) προϋπηρεσία για όποιον αναζητήσει εργασία σε εταιρείες μικροηλεκτρονικής. Κατά το σχεδιασμό της μνήμης ζητείται το βέλτιστο tradeoff μεταξύ ταχύτητας και κατανάλωσης. Στόχος της διπλωματικής εργασίας είναι η απόκτηση εμπειρίας, με εργαλεία που χρησιμοποιούνται στη βιομηχανία πολύ χρήσιμη για μηχανικούς που θα εργαστούν στον τομέα των VLSI. Ζητούμενα a. Μελέτη Βιβλιογραφίας b. Εκτίμηση σχεδίου και παραμέτρων (Floorplanning), εξοικείωση με εργαλεία Cadence c. Σχεδιασμός στατικής μνήμης τύπου Cache* i. κελιά στατικής μνήμης (cell aray) και ROM (tag array) ii. αποκωδικοποίηση γραμμής (row decoder) & στήλης (column decoder) iii. πολυπλέκτης στήλης (mux) & ενισχυτής σήματος (sense amplifier) iv. ελεγκτής μνήμης (memory controller) d. Σχεδιασμός υποστηρικτικών κυκλωμάτων που αφορούν στην τεχνική (συγκριτές και πολυπλέκτες) e. Προσομοιώσεις (testbench) για επαλήθευση λειτουργίας των παραπάνω f. Εκτίμηση λειτουργίας σε οριακές συνθήκες και τρόποι βελτιστοποίησης (benchmarking) *Οι μνήμες που θα σχεδιαστούν είναι μικρές σε μέγεθος (<=1024 λέξεις). Απαιτούμενες γνώσεις Ψηφιακά κυκλώματα, γενικές γνώσεις αρχιτεκτονικής και λειτουργίας κυκλωμάτων μνήμης. Επιθυμητές άλλα όχι απαραίτητες είναι οι γνώσεις εργαλείων SPICE. Χρονοδιάγραμμα Περίοδος T0 T1 T2 T3 T4 T5 Βιβλιογραφία a Floorplanning b Σχεδίαση μνήμης c Υποστηρικτικά κυκλώματα d Testbench e e e e Benchmark f

Αποκτούμενες γνώσεις Σχεδίαση σε φυσικό επίπεδο με state-of-the-art εργαλεία (Cadence tool flow) που χρησιμοποιούνται ευρέως από κατασκευαστές ολοκληρωμένων Κυκλώματα SRAM, DRAM, DRAM Controller, Cache Επιστημονικοί Υπεύθυνοι: Καθηγητής Κ. Πεκμεστζή Τηλ: 210-7722500 e-mail: pekmes@microlab.ntua.gr Μεταδιδακτορικός Ερευνητής Ν. Αξελός Τηλ: 210-7723653 e-mail: njaxel@microlab.ntua.gr Υ.Δ. Δ. Μπεκιάρης Τηλ: 210-7721800 e-mail: mpekiaris@microlab.ntua.gr

ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΜΙΚΡΟΫΠΟΛΟΓΙΣΤΩΝ ΚΑΙ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ ΘΕΜΑ ΔΙΠΛΩΜΑΤΙΚΗΣ ΕΡΓΑΣΙΑΣ Εργαλείο Αυτοματοποιημένης Εξερεύνησης Θερμικής Συμπεριφοράς Δυναμικά Επαναδιατάξιμων Συνεπεξεργαστών Υλικού Η συνεχώς αυξανόμενη πυκνότητα ισχύος στις σημερινές sub-micron τεχνολογίες κατασκευής ολοκληρωμένων κυκλωμάτων (IC) οδηγεί σε ανάπτυξη εξαιρετικά υψηλών θερμοκρασιών. Προβλήματα αξιοπιστίας, αύξηση της στατικής κατανάλωσης ισχύος, υποβιβασμός της επίδοσης αποτελούν τις σημαντικότερες συνέπειες της αύξησης θερμοκρασίας. Το πρόβλημα εντοπίζεται ακόμα πιο έντονα στο χώρο των ενσωματωμένων συστημάτων λόγω των αυστηρών χωρικών περιορισμών που αποκλείουν την χρήση κλασσικών τεχνικών ψύξης κατά τo packaging. Ταυτόχρονα, οι σχεδιαστικές απαιτήσεις για αυξημένες επιδόσεις και διατήρηση της ευελιξίας έχουν οδηγήσει στο αρχιτεκτονικό πρότυπο των δυναμικά επαναδιατάξιμων πινάκων υλικού (Coarse-Grained Reconfigurable Arrays, CGRAs). Εντούτοις, ο χώρος σχεδίασης των CGRAs δεν έχει εξερευνηθεί στο επίπεδο της θερμικής συμπεριφοράς. Σκοπός της προτεινόμενης διπλωματικής είναι η υλοποίηση αυτοματοποιημένου εργαλείου για την εξερεύνηση του επαυξημένου χώρου σχεδίασης. Η ροή σχεδίασης που θα υλοποιηθεί δίνεται στο σχηματικό που ακολουθεί. Προαπαιτούμενες γνώσεις: C/C++ programming Perl/Bash Shell Scripting HDL (Verilog, Vhdl) synthesizable modelling Γνώση που θα αποκτηθεί: C-to-RTL High Level Synthesis Tools. Industrial Tools for HDL-RTL Synthesis and Power Analysis Tools for IC Thermal Analysis. Επιστημονικοί Υπεύθυνοι: Υ.Δ. Σ. Ξύδης, Τηλ: 210-772 3653 e-mail: sxydis@microlab.ntua.gr Καθηγητής Κ. Πεκμεστζή Τηλ: 210-772 2500 e-mail: pekmes@microlab.ntua.gr

ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΜΙΚΡΟΫΠΟΛΟΓΙΣΤΩΝ ΚΑΙ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ ΘΕΜΑ ΔΙΠΛΩΜΑΤΙΚΗΣ ΕΡΓΑΣΙΑΣ Σχεδίαση Ευέλικτων DSP Συνεπεξεργαστών Υλικού Με Έμφαση Στη Βελτιστοποίηση Της Κατανάλωσης Ισχύος Η κλασική σχεδίαση ολοκληρωμένων κυκλωμάτων (IC) οδηγείται από μια τριπλέτα σχεδιαστικών περιορισμών/βελτιστοποιήσεων που αφορούν στη χρονική απόκριση/χρόνο εκτέλεσης, στην καταλαμβανόμενη επιφάνεια πυριτίου και την κατανάλωση ισχύος. Οι σύγχρονες σχεδιάσεις ορίζουν ακόμα πιο αυστηρούς περιορισμούς για αυξημένες επιδόσεις και ταυτόχρονα διατήρηση της ευελιξίας σε επίπεδο υλικού. Το νέο αρχιτεκτονικό πρότυπο των δυναμικά επαναδιατάξιμων συσκευών έχει προταθεί προκειμένου να συμβιβάσει αποτελεσματικά τις αντικρουόμενες σχεδιαστικές απαιτήσεις. Ευέλικτες διατάξεις υλικού που ενσωματώνουν περιορισμένη μόνο δυνατότητα επαναδιάταξης μπορούν να προκύψουν, θεωρώντας εκ των προτέρων δεδομένο το σύνολο των εφαρμογών (π.χ. εφαρμογές ψηφιακής επεξεργασίας σήματος (DSP)) που πρόκειται να απεικονιστούν σε υλικό. Σκοπός της προτεινόμενης διπλωματικής είναι η απεικόνιση DSP εφαρμογών σε ένα νέο ευέλικτο αρχιτεκτονικό πρότυπο υλικού. Το υπάρχον ευέλικτο αρχιτεκτονικό πρότυπο έχει βελτιστοποιηθεί ως προς την χρονική απόκριση και την καταλαμβανόμενη επιφάνεια υλικού. Στα πλαίσια αυτής της διπλωματικής ιδιαίτερη έμφαση στα θα δοθεί στη επέκταση του αρχιτεκτονικού προτύπου με δυνατότητες χαμηλής κατανάλωσης ισχύος. Για το λόγω αυτό ένα σύνολο τεχνικών για χαμηλή κατανάλωση ισχύος θα εφαρμοστούν 1) σε επίπεδο bit (idle resource isolation and bypassing), 2) σε επίπεδο αρχιτεκτονικής (FSM guided clock gating, power optimization based on subword parallelism) και 3) μεθοδολογίας απεικόνισης (low power operation template selection). Προαπαιτούμενες γνώσεις: Verilog-HDL synthesizable modeling Computer Arithmetic Γνώση που θα αποκτηθεί: Industrial Tools for HDL-RTL Synthesis and Power Analysis Low power techniques Επιστημονικοί Υπεύθυνοι: Υ.Δ. Σ. Ξύδης, Τηλ: 210-772 3653 e-mail: sxydis@microlab.ntua.gr Καθηγητής Κ. Πεκμεστζή Τηλ: 210-772 2500 e-mail: pekmes@microlab.ntua.gr

ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΜΙΚΡΟΫΠΟΛΟΓΙΣΤΩΝ ΚΑΙ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ ΘΕΜΑΤΑ ΔΙΠΛΩΜΑΤΙΚΩΝ ΕΡΓΑΣΙΩΝ ΠΕΡΙΟΧΗ: Σχεδίαση-Υλοποίηση ASIC αλγορίθμων DSP και βασικών δομικών μονάδων με έμφαση στη χαμηλή κατανάλωση (με τη χρήση εργαλείων της βιομηχανίας) ΘΕΜΑ 1 Ο : ΥΛΟΠΟΙΗΣΗ ΔΙΠΛΩΜΕΝΩΝ (FOLDED) FIR ΦΙΛΤΡΩΝ ΥΨΗΛΗΣ ΤΑΧΥΤΗΤΑΣ ΛΕΙΤΟΥΡΓΙΑΣ ΚΑΙ ΧΑΜΗΛΗΣ ΚΑΤΑΝΑΛΩΣΗΣ ΙΣΧΥΟΣ ΜΕ ΒΑΣΗ ΒΙΒΛΙΟΘΗΚΕΣ ΤΥΠΟΠΟΙΗΜΕΝΩΝ ΚΥΤΤΑΡΩΝ Εισαγωγή-Περιγραφή Η κατανάλωση ισχύος αποτελεί σήμερα μια από τις πιο βασικές παραμέτρους σχεδίασης ψηφιακών συστημάτων ευρείας κλίμακας ολοκλήρωσης (VLSI). Χαρακτηριστικό παράδειγμα αποτελεί η σχεδίαση και υλοποίηση ενσωματωμένων συστημάτων κινητών και γενικότερα ασυρμάτων επικοινωνιών, στα οποία μοναδική πηγή ενέργειας αποτελεί η επαναφορτιζόμενη μπαταρία που φέρουν στο εσωτερικό τους. Τα τελευταία χρόνια, μάλιστα, έχουν ευρύτατα μελετηθεί και παρουσιαστεί στη βιβλιογραφία τεχνικές και μεθοδολογίες σχεδίασης χαμηλής κατανάλωσης (Low Power Design), δίνοντας κάθε φορά έμφαση σε καθένα από τα αφαιρετικά επίπεδα σχεδίασης (Microarhitectural, Register-Transfer, Physical). Επομένως, είναι επίκαιρη όσο και απαραίτητη η σχεδίαση και υλοποίηση κυκλωμάτων και συστημάτων VLSI, ικανών να εξοικονομούν τη μέγιστη δυνατή ενέργεια, λειτουργώντας παράλληλα στην επιθυμητή ταχύτητα, με βάση πάντα τις προδιαγραφές της εκάστοτε σχεδίασης. Στα πλαίσια αυτά, θα διερευνηθούν και στη συνέχεια θα υλοποιηθούν αρχιτεκτονικές Προγραμματιζόμενων Ψηφιακών Φίλτρων Πεπερασμένης Κρουστικής Απόκρισης (Programmable Finite Impulse Response FIR Digital Filters), με στόχο την επίτευξη χαμηλής κατανάλωσης ισχύος και ταυτόχρονα υψηλής ταχύτητας λειτουργίας. Ο αλγόριθμος FIR είναι η συνέλιξη χρονικά ολισθημένων δειγμάτων (samples) ενός σήματος δεδομένων (input data), με προγραμματιζόμενους συντελεστές (coefficients). Tα φίλτρα FIR αποτελούν θεμελιώδεις μονάδες συστημάτων Ψηφιακής Επεξεργασίας Σήματος (Digital Signal Processing-DSP), καθώς η υλοποίηση πιο πολύπλοκων DSP αλγορίθμων μπορεί να αναχθεί σε επιμέρους φίλτρα FIR. Ταυτόχρονα, δεδομένου ότι τα φίλτρα αυτά βασίζονται σε έναν υπολογιστικά απαιτητικό αλγόριθμο και άρα απαιτούν μεγάλο αριθμό μονάδων αριθμητικών πράξεων (πολλαπλασιαστές, αθροιστές), η αποδοτική υλοποίησή τους στις σύγχρονες τεχνολογίες CMOS VLSI είναι ξεχωριστής σημασίας, ιδιαίτερα όταν δίνεται έμφαση στην χαμηλή κατανάλωση ισχύος. Ζητούμενα Για την εξοικονόμηση πόρων στην υλοποίηση υπολογιστικά απαιτητικών αλγορίθμων DSP όπως είναι τα φίλτρα FIR με χρήση διπλωμένων σχημάτων (folded) FIR φίλτρων, με βάση είτε μόνο μιας μονάδας πολλαπλασιαστή-αθροιστή (Multiply-Add, M-A), οπότε πρόκειται για πλήρως διπλωμένα φίλτρα, είτε με χρήση περισσότερων της μιας μονάδας (μερικά διπλωμένα φίλτρα). Αντί της χρήσης καταχωρητών για την αποθήκευση των συντελεστών και των χρονικά ολισθημένων δειγμάτων του σήματος, θα γίνει χρήση μικρών μνημών SRAM, που παράγονται από κατάλληλα εργαλεία (παραμετρική γεννήτρια μνημών). Συγκεκριμένα, στόχος αυτής της εργασίας είναι η υλοποίηση folded αρχιτεκτονικών FIR φίλτρων. Θα διερευνηθούν οι παρακάτω μορφές:

1) Direct μορφή FIR φίλτρων, με χρήση μόνο μιας μονάδας Μ-Α (πλήρως διπλωμένο φίλτρο), και 3:2 (carry-save) αθροιστών. Η μονάδα πολλαπλασιαστή-αθροιστή (M-A) παρέχει το αποτέλεσμα σε συμβατική δυαδική μορφή. 2) Transpose μορφή FIR φίλτρων, με τα στοιχεία του προηγούμενου σχήματος. 3) Direct και Transpose μορφή FIR φίλτρων, με χρήση περισσοτέρων της μιας μονάδας M-A (μερικά διπλωμένο φίλτρο) και 3:2 (carry-save) αθροιστών. Η μονάδα πολλαπλασιαστήαθροιστή (M-A) παρέχει το αποτέλεσμα σε συμβατική δυαδική μορφή. 4) Οι προηγούμενες μορφές με τη μονάδα πολλαπλασιαστή-αθροιστή (M-A) να είναι σε απλούστερη μορφή παρέχοντας το αποτέλεσμα σε CS μορφή. Θα γίνει χρήση 4:2 (carry-save) αθροιστών. 5) Υλοποίηση συμμετρικών FIR φίλτρων, με χρήση ειδικής μονάδας (Add-Multiply-Add, Α-M- A), που επιτρέπει είσοδο δεδομένων αλλά και παρέχει έξοδο των αποτελεσμάτων σε CS μορφή. Όλες οι παραπάνω δομικές μονάδες παρέχονται από την βιβλιοθήκη των εργαλείων σχεδίασης. Τα σχήματα αυτά θα συγκριθούν ως προς την ταχύτητα λειτουργίας, την επιφάνεια κυκλώματος (area) και κυρίως την κατανάλωση ισχύος, με βάση τα εργαλεία και τη ροή σχεδίασης (design flow) που περιγράφονται παρακάτω: Εργαλεία-Ροή σχεδίασης (έχουν επιλεγεί αυτά που χρησιμοποιούνται από την βιομηχανία) Η περιγραφή των κυκλωμάτων θα γίνει σε VHDL ή Verilog και ως περιβάλλον προσομοίωσης (functional simulation) προτείνεται το ModelSim της Mentor. Η σύνθεση των κυκλωμάτων θα πραγματοποιηθεί με χρήση του εργαλείου Design Compiler της Synopsys, όπου θα μετρηθούν κυρίως ταχύτητα λειτουργίας (Critical Time Delay) και επιφάνεια σε επίπεδο πύλης (gate-level). Μετρήσεις κατανάλωσης θα ληφθούν με χρήση του εργαλείου PrimePower, που περιλαμβάνεται στο σύνολο των FrontEnd εργαλείων της Synopsys. Στη συνέχεια, και αφού γίνουν οι συγκρίσεις των παραπάνω αρχιτεκτονικών σε κατανάλωση, ταχύτητα και ενέργεια καθυστέρηση (Energy*Delay), σε επίπεδο σύνθεσης, το επικρατέστερο των σχημάτων είναι επιθυμητό να υλοποιηθεί σε επίπεδο φυσικού σχεδίου (Layout), χρησιμοποιώντας το εργαλείο Soc Encounter της Cadence για τοποθέτηση και διασύνδεση (Place-and-Route). Μετρήσεις ταχύτητας λειτουργίας και κατανάλωσης σε επίπεδο layout θα ληφθούν με το ΗSPICE, το οποίο διασυνδέεται με το Virtuoso (layout editor της Cadence). Εναλλακτικά, για Post-Layout Timing Analysis, θα μπορούσε να χρησιμοποιηθεί και το εργαλείο PrimeTime της Synopsys, ώστε να έχουμε μικρότερο χρόνο προσομοίωσης έναντι του HSPICE. Οι βιβλιοθήκες τυποποιημένων κυττάρων που θα χρησιμοποιηθούν είναι : UMC 130nm και 90nm της Faraday TSMC 130nm και 90nm της Artisan Ως ξεχωριστή διπλωματική εργασία μπορεί επίσης να αποτελέσει και η υλοποίηση των συμβατικών μορφών (1, 2, και 3) των παραπάνω σχημάτων σε πλατφόρμα FPGA. Στην περίπτωση αυτή θα γίνει χρήση των διαθέσιμων πόρων του FPGA όπως block RAM, hardwired πολλαπλασιαστές κλπ. Χρονοδιάγραμμα Περίοδος T0 T1 T2 T3 T4 T5 Βιβλιογραφία a Κώδικας-Λειτουργική Προσομοίωση (ModelSim) b Σύνθεση και Post-Synthesis Power Simulation c (Synopsys Front End tools, ModelSim) Συγκρίσεις ταχύτητας και κατανάλωσης ισχύος d Place & Route του πιο low-power σχήματος e (Cadence SoC Encounter) Post-Layout Timing & Power Simulation (HSPICE, f PrimeTime)

Απαιτούμενες γνώσεις Σχεδίαση με γλώσσες περιγραφής υλικού (VHDL/Verilog) Βασικές γνώσεις λογικής σχεδίασης ψηφιακών συστημάτων Γνώσεις-Δεξιότητες που θα αποκτηθούν Σχεδίαση αρχιτεκτονικών FIR και ιδιαίτερα Folded Programmable FIR φίλτρων Θεωρία σχεδίασης αριθμητικών κυκλωμάτων (Computer Arithmetic) Τεχνικές σχεδίασης κυκλωμάτων CMOS VLSI για χαμηλή κατανάλωση ισχύος κυκλωμάτων CMOS VLSI, με βάση και τη βιβλιογραφία Σχεδίαση σε επίπεδο RTL με χρήση γλωσσών περιγραφής υλικού (VHDL/Verilog) Σύνθεση και post-synthesis power simulation με χρήση των FrontEnd εργαλείων της Synopsys (Design Compiler, PrimePower, PrimeTime) και με βάση ASIC standard cell libraries Υλοποίηση ψηφιακών κυκλωμάτων σε επίπεδο φυσικού σχεδίου (layout), με χρήση του BackEnd tool Flow της Cadence HSPICE post-layout simulation Για λόγους συντομίας δίνεται μια σύντομη περιγραφή των υπολοίπων θεμάτων της ενότητας. ΘΕΜΑ 2 Ο : ΥΛΟΠΟΙΗΣΗ ΜΕΤΑΣΧΗΜΑΤΙΣΜΟΥ WAVELET ΥΨΗΛΗΣ ΤΑΧΥΤΗΤΑΣ ΛΕΙΤΟΥΡΓΙΑΣ ΚΑΙ ΧΑΜΗΛΗΣ ΚΑΤΑΝΑΛΩΣΗΣ ΙΣΧΥΟΣ Στο ίδιο με το προηγούμενο πλαίσιο (μέθοδος εργασίας, χρησιμοποιούμενα εργαλεία, βιβλιοθήκες κλπ.) θα μελετηθεί η υλοποίηση αρχιτεκτονικών που πραγματοποιούν τον ευθύ μετασχηματισμό wavelet CDF 9/7. Η εργασία αυτή αποτελεί συνέχεια περσινής διπλωματικής που έδωσε καλά αποτελέσματα στο αρχιτεκτονικό επίπεδο αλλά δεν ολοκληρώθηκε η υλοποίησή της με τη χρήση βιομηχανικών εργαλείων έτσι ώστε να τεκμηριωθεί η ορθότητα των αποτελεσμάτων. Θα γίνουν εναλλακτικές υλοποιήσεις αρχιτεκτονικών που βασίζονται σε Convolution, B-Spline και Lifting Scheme με τη χρήση παράλληλων κυκλωμάτων που εργάζονται με αριθμούς σε carry-save και συμβατική δυαδική μορφή. Τα σχήματα αυτά θα συγκριθούν ως προς την ταχύτητα λειτουργίας, την επιφάνεια κυκλώματος (area) και κυρίως την κατανάλωση ισχύος, με βάση τα εργαλεία και τη ροή σχεδίασης (design flow) που περιγράφονται στο προηγούμενο θέμα. ΘΕΜΑ 3 Ο : ΥΛΟΠΟΙΗΣΗ ΣΕ ΜΟΡΦΗ ΠΙΝΑΚΑ ΠΑΡΑΛΛΗΛΟΥ ΠΟΛΛΑΠΛΑΣΙΑΣΤΗ ΜΕ ΧΑΜΗΛΗ ΚΑΤΑΝΑΛΩΣΗ ΙΣΧΥΟΣ Η εργασία αυτή βασίζεται στη χρήση βέλτιστης (με το μεγαλύτερο αριθμό μηδενικών ψηφίων) κωδικοποίησης Modified Booth των συντελεστών. Όταν το ψηφίο είναι μηδενικό η στήλη που προσθέτει τον αντίστοιχο όρο μπορεί να παραληφθεί και στην περίπτωσή μας για να είναι γενικός πολλαπλασιαστής μέσω κατάλληλων διακοπτών παρακάμπτεται ενώ η στήλη αυτή διατηρείται στην προηγούμενη κατάστασή της για να μην έχουμε κατανάλωση λόγω μεταγωγών. Βασίζεται σε προηγούμενη εργασία μας που έχει δημοσιευθεί και αποτελεί μια βελτίωση και συμπλήρωσή της. Θα πρέπει να γίνουν συγκρίσεις ως προς την ταχύτητα λειτουργίας, την επιφάνεια κυκλώματος (area) και κυρίως την κατανάλωση ισχύος, με βάση τα εργαλεία και τη ροή σχεδίασης (design flow) που περιγράφονται στο προηγούμενο θέμα.

ΘΕΜΑ 4 Ο : ΥΛΟΠΟΙΗΣΗ ASIC ΠΑΡΑΛΛΗΛΟΥ ΠΟΛΛΑΠΛΑΣΙΑΣΤΗ WALLACE ΜΕ ΧΑΜΗΛΗ ΚΑΤΑΝΑΛΩΣΗ ΙΣΧΥΟΣ Ανάλογα με το 3 Ο ΘΕΜΑ αλλά βασισμένο σε εντελώς διαφορετική αρχή. Εδώ αν ένα τμήμα της λέξης του πολλαπλασιαστή είναι μηδέν τότε παρακάμπτεται το τμήμα του κυκλώματος Wallace που το υλοποιεί. ΘΕΜΑ 5 Ο : ΥΛΟΠΟΙΗΣΗ ΣΕ ΜΟΡΦΗ ASIC ΣΥΝΔΥΑΣΜΕΝΗΣ ΜΟΝΑΔΑΣ ΑΘΡΟΙΣΤΗ- ΠΟΛΛΑΠΛΑΣΙΑΣΤΗ- ΑΘΡΟΙΣΤΗ (ΣΥΣΣΩΡΕΥΤΗ) ΓΙΑ ΣΥΜΒΑΤΙΚΗ ΑΡΙΘΜΗΤΙΚΗ ΚΑΙ ΕΦΑΡΜΟΓΕΣ ΥΛΟΠΟΙΗΣΗΣ ΑΛΓΟΡΙΘΜΩΝ DSP Η εργασία αυτή αποτελεί συνέχεια περσινής διπλωματικής που έδωσε πολύ καλά αποτελέσματα με τη χρήση αριθμητικής carry-save. Θα διερευνηθεί η χρήση συμβατικής δυαδικής αριθμητικής και θα γίνουν συγκρίσεις ως προς την ταχύτητα λειτουργίας, την επιφάνεια κυκλώματος (area) και κυρίως την κατανάλωση ισχύος, με βάση τα εργαλεία και τη ροή σχεδίασης (design flow) που περιγράφονται στο προηγούμενο θέμα όταν χρησιμοποιείται στην υλοποίηση συγκεκριμένων αλγορίθμων DSP. ΘΕΜΑ 6 Ο : ΥΛΟΠΟΙΗΣΗ ΣΕ ΜΟΡΦΗ ASIC ΤΜΗΜΑΤΟΠΟΙΗΜEΝΟΥ ΣΕΙΡΙΑΚΟΥ - ΠΑΡΑΛΛΗΛΟΥ ΠΟΛΛΑΠΛΑΣΙΑΣΤΗ Υλοποίηση μιας ειδικής μορφής Σειριακού/Παράλληλου Πολλαπλασιαστή που έχει μικρότερο αριθμό καταχωρητών χωρίς να έχουμε σημαντική μείωση στην επίδοση. Συγκριτική μελέτη κατανάλωσης ισχύος. Επιστημονικοί Υπεύθυνοι: Καθηγητής Κ. Πεκμεστζή Τηλ: 210-772 2500 e-mail: pekmes@microlab.ntua.gr Μεταδιδακτορικός Ερευνητής Ν. Αξελός Τηλ: 210-772 3653 e-mail: njaxel@microlab.ntua.gr Υ.Δ. Δ. Μπεκιάρης Τηλ: 210-772 1800 e-mail: mpekiaris@microlab.ntua.gr

ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΜΙΚΡΟΫΠΟΛΟΓΙΣΤΩΝ ΚΑΙ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ ΘΕΜΑΤΑ ΔΙΠΛΩΜΑΤΙΚΩΝ ΕΡΓΑΣΙΩΝ ΠΕΡΙΟΧΗ: ΜΙΚΡΟΫΠΟΛΟΓΙΣΤΩΝ - ΜΙΚΡΟΕΛΕΓΚΤΩΝ Τα παρακάτω θέματα αφορούν στη μελέτη και κατασκευή συστημάτων που βασίζονται στην αξιοποίηση σύγχρονων Μικροεπεξεργαστών, Μικροελεγκτών, Επεξεργαστών Σήματος και ειδικών περιφερειακών με προσανατολισμό τις εφαρμογές: ΘΕΜΑ 1 Ο : Ανίχνευση προσέγγισης (τη νύχτα) αντίθετα κινούμενου αυτοκινήτου για αυτόματη αλλαγή των προβολέων (μεγάλη κλίμακα φώτων) σε μεσαία φώτα. ΘΕΜΑ 2 Ο : Ανίχνευση προσέγγισης κινούμενου αυτοκινήτου από τον ήχο της μηχανής μέσω Ψηφιακής Επεξεργασίας Σήματος. Χρήσιμο σε δρόμους με στροφές για προειδοποίηση και προετοιμασία του οδηγού. ΘΕΜΑ 3 Ο : Ανάπτυξη Εφαρμογών και Εργαστηριακών Ασκήσεων που θα βασίζεται στην παράλληλη ή στην USB θύρα του PC. Σχεδίαση εφαρμογών και εργαστηριακών ασκήσεων (σε γλώσσα assembly και C) με βάση μια περιφερειακή κάρτα που θα συνδέεται στην παράλληλη θύρα του PC που πρέπει να περιλαμβάνει τα παρακάτω: Δημιουργία περιφερειακής κάρτας που θα συνδέεται στην παράλληλη ή στην USB θύρα του PC και θα περιλαμβάνει 8 leds, 8 dip switches, 4 push-buttons, οθόνη LCD, A/D και αν κριθεί αναγκαίο ένα Μικροελεγκτή. Ανάπτυξη σειράς ολοκληρωμένων εργαστηριακών εφαρμογών στο παραπάνω σύστημα (ψηφιακό θερμόμετρο, έλεγχος βηματικού κινητήρα κλπ.). Γραφικό περιβάλλον διαχείρισης, προσομοίωσης και προγραμματισμού του συστήματος. ΘΕΜΑ 4 Ο : Χρήση Ασύρματης Δικτύωσης (ZigBee) για Διαχείριση Κατανάλωσης Ενέργεια σε Σπίτι: Προτάσεις για μείωση κατανάλωσης και υλοποίηση ορισμένων εξ αυτών. Καταγραφή Κατανάλωσης Ρεύματος στο Σπίτι συνολικά και ανά συσκευή (ειδικά για τις ενεργοβόρες) o Δυνατότητα εκτίμησης βλαβών από την αλλαγή στην κατανάλωση Διαχείριση ζεστού νερού (Ηλιακός, Ηλεκτρικός θερμοσίφωνας και αξιοποίηση νυχτερινού ρεύματος) Κλείσιμο Συσκευών μέσω τηλεκοντρόλ ή από κονσόλα ή και αυτόματα από Σύστημα Εξοικονόμηση Ενέργειας με τη χρήση μικρο-ρελέ Εξοικονόμηση Ενέργειας στο Μαγείρεμα (έλεγχος ειδικών συσκευών μαγειρέματος) Γενικότερα δυνατότητα χρονοπρογραμματισμού των καταναλώσεων (μελλοντική αξιοποίηση σε περίπτωση κλιμακωτής χρέωσης) Λαμπτήρες Χαμηλής Κατανάλωσης με μεταβλητό φωτισμό: π.χ. χρήση 3 στοιχείων (με διαφορετική ισχύ) για συνδυασμένη χρήση τους (8 διακριτές τιμές). Εξοικονόμηση Ενέργειας σε συσκευές TV o Με ανιχνευτή κίνησης (μπορεί να χρησιμεύσει και σε άλλες εφαρμογές χαμηλής κατανάλωσης όπως κλείσιμο φωτισμού) o Να αφήνει μόνο τον ήχο, κλείνοντας την εικόνα (το ίδιο και μέσω τηλεκοντρόλ) Προσομοίωση ενός τέτοιου συστήματος και εκτίμηση της αναμενόμενης εξοικονόμησης ενέργειας.

Διπλωματικές Εργασίες 2008-2009 στην περιοχή των Ψηφιακών Συστημάτων 1. Υλοποίηση Χονδρόκοκκων Επαναδιαμορφούμενων Μονάδων (Coarse Grained Reconfigurable Modules) και Αξιοποίηση σε Περιβάλλον Σύνθεσης Υψηλού Επιπέδου (High-Level Synthesis) Περιγραφή: Οι επαναδιαμορφούμενες μονάδες προσφέρουν σε ένα ψηφιακό σύστημα την ταχύτητα του υλικού σε συνδυασμό με την ευελιξία του λογισμικού. Με την κατασκευή επαναδιαμορφούμενων μονάδων επιπέδου μεταφορών καταχωρητή μπορούμε να τις χρησιμοποιήσουμε ως δομικές μονάδες για τη σύνθεση υψηλού επιπέδου και να μελετήσουμε τις δυνατότητες βελτιστοποίησης (σε υλικό, ταχύτητα και καταναλισκόμενη ισχύ) που προσφέρουν. Σκοπός της διπλωματικής εργασίας είναι: α) να κατασκευαστεί ικανοποιητικός αριθμός χονδρόκοκκων επαναδιαμορφούμενων μονάδων που να συνδυάζουν διαφορετικές αριθμητικές (ή και άλλες) λειτουργίες με αποδοτικό τρόπο και β) να τροποποιηθεί το περιβάλλον σύνθεσης υψηλού επιπέδου Spark ώστε να χρησιμοποιεί όσο το δυνατόν περισσότερες επαναδιαμορφούμενες μονάδες. Απαιτούμενες Γνώσεις: VHDL Ψηφιακά αριθμητικά κυκλώματα C++ Shell scripting Linux 2. Υλοποίηση Πολλαπλασιαστών Χαμηλής Κατανάλωσης Ισχύος με την Τεχνική της Παράκαμψης (Bypassing) Περιγραφή: Η σχεδίαση και κατασκευή ενσωματωμένων συστημάτων απαιτεί στην εποχή μας χαμηλή κατανάλωση ισχύος τόσο από άποψη οικονομίας όσο και λόγω απαιτήσεων φορητότητας. Σε αλγοριθμικό επίπεδο, ένα κομμάτι της εφαρμογής που απαιτεί πολλές εναλλαγές σημάτων και συνεπώς μεγάλη κατανάλωση ισχύος είναι ο πολλαπλασιασμός. Ο πίνακας (ή το δένδρο) υπολογισμού των μερικών γινομένων αποτελείται από μεγάλο αριθμό αθροιστών (O(n 2 ) ή O(nlogn)) και η συνεχής εναλλαγή τιμών στις μεταξύ τους διασυνδέσεις προκαλεί μεγάλη κατανάλωση ισχύος. Μια τεχνική μείωσης αυτής της κατανάλωσης είναι να παρακάμπτονται ολόκληρες αλυσίδες αθροιστών για τους οποίους είναι γνωστό το αποτέλεσμα που υπολογίζουν για συγκεκριμένες τιμές εισόδων. Σκοπός της διπλωματικής εργασίας είναι: α) να κατασκευαστούν διαφορετικές αρχιτεκτονικές πολλαπλασιαστών με τη μέθοδο της παράκαμψης σε επίπεδο μεταφορών καταχωρητή και β) να μελετηθεί η συμπεριφορά τους μέχρι το επίπεδο τρανζίστορ με χρήση κατάλληλων εργαλείων. Απαιτούμενες Γνώσεις: VHDL Σχεδίαση VLSI Ψηφιακά αριθμητικά κυκλώματα Linux 1

3. Υλοποίηση Εφαρμογών Υψηλών Απαιτήσεων από το Επίπεδο Συμπεριφοράς (Behavioral Synthesis) με το Εργαλείο BlueSpec SystemVerilog Περιγραφή: Τα ψηφιακά συστήματα που καλείται να σχεδιάσει ένας μηχανικός σήμερα χαρακτηρίζονται από αυξημένη πολυπλοκότητα και υψηλές απαιτήσεις σε ταχύτητα επεξεργασίας και χαμηλή κατανάλωση ισχύος. Παράλληλα, οι νόμοι της αγοράς επιβάλλουν ο χρόνος σχεδίασης να είναι όσο το δυνατόν μικρότερος και βεβαίως να αποφεύγονται τα λάθη στη σχεδίαση. Μια προτεινόμενη λύση είναι η σχεδίαση από υψηλό επίπεδο, με συνοπτικές και αφαιρετικές περιγραφές, που μετατρέπονται αυτόματα μέσα από σχετικές μεθοδολογίες σε αποδοτικές υλοποιήσεις. Μια τέτοια μεθοδολογία ακολουθείται από το εργαλείο BlueSpec System Verilog, που βασίζεται στο μαθηματικό μοντέλο των ατομικών συναλλαγών (atomic transactions). Σκοπός της διπλωματικής εργασίας είναι η σχεδίαση και υλοποίηση με επαναδιαμορφούμενες μονάδες FPGA απαιτητικών εφαρμογών (ψηφιακή επεξεργασία σήματος, ψηφιακή επεξεργασία εικόνας, αλγόριθμοι δικτύων) με το εργαλείο BlueSpec System Verilog. Απαιτούμενες Γνώσεις: VHDL Ψηφιακά συστήματα C++ Linux 4. Υλοποίηση Εφαρμογών Υψηλών Απαιτήσεων από το Επίπεδο Συμπεριφοράς (Behavioral Synthesis) με το Εργαλείο Xilinx System Generator Περιγραφή: Τα ψηφιακά συστήματα που καλείται να σχεδιάσει ένας μηχανικός σήμερα χαρακτηρίζονται από αυξημένη πολυπλοκότητα και υψηλές απαιτήσεις σε ταχύτητα επεξεργασίας και χαμηλή κατανάλωση ισχύος. Παράλληλα, οι νόμοι της αγοράς επιβάλλουν ο χρόνος σχεδίασης να είναι όσο το δυνατόν μικρότερος και βεβαίως να αποφεύγονται τα λάθη στη σχεδίαση. Μια προτεινόμενη λύση είναι η σχεδίαση από υψηλό επίπεδο, με συνοπτικές και αφαιρετικές περιγραφές, που μετατρέπονται αυτόματα μέσα από σχετικές μεθοδολογίες σε αποδοτικές υλοποιήσεις. Μια τέτοια μεθοδολογία ακολουθείται από το εργαλείο Xilinx System Generator, που βασίζεται στην πλατφόρμα ανάπτυξης εφαρμογών MATLAB/Simulink. Σκοπός της διπλωματικής εργασίας είναι η σχεδίαση και υλοποίηση με επαναδιαμορφούμενες μονάδες FPGA απαιτητικών εφαρμογών (ψηφιακή επεξεργασία σήματος, ψηφιακή επεξεργασία εικόνας, αλγόριθμοι δικτύων) με το εργαλείο Xilinx System Generator. Απαιτούμενες Γνώσεις: VHDL Ψηφιακά συστήματα MATLAB/Simulink Linux/Windows 2

5. Συντονισμένη Σχεδίαση Υλικού-Λογισμικού (Hardware-Software Codesign) σε Επαναδιαμορφούμενες Μονάδες FPGA Xilinx Spartan Περιγραφή: Τα ενσωματωμένα συστήματα διεισδύουν ταχύτατα στην καθημερινή ζωή μας και συνεπώς, η σχεδίασή τους απαιτεί ταχύτητα και διόρθωση των σφαλμάτων όσο τα δυνατόν νωρίτερα. Η συντονισμένη σχεδίαση υλικού-λογισμικού στοχεύει στη βελτίωση της σχεδίασης, ξεκινώντας τη σχεδίαση του λογισμικού παράλληλα με αυτή του υλικού, χρησιμοποιώντας εικονικά περιβάλλοντα και προσομοιωτές. Σκοπός της διπλωματικής είναι η συντονισμένη σχεδίαση ενσωματωμένων συστημάτων και η υλοποίησή τους σε επαναδιαμορφούμενες μονάδες FPGA Xilinx Spartan με το εργαλείο Xilinx ISE. Απαιτούμενες Γνώσεις: VHDL Ψηφιακά συστήματα Linux/Windows 6. Συντονισμένη Σχεδίαση Υλικού-Λογισμικού (Hardware-Software Codesign) σε Επαναδιατάξιμες Μονάδες FPGA Xilinx Virtex Περιγραφή: Τα ενσωματωμένα συστήματα διεισδύουν ταχύτατα στην καθημερινή ζωή μας και συνεπώς, η σχεδίασή τους απαιτεί ταχύτητα και διόρθωση των σφαλμάτων όσο τα δυνατόν νωρίτερα. Η συντονισμένη σχεδίαση υλικού-λογισμικού στοχεύει στη βελτίωση της σχεδίασης, ξεκινώντας τη σχεδίαση του λογισμικού παράλληλα με αυτή του υλικού, χρησιμοποιώντας εικονικά περιβάλλοντα και προσομοιωτές. Σκοπός της διπλωματικής είναι η συντονισμένη σχεδίαση ενσωματωμένων συστημάτων και η υλοποίησή τους σε επαναδιαμορφούμενες μονάδες FPGA Xilinx Virtex με το εργαλείο Xilinx EDK. Απαιτούμενες Γνώσεις: VHDL Ψηφιακά συστήματα Linux/Windows 7. Υλοποίηση Αλγορίθμων Σύνθεσης Υψηλού Επιπέδου (High-Level Synthesis) για Ολοκληρωμένα Κυκλώματα 3 Διαστάσεων Περιγραφή: Η συνεχής μείωση των διαστάσεων στην κατασκευή ολοκληρωμένων κυκλωμάτων και η αύξηση της πολυπλοκότητας αυξάνει το μήκος των διασυνδέσεων και συνεπώς, τις καθυστερήσεις και την κατανάλωση ισχύος. Μια προτεινόμενη λύση είναι η κατασκευή ολοκληρωμένων κυκλωμάτων 3 διαστάσεων, όπου πολλά επίπεδα κυκλώματα τοποθετούνται το ένα πάνω στο άλλο. Η νέα αυτή τοποθέτηση αφ ενός μεν μειώνει το μέγιστο μήκος καλωδίου, αφ ετέρου δε επηρεάζει όλους τους αλγορίθμους σύνθεσης που λειτουργούν με βάση εκτιμήσεις της τελικής τοποθέτησης. Σκοπός της διπλωματικής είναι: α) η ανάπτυξη νέων αλγορίθμων σύνθεσης υψηλού επιπέδου που εξαρτώνται από εκτιμήσεις τοποθέτησης για ολοκληρωμένα 3 3

διαστάσεων και β) η ενσωμάτωση των αλγορίθμων στο εργαλείο Spark. Ο έλεγχος της αποδοτικότητας των αλγορίθμων θα γίνει με χρήση γνωστών μετροπρογραμμάτων σύνθεσης υψηλού επιπέδου. Απαιτούμενες Γνώσεις: VHDL Ψηφιακά συστήματα C++ Linux 8. Υλοποίηση Αλγορίθμων Σύνθεσης Υψηλού Επιπέδου (High-Level Synthesis) με Κατηγορικές Γραμματικές (Attribute Grammars) Περιγραφή: Η σύνθεση υψηλού επιπέδου είναι μια μεθοδολογία σχεδίασης που βασίζεται σε συνοπτικές και αφαιρετικές περιγραφές συμπεριφοράς, οι οποίες μετατρέπονται μέσα από μια σειρά μετασχηματισμών σε αποδοτικές υλοποιήσεις επιπέδου μεταφορών καταχωρητή. Οι μετασχηματισμοί όμως αυτοί είναι και υπολογιστικά απαιτητικοί (npcomplete και np-hard) και διαφοροποιούνται ανάλογα με τα κριτήρια απλοποίησης. Για τη διευκόλυνση κατασκευής ενός περιβάλλοντος ανάπτυξης πολλών διαφορετικών αλγορίθμων σύνθεσης υψηλού επιπέδου μπορούν να χρησιμοποιηθούν τεχνικές από την περιοχή των μεταγλωττιστών και συγκεκριμένα, οι κατηγορικές γραμματικές (attribute grammars). Σκοπός της διπλωματικής είναι η υλοποίηση αλγορίθμων σύνθεσης υψηλού επιπέδου με κατηγορικές γραμματικές με βάση το εργαλείων μετα-μεταγλώττισης Eli. Ο έλεγχος της αποδοτικότητας των αλγορίθμων θα γίνει με χρήση γνωστών μετροπρογραμμάτων σύνθεσης υψηλού επιπέδου. Απαιτούμενες Γνώσεις: VHDL Ψηφιακά συστήματα C++ Μεταγλωττιστές Linux Πληροφορίες: Λέκτορας Γεώργιος Οικονομάκος Κτήριο Υπολογιστή, Γραφείο 1.1.2 email: geconom@microlab.ntua.gr tel: +30 210 7723341 4

ΔΙΠΛΩΜΑΤΙΚΕΣ ΕΡΓΑΣΙΕΣ 2008-2009 Επικ. Καθηγητής Δημ. Σούντρης ΘΕΜΑΤΙΚΗ ΕΝΟΤΗΤΑ: Ενσωματωμένα Συστήματα: 1. Ανάπτυξη εργαλείων για component based composition of dynamic memory management allocators για multiprocessor systems Στόχοι: I. Ανάπτυξη Dynamic Memory Management Library με locking μηχανισμούς, II. Ανάπτυξη βιβλιοθήκης για run-time υλοποιήσεις εφαμοργών με τη χρήση design patterns Προϋποθέσεις: Καλή γνώση αντικειμενοστρεφούς γλώσσας, π.χ. c++ και γνώσεις σε design patterns επιθυμητό 2. Ανάπτυξη εργαλείου για τη χρήση γενετικού αλγορίθμου στην εξερεύνηση πολύπλοκων δομών δεδομένων Στόχοι: I. Ανάπτυξη αρχικού μοντέλου ώστε να είναι πλήρως συμβατό με Dynamic Data Type Refinement DDTR (θα ενσωματωθούν δηλαδή τα κόστη από τα αναλυτικά μοντέλα) II. Ανάπτυξη εργαλείου που θα παίρνει τα κόστη και θα υπολογίζει τα Pareto Points για κάθε Dynamic Data Type III. Προσομοίωση και μετρήσεις με πραγματικές εφαρμογές για την αποτελεσματικότητα της μεθοδολογίας Προϋποθέσεις Καλή γνώση αντικειμενοστρεφούς γλώσσας, π.χ.c++ και κάποιας functional language όπως η Haskell, Προηγούμενη εμπειρία στην ανάπτυξη γενετικού αλγορίθμου επιθυμητή 3. Υλοποίηση Δυναμικών Εφαρμογών σε Πολυεπεξεργαστικές Πλατφόρμες Ενσωματωμένων Συστημάτων Στόχοι: 1. Μελέτη Δυναμικών εφαρμογών με κατανόηση των νημάτων (threads) και κατανόηση του περιβάλλοντος VDSK και του πολυπύρηνου επεξεργαστή της Blackfin της Analog Devices. 2. Υλοποίηση δυναμικών εφαρμογών στην πολυεπεξεργατική πλατφόρμα (προσομοίωση και πάνω στην πλακέτα). Προϋποθέσεις: Καλή γνώση αντικειμενοστρεφούς γλώσσας, π.χ.c++ και μικροεπεξεργαστών 1

ΘΕΜΑΤΙΚΗ ΕΝΟΤΗΤΑ: Networks-on-Chip και 3D-αρχιτεκτονικές 4. Υλοποίηση Εφαρμογών σε Δίκτυα σε Ψηφίδα (Networks-on-Chip) Τα Networks-on-Chip (NoC) είναι η επόμενη εξέλιξη (paradigm shift) στον τρόπο σχεδιασμού ενσωματωμένων συστημάτων πολλαπλών επεξεργαστών (Multi-Processor System-on-Chip MPSoC). Στα πλαίσια της διπλωματικής εργασίας θα πραγματοποιηθεί μελέτη και εξοικείωση με διάφορες NoC αρχιτεκτονικές. Θα γίνει χρήση του Nostrum_Simulator ενώ θα μελετηθούν NoC αρχιτεκτονικές δυο και τριών διαστάσεων. Σκοπός της διπλωματικής εργασίας είναι: α)απεικονιστουν εφαρμογές πάνω σε αρχιτεκτονικές Network-on-Chip και β) να μετρηθούν παράμετροι, όπως ταχύτητα, κατανάλωση ισχύος κλπ. Προϋποθέσεις: C++ (απαιτούμενη!!), C++ STL, Embedded Systems, Linux, GCC/G++, shell scripting 5. Ανάπτυξη εργαλείων λογισμικού για τμηματοποίησης γράφων με την υποστήριξη πολλαπλών βαρών για εφαρμογές VLSI Οι σημερινές τεχνολογίες σχεδιασμού και ανάπτυξης ολοκληρωμένων κυκλωμάτων αρχίζουν να αντιμετωπίζουν σοβαρά κατασκευαστικά προβλήματα, τα οποία κυρίως προέρχονται από τους περιορισμούς που προκαλεί η συρρίκνωση των τεχνολογιών κατασκευής. Μεταξύ των άλλων, εμφανίζονται σχεδιαστικά προβλήματα που αφορούν τις αυξημένες τιμές του ρεύματος διαρροής, την απαγωγή θερμότητας από το ολοκληρωμένο κύκλωμα, καθώς επίσης και το καταλαμβανόμενο εμβαδό στην επιφάνεια του πυριτίου που απαιτείται για την εκάστοτε σχεδιαστική υλοποίηση. Η ολοκλήρωση σε τρεις διαστάσεις περιορίζει τους περιορισμούς από τους περιορισμούς (π.χ. επιτυγχάνει σημαντική μείωση στο συνολικό μήκος καλωδίωσης των διασυνδέσεων, το οποίο οδηγεί σε αντίστοιχο περιορισμό της καθυστέρησης και της κατανάλωσης ενέργειας). Στα πλαίσια της διπλωματικής εργασίας θα πραγματοποιηθεί μελέτη και εξοικείωση με τους γνωστότερους αλγορίθμους τμηματοποίησης (partitioning). Παράλληλα θα επεκταθούν οι δυνατότητες που αυτοί προσφέρουν, μέσω της εισαγωγής επιπλέον κριτηρίων κόστους τα οποία θα λαμβάνονται υπόψη κατά τη διάρκεια της τμηματοποίησης. Τα πειραματικά αποτελέσματα θα ενσωματωθούν στο εργαλείο 3DPRO που κάνει τη τοποθέτηση και διασύνδεση σε τρισδιάστατες επαναδιαμορφούμενες αρχιτεκτονικές. Προϋποθέσεις: C/C++, Shell scripting, Βασικές γνώσεις για εργασία σε περιβάλλον Linux, Βασικές γνώσεις για επαναδιαμορφούμενες αρχιτεκτονικές (FPGA) Επιθυμητή η εξοικείωση με γράφους Περισότερες πληροφορίες: Κτιριο Ηλεκτ. Υπολογιστή, Γραφειο: 111, τηλ: 210 7724270 και dsoudris@microlab.ntua.gr 2