ΨΗΦΙΑΚΗ ΣΧΔΓΙΑΣΗ (Θεωπία) Θέμαηα Δξεηάζεων

ΨΗΦΙΑΚΗ ΣΧΔΓΙΑΣΗ (Θεωπία) Θέμαηα Δξεηάζεων

Μάθημα: ΨΗΦΙΑΚΗ ΣΧΔΓΙΑΣΗ Πάηπα 5.7.07 Α Δξεηαζηική Πεπίοδορ Χειμεπινού Δξαμήνος 2006-07 ΘΔΜΑ 1 ο (20%) Γίνεηαι ηο παπακάηυ ππόγπαμμα VHDL. Να πποζδιοπίζεηε ποιο κύκλυμα πεπιγπάθει και να εξηγήζεηε. LIBRARY ieee ; USE ieee.std_logic_1164.all ; ENTITY problem IS PORT (w : IN STD_LOGIC_VECTOR(1 DOWNTO 0) ; En : IN STD_LOGIC ; y0, y1, y2, y3 : OUT STD_LOGIC) ; END problem ; ARCHITECTURE Behavior OF problem IS BEGIN PROCESS (w, En) BEGIN y0<= 0, y1<= 0, y2<= 0, y3<= 0 ; IF En= 1 THEN IF w= 00 THEN y0<= 1 ; ELSEIF w= 01 THEN y1<= 1 ; ELSEIF w= 10 THEN y2<= 1 ; ELSE y3<= 1 ; END IF ; END IF ; END PROCESS ; END Behavior ; Θέμα 2 ο (35%) X Z Q 1 D 1 Q 1 CK Q 2 D 2 Q 2 CK CK 1. Το κύκλυμα έσει μια είζοδο w και μια έξοδο z. 2. Ολερ οι αλλαγέρ ηος κςκλώμαηορ ζςμβαίνοςν καηά ηο ανεπσόμενο μέηυπο ηυν υπολογιακών παλμών. 3. Οηαν οι ηπειρ πποηγούμενερ ηιμέρ ηηρ ειζόδος w είναι 101, η έξοδορ είναι z = 1, αλλιώρ είναι z = 0. Να σπηζιμοποιήζεηε D flip-flop και μησανή ηύπος Moore ή μησανή ηύπος Mealy.

Μάθημα: ΨΗΦΙΑΚΗ ΣΧΔΓΙΑΣΗ Πάηπα 13.9.07 Α Δξεηαζηική Πεπίοδορ Δαπινού Δξαμήνος 2006-07 ΘΔΜΑ 1 ο (25%) α. Να ζσεδιάζεηε με πολςπλέκηη 4-ζε-1 ζςνδςαζηικό κύκλυμα ηπιών ειζόδυν και μιαρ εξόδος. Ζ έξοδορ θα έσει λογικό 1 όηαν η είζοδορ είναι άπηιορ απιθμόρ. β. Να ςλοποιήζεηε ηη ζσεδίαζη με ηην γλώζζα VHDL. ΘΔΜΑ 2 ο (30%) 4. Το κύκλυμα έσει μια είζοδο w και μια έξοδο z. 5. Ολερ οι αλλαγέρ ηος κςκλώμαηορ ζςμβαίνοςν καηά ηο ανεπσόμενο μέηυπο ηυν υπολογιακών παλμών. 6. Οηαν οι ηέζζεπειρ πποηγούμενερ ηιμέρ ηηρ ειζόδος w είναι 1001, η έξοδορ είναι z = 1, αλλιώρ είναι z = 0. Να σπηζιμοποιήζεηε D flip-flop και μησανή ηύπος Moore ή μησανή ηύπος Mealy.

Μάθημα: ΨΗΦΙΑΚΗ ΣΧΔΓΙΑΣΗ Πάηπα 27.9.07 Β Δξεηαζηική Πεπίοδορ Δαπινού Δξαμήνος 2006-07 ΘΔΜΑ 1 ο (25%) α. Να ζσεδιάζεηε ηο ζςνδςαζηικό κύκλυμα πος ςλοποιεί ηη λογική ζςνάπηηζη F(x, y, z, w) = Σ (1, 2, 5, 7, 10) σπηζιμοποιώνηαρ έναν πολςπλέκηη 4 - ζε - 1 και ηον ελάσιζηο δςναηό απιθμό λογικών πςλών. β. Να ςλοποιήζεηε ηη ζσεδίαζη με ηη γλώζζα VHDL. ΘΔΜΑ 2 ο (30%) Να αναλύζεηε ηο ζύγσπονο ακολοςθιακό κύκλυμα ηος ζσήμαηορ. 7. Το κύκλυμα έσει μια είζοδο w και μια έξοδο z. 8. Ολερ οι αλλαγέρ ηος κςκλώμαηορ ζςμβαίνοςν καηά ηο ανεπσόμενο μέηυπο ηυν υπολογιακών παλμών. 9. Οηαν οι ηέζζεπειρ πποηγούμενερ ηιμέρ ηηρ ειζόδος w είναι 0110, η έξοδορ είναι z = 1, αλλιώρ είναι z = 0. Να σπηζιμοποιήζεηε D flip-flop και μησανή ηύπος Moore ή μησανή ηύπος Mealy.

Μάθημα: ΨΗΦΙΑΚΗ ΣΧΔΓΙΑΣΗ Πάηπα 07.02.2008 Α Δξεηαζηική Πεπίοδορ Χειμεπινού Δξαμήνος 2007-8 ΘΔΜΑ 1 ο (20%) Γίνεηαι ηο παπακάηυ ππόγπαμμα VHDL. Να πποζδιοπίζεηε ποιο κύκλυμα πεπιγπάθει και να εξηγήζεηε. LIBRARY ieee ; USE ieee.std_logic_1164.all ; ENTITY problem IS PORT (w : IN STD_LOGIC_VECTOR(1 DOWNTO 0) ; En : IN STD_LOGIC ; y0, y1, y2, y3 : OUT STD_LOGIC) ; END problem ; ARCHITECTURE Behavior OF problem IS BEGIN PROCESS (w, En) BEGIN y0<= 0, y1<= 0, y2<= 0, y3<= 0 ; IF En= 1 THEN IF w= 00 THEN y0<= 1 ; ELSEIF w= 01 THEN y1<= 1 ; ELSEIF w= 10 THEN y2<= 1 ; ELSE y3<= 1 ; END IF ; END IF ; END PROCESS ; END Behavior ; Θέμα 2 ο (35%) 10. Το κύκλυμα έσει μια είζοδο w και μια έξοδο z. 11. Ολερ οι αλλαγέρ ηος κςκλώμαηορ ζςμβαίνοςν καηά ηο ανεπσόμενο μέηυπο ηυν υπολογιακών παλμών. 12. Οηαν οι ηπειρ πποηγούμενερ ηιμέρ ηηρ ειζόδος w είναι 1101, η έξοδορ είναι z = 1, αλλιώρ είναι z = 0. Να σπηζιμοποιήζεηε D flip-flop και μησανή ηύπος Moore ή μησανή ηύπος Mealy.

Μάθημα: ΨΗΦΙΑΚΗ ΣΧΔΓΙΑΣΗ Πάηπα 21.02.2008 Β Δξεηαζηική Πεπίοδορ Χειμεπινού Δξαμήνος 2007-08 ΘΔΜΑ 1 ο (25%) Να ζσεδιάζεηε ηο κύκλυμα ηεζζάπυν ειζόδυν (Α1, Α0, Β1, Β0) και ηπιών εξόδυν (Φ, Υ, Ε) πος πεπιγπάθεηαι από ηον παπακάηυ πίνακα αλήθειαρ. Να ςλοποιήζεηε ηη ζσεδίαζη με ηην γλώζζα VHDL. ΘΔΜΑ 2 ο (30%) A1 A0 B1 B0 X Y Z 0 0 0 0 1 0 0 0 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 1 0 0 0 1 0 0 1 0 1 1 0 0 0 1 1 0 0 0 1 0 1 1 1 0 0 1 1 0 0 0 0 1 0 1 0 0 1 0 1 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 1 1 0 0 0 1 0 1 1 0 1 0 1 0 1 1 1 0 0 1 0 1 1 1 1 1 0 0 13. Το κύκλυμα έσει μια είζοδο x και μια έξοδο z. 14. Ολερ οι αλλαγέρ ηος κςκλώμαηορ ζςμβαίνοςν καηά ηο ανεπσόμενο μέηυπο ηυν υπολογιακών παλμών. 15. Οηαν οι ηέζζεπειρ πποηγούμενερ ηιμέρ ηηρ ειζόδος x είναι 1010, η έξοδορ είναι z = 1, αλλιώρ είναι z = 0. Να σπηζιμοποιήζεηε D flip-flop και μησανή ηύπος Moore ή μησανή ηύπος Mealy.

Μάθημα: ΨΗΦΙΑΚΗ ΣΧΔΓΙΑΣΗ Πάηπα 26.06.2008 A Δξεηαζηική Πεπίοδορ Δαπινού Δξαμήνος 2007-08 ΘΔΜΑ 1 ο (30%) ΘΔΜΑ 2 ο (30%) Να ζσεδιάζεηε με Τ flip-flop αμθίδπομο μεηπηηή 2 bit. Να σπηζιμοποιήζεηε μησανή καηάζηαζηρ ηύπος Moore ή ηύπος Mealy. Σημείυζη: Το ζύζηημα έσει μια εξυηεπική είζοδο x και για x=1 έσοςμε αύξοςζα μέηπηζη, ενώ για x=0 έσοςμε θθίνοςζα μέηπηζη. ΘΔΜΑ 3 ο (40%) 16. Το κύκλυμα έσει μια είζοδο x και μια έξοδο z. 17. Ολερ οι αλλαγέρ ηος κςκλώμαηορ ζςμβαίνοςν καηά ηο ανεπσόμενο μέηυπο ηυν υπολογιακών παλμών. 18. Οηαν οι ηιμέρ ηηρ ειζόδος x για ηπειρ ζςνεσόμενοςρ παλμούρ ηος πολογιού είναι 010 ή 011, η έξοδορ είναι z = 1, αλλιώρ είναι z = 0. Να σπηζιμοποιήζεηε μησανή καηάζηαζηρ ηύπος Moore ή ηύπος Mealy και οποιοδήποηε ηύπο flipflop επιθςμείηε.

Μάθημα: ΨΗΦΙΑΚΗ ΣΧΔΓΙΑΣΗ Πάηπα 04.09.2008 Β Δξεηαζηική Πεπίοδορ Δαπινού Δξαμήνος 2007-08 ΘΔΜΑ 1 ο (40%) ΘΔΜΑ 2 ο (60%) 19. Το κύκλυμα έσει μια είζοδο x και μια έξοδο z. 20. Ολερ οι αλλαγέρ ηος κςκλώμαηορ ζςμβαίνοςν καηά ηο ανεπσόμενο μέηυπο ηυν υπολογιακών παλμών. 21. Οηαν οι ηιμέρ ηηρ ειζόδος x για ηέζζεπιρ ζςνεσόμενοςρ παλμούρ ηος πολογιού είναι 1010 ή 1011, η έξοδορ είναι z = 1, αλλιώρ είναι z = 0. Να σπηζιμοποιήζεηε μησανή καηάζηαζηρ ηύπος Moore ή ηύπος Mealy και οποιοδήποηε ηύπο flipflop επιθςμείηε.

Μάθημα: ΨΗΦΙΑΚΗ ΣΧΔΓΙΑΣΗ Πάηπα 05.02.2009 Α Δξεηαζηική Πεπίοδορ Χειμεπινού Δξαμήνος 2008-09 ΘΔΜΑ 1 ο (20%) Γίνεηαι ο πίνακαρ αλήθειαρ μιαρ ζςνάπηηζηρ F(x,y,z). Να γπάτεηε κώδικα VHDL πος πεπιγπάθει ηο απλούζηεπο κύκλυμα πος ςλοποιεί ηη ζςνάπηηζη F με βαζικέρ πύλερ AND, OR και NOT. x y z F 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 0 ΘΔΜΑ 2 ο (35%) 22. Το κύκλυμα έσει μια είζοδο w και μια έξοδο z. 23. Όλερ οι αλλαγέρ ηος κςκλώμαηορ ζςμβαίνοςν καηά ηο ανεπσόμενο μέηυπο ηυν υπολογιακών παλμών. 24. Όηαν οι ηιμέρ ηηρ ειζόδος w για ηπειρ ζςνεσόμενοςρ παλμούρ ηος πολογιού είναι 101 ή 100, η έξοδορ είναι z =1, αλλιώρ είναι z = 0. Να σπηζιμοποιήζεηε μησανή ηύπος Moore ή μησανή ηύπος Mealy και οποιοδήποηε ηύπο flip-flop επιθςμείηε.

Μάθημα: ΨΗΦΙΑΚΗ ΣΧΔΓΙΑΣΗ Πάηπα 19.02.2009 Β Δξεηαζηική Πεπίοδορ Χειμεπινού Δξαμήνος 2008-9 ΘΔΜΑ 1 ο (20%) Γίνεηαι ο πίνακαρ αλήθειαρ ενόρ ζςνδςαζηικού τηθιακού ζςζηήμαηορ με ηπειρ (3) ειζόδοςρ και δςο (2) εξόδοςρ. Να γπάτεηε κώδικα VHDL πος πεπιγπάθει ηο απλούζηεπο κύκλυμα πος ςλοποιεί ηιρ ζςναπηήζειρ ηυν εξόδυν ηος ζςζηήμαηορ με βαζικέρ πύλερ AND, OR και NOT. x y z F1 F2 0 0 0 0 1 0 0 1 1 1 0 1 0 1 0 0 1 1 1 0 1 0 0 0 1 1 0 1 0 1 1 1 0 0 0 1 1 1 1 1 ΘΔΜΑ 2 ο (35%) CP Resetn 25. Το κύκλυμα έσει μια είζοδο w και μια έξοδο z. 26. Όλερ οι αλλαγέρ ηος κςκλώμαηορ ζςμβαίνοςν καηά ηο ανεπσόμενο μέηυπο ηυν υπολογιακών παλμών. 27. Όηαν οι ηιμέρ ηηρ ειζόδος x για δςο ζςνεσόμενοςρ παλμούρ ηος πολογιού είναι 00 ή 11, η έξοδορ είναι z =1, αλλιώρ είναι z = 0. Δπιηπέπονηαι οι επικαλύτειρ. Να σπηζιμοποιήζεηε μησανή ηύπος Mealy ή μησανή ηύπος Moore και οποιοδήποηε ηύπο flip-flop επιθςμείηε.