Πρόλογος...13 I ΣΧΕ ΙΑΣΜΟΣ ΣΕ ΕΠΙΠΕ Ο ΚΥΚΛΩΜΑΤΟΣ Εισαγωγή... 19

Transcript

1

2

3 Περιεχόµενα Πρόλογος...13 I ΣΧΕ ΙΑΣΜΟΣ ΣΕ ΕΠΙΠΕ Ο ΚΥΚΛΩΜΑΤΟΣ Εισαγωγή Σχετικά µε τη VHDL Ροή σχεδιασµού Εργαλεία EDA Μεταγλώττιση από κώδικα VHDL σε κύκλωµα Παραδείγµατα σχεδιασµών οµή του κώδικα Βασικές ενότητες της VHDL ηλώσεις βιβλιοθηκών Ενότητα ENTITY Ενότητα ARCHITECTURE Εισαγωγικά παραδείγµατα Προβλήµατα Τύποι δεδοµένων Προκαθορισµένοι τύποι δεδοµένων Οριζόµενοι από το χρήστη τύποι δεδοµένων Υποτύποι δεδοµένων Πίνακες Πίνακας θυρών Εγγραφές Τύποι δεδοµένων SIGNED και UNSIGNED Μετατροπή δεδοµένων Σύνοψη Πρόσθετα παραδείγµατα Προβλήµατα...64

4 8 Περιεχόµενα 4 Τελεστές και ιδιότητες Τελεστές Ιδιότητες Οριζόµενες από το χρήστη ιδιότητες Υπερφόρτωση τελεστή Εντολή GENERIC Παραδείγµατα Σύνοψη Προβλήµατα Συντρέχων κώδικας Συντρέχων και ακολουθιακός κώδικας Χρήση τελεστών Εντολή WHEN (απλή και µε επιλογή) Εντολή GENERATE Εντολή BLOCK Προβλήµατα Ακολουθιακός κώδικας ιεργασία Σήµατα και µεταβλητές Εντολή IF Εντολή WAIT Εντολή CASE Εντολή LOOP CASE έναντι IF CASE έναντι WHEN Κακός χρονισµός ρολογιού Χρήση ακολουθιακού κώδικα για το σχεδιασµό συνδυαστικών κυκλωµάτων Προβλήµατα

5 Περιεχόµενα 9 7 Σήµατα και µεταβλητές CONSTANT SIGNAL VARIABLE SIGNAL έναντι VARIABLE Αριθµός καταχωρητών Προβλήµατα Μηχανές καταστάσεων Εισαγωγή Στυλ σχεδιασµού # Στυλ σχεδιασµού #2 (αποθηκευµένη έξοδος) Τρόπος κωδικοποίησης: από δυαδική κωδικοποίηση σε OneHot Προβλήµατα Πρόσθετοι σχεδιασµοί κυκλωµάτων Βαρελοειδής ολισθητής Συγκριτές προσηµασµένων και µη προσηµασµένων αριθµών Αθροιστές κυµάτωσης και πρόβλεψης κρατουµένου ιαίρεση σταθερής υποδιαστολής Ελεγκτής µηχανής αυτόµατου-πωλητή έκτης σειριακών δεδοµένων Μετατροπέας από παράλληλο σε σειριακό Παιχνίδι µε µία οθόνη επτά τµηµάτων Γεννήτριες σηµάτων Σχεδίαση µνήµης Προβλήµατα...254

6 10 Περιεχόµενα II ΣΧΕ ΙΑΣΜΟΣ ΣΕ ΕΠΙΠΕ Ο ΣΥΣΤΗΜΑΤΟΣ Πακέτα και συστατικά στοιχεία Εισαγωγή Πακέτο Συστατικό στοιχείo Αντιστοίχιση θυρών Γενικευµένη αντιστοίχιση Προβλήµατα Συναρτήσεις και διαδικασίες Συναρτήσεις Θέση της συνάρτησης ιαδικασίες Θέση της διαδικασίας Συνάρτηση έναντι διαδικασίας σύνοψη ASSERT Προβλήµατα Πρόσθετα παραδείγµατα σε επίπεδο συστήµατος Σειριακός-παράλληλος πολλαπλασιαστής Παράλληλος πολλαπλασιαστής Κυκλώµατα πολλαπλασιασµού-συσσώρευσης Ψηφιακά φίλτρα Νευρωνικά δίκτυα Προβλήµατα

7 Περιεχόµενα 11 Παράρτηµα Α: Προγραµµατιζόµενα λογικά στοιχεία Παράρτηµα B: Xilinx ISE + εισαγωγή στο ModelSim Παράρτηµα Γ: Altera MaxPlus II + εισαγωγή στο Advanced Synthesis Software Παράρτηµα : Εισαγωγή στο Quartus II της Altera Παράρτηµα E: εσµευµένες λέξεις της VHDL Βιβλιογραφία Ευρετήριο...397

8

9 2 οµή του κώδικα Σε αυτό το κεφάλαιο περιγράφουµε τις βασικές ενότητες που αποτελούν ένα τµή- µα κώδικα VHDL: την ενότητα δήλωσης βιβλιοθηκών, την ενότητα ENTITY, και την ενότητα ARCHITECTURE. 2.1 Βασικές ενότητες της VHDL Όπως φαίνεται στην Εικόνα 2.1, ένα αυτόνοµο τµήµα κώδικα VHDL αποτελείται από τουλάχιστον τρεις βασικές ενότητες, ο οποίες είναι: Η ενότητα δήλωσης βιβλιοθηκών: Περιέχει µια λίστα µε όλες τις βιβλιοθήκες που πρόκειται να χρησιµοποιηθούν στο σχεδιασµό. Για παράδειγµα ieee, std, work, κ.λπ. Η ενότητα ENTITY: Καθορίζει τους ακροδέκτες εισόδου/εξόδου του κυκλώµατος. Η ενότητα ARCHITECTURE: Περιέχει τον κατάλληλο κώδικα VHDL, ο οποίος περιγράφει µε ποιον τρόπο πρέπει να συµπεριφέρεται (να λειτουργεί) το κύκλωµα. Äçëþóåéò âéâëéïèçêþí ENTITY Âáóéêüò êþäéêáò VHDL ARCHITECTURE Εικόνα 2.1 Βασικές ενότητες του κώδικα VHDL.

10 30 Κεφάλαιο 2 Η βιβλιοθήκη είναι µια συλλογή από συχνά χρησιµοποιούµενα τµήµατα κώδικα. Η τοποθέτηση τέτοιων τµηµάτων κώδικα σε µια βιβλιοθήκη επιτρέπει την επαναχρησιµοποίηση ή την κοινοχρησία τους από άλλους σχεδιασµούς. Η τυπική δοµή µιας βιβλιοθήκης φαίνεται στην Εικόνα 2.2. Ο κώδικας είναι γραµµένος συνήθως µε τη µορφή συναρτήσεων (FUNCTIONS), διαδικασιών (PROCEDURES) ή συστατικών στοιχείων (COMPONENTS), τα οποία τοποθετούνται µέσα σε πακέτα και στη συνέχεια µεταγλωττίζονται στην αντίστοιχη βιβλιοθήκη. Στο πρώτο µέρος του βιβλίου (µέχρι και το Κεφάλαιο 9) θα εξετάσουµε τις βασικές δοµικές µονάδες της VHDL (Εικόνα 2.1), ενώ οι ενότητες που σχετίζονται µε τις βιβλιοθήκες (Εικόνα 2.2) θα εξεταστούν στο δεύτερο µέρος του βιβλίου (Κεφάλαια 10-12). ÂÉÂËÉÏÈÇÊÇ ÐÁÊÅÔÏ ÓÕÍÁÑÔÇÓÅÉÓ ÄÉÁÄÉÊÁÓÉÅÓ ÓÕÓÔÁÔÉÊÁ ÓÔÏÉ ÅÉÁ ÓÔÁÈÅÑÅÓ ÔÕÐÏÉ ÄÅÄÏÌÅÍÙÍ Εικόνα 2.2 Βασικά τµήµατα µιας βιβλιοθήκης. 2.2 ηλώσεις βιβλιοθηκών Για να δηλώσουµε µια βιβλιοθήκη (LIBRARY) (µε άλλα λόγια, για να την κάνου- µε ορατή στο σχεδιασµό) απαιτούνται δύο γραµµές κώδικα, όπου η µία περιέχει το όνοµα της βιβλιοθήκης και η άλλη την πρόταση use, όπως φαίνεται στην ακόλουθη σύνταξη. LIBRARY όνοµα_βιβλιοθήκης; USE όνοµα_βιβλιοθήκης.όνοµα_πακέτου.µέρη_πακέτου;

11 οµή του κώδικα 31 Στους σχεδιασµούς µας απαιτούνται συνήθως τουλάχιστον τρία πακέτα, από τρεις διαφορετικές βιβλιοθήκες: ieee.std_logic_1164 (από τη βιβλιοθήκη ieee) standard (από τη βιβλιοθήκη std), και work (από τη βιβλιοθήκη work) Οι δηλώσεις τους είναι οι ακόλουθες: LIBRARY ieee; -- Το ερωτηµατικό (;) υποδηλώνει USE ieee.std_logic_1164.all; -- το τέλος της εντολής ή LIBRARY std; USE std.standard.all; -- της δήλωσης, ενώ οι δύο συνεχόµενες -- παύλες (--) υποδηλώνουν σχόλιο. LIBRARY work; USE work.all; Οι βιβλιοθήκες std και work που είδαµε παραπάνω είναι πάντα εξ ορισµού ορατές, εποµένως δεν είναι απαραίτητο να τις δηλώνουµε. Μόνο η βιβλιοθήκη ieee πρέπει να δηλώνεται ρητά. Όµως αυτή η ενέργεια είναι απαραίτητη µόνο όταν χρησιµοποιούµε στο σχεδιασµό τον τύπο δεδοµένων STD_LOGIC (ή STD_ULOGIC) (θα εξετάσουµε λεπτοµερώς τους τύπους δεδοµένων στο επόµενο κεφάλαιο). Ο σκοπός των τριών πακέτων/βιβλιοθηκών που αναφέραµε παραπάνω είναι ο ακόλουθος: το πακέτο std_logic_1164 της βιβλιοθήκης ieee καθορίζει ένα πολυεπίπεδο λογικό σύστηµα, η std είναι µια βιβλιοθήκη πόρων (τύποι δεδοµένων, είσοδος/έξοδος κειµένου, κ.λπ.) για το σχεδιαστικό περιβάλλον της VHDL, ενώ η βιβλιοθήκη work είναι το σηµείο όπου αποθηκεύεται ο σχεδιασµός µας (το αρχείο.vhd µαζί µε όλα τα αρχεία που δηµιουργούνται από το µεταγλωττιστή, τον προσοµοιωτή κ.λπ.). Στην πραγµατικότητα η βιβλιοθήκη ieee περιέχει αρκετά πακέτα, συµπεριλαµβανοµένων των παρακάτω: std_logic_1164: Καθορίζει τα πολυεπίπεδα (πολλαπλών τιµών) λογικά συστή- µατα STD_LOGIC (8 επίπεδα) και STD_ULOGIC (9 επίπεδα). std_logic_arith: Καθορίζει τους τύπους δεδοµένων SIGNED και UNSIGNED και τις σχετιζόµενες αριθµητικές και λογικές πράξεις. Περιέχει επίσης αρκετές συναρτήσεις µετατροπής δεδοµένων, οι οποίες επιτρέπουν τη µετατροπή από τον έναν τύπο δεδοµένων σε άλλον: conv_integer(p), conv_unsigned(p, b), conv_signed(p, b), conv_std_logic_vector(p, b).

12 32 Κεφάλαιο 2 std_logic_signed: Περιέχει συναρτήσεις που επιτρέπουν την εκτέλεση πράξεων µε δεδοµένα τύπου STD_LOGIC_VECTOR σαν να ήταν τα δεδοµένα τύπου SIGNED. std_logic_unsigned: Περιέχει συναρτήσεις που επιτρέπουν την εκτέλεση πράξεων µε δεδοµένα τύπου STD_LOGIC_VECTOR σαν να ήταν τα δεδοµένα τύπου UNSIGNED. Στο Κεφάλαιο 3 θα περιγράψουµε και θα χρησιµοποιήσουµε εκτενέστερα όλες αυτές τις βιβλιοθήκες. 2.3 Ενότητα ENTITY Η ενότητα ENTITY (οντότητα) είναι µια λίστα µε τις προδιαγραφές όλων των α- κροδεκτών (θυρών, PORTS) εισόδου και εξόδου του κυκλώµατος. Η σύνταξη της φαίνεται παρακάτω. ENTITY όνοµα_οντότητας IS PORT ( Όνοµα_θύρας: κατάσταση_σήµατος τύπος_σήµατος; Όνοµα_θύρας: κατάσταση_σήµατος τύπος_σήµατος;...); END όνοµα_οντότητας; Η κατάσταση (mode) ενός σήµατος µπορεί να είναι IN (είσοδος), OUT (έξοδος), INOUT (είσοδος-έξοδος), ή BUFFER (προσωρινή αποθήκευση). Όπως φαίνεται στην Εικόνα 2.3, οι καταστάσεις IN και OUT αντιστοιχούν στην πραγµατικότητα σε ακροδέκτες µονής κατεύθυνσης, ενώ η κατάσταση INOUT αντιστοιχεί σε ακροδέκτες διπλής κατεύθυνσης. Από την άλλη πλευρά, η κατάσταση BUFFER χρησιµοποιείται όταν το σήµα εξόδου πρέπει να χρησιµοποιηθεί (να διαβαστεί) εσωτερικά. OUT IN Êýêëùìá INOUT BUFFER Εικόνα 2.3 Καταστάσεις σηµάτων.

13 οµή του κώδικα 33 Ο τύπος ενός σήµατος µπορεί να είναι BIT, STD_LOGIC, INTEGER, κ.λ.π. Οι τύποι δεδοµένων θα εξεταστούν λεπτοµερώς στο Κεφάλαιο 3. Τέλος, το όνοµα της οντότητας µπορεί να είναι ένα οποιοδήποτε όνοµα εκτός από τις δεσµευµένες λέξεις της VHDL (οι δεσµευµένες λέξεις της VHDL αναφέρονται στο Παράρτηµα Ε). Παράδειγµα: Ας εξετάσουµε την πύλη NAND της Εικόνας 2.4. Η ενότητα ENTITY µπορεί να προσδιοριστεί µε τον ακόλουθο τρόπο: a b x Εικόνα 2.4 Λογική πύλη NAND. ENTITY nand_gate IS PORT (a, b : IN BIT; x : OUT BIT); END nand_gate; Το νόηµα της παραπάνω ενότητας ENTITY είναι το ακόλουθο: το κύκλωµα έ- χει τρεις ακροδέκτες εισόδου/εξόδου που είναι οι δύο είσοδοι (a και b, κατάσταση ΙΝ) και η έξοδος (x, κατάσταση OUT). Και τα τρία σήµατα είναι τύπου BIT. Το όνοµα που επιλέχθηκε για την οντότητα είναι το nand_gate. 2.4 Ενότητα ARCHITECTURE Η ενότητα ARCHITECTURE (αρχιτεκτονική) περιέχει την περιγραφή του τρόπου µε τον οποίο πρέπει να συµπεριφέρεται (να λειτουργεί) το κύκλωµα. Η σύνταξή της είναι η ακόλουθη: ARCHITECTURE όνοµα_αρχιτεκτονικής OF όνοµα_οντότητας IS [δηλώσεις] BEGIN (κώδικας) END όνοµα_αρχιτεκτονικής;

14 34 Κεφάλαιο 2 Όπως δείχνεται παραπάνω, η ενότητα ARCHITECTURE αποτελείται από δύο µέρη: το (προαιρετικό) δηλωτικό µέρος, όπου δηλώνονται (µεταξύ άλλων) τα εσωτερικά σήµατα και οι σταθερές, και το τµήµα του κώδικα (από τη λέξη BEGIN και κάτω). Όπως και στην περίπτωση της ενότητας ΕΝΤΙΤΥ, το όνοµα της ενότητας ARCHITECTURE µπορεί να είναι οτιδήποτε (εκτός από τις δεσµευµένες λέξεις της VHDL), και µπορεί ακόµα και να είναι ίδιο µε το όνοµα της ενότητας ΕΝΤΙΤΥ. Παράδειγµα: Ας εξετάσουµε ξανά την πύλη NAND της Εικόνας 2.4. Η ενότητα ARCHITECTURE µπορεί να καθοριστεί µε τον ακόλουθο τρόπο: ARCHITECTURE myarch OF nand_gate IS BEGIN x <= a NAND b; END myarch; Το νόηµα της παραπάνω ενότητας ARCHITECTURE είναι το ακόλουθο: το κύκλωµα πρέπει να εκτελεί την πράξη NAND µεταξύ των δύο σηµάτων εισόδου (a, b) και να αναθέτει ("<=") το αποτέλεσµα στον ακροδέκτη εξόδου (x). Το όνοµα που επιλέχθηκε για την αρχιτεκτονική αυτή είναι το myarch. Σε αυτό το παράδειγ- µα δεν υπάρχει δηλωτικό µέρος και ο κώδικας περιέχει µόνο µια απλή ανάθεση τι- µής. 2.5 Εισαγωγικά παραδείγµατα Σε αυτή την ενότητα θα παρουσιάσουµε δυο αρχικά παραδείγµατα κώδικα VHDL. Παρότι δεν έχουµε ακόµα µελετήσει τις δοµές που εµφανίζονται σε αυτά τα παραδείγµατα, θα µας βοηθήσουν να διευκρινίσουµε κάποιες βασικές αρχές σχετικά µε τη συνολική δοµή του κώδικα. Κάθε παράδειγµα συνοδεύεται από επεξηγηµατικά σχόλια και αποτελέσµατα προσοµοίωσης. Παράδειγµα 2.1: DFF µε ασύγχρονη επανεκκίνηση Στην Εικόνα 2.5 παρουσιάζεται το διάγραµµα ενός φλιπ-φλοπ D (DFF) µε ασύγχρονη είσοδο επαναφοράς (rst) το οποίο ενεργοποιείται στην ανερχόµενη ακµή του σήµατος ρολογιού (clk). Όταν rst = '1' η έξοδος πρέπει να παίρνει την τιµή '0', ανεξάρτητα από την τιµή του σήµατος clk. ιαφορετικά η είσοδος αντιγράφεται στην έξοδο (δηλαδή, q <= d) τη χρονική στιγµή όπου το clk αλλάζει από '0' σε '1' (δηλαδή, όταν προκύπτει ένα συµβάν ανερχόµενης τιµής στο σήµα clk). Υπάρχουν διάφοροι τρόποι υλοποίησης του κυκλώµατος DFF της Εικόνας 2.5, και ένας από αυτούς είναι η λύση που παρουσιάζεται στη συνέχεια. Ένα πράγµα όµως που πρέπει να θυµόµαστε είναι ότι το πρόγραµµα VHDL είναι από τη φύση

15 οµή του κώδικα 35 του συντρέχον (σε αντίθεση µε τα συµβατικά προγράµµατα, που είναι ακολουθιακά), εποµένως για να υλοποιήσουµε οποιοδήποτε χρονισµένο κύκλωµα (για παράδειγµα, ένα κύκλωµα φλιπ-φλοπ) θα πρέπει να "αναγκάσουµε" τη VHDL να γίνει ακολουθιακή. Αυτό µπορεί να πραγµατοποιηθεί µε τη χρήση µιας διεργασίας (PROCESS), όπως φαίνεται παρακάτω. d clk rst DFF q Εικόνα 2.5 DFF µε ασύγχρονη επαναφορά LIBRARY ieee; 3 USE ieee.std_logic_1164.all; ENTITY dff IS 6 PORT ( d, clk, rst: IN STD_LOGIC; 7 q: OUT STD_LOGIC); 8 END dff; ARCHITECTURE behavior OF dff IS 11 BEGIN 12 PROCESS (rst, clk) 13 BEGIN 14 IF (rst='1') THEN 15 q <= '0'; 16 ELSIF (clk'event AND clk='1') THEN 17 q <= d; 18 END IF; 19 END PROCESS; 20 END behavior; Σχόλια: Γραµµές 2-3: ήλωση βιβλιοθήκης (όνοµα της βιβλιοθήκης και πρόταση use για τη βιβλιοθήκη). Θυµηθείτε ότι οι άλλες δύο απαραίτητες βιβλιοθήκες (std και work) είναι εξ ορισµού ορατές.

16 36 Κεφάλαιο 2 Γραµµές 5-8: Ενότητα ENTITY dff. Γραµµές 10-20: Ενότητα ARCHITECTURE behavior. Γραµµή 6: Θύρες εισόδου (η κατάσταση µιας εισόδου µπορεί να είναι µόνο ΙΝ). Σε αυτό το παράδειγµα όλα τα σήµατα εισόδου είναι τύπου STD_LOGIC. Γραµµή 7: Θύρα εξόδου (η κατάσταση µιας εξόδου µπορεί να είναι OUT, INOUT, ή BUFFER). Εδώ η έξοδος είναι επίσης τύπου STD_LOGIC. Γραµµές 11-19: Κώδικας της ενότητας ARCHITECTURE (από τη λέξη BEGIN και κάτω). Γραµµές 12-19: Μια διεργασία (PROCESS). Εντός της διεργασίας ο κώδικας ε- κτελείται ακολουθιακά. Γραµµή 12: Η διεργασία εκτελείται κάθε φορά που αλλάζει τιµή κάποιο από τα σήµατα που έχουν δηλωθεί στη λίστα ευαισθησίας της. Σε αυτό το παράδειγµα η διεργασία εκτελείται κάθε φορά που αλλάζει η τιµή στο σήµα rst ή στο σήµα clk. Γραµµές 14-15: Κάθε φορά που το σήµα rst γίνεται ίσο µε '1' η έξοδος τίθεται στην τιµή '0' ανεξάρτητα από το σήµα ρολογιού clk (ασύγχρονη επαναφορά). Γραµµές 16-17: Εάν το rst δεν είναι ενεργό και το clk έχει αλλάξει κατάσταση (δηλαδή, έχει προκύψει ένα συµβάν στο clk) και επιπλέον αυτό το συµβάν (EVENT) αντιστοιχεί στην ανερχόµενη ακµή (clk = '1'), τότε το σήµα εισόδου (d) αποθηκεύεται στο φλιπ-φλοπ (q <= d). Γραµµές 15-17: Ο τελεστής "<=" χρησιµοποιείται για την ανάθεση µιας τιµής σε ένα αντικείµενο τύπου SIGNAL. Αντίθετα, για ένα αντικείµενο τύπου VARIABLE θα χρησιµοποιούσαµε τον τελεστή ":=". Εξ ορισµού όλες οι θύρες σε µια οντότητα είναι τύπου SIGNAL. Γραµµές 1, 4, 9, και 21: Σχόλια (θυµηθείτε ότι το σύµβολο " " δηλώνει σχόλιο). Τις χρησιµοποιήσαµε µόνο για να οργανώσουµε καλύτερα τον κώδικα. Σηµείωση: Η VHDL δεν κάνει διάκριση µεταξύ κεφαλαίων και πεζών γραµµάτων. Αποτελέσµατα προσοµοίωσης: Η Εικόνα 2.6 παρουσιάζει τα αποτελέσµατα της προσοµοίωσης για το Παράδειγµα 2.1. Τα γραφήµατα µπορούν να ερµηνευτούν πολύ εύκολα. Η πρώτη στήλη δείχνει τα ονόµατα των σηµάτων, όπως έχουν οριστεί στην ενότητα ENTITY. είχνει επίσης και την κατάσταση (την κατεύθυνση) των σηµάτων. Προσέξτε ότι τα βέλη που σχετίζονται µε τα σήµατα rst, d, και clk έχουν κατεύθυνση προς το εσωτερικό και περιέχουν το γράµµα I (Input, δηλαδή είσοδος), ενώ το βέλος του σήµατος q έχει κατεύθυνση προς τα έξω και περιέχει το γράµµα O (Output, δηλαδή έξοδος). Η δεύτερη στήλη δείχνει την τιµή του κάθε σήµατος τη χρονική στιγµή που καθορίζεται από τη θέση όπου βρίσκεται ο κατακόρυφος δροµέας. Στην τρέχουσα κατάσταση ο δροµέας βρίσκεται στη χρονική στιγµή 0 ns, όπου τα σήµατα έχουν αντί-

17 οµή του κώδικα 37 στοιχα τις τιµές 1, 0, 0, και 0. Σε αυτό το παράδειγµα οι τιµές των σηµάτων είναι µόνο '0' ή '1', αλλά όταν χρησιµοποιούνται διανύσµατα οι τιµές µπορεί να απεικονίζονται σε δυαδική, δεκαδική, ή δεκαεξαδική αναπαράσταση. Η τρίτη στήλη δείχνει τα αποτελέσµατα της προσοµοίωσης. Οι τιµές των σηµάτων εισόδου (rst, d, και clk) µπορούν να επιλεγούν ελεύθερα και ο προσοµοιωτής θα καθορίσει την α- ντίστοιχη έξοδο (q). Συγκρίνοντας τα αποτελέσµατα της Εικόνας 2.6 µε αυτά που αναµέναµε για το κύκλωµα που παρουσιάστηκε προηγουµένως παρατηρούµε ότι το κύκλωµα δουλεύει σωστά. Όπως αναφέραµε προηγουµένως, έχουµε συνθέσει τους σχεδιασµούς που παρουσιάζονται σε αυτό το βιβλίο για συσκευές CPLD/FPGA (Παράρτηµα Α) της Altera ή της Xilinx. Τα εργαλεία που χρησιµοποιήθηκαν ήταν είτε το ISE σε συνδυασµό µε το ModelSim (για τσιπ Xilinx Παράρτηµα Β), είτε το MaxPlus II σε συνδυασµό µε το Advanced Synthesis Software (για CPLD Altera Παράρτηµα Γ), ή το Quartus II (επίσης για συσκευές Altera Παράρτηµα ). Χρησιµοποιήθηκε επίσης περιστασιακά το Leonardo Spectrum (από τη Mentor Graphics). Εικόνα 2.6 Αποτελέσµατα προσοµοίωσης για το Παράδειγµα 2.1. Παράδειγµα 2.2: DFF και πύλη NAND Το κύκλωµα της Εικόνας 2.4 ήταν καθαρά συνδυαστικό, ενώ αυτό της Εικόνας 2.5 ήταν καθαρά ακολουθιακό. Το κύκλωµα της Εικόνας 2.7 είναι µια µίξη των δύο παραπάνω (χωρίς σήµα επαναφοράς). Στη λύση που ακολουθεί έχουµε επίτηδες εισαγάγει ένα µη απαραίτητο σήµα (το temp), απλώς και µόνο για να δείξουµε µε ποιον τρόπο δηλώνεται ένα σήµα. Στην Εικόνα 2.8 παρουσιάζονται τα αποτελέσµατα προσοµοίωσης για το κύκλωµα που προέκυψε από τη σύνθεση του αντίστοιχου κώδικα.

18 38 Κεφάλαιο 2 a b clk DFF q Εικόνα 2.7 DFF και πύλη NAND ENTITY example IS 3 PORT ( a, b, clk: IN BIT; 4 q: OUT BIT); 5 END example; ARCHITECTURE example OF example IS 8 SIGNAL temp : BIT; 9 BEGIN 10 temp <= a NAND b; 11 PROCESS (clk) 12 BEGIN 13 IF (clk'event AND clk='1') THEN q<=temp; 14 END IF; 15 END PROCESS; 16 END example; Σχόλια: Οι δηλώσεις βιβλιοθηκών δεν είναι απαραίτητες σε αυτή την περίπτωση, επειδή τα δεδοµένα είναι τύπου BIT ο οποίος καθορίζεται στη βιβλιοθήκη std (θυµηθείτε ότι οι βιβλιοθήκες std και work είναι εξ ορισµού ορατές). Γραµµές 2-5: Ενότητα ΕΝΤΙΤΥ example. Γραµµές 7-16: Ενότητα ARCHITECTURE example. Γραµµή 3: Θύρες εισόδου (όλες τύπου ΒΙΤ). Γραµµή 4: Θύρα εξόδου (επίσης τύπου ΒΙΤ).

19 οµή του κώδικα 39 Γραµµή 8: ηλωτικό µέρος της αρχιτεκτονικής (προαιρετικό). Εδώ δηλώθηκε το σήµα temp, τύπου ΒΙΤ. Προσέξτε ότι δεν υπάρχει δήλωση κατάστασης (η κατάσταση χρησιµοποιείται µόνο στις οντότητες). Γραµµές 9-15: Κώδικας της ενότητας ARCHITECTURE (από τη λέξη BEGIN και κάτω). Γραµµές 11-15: Μια διεργασία (ακολουθιακές εντολές οι οποίες εκτελούνται κάθε φορά που το σήµα clk αλλάζει κατάσταση). Γραµµές 10 και 11-15: Μολονότι στο εσωτερικό µιας διεργασίας η εκτέλεση του κώδικα είναι ακολουθιακή, η διεργασία ως σύνολο εκτελείται ταυτόχρονα µε τις υπόλοιπες (εξωτερικές) εντολές. Εποµένως η γραµµή 10 εκτελείται ταυτόχρονα µε το τµήµα κώδικα που αντιστοιχεί στις γραµµές Γραµµή 10: Λογική πράξη NAND. Το αποτέλεσµα ανατίθεται στο σήµα temp. Γραµµές 13-14: Εντολή IF. Στην ανερχόµενη ακµή του clk η τιµή του temp ανατίθεται στο q. Γραµµές 10-13: Ο τελεστής "<=" χρησιµοποιείται για την ανάθεση τιµής σε ένα αντικείµενο τύπου SIGNAL. Αντίθετα, θα έπρεπε να χρησιµοποιήσουµε τον τελεστή ":=" για ένα αντικείµενο τύπου VARIABLE. Γραµµές 8, 10: Μπορούν να παραλειφθούν αν γράψουµε "q <= a NAND b" στη γραµµή 13. Γραµµές 1, 6, και 17 : Σχόλια. Χρησιµοποιήθηκαν για την καλύτερη οργάνωση του κώδικα. Εικόνα 2.8 Αποτελέσµατα προσοµοίωσης για το Παράδειγµα 2.2.

20 40 Κεφάλαιο Προβλήµατα Πρόβληµα 2.1: Πολυπλέκτης Στην Εικόνα Π.2.1 φαίνεται το διάγραµµα ανωτάτου επίπεδου ενός πολυπλέκτη. Σύµφωνα µε τον πίνακα αληθείας, η έξοδος θα πρέπει να είναι ίση µε µία από τις εισόδους αν sel = "01" (c = a) ή sel = "10" (c = b), ενώ θα πρέπει να έχει τιµή '0' ή Z (κατάσταση υψηλής εµπέδησης) αν sel = "00" ή sel = "11". α) Συµπληρώστε τον παρακάτω κώδικα VHDL. β) Γράψτε τα σχετικά σχόλια αναφορικά µε τη λύση σας (όπως στα Παραδείγµατα 2.1 και 2.2). γ) Μεταγλωττίστε και προσοµοιώστε τη λύση σας και ελέγξτε αν λειτουργεί µε τον αναµενόµενο τρόπο. Σηµείωση: Η παρακάτω λύση χρησιµοποιεί µια εντολή IF επειδή αποτελεί την πιο διαισθητικά εύλογη προσέγγιση. Όπως όµως θα δούµε αργότερα, ο πολυπλέκτης µπορεί επίσης να υλοποιηθεί µε εντολές όπως η WHEN ή η CASE. a (7:0) b (7:0) MUX sel (1:0) c (7:0) sel c 0 a b Z Εικόνα Π LIBRARY ieee; 3 USE ; ENTITY mux IS 6 PORT (, : STD_LOGIC_VECTOR (7 DOWNTO 0); 7 sel : IN ; 8 : OUT STD_LOGIC_VECTOR (7 DOWNTO 0));

21 οµή του κώδικα 41 9 END ; ARCHITECTURE example OF IS 12 BEGIN 13 PROCESS (a, b, ) 14 BEGIN 15 IF (sel = "00") THEN 16 c <= " "; 17 ELSIF ( ) THEN 18 c <= a; 19 (sel = "10") THEN 20 c <= ; 21 ELSE 22 c <= (OTHERS => ' '); 23 END ; 24 END ; 25 END ; Πρόβληµα 2.2: Λογικές πύλες α) Γράψτε κώδικα VHDL για το κύκλωµα της Εικόνας Π.2.2. Παρατηρήστε ότι αυτό είναι ένα πλήρως συνδυαστικό κύκλωµα, οπότε δεν είναι απαραίτητη η χρήση διεργασίας. Γράψτε µια παράσταση για το σήµα d χρησιµοποιώντας µόνο λογικούς τελεστές (AND, OR, NAND, NOT, κ.ο.κ.). β) Συνθέστε και προσοµοιώστε το κύκλωµα σας. Αφού επιβεβαιώσετε ότι λειτουργεί σωστά, ανοίξτε το αρχείο αναφοράς (report file) και ελέγξτε την πραγµατική παράσταση που υλοποίησε ο µεταγλωττιστής. Συγκρίνετέ τη µε τη δική σας παράσταση. a d b c Εικόνα Π.2.2

22