ΔΙΠΛΩΜΑΤΙΚΕΣ ΕΡΓΑΣΙΕΣ Αναπλ. Καθηγητής Δημήτριος Σούντρης. Θεματική Ενότητα: Ενσωματωμένα Συστήματα

Transcript

1 ΔΙΠΛΩΜΑΤΙΚΕΣ ΕΡΓΑΣΙΕΣ Αναπλ. Καθηγητής Δημήτριος Σούντρης Θεματική Ενότητα: Ενσωματωμένα Συστήματα Synchronization algorithms for concurrent data structures on manycore embedded systems Brief Discription: Modern multicore embedded systems integrate a large number of CPU cores, which require efficient synchronization methods for accessing shared data. Algorithms that have been proposed in the High Performance Computing domain cannot be applied directly to the embedded systems, due to the limitations they impose, such as the energy consumption and limited support for atomic operations. On the other hand, the traditional synchronization methods, like mutexes and spinlocks provide poor scalability and high energy consumption and therefore are inefficient for the modern low power embedded systems. The scope of this thesis is to develop new synchronization algorithms for modern multicore embedded systems that run applications based on shared data structures. The algorithms should focus on high performance along with low energy consumption. The embedded chips that will be used for the development of the algorithms are the Freescale imx6 4-core and the Myriad 8-core platform. Good knowledge of C and data structures; concurrent development and embedded systems architecture principles. Keywords: Concurrent data structures, lock-based and lock-free programming, multicore embedded systems. Contact Information: Lazaros Papadopoulos: (lpapadop@microlab.ntua.gr) Prof. Dimitrios Soudris: (dsoudris@microlab.ntua.gr) ============================================================ Run-Time adaptivity of dynamic data structures for manycore platforms Brief Description: In the exascale HPC era, the further increase of the computational power is hindered by the energy that such systems consume. The same applies to modern multicore embedded systems, where power efficiency has always been a major design constraint. Such systems run concurrently a wide range of dynamic applications based on complex data structures, with varying system resource demands during their execution. Therefore, it becomes important to develop data structures able to adapt at runtime to the resource availability under different scenarios, in order to achieve high performance along with energy efficiency. The scope of this thesis is to develop techniques and methodologies for adapting data structure based applications on different run-time scenarios. Some of the embedded boards 1

2 that can be used for the development of the methodology are the Freescale imx6 4-core and the Myriad1 8-core platform. Good knowledge of C and data structures; concurrent development and embedded systems architecture principles. Keywords: Concurrent data structures, runtime management, multicore embedded systems. Contact Information: Lazaros Papadopoulos (lpapadop@microlab.ntua.gr) Prof. Dimitrios Soudris (dsoudris@microlab.ntua.gr) ==================================================================== Big Data Analytics Framework for Genomics Brief Description: Genomics analysis pipelines form emerging workloads found in the middle of a massive technological revolution. However, genomics software today runs much the way it did ten years ago: discrete tools, files instead of databases, file formats in place of data models, and little-to-no parallelism. In this diploma thesis, we target to overcome these inherit limitations by developing a genomics framework utilizing/adapting techniques and tools provided by modern Big Data infrastructures. The outcome of this thesis will be the development a scalable platform and its performance characterization for organizing large genomics analysis pipelines and workflows. Good knowledge of system programming and scripting; perception of distributed programming models and infrastructures. Keywords: Big Data, genomics, Hadoop, Spark Contact Information: Dr. Sotirios Xydis (sxydis@microlab.ntua.gr) Ioannis Koutras (joko@microlab.ntua.gr) Prof. Dimitrios Soudris (dsoudris@microlab.ntua.gr) =================================================== Development of Accelerated Analytics Library Brief Description: Nowadays, digital data/information generation rates are increasing in an exponential manner. While from a scientific and business perspective the analysis of such Big Data form an important driver of business success across sectors promising promises significant value gains, from an engineering point of view it stresses software developers and computer architects to deliver more efficient design solutions able to address the increased performance requirements. 2

3 The scope of this thesis is to address these increased performance requirements by developing a HW/SW co-designed analytics library utilizing state-of-art acceleration technologies and tool-chains. Acceleration will be achieved through the development and mapping of analytics applications over Maxeler technology nodes, i.e. FPGA-based acceleration based on aggressive data-flow models. Good knowledge of system programming, scripting and HDL; perception of analytics and machine learning applications. Keywords: Big Data, genomics, Hadoop, Spark Contact Information: Dr. Sotirios Xydis (sxydis@microlab.ntua.gr) Ioannis Koutras (joko@microlab.ntua.gr) Prof. Dimitrios Soudris (dsoudris@microlab.ntua.gr) ======================================================= Dark Silicon Runtime Allocation for Power Constrained Manycore Systems Brief Description: Exponentially increasing transistor density with each processor generation, along with constant chip-level power budgets and a slower rate of improvement in transistor power dissipation, exponentially decreases the percentage of transistors that can switch on simultaneously. This unavailability of enough power supply to fully utilize the underlying hardware resources, so called Dark Silicon, forms a major design problem modern system architects will face in future generation manycore systems. The scope of this diploma thesis is to develop efficient management techniques to intelligently allocate dark silicon during runtime to minimize performance loss and maximize power efficiency of the underlying manycore platform. Good knowledge of system programming and scripting; perception of power aware design principles. Keywords: Dark silicon, runtime management, manycore platforms Contact Information: Dr. Sotirios Xydis (sxydis@microlab.ntua.gr) Prof. Dimitrios Soudris (dsoudris@microlab.ntua.gr) Medical Embedded System Design and Optimization for ECG Signal Analysis and Diagnosis Brief Description: Cardiovascular diseases are becoming a major cause of mortality worldwide, requiring close and continuous supervision and care. Electrocardiogram (ECG) signals have long been used to diagnose disturbances of the heart s activity. Nowadays, driven by the technological 3

4 advancements of embedded portable and wearable devices the automated processing and analysis of the ECG signal is receiving significant attention. The scope of this diploma thesis is to develop the SW infrastructure that will support (i) ECG signal analysis for feature extraction and the corresponding classification techniques for diagnosis of the heart condition. Platform dependent SW tuning as well as architectural decisions are expected to be explored to deliver an efficient system design under real-time and power constraints. Good knowledge of C programming, Matlab and good understanding of signal processing concepts. Good knowledge of Verilog/VHDL is highly appreciated it. Keywords: Medical embedded system design, ECG analysis, machine learning, HW/SW codesign Contact Information: Vassileios Tsoutsouras (billtsou@microlab.ntua.gr) Dr. Sotirios Xydis (sxydis@microlab.ntua.gr) Prof. Dimitrios Soudris (dsoudris@microlab.ntua.gr) Adaptive Dynamic Thermal Management for the Single Cloud Chip Manycore Platform Brief Description: As result of technology scaling, single-chip multi-/many-core power density increases and its spatial and temporal workload variation leads to temperature hot-spots, which may cause timing violations and accelerated chip failure. Conventional Dynamic Thermal Management (DTM) techniques are reactive in nature, starting to control the temperature after the current temperature reaches at the critical temperature threshold. Recently, closed-loop approaches for dynamic thermal management have been proposed to tackle temperature induced onchip emergencies In a proactive manner. The scope of this diploma thesis is the development of a control theoretic framework tuned for dynamic thermal management of the Intel s manycore platform, Single Cloud Chip (SCC) platform. The scalability and efficiency of existing thermal management techniques as well as their tuning knobs will be analyzed and evaluated, providing material for the development of a customized thermal management infrastructure for SCC platform. Good knowledge of Matlab, system programming and scripting; perception of control mechanisms and low-power design principles. Keywords: Dynamic thermal management, control theory, power management policies, manycore platforms Contact Information: Dr. Sotirios Xydis (sxydis@microlab.ntua.gr) Prof. Dimitrios Soudris (dsoudris@microlab.ntua.gr) 4

5 Application Adaptive Resource and DVFS Management for Manycore Platforms Power consumption has become a major issue in the design of computing systems. Dynamic power management (DPM) has proven to be an effective technique for power reduction at system level. Up to now DPM techniques are mostly workload based, thus trying to control the voltage and frequency considering single and firm instances of the application. Moving the paradigm from single instance applications to run-time adaptable applications exposes a new design space to be explored under the context of dynamic power management. The scope of this diploma thesis is to develop a power management framework for multi- /many-core architectures that takes into account both conventional DVFS tuning knobs as well as their interaction with application specific tuning parameters and resource management knobs, for reduced power consumption under performance constraints. Good knowledge of system programming, scripting, multi-core simulators; perception of lowpower design principles. Keywords: Dynamic power management, manycore platforms Contact Information: Dr. Sotirios Xydis (sxydis@microlab.ntua.gr) Prof. Dimitrios Soudris (dsoudris@microlab.ntua.gr) Μεθοδολογία εκτίμησης επιδόσεων ιεραρχιών σκιώδους μνήμης εντολών σε ενσωματωμένα συστήματα πολλαπλών επεξεργαστών Περιγραφή θέματος: Τις τελευταίες δεκαετίες έχει παρατηρηθεί αλματώδης αύξηση της παραγωγής ενσωματωμένων συστημάτων. Τα ενσωματωμένα συστήματα παίζουν πλέον κυρίαρχο ρόλο σε πάρα πολλούς τομείς της τεχνολογίας και της βιομηχανίας. Το γεγονός αυτό κάνει επιτακτική την ανάγκη ύπαρξης μεθόδων που διευκολύνουν και επιταχύνουν τη σχεδίαση των ενσωματωμένων συστημάτων αλλά και τον έλεγχο της επίδοσης τους από τα πρώτα στάδια σχεδίασης. Σε αυτή τη διπλωματική εργασία θα αναπτυχθεί μία μεθοδολογία που στοχεύει στην πολύ γρήγορη αλλά και με καλή ακρίβεια εκτίμηση της επίδοσης ενσωματωμένων συστημάτων. Στόχος της εργασίας αυτής είναι η ανάπτυξη ενός πλήρους parser του κώδικα μηχανής ενσωματωμένων επεξεργαστων (π.χ. ARM, MIPS, κτλ). Ο parser θα πρέπει να αναγνωρίζει ολόκληρο το σετ εντολών και τα βασικά μπλοκ εντολών. Το κύριο σημείο είναι η ανάπτυξη ενός αλγορίθμου διερεύνησης της ροής εκτέλεσης του CFG για εφαρμογές που έχουν πολλαπλά νήματα εκτέλεσης (multi-threaded applications). Τα εργαλεία που θα αναπτυχθούν (οι parsers) θα ενσωματωθούν στον GCC ή LLVM (με τη μορφή compiler passes) και θα αλληλεπιδρούν με τα διάφορα ενδιάμεσα αρχεία που παράγονται κατά τη διάρκεια μεταγλώττισης (IR dumps). Για την πλήρη υποστήριξη πολυ-νηματικών εφαρμογών, τα νέα εργαλεία θα είναι συμβατά με προγραμματιστικά περιβάλλοντα αιχμής του κλάδου της παράλληλης επεξεργασίας (π.χ. OpenMP, MPI και pthreads). Σκοπός αναμενόμενα αποτελέσματα: Σκοπός της Διπλωματικής Εργασίας είναι η ανάπτυξη μεθοδολογίας καθώς και των κατάλληλων εργαλείων για την αποδοτική εκτίμηση 5

6 των επιδόσεων διαφορετικών ιεραρχιών σκιώδους μνήμης εντολών σε ενσωματωμένα συστήματα πολλαπλών επεξεργαστών. Προαπαιτούμενες γνώσεις: Καλή γνώση προγραμματισμού C/C++, μεταγλωττιστές (compilers) και κώδικα μηχανής (assembly). Πληροφορίες: Διονύσης Διαμαντόπουλος, Δημήτριος Σούντρης Ανάπτυξη Μεθοδολογίας Δυναμικής Αξιοποίησης Πόρων σε FPGA με Διερεύνηση του Μονοπατιού Δεδομένων (Data Path) Περιγραφή θέματος: Δεδομένου ότι οι ενσωματωμένες εφαρμογές γίνονται ολοένα μεγαλύτερες, το έργο σχεδιασμού αντίστοιχων ψηφιακών κυκλωμάτων που τις υποστηρίζουν γίνεται ολοένα και πιο δύσκολο. Η διαχείριση πόρων τέτοιων συστημάτων καθίσταται ιδιαίτερα πολύπλοκη και ο καλύτερος τρόπος αντιμετώπισης τους είναι η απεικόνιση του κυκλώματος σε ένα πιο αφηρημένο επίπεδο, αξιοποιώντας εργαλεία λογισμικού για την εξαγωγή της χαμηλού επιπέδου υλοποίησης. Η προσέγγιση αυτή αφαιρεί κουραστικές λεπτομέρειες και μας επιτρέπει να επικεντρωθούμε σε εναλλακτικές λύσεις σχεδιασμού υψηλού επιπέδου. Παρά το γεγονός ότι τα εργαλεία λογισμικού αυτοματοποιούν πολλές από τις διαδικασίες σχεδιασμού μπορούν να εκτελέσουν μόνο επιμέρους μετασχηματισμούς και βελτιστοποίησης. Σε αυτή τη διπλωματική εργασία θα αναπτυχθεί μία μεθοδολογία στοχευμένης αξιοποίησης των εργαλείων Σύνθεσης για FPGA με σκοπό την καλύτερη αξιοποίηση των πόρων του FPGA με συγκεκριμένoυς περιορισμούς. Θα υλοποιηθούν εργαλεία αυτοματoματοποιημένης εξαγωγής δεδομένων σε χαμηλό επίπεδο υλοποίησης (netlist) τα οποία θα αξιοποιούνται από ένα μηχανισμό διαχείρισης πόρων πραγματικού χρόνου (Run-Time). Πιο συγκεκριμένα η μελέτη θα επικεντρωθεί στην ανάλυση και ιεράρχηση των κρίσιμων μονοπατιών (critical paths) και ιδιαίτερα εκείνων που αφορούν το μονοπάτι δεδομένων (Data Path). Στόχος της υλοποίησης είναι να εξαχθούν διαχειριστές (schedulers) προσαρμοσμένοι στα ιδιαίτερα χαρακτηριστικά κάθε συστήματος. Σκοπός αναμενόμενα αποτελέσματα: Σκοπός της Διπλωματικής Εργασίας είναι η ανάπτυξη μεθοδολογίας καθώς και των κατάλληλων εργαλείων για την αποδοτική διαχείριση πόρων για Ενσωματωμένες Eφαρμογές υλοποιημένες σε FPGAs Προαπαιτούμενες γνώσεις: Καλή γνώση VHDL και εργαλείων συνθεσης σε FPGA Πληροφορίες: Νικόλαος Ζομπάκης Δημήτριος Σούντρης 6

7 Co-supervised DIPLOMA THESES: NTUA and Erasmus University, Rotterdam, The Netherlands SiMS-processor and -compiler development [Implementation, 2 students] Topic: Implantable Medical Devices (IMDs) are safety-critical devices with ultra-low power constraints, used for the long-term treatment of various medical conditions, such as arrhythmias (using an Implantable Cardioverter Defibrillator (ICD)) or epilepsy (neurostimulator). The SiMS-processor is being developed within Erasmus MC to facilitate the computational power required by many implantable applications, while respecting the tight power constraints pertinent to IMDs [1]. In this topic, the student is tasked a wide range of tasks related to this development, including compiler (bug) fixes and optimizations, standard-library support and setting up a simulator using the Synopsys Processor Designer and Compiler Designer tools. Expected effort: One student is expected to transfer the SiMS compiler from a CoSy-Express to an LLVM implementation and fix known bugs in the process. They will also provide standard-library support in the compiler (e.g. soft-float support, file I/O and printing support). Another student is expected to improve the SiMS architecture (LisaTek and VHDL). Afterwards, the student is tasked with using the tools to create a working cycle-accurate simulator. Both students will be also tasked with performing a number of compiler and hardware optimizations. Expected outcome: A stable, optimized version of the SiMS architecture, including compiler, processor (HDL) and simulator. The student should have a background in computer engineering or equivalent, having knowledge of processor architectures, hardware design and compilers. This topic is oriented towards implementation. Contact: R.M. Seepers, r.seepers@erasmusmc.nl, Erasmus Medical Center, The Netherlands, Dimitrios 7

8 Soudris, [1] Strydis, Christos, et al. "A system architecture, processor, and communication protocol for secure implants." ACM Transactions on Architecture and Code Optimization (TACO) 10.4 (2013): 57. Energy-aware computing for embedded devices Topic: Modern applications, such as high-definition video, are increasingly power consuming. While there are several techniques available for reducing the power consumption at the processor level (dynamic voltage / frequency scaling, actively powering down of components), it may be beneficial to consider other layers as well (architecture, application). Various applications running on modern embedded systems (such as multimedia) are oblivious to the energy cost they incur on the system battery. The energy consumption of these applications results in a significant drop in battery duration of e.g. a mobile phone. During lowbattery mode, it may be beneficial to tune down applications (e.g. reduce the resolution of a video) to allow these applications to be used without endangering battery depletion. Expected effort: In this project, the student is expected to develop a programming model which allows a programmer (or: user) to define various profiles as a function of battery usage (energyaware). For example, in video compression, it may be preferred to decrease the resolution but have a longer lasting battery. Various programming models could readily be adapted, e.g. OmpSs. The student is expected to profile a number of applications (e.g. video, compression, security) and identify code-segments which could be customized. This customization may at first be static (compile-time). Later, the student may propose changes to the ISA and underlying computer architecture to allow for a more dynamic trade-off. Expected outcome: 8

9 A programming model (potentially adapted OmpSs) which allows a programmer to describe different forms / parameters of his or her code, based on the energy levels of a battery. This should subsequently be supported by hardware. Students with knowledge of compiler design (and, secondarily, computer architecture) will be preferred. Contact: C. Strydis, c.strydis@erasmusmc.nl, Erasmus Medical Center, The Netherlands, Dimitrios Soudris, dsoudris@microlab.ntua.gr Low-power fault-tolerant interconnect for implant SoC Topic: Implantable Medical Devices (IMDs) are safety-critical devices with ultra-low power constraints, used for the long-term treatment of various medical conditions, such as arrhythmias (using an Implantable Cardioverter Defibrillator (ICD)) or epilepsy (neurostimulator). IMDs employ an ever increasing number of components (sensors, actuators, processors and memory blocks) which communicate with each other in a System-on-Chip (SoC). While the complexity of the SoC is expected to rise, little attention has been given to the interconnect between the various components. This interconnect should respect both the safety constraints (fault tolerance) and lowpower constraints imposed by the IMD, while suiting the communication needs of (and number of components in) the SoC. In this topic, the student is expected to design an interconnect suitable for IMDs. Expected effort: The student is expected to evaluate various types of interconnects (point-to-point, bus, network- on-chip) considering their fault-tolerance, power consumption and communication capabilities. Based on this evaluation, in which the student will consider various communication patterns based on actual implantable applications available, the student will design and implement an interconnect tailored to IMDs. Expected outcome: An interconnect tailored to IMDs. 9

10 The student is expected to have a background in hardware design and experience in VHDL or Verilog. Experience on interconnects and / or systemc is preferred. Contact: R.M. Seepers, r.seepers@erasmusmc.nl, Erasmus Medical Center, The Netherlands, Dimitrios Soudris, dsoudris@microlab.ntua.gr Remote attacks on heart-beat-based security [Survey & security countermeasures] Topic: Heart-beat-based security has recently been proposed to facilitate security in mobile-health applications, such as Implantable Medical Devices (IMDs). Previous work has shown that the time between two consecutive heart beats (inter-pulse interval, IPI) contains a significant degree of entropy, while at the same time being remarkably consistent when measured on different locations of a patient s body, allowing it to be used for security aspects such as entity authentication or key agreement. Recent work has shown that it is possible to measure a person s heart rate remotely using, for example, computer vision. While this may yield significant benefits from a medical perspective (e.g., a doctor may measure a patient s vital signs from his or her webcam), it poses a threat to heart-beat-based security as an attacker could directly measure the (secret) IPI key. In this topic, the student will perform a literature survey on these remotemeasurement techniques from a security perspective. Expected effort: The student will, first, perform a literature study on remote heart-beat (rate) measurement techniques from a security perspective. They will consider a number of security-evaluation criteria (e.g. range between attacker and IMD-user allowed, resolution required to correctly guess a security key, etc.) and assess the vulnerability (to remote attacks) of heart-beat-based security in current and future technology (considering, for example, the resolution and sampling frequencies of remote measurement techniques). The student will, then, work on improving existing security techniques against such remote-attack scenarios. Expected outcome: A literature survey which evaluates the vulnerability (to remote attacks) of heart-beatbased security and a new defense technique against remote attacks. 10

11 The student should have a background in computer science, computer engineering, biomedical engineering or equivalent. This study is mostly a literature survey and the student is expected to read numerous papers diligently and consolidate the findings presented therein. Contact: R.M. Seepers, r.seepers@erasmusmc.nl, Erasmus Medical Center, The Netherlands, Dimitrios Soudris, dsoudris@microlab.ntua.gr Topic Low-energy compression of biosignals Modern implantable medical devices (IMDs) store a variety of biosignals, for example, blood pressure, heart rate, oxygen saturation or blood-glucose levels. The energy cost of storing this data is non- trivial and reduces device lifetime by draining the IMD battery. By compressing the data, it is possible to limit this energy cost [1]: While a compressor increases the processor workload (and energy consumption), it also limits the amount of data to-be stored (reducing energy overheads). Expected effort: In this study, the student is expected to continue ongoing efforts on minimizing the energy footprint of IMD data-storage. Already, several compressors have been evaluated for their suitability for IMDs [1], and data reordering is actively being studied as a technique for further minimizing compression overheads. The student is tasked with further investigating the usability of data reordering for IMDs, considering preliminary results of an existing study. The student is expected to have a background in computer engineering or embedded systems. Contact: R.M Seepers, r.seepers@erasmusmc.nl ; C. Strydis, c.strydis@erasmusmc.nl, Dimitrios Soudris, dsoudris@microlab.ntua.gr [1] Strydis, Christos, and Georgi N. Gaydadjiev. "Profiling of lossless-compression algorithms for a novel biomedical-implant architecture." Proceedings of the 6th IEEE/ACM/IFIP international conference on Hardware/Software codesign and system 11

12 synthesis. ACM, Adaptive Step Sizing on Transient Neuron Simulation Introduction Previous work on time-driven and biologically plausible neuron simulations have led to many implementations, spanning a variety of platforms and programming paradigms [2]. In an effort to accelerate neuron simulations, industry-standard solvers have been used to leverage adaptive step sizing, as in the case of SPICE simulators [1]. The current thesis aims to exploit the lessons learned from casting the neuron problem onto SPICE. More specifically, adaptive step sizing issues will be added to currently develop parallel implementations of Inferior Olive (InfOli) Neuron modeling. Technical Details One of the basic features of SPICE programs is the adaptive step sizing along the simulated waveforms. This leads to sufficient gains in output file size and performance. A previous thesis quantified the reduction in the number of simulation steps, using an industry standard SPICE simulator [1]. Extending and characterizing this legacy implementation for many neuron network sizes and connectivity patterns is a short-term (~1 st month) goal of the currently proposed thesis. In the meantime, a series of implementations of InfOli modeling has been exploiting various platforms, such as the Intel SCC [2] or the Intel Xeon Phi and, conversely, certain computing paradigms (e.g. OpenMP or MPI). Given the uniform nature of the workload (per simulation step), there is an interesting opportunity to add an adaptive step module to avoid unnecessary simulation steps. Attempting an implementation of that sort is a midterm goal of this thesis (~4 th month). The final expected deliverable is an extensive profiling of the adaptive step on the parallel implementation of the InfOli simulator. Required Skills A successful candidate should be, first and foremost, competent in C and the Linux environment. Familiarity with SPICE-like simulators is also important. Experience with parallel programming (MPI or OpenMP) is a strong plus. Sufficient command of the English language, both written and spoken is of major importance. A lively desire to learn and a commitment for timely and accurate progress reporting are also expected. Contact Points Dimitrios Rodopoulos - drodo@microlab.ntua.gr - MicroLab-ECE-NTUA, GR Dr. 12

13 Christos Strydis - c.strydis@erasmusmc.nl - Erasmus MC, NL Prof. Dimitrios Soudris - dsoudris@microlab.ntua.gr - MicroLab-ECE-NTUA, GR References [1] Georgios Papanikolaou. Spice-compatible verilog-ams model for inferior olive neuron. Master's thesis, MicroLab- ECE-NTUA, [2] Rodopoulos, D. et al. Optimal mapping of inferior olive neuron simulations on the single-chip cloud computer. In Embedded Computer Systems: Architectures, Modeling, and Simulation (SAMOS XIV), 2014 International Conference on, pages , July Automating Python H/W Models for Brain Simulation Topic: PyNN, a new, Python-based, simulator-independent language provides a common frontend (API) for various legacy neuromodeling software simulators such as NEURON and GENESIS. The PyNN framework is extensible with custom simulator back-ends, as demonstrated within the FACETS project (ASIC-based simulator). FPGAs are increasingly used for accelerating brain-model simulation. However, existing FPGA-programming tools are cumbersome for neuroscientists to use. There is need for a familiar coding front-end for implementing brain models which could then be executed on fast FPGA-based platforms. In this work, we want to bring the benefits of two worlds together: (a) the ease of use (and established user base) of PyNN for modeling realistic brain models with (b) the staggering simulation speed that FPGA platforms can deliver in the field of brain simulation. As FPGA tools already exist, this thesis work will focus on implementing the bridge from the PyNN front-end to the FPGA back-end (already existent within the Neuroscience Dept. of Erasmus MC). In essence, a source-to-source (Python to C or VHDL) translation work is needed. Expected effort: The student is expected to study PyNN s existing API s as well as API s made available through Xilinx Vivado and/or High-Level-Synthesis tool and write either a simple source-tosource translator for (static) mapping of PyNN neural models to synthesizable-c or VHDL 13

14 constructs, or establish inter-process communication between the API s for (dynamic) mapping of PyNN models to a free-running, FPGA- based, brain-simulation engine. The expected outcome is a literature survey which evaluates the vulnerability (to remote attacks) of heart-beat-based security and a new defense technique against remote attacks. Students with good programming skills (compiler design and inter-process communication etc.). Contact: C. Strydis, c.strydis@erasmusmc.nl, Erasmus Medical Center, The Netherlands, Dimitrios Soudris, dsoudris@microlab.ntua.gr Extending the lifetime of adaptive, fault-tolerant SoC s Topic: With rapidly shrinking transistor technologies, device reliability has arisen as a dominant problem in modern Systems-on-Chip (SoC) and IC in general. Heterogenous SoCs comprise nowadays many (tens/hundreds of) components which can fail at any point during the SoC operational lifetime. There is active research in making such SoC s fault-tolerant through imbuing them with techniques allowing the dynamic replacement or recovery of failed components. However, the strategy for replacing failed components by working ones affects overall SoC lifetime; see an example above: By choosing to migrate the task running on a failed RISC core to a VLIW core instead of in the reconfigurable logic, prohibits the SoC from resuming functionality, thus interrupting the SoC operational lifetime. Knowing in advance which strategy to follow in recovering from a fault would permit achieving the longest possible SoC lifetime. However, 14

15 this is not possible. For a given adaptive SoC with (1) a given type of components, (2) a given number of components, and (3) a given type of fault-recovery mechanisms, one solution to the problem to calculate a priori all possible permutations of fault-recovery situations, so the optimal strategy is decided at static time and applied during SoC operation. However, this an exhaustive solution to a problem that grows fast to be an NP-complete problem; it only works for small problem sizes. The challenge is to perform design-space exploration (DSE) in a heuristic fashion among the possible solutions and find attractive solutions for different SoC instances. Expected effort: This work involves, first, formulating this cutting-edge problem as a constrained-optimization problem and, secondly, utilizing an existing exploration framework (e.g. Genetic Algorithms, Monte Carlo, Integer Linear Programming) to perform DSE of the potential solutions. Good programming background, experience with optimization algorithms/frameworks, some hardware knowledge. Contact: C. Strydis, c.strydis@erasmusmc.nl, Erasmus Medical Center, The Netherlands, Dimitrios Soudris, dsoudris@microlab.ntua.gr ========================================================== Ανάπτυξη Τεχνικών Δυναμικής Εκπαίδευσης Νευρωνικών Δικτύων Σε Πραγματικό Χρόνο Εκτέλεσης Τα Νευρωνικά Δίκτυα αποτελούνται από πολλά κρίσιμα μέρη. Ένα Νευρωνικό Δίκτυο αποτελείται από έναν ή περισσότερους νευρώνες που συνδέονται με πολλαπλές διαμορφώσεις. Οι γραμμές που τα συνδέουν αντιπροσωπεύουν βάρη. Η επιλογή αυτών των βαρών καθορίζει το πώς το Νευρωνικό Δίκτυο θα ανταποκριθεί σε συγκεκριμένα πρότυπα εισόδου. Εκπαίδευση Νευρωνικού Δικτύου είναι η μέθοδος επιλογής των βαρών για να δοθεί το επιθυμητό αποτέλεσμα σε ένα δεδομένο σύνολο εισόδων. Η εκπαίδευση των Νευρωνικών είναι μια πολύ απαιτητική λειτουργία και συνιστά πολλούς περιορισμούς ιδιαιτέρα ως προς την χρήση των πόρων όταν γίνεται σε πραγματικό χρόνο (Run-Time). Στα πλαίσια της παρούσας διπλωματικής εργασίας θα μελετηθεί η λειτουργία ενός Νευρωνικού Δικτύου και θα διερευνηθούν τρόποι εκπαίδευσης σε νέα δεδομένα που θα δίνονται σε πραγματικό χρόνο. Στόχος είναι η προσαρμογή του σφάλματος εξόδου σε νέα δεδομένα σε χρόνο εκτέλεσης με συγκεκριμένους περιορισμούς κόστους (απόδοσης, ενέργειας και χώρου). Σκοπός είναι η ανάπτυξη ενός αξιόπιστου μηχανισμού Ανίχνευσης Σεναρίων (Detection) που προσαρμόζεται σε κάθε αλλαγή φάσης του Συστήματος. Επίσης, Θα διερευνηθούν οι βέλτιστοι τρόποι υλοποίησης της εκπαίδευσης είτε σε υψηλό επίπεδο (C, C++) ή σε χαμηλό (VHDL). Σκοπός αναμενόμενα αποτελέσματα: Σκοπός της Διπλωματικής Εργασίας είναι η ανάπτυξη τεχνικών καθώς και κατάλληλων εργαλείων εκπαίδευσης Νευρωνικών Δικτύων σε πραγματικό χρόνο με συγκεκριμένους χρονικούς περιορισμούς. 15

16 Προαπαιτούμενες γνώσεις: Καλή γνώση C/C++, VHDL και εργαλείων συνθεσης σε FPGA Πληροφορίες: Νικόλαος Ζομπάκης Δημήτριος Σούντρης Ανάπτυξη Τεχνικών Βέλτιστης Υλοποίησης Νευρωνικών Δικτύων Σε Υλικό Τα τεχνητά Νευρωνικά Δίκτυα είναι υπολογιστικά μοντέλα που εμπνέονται από τις αρχές των υπολογισμών που εκτελούνται στα βιολογικά νευρωνικά δίκτυα του εγκεφάλου. Τα Νευρωνικά Δίκτυα έχουν πολλά ελκυστικά χαρακτηριστικά που μπορούν να ξεπεράσουν ορισμένα από τα όρια των κλασικών υπολογιστικών συστημάτων. Η επεξεργασία στα Νευρωνικά Δίκτυα είναι παράλληλη και κατανεμημένη. Οι πληροφορίες αποθηκεύονται και διανέμονται μέσω ενός δικτύου στις συνδέσεις και υποβάλλονται σε επεξεργασία σε ένα μεγάλο αριθμό νευρώνων παράλληλα. Τα νευρωνικά δίκτυα έχουν τη δυνατότητα να μάθουν τους κανόνες που περιγράφουν τα δεδομένα εκπαίδευσης και από την ήδη υπάρχουσα γνώση να ανταποκριθούν σε νέα πρότυπα. Τα Νευρωνικά Δίκτυα είναι ανεκτικά σε σφάλματα, με την έννοια ότι η απώλεια μερικών νευρώνων ή συνδέσεων δεν επηρεάζουν σημαντικά τη συμπεριφορά τους, δεδομένου ότι η επεξεργασία των πληροφοριών περιλαμβάνει ένα μεγάλο αριθμό νευρώνων και συνδέσεων τους. Τεχνητά νευρωνικά δίκτυα έχουν βρει εφαρμογές σε πολλούς τομείς - για παράδειγμα, επεξεργασία σήματος, ανάλυση εικόνας, ιατρικά συστήματα διάγνωσης και οικονομικές προβλέψεις. Η συντριπτική πλειοψηφία των νευρωνικών δικτύων εξακολουθούν να υλοποιούνται σε λογισμικό για ακολουθιακές μηχανές. Αν και αυτό δεν αποτελεί πάντα σοβαρό περιορισμό, υπάρχουν πολλές προοπτικές κέρδους από την άμεση εφαρμογή των Νευρωνικών Δικτύωνα σε υλικό (hardware), ειδικά εάν η υλοποίηση εκμεταλλεύεται τα εγγενή παράλληλα χαρακτηριστικά των Nευρωνικών. Στα πλαίσια της παρούσας διπλωματικής εργασίας θα μελετηθεί η υλοποίησήη ένός υπάρχον Νευρωνικού Δικτύου και θα διερευνηθούν βέλτιστοι τρόποι υλοποίησης σε hardware (FPGA, ASICS). Η μελέτη θα περιλαμβάνει την ανάπτυξη βέλτιστων αρχιτεκτονικών του Νευρωνικού ανάλογα με την υλοποίηση και σεβόμενοι συγκεκριμένους περιορισμούς (απόδοσης, ενέργειας και χώρου). Σκοπός αναμενόμενα αποτελέσματα: Σκοπός της Διπλωματικής Εργασίας είναι η ανάπτυξη τεχνικών βέλτιστης υλοποίησης Νευρωνικών Δικτύων σε υλικό (hardware) με συγκεκριμένους περιορισμούς κόστους. Προαπαιτούμενες γνώσεις: Καλή γνώση VHDL και εργαλείων συνθεσης σε FPGA & ASICS Πληροφορίες: Νικόλαος Ζομπάκης (nzompaki@gmail.com), Δημήτριος Σούντρης dsoudris@microlab.ntua.gr Biomedical Engineering and High Performance Computing Achieving Massive Simulations of Bioinformatics application Using the Intel Xeon Phi Coprocessor 60 cores Brief Description: Simulations of neurological models are key factors in aiding neuroscientists further understand the intricacies of the brain. Such a model of the inferior olive cell networks, 16

17 located in the cerebellum, has already been ported on manycore platforms, such as the Single- Chip Cloud Computer (SCC) and necessity for a platform with greater computing and storing capabilities has been established. The Intel Xeon Phi Coprocessor has been designed with massively parallel applications needing great memory bandwidth in mind and thus we deem it an appropriate platform to host a demanding biomedical application. The scope of this diploma thesis is to port a computationally-intensive bioinformatics algorithms the inferior olive cell model on the Intel Xeon Phi Coprocessor. We aim to use its processing power to massively scale the application, ultimately studying the coprocessor's performance and comparing it to other manycore platforms. We also attempt to solve problems that have already appeared from trying to simulate neurological networks of great sizes, such as storing their input and output. Flawless knowledge of the C language and good familiarization with scripting and Matlab; firm grasp of manycore system architectures and message-passing parallel algorithms; elementary knowledge of bioinformatics a neuron's biological model and neuron networking. Keywords: Manycore applications, Bioinformatics, Neuroscience, Intel Xeon Phi Contact Information: George Chatzikonstantis (georgec@microlab.ntua.gr) Prof. Dimitrios Soudris (dsoudris@microlab.ntua.gr) Reconfigurable Architectures and Systems Εργαστήριο Φωτονικών Επικοινωνιών Εργαστηρίο Μικροϋπολογιστών & Ψηφιακών Συστημάτων Τίτλος: Σχεδιασμός και υλοποίηση σε FPGA πομποδέκτη υψηλής ταχύτητας για οπτικά δίκτυα τηλεπικοινωνιών Τα τελευταία χρόνια η χρήση του Internet και των διαδικτυακών πόρων (cloud services, mobile internet, online gaming) παρουσιάζει εντυπωσιακή αύξηση. Επίσης, παρατηρείται μια αλλαγή στη φύση της κίνησης καθώς η απαίτηση για γρηγορότερη πρόσβαση και η χρήση φορητών συσκευών την έχει καταστήσει πολύ πιο δυναμική και απρόβλεπτη. Σε αυτό το πλαίσιο, η χρήση οπτικών επικοινωνιών καθίσταται απαραίτητη ώστε να καλυφθούν οι απαιτήσεις των σημερινών αλλά και μελλοντικών τηλεπικοινωνιακών δικτύων. Τα σύγχρονα οπτικά δίκτυα προσφέρουν πολύ μεγαλύτερες ταχύτητες μεταφοράς δεδομένων ( Gbit/s ανά μήκος κύματος) και αποδοτικότερη χρήση του διαθέσιμου εύρους ζώνης (bandwidth) σε σχέση με τις συμβατικές τηλεπικοινωνιακές ζεύξεις (ενσύρματα, ασύρματα). Επιπλέον, η υιοθέτηση καινοτόμων τεχνολογιών και αρχιτεκτονικών στα σύγχρονα οπτικά δίκτυα (coherent optical communication, flexible optical networks) προσφέρει τη δυνατότητα για πιο ευέλικτα οπτικά δίκτυα ικανά να διαχειριστούν την δυναμική και αυξανόμενη διαδικτυακή κίνηση. Βασικό στοιχείο ενός ευέλικτου οπτικού δικτύου είναι οι ευέλικτοι, επαναρυθμιζόμενοι οπτικοί πομποδέκτες (flexible optical transceivers), ικανοί να διαχειριστούν δυναμικά τους διαθέσιμους δικτυακούς πόρους ανάλογα με τις απαιτήσεις της τηλεπικοινωνιακής κίνησης. Για την υλοποίηση ενός τέτοιου πομποδέκτη είναι 17

18 απαραίτητη η χρήση ψηφιακών ηλεκτρονικών (FPGAs, ASICs) καθώς και της ψηφιακής επεξεργασίας σήματος (DSP). Στα πλαίσια της διπλωματικής εργασίας ο φοιτητής θα εργαστεί με το Transceiver Signal Integrity Development Kit, Stratix V GT Edition της Altera. Σκοπός της παρούσας διπλωματικής εργασίας είναι η υλοποίηση σε FPGA ενός βασικού πομποδέκτη υψηλής ταχύτητας (28 Gbit/s) για χρήση σε οπτικές ζεύξεις. Ο/η υποψήφιος/α αρχικά θα πρέπει να διενεργήσει βιβλιογραφική έρευνα για τις βασικές λειτουργίες ενός οπτικού πομποδέκτη. Στη συνέχεια ο φοιτητής θα ασχοληθεί με: 1. Το σχεδιασμό βασικών λειτουργιών ενός πομποδέκτη όπως την παραγωγή, αποστολή και λήψη τυχαίων και προγραμματιζόμενων παλμοσειρών σε υψηλές ταχύτητες (20-28 Gbit/s) σε γλώσσα VHDL και με χρήση των διαθέσιμων προγραμμάτων ανάπτυξης. 2. Την υλοποίηση αυτών των λειτουργιών σε ένα Altera Stratix V GT FPGA, που υλοποιεί τους γρηγορότερους πομποδέκτες (transceivers) διαθέσιμους σε FPGA σήμερα, με δυνατότητα αποστολής και λήψης έως και 28 Gbit/s, καθώς και οπτικές διασυνδέσεις (interfaces) SFP και XFP. 3. Την διεξαγωγή πειραματικής διαδικασίας στο εργαστήριο οπτικών επικοινωνιών με πραγματική αποστολή και λήψη δεδομένων, καταγραφή και μέτρηση σε παλμογράφο, καθώς και μέτρηση λαθών (BER test). Για τη διπλωματική εργασία αυτή θα υπάρχει συν-επίβλεψη μεταξύ του Εργαστηρίου Φωτονικών Επικοινωνιών και του Εργαστηρίου Μικρουπολογιστών και Ψηφιακών Συστημάτων. Απώτερος σκοπός είναι ο φοιτητής να έρθει σε επαφή με δύο διαφορετικές τεχνολογίες (ψηφιακά ηλεκτρονικά και οπτικές επικοινωνίες) και να εργαστεί ώστε να αποκτήσει πολύτιμες γνώσεις και από τα δύο εργαστήρια, σε συνεργασία με τους υπευθύνους. Το εργαστήριο Μικροϋπολογιστών και Ψηφιακών Συστημάτων θα έχει την κύρια επίβλεψη για τον σχεδιασμό και την υλοποίηση σε FPGA των βασικών λειτουργιών του ευέλικτου οπτικού πομποδέκτη, ενώ στο εργαστήριο Φωτονικών Επικοινωνιών θα λάβει μέρος η πειραματική διαδικασία αποστολής και λήψης πραγματικών σημάτων. Ελάχιστος χρόνος εκπόνησης: 6 μήνες. Προαπαιτούμενα: - Ο/η υποψήφιος/α να μην χρωστάει πάνω από 7 μαθήματα. - Γνώσεις ψηφιακών ηλεκτρονικών, βασική γνώση VHDL και FPGA. - Γνώσεις τηλεπικοινωνιών. Επικοινωνία: - δρ. Παρασκευάς Μπακόπουλος, pbakop@mail.ntua.gr - δρ. Γιώργος Λεντάρης, glentaris@microlab.ntua.gr - καθ. Ηρακλής Αβραμόπουλος, hav@mail.ntua.gr - αν. καθ. Δημήτριος Σούντρης, dsoudris@microlab.ntua.gr Development of Dynamic Memory Management for Multi-Accelerator FPGA Design Brief Description: This diploma thesis targets the field of multiple-accelerator FPGA synthesis. It has been foreseen that Cloud computing services can be benefited from the incorporation of FPGAs to accelerate the computation and memory intensive tasks. Multiple heterogeneous accelerators with differing memory demands are expected to be dynamically mapped onto FPGA devices incorporated within the cloud datacenter infrastructures. 18

19 The scope of this thesis is to target the memory wall problem faced at FPGA devices serving multiple accelerator instantiations through the development of a dynamic memory management infrastructure that will enable higher accelerator densities to be achieved within the FPGA s specific area and power constraints Good knowledge of C/HDL programming & and FPGA design; perception of HW/SW co-design principles. Keywords: FPGA accelerators, Dynamic Memory Management, High Level Synthesis. Contact Information: Dr. Sotirios Xydis (sxydis@microlab.ntua.gr) Dionysios Diamantopoulos (diamantd@microlab.ntua.gr) Dr. Kostas Siozios (ksiop@microlab.ntua.gr) Prof. Dimitrios Soudris (dsoudris@microlab.ntua.gr) Real Time Image Processing on FPGA Brief Description: This diploma thesis aims at the development of an embedded system for real time image processing. Digital images and videos are everywhere these days, in thousands of scientific (e.g., astronomical, bio-medical), consumer, industrial, and artistic applications. Due to their increased performance requirements, these applications base on very computationally intensive signal processing and consume a plethora of HW resources. The main reason for using FPGAs over other platforms is that they provide a low-cost, flexible development of high-performance designs with many custom parallel kernels, suitable for almost any kind of image processing algorithm. The scope of this thesis is the demonstration of a complete embedded system (including HD camera, processor and FPGA) and the development of an IP (e.g. filter, object tracking) for the processing of the image input. Also, taking advantage of the dynamic reconfigurability of the FPGAs there will be an exploration of the design performance regarding various system parameters (image quality, power consumption, frequency and area).the target platform will be an ZC702 evaluation board (Zynq family) including all the hardware, software and IP components necessary for the development of custom video/image applications. - Basic knowledge of FPGAs and HDL language (VHDL, Verilog) - Knowledge of C language - Basic knowledge of Embedded Systems Contact Information Dr. George Lentaris (glentar@gmail.com) Konstantinos Maragos (komaragos@microlab.ntua.gr) Dimitrios Soudris (dsoudris@microlab.ntua.gr) 19

20 CLOUD COMPUTING, DATA CENTERS, EMBEDDED SYSTEMS, AND FPGAS ACCELERATORS Κέντρα Δεδομένων Χαμηλής κατανάλωσης ενέργειας βασισμένα σε ενσωματωμένους επεξεργαστές (Energy-efficient data centers based on embedded processors) Περιγραφή θέματος: Η ραγδαία αύξηση των υπολογιστών νέφους (cloud computing) έχει δημιουργήσει την ανάγκη για πιο ισχυρά κέντρα δεδομένων (data centers). Μέχρι τώρα τα περισσότερα κέντρα δεδομένων υποστηρίζονται από επεξεργαστές γενικού σκοπού υψηλής απόδοσης αλλά και υψηλής κατανάλωσης ενέργειας οι οποίοι δεν είναι βελτιστοποιημένοι για τις σύγχρονες εφαρμογές. Τον τελευταίο καιρό έχουν εμφανιστεί διακομιστείς που βασίζονται σε επεξεργαστές χαμηλής κατανάλωσης ενέργειας. Στόχος της εργασίας αυτής είναι να υλοποιηθούν σύγχρονες εφαρμογές για κέντρα δεδομένων (e.g. MapReduce, search engines, etc.) σε πλατφόρμες οι οποίες περιέχουν ενσωματωμένους επεξεργαστές χαμηλής κατανάλωσης ενέργειας (όπως πχ. ARM processors σε τελευταιας τεχνολογιας NXP platforms). Συγκεκριμένα στην εργασία αυτή θα υλοποιηθεί και θα μετρηθεί η απόδοση σε ταχύτητα και κατανάλωση ενέργειας συγκεκριμένων αντιπροσωπευτικών εφαρμογών που τρέχουν στα κέντρα δεδομένων (π.χ. της Google, Facebook, etc.) πάνω σε ένα mini cluster από αναπτυξιακές πλατφόρμες με ενσωματωμένους επεξεργαστές. Σκοπός αναμενόμενα αποτελέσματα: Σκοπός της Διπλωματικής Εργασίας είναι η σύγκριση της απόδοσης και της κατανάλωσης ενέργειας τυπικών εφαρμογών που τρέχουν στα κέντρα δεδομένων με επεξεργαστές χαμηλής κατανάλωσης ενέργειας (π.χ. Google, Facebook data centers) προκειμένου να βρεθεί η καλύτερη αρχιτεκτονική συστήματος σε σχέση με την κατανάλωση ενέργειας και της απόδοσης. Προαπαιτούμενες γνώσεις: Τεχνολογία νέφους, Linux, προγραμματισμός. Πληροφορίες: Δημήτριος Σούντρης Χριστόφορος Κάχρης, 20

21 Επιταχυντές Υλικού για Διακομιστές Τεχνολογίας Νέφους (Hardware accelerators for cloud computing servers) Περιγραφή θέματος: Η ραγδαία αύξηση των υπολογιστών νέφους (cloud computing) έχει δημιουργήσει την ανάγκη για πιο ισχυρά κέντρα δεδομένων (data centers). Μέχρι τώρα τα περισσότερα κέντρα δεδομένων υποστηρίζονται από επεξεργαστές γενικού σκοπού υψηλής απόδοσης αλλά και υψηλής κατανάλωσης ενέργειας οι οποίοι δεν είναι βελτιστοποιημένοι για τις σύγχρονες εφαρμογές. Στόχος της εργασίας αυτής είναι να υλοποιηθούν επιταχυντές υλικού (hardware accelerators) οι οποίοι θα χρησιμοποιηθούν για να βελτιώσουν την απόδοση των διακομιστών στα κέντρα δεδομένων και παράλληλα θα βοηθήσουν στον περιορισμό της κατανάλωσης ενέργειας. Οι επιταχυντές αυτοί θα χρησιμοποιηθούν για να προστεθούν σε αναπτυξιακές πλατφόρμες αναδιατασσομένης λογικής οι οποίοι θα περιέχουν και ενσωματωμένους επεξεργαστές (e.g. ARM cores). Η συνολική πλατφόρμα με τους επιταχυντές θα αξιολογηθεί ως προς την απόδοση και την κατανάλωση ενέργειας με σκοπό την δημιουργία πιο ισχυρών και λιγότερο ενεργοβόρων διακομιστών. Σκοπός αναμενόμενα αποτελέσματα: Στόχος της εργασίας αυτής είναι να υλοποιηθούν επιταχυντές υλικού (hardware accelerators) οι οποίοι θα χρησιμοποιηθούν για να βελτιώσουν την απόδοση των διακομιστών στα κέντρα δεδομένων και παράλληλα θα βοηθήσουν στον περιορισμό της κατανάλωσης ενέργειας. Προαπαιτούμενες γνώσεις: Αρχιτεκτονική υπολογιστών, Ψηφιακή σχεδίαση, Μικροεπεξεργαστες, VHDL/Verilog, Ενσωματωμένα συστήματα. Πληροφορίες: Δημήτριος Σούντρης Χριστόφορος Κάχρης, ΙοΤ Modeling and Analysis System INTERENT OF THINGS During the last years, there are tremendous improvements in the domain of embedded devices. Firstly, the new process technologies enable the underline hardware to become smaller, cheaper and more powerful. This trend in conjunction to the continues improvements at networking infrastructure enables to the majority of the devices to have communication capabilities. Hence, the embedded devices in the near future will be able to connect, interact, and cooperate with their surrounding environment. This new platform paradigm, also known as Internet of Things (IoT), is as a network of objects capable of detecting and communicating information between each other. 21

22 Mobile cloud computing leverages the unique advantages of heterogeneous devices in the IoT, sharing their computing power and collected data to locally collaborate in processing tasks they could not achieve individually, and create an ambient intelligence. Examples of applications found in the literature include distributed image processing, crowd sourcing and computing, sensor data sharing, social networking, or context recognition. Sensors embedded in smart objects can generate a large amount of data, this Big Data has to be stored, potentially remotely in a cloud. To communicate with each other, the basic model is envisioned to be client-server, i.e., each IoT device acts as a data server, and transmits the data to another device acting as a client, which can in its turn act as a server of that data. Objectives: This master thesis can also be done as an intership if requested. It includes: Compiling a survey on available tools and approaches to share data and computational tasks. Develop a library of Simulink components for the IoT architecture. Emphasis is given to the local components (excluding the cloud infrastructure). Setting up a simple experimental network of smart objects, and implement and efficient data collection and monitoring architecture. More info: Konstantinos Siozios, ksiop@microlab.ntua.gr, Vassilis Tsoutsouras, billtsou@microlab.ntua.gr, Dimitrios Soudris, dsoudris@microlab.ntua.gr. Develop Smart Thermostat Smart Buildings and Cyberphysical systems (CPS) The cyberphysical systems (CPS) are usually distributed systems that require different and multiple, interconnected computing engines, each of which uses various software and hardware stacks. As a result, their efficient optimization imposes a holistic approach. Every component will only be a small part of the solution, and even if each component is optimized individually their combination will be not operate optimally because local optimizations may impose penalties on other components. The problem of designing CPS becomes far more challenging rather than the corresponding for embedded systems. Specifically, instead of embedded systems, where the system s functionality is usually fixed and thus it can be profiled in order to design a full-custom architecture, at the CPS domain this functionality cannot be determine since it is primarily determined by the system s interactions with the physical world. Over the past few decades there were technological advancements that allowed us to live more comfortable lives at the cost of consuming increased amounts of energy. Devices like air conditioning units provide quality of life improvements at the cost of placing strain on limited global resources. Buildings account for 40% of energy end-use in the EU and making them more efficient is therefore key in order for the EU to achieve its goals of reducing CO 2 emissions by 20%, improving the energy efficiency by 20% and achieving 20% renewable generation by Note that if worldwide energy-use trends continue, buildings will become the largest consumer of global energy by more than the transportation and industrial sectors combined. 22