ΔΙΠΛΩΜΑΤΙΚΕΣ ΕΡΓΑΣΙΕΣ

Transcript

1 ΔΙΠΛΩΜΑΤΙΚΕΣ ΕΡΓΑΣΙΕΣ Αναπλ. Καθηγητής Δημήτριος Σούντρης Providing Run-Time guarantees for Secure and Fault Tolerant Internet of Things Systems Την τελευταία δεκαετία, παρατηρείται η διαρκής διείσδυση των ενσωματωμένων συσκευών στην καθημερινότητα των ανθρώπων. Μια πολύ σημαντική παράμετρος σε αυτή την πορεία είναι η παροχή ασφαλών και ανώνυμων υπηρεσιών στον χρήστη, ώστε να διασφαλίζεται αφενός η ακεραιότητα των παραγόμενων δεδομένων και αφετέρου η ορθή λειτουργία του συστήματος. Σε μια αρχιτεκτονική ΙοΤ, οι κόμβοι του Δικτύου Αισθητήρων (Edge) που έρχονται σε άμεση επαφή με τον χρήστη, υπάρχει μεγάλη πιθανότητα να μην διαθέτουν τους απαραίτητους πόρους (είτε σε επεξεργαστική ισχύ είτε σε μνήμη) για την εκτέλεση ακόμη και των πιο απλών αλγορίθμων κρυπτογράφησης. Ο ρόλος της Υπολογιστικής Ομίχλης (Fog) είναι ακριβώς το να παράσχει στο Δίκτυο Αισθητήρων την απαραίτητη υπολογιστική ισχύ, ώστε να εκτελέσει αλγορίθμους που απαιτούν υψηλή υπολογιστική ισχύ, ενώ παράλληλα είναι ελάχιστα ανεκτικοί στην καθυστέρηση. Επομένως, το Fog επίπεδο αποτελεί ένα κεντρικό σημείο της λειτουργίας του συστήματος IoT. Σε περίπτωση που κάποιος Fog κόμβος παρουσιάσει βλάβη είναι πιθανό ολόκληρο το σύστημα να τεθεί εκτός λειτουργίας. Είναι προφανές ότι κάτι τέτοιο θα πρέπει να αποφευχθεί, ειδικά για συστήματα υψηλής κρισιμότητας για τον τελικό χρήστη, όπως εφαρμογές IoT στον χώρο της υγείας. Το πρόβλημα που αποσκοπεί να αντιμετωπίσει η συγκεκριμένη διπλωματική είναι ο χειρισμός της κατάστασης κατά την οποία ένας Fog κόμβος πάψει να λειτουργεί. Μια τέτοια κατάσταση είναι ιδιαίτερα κρίσιμη δεδομένου ότι λειτουργίες του συστήματος όπως για παράδειγμα η κρυπτογράφηση των δεδομένων από τις συσκευές του Edge προς το Fog δεν είναι δυνατό να παραληφθούν κατά τη διάρκεια εκτέλεσης του συστήματος. Με δεδομένο ότι οι συσκευές που ανήκουν στο Edge επίπεδο του συστήματος, υστερούν σε υπολογιστικές δυνατότητες συγκριτικά με έναν Fog κόμβο, απαιτείται προσεκτικός σχεδιασμός στην κατανομή του υπολογιστικού φόρτου, κρίσιμων και απαραίτητων tasks όπως η κρυπτογράφηση των δεδομένων που θα αποσταλούν στο Cloud. Στόχος της διπλωματικής είναι να μελετηθεί η κατανομή αυτού του υπολογιστικού φόρτου ανάλογα με τις διαθέσιμες συσκευές καθώς και η εφαρμογή κατανεμημένων λύσεων για την εκτέλεση των κρίσιμων tasks. Good knowledge of C Desirable Extras: Python, Distributed Algorithms, Cryptography Target Libaries: libtar ( ARMmbed Contact Information: Vasileios Tsoutsouras Ph.D.: (billtsou@microlab.ntua.gr) Dimosthenis Masouros Ph.D.: (demo.masouros@microlab.ntua.gr) Prof. Dimitrios Soudris: (dsoudris@microlab.ntua.gr) 1

2 Computing platforms and Neuroscience Applications: Computational Neuroscience: Analysis, optimizations and acceleration of state-of-art simulation models of biological neural networks. Brief Description: In recent years we are witnessing an increased interest in researching biological neural networks, like the human brain. Only Europe is committing 1 Billion EUR to the project Human Brain Project (HBP), with other continents and countries following with their own projects. This trend, to discover the mysteries of the brain, is happening now partly because only in recent years we have a fighting chance against such a difficult problem due to the increase of available processing power! This thesis will be completed in conjunction with the Erasmus Medical Center, Rotterdam. The scope of this thesis is the study and optimization of the solvers/simulators of an extended Hodgkin-Huxley neural model developed in Erasmus Medical Center. Good knowledge of C and data structures; concurrent development; Linux; Optional: Python; Linear Algebra; Differential equation solvers Keywords: Computational neuroscience, neuronal network model, neuronal network simulator, parallel programming Extra information: Pynn, simulator-independent language for building neuronal network models. Human Brain Project (HBP) Neurasmus B.V. Contact Information: George Chatzikonstantis Ph.D.: (georgec@microlab.ntua.gr) Dr. Harry Sidiropoulos:(harry@microlab.ntua.gr) Prof. Dimitrios Soudris: (dsoudris@microlab.ntua.gr) Biomedical Engineering and High Performance Computing Achieving Massive Simulations of Bioinformatics application Using the Intel Xeon Phi Coprocessor 60 cores Brief Description: Simulations of neurological models are key factors in aiding neuroscientists further understand the intricacies of the brain. Such a model of the inferior olive cell networks, located in the cerebellum, has already been ported on manycore platforms, such as the Single-Chip Cloud Computer (SCC) and necessity for a platform with greater computing and storing capabilities has been established. The Intel Xeon Phi Coprocessor has been 2

3 designed with massively parallel applications needing great memory bandwidth in mind and thus we deem it an appropriate platform to host a demanding biomedical application. The scope of this diploma thesis is to port a computationally-intensive bioinformatics algorithms the inferior olive cell model on the Intel Xeon Phi Coprocessor. We aim to use its processing power to massively scale the application, ultimately studying the coprocessor's performance and comparing it to other manycore platforms. We also attempt to solve problems that have already appeared from trying to simulate neurological networks of great sizes, such as storing their input and output. Flawless knowledge of the C language and good familiarization with scripting and Matlab; firm grasp of manycore system architectures and message-passing parallel algorithms; elementary knowledge of bioinformatics a neuron's biological model and neuron networking. Keywords: Manycore applications, Bioinformatics, Neuroscience, Intel Xeon Phi Contact Information: George Chatzikonstantis (georgec@microlab.ntua.gr) Prof. Dimitrios Soudris (dsoudris@microlab.ntua.gr) ============================================= Ανα πτυξη Τεχνικω ν Δυναμικη ς Εκπαι δευσης Νευρωνικω ν Δικτυών Σε Πραγματικο Χρο νο Με αξιοποίηση υπηρεσιών Cloud Τα κύρια χαρακτηριστικά που καθιστούν ελκυστικά τα Νευρωνικά Δίκτυα (ΝΔ) είναι η δυνατότητα να αφομοιώνουν πληροφορίες όπου η μοντελοποίηση είναι είτε πολύπλοκη ή μη εφικτή με κλασικές μαθηματικές προσεγγίσεις. Στόχος είναι η αποτύπωση δυναμικών σχέσεων και προτύπων (patterns) που αναγνωρίζονται από ακολουθίες εισόδων-εξόδων. Οι βασικοί περιορισμοί υλοποίησης ενός ΝΔ είναι οι απαιτούμενοι υπολογιστικοί πόροι καθώς και η ταχύτητα διεκπεραίωσης των διεργασιών εκπαίδευσης. Στα πλαίσια της παρούσας διπλωματικής θα αναπτυχθούν τεχνικές με αξιοποίηση cloud υπηρεσιών που θα επιταχύνουν την διαδικασία εκπαίδευσης διερευνώντας την απόδοση και το χρόνο ανταπόκρισης διαφορετικών ΝΔ αρχιτεκτονικών. Η δυνατότητα παραλληλοποίησης καθώς και η πολυπλοκότητα διαχείρισης μεγάλου όγκου δεδομένων για βαθιάς μάθησης (Deep learning) ΝΔ πολλαπλών επιπέδων τα καθιστούν ιδανικές εφαρμογές για διερεύνηση αξιοποίησης Big Data τεχνικών. Πιο συγκεκριμένα έμφαση θα δοθεί στις δυνατότητες μηχανικής μάθησης του εργαλείου Spark με ανάπτυξη εφαρμογών πραγματικού χρόνου. Σκοπο ς αναμενο μενα αποτελε σματα: Σκοπο ς της Διπλωματικη ς Εργασιάς ει ναι η ανα πτυξη τεχνικω ν καθω ς και κατα λληλων εργαλειών εκπαι δευσης Νευρωνικω ν Δικτυών σε πραγματικο χρο νο σε συγκεκριμε νους χρονικου ς περιορισμου ς. Επιθυμητές γνω σεις: Καλη γνω ση C/C++,Python, Hadoop, Hama, Spark Πληροφορίες: Νικόλαος Ζομπάκης, nzompaki@microlab.ntua.gr, Δημήτριος Σούντρης dsoudris@microlab.ntua.gr Ανάπτυξη Μηχανισμών Ανίχνευσης (Monitors) Καταπόνισης Υλικού και Διασφάλισης της Αξιόπιστης Λειτουργίας 3

4 Η σμίκρυνση διαστάσεων της τεχνολογίας CMOS καθιστούν την καταπόνηση υλικού ένα σημαντικό παράγοντα για την αξιόπιστη λειτουργία μίας συσκευής κατά τον κύκλο ζωή της. Τα ονομαστικά χαρακτηριστικά ενός ολοκληρωμένου κυκλώματος όπως η τάση κατωφλίου μεταβάλλονται με την εμφάνιση εκφυλιστικών φαινομένων που δεν μπορούν να προβλεφθούν από σχεδιαστικό χρόνο ώστε να ληφθούν μέτρα αντιστάθμισης. Επιπλέον η επιβάρυνση υλικού δεν εμφανίζει ομοιόμορφη κατανομή αλλά διαφέρει ανάλογα με το είδος και την συχνότητα χρήσης. Ο στόχος της παρούσας διπλωματικής είναι η ανάπτυξη μηχανισμών που θα παρέχουν πληροφορίες σχετικά με την καταπόνηση των επιμέρους περιοχών σχεδίασης χωρίς υψηλό επιπρόσθετο λειτουργικό κόστος και θα ενεργοποιούν δράσεις που θα διασφαλίζουν την αξιόπιστη λειτουργία. Πιο συγκεκριμένα θα ερευνηθούν τεχνικές ανίχνευσης που θα εξασφαλίζουν ενημέρωση της κατάστασης υλικού σε οποιαδήποτε χρονική στιγμή λειτουργίας και θα ενεργοποιούν μηχανισμούς που θα μετριάζουν ενδεχόμενες επιπτώσεις. Η υλοποίηση θα πραγματοποιηθεί στο χαμηλότερο επίπεδο σχεδιασμού με χρήση εργαλείων σύνθεσης σε πλατφόρμες FPGA αξιοποιώντας τις δυνατότητες επαναδιαμόρφωσης που παρέχουν. Σκοπο ς αναμενο μενα αποτελε σματα: Σκοπο ς της Διπλωματικη ς Εργασιάς ει ναι η ανα πτυξη τεχνικω ν καθω ς και κατα λληλων εργαλειών διάγνωσης της καταπόνησης Υλικού σε πραγματικό χρόνο με ενεργοποίηση διαμορφώσεων που μετριάζουν τις επιπτώσεις απόδοσης. Επιθυμητές γνω σεις: Καλη γνω ση Python, VHDL, Vivado, ISE, FPGA Editor Πληροφορίες: Νικόλαος Ζομπάκης, Δημήτριος Σούντρης ============================ Efficient implementation of computer vision algorithms on a RISC array processor. RISC array processors, such as Adapteva Epiphany offer high computational power, energy-efficiency and parallel scalability. Such architectures can effectively execute computational intensive computer vision applications with increased performance per watt. The scope of this thesis is to leverage the heterogeneous Parallela multicore embedded architecture ( to efficiently implement modern computer vision algorithms. The CV algorithms will be fine-tuned in order to utilize the architectural characteristics of the Epiphany co-processors and to achieve increased performance per watt. Good knowledge of C, embedded systems architectures principles Keywords: Computer vision algorithms, multicore embedded systems. Contact information: Lazaros Papadopoulos (lpapadop@microlab.ntua.gr) Dimitrios Soudris: (dsoudris@microlab.ntua.gr) ============================================== 4

5 Fog Computing and Internet of Things Description: The Internet of Things (IoT) is becoming an increasingly growing topic of conversation both in academic and industrial community. Simply put, IoT is the concept of basically connecting any everyday device to the Internet (and/or to each other), thus allowing them to send and receive data. Looking to the future, Cisco predicts there will be approximately 50 billion devices connected to the Internet by That is a huge amount of data being generated, which need to be processed and analyzed. The current paradigm for the processing of that huge amount of data is uploading, storing and processing using Cloud computing. However, many applications require real-time processing of data and decision making as well as data anonymity which is difficult to guarantee under the current processing architecture. For example, healthcare companies don t want to stream critical data points generated by life-saving systems. That data needs to be processed locally not only for faster turnaround but also for anonymizing personally identifiable patient data. The demand for distributing the IoT workloads between the local data center and cloud has resulted in an architectural pattern called Fog computing (aka Edge computing). Fog could be described as a middle layer between the IoT devices and the Cloud which allows us to process data on the edge, resulting in faster processing times and fewer resources consumed. The research aspects of the existing and proposed IoT based architectures pose numerous research challenges in areas that include resource management, HW/SW co-design, safety, security, reliability and robustness of the system. Towards this direction, our lab will support a number of diploma theses which will aim at analyzing existing state-of-the-art IoT based architectures and proposing solutions for the identified research gaps. Good knowledge of C and Linux Signals. Desirable Extras: Python, Java, Game Theory, Linear Optimization, Distributed Algorithms. Contact Information: Vasileios Tsoutsouras Ph.D.: (billtsou@microlab.ntua.gr) Dimosthenis Masouros Ph.D.: (demo.masouros@microlab.ntua.gr) 5

6 Prof. Dimitrios Soudris: ================================= Improvement of sky-imaging irradiation forecasts with application of machine learning Recent developments in penetration of renewable energy into the grid have challenged regulators and producers around the globe. High penetration of photovoltaic (PV) and wind installations changes how loads are matched with energy production, as weather conditions are purely stochastic and cannot be controlled. Connected energy markets between countries now exchange power with prices that are defined one or two days ahead, based on production forecasts. Complimentary to the day-ahead market, a (more expensive) minute-ahead market is also operated for balancing reasons and mitigation of sudden ramps. In this context, forecasting of weather conditions for future minutes (up to 15) is becoming crucial. Many techniques, like numerical weather predictions, that are proven on hour/day forecast horizons fail to perform in these short time and area scales. One of the latest solutions to this challenge, specifically for PV installations, is the use of cameras that monitor the sky and report on cloud coverage with temporal and spatial resolutions that are suitable for typical systems. The purpose of this thesis is to develop clever solutions, based on machine learning approaches like autoregressive neural networks, in order to improve the accuracy of forecasts with horizons up to 15 minutes. An extensive dataset is already available and has been explored in previous approaches (see papers). After the models have been validated through simulations, they will be ported on an embedded platform (FPGA, μprocessor) to showcase real time capabilities. Expected Duration: 7-9 months. Skills gained: Energy production forecasting, PV modeling. Required Skills: Good Programming Skills (MATLAB is a plus), basic understanding of PV systems and image processing Contact: Anagnostos Dimitrios, anagnostos.d@microlab.ntua.gr Prof. Soudris, dsoudris@microlab.ntua.gr Embedded Systems and Multicore Efficient implementation of key-value stores on modern multicore communication processors Distributed in-memory key-value stores are central to the scalability of modern internet services. Current deployments use commodity servers with high-end processors. However, given the costsensitivity of internet services and the recent proliferation of volume low-power System-on-Chip (SoC) designs, there is an opportunity for alternative architectures that provide high performance, along with energy efficiency. Key-value store applications can effectively leverage the network elements and features that are provided by modern network processors. The scope of this thesis is to implement key-value store applications in high-end and low power communication processors. The application is expected to be fine-tuned to leverage the architectural characteristics of the platform. The communication processor that will be used is the Freescale LS2085a that provides 8 ARMv8 Cortex A57 cores. 6

7 Good knowledge of C, multicore architectures principles Keywords: Key-value store, network processors, data centers. Contact information: Lazaros Papadopoulos Dimitrios Soudris: Embedded Systems and Multicore Efficient implementation of computer vision algorithms on Myriad2 vision processor Modern computer vision algorithms require a lot of computational power. Architectures using reconfigurable logic are often used to accelerate CV applications with efficient energy consumption. An alternative architecture is the computer vision processors that are designed for high-performance and low power computational imaging and visual awareness applications in power-constrained mobile, wearable and embedded devices. The scope of this thesis is to leverage Myriad2 visual processing unit to efficiently implement modern computer vision algorithms. The CV algorithms will be fine-tuned in order to utilize the architectural characteristics of the processor and to achieve increased performance per watt. Good knowledge of C, embedded systems architectures principles Keywords: Computer vision algorithms, multicore embedded systems. Contact information: Lazaros Papadopoulos (lpapadop@microlab.ntua.gr) Dimitrios Soudris: (dsoudris@microlab.ntua.gr) ======================= High Performance Computing with radical new arithmetic system Description: A new approach to computer arithmetic: the UNUM. The universal number, or unum format, encompasses all IEEE floating-point formats as well as fixed-point and exact integer arithmetic. This approach obtains more accurate answers than floating-point arithmetic yet uses fewer bits in many cases, saving memory, bandwidth, energy, and power. Gustafson's Law: In 1988 Dr. Gustafson wrote the paper Reevaluating Amdahl's Law, which later became referred to as "Gustafson's Law" or the "Gustafson-Barsis Law." Dr. Gustafson summarizes this work: "...The model is not a contradiction of Amdahl's law as some have stated, but an observation that Amdahl's assumptions don't 7

8 match the way people use parallel processors. People scale their problems to match the power available, in contrast to Amdahl's assumption that the problem is always the same no matter how capable the computer. The scope is to implement data intensive algorithms with Gustafson s arithmetic system in FPGA architectures. Comparison with conventional arithmetic systems. More Info: Contact information: Dimitrios Soudris: (dsoudris@microlab.ntua.gr) ============================= Αλγόριθμοι CAD για Ψηφιακή Σχεδίαση: Ανάπτυξη και υλοποίηση αλγορίθμου τμηματοποίησης (partitioning) για τρισδιάστατες (3D) αρχιτεκτονικές Περιγραφή θέματος: Η ραγδαία τεχνολογική εξέλιξη στον τομέα των ηλεκτρονικών έχει κάνει δυνατή την κατασκευή πολύπλοκων ηλεκτρονικών κυκλωμάτων σε ένα μικρό τεμάχιο ημιαγωγού (π.χ. πυριτίου) διαστάσεων μερικών τετραγωνικών χιλιοστών. Τα στοιχεία αυτά σχηματίζουν ένα ολοκληρωμένο κύκλωμα (Integrated Circuit, IC), το οποίο τοποθετείται σε μεταλλική ή πλαστική συσκευασία που αποτελεί τη λεγόμενη ψηφίδα (chip). Η προαναφερθείσα τάση σμίκρυνσης της τεχνολογίας σχεδιασμού, σε συνδυασμό με την ολοένα αυξανόμενη απαίτηση για υψηλότερες αποδώσεις καθιστούν επιτακτική τη χρήση νέων τεχνολογιών για τη κατασκευή των chip. Η τρισδιάστατη ολοκλήρωση, ή αλλιώς 3-D integration (3D), αποτελεί μια καινοτόμα προσέγγιση η οποία επιτρέπει την κατασκευή διαφορετικών τεχνολογιών στο ίδιο chip. Επιπλέον, η κατακόρυφη διασύνδεση των στοιχείων, σε αντίθεση με την συμβατική οριζόντια καλωδίωση, προσφέρει σημαντικά κέρδη από πλευράς ταχύτητας και κατανάλωσης ισχύος. Στα πλαίσια της συγκεκριμένης εργασίας θα αναπτυχθεί και θα υλοποιηθεί ένας αλγόριθμος που θα διαχειρίζεται τα ακόλουθα προβλήματα της φυσικής σχεδίασης: (i) τμηματοποίηση του nelist, (ii) ανάθεση των τμημάτων στα διαθέσιμα επίπεδα της 3D αρχιτεκτονικής και (iii) ταξινόμηση των επιπέδων προκειμένου να επιτευχθούν οι εκάστοτε σχεδιαστικοί στόχοι για επιδώσεις και μέγιστο αριθμό από TSV (Through-Silicon Vias). 8

9 Επικοινωνία: α) Prof. Dimitrios Soudris: β) Επ. Καθηγητής Κων/νος Σιώζιος, Τομέας Ηλεκτρονικής και Ηλεκτρονικών Υπολογιστών, Τμήμα Φυσικής, Τηλ: (+30) , Αλγόριθμοι CAD για Ψηφιακή Σχεδίαση: Ανάπτυξη και υλοποίηση αλγορίθμου τοποθέτησης (placement) για αρχιτεκτονικές FPGA Περιγραφή θέματος: Οι επαναδιαμορφούμενες αρχιτεκτονικές, γνωστές και με τον αγγλικό όρο FPGAs (Field- Programmable Gate Arrays), αποτελούν μια σημαντική τεχνολογία, η οποία επιτρέπει στους σχεδιαστές ψηφιακών συστημάτων την αποδοτική υλοποίηση αλγορίθμων που εμφανίζουν απαιτήσεις για υψηλές επιδόσεις και χαμηλή κατανάλωση ενέργειας. Επιπλέον, σε αντίθεση με τις προσεγγίσεις υλικού ειδικού σκοπού (ASIC), οι αρχιτεκτονικές FPGA επιτρέπουν τον επαναπρογραμματισμό τους ακόμη και κατά τη διάρκεια λειτουργίας τους. Ένα από τα δυσκολότερα προβλήματα στη διαδικασία υλοποίησης ψηφιακών σχεδιασμών σε επαναδιαμορφούμενες αρχιτεκτονικές αποτελεί το στάδιο της τοποθέτησης (placement), το οποίο συχνά είναι και το ποιο απαιτητικό από άποψη υπολογιστικών πόρων και χρόνου εκτέλεσης. Το συγκεκριμένο πρόβλημα γίνεται ολοένα και δυσκολότερο (αύξηση πολυπλοκότητας) εξαιτίας της τάσης που επικρατεί για αύξηση των πόρων υλικού που υπάρχουν στις αρχιτεκτονικές FPGA. Επιπλέον, η αποδοτικότητα της συγκεκριμένης διαδικασίας επηρεάζει σε μεγάλο βαθμό τις επιδόσεις του τελικού σχεδιασμού. Για τους προαναφερθέντες λόγους, ολοένα και μεγαλύτερη έμφαση δίνεται στην ανάπτυξη αλγορίθμων τοποθέτησης. Στα πλαίσια της συγκεκριμένης εργασίας αρχικά θα αναπτυχθεί ένας 9

10 αλγόριθμος τοποθέτησης σε αρχιτεκτονικές FPGA τύπου νησίδας (island-style), όμοιες με αυτές που χρησιμοποιούνται κατά κόρον στη βιομηχανία. Η προτεινόμενη λύση θα πρέπει να διαχειρίζεται την αυξημένη πολυπλοκότητα του προβλήματος κάνοντας χρήση κατάλληλου ερειστικού αλγορίθμου. Εν συνεχεία, ο αλγόριθμος αυτός θα υλοποιηθεί ως μέρος του ανοιχτού ακαδημαϊκού σχεδιαστικού περιβάλλοντος MEANDER ( Επικοινωνία: α) Prof. Dimitrios Soudris: β) Επ. Καθηγητής Κων/νος Σιώζιος, Τομέας Ηλεκτρονικής και Ηλεκτρονικών Υπολογιστών, Τμήμα Φυσικής, Τηλ: (+30) , Αλγόριθμοι CAD για Ψηφιακή Σχεδίαση: Ανάπτυξη και υλοποίηση αλγορίθμου δρομολόγησης (routing) για τρισδιάστατες (3D) αρχιτεκτονικές Περιγραφή θέματος: Η ραγδαία τεχνολογική εξέλιξη στον τομέα των ηλεκτρονικών έχει κάνει δυνατή την κατασκευή πολύπλοκων ηλεκτρονικών κυκλωμάτων σε ένα μικρό τεμάχιο ημιαγωγού (π.χ. πυριτίου) διαστάσεων μερικών τετραγωνικών χιλιοστών. Τα στοιχεία αυτά σχηματίζουν ένα ολοκληρωμένο κύκλωμα (Integrated Circuit, IC), το οποίο τοποθετείται σε μεταλλική ή πλαστική συσκευασία που αποτελεί τη λεγόμενη ψηφίδα (chip). Η προαναφερθείσα τάση σμίκρυνσης της τεχνολογίας σχεδιασμού, σε συνδυασμό με την ολοένα αυξανόμενη απαίτηση για υψηλότερες αποδώσεις καθιστούν επιτακτική τη χρήση νέων τεχνολογιών για τη κατασκευή των chip. Η τρισδιάστατη ολοκλήρωση, ή αλλιώς 3-D integration (3D), αποτελεί μια καινοτόμα προσέγγιση η οποία επιτρέπει την κατασκευή διαφορετικών τεχνολογιών στο ίδιο chip. Επιπλέον, η κατακόρυφη διασύνδεση των στοιχείων, σε αντίθεση με την συμβατική οριζόντια καλωδίωση, προσφέρει σημαντικά κέρδη από πλευράς ταχύτητας και κατανάλωσης ισχύος. Στα πλαίσια της παρούσης εργασίας θα αναπτυχθεί ένας αλγόριθμος για την διασύνδεση στοιχείων που έχουν κατασκευαστεί με τη χρήση της 3D ολοκλήρωσης. Η προτεινόμενη λύση θα πρέπει να διαχειρίζεται την αυξημένη πολυπλοκότητα του προβλήματος κάνοντας χρήση κατάλληλου ερειστικού αλγορίθμου. Εν συνεχεία, ο αλγόριθμος αυτός θα υλοποιηθεί με μορφή εργαλείου 10

11 προκειμένου να αποδειχθεί η αποτελεσματικότητα του σε πολύπλοκα κυκλώματα. Η υλοποίηση μπορεί να γίνει είτε ως ένα αυτόνομο εργαλείο σχεδιασμού, είτε ως μέρος του ανοιχτού ακαδημαϊκού σχεδιαστικού περιβάλλοντος MEANDER ( Επικοινωνία: α) Prof. Dimitrios Soudris: β) Επ. Καθηγητής Κων/νος Σιώζιος, Τομέας Ηλεκτρονικής και Ηλεκτρονικών Υπολογιστών, Τμήμα Φυσικής, Τηλ: (+30) , Αλγόριθμοι CAD για Ψηφιακή Σχεδίαση: Αυτοματοποιημένη προστασία ψηφιακών σχεδιασμών για διαστημικές εφαρμογές Περιγραφή θέματος: Οι επαναδιαμορφούμενες αρχιτεκτονικές (FPGA) αποτελούν μια ευρέως διαδεδομένη πλατφόρμα υλικού για την αποτελεσματική υλοποίηση διαστημικών εφαρμογών. Παρόλα τα πλεονεκτήματα όμως που προσφέρουν, η ύπαρξη μεγάλου αριθμού τρανζίστορ σ αυτές συχνά οδηγεί σε σφάλματα λόγο ακτινοβολίας. Εξαιτίας της απαίτησης που υπάρχει για εγγυημένη λειτουργία του ψηφιακού σχεδιασμού, διαφορετικές προσεγγίσεις (τόσο σε υλικό όσο και σε λογισμικό) υπάρχουν για την αποτελεσματική αντιμετώπιση τους. Μεταξύ αυτών είναι και η ευρέως χρησιμοποιούμενη τεχνική TMR (Triple Modular Redundancy), η οποία βρίσκει ευρεία εφαρμογή σε mission-critical συστήματα. Στα πλαίσια της συγκεκριμένης εργασίας θα αναπτυχθεί ένα εργαλείο τροποποίησης του κώδικα που περιγράφει το ψηφιακό σύστημα (source-to-source code modification), με βάση το οποίο θα υποστηρίζεται η διαδικασία της αυτόματης προστασίας του ψηφιακού σχεδιασμού ενάντια σε σφάλματα SEU (single event upsets) τα οποία οφείλονται στην ακτινοβολία. Για την υλοποίηση της συγκεκριμένης προσέγγισης θα χρησιμοποιηθεί η προσέγγιση που περιγράφεται στο τεχνικό δελτίο της Ευρωπαϊκής Υπηρεσίας Διαστήματος «Functional Triple Modular Redundancy (FTMR)» ( 11

12 Ως είσοδο το συγκεκριμένο εργαλείο θα δέχεται την αρχική περιγραφή του συστήματος σε VHDL, ενώ στην έξοδο πέρα από την «προστατευμένη» έκδοση του ψηφιακού σχεδιασμού, θα παράγονται αυτόματα και όλα τα συνοδευτικά αρχεία που θα βοηθούν στην διαδικασία του ελέγχου (testing). Ο κώδικας που παράγεται στην έξοδο του εργαλείου θα πρέπει να είναι συνθέσιμος από εργαλεία της εταιρείας Xilinx και κατανοητός από ανθρώπους (human readable), προκειμένου να υποστηρίζονται όλες οι διαδικασίες επαλήθευσης της ορθής λειτουργίας του. Επικοινωνία: α) Prof. Dimitrios Soudris: β) Επ. Καθηγητής Κων/νος Σιώζιος, Τομέας Ηλεκτρονικής και Ηλεκτρονικών Υπολογιστών, Τμήμα Φυσικής, Τηλ: (+30) , Αλγόριθμοι CAD για Ψηφιακή Σχεδίαση: Ανάπτυξη ψηφιακών σχεδιασμών με τεχνικές High-Level Synthesis Περιγραφή θέματος: Η τεχνική ανάπτυξης ψηφιακών σχεδιασμών μέσω της HLS (High-Level Synthesis) σύνθεσης αποτελεί μια πολλά υποσχόμενη προσέγγιση, η οποία αντιμετωπίζει αποτελεσματικά τις προκλήσεις που προέρχονται από την ολοένα αυξανόμενη πολυπλοκότητα των ψηφιακών εφαρμογών, μιας και περιορίζει σημαντικά το χρόνο που απαιτείται για την υλοποίηση αυτών σε πλατφόρμες υλικού. Η συγκεκριμένη προσέγγιση πέρα από τις ακαδημαϊκές προσεγγίσεις αποτελεί και έναν πολλά υποσχόμενο τομέα στη βιομηχανία, με τις μεγαλύτερες εταιρείες του χώρου (Xilinx, Altera) να έχουν ήδη προσφέρει στην αγορά λύσεις οι οποίες επιτρέπουν τον προγραμματισμό αρχιτεκτονικών FPGA από υψηλό επίπεδο (C/OpenCL) συγκρινόμενο με την κοινά χρησιμοποιούμενη προσέγγιση της VHDL/Verilog. Μεταξύ των ανταγωνιστικών πλεονεκτημάτων που προσφέρει η συγκεκριμένη προσέγγιση είναι η δυνατότητα που παρέχεται στους σχεδιαστές είναι η δυνατότητα να αγνοήσουν ένα πλήθος από σχεδιαστικές λεπτομέρειες, αυξάνοντας μ αυτό τον τρόπο την παραγωγικότητα τους. Προκειμένου να υλοποιηθούν οι ψηφιακοί σχεδιασμοί με τη χρήση εργαλείων HLS, ένα σύνολο από παραμέτρους που καθορίζουν βασικές παραμέτρους της αρχιτεκτονικής πρέπει να οριστούν. Στα πλαίσια της παρούσης εργασίας, θα γίνει υλοποίηση ενός πολύπλοκου ψηφιακού σχεδιασμού (JPEG) με τη βοήθεια του εργαλείου Xilinx Vivado HLS, ενώ το αποτέλεσμα της υλοποίησης θα 12

13 απεικονιστεί σε μια πλατφόρμα Xilinx προκειμένου να ποσοτικοποιηθεί η αποτελεσματικότητα του σχεδιασμού. Διαφορετικές παράμετροι που καθορίζουν τις επιδώσεις (π.χ. συχνότητα λειτουργίας, κατανάλωση ισχύος, πόροι υλικού) θα διερευνηθούν μέσω των παραμέτρων του εργαλείου προκειμένου να εξαχθεί ο βέλτιστος σχεδιασμός. Για τους σκοπούς της διερεύνησης εναλλακτικών αρχιτεκτονικών θα χρησιμοποιηθούν τα αντίστοιχα εργαλεία λογισμικού που είναι διαθέσιμα στο εργαστήριο. Επικοινωνία: α) Prof. Dimitrios Soudris: β) Επ. Καθηγητής Κων/νος Σιώζιος, Τομέας Ηλεκτρονικής και Ηλεκτρονικών Υπολογιστών, Τμήμα Φυσικής, Τηλ: (+30) , Περιγραφή θέματος: Ανάπτυξη Αρχιτεκτονικών: Σχεδίαση και Υλοποίηση ενός Virtual FPGA Οι επαναδιαμορφούμενες αρχιτεκτονικές, γνωστές και με τον αγγλικό όρο FPGAs (Field- Programmable Gate Arrays), αποτελούν μια σημαντική τεχνολογία, η οποία επιτρέπει στους σχεδιαστές ψηφιακών συστημάτων την αποδοτική υλοποίηση αλγορίθμων που εμφανίζουν απαιτήσεις για υψηλές επιδόσεις και χαμηλή κατανάλωση ενέργειας. Επιπλέον, σε αντίθεση με τις προσεγγίσεις υλικού ειδικού σκοπού (ASIC), οι αρχιτεκτονικές FPGA επιτρέπουν τον επαναπρογραμματισμό τους ακόμη και κατά τη διάρκεια λειτουργίας τους. Στα πλαίσια της παρούσης εργασίας θα αναπτυχθεί ένα περιβάλλον σχεδιασμού και υλοποίησης αρχιτεκτονικών FPGA τύπου νησίδας (island-style), παρόμοιο με αυτό που χρησιμοποιείται κατά κόρον στις εμπορικά διαθέσιμες πλακέτες. Ως είσοδο στο συγκεκριμένο σχεδιαστικό περιβάλλον, ο χρήστης θα καθορίζει βασικές παραμέτρους της αρχιτεκτονικής του FPGA (π.χ. διαστάσεις πλέγματος, τύπος καλωδίωσης, κτλ) μέσω μιας φιλικής διεπαφής (GUI), ενώ η έξοδος θα αποτελείται από τα αρχεία VDHL που θα περιγράφουν τη συγκεκριμένη αρχιτεκτονική. 13

14 I/O I/O I/O I/O I/O I/O ROUTING TRACKS LOCAL STORAGE ELEMENT I/O I/O SB SB SB CB CB LSE CLB CB CB CB LSE CLB CB I/O I/O CONFIGURABLE LOGIC BLOCK I/O I/O I/O I/O CB CB SB SB SB CB CB LSE CLB CB CB CB LSE CLB CB SB SB SB CB CB I/O I/O I/O I/O SWITCH BOX CONNECTION BOX I/O PAD I/O I/O I/O I/O I/O I/O Για τον προγραμματισμό της αρχιτεκτονικής θα χρησιμοποιηθεί το ακαδημαϊκό περιβάλλον MEANDER, το οποίο είναι διαθέσιμο μέσω της ιστοσελίδας Επικοινωνία: α) Prof. Dimitrios Soudris: β) Επ. Καθηγητής Κων/νος Σιώζιος, Τομέας Ηλεκτρονικής και Ηλεκτρονικών Υπολογιστών, Τμήμα Φυσικής, Τηλ: (+30) , Ανάπτυξη Αρχιτεκτονικών: Σχεδίαση και Υλοποίηση αρχιτεκτονικής Network-on-Chip (NoC) Περιγραφή θέματος: Τα μελλοντικά ολοκληρωμένα συστήματα θα περιέχουν δισεκατομμύρια τρανζίστορ συνθέτοντας δεκάδες έως εκατοντάδες συστήματα πυρήνων. Οι σύγχρονες ενσωματωμένες πλατφόρμες επωφελούνται από αυτή την κατασκευαστική πρόοδο της τεχνολογίας και κινούνται προς πολυπύρηνα συστήματα. Η Intel έχει ήδη δημιουργήσει πλατφόρμες με 48 και 80 πυρήνες γενικού σκοπού. Παράλληλα τα τελευταία έτη η βιομηχανία (π.χ. NXP και STMicroelectronics) υποστηρίζει ολοένα και περισσότερο αρχιτεκτονικές διασύνδεσης στηριζόμενες σε Δίκτυα-σε-Ψηφίδα (Networkon-Chip), οι οποίες υπόσχονται ότι μπορεί να εξαλλήψουν τους περιορισμούς που εμφανίζουν οι τυπικές τοπολογίες αρτηρίας. Στα πλαίσια της εργασίας αυτής θα αναπτυχθεί ένα εργαλείο, το οποίο θα παράγει Irregular Network on Chip Architectures. Ο σχεδιαστής θα δίνει στην είσοδο τις προδιαγραφές της συγκεκριμένης αρχιτεκτονικής μέσω μιας διεπαφής (GUI) και στην έξοδο θα παράγεται με αυτοματοποιημένο τρόπο ο συνθέσιμος κώδικας VHDL που θα περιγράφει τη συγκεκριμένη αρχιτεκτονική. Εν συνεχεία, ο σχεδιασμός θα υλοποιείται σε μια αναπτυξιακή πλατφόρμα FPGA. Προκειμένου να καθοριστούν οι προδιαγραφές του υπό-σχεδίαση NoC, θα χρησιμοποιηθεί ένας προσομοιωτής δικτύου-σε-ψηφίδα, ο οποίος είναι διαθέσιμος στο εργαστήριο. 14

15 Επικοινωνία: α) Prof. Dimitrios Soudris: β) Επ. Καθηγητής Κων/νος Σιώζιος, Τομέας Ηλεκτρονικής και Ηλεκτρονικών Υπολογιστών, Τμήμα Φυσικής, Τηλ: (+30) ,

16 Ενσωματωμένα Συστήματα Περιγραφή θέματος: Ανάπτυξη συστήματος διαχείρισης ενέργειας με έξυπνους θερμοστάτες Τα τελευταία χρόνια, η κατανάλωση ενέργειας σε κτηριακές υποδομές αποτελεί ένας μεγάλο μέρος της ολικής συνολικά δαπανώμενη ισχύος. Πρόσφατες μελέτες αναφέρουν πως περίπου το 40% της ενέργειας που παράγεται στην Ε.Ε. καταναλώνεται σε κτηριακές υποδομές, συμβάλλοντας επίσης και στην έκκληση ποσοτήτων CO2 στην ατμόσφαιρα. Ένα σημαντικό ποσοστό της προαναφερθείσης κατανάλωσης αφορά συστήματα HVAC (Heating, Ventilation and Air-Conditioning), τα οποία είναι υπεύθυνα τόσο για το κλιματισμό (θέρμανση/ψύξη) των κτηρίων, όσο και για τον εξαερισμό τους. Στα πλαίσια της παρούσης εργασίας, θα γίνει μελέτη και ανάπτυξη ενός συστήματος έξυπνου θερμοστάτη, το οποίο θα εφαρμοστεί σε κτήρια με υποδομές για HVAC. Η αποτελεσματικότητα της λύσης θα πρέπει να αποδεικνύεται με βάση την καταναλισκόμενη ενέργεια και τη δυσφορία (thermal comfort) που νιώθουν οι άνθρωποι στο εσωτερικό του κτηρίου. Η προτεινόμενη λύση θα πρέπει να περιλαμβάνει έναν μηχανισμό αυτό-προσαρμογής (self-learning) προκειμένου να βελτιώνει την αποτελεσματικότητα της με την πάροδο του χρόνου. Ο προτεινόμενος θερμοστάτης θα πρέπει αρχικά να μοντελοποιηθεί (π.χ. σε Matlab) και εν συνεχεία να υλοποιηθεί σε υλικό. Για το σκοπό αυτό εναλλακτικές πλατφόρμες υλικού μπορεί να χρησιμοποιηθούν (π.χ. μικροεπεξεργαστές, FPGA, κτλ). Για τους σκοπούς της μοντελοποίησης του κτηρίου θα χρησιμοποιηθεί το περιβάλλον EnergyPlus. Επικοινωνία: α) Prof. Dimitrios Soudris: β) Επ. Καθηγητής Κων/νος Σιώζιος, Τομέας Ηλεκτρονικής και Ηλεκτρονικών Υπολογιστών, Τμήμα Φυσικής, Τηλ: (+30) ,

17 Ενσωματωμένα Συστήματα Υλοποίηση συστήματος απομακρυσμένης πρόσβασης σε εργαστηριακό εξοπλισμό Περιγραφή θέματος: Κατά τη διάρκεια της τελευταίας δεκαετίας, η σημαντική πρόοδος που επιτεύχθηκε σε τομείς της τεχνολογίας πληροφορικής (ΤΠΕ) επέδρασσε σημαντικά προκειμένου να υποστηριχθεί αποτελεσματικότερα η εκπαίδευση των φοιτητών. Βασικό στοιχείο στη συγκεκριμένη διαδικασία αποτελεί η εργαστηριακή εξάσκηση, η οποία συχνά απαιτεί υποδομές με αυξημένο κόστος κτήσης/χρήσης. Η μέχρι σήμερα κοινά χρησιμοποιούμενη προσέγγιση για την αντιμετώπιση της συγκεκριμένης πρόκλησης είναι η χρήση προγραμμάτων λογισμικού, τα οποία επιτρέπουν την προσομοίωση (simulation) του «πάγκου εργασίας». Στα πλαίσια της παρούσης εργασίας θα αναπτυχθεί όλη εκείνη η υποδομή (λογισμικό/υλικό), η οποία θα υποστηρίζει την ιδέα του «εικονικού εργαστηρίου» (virtual laboratory). Σε αντίθεση με τα υπάρχοντα εργαλεία προσομοίωσης (simulation), η προσέγγιση του VirtualLab επιτρέπει την εφαρμογή των πειραμάτων στον πραγματικό εξοπλισμό (hardware). (a) (b) Εργασία σε (a) ένα πραγματικό εργαστήριο και (b) στο προτεινόμενο VirtualLab. Στα πλαίσια της εργασίας αυτής θα υλοποιηθεί η ιδέα του VirtualLab προκειμένου να υποστηριχθεί η απομακρυσμένη πρόσβαση σε πλακέτες FPGA (Altera DE2 FPGA boards). Στόχος είναι η απομακρυσμένη χρήση των συγκεκριμένων πλακετών μέσω τεχνολογιών ΤΠΕ μέσω ενός φιλικού για το χρήστη γραφικού περιβάλλοντος εργασίας (GUI). Οι παράμετροι ασφαλείας για την αξιόπιστη σύνδεση μεταξύ του απομακρυσμένου χρήστη και του εργαστηριακού εξοπλισμού επίσης θα πρέπει να ληφθούν υπόψη. Για τους σκοπούς της διεπαφής θα απαιτηθεί η χρήση ενός ενσωματωμένου επεξεργαστή ή μικροελεγκτή. Επικοινωνία: α) Prof. Dimitrios Soudris: β) Επ. Καθηγητής Κων/νος Σιώζιος, Τομέας Ηλεκτρονικής και Ηλεκτρονικών Υπολογιστών, Τμήμα Φυσικής, Τηλ: (+30) ,

18 Cloud Computing and Big Data Big Data Analytics Framework for Genomics Brief Description: Genomics analysis pipelines form emerging workloads found in the middle of a massive technological revolution. However, genomics software today runs much the way it did ten years ago: discrete tools, files instead of databases, file formats in place of data models, and little-to-no parallelism. In this diploma thesis, we target to overcome these inherit limitations by developing a genomics framework utilizing/adapting techniques and tools provided by modern Big Data infrastructures. The outcome of this thesis will be the development a scalable platform and its performance characterization for organizing large genomics analysis pipelines and workflows. Good knowledge of system programming and scripting; perception of distributed programming models and infrastructures. Keywords: Big Data, genomics, Hadoop, Spark Contact Information: Dr. Sotirios Xydis (sxydis@microlab.ntua.gr) Dr. Christos Baloukas (cmpalouk@microlab.ntua.gr) Ioannis Koutras (joko@microlab.ntua.gr) Prof. Dimitrios Soudris (dsoudris@microlab.ntua.gr) =================================================== Development of Accelerated Analytics Library Brief Description: Nowadays, digital data/information generation rates are increasing in an exponential manner. While from a scientific and business perspective the analysis of such Big Data form an important driver of business success across sectors promising promises significant value gains, from an engineering point of view it stresses software developers and computer architects to deliver more efficient design solutions able to address the increased performance requirements. The scope of this thesis is to address these increased performance requirements by developing a HW/SW codesigned analytics library utilizing state-of-art acceleration technologies and tool-chains. Acceleration will be achieved through the development and mapping of analytics applications over Maxeler technology nodes, i.e. FPGA-based acceleration based on aggressive data-flow models. Good knowledge of system programming, scripting and HDL; perception of analytics and machine learning applications. Keywords: Big Data, genomics, Hadoop, Spark Contact Information: Dr. Sotirios Xydis (sxydis@microlab.ntua.gr) Dr. Christos Baloukas (cmpalouk@microlab.ntua.gr) Ioannis Koutras (joko@microlab.ntua.gr) 18

19 Prof. Dimitrios Soudris ======================================================= Dark Silicon Runtime Allocation for Power Constrained Manycore Systems Brief Description: Exponentially increasing transistor density with each processor generation, along with constant chip-level power budgets and a slower rate of improvement in transistor power dissipation, exponentially decreases the percentage of transistors that can switch on simultaneously. This unavailability of enough power supply to fully utilize the underlying hardware resources, so called Dark Silicon, forms a major design problem modern system architects will face in future generation manycore systems. The scope of this diploma thesis is to develop efficient management techniques to intelligently allocate dark silicon during runtime to minimize performance loss and maximize power efficiency of the underlying manycore platform. Good knowledge of system programming and scripting; perception of power aware design principles. Keywords: Dark silicon, runtime management, manycore platforms Contact Information: Dr. Sotirios Xydis (sxydis@microlab.ntua.gr) Prof. Dimitrios Soudris (dsoudris@microlab.ntua.gr) Medical Embedded System Design and Optimization for ECG Signal Analysis and Diagnosis Brief Description: Cardiovascular diseases are becoming a major cause of mortality worldwide, requiring close and continuous supervision and care. Electrocardiogram (ECG) signals have long been used to diagnose disturbances of the heart s activity. Nowadays, driven by the technological advancements of embedded portable and wearable devices the automated processing and analysis of the ECG signal is receiving significant attention. The scope of this diploma thesis is to develop the SW infrastructure that will support (i) ECG signal analysis for feature extraction and the corresponding classification techniques for diagnosis of the heart condition. Platform dependent SW tuning as well as architectural decisions are expected to be explored to deliver an efficient system design under real-time and power constraints. Good knowledge of C programming, Matlab and good understanding of signal processing concepts. Good knowledge of Verilog/VHDL is highly appreciated it. Keywords: Medical embedded system design, ECG analysis, machine learning, HW/SW codesign Contact Information: Vassileios Tsoutsouras (billtsou@microlab.ntua.gr) Dr. Sotirios Xydis (sxydis@microlab.ntua.gr) Prof. Dimitrios Soudris (dsoudris@microlab.ntua.gr) 19

20 Adaptive Dynamic Thermal Management for the Single Cloud Chip Manycore Platform Brief Description: As result of technology scaling, single-chip multi-/many-core power density increases and its spatial and temporal workload variation leads to temperature hot-spots, which may cause timing violations and accelerated chip failure. Conventional Dynamic Thermal Management (DTM) techniques are reactive in nature, starting to control the temperature after the current temperature reaches at the critical temperature threshold. Recently, closed-loop approaches for dynamic thermal management have been proposed to tackle temperature induced on-chip emergencies In a proactive manner. The scope of this diploma thesis is the development of a control theoretic framework tuned for dynamic thermal management of the Intel s manycore platform, Single Cloud Chip (SCC) platform. The scalability and efficiency of existing thermal management techniques as well as their tuning knobs will be analyzed and evaluated, providing material for the development of a customized thermal management infrastructure for SCC platform. Good knowledge of Matlab, system programming and scripting; perception of control mechanisms and lowpower design principles. Keywords: Dynamic thermal management, control theory, power management policies, manycore platforms Contact Information: Dr. Sotirios Xydis (sxydis@microlab.ntua.gr) Prof. Dimitrios Soudris (dsoudris@microlab.ntua.gr) Application Adaptive Resource and DVFS Management for Manycore Platforms Power consumption has become a major issue in the design of computing systems. Dynamic power management (DPM) has proven to be an effective technique for power reduction at system level. Up to now DPM techniques are mostly workload based, thus trying to control the voltage and frequency considering single and firm instances of the application. Moving the paradigm from single instance applications to runtime adaptable applications exposes a new design space to be explored under the context of dynamic power management. The scope of this diploma thesis is to develop a power management framework for multi-/many-core architectures that takes into account both conventional DVFS tuning knobs as well as their interaction with application specific tuning parameters and resource management knobs, for reduced power consumption under performance constraints. Good knowledge of system programming, scripting, multi-core simulators; perception of low-power design principles. Keywords: Dynamic power management, manycore platforms 20

21 Contact Information: Dr. Sotirios Xydis Prof. Dimitrios Soudris Ανάπτυξη Μεθοδολογίας Δυναμικής Αξιοποίησης Πόρων σε FPGA με Διερεύνηση του Μονοπατιού Δεδομένων (Data Path) Περιγραφή θέματος: Δεδομένου ότι οι ενσωματωμένες εφαρμογές γίνονται ολοένα μεγαλύτερες, το έργο σχεδιασμού αντίστοιχων ψηφιακών κυκλωμάτων που τις υποστηρίζουν γίνεται ολοένα και πιο δύσκολο. Η διαχείριση πόρων τέτοιων συστημάτων καθίσταται ιδιαίτερα πολύπλοκη και ο καλύτερος τρόπος αντιμετώπισης τους είναι η απεικόνιση του κυκλώματος σε ένα πιο αφηρημένο επίπεδο, αξιοποιώντας εργαλεία λογισμικού για την εξαγωγή της χαμηλού επιπέδου υλοποίησης. Η προσέγγιση αυτή αφαιρεί κουραστικές λεπτομέρειες και μας επιτρέπει να επικεντρωθούμε σε εναλλακτικές λύσεις σχεδιασμού υψηλού επιπέδου. Παρά το γεγονός ότι τα εργαλεία λογισμικού αυτοματοποιούν πολλές από τις διαδικασίες σχεδιασμού μπορούν να εκτελέσουν μόνο επιμέρους μετασχηματισμούς και βελτιστοποίησης. Σε αυτή τη διπλωματική εργασία θα αναπτυχθεί μία μεθοδολογία στοχευμένης αξιοποίησης των εργαλείων Σύνθεσης για FPGA με σκοπό την καλύτερη αξιοποίηση των πόρων του FPGA με συγκεκριμένoυς περιορισμούς. Θα υλοποιηθούν εργαλεία αυτοματoματοποιημένης εξαγωγής δεδομένων σε χαμηλό επίπεδο υλοποίησης (netlist) τα οποία θα αξιοποιούνται από ένα μηχανισμό διαχείρισης πόρων πραγματικού χρόνου (Run-Time). Πιο συγκεκριμένα η μελέτη θα επικεντρωθεί στην ανάλυση και ιεράρχηση των κρίσιμων μονοπατιών (critical paths) και ιδιαίτερα εκείνων που αφορούν το μονοπάτι δεδομένων (Data Path). Στόχος της υλοποίησης είναι να εξαχθούν διαχειριστές (schedulers) προσαρμοσμένοι στα ιδιαίτερα χαρακτηριστικά κάθε συστήματος. Σκοπός αναμενόμενα αποτελέσματα: Σκοπός της Διπλωματικής Εργασίας είναι η ανάπτυξη μεθοδολογίας καθώς και των κατάλληλων εργαλείων για την αποδοτική διαχείριση πόρων για Ενσωματωμένες Eφαρμογές υλοποιημένες σε FPGAs Προαπαιτούμενες γνώσεις: Καλή γνώση VHDL και εργαλείων συνθεσης σε FPGA Πληροφορίες: Νικόλαος Ζομπάκης Δημήτριος Σούντρης Co-supervised DIPLOMA THESES: NTUA and Erasmus University, Rotterdam, The Netherlands SiMS-processor and -compiler development [Implementation, 2 students] Topic: Implantable Medical Devices (IMDs) are safety-critical devices with ultra-low power constraints, used for the long-term treatment of various medical conditions, such as arrhythmias (using an Implantable Cardioverter Defibrillator (ICD)) or epilepsy (neurostimulator). The SiMS-processor is being developed within Erasmus MC to facilitate the computational power required by many implantable applications, while respecting the tight power constraints pertinent to IMDs [1]. In this topic, the student is tasked a wide range of tasks related to this development, including compiler (bug) fixes and optimizations, 21

22 standard-library support and setting up a simulator using the Synopsys Processor Designer and Compiler Designer tools. Expected effort: One student is expected to transfer the SiMS compiler from a CoSy- Express to an LLVM implementation and fix known bugs in the process. They will also provide standard-library support in the compiler (e.g. soft-float support, file I/O and printing support). Another student is expected to improve the SiMS architecture (LisaTek and VHDL). Afterwards, the student is tasked with using the tools to create a working cycle-accurate simulator. Both students will be also tasked with performing a number of compiler and hardware optimizations. Expected outcome: A stable, optimized version of the SiMS architecture, including compiler, processor (HDL) and simulator. The student should have a background in computer engineering or equivalent, having knowledge of processor architectures, hardware design and compilers. This topic is oriented towards implementation. Contact: R.M. Seepers, r.seepers@erasmusmc.nl, Erasmus Medical Center, The Netherlands, Dimitrios Soudris, dsoudris@microlab.ntua.gr [1] Strydis, Christos, et al. "A system architecture, processor, and communication protocol for secure implants." ACM Transactions on Architecture and Code Optimization (TACO) 10.4 (2013): 57. Energy-aware computing for embedded devices Topic: Modern applications, such as high-definition video, are increasingly power consuming. While there are several techniques available for reducing the power consumption at the processor level (dynamic voltage / frequency scaling, actively powering down of components), it may be beneficial to consider other layers as well (architecture, application). Various applications running on modern embedded systems (such as multimedia) are oblivious to the energy cost they incur on the system battery. The energy consumption of these applications results in a significant drop in battery duration of e.g. a mobile phone. During lowbattery mode, it may be beneficial to tune down applications (e.g. 22

23 reduce the resolution of a video) to allow these applications to be used without endangering battery depletion. Expected effort: In this project, the student is expected to develop a programming model which allows a programmer (or: user) to define various profiles as a function of battery usage (energy-aware). For example, in video compression, it may be preferred to decrease the resolution but have a longer lasting battery. Various programming models could readily be adapted, e.g. OmpSs. The student is expected to profile a number of applications (e.g. video, compression, security) and identify code-segments which could be customized. This customization may at first be static (compile-time). Later, the student may propose changes to the ISA and underlying computer architecture to allow for a more dynamic trade-off. Expected outcome: A programming model (potentially adapted OmpSs) which allows a programmer to describe different forms / parameters of his or her code, based on the energy levels of a battery. This should subsequently be supported by hardware. Students with knowledge of compiler design (and, secondarily, computer architecture) will be preferred. Contact: C. Strydis, c.strydis@erasmusmc.nl, Erasmus Medical Center, The Netherlands, Dimitrios Soudris, dsoudris@microlab.ntua.gr Low-power fault-tolerant interconnect for implant SoC Topic: Implantable Medical Devices (IMDs) are safety-critical devices with ultra-low power constraints, used for the long-term treatment of various medical conditions, such as arrhythmias (using an Implantable Cardioverter Defibrillator (ICD)) or epilepsy (neurostimulator). IMDs employ an ever increasing number of components (sensors, actuators, processors and memory blocks) which communicate with each other in a System-on-Chip (SoC). While the complexity of the SoC is expected to rise, little attention has been given to the interconnect between the various components. This interconnect should respect both the safety constraints (fault tolerance) and low-power constraints imposed by the IMD, while suiting the communication needs of (and number of components in) the SoC. In this topic, the student is expected to design an interconnect suitable for IMDs. 23

24 Expected effort: The student is expected to evaluate various types of interconnects (point-to-point, bus, network- on-chip) considering their fault-tolerance, power consumption and communication capabilities. Based on this evaluation, in which the student will consider various communication patterns based on actual implantable applications available, the student will design and implement an interconnect tailored to IMDs. Expected outcome: An interconnect tailored to IMDs. The student is expected to have a background in hardware design and experience in VHDL or Verilog. Experience on interconnects and / or systemc is preferred. Contact: R.M. Seepers, r.seepers@erasmusmc.nl, Erasmus Medical Center, The Netherlands, Dimitrios Soudris, dsoudris@microlab.ntua.gr Remote attacks on heart-beat-based security [Survey & security countermeasures] Topic: Heart-beat-based security has recently been proposed to facilitate security in mobile-health applications, such as Implantable Medical Devices (IMDs). Previous work has shown that the time between two consecutive heart beats (inter-pulse interval, IPI) contains a significant degree of entropy, while at the same time being remarkably consistent when measured on different locations of a patient s body, allowing it to be used for security aspects such as entity authentication or key agreement. Recent work has shown that it is possible to measure a person s heart rate remotely using, for example, computer vision. While this may yield significant benefits from a medical perspective (e.g., a doctor may measure a patient s vital signs from his or her webcam), it poses a threat to heart-beat-based security as an attacker could directly measure the (secret) IPI key. In this topic, the student will perform a literature survey on these remote-measurement techniques from a security perspective. Expected effort: The student will, first, perform a literature study on remote heart-beat (rate) measurement techniques from a security perspective. They will consider a number of securityevaluation criteria (e.g. range between attacker and IMD-user allowed, resolution required to correctly guess a security key, etc.) and assess the vulnerability (to remote attacks) of heart-beat-based security in current and future technology (considering, for example, the resolution and sampling frequencies of remote measurement techniques). The student will, then, work on improving existing security techniques against such remote-attack scenarios. Expected outcome: A literature survey which evaluates the vulnerability (to remote attacks) of heart-beat-based security 24

25 and a new defense technique against remote attacks. The student should have a background in computer science, computer engineering, biomedical engineering or equivalent. This study is mostly a literature survey and the student is expected to read numerous papers diligently and consolidate the findings presented therein. Contact: R.M. Seepers, r.seepers@erasmusmc.nl, Erasmus Medical Center, The Netherlands, Dimitrios Soudris, dsoudris@microlab.ntua.gr Low-energy compression of biosignals Topic Modern implantable medical devices (IMDs) store a variety of biosignals, for example, blood pressure, heart rate, oxygen saturation or blood-glucose levels. The energy cost of storing this data is non- trivial and reduces device lifetime by draining the IMD battery. By compressing the data, it is possible to limit this energy cost [1]: While a compressor increases the processor workload (and energy consumption), it also limits the amount of data to-be stored (reducing energy overheads). Expected effort: In this study, the student is expected to continue ongoing efforts on minimizing the energy footprint of IMD data-storage. Already, several compressors have been evaluated for their suitability for IMDs [1], and data reordering is actively being studied as a technique for further minimizing compression overheads. The student is tasked with further investigating the usability of data reordering for IMDs, considering preliminary results of an existing study. The student is expected to have a background in computer engineering or embedded systems. Contact: R.M Seepers, r.seepers@erasmusmc.nl ; C. Strydis, c.strydis@erasmusmc.nl, Dimitrios Soudris, dsoudris@microlab.ntua.gr [1] Strydis, Christos, and Georgi N. Gaydadjiev. "Profiling of lossless-compression algorithms for a novel biomedical-implant architecture." Proceedings of the 6th IEEE/ACM/IFIP international conference on Hardware/Software codesign and system synthesis. ACM,

26 Adaptive Step Sizing on Transient Neuron Simulation Introduction Previous work on time-driven and biologically plausible neuron simulations have led to many implementations, spanning a variety of platforms and programming paradigms [2]. In an effort to accelerate neuron simulations, industry-standard solvers have been used to leverage adaptive step sizing, as in the case of SPICE simulators [1]. The current thesis aims to exploit the lessons learned from casting the neuron problem onto SPICE. More specifically, adaptive step sizing issues will be added to currently develop parallel implementations of Inferior Olive (InfOli) Neuron modeling. Technical Details One of the basic features of SPICE programs is the adaptive step sizing along the simulated waveforms. This leads to sufficient gains in output file size and performance. A previous thesis quantified the reduction in the number of simulation steps, using an industry standard SPICE simulator [1]. Extending and characterizing this legacy implementation for many neuron network sizes and connectivity patterns is a short-term (~1 st month) goal of the currently proposed thesis. In the meantime, a series of implementations of InfOli modeling has been exploiting various platforms, such as the Intel SCC [2] or the Intel Xeon Phi and, conversely, certain computing paradigms (e.g. OpenMP or MPI). Given the uniform nature of the workload (per simulation step), there is an interesting opportunity to add an adaptive step module to avoid unnecessary simulation steps. Attempting an implementation of that sort is a mid-term goal of this thesis (~4 th month). The final expected deliverable is an extensive profiling of the adaptive step on the parallel implementation of the InfOli simulator. Required Skills A successful candidate should be, first and foremost, competent in C and the Linux environment. Familiarity with SPICE-like simulators is also important. Experience with parallel programming (MPI or OpenMP) is a strong plus. Sufficient command of the English language, both written and spoken is of major importance. A lively desire to learn and a commitment for timely and accurate progress reporting are also expected. Contact Points Dimitrios Rodopoulos - drodo@microlab.ntua.gr - MicroLab-ECE-NTUA, GR Dr. Christos Strydis - c.strydis@erasmusmc.nl - Erasmus MC, NL Prof. Dimitrios Soudris - dsoudris@microlab.ntua.gr - MicroLab-ECE-NTUA, GR References [1] Georgios Papanikolaou. Spice-compatible verilog-ams model for inferior olive neuron. Master's thesis, 26

27 MicroLab- ECE-NTUA, [2] Rodopoulos, D. et al. Optimal mapping of inferior olive neuron simulations on the single-chip cloud computer. In Embedded Computer Systems: Architectures, Modeling, and Simulation (SAMOS XIV), 2014 International Conference on, pages , July Automating Python H/W Models for Brain Simulation Topic: PyNN, a new, Python-based, simulator-independent language provides a common front-end (API) for various legacy neuromodeling software simulators such as NEURON and GENESIS. The PyNN framework is extensible with custom simulator back-ends, as demonstrated within the FACETS project (ASIC-based simulator). FPGAs are increasingly used for accelerating brain-model simulation. However, existing FPGAprogramming tools are cumbersome for neuroscientists to use. There is need for a familiar coding front-end for implementing brain models which could then be executed on fast FPGA-based platforms. In this work, we want to bring the benefits of two worlds together: (a) the ease of use (and established user base) of PyNN for modeling realistic brain models with (b) the staggering simulation speed that FPGA platforms can deliver in the field of brain simulation. As FPGA tools already exist, this thesis work will focus on implementing the bridge from the PyNN front-end to the FPGA back-end (already existent within the Neuroscience Dept. of Erasmus MC). In essence, a source-to-source (Python to C or VHDL) translation work is needed. Expected effort: The student is expected to study PyNN s existing API s as well as API s made available through Xilinx Vivado and/or High-Level-Synthesis tool and write either a simple source-to-source translator for (static) mapping of PyNN neural models to synthesizable-c or VHDL constructs, or establish inter-process communication between the API s for (dynamic) mapping of PyNN models to a free-running, FPGAbased, brain-simulation engine. The expected outcome is a literature survey which evaluates the vulnerability (to remote attacks) of heart-beat-based security and a new defense technique against remote attacks. Students with good programming skills (compiler design and inter-process communication etc.). 27

28 Contact: C. Strydis, Erasmus Medical Center, The Netherlands, Dimitrios Soudris, Extending the lifetime of adaptive, fault-tolerant SoC s Topic: With rapidly shrinking transistor technologies, device reliability has arisen as a dominant problem in modern Systems-on-Chip (SoC) and IC in general. Heterogenous SoCs comprise nowadays many (tens/hundreds of) components which can fail at any point during the SoC operational lifetime. There is active research in making such SoC s fault-tolerant through imbuing them with techniques allowing the dynamic replacement or recovery of failed components. However, the strategy for replacing failed components by working ones affects overall SoC lifetime; see an example above: By choosing to migrate the task running on a failed RISC core to a VLIW core instead of in the reconfigurable logic, prohibits the SoC from resuming functionality, thus interrupting the SoC operational lifetime. Knowing in advance which strategy to follow in recovering from a fault would permit achieving the longest possible SoC lifetime. However, this is not possible. For a given adaptive SoC with (1) a given type of components, (2) a given number of components, and (3) a given type of fault-recovery mechanisms, one solution to the problem to calculate a priori all possible permutations of fault-recovery situations, so the optimal strategy is decided at static time and applied during SoC operation. However, this an exhaustive solution to a problem that grows fast to be an NPcomplete problem; it only works for small problem sizes. The challenge is to perform design-space exploration (DSE) in a heuristic fashion among the possible solutions and find attractive solutions for different SoC instances. Expected effort: This work involves, first, formulating this cutting-edge problem as a constrained-optimization problem and, secondly, utilizing an existing exploration framework (e.g. Genetic Algorithms, Monte Carlo, Integer Linear Programming) to perform DSE of the potential solutions. 28