Βασικές οµές Μοντελοποίησης. (Peter Ashenden, The Students Guide to VHDL)
|
|
|
- Αμάλθεια Ταμτάκος
- 7 χρόνια πριν
- Προβολές:
Transcript
1 Βασικές οµές Μοντελοποίησης (Peter Ashenden, The Students Guide to VHDL)
2 Επίπεδα Αναπαράστασης - Αφαίρεσης Αθροιστής: SUM<=A+B RED<=VEH_AT_MAIN or (VEH_AT_MAIN and VEH_AT_LOCAL); Βασικές οµές Μοντελοποίησης 2
3 Επίπεδα Αναπαράστασης - Αφαίρεσης Επίπεδο Συµπεριφοράς (behavioral): Σχέση σηµάτων Ι/Ο, boolean έκφραση, µεταφορά καταχωρητών, αλγόριθµος. Μοντέλο ροής δεδοµένων Αλγοριθµικό Μοντέλο Μοντέλο ροής δεδοµένων: Περιγράφει τον τρόπο µε τον οποίο µετακινούνται τα δεδοµένα µέσα στο σύστηµα (µεταξύ καταχωρητών) Register Transfer Level. Χρησιµοποιούνται παράλληλες εντολές. Αλγοριθµικό Μοντέλο: Οι εντολές εκτελούνται ακολουθιακά. Επίπεδο Κατασκευής (structural): Συλλογή από στοιχεία διασυνδεδεµένα για την υλοποίηση επιθυµητής συνάρτησης. Βασικές οµές Μοντελοποίησης 3
4 Επίπεδα Αναπαράστασης - Αφαίρεσης ήλωση Οντότητας Σώµα Αρχιτεκτονικής Process statement Ανάθεση υπό συνθήκη Ανάθεση επιλεγµένων σηµάτων Στιγµιότυπα οντοτήτων Βασικές οµές Μοντελοποίησης 4
5 External View Internal View Βασική οµή ήλωση σηµάτων I/O Περιγραφή οντότητας µε χρήση διαδικασιών ή διασύνδεση οντοτήτων Βασικές οµές Μοντελοποίησης 5
6 ηλώσεις οντότητας Οι θύρες χρησιµοποιούνται σαν ακροδέκτες Mode in: είσοδος out: έξοδος που δεν διαβάζεται εσωτερικά buffer: έξοδος που διαβάζεται και εσωτερικά inout: είσοδος/έξοδος Τύποι bit/ bit_vector std_logic/std_logic_vector std_ulogic/std_ulogic_vector Boolean/integer/real/character time Η θύρα inout πρέπει να χρησιµοποιείται µόνο σε πραγµατικά σήµατα διπλής κατεύθυνσης Βασικές οµές Μοντελοποίησης 6
7 Παραδείγµατα ήλωσης οντότητας entity adder is port ( a: in word; b: in word; sum : out word); end adder; entity adder is port ( a, b: in word; sum : out word); end adder; entity and_or_inv is port ( a1, a2, b1, b2: in bit := 1 ; y: out bit); end and_or_inv; H αρχικοποιηµένη θύρα παίρνει την αρχική τιµή της µόνο όταν µείνει ασύνδετη entity adder is end adder; Self contained module (top-level ιεραρχίας) Βασικές οµές Μοντελοποίησης 7
8 Παραδείγµατα Λανθασµένης ήλωσης οντότητας entity portmode is port ( in_a, in_b : in bit; out_a, out_b : out bit); end adder; architecture behave of portmode is begin in_a<=in_b; --Error, can not assign to an input out_b<=out_a; --Error, can not read output end behave; Βασικές οµές Μοντελοποίησης 8
9 υνατότητες ιασύνδεσης Θυρών Στη θύρα της Α συνδέονται οι θύρες της Β Οντότητα Α in in, buffer, inout out out, inout Αρχιτεκτονική της Α buffer buffer Οντότητα Β inout inout Αρχιτεκτονική Β Βασικές οµές Μοντελοποίησης 9
10 ηλώσεις σταθερών generics Οι σταθερές προσδιορίζουν µέγεθος, χρόνο κλπ Μεγιστοποιούν την δυνατότητα επαναχρησιµοποίησης της οντότητας Προαιρετικές Καθορίζουν τοπικές σταθερές (χρονισµούς µεγέθη) Βασικές οµές Μοντελοποίησης 10
11 ηλώσεις σταθερών generics library ieee; use ieee.std_logic_1164.all entity full_adder is generic (size: integer:=8); port ( X,Y: in std_logic_vector (size-1 downto 0); C_IN: in bit; SUM: out std_logic_vector (size-1 downto 0); C_OUT: out bit); end full_adder; Size8: full_adder port map (d=>a, q=>b); Size10: full_adder generic map (size=>10) port map (d=>a, q=>b); Αλλάζοντας την τιµή της σταθεράς size αλλάζει και το µέγεθος του αθροιστή (πχ. 10 στο παράδειγµα) Εάν δεν δηλωθεί κατά το Instantiation η τιµή size τότε χρησιµοποιείται η τιµή 8 που είναι η default. Βασικές οµές Μοντελοποίησης 11
12 Σώµα Αρχιτεκτονικής Βασικές οµές Μοντελοποίησης 12
13 Σώµα Αρχιτεκτονικής Σώµα Αρχιτεκτονικής Περιγράφει την εσωτερική λειτουργία ενός module. Χρησιµοποιείται για περιγραφή λειτουργίας ως αλγόριθµος. Εφαρµόζει κάποιες λειτουργίες στις τιµές των θυρών εισόδου και παράγει τιµές των θυρών εξόδου. Οι λειτουργίες µπορούν να περιγραφούν µε processes και ακολουθιακές εντολές, ή µε συλλογή components που αναπαριστούν υποκυκλώµατα. Ενδιάµεσες τιµές κατά την εφαρµογή των λειτουργιών µπορούν να αποθηκευτούν σε σήµατα (signals). Process Βασικές οµές Μοντελοποίησης 13
14 Σώµα Αρχιτεκτονικής DataFlow Statements Εκτελούνται ταυτόχρονα και περιγράφουν την λειτουργία του module. Εδώ δεν χρησιµοποιείται η process. εν χρησιµοποιούνται ακολουθιακές εντολές Χρησιµοποιούνται για συµπαγής περιγραφές Βασικές οµές Μοντελοποίησης 14
15 Μοντέλο Συµπεριφοράς Όνοµα Σώµατος Όνοµα Οντότητας architecture Behavioral of TrafficLights is begin RED<=(not VEH_AT_MAIN) or (VEH_AT_MAIN and VEH_AT_LOCAL); end Behavioral; Τελεστής Ανάθεσης Λογικοί Τελεστές Ο Τελεστής Ανάθεσης <= εκτελείται όταν τουλάχιστον ένα από τα σήµατα στο δεξιό µέρος αλλάζει τιµή. Η καθυστέρηση διάδοσης µπορεί να µοντελοποιηθεί. Η σειρά των γεγονότων καθορίζει την σειρά εκτέλεσης των αναθέσεων Βασικές οµές Μοντελοποίησης 15
16 Σήµατα Η ανάθεση σηµάτων είναι η βασική λειτουργία των processes. Μία process ενεργοποιείται µε την αλλαγή κάποιων σηµάτων στις θύρες της, στα οποία είναι ευαίσθητη. signal_assignment_statement <= [label :] name <= [delay_mechanism] waveform; waveform <= (value_expression [after time_expression]) i {, } y<=not A after 5 ns; Specification για το module Για simulation Μία process που αναθέτει τιµή σε ένα σήµα ορίζει έναν οδηγό του σήµατος. Κάθε σήµα πρέπει να έχει έναν οδηγό εκτός ειδικών περιπτώσεων. Βασικές οµές Μοντελοποίησης 16
17 Discrete Event Simulation Εξοµοίωση διακριτών γεγονότων: O χρόνος εξοµοίωσης ξεκινά από το 0 και αυξάνεται µε διακριτά βήµατα όσο συµβαίνουν γεγονότα (events). Όταν γίνεται µία ανάθεση σήµατος, ο χρόνος καθυστέρησης προστίθεται στον τρέχοντα και καθορίζει πότε θα γίνει η ανάθεση (προγραµµατισµός ανάθεσης). Όταν ο χρόνος εξοµοίωσης φθάσει στον προγραµµατισµένο χρόνο, η τιµή του σήµατος ενηµερώνεται και εάν είναι διαφορετική τότε έχουµε ένα γεγονός στο σήµα. clock_gen : process (clk) is begin if clk= 0 then clk<= 1 after T_pw, 0 after 2*T_pw; end if; end process; Βασικές οµές Μοντελοποίησης 17
18 Α Β Γ Discrete Event Simulation Α 4 Φ Β 2 2 ns 3 ns Ζ Γ 1 3 Χρήση της ιδιότητας σηµάτων signal event Φ Ζ 3 ns 3 ns 2 ns 5 3 ns t 0 t 1 t 2 t 3 t 4 t 5 t 6 t 7 Βασικές οµές Μοντελοποίησης 18
19 Παράδειγµα Βασικές οµές Μοντελοποίησης 19
20 x y Μοντελοποίηση χρονικών καθυστερήσεων ύο τύποι χρονικών καθυστερήσεων Καθυστέρηση αδράνειας (inertial delay) Καθυστέρηση µεταφοράς (transport delay) x<=y after 5ns; x<=transport y after 5ns; 5ns διαγράφεται επειδή είναι µικρότερη από 5ns x 5ns y (default) Βασικές οµές Μοντελοποίησης 20
21 Wait statements Καθορίζουν πότε αντιδρούν οι processes σε αλλαγές στις τιµές σηµάτων. To wait statement αναγκάζει µία process να σταµατήσει και ορίζει υπό ποια συνθήκη θα ξεκινήσει πάλι. wait_statement <= [label:] wait [on signal_name name {, }] [until bool_expr] [fortime time_expr] expr] Λίστα ευαισθησίας Λογική Συνθήκη Χρονικός περιορισµός Μπορούµε να συµπεριλάβουµε κάθε συνδυασµό ή και κανέναν από αυτούς σε ένα wait statement. Βασικές οµές Μοντελοποίησης 21
22 Λίστα ευαισθησίας - Wait statements Ξεκινάει µε την λέξη on και καθορίζει µία λίστα από σήµατα στα οποία αντιδρά η process. Εάν συµβεί ένα γεγονός (αλλαγή τιµής) σε ένα σήµα που ανήκει σε λίστα ευαισθησίας τότε η process ξεκινάει αµέσως (Μοντελοποίηση Συνδυαστικής Λογικής). half_add : process is half add : process(a,b) is begin sum<=a xor b after T_pd; carry<= a and b after T_pd; wait on a,b; end process; half_add : process(a,b) is begin sum<=a xor b after T_pd; carry<= a and b after T_pd; end process; Ένα wait statement µε µία λίστα ευαισθησίας είναι ισοδύναµο µε µία process που εµπεριέχει λίστα ευαισθησίας Βασικές οµές Μοντελοποίησης 22
23 Λίστα ευαισθησίας - Wait statements entity mux2 is port ( a, b, sel : in bit; z : out bit ); end entity mux2; architecture behavioral of mux2 is constant prop_delay : time := 2 ns; begin slick_mux : process is begin case sel is when '0' => z <= a after prop_delay; wait on sel, a; when '1' => z <= b after prop_delay; wait on sel, b; end case; end process slick_mux; end architecture behavioral; Βασικές οµές Μοντελοποίησης 23
24 Λογική Συνθήκη - Wait statements Ένα wait statement µε την λέξη until καθορίζει την συνθήκη µε την οποία ξαναρχίζει µία process που είχε ανασταλεί. Η συνθήκη ελέγχεται µόνο όταν συµβαίνει κάποιο γεγονός στα σήµατα της συνθήκης και εάν είναι αληθής τότε ξεκινά η διαδικασία. Ακόµη και αν η συνθήκη είναι αληθής την στιγµή που εκτελείται το wait statement τότε δεν εκτελείται εάν δεν έχει συµβεί γεγονός στα σήµατα που την απαρτίζουν. clock_gen : process is begin clk<= 1 after T_pw, 0 after 2*T_pw; wait until clk= 0 ; end process; Εάν υπάρχει λίστα ευαισθησίας και λογική συνθήκη τότε η συνθήκη ελέγχεται µόνο σε αλλαγή σήµατος της λίστας ευαισθησίας και όχι σήµατος της συνθήκης Βασικές οµές Μοντελοποίησης 24
25 Χρονικός περιορισµός - Wait statement Ξεκινάει µε την λέξη for και καθορίζει το µέγιστο χρονικό διάστηµα στο οποίο θα παραµείνει ανενεργή η process. wait for 1 ms; Εάν συµπεριληφθεί και λογική συνθήκη ή λίστα ευαισθησίας µε χρονικό περιορισµό τότε οποιοδήποτε συµβεί πρώτο θα προκαλέσει εκκίνηση. wait until triger= 1 for 1ms; clock_gen : process is begin clk<= 1 after T_pw, 0 after 2*T_pw; wait for 2*T_pw; end process; H εντολή wait; χωρίς λίστα-συνθήκη-χρόνο προκαλεί µόνιµη αναστολή της process (για stimulus). Βασικές οµές Μοντελοποίησης 25
26 Delta Delay H ανάθεση µίας τιµής σε ένα σήµα χωρίς χρονική καθυστέρηση γίνεται µόλις η διαδικασία ανασταλεί. Η καθυστέρηση των 0fs σε ένα σήµα ονοµάζεται καθυστέρηση delta. Παράδειγµα: έστω ότι σε µία process έχουµε τις αναθέσεις a<= 1 ; a<= 1 ; b<=a; if a= 1 then εάν αρχική τιµή του a είναι 0 τότε η τιµή του b είναι 0 και όχι 1, και το if δεν εκτελείται. Κύκλος Εξοµοίωσης Ενηµέρωση τιµών σηµάτων (events) Εκτέλεση των processes που αντιδρούν στα events και προγραµµατισµός των επόµενων events Βασικές οµές Μοντελοποίησης 26
27 Process Η δοµή process δηλώνεται µέσα σε µία αρχιτεκτονική και εκτελείται παράλληλα µε άλλες δοµές (Concurrent). Οι εντολές εσωτερικά στην δοµή εκτελούνται ακολουθιακά. Στην δοµή process υπάρχει µία λίστα µε σήµατα στα οποία είναι ευαίσθητη ηδιαδικασίαprocess. Κάθε αλλαγή στην τιµή αυτών των σηµάτων προκαλεί την άµεση µ εκτέλεση της διαδικασίας. Εναλλακτικά µπορεί να συµπεριληφθεί µία εντολή WAIT. Μεταβλητές/σταθερές ορίζονται στο τµήµα δηλώσεων της, πριν το begin. Οι εντολές της εκτελούνται ακολουθιακά. Οι αναθέσεις των µεταβλητών εκτελούνται χωρίς εσωτερική καθυστέρηση (delay). Βασικές οµές Μοντελοποίησης 27
28 H δοµή process Μία Process χωρίς wait statement εκτελείται για πάντα Βασικές οµές Μοντελοποίησης 28
29 Παράδειγµα Βασικές οµές Μοντελοποίησης 29
30 Παράδειγµα Βασικές οµές Μοντελοποίησης 30
31 Συντρέχουσες Προτάσεις (Concurrent) Πρόκειται για διεργασίες που τρέχουν παράλληλα (η σειρά δεν έχει σηµασία). Process Assert Block statement Signal Assignment Component Instantiation Generate statement Βασικές οµές Μοντελοποίησης 31
32 Αναθέσεις σηµάτων Concurrent Η δοµή process χρησιµοποιείται για µοντελοποίηση συµπεριφοράς αλλά για απλές περιπτώσεις απαιτείται µία απλούστερη δοµή. Concurrent Signal Assignment Statements: δοµή που επιτρέπει απλή συνδυαστική µετατροπή εισόδωνσε εξόδους. Μπορεί να συµπεριληφθεί στο σώµα αρχιτεκτονικής ανεξάρτητα από οποιαδήποτε process και εκτελείται παράλληλα µεαυτές. Η µοντελοποίηση µε αυτόν τον τρόπο ονοµάζεται µοντελοποίηση ροής δεδοµένων Υπό Συνθήκη Concurrent Signal Assignment Statements Επιλεγµένων Σηµάτων Βασικές οµές Μοντελοποίησης 32
33 Χρ. Καβουσιανός Ροή εδοµένων (Data Flow) Βασικές οµές Μοντελοποίησης 33
34 Ανάθεση σηµάτων Όλες οι αναθέσεις γίνονται ταυτόχρονα Βασικές οµές Μοντελοποίησης 34
35 Αναθέσεις υπό συνθήκη Η ανάθεση υπό συνθήκη µας επιτρέπει να καθορίσουµε ποια κυµµατοµορφή θα οδηγήσει το σήµα. Το πλεονέκτηµατηςδοµής είναι η περιγραφική της απλότητα. Η δοµή είναι ευαίσθητη σε αλλαγή οποιουδήποτε σήµατος είτε των εκφράσεων, είτε των συνθηκών. Απλουστεύεται η περιγραφή απλών συνδυαστικών κυκλωµάτων όπως ο πολυπλέκτης. Βασικές οµές Μοντελοποίησης 35
36 Αναθέσεις υπό συνθήκη Πολυπλέκτης Βασικές οµές Μοντελοποίησης 36
37 Αναθέσεις επιλεγµένων σηµάτων Η ανάθεση υπό συνθήκη µας επιτρέπει να καθορίσουµε ποια κυµµατοµορφή θα οδηγήσει το σήµαεξετάζονταςµία µόνο έκφραση. Το πλεονέκτηµατηςδοµής είναι η περιγραφική της απλότητα. Η δοµή είναι ευαίσθητη σε αλλαγή οποιουδήποτε σήµατος είτε των εκφράσεων, είτε της έκφρασης επιλογής. Οι κανόνες που ισχύουν για την δοµή case ισχύουν και στην ανάθεση επιλεγµένων σηµάτων Βασικές οµές Μοντελοποίησης 37
38 Αναθέσεις επιλεγµένων σηµάτων Βασικές οµές Μοντελοποίησης 38
39 Αναθέσεις επιλεγµένων σηµάτων Χρ. Καβουσιανός Βασικές οµές Μοντελοποίησης 39
40 Περιγραφή Κατασκευής (Structural) Στην περιγραφή κατασκευής ένα σύστηµα περιγράφεται ως διασύνδεση components. Υπονοείται µία ιεραρχική δοµή. Για κάθε χρησιµοποιούµενο component πρέπει να γίνουν τα ακόλουθα: 1. ήλωση του component στο σώµα αρχιτεκτονικής όπου θα χρησιµοποιηθεί. 2. Instantiation του component όπου γίνεται και η σύνδεσή του µε το περιβάλλον σύστηµα. Η δήλωση του component είναι όµοια µε την δήλωση της αντίστοιχης οντότητας. Το instantiation είναι ουσιαστικά η δηµιουργία ενός αντιγράφου µίας οντότητας. Το πέρασµαπαραµέτρων στις θύρες µπορεί να γίνει θεσιακά ή ονοµαστικά. Βασικές οµές Μοντελοποίησης 40
41 Περιγραφή Κατασκευής (Structural) architecture Structural of TrafiicLights is component AND2 port (in1, in2: in std_logic; out1: out std_logic); end component component OR2 port (in1, in2: in std_logic; out1: out std_logic); end component component NOT1 port (in1: in std_logic; out1: out std_logic); end component signal VEH_AT_MAIN_INVERT, INT: std_logic; begin U0: NOT1 port map (VEH_AT_MAIN, VEH_AT_MAIN_INVERT); U1: AND2 port map (VEH_AT_MAIN, VEH_AT_LOCAL, INT); U2: NOT1 port map (VEH_AT_MAIN_INVERT, INT, RED); end Structural Βασικές οµές Μοντελοποίησης 41
42 Περιγραφή Κατασκευής (Structural) Ιεραρχικοί σχεδιασµοί Επαναληπτική χρήση Components Βασικές οµές Μοντελοποίησης 42
43 Περιγραφή Κατασκευής (Structural) Βασικές οµές Μοντελοποίησης 43
44 Περιγραφή Κατασκευής (Structural) Βασικές οµές Μοντελοποίησης 44
45 Προτάσεις παραγωγής (Generate) Βοηθάει στην γραφή συµπαγούς κώδικα σε περιπτώσεις κατασκευής ILAs. Αποφεύγουµετηνδηµιουργία πολλαπλών στιγµιοτύπων. for generate if generate Απαιτείται εύρος τιµών Απαιτείται συνθήκη Όταν υπάρχει διαφοροποίηση στην διασύνδεση Βασικές οµές Μοντελοποίησης 45
46 Προτάσεις παραγωγής (Generate) Βασικές οµές Μοντελοποίησης 46
47 Προτάσεις παραγωγής (Generate) architecture fouradder_structure of FOURBITADD is component FULLADDER port (a,b,c:instd_logic; sum,carry: out std_logic); end component; signal c: std_logic_vector(4 downto 0); begin c(0)<=cin; g0: for i in 0 to 3 generate u0: FULLADDER port map(a=>a(i), b=>b(i), c=>c(i), sum=>sum(i), carry=>c(i+1)); end generate; Cout<c(4); end; Βασικές οµές Μοντελοποίησης 47
48 Προτάσεις παραγωγής (Generate) Εναλλακτικά µε if generate: architecture fouradder_structure of FOURBITADD is component FULLADDER port (a,b,c:instd_logic; sum,carry: out std_logic); end component; signal c: std_logic_vector(3 downto 1); begin g0: for i in 0 to 3 generate g1: if i=0 generate u0: FULLADDER port map(a(i), ((i)b(i) b(i), Cin, sum(i), c(i+1)); end; end generate g1; g2: if i>0 and i<3 generate u1: FULLADDER port map(a(i), b(i), c(i), sum(i), c(i+1)); end generate g2; g3: if i=3 generate u2: FULLADDER port map(a(i), b(i), c(i), sum(i), Cout); end generate g3; end generate; Βασικές οµές Μοντελοποίησης 48
49 Ανάθεση υποστοιχείων Όταν µία θύρα ενός component είναι σύνθετου τύπου τότε µπορούµε να αναθέσουµεένα-ένα τα στοιχεία της θύρας. entity reg is port (d:in bit_vector(7 downto 0); q:out bit_vector(7 downto 0); clk : in bit ); end entity reg; architecture RTL of microprocessor is signal interrupt_req : bit; signal linterrupt_level t l: bit_vector(2 t (2d downto 0); signal carry_flag, negative_flag, overflow_flag, zero_flag : bit; signal program_status : bit_vector(7 downto 0); signal clk_psr : bit; begin PSR : entity work.reg port map ( d(7) => interrupt_req, d(6 downto 4) => interrupt_level, d(3) => carry_flag, d(2) => negative_flag, d(1) => overflow_flag, d(0) => zero_flag, q => program_status, clk => clk_psr ); end architecture RTL; Βασικές οµές Μοντελοποίησης 49
50 Επεξεργασία Σχεδιασµού Οι στόχοι ενός σχεδιασµού είναι η εξοµοίωση και πιθανώς η σύνθεση. Απαιτείται η δηµιουργία προγράµµατος εξοµοίωσης ή/και netlist στοιχείων. Η εξοµοίωση και η σύνθεση απαιτούν δύο προπαρασκευαστικά βήµατα, την ανάλυση και την επεξεργασία. Ηεξοµοίωση απαιτεί την εκτέλεση του επεξεργασµένου µοντέλου. Η σύνθεση ύθ περιλαµβάνει την δηµιουργία ενός netlist t από πρωταρχικά στοιχεία της βιβλιοθήκης, το οποίο εκτελεί την ίδια λειτουργία µε το επεξεργασµένο µοντέλο. Analysis Elaboration Βασικές οµές Μοντελοποίησης 50
51 Ανάλυση Επιβεβαίωση ότι ο σχεδιασµός ακολουθεί τους συντακτικούς και εννοιολογικούς κανόνες. Μετάφραση της περιγραφής του σχεδιασµού σε µία εσωτερική µορφή πιο εύκολα επεξεργάσιµη που τοποθετείται στην βιβλιοθήκη σχεδιασµού (design library). Κάθε οντότητα (entity) θεωρείται κύρια σχεδιαστική µονάδα (primary design unit) και τοποθετείται στην βιβλιοθήκη ως µονάδα βιβλιοθήκης. To σώµα αρχιτεκτονικής θεωρείται δευτερεύουσα σχεδιαστική µονάδα (secondary design unit). Εξαρτάται από την αντίστοιχη κύρια σχεδιαστική µονάδα και πρέπει να αναλύεται µετά από αυτήν. Η χρήση µονάδας (instantiation) ελέγχεται για αριθµό, τύπο, είδος θυρών. Μία σχεδιαστική µονάδα µπορεί να εξαρτάται από µία άλλη σχεδιαστική µονάδα (ιεραρχικότητα). Κάθε µονάδα εξαρτώµενη από άλλες πρέπει να αναλύεται µετά από αυτές. Βασικές οµές Μοντελοποίησης 51
52 Βιβλιοθήκες Χρησιµοποιούνται για την αποθήκευση σχεδιαστικών µονάδων. Μπορεί να είναι µία βάση δεδοµένων ή ένας κατάλογος αρχείων. Μία από τις βιβλιοθήκες ονοµάζεται βιβλιοθήκη εργασίας (working library) όπου αναλύεται και αποθηκεύεται ο σχεδιασµός µας. Για αναφορά στην βιβλιοθήκη σχεδιασµού χρησιµοποιείται η λέξη work. Όµως η χρήση της είναι περιττή αφού υπονοείται. Για την αναφορά σχεδιαστικών µονάδων που βρίσκονται σε άλλες βιβλιοθήκες χρησιµοποιούµετην λέξη library. library widget_cells, wasp_lib; Κλήση µονάδας architecture cell_based of filter is begin clk_pad : entity wasp_lib.in_pad port map ( i => clk, z => filter_clk ); end architecture cell_based; Βασικές οµές Μοντελοποίησης 52
53 Βιβλιοθήκες Όταν γίνεται συχνή χρήση σχεδιαστικών µονάδων µίας βιβλιοθήκης είναι προτιµότερη η χρήση της έκφρασης use η οποία δίνει άµεση προσπέλαση σε όλα τα σχεδιαστικά τµήµατα της βιβλιοθήκης.. library ieee; use ieee.std_logic_1164.all ήλωση Βιβλιοθήκης - Πακέτου Βασικές οµές Μοντελοποίησης 53
54 Βιβλιοθήκες Βασικές οµές Μοντελοποίησης 54
55 Βιβλιοθήκες Βασικές οµές Μοντελοποίησης 55
56 Επεξεργασία (Elaboration) Στόχος της επεξεργασίας είναι να αφαιρεθεί η ιεραρχία και να δηµιουργηθεί ένα επίπεδο σύνολο από διαδικασίες που ενώνονται µε γραµµές διασύνδεσης. Είναι µία αναδροµική διαδικασία που ξεκινά από την κορυφαία οντότητα και κινείται προς τα κάτω: 1. Αρχικά δηµιουργούνται οι θύρες της οντότητας και επιλέγεται το σώµα αρχιτεκτονικής. 2. Όλα τα components που χρησιµοποιούνται στο σώµααποκτούνοντότητα και διασυνδέονται σε επίπεδο entities. 3. Αναδροµικά για κάθε component επιλέγεται σώµααρχιτεκτονικής. 4. Η αναδροµή σταµατά όταν φθάνουµε σε process ή σε primitive components. Βασικές οµές Μοντελοποίησης 56
Εργαστήριο Αρχιτεκτονικής Υπολογιστών Ι. Εισαγωγή στη VHDL
Εργαστήριο Αρχιτεκτονικής Υπολογιστών Ι Εισαγωγή στη VHDL Εισαγωγή Very High Speed Integrated Circuits Hardware Description Language ιαφορές από γλώσσες προγραμματισμού: παράλληλη εκτέλεση εντολών προσδιορισμός
Κυκλωμάτων» Χειμερινό εξάμηνο
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 VHDL, Χαρακτηριστικά και τρόποι περιγραφής Δρ. Παρασκευάς Κίτσος Επίκουρος Καθηγητής Τμήμα Μηχανικών Πληροφορικής ΤΕ http://diceslab.cied.teiwest.gr
Προσοµοίωση Συστηµάτων µε VHDL. (Peter Ashenden, The Students Guide to VHDL)
Προσοµοίωση Συστηµάτων µε VHDL (Peter Ashenden, The Students Guide to VHDL) Κώδικας VHDL Περιβάλλον Σχεδίασης Αναλυτής ιαχειριστής Βιβλιοθήκης Σχεδίασης Προσοµοιωτής Αντίστροφος Αναλυτής Βιβλιοθήκη Σχεδίασης
Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL. Βασικές εντολές και η περιγραφή συνδυαστικών κυκλωµάτων. Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 2 -
Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL Βασικές εντολές και η περιγραφή συνδυαστικών κυκλωµάτων Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 2 - Περίγραµµα διάλεξης Υποκυκλώµατα Περιγραφή δοµής στη VHDL Βιβλιοθήκες
Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL. Γενικά χαρακτηριστικά, σύνταξη και τύποι. Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 1 -
Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL Γενικά χαρακτηριστικά, σύνταξη και τύποι Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 1 - Περίγραµµα διάλεξης Τι είναι η VHDL? Πλεονεκτήµατα της VHDL στη σχεδίαση κυκλωµάτων
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Ακολουθιακός Κώδικας
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Ακολουθιακός Κώδικας Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής ΤΕ E-mail: pkitsos@teimes.gr
Σχεδίαση Ψηφιακών Συστημάτων
ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Σχεδίαση Ψηφιακών Συστημάτων Ενότητα 2: Βασικές Μονάδες Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε. Άδειες
Μοντέλα. χαρακτηριστικά χωρίς να συνοδεύεται από λεπτοµέρειες.
Γλώσσες Περιγραφής Μοντέλα Ένα µοντέλο ενός κυκλώµατος είναι µία αναπαράσταση που παρουσιάζει χαρακτηριστικά χωρίς να συνοδεύεται από λεπτοµέρειες. Τα τυπικά µοντέλα έχουν καλά ορισµένη σύνταξη. Τα αυτόµατα
Structural VHDL. Structural VHDL
Structural VHDL Παράδειγμα Multiplexer Component Component specification Port map command Unconnected outputs Unconnected inputs Generic map command Generate command Configuration Παράδειγμα 4-bit Adder
Εργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος
Εργαστήριο Οργάνωσης Η/Υ Δαδαλιάρης Αντώνιος dadaliaris@uth.gr Ρόλος των γλωσσών περιγραφής υλικού σε μια τυπική ροή σχεδίασης: Documentation Simulation Synthesis Οι γλώσσες περιγραφής υλικού μπορούν να
Πανεπιστήμιο Δυτικής Μακεδονίας. Τμήμα Μηχανικών Πληροφορικής & Τηλεπικοινωνιών. Ψηφιακή Σχεδίαση. Ενότητα 13: Εισαγωγή στην VHDL
Τμήμα Μηχανικών Πληροφορικής & Τηλεπικοινωνιών Ψηφιακή Σχεδίαση Ενότητα 13: Εισαγωγή στην VHDL Δρ. Αλέξανδρος Λαζαρίδης alazaridis@uowm.gr Άδειες Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Πακέτα και Συστατικά Στοιχεία (Υποκυκλώματα)
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Πακέτα και Συστατικά Στοιχεία (Υποκυκλώματα) Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής
Ακολουθιακές εντολές. (Peter Ashenden, The Students Guide to VHDL)
Ακολουθιακές εντολές (Peter Ashenden, The Students Guide to VHDL) Εντολή If Τα βασικά χαρακτηριστικά της είναι τα εξής: Μπορεί να χρησιµοποιηθεί για τον έλεγχο µίας ή περισσοτέρων συνθηκών. Η πρώτη συνθήκη
Περίληψη. ΗΜΥ-210: Λογικός Σχεδιασµός Εαρινό Εξάµηνο Παράδειγµα: Καταχωρητής 2-bit. Καταχωρητής 4-bit. Μνήµη Καταχωρητών
ΗΜΥ-210: Λογικός Σχεδιασµός Εαρινό Κεφάλαιο 7 i: Καταχωρητές Περίληψη Καταχωρητές Παράλληλης Φόρτωσης Καταχωρητές Ολίσθησης Σειριακή Φόρτωση Σειριακή Ολίσθηση Καταχωρητές Ολίσθησης Παράλληλης Φόρτωσης
Library, package και subprograms
Library, package και subprograms Libraries Packages Subprograms Procedures Functions Overloading Αριθμητικά πακέτα Type conversion Shift operators Παράδειγμα Library - Package Ασκήσεις-Προβλήματα 12/8/2009
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Συντρέχων Κώδικας
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 216-217 Συντρέχων Κώδικας Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής ΤΕ E-mail: pkitsos@teimes.gr
ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 15: Καταχωρητές (Registers)
ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 15: Καταχωρητές (Registers) ΧΑΡΗΣ ΘΕΟΧΑΡΙΔΗΣ Επίκουρος Καθηγητής, ΗΜΜΥ (ttheocharides@ucy.ac.cy) Περίληψη q Καταχωρητές Παράλληλης
VHDL Εισαγωγικές έννοιες
VHDL Εισαγωγικές έννοιες ρ. Κ. Καραφασούλης ckaraf@aegean.gr Σχεδίαση Αρχικά ψηφιακά κυκλώµατα µπορούν να σχεδιασθούν µε το κατάλληλο λογισµικό. Μεγαλύτερα κυκλώµατα µπορούν να σχεδιασθούν ιεραρχικά από
Περιγραφή Κυκλωμάτων με χρήση της VHDL. Δομική περιγραφή και περιγραφή Μηχανών Πεπερασμένων Καταστάσεων
Περιγραφή Κυκλωμάτων με χρήση της VHDL Δομική περιγραφή και περιγραφή Μηχανών Πεπερασμένων Καταστάσεων Οργάνωση Παρουσίασης Περιγραφή Δομής σε VHDL (Structural Description) Μηχανές Πεπερασμένων Καταστάσεων
Σχεδίαση Ψηφιακών Συστημάτων
ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Σχεδίαση Ψηφιακών Συστημάτων Ενότητα 4: Σχεδιασμός Σειριακού Αθροιστή Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών
Behavioral & Mixed VHDL Architectures Finite State Machines in VHDL
ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων Behavioral & Mixed VHDL Architectures Finite State Machines in VHDL Διδάσκoντες: Δρ. Αγαθοκλής Παπαδόπουλος και Δρ. Γιώργος Ζάγγουλος Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων
Behavioral & Mixed VHDL Architectures Finite State Machines in VHDL
ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων Behavioral & Mixed VHDL Architectures Finite State Machines in VHDL Διδάσκoντες: Δρ. Γιώργος Ζάγγουλοςκαι Δρ. Παναγιώτα Δημοσθένους Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων
ΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. Καταχωρητές 1
ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων Καταχωρητές Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών Περίληψη Καταχωρητές Παράλληλης Φόρτωσης Καταχωρητές
ΕΙΣΑΓΩΓΙΚΟ ΕΓΧΕΙΡΙ ΙΟ ΓΙΑ ΣΧΕ ΙΑΣΜΟ ΜΕ ΧΡΗΣΗ ΤΗΣ ΓΛΩΣΣΑΣ VHDL
ΕΙΣΑΓΩΓΙΚΟ ΕΓΧΕΙΡΙ ΙΟ ΓΙΑ ΣΧΕ ΙΑΣΜΟ ΜΕ ΧΡΗΣΗ ΤΗΣ ΓΛΩΣΣΑΣ VHDL Προετοιµασία: Παπαδόπουλος Γιώργος Σούρδης Γιάννης Για το µάθηµα Οργάνωσης Υπολογιστών (ΑΡΥ301), 2002 ΕΙΣΑΓΩΓΗ ΣΤΗ STRUCTURAL VHDL Η VHDL είναι
Περιγραφή Κυκλωμάτων με χρήση της VHDL. Καταχωρητές και χρονισμός με ρολόι
Περιγραφή Κυκλωμάτων με χρήση της VHDL Καταχωρητές και χρονισμός με ρολόι Οργάνωση Παρουσίασης Διεργασίες (κανόνες) Ακολουθιακές Δηλώσεις (Sequential Statements) Καταχωρητές και χρονισμός Συμπληρωματική
26-Nov-09. ΗΜΥ 210: Λογικός Σχεδιασμός, Χειμερινό Εξάμηνο Καταχωρητές 1. Διδάσκουσα: Μαρία Κ. Μιχαήλ
ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων Χειμερινό Εξάμηνο 2009 Καταχωρητές Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών Περίληψη Καταχωρητές Παράλληλης
ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων
ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων Behavioral & Mixed VHDL Architectures Finite State Machines in VHDL Διδάσκων: Γιώργος Ζάγγουλος Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών
H γλώσσα περιγραφής κυκλωµάτων VHDL
H γλώσσα περιγραφής κυκλωµάτων VHDL Καβουσιανός Χρ. Τσιατούχας Γ. Λέκτορες Πανεπιστηµίου Ιωαννίνων (Peter Ashenden, The Students Guide to VHDL) Γενικά VHDL = VHSIC (Very High Speed Integrated Circuits)
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Συναρτήσεις, Διαδικασίες και Δομές Ελέγχου Λειτουργίας Κυκλωμάτων (testbenches)
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Συναρτήσεις, Διαδικασίες και Δομές Ελέγχου Λειτουργίας Κυκλωμάτων (testbenches) Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος
Περιγραφή Κυκλωμάτων με χρήση της VHDL. Εισαγωγικές έννοιες για σχεδιασμό με τη VHDL
Περιγραφή Κυκλωμάτων με χρήση της VHDL Εισαγωγικές έννοιες για σχεδιασμό με τη VHDL Οργάνωση Παρουσίασης VHDL εισαγωγικές έννοιες Ροή και επίπεδα σχεδιασμού ψηφιακών κυκλωμάτων Μοντελοποίηση Καθυστερήσεων
Εισαγωγή στη Γλώσσα VHDL
Εισαγωγή στη Γλώσσα VHDL Παράδειγμα and3 Entity και Architecture Entity Entity - Παραδείγματα Architecture VHDL simulation παραδείγματος and3 Παράδειγμα NAND VHDL simulation παραδείγματος nand Boolean
Εισαγωγή Η VHDL υποστηρίζει τους εξής τρείς βασικούς και διαφορετικούς τρόπους περιγραφής
VHDL Εισαγωγή Η VHDL υποστηρίζει τους εξής τρείς βασικούς και διαφορετικούς τρόπους περιγραφής Structural (Δομική) Dataflow (Ροής δεδομένων) Behavioral (Συμπεριφοράς) Η VDHL χρησιμοποιείται για την περιγραφή
constant number_of_bytes : integer := 4; constant number_of_bits : integer := 8 * number_of_bytes;
Σχεδίαση Υπολογιστικών Συστηµάτων Μοντελοποίηση και προσοµοίωση στην VHDL Μιχάλης Ψαράκης 3-1 Αντικείµενα στη VHDL Σταθερές (constants) Μεταβλητές (variables) Σήµατα (signals) Θύρες (ports) 3-2 ηλώσεις
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Μηχανές Πεπερασμένων Καταστάσεων
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Μηχανές Πεπερασμένων Καταστάσεων Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής ΤΕ
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Προχωρημένα Θέματα Σχεδιασμού με VHDL
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Προχωρημένα Θέματα Σχεδιασμού με VHDL Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής
ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Χειµερινό Εξάµηνο 2016 Συµπληρωµατική ΔΙΑΛΕΞΗ 14: Περιγραφή Ακολουθιακών Κυκλωµάτων στη VHDL
ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Χειµερινό Εξάµηνο 2016 Συµπληρωµατική ΔΙΑΛΕΞΗ 14: Περιγραφή Ακολουθιακών Κυκλωµάτων στη VHDL ΧΑΡΗΣ ΘΕΟΧΑΡΙΔΗΣ Επίκουρος Καθηγητής, ΗΜΜΥ (ttheocharides@ucy.ac.cy)
VHDL. ΗΜΥ-210: Λογικός Σχεδιασµός, Εαρινό Εξάµηνο Απλό παράδειγµα: Entity. Μοντελοποίηση. Απλό παράδειγµα:αρχιτεκτονική. Στοιχεία γλώσσας VHDL
ΗΜΥ-210: Λογικός Σχεδιασµός Εαρινό Εξάµηνο 2005 Κεφάλαιο 4 - iii: VHDL για Σχεδιασµό Συνδυαστικών Κυκλωµάτων Πανεπιστήµιο Κύπρου Τµήµα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών VHDL Γλώσσα προγραµµατισµού
Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε.
ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Ενότητα 3: Καταχωρητές - Απαριθμητές Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε. Άδειες Χρήσης Το παρόν εκπαιδευτικό
VHDL για Σχεδιασµό Ακολουθιακών Κυκλωµάτων
VHDL για Σχεδιασµό Ακολουθιακών Κυκλωµάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήµιο Κύπρου Τµήµα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών n VHDL Processes Περίληψη n Εντολές If-Then-Else και CASE
Μελέτη και σχεδίαση µιας υποτυπώδους κεντρικής µονάδας επεξεργασίας στα 32 µπιτ.
ΤΕΙ ΚΡΗΤΗΣ / ΠΑΡΑΡΤΗΜΑ ΧΑΝΙΩΝ ΤΜΗΜΑ ΗΛΕΚΤΡΟΝΙΚΗΣ Μελέτη και σχεδίαση µιας υποτυπώδους κεντρικής µονάδας επεξεργασίας στα 32 µπιτ mode mode(0) ΠΤΥΧΙΑΚΗ ΕΡΓΑΣΙΑ Εµµανουήλ Καπαρού Επιβλέπων : ρ Μηχ Νικόλαος
Περιγραφή Κυκλωμάτων με χρήση της VHDL. Οντότητες και συντρέχουσες δηλώσεις
Περιγραφή Κυκλωμάτων με χρήση της VHDL Οντότητες και συντρέχουσες δηλώσεις Οργάνωση Παρουσίασης Οντότητα (Entity) Συντρέχουσα VHDL (Concurrent VHDL) Συντρέχουσες Δηλώσεις (Concurrent Statements) Αντικείμενα
ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων
ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων Εισαγωγή στη VHDL Υλοποίηση στο Quartus Διδάσκων: Γιώργος Ζάγγουλος Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών Ατζέντα 1. Στόχοι 3
Μοντελοποίηση Επιπέδου Πύλης. (Peter Ashenden, The Students Guide to VHDL)
Μοντελοποίηση Επιπέδου Πύλης (Peter Ashenden, The Students Guide to VHDL) Πολλαπλά Επίπεδα Τιµών Η κατάσταση µίας γραµµής δεν είναι πάντα 0 ή 1. ιαµάχες οδηγούν σε απροσδιοριστία. Χρήση πολλαπλών επιπέδων
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Τύποι Δεδομένων και Τελεστές
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Τύποι Δεδομένων και Τελεστές Δρ. Παρασκευάς Κίτσος Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής ΤΕ E-mail: pkitsos@teimes.gr Αντίρριο
Εισαγωγή στη VHDL Υλοποίηση στο Quartus
ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων Εισαγωγή στη VHDL Υλοποίηση στο Quartus Διδάσκοντες: Δρ. Γιώργος Ζάγγουλος και Δρ. Παναγιώτα Μ. Δημοσθένους Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών
VERILOG. Γενικά περί γλώσσας
VERILOG Γενικά περί γλώσσας Χρησιµότητα της Verilog Υψηλού επιπέδου περιγραφή της συµπεριφοράς του συστήµατος µε σκοπό την εξοµοίωση. RTL περιγραφή της λειτουργίας του συστήµατος µε σκοπό τη σύνθεσή του
ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων, Χειμερινό Εξάμηνο Νοε-09. Διδάσκουσα: Μαρία Κ. Μιχαήλ
ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων VHDL για Σχεδιασμό Συνδυαστικών Κυκλωμάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών VHDL (Very high
ΠΑΡΑΡΤΗΜΑ Β. Verification
ΠΑΡΑΡΤΗΜΑ Β Ροή Σχεδίασης και VHDL Ροή Σχεδίασης Πριν περάσουµε σε περιγραφή της γλώσσας VHDL είναι χρήσιµο να δούµε το περιβάλλον και τη ροή της σχεδίασης. Τα βήµατα µιας σχεδίασης βασισµένης σε VHDL
ΑΣΚΗΣΗ 2: Σχεδίαση και προσομοίωση κυκλωμάτων καταχωρητών και μετρητών
ΑΣΚΗΣΗ 2: Σχεδίαση και προσομοίωση κυκλωμάτων καταχωρητών και μετρητών Θέμα Β.1: Απλός καταχωρητής 1 bit (D Flip-Flop) preset D D Q Q clk clear Σχήμα 2.1: D Flip-Flop με εισόδους preset και clear Με τη
Πανεπιστήμιο Πατρών. Τμήμα Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών. Εργαστήριο Σχεδίασης Ολοκληρωμένων Κυκλωμάτων
Πανεπιστήμιο Πατρών Τμήμα Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών Εργαστήριο Σχεδίασης Ολοκληρωμένων Κυκλωμάτων Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων (VLSI) ΙΙ Εισαγωγή στη VHDL και το Εργαλείο
nkavv@physics.auth.gr
Γλώσσες Περιγραφής Υλικού Εισαγωγή στην VHDL Νικόλαος Καββαδίας nkavv@physics.auth.gr 17 Μαρτίου 2009 Αντικείμενο του μαθήματος CST256: Γλώσσες Περιγραφής Υλικού Επιμέρους στόχοι του μαθήματος Σχεδιασμός
ΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. VHDL για Ακολουθιακά Κυκλώματα 1
ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων VHDL για Σχεδιασμό Ακολουθιακών Κυκλωμάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Περίληψη VHDL Processes Εντολές If-Then Then-Else και CASE Περιγραφή Flip-Flop Flop με VHDL
8 η Θεµατική Ενότητα : Εισαγωγή στις Γλώσσες Περιγραφής Υλικού: Μοντέλα Συνδυαστικών Κυκλωµάτων
8 η Θεµατική Ενότητα : Εισαγωγή στις Γλώσσες Περιγραφής Υλικού: Μοντέλα Συνδυαστικών Κυκλωµάτων Εισαγωγή Η λογική που περιγράφεται σε ένα module µπορεί να περιγραφεί µε διάφορα στυλ Μοντελοποίηση σε επίπεδο
7 η Θεµατική Ενότητα : Εισαγωγή στις Γλώσσες Περιγραφής Υλικού
7 η Θεµατική Ενότητα : Εισαγωγή στις Γλώσσες Περιγραφής Υλικού Εισαγωγή Η χειρονακτική σχεδίαση ενός ψηφιακού συστήµατος είναι εξαιρετικά δύσκολη και επιρρεπής σε λάθη Συστήµατα που ξεπερνούς τις µερικές
ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων
ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων VHDL για Σχεδιασμό Συνδυαστικών Κυκλωμάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών VHDL (Very high
Εργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος
Εργαστήριο Οργάνωσης Η/Υ Δαδαλιάρης Αντώνιος dadaliaris@uth.gr Σχόλια: - - This is a single line comment - - There is no alternative way to write multi-line comments Αναγνωριστικά: Τα αναγνωριστικά
VHDL Introduction. Subtitle
VHDL Introduction Subtitle Getting Started VHDL means Very Hard Difficult Language That s a lie!!! τα αρχικά VHDL είναι συντομογραφία του VHSIC Hardware Description Language, ενώ το VHSIC αντιπροσωπεύει
Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II
Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II 1 η Εργαστηριακή Άσκηση Εισαγωγή στη VHDL και στο εργαλείο Modelsim 1 Άδειες Χρήσης Το παρόν υλικό διατίθεται με τους όρους της άδειας χρήσης Creative Commons
Σχεδίαση µε CAD tools
Σχεδίαση µε CAD tools Χρ. Καβουσιανός Επίκουρος Καθηγητής Εισαγωγή Σχεδίασης Σύγχρονες Απαιτήσεις Σχεδίασης Χρήση Αυτόµατων Εργαλείων (EDA) Εισαγωγή Σχεδίασης (design entry): Περιγραφή συστήµατος στην
(Peter Ashenden, The Students Guide to VHDL)
Υποπρογράµµατα Πακέτα (Peter Ashenden, The Students Guide to VHDL) Procedures Μία διαδικασία (procedure) δηλώνεται και κατόπιν καλείται όσες φορές θέλουµε. procedure identifier [(parameter_interface_list)]
Σύνθετοι τύποι και λειτουργίες. (Peter Ashenden, The Students Guide to VHDL)
Σύνθετοι τύποι και λειτουργίες (Peter Ashenden, The Students Guide to VHDL) Πίνακες Πίνακες: Αποτελούνται από στοιχεία του ίδιου τύπου. Μονοδιάστατοι Πίνακες type table1 is array (0 to 7) of std_logic;
ΛΥΣΕΙΣ 3 ης ΓΡΑΠΤΗΣ ΕΡΓΑΣΙΑΣ
ΕΛΛΗΝΙΚΟ ΑΝΟΙΚΤΟ ΠΑΝΕΠΙΣΤΗΜΙΟ ΣΧΟΛΗ ΘΕΤΙΚΩΝ ΕΠΙΣΤΗΜΩΝ ΚΑΙ ΤΕΧΝΟΛΟΓΙΑΣ ΠΡΟΠΤΥΧΙΑΚΟ ΠΡΟΓΡΑΜΜΑ ΣΠΟΥΔΩΝ ΠΛΗΡΟΦΟΡΙΚΗ ΘΕΜΑΤΙΚΗ ΕΝΟΤΗΤΑ ΕΡΓΑΣΤΗΡΙΟ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ ΛΥΣΕΙΣ 3 ης ΓΡΑΠΤΗΣ ΕΡΓΑΣΙΑΣ ΠΑΤΡΑ 2006 9.
Πρόλογος...13 I ΣΧΕ ΙΑΣΜΟΣ ΣΕ ΕΠΙΠΕ Ο ΚΥΚΛΩΜΑΤΟΣ Εισαγωγή... 19
Περιεχόµενα Πρόλογος...13 I ΣΧΕ ΙΑΣΜΟΣ ΣΕ ΕΠΙΠΕ Ο ΚΥΚΛΩΜΑΤΟΣ... 17 1 Εισαγωγή... 19 1.1 Σχετικά µε τη VHDL...19 1.2 Ροή σχεδιασµού...20 1.3 Εργαλεία EDA...21 1.4 Μεταγλώττιση από κώδικα VHDL σε κύκλωµα...22
Εργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος
Εργαστήριο Οργάνωσης Η/Υ Δαδαλιάρης Αντώνιος dadaliaris@uth.gr Χρησιμοποιούμε τις μηχανές πεπερασμένων καταστάσεων (finite state machines FSMs) για την μοντελοποίηση της συμπεριφοράς ενός κυκλώματος, η
Σχεδίαση Ψηφιακών Συστημάτων
ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Σχεδίαση Ψηφιακών Συστημάτων Ενότητα 1: Εισαγωγή - Ιστορία Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε. Άδειες
Πανεπιστήµιο Θεσσαλίας
Πανεπιστήµιο Θεσσαλίας ΤΜΗΜΑ ΜΗΧΑΝΙΚΩΝ ΗΛΕΚΤΡΟΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ, ΤΗΛΕΠΙΚΟΙΝΩΝΙΩΝ ΚΑΙ ΙΚΤΥΩΝ Τοµέας Υλικού και Αρχιτεκτονικής Υπολογιστών ΗΥ232 - Ψηφιακή Σχεδίαση µε CAD ΙΙ Design Flow Simulation - Synthesis
Γλώσσα Περιγραφής Υλικού VHDL Μέρος Α: Σωστή Σύνθεση
ΤΜΗΜΑ ΠΛΗΡΟΦΟΡΙΚΗΣ & ΤΗΛΕΠΙΚΟΙΝΩΝΙΩΝ ΣΧΕΔΙΑΣΗ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ - VHDL ΥΛΙΚΟ ΚΑΙ ΑΡΧΙΤΕΚΤΟΝΙΚΗ ΥΠΟΛΟΓΙΣΤΩΝ Ενότητα 2 Γλώσσα Περιγραφής Υλικού VHDL Μέρος Α: Σωστή Σύνθεση Καθηγητής Αντώνης Πασχάλης 2017
ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 10: Συµπληρωµατική Διάλεξη Flip-Flops (Basics) και VHDL)
ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 10: Συµπληρωµατική Διάλεξη Flip-Flops (Basics) και VHDL) ΧΑΡΗΣ ΘΕΟΧΑΡΙΔΗΣ Επίκουρος Καθηγητής, ΗΜΜΥ (ttheocharides@ucy.ac.cy) VHDL
ΗΥ-225. Verilog HDL. Τα βασικά...
ΗΥ-225 Verilog HDL. Τα βασικά... Βασική Ροή Σχεδίασης Requirements RTL Model Simulate Synthesize Gate-level Model Simulate Test Bench ASIC or FPGA Place & Route Timing Model Simulate ΗΥ-225 Ιάκωβος Μαυροειδής
VHDL για Σχεδιασµό Συνδυαστικών και Ακολουθιακών Ψηφιακών Κυκλωµάτων
VHDL για Σχεδιασµό Συνδυαστικών και Ακολουθιακών Ψηφιακών Κυκλωµάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήµιο Κύπρου Τµήµα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών VHDL (Very high speed integrated
ς Ποιότητα ξιολόγηση Α
Αξιολόγηση Ποιότητας Μέτρα Αξιολόγησης Τα µέτρα αξιολόγησης είναι απαραίτητα κατά την διαδικασία της σύνθεσης. Τα ακριβή µέτρα καθορίζουν την ποιότητα του τελικού κυκλώµατος και εντοπίζουν προβλήµατα.
Σχεδίαση κυκλωμάτων με VHDL: 1o μέρος
Σχεδίαση κυκλωμάτων με VHDL: 1o μέρος Γ. Δημητρακόπουλος Το πρώτο σας κύκλωμα Τα ψηφιακά κυκλώματα είναι μια συλλογή από λογικές πύλες και ακολουθιακά στοιχεία αποθήκευσης (ή συγχρονισμού) όπως τα flip-flops.
Κεφάλαιο 4 ο Σχεδίαση Κυκλωμάτων με χρήση της γλώσσας VHDL
Κεφάλαιο 4 ο Σχεδίαση Κυκλωμάτων με χρήση της γλώσσας VHDL 4.1 Eισαγωγή στη VHDL 4.1.1 Θεωρητικό υπόβαθρο H VHDL είναι μια γλώσσα που χρησιμοποιείται για την περιγραφή και μοντελοποίηση ψηφιακών κυκλωμάτων.
ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωμάτων
ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωμάτων Χειμερινό Εξάμηνο 2017-2018 Verilog: Τα βασικά ΗΥ220 - Βασίλης Παπαευσταθίου & Γιώργος Καλοκαιρινός 1 Η εξέλιξη στη σχεδίαση ψηφιακών κυκλωμάτων Μεγάλη εξέλιξη τα τελευταία
Σχεδίαση Υπολογιστικών
Σχεδίαση Υπολογιστικών Συστημάτων Εισαγωγή Μιχάλης Ψαράκης 1 Εισαγωγή Βιβλιογραφία: Βιβλίο Α: «Ψηφιακή Σχεδίαση Ενσωματωμένα Συστήματα με VHDL», P.J. Ashenden. Εκδόσεις Νέες Τεχνολογίες Βιβλίο Β: «Σχεδιασμός
Σχεδιασμός Ψηφιακών Συστημάτων Χειμερινό Εξάμηνο VHDL (revisited)
ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων Χειμερινό Εξάμηνο 2007 VHDL για Σχεδιασμό Συνδυαστικών Κυκλωμάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών
Εργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος
Εργαστήριο Οργάνωσης Η/Υ Δαδαλιάρης Αντώνιος dadaliaris@uth.gr Συνδυαστικό Κυκλωμα: Το κύκλωμα του οποίου οι έξοδοι εξαρτώνται αποκλειστικά από τις τρέχουσες εισόδους του. Ακολουθιακό Κύκλωμα: Το κύκλωμα
ΗΜΥ 210: Λογικός Σχεδιασµός, Εαρινό Εξάµηνο Ένα συνδυαστικό κύκλωµα µπορεί να περιγραφεί από: Φεβ-05. n-είσοδοι
ΗΜΥ 2: Λογικός Σχεδιασµός, Εαρινό Εξάµηνο 25 Φεβ-5 ΗΜΥ-2: Λογικός Σχεδιασµός Εαρινό Εξάµηνο 25 Κεφάλαιο 3 -i: Σχεδιασµός Συνδυαστικών Κυκλωµάτων Περίληψη Αρχές σχεδιασµού Ιεραρχία σχεδιασµού Σχεδιασµός
ΠΟΛΥΤΕΧΝΕΙΟ ΚΡΗΤΗΣ Τµήµα Ηλεκτρονικής & Μηχανικών Υπολογιστών Εργαστήριο Μικροεπεξεργαστών & Υλικού Πολυτεχνειούπολη Χανίων Τ.Κ.
ΠΟΛΥΤΕΧΝΕΙΟ ΚΡΗΤΗΣ Τµήµα Ηλεκτρονικής & Μηχανικών Υπολογιστών Εργαστήριο Μικροεπεξεργαστών & Υλικού Πολυτεχνειούπολη Χανίων Τ.Κ. 73100 Κρήτη http://www.mhl.tuc.gr/ Τηλ. : 0821-37262 Fax : 0821-37202 ΕΙΣΑΓΩΓΗ
Σύνθεση Data Path. ιασύνδεσης. Μονάδες. Αριθµό Μονάδων. Τύπο Μονάδων. Unit Selection Unit Binding. λειτουργιών σε. Μονάδες. Αντιστοίχιση µεταβλητών &
Data Path Allocation Σύνθεση Data Path Το DataPath είναι ένα netlist που αποτελείται από τρεις τύπους µονάδων: (α) Λειτουργικές Μονάδες, (β) Μονάδες Αποθήκευσης και (γ) Μονάδες ιασύνδεσης Αριθµό Μονάδων
Σχεδίαση κυκλωμάτων σε SystemVerilog: 1o μέρος
Σχεδίαση κυκλωμάτων σε SystemVerilog: 1o μέρος Γιώργος Δημητρακόπουλος Το πρώτο σας κύκλωμα Τα ψηφιακά κυκλώματα είναι μια συλλογή από λογικές πύλες και ακολουθιακά στοιχεία αποθήκευσης (ή συγχρονισμού)
ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωµάτων
ΗΥ220 Εργαστήριο Ψηφιακών Κυκλωµάτων Χειµερινό Εξάµηνο 2007-2008 Verilog: Τα βασικά ΗΥ220 - Βασίλης Παπαευσταθίου 1 Η εξέλιξη στη σχεδίαση ψηφιακών κυκλωµάτων Μεγάλη εξέλιξη τα τελευταία 30 χρόνια Στις
Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II
Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II 3 η Εργαστηριακή Άσκηση Σχεδίαση και Υλοποίηση μίας ALU δύο εισόδων VHDL Εργαστήριο_2 2012-2013 1 Άδειες Χρήσης Το παρόν υλικό διατίθεται με τους όρους της άδειας
Εισαγωγή στη γλώσσα VHDL
(document version 1.2) Ιωάννης Α. Καλόµοιρος Εισαγωγή στη γλώσσα VHDL Τεχνολογικό Εκπαιδευτικό Ίδρυµα Σερρών, Τµήµα Πληροφορικής και Επικοινωνιών, 2012 Το σύγγραµµα αυτό προορίζεται αποκλειστικά για χρήση
6 η Θεµατική Ενότητα : Σχεδίαση Συστηµάτων σε Επίπεδο Καταχωρητή
6 η Θεµατική Ενότητα : Σχεδίαση Συστηµάτων σε Επίπεδο Καταχωρητή Εισαγωγή Η σχεδίαση ενός ψηφιακού συστήµατος ως ακολουθιακή µηχανή είναι εξαιρετικά δύσκολη Τµηµατοποίηση σε υποσυστήµατα µε δοµικές µονάδες:
inputs outputs Σχήμα 3.1: Σχηματική παράσταση της λειτουργίας του testbench
ΑΣΚΗΣΗ 3: Έλεγχος Μονάδων TESTBENCH Ορισμός του testbench Η πρώτη εφαρμογή σχεδίασης κυκλωμάτων στην οποία χρησιμοποήθηκε η VHDL ήταν η προσομοίωση. Η προσομοίωση για να λειτουργήσει απαιτεί, εκτός από
Introduction to IP Cores
Introduction to IP Cores Part 1: Digital Design -- Using IP Cores to Simplify Design Στον κόσµο του ψηφιακού σχεδίου, µπορούµε να χρησιµοποιήσουµε τις γλώσσες περιγραφής υλικού για να περιγράψουµε σύνθετες
Πρόλογος Συμβολή σε ορισμένα σημεία του περιεχομένου είχαν οι διδάκτορες Γ. Οικονομάκος και Ισ. Σίδερης καθώς και οι μεταπτυχιακοί σπουδαστές Ι. Σιφναίος, Ε. Χανιωτάκης και Κ. Ασφής τους οποίους ευχαριστώ
Εισαγωγή στα κυκλώµατα CMOS 2
1 η Θεµατική Ενότητα : Εισαγωγή στα κυκλώµατα CMOS Επιµέλεια διαφανειών:. Μπακάλης Εισαγωγή Τεχνολογία CMOS = Complementary Metal Oxide Semiconductor Συµπληρωµατικού Ηµιαγωγού Μετάλλου Οξειδίου Αποτελείται
FORTRAN και Αντικειμενοστραφής Προγραμματισμός
FORTRAN και Αντικειμενοστραφής Προγραμματισμός Παραδόσεις Μαθήματος 2016 Δρ Γ Παπαλάμπρου Επίκουρος Καθηγητής ΕΜΠ georgepapalambrou@lmentuagr Εργαστήριο Ναυτικής Μηχανολογίας (Κτίριο Λ) Σχολή Ναυπηγών
Π. Σταθοπούλου ή Οµάδα Α (Φοιτητές µε µονό αριθµό Μητρώου ) ιδασκαλία : Παρασκευή 11πµ-13µµ ΗΛ7
Π. Σταθοπούλου pstath@ece.upatras.gr ή pstath@upatras.gr Οµάδα Α (Φοιτητές µε µονό αριθµό Μητρώου ) ιδασκαλία : Παρασκευή 11πµ-13µµ ΗΛ7 Φροντιστήριο : ευτέρα 11πµ-12πµ ΗΛ4 Προηγούµενη ιάλεξη Προτάσεις,
ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα. Σχεδίαση Ψηφιακών Συστημάτων. Ενότητα: ΚΑΤΑΧΩΡΗΤΕΣ - ΑΠΑΡΙΘΜΗΤΕΣ
ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα ᄃ Σχεδίαση Ψηφιακών Συστημάτων Ενότητα: ΚΑΤΑΧΩΡΗΤΕΣ - ΑΠΑΡΙΘΜΗΤΕΣ Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών
Τυπικζσ Γλϊςςεσ Περιγραφισ Υλικοφ Διάλεξθ 4
Τμήμα Μησανικών Πληποφοπικήρ, Τ.Ε.Ι. Ηπείπος Ακαδημαϊκό Έτορ 2016-2017, 6 ο Εξάμηνο Τυπικζσ Γλϊςςεσ Περιγραφισ Υλικοφ Διάλεξθ 4 Διδάςκων Τςιακμάκθσ Κυριάκοσ, Phd MSc in Electronic Physics (Radioelectrology)
Σχεδίαση Ψηφιακών Συστημάτων
ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Σχεδίαση Ψηφιακών Συστημάτων Ενότητα 6: Σύγχρονα Ακολουθιακά Κυκλώματα Κυριάκης Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών
και η µονάδα ελέγχου (control) O επεξεργαστής: Η δίοδος δεδοµένων (datapath) Εντολές διακλάδωσης (branch beq, bne) I Type Σχεδίαση datapath
O επεξεργαστής: Η δίοδος δεδοµένων (path) και η µονάδα ελέγχου (control) Σχεδίαση path 4 κατηγορίες εντολών: Αριθµητικές-λογικές εντολές (add, sub, slt κλπ) R Type Εντολές αναφοράς στη µνήµη (lw, sw) I
O επεξεργαστής: Η δίοδος δεδομένων (datapath) και η μονάδα ελέγχου (control)
O επεξεργαστής: Η δίοδος δεδομένων (datapath) και η μονάδα ελέγχου (control) 4 κατηγορίες εντολών: Σχεδίαση datapath Αριθμητικές-λογικές εντολές (add, sub, slt κλπ) R Type Εντολές αναφοράς στη μνήμη (lw,
ΠΛΕ- 027 Μικροεπεξεργαστές 5ο μάθημα: Αρχιτεκτονική πυρήνα: υλοποίηση ενός κύκλου
ΠΛΕ- 27 Μικροεπεξεργαστές 5ο μάθημα: Αρχιτεκτονική πυρήνα: υλοποίηση ενός κύκλου Αρης Ευθυμίου Δομή σύγχρονων υπολογιστών Κώδικας μηχανής Αρχιτεκτονικό συνόλο εντολών (InstrucDon Set Architecture ISA)
ιαφάνειες παρουσίασης #3
ΠΡΟΓΡΑΜΜΑΤΙΣΜΟΣ ΗΛΕΚΤΡΟΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ http://www.corelab.ece.ntua.gr/courses/programming/ ιδάσκοντες: Στάθης Ζάχος (zachos@cs.ntua.gr) Νίκος Παπασπύρου (nickie@softlab.ntua.gr) ιαφάνειες παρουσίασης
ΚΕΦΑΛΑΙΟ Συνδυαστικά Κυκλώµατα. 3.2 Σχεδιασµός Συνδυαστικής Λογικής 3.3 ιαδικασία Ανάλυσης 3.4 ιαδικασία Σχεδιασµού.
Περιεχόµενα ΚΕΦΑΛΑΙΟ 3 Συνδυαστικά Κυκλώµατα 3.1 Συνδυαστικά Κυκλώµατα 3.2 Σχεδιασµός Συνδυαστικής Λογικής 3.3 ιαδικασία Ανάλυσης 3.4 ιαδικασία Σχεδιασµού 1 2 3.1 Συνδυαστικά Κυκλώµατα Έξοδος οποιαδήποτε
ΗΥ-150. Προγραμματισμός
ΗΥ-150 Εντολές Ελέγχου Ροής Σειριακή εκτέλεση εντολών Όλα τα προγράμματα «γράφονται» χρησιμοποιώντας 3 είδη εντολών: Σειριακές εντολές (sequential built in C) Εντολές απόφασης (if, if/else, switch) Περιλαμβάνει