HMY 306 Εργαστήριο Σχεδίασης Ηλεκτρονικών Κυκλωμάτων Διδάσκων: Ιούλιος Γεωργίου Βοηθός Διδασκαλίας: Γιώργος Βαρνάβα - Λούκας Πέτρου ΒΟΗΘΗΤΙΚΕΣ ΟΔΗΓΙΕΣ ΓΙΑ ΤΟ ΕΡΓΑΣΤΗΡΙΟ ΤΟΥ CADENCE (LAB 4-6) Οδηγίες: Φυλάξετε όλα τα αποτελέσματα που θα προκύψουν από τις προσομοιώσεις (π.χ. γραφικές παραστάσεις) σε εικόνες ή σημειωματάριο και καταγράψτε τα συμπεράσματα σας, που θα σας βοηθήσουν στην καλύτερη κατανόηση του εργαστηρίου. Cadence Schematic Shortcuts Esc: Ακυρώνει την τελευταία εντολή. Ctrl + d: Ακύρωση τελευταίας επιλογής αντικειμένου. u: undo shift + x: Check and save q: properties (προεπιλεγμένο στοιχείο) I: Insert Instance w: wire p: insert pin m: move c: copy s: stretch z: zoom f: zoom to fit shift + z: zoom out 1
Shift + Drag object: Copy object Ctrl + Drag object: Move object without nets Ctrl + Scroll: Zoom in/out Πρόσβαση στο Περιβάλλον Linux μέσω Virtual Machine Windows Start Menu Ανοίξτε το VMware Workstation Player Επιλέξτε Cadence 6 Επιλέξτε Play Virtual Machine Όταν το CentOS φορτώσει, εισάγετε το όνομα χρήστη και τον κωδικό σας για να αποκτήσετε πρόσβαση. Μεγεθύνετε το χώρο εργασίας. Με το πέρας του εργαστηρίου πρέπει να κλείνετε ορθά το Virtual Machine με τον εξής τρόπο: 1. Κλείνουμε το παράθυρο Virtuoso Ok (κλείνουν όλα τα υπόλοιπα παράθυρα του Cadence) 2. System Log Out Log Out 3. Shut Down Shut Down 4. Start menu Log off Προετοιμασία περιβάλλοντος εργασίας για την εκκίνηση του CADENCE 1. Desktop Δεξί κλικ Open Terminal Για την δημιουργία καινούργιου φακέλου εργασίας για τις ανάγκες των εργαστηρίων 4-6 και την εκκίνηση του CADENCE, ανοίγουμε ένα Terminal και γράφουμε στο παράθυρο Terminal τα εξής: pwd Enter (αν το path που εμφανίζεται είναι /u/ece/username τότε συνεχίστε με την επόμενη εντολή) cd cadence Enter (Είσοδος στο directory cadence) mkdir LAB_4-6 Enter cd LAB_4-6 Enter cadence Enter (αρχικοποίηση) cadence t018 Enter (επιλογή τεχνολογίας χυτηρίου) cadence Enter (εκκίνηση Cadence) 2
Για επανεκκίνηση του Cadence στον ίδιο φάκελο εργασίας (δεν χρειάζεται αρχικοποίηση και επιλογή χυτηρίου): cd cadence Enter cd LAB_4-6 Enter cadence Enter (εκκίνηση Cadence) Δημιουργία σχηματικού Common Source Amplifier 1. Δημιουργούμε καινούρια βιβλιοθήκη εργασία με το όνομα mylib. I. Στο παράθυρο Attach Library to Technology Library επιλέξτε tsmc18. II. Πατήστε OK. 2. Στην mylib δημιουργούμε καινούργιο cell με το όνομα common_source. 3. Στο καινούριο cell θα σχεδιάσουμε το σχηματικό ενός Common Source Single Stage Amplifier. Σχεδιάζουμε το σχηματικό, όπως φαίνεται στην εικόνα 1. I. Θα βρείτε το τρανζίστορ M0 όπως πιο κάτω: i. Library: tsmc18 ii. Category: Mosfet->Mosfet_4T iii. Cell: nmos3v iv. View: symbol 4. Στην πηγή V0 (Vdc) ορίζουμε την DC τάση ως VDS. Στην πηγή V1 (Vsin) ορίζουμε μόνο την DC τάση ως VGS. Τα υπόλοιπα πεδία τα αφήνουμε κενά. Ορίζουμε τo πλάτος (W) του τρανζίστορ Μ0 στα 9μm και το μήκος (L) στο 1μm. 3
Εικόνα 1 5. Ανοίγουμε το ADE L για να προσομοιώσουμε το κύκλωμα. Στο design variables ορίζουμε το VDS=3V και το VGS=1.5V. Εκτελούμε DC ανάλυση χωρίς variables. 6. Το τρανζίστορ Μ0 βρίσκεται σε κορεσμό ή όχι? Εξηγήστε. 7. Επιλέγουμε DC Analysis. Ορίζουμε ως design variable μόνο το VDS. Επιλέγουμε το ρεύμα στο Drain για την αποτύπωση της γραφικής παράστασης. Μετά την προσομοίωση έχουμε την γραφική παράσταση Id Vs Vds. Μέσω της γραφικής αυτής υπολογίστε το Rout στην περιοχή κορεσμού: Rout = ro =... (Σημείωση: Μέσα από το Calculator μπορείτε να χρησιμοποιήσετε τη συνάρτηση deriv. Φυλάξετε τη γραφική αυτή) 8. Στη συνέχεια ορίζουμε ως design variable μόνο το VGS. Επιλέγουμε το ρεύμα στο Drain για την αποτύπωση της γραφικής παράστασης. Μετά την προσομοίωση έχουμε την γραφική παράσταση Id Vs Vgs. Μέσω της γραφικής αυτής υπολογίστε το gm=. 9. Στο σχηματικό της εικόνας 1 προσθέτουμε μία αντίσταση φορτίου την rphpoly από την βιβλιοθήκη tsmc18 όπως φαίνεται στην εικόνα 2. Ορίζουμε την αντίσταση της στα 3ΚΩ. 4
I. Στο παράθυρο επιλογών της rphpoly, για να αποκτήσετε πρόσβαση στο Total resistance(ohms) θα πρέπει πρώτα να αλλάξετε το «Res_update_method από I_&_w σε Res_&_w. II. Αν η τιμή της αντίστασης δεν είναι ακριβώς 3Κ Ohms αλλά έχει μικρή απόκλιση μην το λάβετε υπόψη (η αντίσταση υπολογίζεται από τις διαστάσεις width και length). Μετονομάζουμε το VDS τηs πηγήs V0 σε Vbias. Εικόνα 2 10. Για να προσθέσουμε pin εξόδου μεταξύ αντίστασης και τρανζίστορ επιλέγουμε: create pin και εμφανίζεται το παράθυρο της εικόνας 3. Ονομάστε το out και στο πεδίο Direction επιλέξτε output. 5
Εικόνα 3 11. Ανοίγουμε το ADE L για να προσομοιώσουμε το κύκλωμα. Στο design variables ορίζουμε το Vbias=3V και το VGS=1.5V. Εκτελούμε DC ανάλυση χωρίς variables. Το τρανζίστορ ΜΝ0 βρίσκεται σε κορεσμό ή όχι? Εξηγήστε. Υπολογίστε την συνολική αντίσταση εξόδου Rout: Rout = RD // ro =. 12. Εξάγεται το κέρδος της συνδεσμολογίας που φαίνεται στην εικόνα 2, με εξισώσεις χρησιμοποιώντας DC Analysis και με Transient Analysis. Συγκρίνεται τα αποτελέσματα που βρήκατε με τις δύο διαφορετικές μεθόδους. 6
AC Analysis - Ανάλυση μικρού σήματος στο πεδίο συχνοτήτων. 1. Για την πραγματοποίηση AC Analysis, αρχικά τροποποιούμε την πηγή Vsin όπως φαίνεται στην εικόνα 4. 2. Αλλάζουμε το μέγεθος του τρανζίστορ σε W= 80 μm και L = 2μm και την αντίσταση σε 2.5ΚΩ. 3. Στο ADE L στο design variables ορίζουμε το VGS=1V. Εικόνα 4 4. Επιλέγουμε: Analysis à Choose à AC και συμπληρώνουμε την φόρμα όπως στην εικόνα 5. Σε αυτή την περίπτωση ορίσαμε ως μεταβλητή την συχνότητα του σήματος εισόδου για εύρος συχνοτήτων από 10ΗΖ μέχρι 20GHz. 7
Εικόνα 5 5. Έπειτα για την δημιουργία της γραφικής Av Vs Frequency δεν έχουμε παρά να ορίσουμε ως έξοδο τον κλάδο της Vout. Γιατί; (Virtuoso Analog Design Enviroment àoutputs àto be plotted à Select on schematic). 6. Για αποτύπωση διαφόρων γραφικών παραστάσεων εκτελούμε: Results à Direct Plot à Main Form. Στο παράθυρο Direct Plot Form συμπληρώνουμε όπως φαίνεται στην εικόνα 6. Χωρίς να κλείσουμε το παράθυρο Direct Plot Form επιλέγουμε τον κλάδο της εξόδου για την αποτύπωση της γραφικής του κέρδους σε db20. 8
Εικόνα 6 7. Στην ίδια γραφική παράσταση αποτυπώστε την φάση (Phase) ακολουθώντας την ίδια διαδικασία. 8. Από τις γραφικές παραστάσεις βρείτε τα πιο κάτω χαρακτηριστικά: Κέρδος(dB20) = Συχνότητα Αποκοπής =. Εύρος Ζώνης =. (Σημείωση: Από το Calculator μπορείτε να χρησιμοποιήσετε και τις συναρτήσεις db20 και bandwidth) 9
Δημιουργία Common Source με πηγή ρεύματος για φορτίο Δημιουργία Συμβόλου - Προσομοίωση 1. Δημιουργούμε το σχηματικό του Common Source με πηγή ρεύματος για φορτίο και το ονομάζουμε CS_current_source_load, όπως φαίνεται στην εικόνα 7. (Wp/Lp = 7μm/500nm και Wn/Ln = 5μm/500nm) Εικόνα 7 2. Για την δημιουργία του συμβόλου του πιο πάνω σχηματικού, ακολουθούμε την πιο κάτω διαδικασία από το Virtuoso Analog Design Environment: I. Create à Cellview à From Cellview και θα εμφανιστεί το παράθυρο της εικόνας 8. Επιλέγουμε ΟΚ για να συνεχίσουμε. Στη συνέχεια εμφανίζεται το παράθυρο της εικόνας 9 στο οποίο μπορούμε να επιλέξουμε την διάταξη των pins του σχηματικού που θα εμφανιστούν στο σύμβολο. Επιλέγουμε τις εισόδους να 10
εμφανίζονται στα αριστερά και τις εξόδους στα δεξιά του συμβόλου. Επιλέγουμε ΟΚ και εμφανίζεται το σύμβολο της σχεδίασης μας. Εικόνα 8 Εικόνα 9 II. Μπορούμε να αλλάξουμε το σχήμα/εμφάνιση του συμβόλου χρησιμοποιώντας: Create à Shape. Το τελικό σχέδιο (πράσινο χρώμα) του συμβόλου πρέπει απαραιτήτως να βρίσκεται εντός του περιγράμματος (κόκκινο χρώμα). Αν χρειαζόμαστε περισσότερο χώρο μπορούμε να μεγαλώσουμε το περίγραμμα: Edit à Stretch à επιλέγουμε την πλευρά του διαγράμματος που θέλουμε να μεγαλώσουμε. III. Εκτελούμε Check and Save και κλείνουμε το παράθυρο του συμβόλου. 3. Στη συνέχεια δημιουργούμε ένα καινούργιο σχηματικό και το ονομάζουμε CS_current_source_load_sim, όπως φαίνεται στην εικόνα 10. 11
Εικόνα 10 4. Στο καινούργιο σχηματικό που δημιουργήσαμε, θα πρέπει να εισάγουμε το σύμβολο του CS_current_source_load από την mylib και τις απαραίτητες πηγές. Χρησιμοποιήστε το Create à Instance για την εισαγωγή τόσο του CS_current_source_load όσο και των πηγών. Η τελική μορφή του σχηματικού φαίνεται στην εικόνα 11. Vbias (Vdc) : DC Voltage = 3V Vb (Vdc) : DC Voltage = 2V Vgs (Vsin) : DC Voltage = 1V AC Magnitude = 1V Frequency = 1k Hz 12
Εικόνα 11 5. Εκτελέστε τις προσομοιώσεις που χρειάζονται για να υπολογίσετε και να αποτυπώσετε το κέρδος σε dβ20, καθώς και την φάση (Phase) στην ίδια γραφική παράσταση. 6. Υπολογίστε τα πιο κάτω χαρακτηριστικά: Κέρδος(dB20) = Συχνότητα Αποκοπής =. Εύρος Ζώνης =. 7. Βρείτε το βέλτιστο κέρδος αλλάζοντας τα W/L και τις τάσεις πόλωσης των τρανζίστορ και παρουσιάστε το τελικό κέρδος, όπως και την γραφική παράσταση. (Parametric Analyses) 8. Βρείτε το βέλτιστο εύρος ζώνης αλλάζοντας τα W/L και τις τάσεις πόλωσης των τρανζίστορ και παρουσιάστε το τελικό εύρος ζώνης, όπως και την γραφική παράσταση. 13
Δημιουργία Φυσικού Σχεδίου του Common Source με πηγή ρεύματος για φορτίο Μετά την προσομοίωση του κυκλώματος που δημιουργήσαμε στο σχηματικό, θέλουμε να δημιουργήσουμε μία ακριβές αναπαράσταση του σε φυσικό σχέδιο που μπορεί να χρησιμοποιηθεί για τις ανάγκες της χύτευσης από τον κατασκευαστή ημιαγωγών (στην προκειμένη αυτός είναι η TSMC). Στην ουσία, το φυσικό σχέδιο είναι οι διάφορες μάσκες που θα χρησιμοποιηθούν στα διάφορα στάδια της χύτευσης. Cadence Layout Shortcuts Esc Ctrl + d i Shift + f Ctrl + f q m c s z p r k o Shift + o e l f u Del : Ακυρώνει την τελευταία εντολή. : Ακύρωση τελευταίας επιλογής αντικειμένου. : Create Instance : in hierarchical layout show all layers as if flat : hide all hierarchy and show only outline of instances : edit properties : move : copy : stretch : zoom : create path : create rectangle : create ruler : create VIA : rotate : display options : label : fit to design : undo : delete 14
1. Επαναφέρετε το CS_current_source_load σχηματικό στην αρχική του μορφή όπως φαίνεται στην εικόνα 7 (Wp/Lp = 7μm/500nm και Wn/Ln = 5μm/500nm). 2. Από το Library Manager έχοντας επιλεγμένο το cell CS_current_source_load του οποίου θέλω να δημιουργήσω το φυσικό σχέδιο (Layout) ακολουθούμε την παρακάτω διαδικασία: I. File à New à CellView à Στο πεδίο type επιλέγουμε layout και στο πεδίο Open with επιλέγουμε Layout XL όπως φαίνεται στην εικόνα 12 à ΟΚ. Εικόνα 12 II. Ανοίγει το Virtuoso Schematic Editor και το Virtuoso Layout Suite. Στο Virtuoso Layout Suite μπορούμε να σχεδιάσουμε το φυσικό σχέδιο του κυκλώματος μας. Τα διάφορα στρώματα που εμφανίζονται στα αριστερά (βλέπε εικόνα 13) είναι: METAL1 Metal 1 Layer Αγώγιμο METAL2 Metal 2 Layer Αγώγιμο METAL3 Metal 3 Layer Αγώγιμο DIFF Diffusion Layer Ημιαγώγιμο, μορφοποίηση τρανζίστορ NDIFF n+ Implant Layer Αλλαγή ιδιοτήτων του DIFF PDIFF p+ Implant Layer Αλλαγή ιδιοτήτων του DIFF POLY1 Poly 1 Layer Αγώγιμο Υλοποίηση Πύλης 15
POLY2 Poly 2 Layer Μορφοποίηση πυκνωτή με POLY1 NWELL n - tub Layer N Well CONT Contact Layer Άνοιγμα μεταξύ METAL1 και DIFF ή POLY Οι διάφορες VIAS που είναι διαθέσιμες στο process της TSMC 0.18 είναι: M1_DIFF M1_POLY1 M2_M1 M3_M2 M4_M3 M5_M4 M6_M5 σύνδεση μεταξύ diffusion και Μetal1 σύνδεση μεταξύ poly1 και metal1 σύνδεση μεταξύ metal1 και metal2 σύνδεση μεταξύ metal2 και metal3 σύνδεση μεταξύ metal3 και metal4 σύνδεση μεταξύ metal4 και metal5 σύνδεση μεταξύ metal5 και metal6 Εικόνα 13 16
3. Options à Display I. Display Controls: i. Check Pin Names and Dot Pins ii. Display Levels: Start = 0 and Stop = 32 II. Grid Controls: i. X Snap Spacing = 0.005 and Y Snap Spacing = 0.005 4. Create à Instance à Συμπληρώνουμε της φόρμα όπως φαίνεται στα αριστερά της εικόνας 14 (α και β) και τοποθετούμε το τρανζίστορ στην επιφάνεια του Virtuoso Layout Suite. Εικόνα 14 (α) 17
Εικόνα 14 (β) Τα χαρακτηριστικά των στοιχείων πρέπει να είναι πανομοιότυπα με αυτά του σχηματικού! Επιπλέον στην ίδια φόρμα βρίσκουμε και επιλέγουμε το πεδίο bodytie_typel = Integred. Στο πεδίο Number of Fingers βάζουμε 2 οπότε σπάει το width του τρανζίστορ σε 2 ισομερές κομμάτια: W/#Gates = 7μm/2 = 3.5μm. Αυτό φαίνεται στην εικόνα 15 όπου παρουσιάζεται το ίδιο τρανζίστορ με συνολικό W=7μm. Η μόνη διαφορά είναι ότι το πάνω στοιχείο έχει μία πύλη και το κάτω στοιχείο έχει 2 πύλες. Το κάτω στοιχείο έχει καλύτερη συμπεριφορά όσον αφορά τα παρασιτικά και επίσης είναι πιο συμπαγές ως προς τη διάταξη του. 18
Εικόνα 15 5. Στη συνέχεια εισάγεται και το nmos τρανζίστορ συμπληρώνοντας την φόρμα όπως φαίνεται στα αριστερά της εικόνας 16. Επιπλέον στην ίδια φόρμα βρίσκουμε και επιλέγουμε το πεδίο bodytie_typel = Integred. Μετά την εισαγωγή των pmos και nmos στοιχείων θα έχετε τα φυσικά σχέδια και των δύο, όπως φαίνεται στα δεξιά της εικόνας 16. Βεβαιωθείτε ότι τα φυσικά σχέδια (orientation) έχουν τοποθετηθεί σωστά με βάση το σχηματικό. Το nmos υλοποιήθηκε με μία πύλη αφού το πλάτος του ήταν μικρό, ενώ το pmos που είχε μεγάλο πλάτος το σπάσαμε σε δύο κομμάτια, οπότε έχει δύο ισοδύναμες πύλες. 19
Εικόνα 16 Στις εικόνες 17 και 18 αναλύονται τα στρώματα που χρειάζονται για το φυσικό σχέδιο των pmos και nmos στοιχείων αντίστοιχα. Η μία μέθοδος για την υλοποίηση τους είναι να τα πάρουμε έτοιμα από την βιβλιοθήκη και η άλλη μέθοδος είναι να τα υλοποιήσουμε χρησιμοποιώντας ένα προς ένα τα κατάλληλα στρώματα από το μενού των Layers που βρίσκεται στα αριστερά του Virtuoso Layout Suite. Στην προκειμένη (βήμα 4) τα πήραμε έτοιμα. Εικόνα 17: Στοιχείο PMOS 20
Εικόνα 18: Στοιχείο ΝMOS 6. DRC (Design Rules Check). Η διάταξη των μασκών στο σχέδιο, όπως τα μεγέθη, η επικάλυψη, οι αποστάσεις, κ.α., διέπονται από κανόνες του οποίους καθορίζει η εκάστοτε τεχνολογία (στην προκειμένη η TSMC). Συνίσταται όπως κατά την υλοποίηση του φυσικού σχεδίου κάνουμε τακτικούς ελέγχους για επιβεβαίωση της τήρησης των κανόνων αυτών. Ο έλεγχος γίνεται με το DRC (Design Rules Check) ως εξής: Assura à Run DRC ή Verify à DRC Στο πεδίο Technology επιλέξτε tsmc18 όπως φαίνεται στην εικόνα 19 και μετά επιλέξτε ΟΚ για να ξεκινήσει ο έλεγχος. Αν στο τέλος της διαδικασίας δεν υπάρχουν λάθη No DRC errors found τότε συνεχίζουμε, αλλιώς διορθώνουμε τα λάθη που εμφανίζονται πριν τη συνέχεια. Διαβάζουμε προσεκτικά τα λάθη που πιθανό να εμφανιστούν για να κατανοήσουμε ποιος κανόνας παραβιάζεται πριν ξεκινήσουμε τη διόρθωση! Για την μέτρηση και διόρθωση των αποστάσεων μεταξύ των στρωμάτων θα μας βοηθήσει το εργαλείο χάρακα. Tools à Create ruler (K). Σημείωση: Στην περίπτωση μας μπορούμε να αγνοήσουμε όλα τα area coverage και density errors. Οποιοδήποτε άλλο error προκύψει θα πρέπει να διορθωθεί πριν προχωρήσουμε. 21
Εικόνα 19 7. Για την διασύνδεση των στοιχείων μεταξύ τους επιλέγουμε. Create à Shape à Rectangle (R). 8. Όλες οι είσοδοι και έξοδοι πρέπει να καταλήγουν σε METAL1. Οι πύλες που είναι σε POLY1 μπορούν να μετατραπούν σε ΜΕΤAL1 χρησιμοποιώντας VIAS: Create à VIA (O). Αφού θέλουμε να πάμε από POLY1 σε METAL1 τότε χρησιμοποιούμε την M1_POLY1, όπως φαίνεται στην εικόνα 20. Στις γραμμές και στήλες (Rows and Columns) βάζουμε αριθμό μεγαλύτερο του ένα για να μειώσουμε την αντίσταση μεταξύ των στρωμάτων που συνδέουμε. 22
Εικόνα 20 9. Για την τοποθέτηση των pins χρησιμοποιούμε το Update Components and Nets που βρίσκεται στο κάτω μέρος του Virtuoso Layout Suite XL (εικόνα 21) και εμφανίζεται το παράθυρο της εικόνας 22. Εικόνα 21 23
Στο πεδίο Update, υποπεδίο Generate επιλέγουμε μόνο το I/O Pins όπως φαίνεται στην εικόνα 22 (α). Επιλέγουμε το πεδίο Ι/Ο Pins και συμπληρώνουμε τη φόρμα όπως φαίνεται στην εικόνα 22 (β). Στο υποπεδίο Pin Label, επιλέγουμε Create Label As και Label. Επιλέγοντας το Options εμφανίζεται η φόρμα στο δεξί μέρος της εικόνας 22 (β). Επιλέγουμε το Layer Name να είναι TEXT και το Layer Purpose σε pin, για να συμβαδίζει με το αντίστοιχο στρώμα που θα τοποθετηθεί το Pin. Επίσης, στο Layer Name επιλέγουμε Same As Pin αφότου επιλέξουμε TEXT. Αν εφαρμοστεί λάθος στρώμα τότε δεν θα υπάρχει ηλεκτρική επαφή μεταξύ Pin και του αντίστοιχου κλάδου. Επιλέγουμε ΟΚ και εμφανίζονται όλα τα pins σε ένα σημείο του Layout. Χρησιμοποιώντας την εντολή move τα μετακινούμε στο σωστό σημείο σε σχέση με το σχηματικό, όπως φαίνεται στην εικόνα 23. (Σημείωση: Μετακινήστε το τετράγωνο στο κέντρο του label και όχι το label. Επιλέγοντας το label θα πρέπει ο σταυρός να βρίσκεται εντός του τετραγώνου. Το τετράγωνο θα πρέπει να τοποθετηθεί ολόκληρο μέσα στην αντίστοιχη περιοχή) (α) 24
(β) Εικόνα 22 10. Αφού υλοποιήσουμε το φυσικό σχέδιο, όπως φαίνεται στην εικόνα 23 τότε χρησιμοποιούμε έλεγχο για παραβίαση των κανόνων της τεχνολογίας με το DRC. Όταν δεν υπάρχουν λάθη (εκτός από coverage και density errors)τότε προχωράμε στο επόμενο βήμα. 25
Εικόνα 23 11. LVS (Layout Versus Schematic): Στο στάδιο αυτό θα τρέξουμε ένα προσομοιωτή που θα συγκρίνει το σχηματικό με το φυσικό σχέδιο για να αποφασίσει αν και τα δύο αναπαριστούν το ίδιο πράγμα. Αν έχουν διαφορές τότε θα τις βρει και εμείς θα πρέπει να τις διορθώσουμε. Αυτό το βήμα εξασφαλίζει ότι οι μάσκες που σχεδιάσαμε για κατασκευή του ολοκληρωμένου κυκλώματος είναι όσο το δυνατό πιο κοντά στο κύκλωμα που προσομοιώσαμε στο σχηματικό. Έτσι το ολοκληρωμένο που θα κατασκευαστεί θα έχει παρόμοια συμπεριφορά με αυτήν που προσομοιώσαμε στο σχηματικό. Όποιες διαφορές υπάρξουν στο ολοκληρωμένο που κατασκευάστηκε θα οφείλονται σε ατέλειες συνταιριάσματος (mismatch variations) καθώς και παρεκκλίσεις της διαδικασίας χύτευσης (process variations) των ημιαγωγών. 12. Assura à Run LVS à εμφανίζεται η φόρμα της εικόνας 24. Από το πεδίο technology επιλέγουμε tsmc18 και πατούμε ΟΚ. 26
Εικόνα 24 13. Εάν με το πέρας του LVS εμφανιστεί το μήνυμα Schematic and Layout Match όπως φαίνεται στην εικόνα 25, τότε έχουμε τελειώσει και δεν υπάρχει κάποιο σφάλμα. 27
Εικόνα 25 14. Εάν υπάρχει σφάλμα τότε θα εμφανιστεί το μήνυμα της εικόνα 26. Πατώντας οκ εμφανίζεται το εργαλείο βοήθειας για σφάλματα της εικόνας 27. Εικόνα 26 28
Επιλέγοντας Open Tool μπορούμε να επιλέξουμε ένα προς ένα ανεξάρτητα τα σφάλματα και να μεγεθύνουμε αυτόματα με το εργαλείο πάνω τους (είτε στο σχηματικό είτε στο φυσικό σχέδιο) ούτως ώστε να τα διορθώσουμε. Πρέπει απαραιτήτως να εμφανιστεί το μήνυμα της εικόνας 25 για να τελειώσουμε επιτυχώς. Εικόνα 27 29