Chapter 7 Registers and Register Transfers

Transcript

1 Logic ad Computer Desig Fudametals Chapter 7 Registers ad Register Trasfers Part 2 Couters, Register Cells, Buses, & Serial Operatios Charles Kime & Thomas Kamiski 2004 Pearso Educatio, Ic Terms of Use (Hyperliks are active i View Show mode)

2 Περίληψη Μέρος 1 Καταχωρητές, Μικρολειτουργίες, Υλοποιήσεις Καταχωρητές και ενεργή φόρτωση Μεταφορά δεδομένων στους καταχωρητές Μικρολειτουργίες αριθμητικές, λογικές, ολίσθησης Μικρολειτουργίες σε ένα μόνο καταχωρητή Μεταφορά βασισμένη σε πολυπλέκτες (Multiplexer-based trasfers) Καταχωρητές ολίσθησης (Shift registers) Μέρος 2 Μετρητές, Κελλιά καταχωρητών, δίαυλοι, σειριακές λειτουργίες Μικρολειτουργίες σε ένα μόνο καταχωρητή Μετρητές Σχεδίαση κελλιών για καταχωρητές Πολυπλέκτες και μεταφορές βασισμένες σε διαύλους για πολλαπλούς καταχωρητές Σειριακές ολισθήσεις και μικρολειτουργίες Chapter 7 - Part 2 2

3 Σχεδιασμός κελλιών καταχωρητών (Register Cell Desig) Υποθέστε ότι ο καταχωρητής αποτελείται από πανομοιότυπα κελιά Η σχεδίαση του καταχωρητή μπορεί να προσεγγιστεί ως ακολούθως: Σχεδιάστε αντιπροσωπευτικό κελί για τον μετρητή Ενώστε τα αντίγραφα του κελιού μαζί, για να σχηματιστεί ο μετρητής Εφαρμόστε κατάλληλα boudary coditios στα κελιά που πρέπει να διαφέρουν Σχεδιασμός κελιών καταχωρητών (Register cell desig) είναι το πρώτο βήμα της πιο πάνω διαδικασίας Chapter 7 - Part 2 3

4 Προδιαγραφές κελιών καταχωρητών (Register Cell Specificatios) Ένας καταχωρητής Δεδομένα εισόδου στον καταχωρητή Συνδυασμοί ελέγχου για είσοδο στον καταχωρητή Παράδειγμα 1: Not ecoded Cotrol iputs:, Shift, Add At most, oe of, Shift, Add is 1 for ay clock cycle (0,0,0), (1,0,0), (0,1,0), (0,0,1) Παράδειγμα 2: Ecoded Cotrol iputs: S1, S0 All possible biary combiatios o S1, S0 (0,0), (0,1), (1,0), (1,1) Chapter 7 - Part 2 4

5 Προδιαγραφές κελιών καταχωρητών (Register Cell Specificatios) Ένα σύνολο απο συναρτήσεις για τον καταχωρητή (καθορίζονται και σαν register trasfers) Παράδειγμα: : A B Shift: A sr B Add: A A + B Καθορισμός hold state Παράδειγμα: Cotrol iputs:, Shift, Add If all cotrol iputs are 0, hold the curret register state Chapter 7 - Part 2 5

6 Πολυπλέκτες (Multiplexer Approach) Χρήση ενός -iput πολυπλέκτη που έχει ποικιλία από trasfer sources και fuctios K 0 K 2 1 Dedicated logic 0 4 Ecoder Dedicated logic k2 1 Registers or shared logic S m S 0 MUX k2 1 k R0 Chapter 7 - Part 2 6

7 Πολυπλέκτες (Multiplexer Approach) eable by OR of cotrol sigals K 0, K 1, K -1 - assumes o load for 00 0 Χρήση: Ecoder + Multiplexer (show) or x 2 AND-OR γιαναεπιλέξετεsources και/ή trasfer fuctios Dedicated logic 0 Dedicated logic k2 1 Registers or shared logic K 0 K 2 1 Ecoder 0 S m S 0 MUX k2 1 k R0 Chapter 7 - Part 2 7

8 Παράδειγμα 1: σχεδιασμός κελλιών καταχωρητή Προδιαγραφές καταχωρητή A (m-bits) : Data iput: B Cotrol iputs (CX, CY) Cotrol iput combiatios (0,0), (0,1) (1,0) Register trasfers: CX: A B v A CY :A B + A Hold state: (0,0) Chapter 7 - Part 2 8

9 Παράδειγμα 1: σχεδιασμός κελλιών καταχωρητή Cotrol = CX + CY Αφού όλοι οι συνδιασμοί ελέγχου εμφανίζονται σαν ecoded (0,0), (0,1), (1,0) μπορούμε να χρησιμοποιήσουμε πολυπλέκτη χωρίς ecoder: S1 = CX S0 = CY D0 = A i Hold A D1 = A i B i + A i CY = 1 D2 = A i B i v A i CX = 1 Προσέξτε ότι το decoder μέρος του 3-iput πολυπλέκτη μπορεί να μοιραστεί ανάμεσα στα bits αν το επιθυμούμε Chapter 7 - Part 2 9

10 Sequetial Circuit Desig Approach Εντοπίζω ένα διάγραμμα καταστάσεων ή πίνακα καταστάσεων Προσέξτε ότι υπάρχουν μόνο δυο καταστάσεις με το state assigmet να ισούται με την τιμή εξόδου του κελλιού του καταχωρητή Χρησιμοποιήστε την διαδικασία σχεδιασμού του κεφαλαίου 6 γιαναολοκληρώσετετοσχεδιασμό κελλιού Για βελτιστοποιήσεις: Χρήση K-maps για 4 μέχρι 6 μεταβλητές Αλλιώς, χρήση computer-aided ή maual optimizatio Chapter 7 - Part 2 10

11 Παράδειγμα 1 State Table: A i 0 Hold Ai v Bi Ai + Bi CX = 0 CX = 1 CX = 1 CY = 1 CY = 0 B i = 0 B i = 1 B i = Τέσσεριςμεταβλητέςδίνουνέναμε16 εισαγωγές Χρησιμοποιώντας: Συνδιασμούς ονομάτων και τιμών μεταβλητών Do t care συνθήκες (για CX = CY = 1) CY = 1 B i = μόνο 8 εισαγωγές χρειάζονται για να αντιπροσωπεύσουν τις 16 εισαγωγές Chapter 7 - Part 2 11

12 Παράδειγμα 1(συνέχεια) K-map - Use variable orderig CX, CY, A i B i ad assume a D flip-flop D i A i CX X X B i X X CY Chapter 7 - Part 2 12

13 Παράδειγμα 1(συνέχεια) ΗτελικήSOP εξίσωση: D i = CX B i + CY A i B i + A i B i + CY A i Με χρήση factorig και DeMorga s law: D i = CX B i + A i (CY B i ) + A i (CY B i ) D i = CX B i + A i + (CY B i ) Το κόστος πύλης για είσοδο για κάθε κελλί = = 14 Το κόστος πύλης εισόδου ανα κελλί για το προηγούμενο versio είναι: Per cell: 19 Shared decoder logic: 8 Κόστος που κερδίζω από σειριακό σχεδιασμό > 5 ανα κελλί Επίσης, αν δεν έχει Eable στο flip-flop κοστίζει πιο λίγο Chapter 7 - Part 2 13

14 Multiplexer ad Bus-Based Trasfers for Multiple Registers Πολυπλέκτες αφιερωμένοι σε κάθε καταχωρητή Μοιραζόμενες μεταφορές για καταχωρητές (Shared trasfer paths for registers) Ένα αντικείμενο μοιρασμένης μεταφοράς ονομάζεται δίαυλος (bus) (Πληθυντικός: buses) Υλοποίηση δίαυλου με χρήση: πολυπλέκτες Κόμβους 3 καταστάσεων και drivers Στις περισσότερες περιπτώσεις, ο αριθμός των bits είναι το μήκος του receivig καταχωρητή Chapter 7 - Part 2 14

15 Dedicated MUX-Based Trasfers Πολυπλέκτες ενωμένοι σε κάθε είσοδο του καταχωρητή παράγει μια ευέλικτη δομή μεταφοράς => S0 S 0 MUX 1 S1 L0 R0 L1 Χαρακτηρίστε τις ταυτόχρονες μεταφορές που είναι δυνατές με αυτή την δομή S 0 MUX 1 S2 S 0 MUX 1 R1 L2 R2 Chapter 7 - Part 2 15

16 Δίαυλοι πολυπλεκτών (Multiplexer Bus) Ένας δίαυλος που καθοδηγήται απο έναν πολυπλέκτη έχει χαμηλότερο κόστος, αλλά περιορίζει τις πιθανές μεταφορές => Χαρακτηρίστε τις ταυτόχρονες πιθανές μεταφορές για την δομή αυτή Χαρακτηρίστε τις οικονομικές οφέλειες (cost savigs) σε σχέση με παρόμοιους πολυπλέκτες S1 S0 S1 S0 0 1 MUX 2 L0 R0 L1 R1 L2 R2 Chapter 7 - Part 2 16

17 Three-State Bus The 3-iput MUX ca be replaced by a 3-state ode (bus) ad 3-state buffers Cost is further reduced, but trasfers are limited Characterize the simultaeous trasfers possible with this structure Characterize the cost savigs ad compare Other advatages? E0 E1 L0 R0 L1 R1 L2 R2 E2 Chapter 7 - Part 2 17

18 Σειριακές μεταφορές και μικρολειτουργίες (Serial Trasfers ad Microoperatios) Σειριακές μεταφορές Χρησιμοποιούνται για στενά μονοπάτια μεταφορών Παράδειγμα 1: Telephoe or cable lie Parallel-to-Serial coversio at source Serial-to-Parallel coversio at destiatio Παράδειγμα 2: Iitializatio ad Capture of the cotets of may flip-flops for test purposes Add shift fuctio to all flip-flops ad form large shift register Use shiftig for simultaeous Iitializatio ad Capture operatios Σειριακές μικρολειτουργίες Παράδειγμα 1: Additio Παράδειγμα 2: Error-Correctio for CDs Chapter 7 - Part 2 18

19 Σειριακές μικρολειτουργίες (Serial Microoperatios) Χρησιμοποιώντας 2 shift καταχωρητές σαν operads, έναν full adder, και ένα flip flop (for the carry), μπορούμε να προσθέσουμε2 αριθμούσ σειριακά, αρίζοντας απο το least sigificat bit Η σειριακή πρόσθεση είναι ένας φθηνός τρόπος να προσθέτουμε μεγάλο αριθμό operads, μιας και ένα δέντρο από full adder κελλιά μπορεί να είναι όσο μεγάλου βάθους θέλουμε, και κάθε νέο επίπεδο διπλασιάζει τον αριθμό των operads Άλλες λειτουργίες μπορούν να εκτελεστούν επίσης σειριακά, όπως parity geeratio/checkig ή πιο πολύπλοκους error-check κώδικες Shiftig ένα διαδικό αριθμό αριστερά είναι ισοδύναμο με το να τον πολλαπλασιάσω με το 2 Shiftig ένα διαδικό αριθμό δεξιά είναι ισοδύναμο με το να τον διαιρέσω με το 2 Chapter 7 - Part 2 19

20 Σειριακός αθροιστής (Serial Adder) Το κύκλωμα χρησιμοποιά 2shift καταχωρητές για operads A(3:0) και B(3:0) Ένας full adder, και ένα flip flop (for the carry) χρειάζεται γιαναυπολογιστείτοάθροισμα Το αποτέλεσμα φυλάγεται στον καταχωρητή A και το τελικό carry μέσα στο flip-flop Serial I Serial I /Right Shift Registers A3 A2 A1 A0 Parallel B3 B2 B1 B0 Parallel A B FA Sum Ci Cout Q D (Clock ad /Shift Cotrol ot show) CP Με τους operads και το αποτέλεσμα στους shift καταχωρητές, ένα δέντρο από full adders μπορεί να χρησιμοποιηθεί για πρόσθεση πολλών operads Χρησιμοποιήται σαν κοινήτεχνική διαδικής ψηφιακής επεξεργασίας σήματος Chapter 7 - Part 2 20