Πολσνηματικές Αρτιτεκτονικές
|
|
- ÏΓάϊος Ζυγομαλάς
- 8 χρόνια πριν
- Προβολές:
Transcript
1 Πολσνηματικές Αρτιτεκτονικές
2 Ο Νόκνο ηεο απόδνζεο ησλ κηθξνεπεμεξγαζηώλ 1 Time Instructions Cycles Time = = x x Performance Program Program Instruction Cycle (instr. count) (CPI) (cycle time) Performance = IPC x Hz instr. count clock speed ( Hz) αξρηηεθηνληθέο βειηηζηνπνηήζεηο ( IPC): pipelining, superscalar execution, branch prediction, out-of-order execution cache ( IPC)
3 Γηαηί πνιπλεκαηηζκόο; o ILP εθκεηαιιεύεηαη παξάιιειεο ιεηηνπξγίεο, ζπλήζσο κε νξηδόκελεο από ηνλ πξνγξακκαηηζηή ζε κηα «επζεία» αθνινπζία εληνιώλ (ρσξίο branches) αλάκεζα ζε δηαδνρηθέο επαλαιήςεηο ελόο loop δύζθνιν ην λα εμάγνπκε νινέλα θαη πεξηζζόηεξν ILP από έλα θαη κόλν λήκα εθηέιεζεο εγγελώο ρακειόο ILP ζε πνιιέο εθαξκνγέο αλεθκεηάιιεπηεο πνιιέο από ηηο κνλάδεο ελόο superscalar επεμεξγαζηή ζπρλόηεηα ξνινγηνύ: θπζηθά εκπόδηα ζηε ζπλερόκελε αύμεζή ηεο κεγάιε έθιπζε ζεξκόηεηαο, κεγάιε θαηαλάισζε ηζρύνο, δηαξξνή ξεύκαηνο πρέπεη λα βρούκε άιιολ ηρόπο πέρα από ηολ ILP + ζστλόηεηα ροιογηού γηα λα βειηηώζοσκε ηελ απόδοζε
4 Πνιπλεκαηηζκόο θνπόο: ρξήζε πνιιώλ αλεμάξηεησλ instruction streams από πνιιαπιά λήκαηα εθηέιεζεο ν παξαιιειηζκόο ζε επίπεδν λήκαηνο (Thread-Level Parallelism TLP) αλαπαξίζηαηαη ξεηά από ηνλ πξνγξακκαηηζηή, ρξεζηκνπνηώληαο πνιιαπιά λήκαηα εθηέιεζεο ηα νπνία είλαη εθ θαηαζθεπήο παξάιιεια πνιιά θνξηία εξγαζίαο έρνπλ ζαλ ραξαθηεξηζηηθό ηνπο ηνλ TLP: TLP ζε πνιππξνγξακκαηηδόκελα θνξηία (εθηέιεζε αλεμάξηεησλ ζεηξηαθώλ εθαξκνγώλ) TLP ζε πνιπλεκαηηθέο εθαξκνγέο (επηηάρπλζε κηαο εθαξκνγήο δηαρσξίδνληάο ηελ ζε λήκαηα θαη εθηειώληαο ηα παξάιιεια) νη πνιπλεκαηηθέο αξρηηεθηνληθέο ρξεζηκνπνηνύλ ηνλ TLP ζε ηέηνηα θνξηία εξγαζίαο γηα λα βειηηώζνπλ ηα επίπεδα ρξεζηκνπνίεζεο ησλ κνλάδσλ ηνπ επεμεξγαζηή βειηίσζε ηνπ throughput πνιππξνγξακκαηηδόκελσλ θνξηίσλ βειηίσζε ηνπ ρξόλνπ εθηέιεζεο πνιπλεκαηηθώλ εθαξκνγώλ
5 Παξάδεηγκα: θίλδπλνη δεδνκέλσλ LW r1, 0(r2) LW r5, 12(r1) ADDI r5, r5, #12 SW 12(r1), r5 t0 t1 t2 t3 t4 t5 t6 t7 t8 F D X M W F D X M W F t9 t10 t11 t12 t13 t14 D X M W F D Οη εμαξηήζεηο κεηαμύ ησλ εληνιώλ απνηεινύλ πεξηνξηζηηθό παξάγνληα γηα ηελ εμαγσγή παξαιιειηζκνύ Ση κπνξεί λα γίλεη πξνο απηή ηε θαηεύζπλζε;
6 Αληηκεηώπηζε κε πνιπλεκαηηζκό Πώο κπνξνύκε λα κεηώζνπκε ηηο εμαξηήζεηο κεηαμύ ησλ εληνιώλ ζε έλα pipeline? - Έλαο ηξόπνο είλαη λα επηθαιύςνπκε ηελ εθηέιεζε εληνιώλ από δηαθνξεηηθά λήκαηα ζην ίδην pipeline Επικάλσψη εκηέλεζης 4 νημάηων, T1-T4, ζηο απλό 5-stage pipe T1: LW r1, 0(r2) T2: ADD r7, r1, r4 T3: XORI r5, r4, #12 T4: SW 0(r7), r5 T1: LW r5, 12(r1) t0 t1 t2 t3 t4 t5 t6 t7 t8 F D X M W F D X M W F D X M W F D X M W F D X M W t9 Η προηγούμενη ενηολή ζηο νήμα ολοκληρώνει ηο WB προηού η επόμενη ενηολή ζηο ίδιο νήμα διαβάζει ηο register file
7 Απιή κνξθή πνιπλεκαηηθνύ pipeline PC PC PC 1 PC I$ IR GPR1 GPR1 GPR1 GPR1 X Y D$ +1 2 Thread select ην software «βιέπεη» πνιιαπιέο (αιιά πην αξγέο) CPUs θάζε λήκα ρξεηάδεηαη λα δηαηεξεί ηε δηθή ηνπ αξρηηεθηνληθή θαηάζηαζε program counter general purpose registers 2 ηα λήκαηα κνηξάδνληαη ηηο ίδηεο κνλάδεο εθηέιεζεο hardware γηα γξήγνξε ελαιιαγή ησλ threads πξέπεη λα είλαη πνιύ πην γξήγνξε από έλα software-based process switch ( 100s s θύθισλ)
8 Γηα αξθεηέο εθαξκνγέο, νη πεξηζζόηεξεο κνλάδεο εθηέιεζεο ζε έλαλ OoO superscalar κέλνπλ αλεθκεηάιιεπηεο Απνηειέζκαηα γηα 8-way superscalar. [Tullsen, Eggers, and Levy, Simultaneous Multithreading: Maximizing On-chip Parallelism, ISCA 1995.]
9 ΟνΟ superscalar Time Issue slots Horizontal waste Vertical waste horizontal waste: εμαηηίαο ρακεινύ ILP vertical waste: εμαηηίαο long-latency γεγνλόησλ cache misses pipeline flushes ιόγσ branch mispredictions
10 Chip Multi-Processor Time CPU0 CPU1 ηα πξνβιήκαηα εμαθνινπζνύλ λα πθίζηαληαη...
11 Fine-grained multithreading Time Issue slots ελαιιαγή κεηαμύ ησλ threads ζε θάζε θύθιν, κε απνηέιεζκα ηελ επηθάιπςε ηεο εθηέιεζεο ησλ threads ε CPU είλαη απηή πνπ θάλεη ηελ ελαιιαγή ζε θάζε θύθιν γίλεηαη κε round-robin ηξόπν (θπθιηθά), παξαθάκπηνληαο threads ηα νπνία είλαη stalled ζε θάπνην long-latency γεγνλόο αληηκεησπίδεη ην vertical waste, ηόζν γηα κηθξά όζν θαη γηα κεγάια stalls, αθνύ όηαλ έλα thread είλαη stalled ην επόκελν κπνξεί λα γίλεη issue κεηνλεθηήκαηα: δελ αληηκεησπίδεη ην horizontal waste θαζπζηεξεί ηελ εθηέιεζε ελόο thread ην νπνίν είλαη έηνηκν λα εθηειεζηεί, ρσξίο stalls, αθνύ αλάκεζα ζε δηαδνρηθνύο θύθινπο απηνύ ηνπ thread παξεκβάιινληαη θύθινη εθηέιεζεο από όια ηα ππόινηπα threads e.g., UltraSPARC T1 ( Niagara ), Cray MTA ην «θίηξηλν» thread είλαη stalled θαη παξαθάκπηεηαη
12 Coarse-grained multithreading ( switch-on-event ) Time Issue slots ελαιιαγή thread κόλν κεηά από stall ηνπ thread πνπ εθηειείηαη, π.ρ. ιόγσ L2 cache miss πιενλεθηήκαηα: δε ρξεηάδεηαη λα έρεη πνιύ γξήγνξν κεραληζκό ελαιιαγήο ησλ threads δελ θαζπζηεξεί ηελ εθηέιεζε ελόο thread, αθνύ νη εληνιέο από άιια threads γίλνληαη issue κόλν όηαλ ην thread αληηκεησπίζεη θάπνην stall κεηνλεθηήκαηα: δελ αληηκεησπίδεη ην horizontal waste ζε κηθξά stalls, ε ελαιιαγή ηνπ stalled thread θαη ε δξνκνιόγεζε ζην pipeline θάπνηνπ έηνηκνπ thread κπνξεί λα έρεη απώιεηεο ζηελ απόδνζε ηνπ πξώηνπ thread αλ ηειηθά νη θύθινη πνπ stallάξεη είλαη ιηγόηεξνη από ηνπο θόζηνο εθθίλεζεο ηνπ pipeline κε ην λέν thread εμαηηίαο απηνύ ηνπ start-up θόζηνπο, ην coarse-grained multithreading είλαη θαιύηεξν γηα ηελ κείσζε ηνπ θόζηνπο από κεγάια stalls, γηα ηα νπνία ην stall time >> pipeline refill time e.g. IBM AS/400
13 Simultaneous Multithreading (SMT) Time Issue slots γίλνληαη issue εληνιέο από πνιιαπιά λήκαηα ηαπηόρξνλα αληηκεησπίδεηαη ην horizontal waste όηαλ έλα λήκα stall-άξεη ιόγσ ελόο long-latency γεγνλόηνο, ηα ππόινηπα λήκαηα κπνξνύλ λα δξνκνινγεζνύλ θαη λα ρξεζηκνπνηήζνπλ ηηο δηαζέζηκεο κνλάδεο εθηέιεζεο αληηκεησπίδεηαη ην vertical waste Μέγηζηε ρξεζηκνπνίεζε ησλ επεμεξγαζηηθώλ πόξσλ από αλεμάξηεηεο ιεηηνπξγίεο
14 Πξνζαξκνζηηθόηεηα ηνπ SMT ζην είδνο ηνπ δηαζέζηκνπ παξαιιειηζκνύ Γηα πεξηνρέο κε πςειά επίπεδα TLP, νιόθιεξν ην έπξνο ηνπ επεμεξγαζηή κνηξάδεηαη από όια ηα threads Γηα πεξηνρέο κε ρακειά επίπεδα TLP, νιόθιεξν ην εύξνο ηνπ επεμεξγαζηή είλαη δηαζέζηκν γηα ηελ εθκεηάιιεπζε ηνπ (όπνηνπ) ILP Issue width Issue width Time Time
15 Αξρηηεθηνληθή SMT Βαζηθέο επεθηάζεηο ζε ζρέζε κε κηα ζπκβαηηθή superscalar αξρηηεθηνληθή πνιιαπινί program counters θαη θαηάιιεινο κεραληζκόο κέζσ ηνπ νπνίνπ ε fetch unit επηιέγεη θάπνηνλ από απηνύο ζε θάζε θύθιν (π.ρ. κε βάζε θάπνηα ζπγθεθξηκέλε πνιηηηθή) thread-id ζε θάζε ΒΣΒ entry γηα ηελ απνθπγή πξόβιεςεο branches πνπ αλήθνπλ ζε άιια threads μερσξηζηή RAS γηα θάζε thread γηα ηελ πξόβιεςε ηεο δηεύζπλζεο επηζηξνθήο κεηά από θιήζε ππνξνπηίλαο ζε θάζε thread μερσξηζηόο ROB γηα θάζε thread πξνθεηκέλνπ ην commit θαη ε δηαρείξηζε ησλ mispredicted branches + ησλ exceptions λα γίλεηαη αλεμάξηεηα γηα θάζε thread κεγαιύηεξν register file, γηα λα ππνζηεξίδεη ινγηθνύο θαηαρσξεηέο γηα όια ηα threads + επηπιένλ θαηαρσξεηέο γηα register renaming μερσξηζηό renaming table γηα θάζε thread» εθόζολ οη ιογηθοί θαηατωρεηές γηα όια ηα threads απεηθολίδοληαη όιοη ζε δηαθορεηηθούς θσζηθούς θαηατωρεηές, οη εληοιές από δηαθορεηηθά threads κπορούλ λα αλακητζούλ κεηά ηο renaming τωρίς λα ζσγτέοληαη οη source θαη target operands αλάκεζα ζηα threads
16 Case-study 1: SMT in Hyperthreading technology 2-way SMT ην ιεηηνπξγηθό «βιέπεη» 2 CPUs εθηειεί δύν δηεξγαζίεο ηαπηόρξνλα» πνιππξνγξακκαηηδόκελα θνξηία» πνιπλεκαηηθέο εθαξκνγέο o θπζηθόο επεμεξγαζηήο δηαηεξεί ηελ αξρηηεθηνληθή γηα 2 ινγηθνύο επεμεξγαζηέο επηπιένλ θόζηνο γηα ππνζηήξημε 2 ηαπηόρξνλσλ λεκάησλ εθηέιεζεο < 5% ηνπ αξρηθνύ hardware
17 Ση πξνζηέζεθε...
18 Δπεμεξγαζηηθνί πόξνη: πνιιαπιά αληίγξαθα vs. δηακνηξαζκόο Multiprocessor Hyperthreading Architectural State Architectural State Architectural State Architectural State D-TLB D-TLB D-TLB L2 U-cache L3 U-cache L1 D-cache L2 U-cache L3 U-cache L1 D-cache L2 U-cache L3 U-cache L1 D-cache BTB, I-TLB Cache control Decode BTB Trace cache Rename / Alloc ucode ROM uop queues Schedulers Integer reg. file FP reg. file Load AGU Store AGU ALU ALU ALU FP Load FP Store FP Add FP Mul FP Div MMX,SSE Reorder / Retire BTB, I-TLB Cache control Decode BTB Trace cache Rename / Alloc ucode ROM uop queues Schedulers Integer reg. file FP reg. file Load AGU Store AGU ALU ALU ALU FP Load FP Store FP Add FP Mul FP Div MMX,SSE Reorder / Retire BTB, I-TLB Cache control Decode BTB Trace cache Rename / Alloc ucode ROM uop queues Schedulers Integer reg. file FP reg. file Load AGU Store AGU ALU ALU ALU FP Load FP Store FP Add FP Mul FP Div MMX,SSE Reorder / Retire ζηνπο πνιπεπεμεξγαζηέο ηα resources βξίζθνληαη ζε πνιιαπιά αληίγξαθα ζην Hyper-threading ηα resources δηακνηξάδνληαη
19 Γηαρείξηζε επεμεξγαζηηθώλ πόξσλ Πόξνη ζε πνιιαπιά αληίγξαθα: αξρηηεθηνληθή θαηάζηαζε: GPRs, control registers, APICs instruction pointers, renaming hardware smaller resources: ITLBs, branch target buffer, return address stack ηαηηθά δηαρσξηζκέλνη πόξνη: ROB, Load/Store queues, instruction queues θάζε λήκα κπνξεί λα ρξεζηκνπνηήζεη έσο ηα κηζά (ην πνιύ) entries θάζε ηέηνηνπ πόξνπ» έλα λήκα δελ κπνξεί λα νηθεηνπνηεζεί ην ζύλνιν ησλ entries, ζηεξώληαο ηε δπλαηόηεηα από ην άιιν λήκα λα ζπλερίζεη ηελ εθηέιεζή ηνπ» εμαζθαιίδεηαη ε απξόζθνπηε πξόνδνο ελόο λήκαηνο, αλεμάξηεηα από ηελ πξόνδν ηνπ άιινπ λήκαηνο Γπλακηθά δηακνηξαδόκελνη πόξνη (θαη απαίηεζε): out-of-order execution engine, caches
20 Pentium 4 w/ Hyper-Threading: Front End trace cache hit Trace cache «εηδηθή» instruction cache πνπ θξαηάεη απνθσδηθνπνηεκέλεο κηθξν-εληνιέο ζε θάζε cache line απνζεθεύνληαη νη κηθξν-εληνιέο ζηε ζεηξά κε ηελ νπνία εθηεινύληαη (π.ρ. εληνιή άικαηνο καδί κε ηελ αθνινπζία εληνιώλ ζηελ πξνβιεθζείζα θαηεύζπλζε) ε ηαπηόρξνλε δήηεζε από ηνπο 2 LPs, ε πξόζβαζε ελαιιάζζεηαη θύθιν-αλά-θύθιν Όηαλ κόλν 1 LP δεηάεη πξόζβαζε, κπνξεί λα ρξεζηκνπνηήζεη ηελ TC ζην κέγηζηo δπλαηό fetch bandwidth (3 κipc) I-Fetch IP IP Trace Cache Uop queue
21 Pentium 4 w/ Hyper-Threading: Front End trace cache miss L2 Access Queue Decode Queue Trace Cache fill Uop queue ITLB ITLB IP IP L2 Access Decode Trace Cache L2 cache ε πξόζβαζε γίλεηαη κε FCFS ηξόπν Decode ζε ηαπηόρξνλε δήηεζε από ηνπο 2 LPs, ε πξόζβαζε ελαιιάζζεηαη, αιιά κε πην coarse-grained ηξόπν (δει. όρη θύθιν-αλά-θύθιν, αιιά k θύθινπο-αλά-k θύθινπο)
22 Pentium 4 w/ Hyper-Threading: Execution engine I-Fetch Uop queue Rename Queue Schedulers Register Read Execute L1 Cache Register Write Retire IP IP general Store Buffer Re-Order Buffer ITLB Register Rename Trace Cache ITLB Allocator memory Registers L1 D-Cache Registers In-Order Out-Of-Order In-Order Allocator: εθρσξεί entries ζε θάζε LP 63/126 ROB entries 24/48 Load buffer entries 12/24 Store buffer entries 128/128 Integer physical registers 128/128 FP physical registers ε ηαπηόρξνλε δήηεζε από ηνπο 2 LPs, ε πξόζβαζε ελαιιάζζεηαη θύθιν-αλά-θύθιν stall-άξεη έλαλ LP όηαλ επηρεηξεί λα ρξεζηκνπνηήζεη πεξηζζόηεξα από ηα κηζά entries ησλ ζηαηηθά δηαρσξηζκέλσλ πόξσλ
23 Pentium 4 w/ Hyper-Threading: Execution engine I-Fetch Uop queue Rename Queue Schedulers Register Read Execute L1 Cache Register Write Retire IP IP general Store Buffer Re-Order Buffer ITLB Register Rename Trace Cache ITLB Allocator memory Registers L1 D-Cache Registers In-Order Out-Of-Order In-Order Register renaming unit επεθηείλεη δπλακηθά ηνπο architectural registers απεηθνλίδνληάο ηνπο ζε έλα κεγαιύηεξν ζύλνιν από physical registers μερσξηζηό register map table γηα θάζε LP
24 Pentium 4 w/ Hyper-Threading: Execution engine I-Fetch Uop queue Rename Queue Schedulers Register Read Execute L1 Cache Register Write Retire IP IP general Store Buffer Re-Order Buffer ITLB Register Rename Trace Cache ITLB Allocator memory Registers L1 D-Cache Registers In-Order Out-Of-Order In-Order Schedulers / Execution units ζηελ πξαγκαηηθόηεηα δε (ρξεηάδεηαη λα) μέξνπλ ζε πνηνλ LP αλήθεη ε εληνιή πνπ εθηεινύλ general+memory queues ζηέιλνπλ κηθξν-εληνιέο ζηνπο δξνκνινγεηέο, κε ηελ πξόζβαζε λα ελαιιάζζεηαη θύθιν-αλά-θύθιν αλάκεζα ζηνπο 2 LPs 6 κipc dispatch/execute bandwidth ( 3 κipc per-lp effective bandwidth, όηαλ θαη νη 2 LPs είλαη ελεξγνί)
25 Pentium 4 w/ Hyper-Threading: Retirement I-Fetch Uop queue Rename Queue Schedulers Register Read Execute L1 Cache Register Write Retire IP IP general Store Buffer Re-Order Buffer ITLB Register Rename Trace Cache ITLB Allocator memory Registers L1 D-Cache Registers In-Order Out-Of-Order In-Order ε αξρηηεθηνληθή θαηάζηαζε θάζε LP γίλεηαη commit κε ηε ζεηξά πξνγξάκκαηνο, ελαιιάζζνληαο ηελ πξόζβαζε ζηνλ ROB αλάκεζα ζηνπο 2 LPs θύθιναλά-θύθιν 3 κipc retirement bandwidth
26 Multithreaded speedup SPLASH2 Benchmarks: NAS Parallel Benchmarks: From: Tuck and Tullsen, Initial Observations of the Simultaneous Multithreading Pentium 4 Processor, PACT 2003.
27 Case-study 2: επέθηαζε ηνπ Power 4 γηα ππνζηήξημε SMT Single-threaded «πξνθάηνρνο» ηνπ Power5 8 execution units 2 Float. Point, 2 Load/Store, 2 Fixed Point, 1 Branch, 1 Conditional Reg. unit θάζε κία κπνξεί λα θάλεη issue 1 εληνιή αλά θύθιν Execution bandwidth: 8 operations αλά θύθιν (1 fpadd + 1 fpmult) x 2FP + 1 load/store x 2 LD/ST + 1 integer x 2 FX
28 Power 4 Power 5 2 commits (architected register sets) 2 fetch (PC), 2 initial decodes
29 SMT resource management
30 Αιιαγέο ζηνλ Power 5 γηα λα ππνζηεξίδεηαη ην SMT Aύμεζε ζπζρεηηζηηθόηεηαο ηεο L1 instruction cache θαη ησλ ITLBs Ξερσξηζηέο Load/Store queues γηα θάζε λήκα Αύμεζε κεγέζνπο ησλ L2 (1.92 vs MB) θαη L3 caches Ξερσξηζηό instruction prefetch hardware θαη instruction buffers γηα θάζε λήκα Αύμεζε ησλ registers από 152 ζε 240 Αύμεζε ηνπ κεγέζνπο ησλ issue queues Αύμεζε κεγέζνπο θαηά 24% ζε ζρέζε κε ηνλ Power4 εμαηηίαο ηεο πξνζζήθεο hardware γηα ππνζηήξημε SMT
31 Power 5 datapath ζην IF ζηάδην ε πξόζβαζε ελαιιάζζεηαη θύθιν-αλά-θύθιν αλάκεζα ζηα 2 threads 2 instruction fetch address registers, 1 γηα θάζε λήκα κπνξνύλ λα θνξησζνύλ 8 instructions ζε θάζε θύθιν (ζηάδην IC) από ηελ I- Cache ζε έλαλ ζπγθεθξηκέλν θύθιν, νη εληνιέο πνπ θνξηώλνληαη πξνέξρνληαη όιεο από ην ίδην thread, θαη ηνπνζεηνύληαη ζην instruction buffer ηνπ thread απηνύ (ζηάδην D0)
32 Power 5 datapath ζηα ζηάδηα D1-D3, αλάινγα κε ηελ πξνηεξαηόηεηα θάζε thread, ν επεμεξγαζηήο δηαιέγεη εληνιέο από έλαλ από ηνπο δύν instruction buffers θαη ζρεκαηίδεη έλα group όιεο νη εληνιέο ζε έλα group πξνέξρνληαη από ην ίδην thread θαη απνθσδηθνπνηνύληαη παξάιιεια θάζε group κπνξεί λα πεξηέρεη ην πνιύ 5 εληνιέο
33 Power 5 datapath όηαλ όινη νη απαηηνύκελνη πόξνη γίλνληαη δηαζέζηκνη γηα ηηο εληνιέο ελόο group, ηόηε ην group κπνξεί λα γίλεη dispatch (ζηάδην GD) ην group ηνπνζεηείηαη ζην Global Completion Table (ROB) ηα entries ζην GCT εθρσξνύληαη κε ηε ζεηξά πξνγξάκκαηνο γηα θάζε thread, θαη απειεπζεξώλνληαη (πάιη κε ηε ζεηξά πξνγξάκκαηνο) κόιηο ην group γίλεη commit κεηά ην dispatch, θάζε εληνιή ηνπ group δηέξρεηαη κέζα από ην register renaming ζηάδην (MP) 120 physical GPRs, 120 physical FPRs ηα 2 λήκαηα δηακνηξάδνληαη δπλακηθά registers
34 Power 5 datapath Issue, execute, write-back δε γίλεηαη δηάθξηζε αλάκεζα ζηα 2 threads Group completion (ζηάδην CP) 1 group commit αλά θύθιν γηα θάζε thread ζηε ζεηξά πξνγξάκκαηνο ηνπ θάζε thread
35 Γπλακηθή εμηζνξξόπεζε επεμεξγαζηηθώλ πόξσλ Πξέπεη λα εμαζθαιηζηεί ε απξόζθνπηε θαη νκαιή ξνή ησλ threads ζην pipeline, αλεμάξηεηα από ηηο απαηηήζεηο ηνπ θαζελόο ζε επεμεξγαζηηθνύο πόξνπο Μεραληζκνί πεξηνξηζκνύ ελόο πνιύ απαηηεηηθνύ thread: κείωζε προηεραηόηεηας ηοσ thread, όηαλ δηαπηζηώλεηαη όηη ηα GCT entries πνπ ρξεζηκνπνηεί μεπεξλνύλ έλα θαζνξηζκέλν όξην όηαλ έλα thread έρεη πνιιά L2 misses, ηόηε νη κεηαγελέζηεξεο εμαξηώκελεο εληνιέο ηνπ κπνξνύλ λα γεκίζνπλ ηηο issue queues, εκπνδίδνληαο λα γίλνπλ dispatch εληνιέο από ην άιιν thread» παραθοιούζεζε ηες Load Miss Queue ελόο thread έηζη ώζηε όηαλ ηα misses ηνπ ππεξβαίλνπλ θάπνην όξην, ε αποθωδηθοποίεζε εληοιώλ ηοσ λα ζηακαηάεη κέρξη λα απνζπκθνξεζνύλ νη issue queues ζπκθόξεζε ζηηο issue queues κπνξεί λα ζπκβεί θαη όηαλ έλα thread εθηειεί κηα εληνιή πνπ απαηηεί πνιύ ρξόλν» flushing ηωλ εληοιώλ ηοσ thread πνπ πεξηκέλνπλ λα γίλνπλ dispatch θαη προζωρηλή δηαθοπή ηες αποθωδηθοποίεζες εληνιώλ ηνπ κέρξη λα απνζπκθνξεζνύλ νη issue queues
36 Ρπζκηδόκελε πξνηεξαηόηεηα threads επηηξέπεη ζην software λα θαζνξίζεη πόηε έλα thread ζα πξέπεη λα έρεη κεγαιύηεξν ή κηθξόηεξν κεξίδην επεμεξγαζηηθώλ πόξσλ πηζαλέο αηηίεο γηα δηαθνξεηηθέο πξνηεξαηόηεηεο: έλα thread εθηειεί έλα spin-loop πεξηκέλνληαο λα πάξεη θάπνην lock δελ θάλεη ρξήζηκε δνπιεηά όζν spin-άξεη έλα thread δελ έρεη δνπιεηά λα εθηειέζεη θαη πεξηκέλεη λα ηνπ αλαηεζεί δνπιεηά ζε έλα idle loop κία εθαξκνγή πξέπεη λα ηξέρεη πην γξήγνξα ζε ζρέζε κε κία άιιε (π.ρ. realtime application vs. background application) 8 software-controlled επίπεδα πξνηεξαηόηεηαο γηα θάζε thread o επεμεξγαζηήο παξαηεξεί ηε δηαθνξά ησλ επηπέδσλ πξνηεξαηόηεηαο ησλ threads, θαη δίλεη ζην thread κε ηε κεγαιύηεξε πξνηεξαηόηεηα πεξηζζόηεξνπο δηαδνρηθνύο θύθινπο γηα απνθσδηθνπνίεζε εληνιώλ ηνπ
37 Δπίδξαζε πξνηεξαηόηεηαο ζηελ απόδνζε θάζε thread όηαλ ηα threads έρνπλ ίδηεο πξνηεξαηηόηεηεο, εθηεινύληαη πην αξγά απ ό,ηη αλ θάζε thread είρε δηαζέζηκα όια ηα resources ηνπ επεμεξγαζηή (singlethread mode)
38 Case-study 3: UltraSPARC T1 ( Niagara ) πκπεξηθνξά επεμεξγαζηώλ βειηηζηνπνηεκέλσλ γηα TLP θαη ILP ζε server workloads: server workloads:» πςειόο TLP (κεγάινο αξηζκόο παξάιιεισλ client requests)» ρακειόο ILP (πςειά miss rates, πνιιά unpredictable branches, ζπρλέο load-load εμαξηήζεηο)» ην memory access time θπξηαξρεί ζην ζπλνιηθό ρξόλν εθηέιεζεο ν ILP επεμεξγαζηήο κεηώλεη κόλν ην computation time ην memory access time θπξηαξρεί ζε αθόκα κεγαιύηεξν πνζνζηό ζηνλ TLP επεμεξγαζηή, ην memory access ελόο thread επηθαιύπηεηαη από computations από άιια threads
39 UltraSPARC T1 in-order, single-issue επηθεληξώλεηαη πιήξσο ζηελ εθκεηάιιεπζε ηνπ TLP 4-8 cores, 4 threads αλά core max 32 threads fine-grained multithreading L1D + L1I κνηξαδόκελεο από ηα 4 threads L2 cache + FPU κνηξαδόκελε από όια ηα threads μερσξηζηό register set + instruction buffers + store buffers γηα θάζε thread
40 UltraSPARC T1 pipeline όπσο ην θιαζηθό 5-stage pipeline + thread select stage Fetch stage: o thread select mux επηιέγεη πνηνο από ηνπο 4 PCs ζα πξέπεη λα πξνζπειάζεη ηελ ICache θαη ην ITLB Thread select stage: απνθαζίδεη ζε θάζε θύθιν πνηνο από ηνπο 4 instruction buffers ζα ηξνθνδνηήζεη κε εληνιέο ηα επόκελα ζηάδηα αλ ην thread-select ζηάδην επηιέμεη έλα λήκα από ην νπνίν ζα ζηείιεη εληνιέο,
41 UltraSPARC T1 pipeline πνιηηηθή επηινγήο thread: ελαιιαγή κεηαμύ δηαζέζηκσλ threads ζε θάζε θύθιν πξνηεξαηόηεηα ζην least recently used thread (round-robin) ιόγνη κε δηαζεζηκόηεηαο (θαη κε επηινγήο) ελόο thread long-latency εληνιέο (π.ρ. branches, mult/div) νδεγνύλ ζηε κε-επηινγή ηνπ αληίζηνηρνπ thread γηα όζνπο θύθινπο δηαξθνύλ stalls ιόγσ cache misses stalls ιόγσ structural hazards γηα κηα non-pipelined δνκή πνπ ρξεζηκνπνηείηαη ήδε από θάπνην άιιν thread (π.ρ. divider)
42 UltraSPARC T1 performance fine-grained multithreading κεηαμύ 4 threads ηδαληθό per-thread CPI = 4 ηδαληθό per-core CPI = 1 effective CPI = per-core CPI / #cores effective throughput: κεηαμύ 56% θαη 71% ηνπ ηδαληθνύ
43 Πξνθίι εθηέιεζεο ελόο κέζνπ thread
44 Λόγνη γηα ηε κε δηαζεζηκόηεηα ελόο thread pipeline delay: long-latency εληνιέο όπσο branches, loads, fp, int mult/div
45 «Crash-test» multicore επεμεξγαζηώλ βαζηθέο δηαθνξέο: εθκεηάιιεπζε ILP vs. TLP (Power5 Opteron, Pentium D T1) floating point performance (Power5 Opteron, Pentium D T1) memory bandwidth (T1 Power5 Opteron Pentium D)» επεξεάδεη ηελ απόδνζε εθαξκνγώλ κε κεγάιν miss rate
46 «Crash-test» multicore επεμεξγαζηώλ
Πολυνηματικές Αρχιτεκτονικές
Πολυνηματικές Αρχιτεκτονικές Όρια του ILP Θεωρούμε ένα ιδανικό επεξεργαστή Register Renaming : Άπειροι καταχωρητές Branch Prediction : Όλες οι διακλαδώσεις προβλέπονται σωστά Memory Analysis : Οι διευθύνσεις
Πολυνηματικές Αρχιτεκτονικές
Πολυνηματικές Αρχιτεκτονικές 1 Ο Νόμος της απόδοσης των μικροεπεξεργαστών 1 Time Instructions Cycles Time = = x x Performance Program Program Instruction Cycle (instr. count) (CPI) (cycle time) Performance
Εισαγωγή. SMT 6 IPC, δυναμικά διαμοιραζόμενο. Superscalar 6 IPC. CMP 4x2 IPC
Πολυνηματικές Αρχιτεκτονικές Εισαγωγή Η ενσωμάτωση πολλαπλών ροών εκτέλεσης αποτελεί πλέον μονόδρομο στην τεχνολογία των επεξεργαστών Ελάχιστη ανταπόδοση από την εκμετάλλευση περισσότερου παραλληλισμού
Πολυνηματικές Αρχιτεκτονικές
Πολυνηματικές Αρχιτεκτονικές 1 Ο Νόμος της απόδοσης των μικροεπεξεργαστών 1 Time Instructions Cycles Time = = x x Performance Program Program Instruction Cycle (instr. count) (CPI) (cycle time) Performance
Πολυνηματικές Αρχιτεκτονικές
Πολυνηματικές Αρχιτεκτονικές 1 Ο Νόμος της απόδοσης των μικροεπεξεργαστών 1 Time Instructions Cycles Time = = x x Performance Program Program Instruction Cycle (instr. count) (CPI) (cycle time) Performance
Κάζε functional unit ρξεζηκνπνηείηαη κηα θνξά ζε θάζε θύθιν: αλάγθε γηα πνιιαπιό hardware = θόζηνο πινπνίεζεο!
Single-cyle σλοποίηζη: Γηάξθεηα θύθινπ ίζε κε ηε κεγαιύηεξε εληνιή-worst case delay (εδώ ε lw) = ρακειή απόδνζε! Αληηβαίλεη κε αξρή: Κάλε ηελ πην απιή πεξίπηωζε γξήγνξε (ίζωο θαη εηο βάξνο ηωλ πην «ζύλζεηωλ»
Thread Level Parallelism & Data Level Parallelism
Thread Level Parallelism & Data Level Parallelism 1 Ο Νόμος της απόδοσης των μικροεπεξεργαστών 1 Time Instructions Cycles Time = = x x Performance Program Program Instruction Cycle (instr. count) (CPI)
Απνηειέζκαηα Εξσηεκαηνινγίνπ 2o ηεηξάκελν 2011-12
Απνηειέζκαηα Εξσηεκαηνινγίνπ 2o ηεηξάκελν 11-12 Project 6: Ταμίδη κε ηε Μεραλή ηνπ Φξόλνπ Υπεύζπλνη Καζεγεηέο: Ε. Μπηιαλάθε Φ. Αλησλάηνο Δρώηηζη 3: Πνηα από ηα παξαθάησ ΜΜΕ ηεξαξρείηε από πιεπξάο ζεκαζίαο;
ΑΠΑΝΤΗΣΔΙΣ ΓΙΚΤΥΑ ΥΠΟΛΟΓΙΣΤΩΝ II ΔΠΑΛ
ΑΠΑΝΤΗΣΔΙΣ ΓΙΚΤΥΑ ΥΠΟΛΟΓΙΣΤΩΝ II ΔΠΑΛ ΘΔΜΑ Α Α1. α. Σ β. Σ γ. Λ δ. Λ ε. Λ ζη. Σ Α2. Γ Α3. 1. γ 2. ε 3. δ 4. α Β1. ΘΔΜΑ Β Οη ηειηθνί ππνινγηζηέο παίξλνπλ απνθάζεηο δξνκνιόγεζεο κόλν γηα ηα δηθά ηνπο απηνδύλακα
O επεξεπγαζηήρ: Η δίοδορ δεδομένων (datapath) θαη ε μονάδα ελέγσος (control)
O επεξεπγαζηήρ: Η δίοδορ δεδομένων (datapath) θαη ε μονάδα ελέγσος (control) 4 θαηεγνξίεο εληνιώλ: Σχεδίαση datapath Αξηζκεηηθέο-ινγηθέο εληνιέο (add, sub, slt θιπ) R Type Εληνιέο αλαθνξάο ζηε κλήκε (lw,
ΤΕΧΝΙΚΕΣ ΑΥΞΗΣΗΣ ΤΗΣ ΑΠΟΔΟΣΗΣ ΤΩΝ ΥΠΟΛΟΓΙΣΤΩΝ I
ΤΕΧΝΙΚΕΣ ΑΥΞΗΣΗΣ ΤΗΣ ΑΠΟΔΟΣΗΣ ΤΩΝ ΥΠΟΛΟΓΙΣΤΩΝ I MIPS Η MIPS (Microprocessor without Interlocked Pipeline Stages) είναι μία αρχιτεκτονική συνόλου εντολών (ISA) γλώσσας μηχανής που αναπτύχθηκε από την εταιρεία
Δσναμική Δρομολόγηζη Ενηολών (Dynamic Scheduling)
Δσναμική Δρομολόγηζη Ενηολών (Dynamic Scheduling) 1 Απόδνζε pipeline Pipeline CPI = Ideal pipeline CPI + Structural Stalls + Data Hazard Stalls + Control Stalls Ideal pipeline CPI: κέηξν ηεο κέγηζηεο απόδνζεο
Αιγόξηζκνη Γνκή επηινγήο. Πνιιαπιή Δπηινγή Δκθωιεπκέλεο Δπηινγέο. Δηζαγωγή ζηηο Αξρέο ηεο Δπηζηήκεο ηωλ Η/Υ. introcsprinciples.wordpress.
Αιγόξηζκνη 2.2.7.3 Γνκή επηινγήο Πνιιαπιή Δπηινγή Δκθωιεπκέλεο Δπηινγέο Δηζαγωγή ζηηο Αξρέο ηεο Δπηζηήκεο ηωλ Η/Υ 1 Πνιιαπιή Δληνιή Δπηινγήο Αν ζπλζήθε_1 ηόηε εληνιέο_1 αλλιώς_αν ζπλζήθε_2 ηόηε εληνιέο_2...
Υπερβαθµωτή Οργάνωση Υπολογιστών
Υπερβαθµωτή Οργάνωση Υπολογιστών Από τις βαθµωτές στις υπερβαθµωτές αρχιτεκτονικές αγωγού Τα όρια του Παραλληλισµού σε επίπεδο εντολών (Instruction Level Parallelism - ILP) Weiss and Smith [1984] Sohi
Κευάλαιο 8 Μονοπωλιακή Συμπεριφορά- Πολλαπλή Τιμολόγηση
Κευάλαιο 8 Μονοπωλιακή Συμπεριφορά- Πολλαπλή Τιμολόγηση Πώς πρέπει να τιμολογεί ένα μονοπώλιο; Μέρξη ζηηγκήο ην κνλνπώιην έρεη ζεσξεζεί ζαλ κηα επηρείξεζε ε νπνία πσιεί ην πξντόλ ηεο ζε θάζε πειάηε ζηελ
Υπερβαθμωτή (superscalar) Οργάνωση Υπολογιστών
Υπερβαθμωτή (superscalar) Οργάνωση Υπολογιστών 1 Περιορισμοί των βαθμωτών αρχιτεκτονικών Μέγιστο throughput: 1 εντολή/κύκλο ρολογιού (IPC 1) Υποχρεωτική ροή όλων των (διαφορετικών) τύπων εντολών μέσα από
Εισαγωγή. Σύνοψη βασικών εννοιών, 5-stage pipeline, επεκτάσεις για λειτουργίες πολλαπλών κύκλων
Εισαγωγή Σύνοψη βασικών εννοιών, 5-stage pipeline, επεκτάσεις για λειτουργίες πολλαπλών κύκλων 1 Παράγοντες που επηρεάζουν την επίδοση της CPU CPU time = Seconds = Instructions Cycles Seconds --------------
ΔΕΟ 13. Ποσοτικές Μέθοδοι. θαη λα ππνινγίζεηε ην θόζηνο γηα 10000 παξαγόκελα πξντόληα. Να ζρεδηαζηεί γηα εύξνο πξντόλησλ έσο 30000.
ΔΕΟ 13 Ποσοτικές Μέθοδοι Σσνάρηηζη Κόζηοσς C(), μέζο κόζηος C()/. Παράδειγμα 1 Μηα εηαηξεία δαπαλά γηα θάζε πξντόλ Α πνπ παξάγεη 0.0 λ.κ. Τα πάγηα έμνδα ηεο εηαηξείαο είλαη 800 λ.κ. Ζεηείηαη 1) Να πεξηγξάςεηε
H ΜΑΓΕΙΑ ΤΩΝ ΑΡΙΘΜΩΝ
H ΜΑΓΕΙΑ ΤΩΝ ΑΡΙΘΜΩΝ Φξεζηκόηεηα καζεκαηηθώλ Αξρή θαηακέηξεζεο Όζα έδσζαλ νη Έιιελεο... Τξίγσλνη αξηζκνί Τεηξάγσλνη αξηζκνί Δπηκήθεηο αξηζκνί Πξώηνη αξηζκνί Αξηζκνί κε μερσξηζηέο ηδηόηεηεο Γίδπκνη πξώηνη
Υποθετική Εκτέλεση Εντολών
Υποθετική Εκτέλεση Εντολών ( Speculation (Hardware-Based Τεχνικές βελτίωσης του CPI register renaming δυναμική εκτέλεση Pipeline CPI = Ideal pipeline CPI + Structural Stalls + Data Hazard Stalls + υπερβαθμωτή
Instruction-Level Parallelism and its Dynamic Exploitation. Μάθηµα 3ο Computer Architecture-A Quantitative Approach
Instruction-Level Parallelism and its Dynamic Exploitation Μάθηµα 3ο Computer Architecture-A Quantitative Approach Instruction-Level Parallelism (ILP) Επικάλυψη εντολών στοχεύοντας στην παράλληλη εκτέλεσή
Παιχνίδι γλωζζικής καηανόηζης με ζχήμαηα!
Cpyright 2013 Λόγος & Επικοινωνία // All rights Reserved Παιχνίδι γλωζζικής καηανόηζης με ζχήμαηα! Αυηό ηο παιχνίδι έχει ζηόχους: 1. ηελ εθγύκλαζε ηεο αθνπζηηθήο κλήκεο ησλ παηδηώλ 2. ηελ εμάζθεζε ζηελ
Περιορισμοί των βαθμωτών αρχιτεκτονικών
Άδεια Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες χρήσης Creative Commons. Για εκπαιδευτικό υλικό, όπως εικόνες, που υπόκειται σε άδεια χρήσης άλλου τύπου, αυτή πρέπει να αναφέρεται ρητώς. Περιορισμοί
Πολυεπίπεδα/Διασυμδεδεμέμα Δίκτυα
Πολυεπίπεδα/Διασυμδεδεμέμα Δίκτυα Κοιμωμικά δίκτυα (multiplex network) Έρεηε ινγαξηαζκό ζην Facebook? Έρεηε ινγαξηαζκό ζην LinkedIn? Έρεηε ινγαξηαζκό ζην Twitter? Αεροπορικές γραμμές της Ευρώπης(multiplex
Υπερβαθμωτή (superscalar) Οργάνωση Υπολογιστών
Υπερβαθμωτή (superscalar) Οργάνωση Υπολογιστών 1 Περιορισμοί των βαθμωτών αρχιτεκτονικών Μέγιστο throughput: 1 εντολή/κύκλο ρολογιού (IPC 1) Υποχρεωτική ροή όλων των (διαφορετικών) τύπων εντολών μέσα από
ΟΠΤΙΚΗ Α. ΑΝΑΚΛΑΣΖ - ΓΗΑΘΛΑΣΖ
ΟΠΤΙΚΗ Α. ΑΝΑΚΛΑΣΖ - ΓΗΑΘΛΑΣΖ. Μία αθηίλα θωηόο πξνζπίπηεη κε κία γωλία ζ ζηε επάλω επηθάλεηα ελόο θύβνπ από πνιπεζηέξα ν νπνίνο έρεη δείθηε δηάζιαζεο ε =,49 (ζρήκα ). Βξείηε πνηα ζα είλαη ε κέγηζηε γωλία
Βάσεις Δεδομέμωμ. Εξγαζηήξην V. Τκήκα Πιεξνθνξηθήο ΑΠΘ 2015-2016
Βάσεις Δεδομέμωμ Εξγαζηήξην V Τκήκα Πιεξνθνξηθήο ΑΠΘ 2015-2016 2 Σκοπός του 5 ου εργαστηρίου Σθνπόο απηνύ ηνπ εξγαζηεξίνπ είλαη: ε κειέηε ζύλζεησλ εξσηεκάησλ ζύλδεζεο ζε δύν ή πεξηζζόηεξεο ζρέζεηο ε κειέηε
ΘΔΚΑ ΡΖΠ ΑΛΑΓΛΩΟΗΠΖΠ
ΘΔΚΑ ΡΖΠ ΑΛΑΓΛΩΟΗΠΖΠ 1.Απηόο πνπ ζα αλαγλσξηζηεί απνπζηάδεη γηα πνιύ θαηξό. 2.Δπηζηξέθεη κε πιαζηή ηαπηόηεηα ή κεηακνξθσκέλνο. 3.Απνκνλώλνληαη ηα δύν πξόζσπα 4.Άξζε κεηακόξθσζεο 5.Απνθάιπςε 6.Ακθηβνιίεο-απνδεηθηηθά
ΑΛΛΑΓΗ ΟΝΟΜΑΣΟ ΚΑΙ ΟΜΑΔΑ ΕΡΓΑΙΑ, ΚΟΙΝΟΥΡΗΣΟΙ ΦΑΚΕΛΟΙ ΚΑΙ ΕΚΣΤΠΩΣΕ ΣΑ WINDOWS XP
ΑΛΛΑΓΗ ΟΝΟΜΑΣΟ ΚΑΙ ΟΜΑΔΑ ΕΡΓΑΙΑ, ΚΟΙΝΟΥΡΗΣΟΙ ΦΑΚΕΛΟΙ ΚΑΙ ΕΚΣΤΠΩΣΕ ΣΑ WINDOWS XP ηότοι εργαζηηρίοσ ην πιαίζην ηνπ ζπγθεθξηκέλνπ εξγαζηεξίνπ ζα παξνπζηαζηνύλ βαζηθέο ιεηηνπξγίεο ησλ Windows XP πνπ ζρεηίδνληαη
Άζκηζη ζτέζης κόζηοσς-τρόνοσ (Cost Time trade off) Καηαζκεσαζηική ΑΔ
Άζκηζη ζτέζης κόζηοσς-τρόνοσ (Cost Time trade off) Καηαζκεσαζηική Δίζηε μησανικόρ διοίκηζηρ μεγάληρ καηαζκεςαζηικήρ εηαιπείαρ και καλείζηε να ςλοποιήζεηε ηο έπγο πος πεπιγπάθεηαι από ηον Πίνακα 1. Κωδ.
Ενσωµατωµένα Υπολογιστικά Συστήµατα (Embedded Computer Systems)
Ενσωµατωµένα Υπολογιστικά Συστήµατα (Embedded Computer Systems) Μαθηµα 2 ηµήτρης Λιούπης 1 Intel SA-1110 µc StrongARM core. System-on-Chip. Εξέλιξη των SA-110 και SA-1100. 2 ARM cores ARM: IP (intellectual
ΓΗΑΓΩΝΗΣΜΑ ΣΤΑ ΜΑΘΖΜΑΤΗΚΑ. Ύλη: Μιγαδικοί-Σσναρηήζεις-Παράγωγοι Θεη.-Τετν. Καη Εήηημα 1 ο :
ΓΗΑΓΩΝΗΣΜΑ ΣΤΑ ΜΑΘΖΜΑΤΗΚΑ Ον/μο:.. Γ Λσκείοσ Ύλη: Μιγαδικοί-Σσναρηήζεις-Παράγωγοι Θεη.-Τετν. Καη. 11-1-11 Εήηημα 1 ο : Α. Γηα ηελ ζπλάξηεζε f, λα βξείηε ην δηάζηεκα ζην νπνίν είλαη παξαγσγίζηκε θαζώο θαη
iii. iv. γηα ηελ νπνία ηζρύνπλ: f (1) 2 θαη
ΔΠΑΝΑΛΗΠΣΙΚΑ ΘΔΜΑΣΑ ΣΟ ΓΙΑΦΟΡΙΚΟ ΛΟΓΙΜΟ Μάρτιος 0 ΘΔΜΑ Να ππνινγίζεηε ηα όξηα: i ii lim 0 0 lim iii iv lim e 0 lim e 0 ΘΔΜΑ Γίλεηαη ε άξηηα ζπλάξηεζε '( ) ( ) γηα θάζε 0 * : R R γηα ηελ νπνία ηζρύνπλ:
Διαηιμήζεις για Αιολικά Πάρκα. Κώδικες 28, 78 και 84
Διαηιμήζεις για Αιολικά Πάρκα Κώδικες 28, 78 και 84 Διαηιμήζεις για Αιολικά Πάρκα Οη Διαηιμήζεις για Αιολικά Πάρκα εθαξκόδνληαη γηα ηελ απνξξνθνύκελε ελέξγεηα από Αηνιηθά Πάξθα πνπ είλαη ζπλδεδεκέλα ζην
Δυναμική Δρομολόγηση Εντολών (Dynamic Scheduling)
Δυναμική Δρομολόγηση Εντολών (Dynamic Scheduling) Απόδοση pipeline Pipeline CPI = Ideal pipeline CPI + Structural Stalls + Data Hazard Stalls + Control Stalls Ideal pipeline CPI: μέτρο της μέγιστης απόδοσης
ΑΝΤΗΛΙΑΚΑ. Η Μηκή ζθέθηεθε έλαλ ηξόπν, γηα λα ζπγθξίλεη κεξηθά δηαθνξεηηθά αληειηαθά πξντόληα. Απηή θαη ν Νηίλνο ζπλέιεμαλ ηα αθόινπζα πιηθά:
ΑΝΤΗΛΙΑΚΑ Η Μηκή θαη ν Νηίλνο αλαξσηήζεθαλ πνην αληειηαθό πξντόλ παξέρεη ηελ θαιύηεξε πξνζηαζία ζην δέξκα ηνπο. Τα αληειηαθά πξντόληα έρνπλ έλα δείθηε αληειηαθήο πξνζηαζίαο (SPF), ν νπνίνο δείρλεη πόζν
Μορθές Κακόβοσλοσ Κώδικα (Malicious Code)
Μορθές Κακόβοσλοσ Κώδικα (Malicious Code) Page 1 Υποπλοίαρτος Ν. Πεηράκος ΠΝ Αηδένηα Γνύξεηνη Ίππνη (Trojan Horses) Ινί (Viruses) Worms Root-kit Page 2 Γνύξεηνο Ίππνο (Trojan Horse) Οξηζκόο: Πξόγξακκα
Δξγαζηεξηαθή άζθεζε 03. Σηεξενγξαθηθή πξνβνιή ζην δίθηπν Wulf
Δξγαζηεξηαθή άζθεζε 03 Σηεξενγξαθηθή πξνβνιή ζην δίθηπν Wulf Ζιίαο Χαηδεζενδσξίδεο Οθηώβξηνο / Ννέκβξηνο 2004 Τη είλαη ην δίθηπν Wulf Δπίπεδν ζην νπνίν κπνξνύκε λα αλαπαξαζηήζνπκε ηξηζδηάζηαηα ζρήκαηα,
ΚΤΠΡΙΑΚΗ ΜΑΘΗΜΑΣΙΚΗ ΕΣΑΙΡΕΙΑ ΜΑΘΗΜΑΣΙΚΗ ΚΤΣΑΛΟΓΡΟΜΙΑ 2007 ΓΙΑ ΣΟ ΓΤΜΝΑΙΟ Παπασκευή 26 Ιανουαπίου 2007 Σάξη: Α Γυμνασίου ΥΟΛΕΙΟ..
ΜΑΘΗΜΑΣΙΚΗ ΚΤΣΑΛΟΓΡΟΜΙΑ 2007 ΓΙΑ ΣΟ ΓΤΜΝΑΙΟ Παπασκευή 26 Ιανουαπίου 2007 Σάξη: Α Γυμνασίου έλαξμεο 09.30 ιήμεο 09.45 Σην παξαθάησ ζρήκα θαίλεηαη ηκήκα ελόο πνιενδνκηθνύ ζρεδίνπ κηαο πόιεο. Οη ζθηαζκέλεο
ΦΥΣΙΚΗ ΤΩΝ ΡΕΥΣΤΩΝ. G. Mitsou
ΦΥΣΙΚΗ ΤΩΝ ΡΕΥΣΤΩΝ ηαηηθή ηωλ ξεπζηώλ (Τδξνζηαηηθή) Ση είλαη ηα ξεπζηά - Γεληθά Ππθλόηεηα Πίεζε Μεηαβνιή ηεο πίεζεο ζπλαξηήζεη ηνπ βάζνπο Αξρή ηνπ Pascal Τδξνζηαηηθή πίεζε Αηκνζθαηξηθή πίεζε Απόιπηε &
ΗΥ425 Αρχιτεκτονική Υπολογιστών. Προχωρημένες Τεχνικές Pipelining. Ιάκωβος Μαυροειδής
ΗΥ425 Αρχιτεκτονική Υπολογιστών Προχωρημένες Τεχνικές Pipelining. Ιάκωβος Μαυροειδής WB Data Imm Επεξεργαστής DLX Instruction Fetch Instr. Decode Reg. Fetch Execute Addr. Calc Memory Access Write Back
TOOLBOOK (μάθημα 2) Δεκηνπξγία βηβιίνπ θαη ζειίδσλ ΠΡΟΑΡΜΟΓΗ: ΒΑΛΚΑΝΙΩΣΗ ΔΗΜ. ΕΚΠΑΙΔΕΤΣΙΚΟ ΠΕ19 1 TOOLBOOK ΜΑΘΗΜΑ 2
TOOLBOOK (μάθημα 2) Δεκηνπξγία βηβιίνπ θαη ζειίδσλ ΕΚΠΑΙΔΕΤΣΙΚΟ ΠΕ19 1 Δημιουργία σελίδων και βιβλίων Έλα θαηλνύξην βηβιίν πεξηέρεη κία άδεηα ζειίδα κε έλα άδεην background. Δελ κπνξνύκε λα μερσξίζνπκε
ΠΛΕ- 027 Μικροεπεξεργαστές 8ο μάθημα: Παραλληλία επιπέδου εντολής
ΠΛΕ- 027 Μικροεπεξεργαστές 8ο μάθημα: Παραλληλία επιπέδου εντολής Αρης Ευθυμίου Ταχύτερη εκτέλεση Με τις τεχνικές που είδαμε στα προηγούμενα μαθήματα μπορούμε να εκτελέσουμε (με επικάλυψη) περίπου 1 εντολή
Γοκή επαλάιευες Δληοιές Όζο & Μέτρης_όηοσ
Αιγόξηζκνη 2.2.7.4 Γοκή επαλάιευες Δληοιές Όζο & Μέτρης_όηοσ Εηζαγσγή ζηηο Αξρέο ηεο Επηζηήκεο ησλ Η/Υ 1 Άζθεζε 34 ζει 53 Έλα ςεθηαθό θσηνγξαθηθό άικπνπκ έρεη απνζεθεπηηθό ρώξν N Mbytes. Να αλαπηύμεηε
Ηλεκηπονικά Απσεία και Διεπαθέρ
MENU ΑΝΑΦΟΡΕΣ Ηλεκηπονικά Απσεία και Διεπαθέρ Σε απηό ην ζεκείν ηεο εθαξκνγήο δεκηνπξγνύκε ηα δηάθνξα Ηιεθηξνληθά Αξρεία έηζη ώζηε λα ηα ππνβάινπκε ζηνπο δηάθνξνπο θνξείο. Γηα λα επηιέμνπκε έλα είδνο αξρείνπ
Αζκήζεις ζτ.βιβλίοσ ζελίδας 13 14
.1.10 ζκήζεις ζτ.βιβλίοσ ζελίδας 13 14 Ερωηήζεις Καηανόηζης 1. ύν δηαθνξεηηθέο επζείεο κπνξεί λα έρνπλ θαλέλα θνηλό ζεκείν Έλα θνηλό ζεκείν i ύν θνηλά ζεκεία iλ) Άπεηξα θνηλά ζεκεία ηηηνινγήζηε ηελ απάληεζε
ΜΑΘΗΜΑΣΑ ΦΩΣΟΓΡΑΦΙΑ. Ειζαγωγή ζηη Φωηογραθία. Χριζηάκης Σαζεΐδης EFIAP
ΜΑΘΗΜΑΣΑ ΦΩΣΟΓΡΑΦΙΑ Ειζαγωγή ζηη Φωηογραθία Χριζηάκης Σαζεΐδης EFIAP 1 ΜΑΘΗΜΑ 6 ο Προγράμμαηα θωηογραθικών μηχανών Επιλογέας προγραμμάηων Μαο δίλεη ηε δπλαηόηεηα λα ειέγμνπκε ην άλνηγκα δηαθξάγκαηνο θαη
ΠΛΕ- 074 Αρχιτεκτονική Υπολογιστών 2
ΠΛΕ- 074 Αρχιτεκτονική Υπολογιστών 2 10ο μάθημα: Ορια παραλληλίας επιπέδου εντολής και πολυνηματικοί επεξεργαστές Αρης Ευθυμίου Πηγές διαφανειών: συνοδευτικές διαφάνειες αγγλικης εκδοσης του βιβλιου Ορια
Ενδεικτικά Θέματα Στατιστικής ΙΙ
Ενδεικτικά Θέματα Στατιστικής ΙΙ Θέματα. Έζησ όηη ζε δείγκα 35 θαηνηθηώλ πνπ ελνηθηάδνληαη ζε θνηηεηέο ζηελ Κνδάλε βξέζεθε ην κέζν κεληαίν κίζζσκα ζηα 5 επξώ, ελώ ζην Ζξάθιεην ην κέζν κεληαίν κίζζσκα ζε
ΚΤΠΡΙΑΚΗ ΜΑΘΗΜΑΣΙΚΗ ΕΣΑΙΡΕΙΑ ΜΑΘΗΜΑΣΙΚΗ ΚΤΣΑΛΟΓΡΟΜΙΑ 2007 ΓΙΑ ΣΟ ΓΤΜΝΑΙΟ Παπασκευή 26 Ιανουαπίου 2007 Σάξη: Α Γυμνασίου ΥΟΛΕΙΟ..
ΜΑΘΗΜΑΣΙΚΗ ΚΤΣΑΛΟΓΡΟΜΙΑ 2007 ΓΙΑ ΣΟ ΓΤΜΝΑΙΟ Παπασκευή 26 Ιανουαπίου 2007 Σάξη: Α Γυμνασίου έλαξμεο 09.30 ιήμεο 09.45 Σην παξαθάησ ζρήκα θαίλεηαη ηκήκα ελόο πνιενδνκηθνύ ζρεδίνπ κηαο πόιεο. Οη ζθηαζκέλεο
ΜΑΘΗΜΑ / ΤΑΞΗ : ΗΛΕΚΤΡΟΛΟΓΙΑ/Γ ΛΥΚΕΙΟΥ ΣΕΙΡΑ: ΗΜΕΡΟΜΗΝΙΑ: 08/09/2014
ΔΙΑΓΩΝΙΣΜΑ ΕΚΠ. ΕΤΟΥΣ 204-205 ΜΑΘΗΜΑ / ΤΑΞΗ : ΗΛΕΚΤΡΟΛΟΓΙΑ/Γ ΛΥΚΕΙΟΥ ΣΕΙΡΑ: ΗΜΕΡΟΜΗΝΙΑ: 08/09/204 A ΟΜΑΓΑ Οδηγία: Να γράυεηε ζηο ηεηράδιο ζας ηον αριθμό κάθε μιας από ηις παρακάηφ ερφηήζεις Α.-Α.8 και
ΣΕΙ ΙΟΝΙΩΝ ΝΗΩΝ ΣΜΗΜΑ: ΣΕΥΝΟΛΟΓΙΑ ΠΛΗΡΟΦΟΡΙΚΗ ΚΑΙ ΣΗΛΕΠΙΚΟΙΝΩΝΙΩΝ ΥΕΙΜΕΡΙΝΟ ΕΞΑΜΗΝΟ Ρέππα Μαξγαξίηα
ΣΕΙ ΙΟΝΙΩΝ ΝΗΩΝ ΣΜΗΜΑ: ΣΕΥΝΟΛΟΓΙΑ ΠΛΗΡΟΦΟΡΙΚΗ ΚΑΙ ΣΗΛΕΠΙΚΟΙΝΩΝΙΩΝ ΥΕΙΜΕΡΙΝΟ ΕΞΑΜΗΝΟ 2011-12 Ρέππα Μαξγαξίηα FORMAT, UNFORMAT Format format , όποσ = a:, b: Μνξθνπνηεί, δειαδή πξνεηνηκάδεη
x-1 x (x-1) x 5x 2. Να απινπνηεζνύλ ηα θιάζκαηα, έηζη ώζηε λα κελ ππάξρνπλ ξηδηθά ζηνπο 22, 55, 15, 42, 93, 10 5, 12
ΑΚΖΔΗ ΤΜΝΑΗΟΤ - ΚΤΚΛΟ ΠΡΩΣΟ - - ηα πνηεο ηηκέο ηνπ ηα παξαθάησ θιάζκαηα δελ νξίδνληαη ; (Τπόδεημε : έλα θιάζκα νξίδεηαη αλ ν παξνλνκαζηήο είλαη δηάθνξνο ηνπ κεδελόο) - (-) - (-) - Να απινπνηεζνύλ ηα θιάζκαηα
Ζαχαρίας Μ. Κοντοπόδης Εργαστήριο Λειτουργικών Συστημάτων ΙΙ
Διαφάνεια 1 η ΕΚΚΙΝΗΣΗ ΤΟΥ ΥΠΟΛΟΓΙΣΤΗ ΚΑΙ ΕΙΣΟΔΟΣ ΣΤΟ BIOS UITILITY Τν ζπλεζέζηεξν πιήθηξν γηα ηελ είζνδν ζην BIOS Utility είλαη ην πιήθηξν Del. Παξόια απηά δηαθνξεηηθνί θαηαζθεπαζηέο, ρξεζηκνπνηνύλ δηαθνξεηηθά
ΓΔΧΜΔΣΡΙΑ ΓΙΑ ΟΛΤΜΠΙΑΓΔ
ΒΑΓΓΔΛΗ ΦΤΥΑ 2009 ελίδα 2 από 9 ΔΤΘΔΙΔ SIMSON 1 ΒΑΙΚΔ ΠΡΟΣΑΔΙ 1.1 ΔΤΘΔΙΑ SIMSON Γίλεηαη ηξίγσλν AB θαη ηπρόλ ζεκείν ηνπ πεξηγεγξακκέλνπ θύθινπ ηνπ. Αλ 1, 1 θαη 1 είλαη νη πξνβνιέο ηνπ ζηηο επζείεο πνπ
Αρχιτεκτονική Υπολογιστών
Τμήμα Μηχανικών Πληροφορικής & Τηλεπικοινωνιών Αρχιτεκτονική Υπολογιστών Ενότητα 6: Διασωλήνωση Δρ. Μηνάς Δασυγένης mdasyg@ieee.org Εργαστήριο Ψηφιακών Συστημάτων και Αρχιτεκτονικής Υπολογιστών http://arch.icte.uowm.gr/mdasyg
Κεθάλαιο 7. Πξνζθνξά ηνπ θιάδνπ Μ. ΨΥΛΛΑΚΗ
Κεθάλαιο 7 Πξνζθνξά ηνπ θιάδνπ 1 Προζθορά ανηαγωνιζηικού κλάδοσ Πώο πξέπεη λα ζπλδπαζηνύλ νη απνθάζεηο πξνζθνξάο ησλ πνιιώλ επηκέξνπο επηρεηξήζεσλ ελόο αληαγσληζηηθνύ θιάδνπ γηα λα βξνύκε ηελ θακπύιε πξνζθνξάο
Μονοψϊνιο. Αγνξά κε ιίγνπο αγνξαζηέο. Δύναμη μονοψωνίος Η ηθαλόηεηα πνπ έρεη ν αγνξαζηήο λα επεξεάζεη ηελ ηηκή ηνπ αγαζνύ.
Μονοψϊνιο Ολιγοψώνιο Αγνξά κε ιίγνπο αγνξαζηέο. Δύναμη μονοψωνίος Η ηθαλόηεηα πνπ έρεη ν αγνξαζηήο λα επεξεάζεη ηελ ηηκή ηνπ αγαζνύ. Οπιακή αξία Δπηπξόζζεηα νθέιε από ηελ ρξήζε/θαηαλάισζε κηαο επηπξόζζεηε
Υ- 01 Αρχιτεκτονική Υπολογιστών Υπερβαθμωτοι επεξεργαστές
Υ- 01 Αρχιτεκτονική Υπολογιστών Υπερβαθμωτοι επεξεργαστές Αρης Ευθυμίου Το σημερινό μάθημα Υπερβαθμωτοί επεξεργαστές (superscalar) Εκτέλεση σε σειρά Εκτέλεση εκτός σειράς Alpha 21164 Scoreboard Μετονομασία
ΡΤΘΜΙΕΙ ΔΙΚΣΤΟΤ ΣΑ WINDOWS
ηότοι εργαζηηρίοσ ΡΤΘΜΙΕΙ ΔΙΚΣΤΟΤ ΣΑ WINDOWS ην πιαίζην ηνπ ζπγθεθξηκέλνπ εξγαζηεξίνπ ζα παξνπζηαζηεί ε δηαδηθαζία ηωλ ξπζκίζεωλ δηθηύνπ ζε ιεηηνπξγηθό ζύζηεκα Windows XP. Η δηαδηθαζία ζε γεληθέο γξακκέο
CS425 Computer Systems Architecture
CS425 Computer Systems Architecture Fall 2017 Dynamic Instruction Scheduling: Scoreboard CS425 - Vassilis Papaefstathiou 1 DLX Processor Instruction Fetch Instr. Decode Reg. Fetch Execute Addr. Calc Memory
Constructors and Destructors in C++
Constructors and Destructors in C++ Σύνθεζη Πνιύ ζπρλά ζηε C++ κία θιάζε κπνξεί λα πεξηέρεη ζαλ κέιεδεδνκέλα αληηθείκελα άιισλ θιάζεσλ. Πνηα είλαη ε ζεηξά κε ηελ νπνία δεκηνπξγνύληαη θαη θαηαζηξέθνληαη
T A E K W O N D O. Δ. ΠπθαξΨο. ΔπΫθνπξνο ΘαζεγεηΪο ΑζιεηηθΪο ΦπζηθνζεξαπεΫαο ΡΔΦΑΑ - ΑΞΘ
T A E K W O N D O Δ. ΠπθαξΨο ΔπΫθνπξνο ΘαζεγεηΪο ΑζιεηηθΪο ΦπζηθνζεξαπεΫαο ΡΔΦΑΑ - ΑΞΘ ΦΠΗΘΝΘΔΟΑΞΔΗΑ Ο Ρ Ι Μ Ο Φπζη(θ)νζεξαπεΫα εϋλαη ε επηζηϊκε, ε νπνϋα κόλν κε θπζηθψ κωζα θαη κεζόδνπο πξνζπαζεϋ λα ζεξαπεύζεη
Έλαο πίνακας σσμβόλων ππνζηεξίδεη δύν βαζηθέο ιεηηνπξγίεο:
Πίνακες Σσμβόλων Έλαο πίνακας σσμβόλων ππνζηεξίδεη δύν βαζηθέο ιεηηνπξγίεο: Εηζαγσγή ελόο ζηνηρείνπ Αλαδήηεζε ζηνηρείνπ κε δεδνκέλν θιεηδί Άιιεο ρξήζηκεο ιεηηνπξγίεο είλαη: Δηαγξαθή ελόο θαζνξηζκέλνπ ζηνηρείνπ
Κεθάιαην 20. Ελαχιστοποίηση του κόστους
Κεθάιαην 0 Ελαχιστοποίηση του κόστους Ειαρηζηνπνίεζε ηνπ θόζηνπο Μηα επηρείξεζε ειαρηζηνπνηεί ην θόζηνο ηεο αλ παξάγεη νπνηνδήπνηε δεδνκέλν επίπεδν πξντόληνο y 0 ζην κηθξόηεξν δπλαηό ζπλνιηθό θόζηνο. Τν
ΚΤΠΡΙΑΚΗ ΜΑΘΗΜΑΣΙΚΗ ΕΣΑΙΡΕΙΑ ΜΑΘΗΜΑΤΙΚΗ ΣΚΥΤΑΛΟΓΡΟΜΙΑ 2015 ΓΙΑ ΤΟ ΓΥΜΝΑΣΙΟ Τεηάπηη 28 Ιανουαπίου 2015 ΛΔΥΚΩΣΙΑ Τάξη: Α Γυμναζίου
ΚΤΠΡΙΑΚΗ ΜΑΘΗΜΑΣΙΚΗ ΕΣΑΙΡΕΙΑ ΜΑΘΗΜΑΤΙΚΗ ΣΚΥΤΑΛΟΓΡΟΜΙΑ 2015 ΓΙΑ ΤΟ ΓΥΜΝΑΣΙΟ Τεηάπηη 28 Ιανουαπίου 2015 ΛΔΥΚΩΣΙΑ Τάξη: Α Γυμναζίου ΠΡΟΒΛΗΜΑ Σε έλα ηνπξλνπά βόιετ δήισζαλ ζπκκεηνρή νκάδεο Γπκλαζίσλ ηεο Κύπξνπ.
Μέθοδοι Πρόβλεψης Διακλαδώσεων (Branch Prediction Mechanisms)
Μέθοδοι Πρόβλεψης Διακλαδώσεων (Branch Prediction Mechanisms) 1 Εντολές Διακλάδωσης Περίπου 20% των εντολών είναι εντολές διακλάδωσης Πολλά στάδια μεταξύ υπολογισμού του επόμενου PC και εκτέλεσης του branch
Τάπηα με ππάζo, bacon και θέηα by Madame Ginger
Τάπηα με ππάζo, bacon και θέηα by Madame Ginger 1 θύιιν ζθνιηάηαο 2 πξάζα 150 γξ. bacon 150 γξ. θέηα ΓΧΓΧΝΗ 100 γξ. γξαβηέξα ΓΧΓΧΝΗ 1 θ.ζ. ειαηόιαδν Κόβνπκε ηα πξάζα ζε ιεπηέο ξνδέιεο. Κόβνπκε ην bacon
(Branch Prediction Mechanisms)
Μέθοδοι Πρόβλεψης Διακλαδώσεων (Branch Prediction Mechanisms) 1 Εντολές Διακλάδωσης Περίπου 20% των εντολών είναι εντολές διακλάδωσης Πολλά στάδια μεταξύ υπολογισμού του επόμενου PC και εκτέλεσης του branch
ΜΑΘΗΜΑΣΑ ΦΩΣΟΓΡΑΦΙΑ. Εισαγωγή στη Φωτογραυία. Χριζηάκης Σαζεΐδης - EFIAP
ΜΑΘΗΜΑΣΑ ΦΩΣΟΓΡΑΦΙΑ Εισαγωγή στη Φωτογραυία Χριζηάκης Σαζεΐδης - EFIAP 1 ΜΑΘΗΜΑ 3 ο ΚΛΕΙΣΡΟ ΣΑΥΤΣΗΣΑ ΚΛΕΙΣΡΟΤ-ΕΠΙΛΟΓΗ ΚΑΣΑΛΛΗΛΗ ΣΑΥΤΣΗΣΑ Σι είναι υωτογραυική μητανή; Από πνηα κέξε απνηειείηαη: 1. Φαθό
ΔΙΑΓΩΝΙΣΜΑ ΣΤΗ ΦΥΣΙΚΗ. Ύλη: Εσθύγραμμη Κίνηζη
ΔΙΑΓΩΝΙΣΜΑ ΣΤΗ ΦΥΣΙΚΗ Είμαζηε ηυχεροί που είμαζηε δάζκαλοι Ον/μο:.. A Λσκείοσ Ύλη: Εσθύγραμμη Κίνηζη 8-11-2015 Θέμα 1 ο : 1. Η εμίζωζε θίλεζεο ελόο θηλεηνύ πνπ θηλείηαη επζύγξακκα είλαη ε x = 5t. Πνηα
ΠΑΡΑΡΣΗΜΑ Δ. ΔΤΡΔΗ ΣΟΤ ΜΔΣΑΥΗΜΑΣΙΜΟΤ FOURIER ΓΙΑΦΟΡΩΝ ΗΜΑΣΩΝ
ΠΑΡΑΡΣΗΜΑ Δ. ΔΤΡΔΗ ΣΟΤ ΜΔΣΑΥΗΜΑΣΙΜΟΤ FOURIER ΓΙΑΦΟΡΩΝ ΗΜΑΣΩΝ Εδώ ζα ππνινγίζνπκε ην κεηαζρεκαηηζκό Fourier κεξηθώλ αθόκα ζεκάησλ, πξνζπαζώληαο λα μεθηλήζνπκε από ην κεηαζρεκαηηζκό Fourier γλσζηώλ ζεκάησλ
ΚΤΠΡΙΑΚΗ ΜΑΘΗΜΑΣΙΚΗ ΔΣΑΙΡΔΙΑ ΠΑΓΚΤΠΡΙΟ ΓΙΑΓΩΝΙ ΜΟ
ΚΤΠΡΙΑΚΗ ΜΑΘΗΜΑΣΙΚΗ ΔΣΑΙΡΔΙΑ ΠΑΓΚΤΠΡΙΟ ΓΙΑΓΩΝΙ ΜΟ Α ΛΤΚΔΙΟΤ Ζμεπομηνία: 18/12/10 Ώπα εξέτασηρ: 09:30-12:30 ΠΡΟΣΕΙΝΟΜΕΝΕ ΛΤ ΕΙ 1. Δίλεηαη ην πνιπώλπκν Αλ θαη., λα βξείηε ην ηειεπηαίν ςεθίν ηνπ αξηζκνύ έρνπκε:
Σημεία Ασύπματηρ Ππόσβασηρ (Hot-Spots)
Σημεία Ασύπματηρ Ππόσβασηρ (Hot-Spots) 1.1 Σςνοπτική Πεπιγπαυή Hot Spots Σα ζεκεία αζύξκαηεο πξόζβαζεο πνπ επηιέρζεθαλ αλαθέξνληαη ζηνλ επόκελν πίλαθα θαη παξνπζηάδνληαη αλαιπηηθά ζηηο επόκελεο παξαγξάθνπο.
B-Δέλδξα. Τα B-δέλδξα ρξεζηκνπνηνύληαη γηα ηε αλαπαξάζηαζε πνιύ κεγάισλ ιεμηθώλ πνπ είλαη απνζεθεπκέλα ζην δίζθν.
B-Δέλδξα Τα B-δέλδξα ρξεζηκνπνηνύληαη γηα ηε αλαπαξάζηαζε πνιύ κεγάισλ ιεμηθώλ πνπ είλαη απνζεθεπκέλα ζην δίζθν. Δέλδξα AVL n = 2 30 = 10 9 (πεξίπνπ). 30
Εςθςή ζςζηήμαηα επισειπήζεων και αξιολόγηζη
Εςθςή ζςζηήμαηα επισειπήζεων και αξιολόγηζη Μάθημα 11 Τμήμα Μάπκεηινγκ και Διοίκηζηρ Λειηοςπγιών Τα δηαγξάκκαηα θαηάζηαζεο (state diagrams) ρξεζηκνπνηνύληαη γηα λα βνεζήζνπλ ηνλ πξνγξακκαηηζηή λα θαηαιάβεη
Φςζική Πποζαναηολιζμού Γ Λςκείος. Αζκήζειρ Ταλανηώζειρ 1 ο Φςλλάδιο
Φςζική Πποζαναηολιζμού Γ Λςκείος Αζκήζειρ Ταλανηώζειρ 1 ο Φςλλάδιο Επιμέλεια: Αγκανάκηρ Α. Παναγιώηηρ Επωηήζειρ Σωζηό- Λάθορ Να χαπακηηπίζεηε ηιρ παπακάηω πποηάζειρ ωρ ζωζηέρ ή λάθορ: 1. Η ηαιάλησζε είλαη
Εηζαγσγή ζηελ επηζηήκε ησλ ππνινγηζηώλ. Λνγηζκηθό Υπνινγηζηώλ Κεθάιαην 7ν Λεηηνπξγηθά Σπζηήκαηα
Εηζαγσγή ζηελ επηζηήκε ησλ ππνινγηζηώλ Λνγηζκηθό Υπνινγηζηώλ Κεθάιαην 7ν Λεηηνπξγηθά Σπζηήκαηα 1 Υπνινγηζηηθό Σύζηεκα 2 Λεηηνπξγηθό Σύζηεκα Απνηειεί ηε δηαζύλδεζε κεηαμύ ηνπ πιηθνύ ελόο ππνινγηζηή θαη
Δπηιέγνληαο ην «Πξνεπηινγή» θάζε θνξά πνπ ζα ζπλδέεζηε ζηελ εθαξκνγή ζα βξίζθεζηε ζηε λέα ρξήζε.
ΑΝΟΙΓΜΑ ΝΔΑ ΥΡΗΗ 1. Γεκηνπξγείηε ηε λέα ρξήζε από ηελ επηινγή «Παξάκεηξνη/Παξάκεηξνη Δηαηξίαο/Γηαρείξηζε Δηαηξηώλ». Πιεθηξνινγείηε ηνλ θσδηθό ηεο εηαηξίαο ζαο θαη παηάηε Enter. Σηελ έλδεημε «Υξήζεηο» παηάηε
Εντολές Διακλάδωσης. #bubbles ~= pipeline depth X loop length. Next fetch started. Fetch. I-cache. Fetch Buffer. Decode. Issue Buffer.
Άδεια Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες χρήσης Creative Commons. Για εκπαιδευτικό υλικό, όπως εικόνες, που υπόκειται σε άδεια χρήσης άλλου τύπου, αυτή πρέπει να αναφέρεται ρητώς. Εντολές
Απαντήσεις θέματος 2. Παξαθάησ αθνινπζεί αλαιπηηθή επίιπζε ησλ εξσηεκάησλ.
Απαντήσεις θέματος 2 Απηά πνπ έπξεπε λα γξάςεηε (δελ ρξεηαδόηαλ δηθαηνιόγεζε εθηόο από ην Γ) Α return a*b; Β 0:acegf2, 1: acegf23, 2: acegf234, 3:acegf2345, 4:acegf23456, 5:acegf234567, 6:acegf2345678,
1.1 ΑΣΚΗΣΗ ΛΥΣΗ 2.1 ΑΣΚΗΣΗ ΛΥΣΗ 3.1 ΑΣΚΗΣΗ
1.1 ΑΣΚΗΣΗ i) Έστω ότι οι εντολές κινητής υποδιαστολής ευθύνονται για το 25% του χρόνου εκτέλεσης ενός προγράµµατος σε ένα µηχάνηµα. Προτείνεται να βελτιωθεί το υλικό που σχετίζεται µε αριθµούς κινητής
Σήκαηα Β Α Γ Γ Δ Λ Η Σ Ο Ι Κ Ο Ν Ο Μ Ο Υ Γ Ι Α Λ Δ Ξ Η - ( 2 ) ΕΙΣΑΓΨΓΗ ΣΤΙΣ ΤΗΛΕΠΙΚΟΙΝΨΝΙΕΣ
Σήκαηα 1 Β Α Γ Γ Δ Λ Η Σ Ο Ι Κ Ο Ν Ο Μ Ο Υ Γ Ι Α Λ Δ Ξ Η - ( 2 ) Σήκαηα Οξηζκόο ζήκαηνο Ταμηλόκεζε ζεκάησλ Σεηξέο Fourier Μεηαζρεκαηηζκόο Fourier Σπλέιημε Σπζρέηηζε θαη Φαζκαηηθή Ππθλόηεηα 2 Οξηζκόο Σήκαηνο
Δξγαιεία Καηαζθεπέο 1 Σάμε Σ Δ.Κ.Φ.Δ. ΥΑΝΙΧΝ ΠΡΧΣΟΒΑΘΜΙΑ ΔΚΠΑΙΓΔΤΗ. ΔΝΟΣΗΣΑ 11 ε : ΦΧ ΔΡΓΑΛΔΙΑ ΚΑΣΑΚΔΤΔ. Καηαζθεπή 1: Φαθόο κε ζσιήλα.
Δξγαιεία Καηαζθεπέο 1 Δ.Κ.Φ.Δ. ΥΑΝΙΧΝ ΠΡΧΣΟΒΑΘΜΙΑ ΔΚΠΑΙΓΔΤΗ ΔΝΟΣΗΣΑ 11 ε : ΦΧ ΔΡΓΑΛΔΙΑ ΚΑΣΑΚΔΤΔ Καηαζθεπή 1: Φαθόο κε ζσιήλα Γηαθξάγκαηα Δξγαιεία Καηαζθεπέο 2 Η θαηαζθεπή πεξηγξάθεηαη ζηελ αληίζηνηρε ελόηεηα
Η αξρή ζύλδεζεο Client-Server
Η αξρή ζύλδεζεο Client-Server Δηαθνκηζηήο (Server) Πξνζθέξεη ππεξεζίεο ζηνπο Πειάηεο (Client) Μεγάινη ππνινγηζηέο γηα ηηο ππεξεζίεο Internet (π.ρ. WWW, FTP) Λακβάλεη εξσηήζεηο θαη δίδεη απαληήζεηο Πειάηεο
ΠΑΝΔΛΛΑΓΗΚΔ ΔΞΔΣΑΔΗ Γ ΣΑΞΖ ΖΜΔΡΖΗΟΤ ΓΔΝΗΚΟΤ ΛΤΚΔΗΟΤ ΚΑΗ ΔΠΑΛ ΣΔΣΑΡΣΖ 25 ΜΑΨΟΤ 2016 ΔΞΔΣΑΕΟΜΔΝΟ ΜΑΘΖΜΑ: ΑΡΥΔ ΟΗΚΟΝΟΜΗΚΖ ΘΔΧΡΗΑ ΠΡΟΑΝΑΣΟΛΗΜΟΤ - ΔΠΗΛΟΓΖ
ΠΑΝΔΛΛΑΓΗΚΔ ΔΞΔΣΑΔΗ Γ ΣΑΞΖ ΖΜΔΡΖΗΟΤ ΓΔΝΗΚΟΤ ΛΤΚΔΗΟΤ ΚΑΗ ΔΠΑΛ ΣΔΣΑΡΣΖ 25 ΜΑΨΟΤ 2016 ΔΞΔΣΑΕΟΜΔΝΟ ΜΑΘΖΜΑ: ΑΡΥΔ ΟΗΚΟΝΟΜΗΚΖ ΘΔΧΡΗΑ ΠΡΟΑΝΑΣΟΛΗΜΟΤ - ΔΠΗΛΟΓΖ (Δλδεηθηηθέο Απαληήζεηο) ΘΔΜΑ Α Α1. α. Σωζηό β. Λάζνο
Α Ο Κ Η Α Μ Α Ζ Η Η Ρ Η ( S E A R C H )
Ξ G O O G L E S C H O L A R Α Ο Ξ Ε Κ Ε Θ Λ Θ Α Λ Η Τ Α Μ Η Α Μ Α Ζ Η Η Ρ Η Ρ Οξαγκαηνπνηώληαο αλαδήηεζε ζην GoogleScholar (http://scholar.google.com/) ν ρξήζηεο κπνξεί λα εληνπίζεη πιηθό αθαδεκαϊθνύ θαη
Q Η ζσνάρηηζη μέζοσ κόζηοσς μας δίνει ηο κόζηος ανά μονάδα παραγωγής. Q Η ζσνάρηηζη μέζοσ κόζηοσς μας δίνει ηο ζηαθερό κόζηος ανά μονάδα παραγωγής
ΜΙΚΡΟΟΙΚΟΝΟΜΙΚΗ ΘΕΩΡΙΑ ΣΟΜΟ Α Mάθημα 5: To παραγωγής σναρηήζεις κόζηοσς Η ζπλάξηεζε ζπλνιηθνύ θόζηνπο C FC VC Όπνπ FC= ην ζηαζεξό θόζηνο (ην θόζηνο γηα ηνλ ζηαζεξό παξαγσγηθό ζπληειεζηή) θαη VC= ην κεηαβιεηό
7. ΚΑΤΑΧΩΡΗΤΕΣ ΕΡΩΤΗΣΕΙΣ ΑΣΚΗΣΕΙΣ. 3. Έλαο θαηαρσξεηήο SISO ησλ 4 bits έρεη: α) Μία είζνδν, β) Δύν εηζόδνπο, γ) Σέζζεξεηο εηζόδνπο.
7. ΚΑΤΑΧΩΡΗΤΕΣ ΕΡΩΤΗΣΕΙΣ ΑΣΚΗΣΕΙΣ 1. Ση είλαη έλαο θαηαρσξεηήο; O θαηαρσξεηήο είλαη κηα νκάδα από flip-flop πνπ κπνξεί λα απνζεθεύζεη πξνζσξηλά ςεθηαθή πιεξνθνξία. Μπνξεί λα δηαηεξήζεη ηα δεδνκέλα ηνπ
ΚΕΦ. 2.3 ΑΠΟΛΤΣΗ ΣΘΜΗ ΠΡΑΓΜΑΣΘΚΟΤ ΑΡΘΘΜΟΤ
ΚΕΦ..3 ΑΠΟΛΤΣΗ ΣΘΜΗ ΠΡΑΓΜΑΣΘΚΟΤ ΑΡΘΘΜΟΤ Οπιζμόρ απόλςηηρ ηιμήρ: Σηνλ άμνλα ησλ πξαγκαηηθώλ αξηζκώλ ζεσξνύκε έλαλ αξηζκό α πνπ ζπκβνιίδεηαη κε ην ζεκείν Α. Η απόζηαζε ηνπ ζεκείνπ Α από ηελ αξρή Ο, δειαδή
ΔΝΓΔΙΚΣΙΚΔ ΛΤΔΙ ΣΑ ΜΑΘΗΜΑΣΙΚΑ ΠΡΟΑΝΑΣΟΛΙΜΟΤ 2017
α: κολάδα β: κολάδες Σειίδα από 8 ΔΝΓΔΙΚΣΙΚΔ ΛΤΔΙ ΣΑ ΜΑΘΗΜΑΣΙΚΑ ΠΡΟΑΝΑΣΟΛΙΜΟΤ 7 ΘΔΜΑ Α Α Έζηω, κε Θα δείμνπκε όηη f ( ) f ( ) Πξάγκαηη, ζην δηάζηεκα [, ] ε f ηθαλνπνηεί ηηο πξνϋπνζέζεηο ηνπ ΘΜΤ Επνκέλωο,
Α. Εηζαγσγή ηεο έλλνηαο ηεο ηξηγσλνκεηξηθήο εμίζσζεο κε αξρηθό παξάδεηγκα ηελ εκx = 2
ΣΡΙΓΩΝΟΜΔΣΡΙΚΔ EΞΙΩΔΙ Πνηα παξαδείγκαηα εμηζώζεσλ ή θαη πξνβιεκάησλ πηζηεύεηαη όηη είλαη θαηάιιεια γηα ηελ επίιπζε ηνπο θαηά ηελ δηάξθεηα ηεο δηδαθηηθήο δηαδηθαζίαο κέζα ζηελ ηάμε; 1 ε ΓΙΓΑΚΣΙΚΗ ΩΡΑ Α.
Κάθε functional unit χρησιμοποιείται μια φορά σε κάθε κύκλο: ανάγκη για πολλαπλό hardware = κόστος υλοποίησης!
Single-cyle υλοποίηση: Διάρκεια κύκλου ίση με τη μεγαλύτερη εντολή-worst case delay (εδώ η lw) = χαμηλή απόδοση! Αντιβαίνει με αρχή: Κάνε την πιο απλή περίπτωση γρήγορη (ίσως και εις βάρος των πιο «σύνθετων»
f '(x)g(x)h(x) g'(x)f (x)h(x) h'(x) f (x)g(x)
ΓΙΑΓΩΝΙΣΜΑ ΣΤΑ ΜΑΘΗΜΑΤΙΚΑ 54 Υλη: Παράγωγοι Γ Λσκείοσ Ον/μο:.. 6--4 Θεη-Τετν. ΘΔΜΑ Α.. Αλ f, g, h ηξεηο παξαγωγίζηκεο ζπλαξηήζεηο ζην λα απνδείμεηε όηη : f () g() h() ' f '()g()h() g'()f ()h() h'() f ()g()
Γίθησα ποσ παρέτοληαη από τρήζηες: Κίλεηρα, ηετλοιογίες θαη αλοητηά δεηήκαηα Λεσηέρες Μακάηας (lmamatas@ee.ucl.ac.uk)
Σεκηλάξην Τνκέα Λνγηζκηθνύ Γίθησα ποσ παρέτοληαη από τρήζηες: Κίλεηρα, ηετλοιογίες θαη αλοητηά δεηήκαηα Λεσηέρες Μακάηας (lmamatas@ee.ucl.ac.uk) Περίιευε παροσζίαζες Τη είλαη ηα «Γίθηπα πνπ παξέρνληαη
ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ
ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΠΛΗΡΟΦΟΡΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΥΠΟΛΟΓΙΣΤΙΚΩΝ ΣΥΣΤΗΜΑΤΩΝ www.cslab.ece.ntua.gr ΠΡΟΗΓΜΕΝΑ ΘΕΜΑΤΑ
Η/Υ A ΤΑΞΕΩΣ ΑΕ 2010-2011. Συστήματα Αρίθμησης. Υποπλοίαρχος Ν. Πετράκος ΠΝ
Συστήματα Αρίθμησης Υποπλοίαρχος Ν. Πετράκος ΠΝ 1 Ειζαγωγή Τν bit είλαη ε πην βαζηθή κνλάδα κέηξεζεο. Είλαη κία θαηάζηαζε on ή off ζε έλα ςεθηαθό θύθισκα. Άιιεο θνξέο είλαη κία θαηάζηαζε high ή low voltage
EL Eνωμένη στην πολυμορυία EL A8-0046/319. Τροπολογία
8.3.2016 A8-0046/319 319 Άρθρο 34 παράγραθος 1 ζηοιχείο δ (δ) 14 έηε γηα θηεληαηξηθά θάξκαθα πνπ πξννξίδνληαη γηα άιια είδε δώωλ από απηά πνπ αλαθέξνληαη ζηελ παξάγξαθν 1 ζηνηρεία α) θαη γ). (δ) 10 έηε
Σύνθεζη ηαλανηώζεων. Έζησ έλα ζώκα πνπ εθηειεί ηαπηόρξνλα δύν αξκνληθέο ηαιαληώζεηο ηεο ίδηαο ζπρλόηεηαο πνπ πεξηγξάθνληαη από ηηο παξαθάησ εμηζώζεηο:
Σύνθεζη ηαλανηώζεων Α. Σύλζεζε δύν α.α.η ηεο ίδιας ζστνόηηηας Έζησ έλα ζώκα πνπ εθηειεί ηαπηόρξνλα δύν αξκνληθέο ηαιαληώζεηο ηεο ίδηαο ζπρλόηεηαο πνπ πεξηγξάθνληαη από ηηο παξαθάησ εμηζώζεηο: Η απνκάθξπλζε
Να ζρεδηάζεηο ηξόπνπο ζύλδεζεο κηαο κπαηαξίαο θαη ελόο ιακπηήξα ώζηε ν ιακπηήξαο λα θσηνβνιεί.
ΦΥΛΛΟ ΕΡΓΑΣΙΑΣ: Απλό ηλεκτπικό κύκλυμα Η δηδαζθαιία ηνπ απινύ ειεθηξηθνύ θπθιώκαηνο ππάξρεη ζην κάζεκα «Φπζηθά» ηεο Ε ηάμεο ηνπ δεκνηηθνύ θαη επαλαιακβάλεηαη ζην κάζεκα ηεο Φπζηθήο ζηε Γ ηάμε ηνπ Γπκλαζίνπ.