INTERNSHIP DAY @ THE PATRAS INNOHUB, May 15 th, 2012 Providing high-speed wired and wireless connectivity cores for SOC solutions
Overview Provides leading analog/mixed-signal RF silicon Intellectual Property (IP) core & design services Positioned in the Analog Mixed Signal, PHY & Physical IP market segments which are high demand and growth areas High Speed analog/mixed-signal RF and FEC silicon design is still an art Analog IP blocks require tailored functionality, are not easily repeatable or programmable FEC requires strong mathematical foundation and algorithmic understanding as well as HW implementation tradeoffs Very high speed analog PHY/RF design remains far from trivial Analogies Intellectual Property (IP) and its personnel's expertise are its key differentiators Based on innovative technologies that provide sustainable competitive advantage Existing IP and team expertise an ideal fit for very high speed wireline & wireless RF interfaces, data communication and data storage applications, all deemed high growth markets Proprietary & Confidential May 2012-2
Technology Unique mix of algorithm modeling, signal integrity, equalization and forward error correction know how Advanced analog mixed-signal/rf design expertise Differentiated patent protected analog building cells (VCO, ADC, VREF, CP, FEC) High Performance and Low Power Modeling Signal Integrity High Speed Analog Mixed-Signal/RF Design Equalization FEC Proprietary & Confidential May 2012-3
Timeline Q1-Q2 2006 Feasibility Q2 2007 Operations Foundation IP Analog Mixed Signal Cells Q1 2010 Analog Mixed Signal Cells Foundation Library Q1 2009 First Customer Engagement Q3 2010 60GHz PLL Test TO DDR2PHY_A0 Q4 2008 Q2 2008 LDPC FEC Core DDR2 PHY A0 Q3 2006 Technology Prototypes ASISOD Q3 2011 USB3.0 PHY A0 TO DDVCO Q4 2011 Gigabit LDPC Q3 2009 B0 DDR2 PHY Q3 2010 HS LDPC FEC Core DDR2PHY_B0 Q2 2011 60GHz PLL A0 Proprietary & Confidential May 2012-4
Products Very high speed PLL/VCO IPs, incl. patented distributed differential architecture Working towards a 60GHz PLL, 14GHz DDVCO prototype available Technology applicable in 60GHz UWB/WirelessHD RF applications, as well as 77/79GHz Automotive Radar and Ultra High Speed Interfaces (40/100Gbit/s Ethernet) Direct implementation of computational intensive signal processing functions for advanced iterative turbo-like forward error correction (FEC) Currently as Analog SISO decoder prototype (ASISOD) In development of digital soft IP high throughput TURBO/LDPC codec, suitable for LTE backhaul, Mobile WiMAX, P1901 BPL, DVB-S2/RCS applications High Speed DDR2 SDRAM PHY with DFI compliant interface to memory controller, capable of up to 533MHz operating frequency B0 prototype with interface to DFI Memory Controller consisting of soft and hard IP blocks, in TSMC 90nm available Superspeed USB3.0 PHY Currently in development phase for A0 prototype, to include soft and hard IP blocks, 8-16bit PIPE interface, in TSMC 65nm LP DDVCO ASISOD DDR2PHY_B0 Proprietary & Confidential May 2012-5
Why join Analogies? Analogies offers a brisk and dynamic environment that brings brilliant minds together and gives them the tools and methods to succeed Some of the Analogies engineers have been in the past former GiGA and Intel employees that participated in advanced technology 40Gbit/s design efforts Experience tied with fresh talent and innovative ideas lays the very foundation of Analogies Engineering, operations or marketing, all play an important part in bringing next-generation analog/mixed signal IP products to the world Individual and team contributions are highly valued and recognized as one of the cornerstones for the company's success Analogies' offers industry competitive remuneration in a friendly, casual and comfortable, team-oriented working environment Always looking for dynamic, enthusiastic, team-oriented employees By joining the team, you will become a key member of a strong, innovative and dynamic technology start up in Greece Make the most of your career - join Analogies! Proprietary & Confidential May 2012-6
Ανάγκες θέσεων πρακτικής άσκησης Σχεδιασμός ψηφιακών υποσυστημάτων σε τεχνολογία 65nm για PLL στα 60GHz Σχεδιασμος κυκλωμάτων Analog Front End (AFE) σε τεχνολογία 65nm για το ITU-T G.9963 Σχεδιασμός κωδικοποιητή/αποκωδικοποιητή πηγής (constellation mapper/demapper) Ethernet και DDR3 AMBA bus interface Σχεδιασμος ψηφιακών υποσυστημάτων σε τεχνολογία 65nm για PLL στα 60GHz Analogies Proprietary & Confidential Presentation Title - 7
Thank you! Welcome to the European Bay Area in the forming! * www.analogies.eu * Actual photo taken from the Analogies premises in Rio, Patras Proprietary & Confidential May 2012-8
Partnerships/Memberships Hellenic Semiconductor Industry Association member http://www.hellenic-sia.org Mi-cluster: member to the Corallia supported microelectronics cluster program http://www.corallia.org Former IEEE P1901 Broadband over Powerline working group member http://grouper.ieee.org/groups/1901 Cadence Startup Accelerator Program member http://www.cadence.com/services/pages/startup_accel.aspx TSMC Europe Emerging Business Program (EBP) member ΙΒΜ Foundry Access through MOSIS Proprietary & Confidential May 2012-9
Ανάγκες θέσεων πρακτικής άσκησης 1/4 Σχεδιασμός ψηφιακών υποσυστημάτων σε τεχνολογία 65nm για PLL στα 60GHz Σύντομη Περιγραφή θέματος: Αντικείμενο της παρούσας πρακτικής εξάσκησης ειναι ο σχεδιασμός μέχρι επιπέδου layout, των ψηφιακών υποσυστημάτων υψηλής ταχύτητας ενός prescaler που θα χρησιμοποιηθεί σε PLL στα 60GHz. Η μεθοδολογία σχεδίασης μπορεί να ειναι HDL, με χρήση εργαλείων ψηφιακής εξομοίωσης, σύνθεσης, φυσικής υλοποίησης, ή custom digital με χρήση εργαλείων κυκλωματικής σχεδίασης, αναλογικής εξομοίωσης, φυσικής υλοποίησης. Σε κάθε περίπτωση θα ακολουθήσεί επιβεβαίωση των κανόνων σχεδιασμού πάνω στο τελικό layout και σύγκριση κυκλώματος-layout(drc, LVS checks). Η εμπειρία που ο υποψήφιος φοιτητής θα αποκομίσει είναι αυτή της σχεδίασης με απαιτητικές προδιαγραφές σε μεθοδολογία σχεδίασης εγκεκριμένη από τα εργοστάσια παραγωγής ολοκληρωμένων κυκλωμάτων(qualified design flow). Σχεδιασμος κυκλωμάτων Analog Front End (AFE) σε τεχνολογία 65nm για το ITU-T G.9963 Σύντομη Περιγραφή θέματος: Αντικείμενο της παρούσας πρακτικής εξάσκησης ειναι ο σχεδιασμός μέχρι επιπέδου layout, μέρους των αναλογικών κυκλωμάτων ενός AFE που θα χρησιμοποιηθεί στο ITU-T G.9963. Το AFE αποτελείται απο ένα Low Pass Filter (LPF), έναν buffer (BUF) και έναν line drive στο υποσύστημα του πομπού, έναν Programmable Gain Amplifier (PGA), ένα Low Pass Filter (LPF), Proprietary & Confidential May 2012-10
Ανάγκες θέσεων πρακτικής άσκησης 2/4 και ένα High Pass Filter (HPF) στο υποσύστημα του δέκτη. Μετά τη σχεδίαση θα ακολουθήσει επιβεβαίωση των κανόνων σχεδιασμού πάνω στο τελικό layout και σύγκριση κυκλώματος-layout(drc, LVS checks). Η εμπειρία που ο υποψήφιος φοιτητής θα αποκομίσει είναι αυτή της σχεδίασης με απαιτητικές προδιαγραφές σε μεθοδολογία σχεδίασης εγκεκριμένη από τα εργοστάσια παραγωγής ολοκληρωμένων κυκλωμάτων(qualified design flow). Σχεδιασμός κωδικοποιητή/αποκωδικοποιητή πηγής (constellation mapper/demapper) Σύντομη Περιγραφή θέματος: O Σχεδιασμός κωδικοποιητή/αποκωδικοποιητή πηγής (source encoder/decoder ή αλλιώς constellation mapper/demapper) για το πρότυπο G. hn περιλαμβάνει την υλοποίηση του υποσυστήματος του πομπού που μετατρέπει τα εισερχόμενα δυαδικά ψηφία (bits) σε (I/Q) σύμβολα για συγκεκριμένο QAM αστερισμό (constellation) και του αντίστοιχου υποσυστήματος του δέκτη που μετατρέπει τις εκτιμήσεις για τα ληφθέντα (I/Q) σύμβολα σε εκτιμήσεις (LLR calculation) για τα ληφθέντα δυαδικά ψηφία. Θα μελετηθούν κωδικοποιητές/αποκωδικοποιητές για άρτιο αριθμό δυαδικών ψηφίων (2,4,6,7,10,12) και για περιττό αριθμό δυαδικών ψηφίων (1,3,5,7,9,11), σύμφωνα με το πρότυπο G.Hn, συμπεριλαμβάνοντας μετατροπή από ορθογώνιο σε σταυροειδή αστερισμό, καθώς και κανονικοποίηση ισχύος.η ανάπτυξη και η επαλήθευση του παραπάνω υποσύστηματος θα λάβει χώρα κατ αρχήν σε περιγραφή υψηλού επιπέδου τύπου Matlab και στην επόμενη φάση θα λάβει χώρα μεταφορά σε HDL Proprietary & Confidential May 2011-11
Ανάγκες θέσεων πρακτικής άσκησης 3/4 περιγραφή (Verilog) με στόχο την υλοποίησή του και επαλήθευσή του σε επαναδιατασσόμενες δομές υλικού (FPGAs). Ethernet και DDR3 AMBA bus interface Σύντομη Περιγραφή θέματος: Η εργασία αυτή αποσκοπεί στην ανάπτυξη μίας διεπαφής βασισμένης στο AMBA bus. Συγκεκριμένα αντικείμενο της εργασίας αυτής αποτελεί η σχεδίαση και υλοποίηση μίας AMBA bus διεπαφής τύπου master-slave τόσο για την περίπτωση του (100/1000 Mbps) Ethernet όσο και για την DDR3 περίπτωση. Η ανάπτυξη θα λάβει χώρα με την βοήθεια HDL περιγραφής (Verilog) και θα ελεγχθεί μέσω της υλοποίησής της πάνω σε επαναδιατασσόμενες δομές υλικού (Xilinx FPGAs) και με την χρήση testbench που διατίθεται από την συγκεκριμένη (FPGA) συσκευή σε πρώτη φάση, ενώ σε επόμενη φάση η επαλήθευση σωστής λειτουργίας θα λάβει χώρα πάνω στο AMBA bus μαζί με άλλες συσκευές τύπου master slave (κυρίως SRAM μνήμες) με την βοήθεια κατάλληλου εξομοιωτικού εργαλέιου (λ.χ. Modelsim) Σχεδιασμος ψηφιακών υποσυστημάτων σε τεχνολογία 65nm για PLL στα 60GHz Σύντομη Περιγραφή θέματος: Αντικείμενο της παρούσας πρακτικής εξάσκησης ειναι ο σχεδιασμός μέχρι επιπέδου layout, των ψηφιακών υποσυστημάτων υψηλής ταχύτητας ενός prescaler που θα χρησιμοποιηθεί σε PLL στα 60GHz.Η μεθοδολογία σχεδίασης Analogies Proprietary & Confidential May 2012-12
Ανάγκες θέσεων πρακτικής άσκησης 4/4 μπορεί να ειναι HDL, με χρήση εργαλείων ψηφιακής εξομοίωσης, σύνθεσης, φυσικής υλοποίησης, ή custom digital με χρήση εργαλείων κυκλωματικής σχεδίασης, αναλογικής εξομοίωσης, φυσικής υλοποίησης. Σε κάθε περίπτωση θα ακολουθήσεί επιβεβαίωση των κανόνων σχεδιασμού πάνω στο τελικό layout και σύγκριση κυκλώματος-layout(drc, LVS checks). Η εμπειρία που ο υποψήφιος φοιτητής θα αποκομίσει είναι αυτή της σχεδίασης με απαιτητικές προδιαγραφές σε μεθοδολογία σχεδίασης εγκεκριμένη από τα εργοστάσια παραγωγής ολοκληρωμένων κυκλωμάτων(qualified design flow). Analogies Proprietary & Confidential May 2012-13