Ο Επιστηµονικός Υπεύθυνος Υπογραφή

ΕΛΛΗΝΙΚΗ ΗΜΟΚΡΑΤΙΑ ΠΑΝΕΠΙΣΤΗΜΙΟ ΠΑΤΡΩΝ ΕΠΙΤΡΟΠΗ ΕΡΕΥΝΩΝ Προς την ΕΠΙΤΡΟΠΗ ΕΡΕΥΝΩΝ ΠΑΝΕΠΙΣΤΗΜΙΟΥ ΠΑΤΡΩΝ ΑΙΤΗΣΗ ΓΙΑ ΟΙΚΟΝΟΜΙΚΗ ΕΝΙΣΧΥΣΗ ΕΡΕΥΝΗΤΙΚΟΥ ΕΡΓΟΥ ΠΡΟΓΡΑΜΜΑ ΒΑΣΙΚΗΣ ΕΡΕΥΝΑΣ "Κ. ΚΑΡΑΘΕΟ ΩΡΗ" Τµήµα Ονοµατεπώνυµο Υπεύθυνου Έργου Ιδιότητα Ονοµατεπώνυµο και ιδιότητες συνερευνητών Μηχανικών Η/Υ & Πληροφορικής Χαρίδηµος Θ. Βέργος Λέκτορας Εµµανουήλ Ι. Καλλίγερος - Μεταπτ. φοιτητής Μάτσιεϊ Κ. Μπέλλος - Μεταπτ. φοιτητής Τίτλος του έργου : Ανάπτυξη µεθόδων για τον εύκολο έλεγχο ορθής λειτουργίας ολοκληρωµένων - συστηµάτων σε πυρίτιο (System On Chip Testing). Νέο Έργο Χ Συνεχιζόµενο Έργο Προτεινόµενη Ηµεροµηνία Έναρξης 1η Οκτωβρίου 2000 Συνολική απάνη του Έργου 6.000.000 Ενίσχυση από άλλες πηγές - Αιτούµενη συνολική χρηµατοδότηση 6.000.000 Ηµεροµηνία: 31 Μαΐου 2000 Ο Επιστηµονικός Υπεύθυνος Υπογραφή Χαρίδηµος Θ. Βέργος Λέκτορας

A' ΣΤΟΧΟΣ Ο αποτελεσµατικός έλεγχος ορθής λειτουργίας των σύγχρονων ολοκληρωµένων κυκλωµάτων αποτελεί ένα ολοένα και αυξανόµενης σηµασίας πρόβληµα. Το περιοδικό SIA roadmap προβλέπει ότι την επόµενη δεκαετία ο έλεγχος της ορθής λειτουργίας ενός τρανζίστορ που βρίσκεται σε ένα ολοκληρωµένο κύκλωµα θα κοστίζει περίπου το δεκαπλάσιο από ότι η κατασκευή του. υστυχώς, οι τεχνικές που έχουν αναπτυχθεί για τον έλεγχο ορθής λειτουργίας των παραδοσιακών ολοκληρωµένων κυκλωµάτων, δεν είναι πλήρως αποτελεσµατικές, κυρίως λόγω : 1) Της ολοένα και µεγαλύτερης χρησιµοποίησης ήδη σχεδιασµένων τµηµάτων που µπορεί να προέρχονται από τρίτους (Intellectual Property Blocks, Cores). 2) Της διαρκούς µείωσης των µεγεθών ενός τρανζίστορ. Η µείωση αυτή έχει σαν συνέπεια να απαιτούνται πολύ πιο ακριβή µοντέλα σφαλµάτων, όπως τα µοντέλα καθυστέρησης και 3) Της υλοποίησης σε ένα κοµµάτι πυριτίου ολόκληρων συστηµάτων. Ο προβληµατισµός της διεθνούς επιστηµονικής κοινότητας για το παραπάνω πρόβληµα έχει αποτυπωθεί σε ειδικά αφιερώµατα καταξιωµένων περιοδικών, όπως για παράδειγµα το τεύχος Οκτωβρίου εκεµβρίου 1997 του ΙΕΕΕ Design & Test of Computers ή το τεύχος Νοεµβρίου 1999 του IEEE Computer. Το παρόν έργο στοχεύει στην ανάπτυξη : 1. Νέων µεθόδων ελέγχου ορθής λειτουργίας που θα µπορούν να εφαρµοστούν αποδοτικά σε αυτά τα ολοκληρωµένα συστήµατα σε πυρίτιο (Systems On a Chip, SOC), 2. Νέων εύκολα ελέγξιµων cores µέσω κυκλωµάτων που θα αναλαµβάνουν τον έλεγχο της ορθής τους λειτουργίας (Built In Self Test) για ακριβή µοντέλα σφαλµάτων. Εάν κάποιος επιλέξει να "χτίσει" ένα SOC βασιζόµενος στα εύκολα ελέγξιµα cores που θα προτείνουµε, τότε η επιπλέον προσπάθεια που θα χρειαστεί για τον έλεγχο ορθής λειτουργίας του SOC θα είναι πολύ µικρή και συνεπώς το κόστος του ολοκληρωµένου σηµαντικά µικρότερο.

B' ΣΗΜΕΡΙΝΗ ΓΝΩΣΗ ΣΤΟ ΘΕΜΑ A. Σε διεθνές επίπεδο Στη διεθνή βιβλιογραφία έχουν προταθεί διάφορες λύσεις για το πρόβληµα του ελέγχου ορθής λειτουργίας ολοκληρωµένων - συστηµάτων σε πυρίτιο (Systems On A Chip - SOC) [1, 2, 3, 4, 5, 6]. Οι λύσεις αυτές µπορούν να καταταχθούν στις δύο παρακάτω γενικές κατηγορίες [7, 8]: 1. ιάδοση των διανυσµάτων δοκιµής σε ένα core που βρίσκεται βαθιά µέσα στην ιεραρχία σχεδιασµού ενός ολοκληρωµένου - συστήµατος µέσω των περιβαλλόντων κυκλωµάτων και διάδοση των αποκρίσεων του core σε σηµεία που µπορούµε να τις παρατηρήσουµε. Η διάδοση αυτή επιτυγχάνεται µέσω των αρτηριών κοινής πρόσβασης ενός ολοκληρωµένου - συστήµατος ή µε κατάλληλες τροποποιήσεις των περιβαλλόντων σχεδιασµών ώστε να µπορούν να τεθούν σε µια κατάσταση "διαφάνειας" στην οποία αναµεταδίδουν διανύσµατα δοκιµής προς ένα χαµηλότερο στην ιεραρχία σχεδιασµό. Οι τεχνικές αυτές είναι αποτελεσµατικές όταν τα cores σχεδιάζονται από τον ίδιο το σχεδιαστή του ολοκληρωµένου συστήµατος ή όταν διαθέτουν αυτή την κατάσταση "διαφάνειας". Ωστόσο όταν τα χρησιµοποιούµενα cores προέρχονται από τρίτους ή το ολοκληρωµένο σύστηµα είναι ένα κύκλωµα µε µη κανονικές συνδέσεις και αδιαφανή στοιχεία είναι αρκετά δυσκολότερο να ελεγχθούν κατώτεροι ιεραρχικά σχεδιασµοί. 2. Παροχή απευθείας πρόσβασης στα cores µε χρήση τεχνικών σχεδιασµού για εύκολο έλεγχο (Design For Testability DFT). Η µεθοδολογία αυτή επικεντρώνεται στην παροχή πρόσβασης στα εσωτερικά τµήµατα µε ειδικό υλικό (hardware) που κάνει έτσι την εκτέλεση του ελέγχου σηµαντικά ευκολότερη [9]. Τρεις κύριες προσεγγίσεις για παροχή άµεσης πρόσβασης σε core έχουν προταθεί : εισαγωγή των διανυσµάτων δοκιµής µέσω σειριακών µονοπατιών (scan), πολυπλεξία και ενσωµατωµένα κυκλώµατα ελέγχου (Built In Self Test / BIST). Το κοινό µειονέκτηµα όλων αυτών των τεχνικών είναι η αύξηση του απαιτούµενου υλικού πάνω στο ολοκληρωµένο και η πιθανή υποβάθµιση των επιδόσεων του συστήµατος. Η εισαγωγή των διανυσµάτων δοκιµής µέσω σειριακών µονοπατιών (scan) έχει επίσης το µειονέκτηµα του µεγάλου χρόνου ελέγχου λόγω της σειριακής εισόδου των διανυσµάτων δοκιµής που την καθιστά µη αποδεκτή τεχνική για τα σύγχρονα ολοκληρωµένα συστήµατα που συνήθως έχουν ένα µεγάλο αριθµό από cores. Η τεχνική της πολυπλεξίας έχει το επιπλέον µειονέκτηµα να εφαρµόζεται πολύ δύσκολα σε ολοκληρωµένα των οποίων τα cores έχουν περισσότερους ακροδέκτες από ότι οι ακροδέκτες του ολοκληρωµένου. Τέλος, δεν υπάρχει ακόµη µια ικανή βάση από cores και αντίστοιχων κυκλωµάτων BIST για ρεαλιστικά µοντέλα σφαλµάτων παρά µόνο για τα παραδοσιακά µοντέλα σφαλµάτων Επίσης είναι σχετικά δύσκολο να αναλυθεί η κάλυψη που προσφέρουν οι τεχνικές BIST, ειδικά οι ψευδοτυχαίες, όταν δεν είναι διαθέσιµα για εξοµοίωση λαθών τα λογικά µοντέλα των cores. Αναφορές 1. "Embedded Core Test", Session 19 of International Test Conference 1999, pp.487-508. 2. "Practicing Embedded Core Test", Session 24 of International Test Conference 1999, pp. 616-648. 3. "Advanced Solutions for SOC Testing", Session 39 of International Test Conference 1999, pp. 1038-1064. 4. "Embedded Cores", Session 6 of International Test Conference 1998, pp. 129-143. 5. "Access & Test Approaches for Embedded Cores", Session 12 of International Test Conference 1998, pp. 284-321. 6. "Advances in Embedded Core Test", Session 18 of International Test Conference 1998, pp. 448-472. 7. B.T. Murray and J. P. Hayes, "Testing ICs: Getting to the Core of the Problem", IEEE Computer Nov. 1996, Vol. 29 No 11, pp. 32-37. 8. Y. Zorian, "Test Requirements for Embedded Core-Based Systems and IEEE P1500", in Proc. of the ITC 1997, Nov. 1-6, Washington D.C., USA, pp. 191-199. 9. F. Beenker et al., "A Testability Strategy for Silicon Compilers", Proc. International Test Conference, IEEE CS Press, Los Alamitos, California, 1989, pp. 660-668.

Β.Της ερευνητικής Οµάδας Ο υπεύθυνος του έργου καθώς και οι µεταπτυχιακοί φοιτητές οι οποίοι προτείνεται να αποτελέσουν το ερευνητικό προσωπικό του έργου έχουν συνεχή παρουσία σε διεθνή συνέδρια τα οποία διαπραγµατεύονται το αντικείµενο του έργου τα τελευταία 2 χρόνια. Η ερευνητική προσπάθεια της οµάδας έχει αποφέρει σηµαντικό αριθµό ανακοινώσεων στο αντικείµενο του έργου. Οι ανακοινώσεις αυτές µπορούν να κατηγοριοποιηθούν ως εξής : α) Μεθοδολογίες ελέγχου ορθής λειτουργίας SOC. Η ερευνητική οµάδα έχει επεκτείνει την εφαρµογή της µεθόδου της πολυπλεξίας για τον έλεγχο ολοκληρωµένων - συστηµάτων σε πυρίτιο λαµβάνοντας υπ' όψιν το µοντέλο σφαλµάτων χρονικής καθυστέρησης µονοπατιού, στην δηµοσίευση : Path Delay Fault Testing of ICs with Embedded Intellectual Property Blocks, D. Nikolos, Th. Haniotakis, H. T. Vergos & Y. Tsiatouhas, Proceedings of Design, Automation and Test in Europe Conference and Exhibition, DATE-99, Germany, 9-12 March 1999, pp. 112-116. (IEEE Computer Society). β) Εύκολα ελέγξιµοι σχεδιασµοί Η ερευνητική οµάδα επίσης έχει προτείνει µια σειρά από cores τα οποία είναι εύκολα ελέγξιµα για το µοντέλο σφαλµάτων χρονικής καθυστέρησης µονοπατιού. Πιο συγκεκριµένα έχουν προταθεί : β.1) Πολλαπλασιαστές, στις δηµοσιεύσεις : Easily Testable Carry - Save Multipliers with respect to Path Delay Faults, Th. Haniotakis, H. T. Vergos, Y. Tsiatouhas, D. Nikolos & M. Nicolaidis, 2nd Electronic Circuits and Systems Conference, September 6-8 1999, Bratislava, Slovakia, pp. 13-16. (IEEE Computer Society) Path Delay Fault Testable Modified Booth Multipliers, E. Kalligeros, H. T. Vergos, D. Nikolos, Y. Tsiatouhas & Th. Haniotakis, Proceedings of the XIV Design of Circuits and Integrated Systems Conference (DCIS '99), November 16-19 1999, Palma de Mallorca, Spain, pp. 301-306. β.2) ιαιρέτες, στη δηµοσίευση : Easily Path Delay Fault Testable Non-Restoring Cellular Array Dividers, G. Sidiropoulos, H. T. Vergos & D. Nikolos, Proceedings of the 8th Asian Test Symposium (ATS '99), November 16-18 1999, Shanghai, China, pp. 47-52. (IEEE Computer Society) β.3) Ολισθητές, στη δηµοσίευση : On Path Delay Fault Testing of Multiplexer - Based Shifters, H. T. Vergos, Y. Tsiatouhas, Th. Haniotakis, D. Nikolos & M. Nicolaidis, Proceedings of the 9th Great Lakes Symposium on VLSI, Ann Arbor, Michigan, March 4-6, 1999, pp. 20-23. (IEEE Computer Society) β.4) ίκτυα πολυ-επεξεργαστικών συστηµάτων στις δηµοσιεύσεις : Path Delay Fault Testing of a Class of Circuit-Switched Multistage Interconnection Networks, M. Bellos, D. Nikolos & H. T. Vergos, Lecture Notes in Computer Science No. 1667, Edited by Jan Hlavicka, Erik Maehle and Andras Pataricza, (Proceedings of Third European Dependable Computing Conference, EDCC-3, Prague, Czech Republic, September 1999), pp. 267-282, Springer Verlag Path Delay Fault Testing of Benes Multistage Interconnection Networks, H. T. Vergos, M Bellos & D. Nikolos, Proceedings of the 6th IEEE International Conference on Electronics, Circuits and Systems, Sept. 5-8, 1999, Pafos Cyprus, Vol. II, pp. 1097-1100. (IEEE Computer Society) On - Line Path Delay Fault Testing of Omega MINs, M. Bellos, E. Kalligeros, D. Nikolos & H. T. Vergos, Proceedings of the 5th IEEE International On - Line Testing Workshop, July 5-7, 1999, Rhodes, Greece, pp. 133-137.

Γ' ΠΕΡΙΛΗΠΤΙΚΗ ΑΝΑΠΤΥΞΗ ΤΗΣ ΙΑ ΙΚΑΣΙΑΣ ΚΑΙ ΜΕΘΟ ΟΛΟΓΙΑΣ ΤΟΥ ΠΡΟΓΡΑΜΜΑΤΟΣ Η εκτέλεση του έργου θα περιλαµβάνει 3 φάσεις : 1. Κατά τη διάρκεια της πρώτης φάσης θα επανεξεταστούν όλα τα προβλήµατα που ανακύπτουν όταν προσπαθούµε να εφαρµόσουµε τις κλασσικές τεχνικές ελέγχου ορθής λειτουργίας ολοκληρωµένων σε σύγχρονα ολοκληρωµένα - συστήµατα σε πυρίτιο (SOC). Επίσης θα εξεταστούν οι µεθοδολογίες που έχουν προταθεί πρόσφατα από άλλους επιστήµονες για την αντιµετώπιση αυτών των προβληµάτων και θα εντοπιστούν τυχόν αδυναµίες τους. Τέλος, καθώς στο παρελθόν έχουν παρουσιαστεί πολλά µοντέλα σφαλµάτων (single stuck at faults, transistor stuck open, transistor stuck close, delay fault models, iddq fault models, ), ιδιαίτερο βάρος κατά την εξέταση των προταθέντων τεχνικών θα δοθεί στο κατά πόσο αυτές είναι εφαρµόσιµες για τα πιο πρόσφατα και ακριβή από τα παραπάνω µοντέλα σφαλµάτων. 2. Οι αδυναµίες που θα διαπιστωθούν κατά την πρώτη φάση του έργου στις ήδη γνωστές µεθοδολογίες, θα µας οδηγήσουν κατά τη δεύτερη φάση του έργου στην πρόταση νέων µεθοδολογιών που θα έχουν σαν στόχο να ξεπεραστούν οι αδυναµίες που διαπιστώθηκαν. Για να δείξουµε την αξία των νέων µεθοδολογιών που τυχόν θα προτείνουµε, θα πρέπει επίσης να αναπτύξουµε µια βάση σύγκρισης. Με άλλα λόγια κατά τη διάρκεια της φάσης αυτής θα πρέπει να αναπτύξουµε ενδεικτικά ολοκληρωµένα συστήµατα (benchmark SOCs). Τα cores βάσει των οποίων θα "χτιστούν" αυτά τα ενδεικτικά ολοκληρωµένα συστήµατα θα είναι γνωστά κυκλώµατα που έχουν χρησιµοποιηθεί και από άλλους ερευνητές στο παρελθόν (ISCAS Benchmark circuits). Οι ήδη γνωστές αλλά και οι νέες µεθοδολογίες θα εφαρµοστούν πάνω στα ενδεικτικά ολοκληρωµένα συστήµατα µε στόχο αφενός την εξαγωγή µετρήσιµων µεγεθών ως προς την ποιότητα των νέων µεθοδολογιών και αφετέρου να αναδείξουν αδυναµίες των µεθοδολογιών ως προς ορισµένο τύπο ή είδος ή τρόπο σχεδιασµού των cores. Τα αποτελέσµατα που θα προκύψουν από αυτή τη φάση θα είναι η αφετηρία για προτάσεις πάνω στο θέµα του σχεδιασµού επαναχρησιµοποιούµενων τµηµάτων (reusable cores) τα οποία είναι εύκολα ελέγξιµα κάτω από τις ήδη γνωστές ή τις νέες µεθοδολογίες. 3. Για τα εύκολα ελέγξιµα cores που θα προτείνουµε βασιζόµενοι στις παρατηρήσεις της δεύτερης φάσης, θα προτείνουµε επίσης τα κυκλώµατα που αναλαµβάνουν τον έλεγχο της ορθής τους λειτουργίας (Built In Self Test) για τα πλέον ακριβή µοντέλα σφαλµάτων. Έτσι θα αναπτυχθεί µια βιβλιοθήκη από Self Testable Reusable Cores. Βασιζόµενοι σε αυτά τα cores θα αναπτύξουµε αυτοµατοποιηµένους ή ηµι-αυτοµατοποιηµένους τρόπους σχεδιασµού εύκολα ελέγξιµων SOC. Ετσι κάποιος χρησιµοποιώντας τα προταθέντα cores και ακολουθώντας τους τρόπους σχεδιασµού που θα προτείνουµε θα µπορεί να "χτίσει" ένα εύκολα ελέγξιµο SOC.

' ΣΚΟΠΙΜΟΤΗΤΑ, ΣΗΜΑΣΙΑ ΚΑΙ ΣΥΜΒΟΛΗ ΤΟΥ ΠΡΟΓΡΑΜΜΑΤΟΣ Η σπουδαιότητα του προτεινόµενου έργου είναι µεγάλη. Όλο και περισσότεροι τοµείς της καθηµερινής ζωής (τηλεπικοινωνίες, ιατρικές εφαρµογές, οικονοµικές συναλλαγές, κλπ) βασίζονται στην χρήση ολοκληρωµένων κυκλωµάτων. Για να γίνει εφικτό η τεχνολογία να είναι προς άµεση χρήση από τον άνθρωπο, θα πρέπει το κόστος της να είναι λογικό. Στην περίπτωση των ολοκληρωµένων κυκλωµάτων αυτό σηµαίνει ότι πέρα από τον σχεδιασµό θα πρέπει και η πιστοποίηση της ορθής λειτουργίας του ολοκληρωµένου κυκλώµατος να µπορεί να γίνει αφενός γρήγορα και αφετέρου φθηνά. υστυχώς είναι πολύ δύσκολο να διαπιστωθεί αν τα σηµερινά ολοκληρωµένα συστήµατα σε πυρίτιο (SOC) έχουν κατασκευαστεί σωστά, εξαιτίας : 1. Της χρήσης µικρότερων σχεδιασµών που µπορεί να προέρχονται από διάφορους προµηθευτές, οι οποίοι δεν παρέχουν κάθε πληροφορία σχετικά µε την ελεγξιµότητα των σχεδιασµών τους, παρά µόνο το σύνολο διανυσµάτων δοκιµής. 2. Της ανάγκης για ακριβή (πιο κοντά στην πραγµατικότητα) µοντέλα σφαλµάτων, λόγω της διαρκώς αυξανόµενης συχνότητας λειτουργίας των ολοκληρωµένων κυκλωµάτων και του διαρκώς µειούµενου µεγέθους των τρανζίστορ. Οι παραπάνω λόγοι αυξάνουν δραµατικά τον χρόνο και την προσπάθεια που απαιτείται για να ελεγχθεί η ορθή λειτουργία ενός ολοκληρωµένου και συνεπώς και το κόστος του. Το έργο έχει σαν στόχο να προτείνει νέες µεθοδολογίες ελέγχου ορθής λειτουργίας των σύγχρονων ολοκληρωµένων καθώς και να επεκτείνει τον τρόπο εφαρµογής των ήδη γνωστών για τα πιο πρόσφατα και πιο ακριβή µοντέλα σφαλµάτων. Επίσης κατά τη διάρκεια του έργου θα αναπτυχθούν εύκολα ελέγξιµες µορφές σχεδιασµών που χρησιµοποιούνται ευρέως σαν cores για αυτά τα ακριβή µοντέλα σφαλµάτων. Επίσης θα αναπτυχθούν εµφωλευµένα κυκλώµατα (BIST) για τον έλεγχο της ορθής λειτουργίας των cores. Θα πρέπει να σηµειώσουµε ότι η προτεινόµενη ερευνητική οµάδα του έργου είναι από τις ελάχιστες που ασχολούνται µε το αντικείµενο στη χώρα µας αν και σε πολλά πανεπιστήµια του εξωτερικού το αντικείµενο του ελέγχου ορθής λειτουργίας ολοκληρωµένων κυκλωµάτων έχει υιοθετηθεί ακόµη και στο προπτυχιακό πρόγραµµα σπουδών. Γι' αυτό και οι µεταπτυχιακοί φοιτητές που θα συµµετέχουν στο έργο θα αποτελέσουν ισχυρό πυρήνα διάδοσης του γνωστικού αντικειµένου µελλοντικά.

Ε' ΑΝΤΙΚΕΙΜΕΝΟ ΚΑΙ ΣΤΑ ΙΑ ΕΚΤΕΛΕΣΗΣ ΤΟΥ ΕΡΓΟΥ Η τελειοποίηση των φωτολιθογραφικών µεθόδων οι οποίες χρησιµοποιούνται κατά την κατασκευή των ολοκληρωµένων κυκλωµάτων (IC Integrated Circuit / Chip) δίνουν την δυνατότητα σήµερα να υλοποιηθούν πάνω στο ίδιο µικροσκοπικό κοµµάτι πυριτίου δεκάδες εκατοµµύρια τρανζίστορ. Η χρησιµοποίηση αυτής της τεχνολογίας έδωσε στις µέρες µας ώθηση στην κατασκευή ολόκληρων συστηµάτων (που τα προηγούµενα χρόνια κατασκευάζονταν σαν µια ή περισσότερες συνεργαζόµενες πλακέτες αποτελούµενες καθεµία από ικανό αριθµό ολοκληρωµένων) σαν ένα και µοναδικό ολοκληρωµένο. Αυτή η τεχνική ονοµάζεται ολοκλήρωση σε επίπεδο συστήµατος (system-level integration) και το ολοκληρωµένο που αντικαθιστά ένα ολόκληρο σύστηµα ονοµάζεται ολοκληρωµένο - σύστηµα σε πυρίτιο (System On a Chip SOC). Η ανάπτυξη τέτοιων ολοκληρωµένων αναµένεται να βρει ευρεία εφαρµογή τα επόµενα χρόνια, αφού αυτά προσφέρουν σηµαντικά µικρότερο όγκο, χαµηλότερη κατανάλωση, µεγαλύτερη αξιοπιστία και τάξεις µεγέθους µεγαλύτερες ταχύτητες από τα συστήµατα που αντικαθιστούν. Ωστόσο, για να βρει ευρεία εφαρµογή η ολοκλήρωση σε επίπεδο συστήµατος θα πρέπει το κόστος της να είναι λογικό. Το κόστος εφαρµογής αυτής της τεχνικής στην περίπτωση των ολοκληρωµένων κυκλωµάτων εξαρτάται τόσο από το κόστος σχεδιασµού του ολοκληρωµένου αλλά και από το εάν η πιστοποίηση της ορθής λειτουργίας του ολοκληρωµένου συστήµατος µπορεί να γίνεται αφενός γρήγορα και αφετέρου φθηνά. υστυχώς, ο εύκολος έλεγχος ορθής λειτουργίας αυτών των κυκλωµάτων αποτελεί σήµερα ανοικτό ερευνητικό πρόβληµα, καθώς υπάρχουν αρκετοί λόγοι για τους οποίους τα παραδοσιακά µοντέλα σφαλµάτων είναι ανεπαρκή και οι παραδοσιακές µεθοδολογίες ελέγχου ανεφάρµοστες. Παρακάτω αναπτύσσονται εν συντοµία οι λόγοι αυτοί. Κατά τον ίδιο τρόπο που για την υλοποίηση ενός συστήµατος σε τεχνολογία πλακέτας χρησιµοποιούµε ολοκληρωµένα που είτε σχεδιάστηκαν από εµάς είτε από κάποιους τρίτους, κατά την υλοποίηση ενός ολοκληρωµένου-συστήµατος χρησιµοποιούνται έτοιµα λειτουργικά κοµµάτια τα οποία πιθανόν να έχουν σχεδιαστεί από τρίτους και ονοµάζονται Intellectual Property Blocks / Cores.

Προφανώς και κατά τον σχεδιασµό των ίδιων των cores µπορεί να έχουν απαιτηθεί άλλα έτοιµα λειτουργικά κοµµάτια ή να έχουν ακολουθηθεί πολύ συγκεκριµένες τεχνικές σχεδιασµού (π.χ. για την επίτευξη αυστηρότατων χρονικών προδιαγραφών ή εξαιρετικά µικρής κατανάλωσης ισχύος) µε αποτέλεσµα ο τελικός σχεδιαστής τις περισσότερες φορές να πρέπει να χρησιµοποιήσει έναν σχεδιασµό για τον οποίο δεν γνωρίζει τίποτα για τη πραγµατική υλοποίησή του. Έτσι, παρά το γεγονός ότι τα ολοκληρωµένα συστήµατα σε πυρίτιο ικανοποιούν τις µεγάλες απαιτήσεις που θέτει η αγορά στη βιοµηχανία ηλεκτρονικών προϊόντων (χαµηλό κόστος, µεγάλη απόδοση, όσο το δυνατό µεγαλύτερη ταχύτητα µετάβασης από τη φάση σχεδίασης στο τελικό προϊόν time to market), η διαδικασία ελέγχου τους είναι εξαιρετικά δύσκολη, καθώς ο τελικός σχεδιαστής συνήθως λαµβάνει τα βήµατα που πρέπει να ακολουθηθούν για τον έλεγχο του core και τις αποκρίσεις του σε αυτά αλλά τίποτε περισσότερο [1]. Σε ένα παραδοσιακό σύστηµα υλοποιηµένο σε µια πλακέτα, τα ολοκληρωµένα που έχουν σχεδιάσει τρίτοι είναι άµεσα προσβάσιµα στο τελικό προϊόν. Συνεπώς ένας ελεγκτής (tester) µπορεί να χρησιµοποιηθεί ώστε να εφαρµόσει τα διανύσµατα ελέγχου που µας παρείχε ο κατασκευαστής του ολοκληρωµένου και να πιστοποιήσει τις αποκρίσεις του. Σε ένα ολοκληρωµένο-σύστηµα σε πυρίτιο ωστόσο, αποτελεί ανοικτό ερευνητικό πρόβληµα να βρεθεί ένας τρόπος ώστε να φτάσουν τα διανύσµατα δοκιµής από τις κύριες εισόδους του ολοκληρωµένου στις εισόδους του core, και κατόπιν να διαδοθούν οι αποκρίσεις από τις εξόδους του core στις κύριες εξόδους του ολοκληρωµένου. Αυτό δεν είναι καθόλου απλό όταν αναφερόµαστε σε µεγάλους σχεδιασµούς, οι οποίοι περιέχουν cores σε µεγάλο βάθος ή και cores µε περισσότερους ακροδέκτες από όσοι αυτοί του ολοκληρωµένου. Οι παραδοσιακές λύσεις της σειριακής εισαγωγής των διανυσµάτων δοκιµής που έχουν ήδη προταθεί (π.χ. το IEEΕ 1149.1 standard / JTAG interface) είναι καθαρά ανεφάρµοστες σε αυτή την περίπτωση καθώς απαιτούν ένα εξαιρετικά µεγάλο χρόνο για την εφαρµογή των διανυσµάτων δοκιµής από τον tester. Ο χρόνος αυτός είναι καθοριστικός για το κόστος του ολοκληρωµένου.

Για να γίνει εφικτός ο έλεγχος ενός ολοκληρωµένου συστήµατος, χρησιµοποιούνται διανύσµατα δοκιµής που εξάγονται µε τη χρήση διάφορων µοντέλων λογικών σφαλµάτων (logical fault models). Τα µοντέλα αυτά αναπαριστούν την επίδραση των φυσικών σφαλµάτων (physical faults) στη συµπεριφορά του κυκλώµατος. Το κέρδος από τη χρήση των µοντέλων αυτών είναι τριπλό [2]: Το πρόβληµα της ανάλυσης των σφαλµάτων περνάει από το επίπεδο της ύλης σε λογικό επίπεδο, γεγονός που το καθιστά απλούστερο από άποψη πολυπλοκότητας, µιας και συνήθως πολλά διαφορετικά φυσικά σφάλµατα αναπαριστώνται από το ίδιο λογικό σφάλµα. Κάποια από τα µοντέλα λογικών σφαλµάτων δεν εξαρτώνται από κάποια συγκεκριµένη τεχνολογία υλοποίησης, µε αποτέλεσµα το ίδιο µοντέλο να µπορεί να εφαρµοστεί σε διάφορες τεχνολογίες. Ορισµένα σύνολα δοκιµής τα οποία προέκυψαν για τον έλεγχο λογικών σφαλµάτων, µπορούν να χρησιµοποιηθούν για φυσικά σφάλµατα των οποίων η επίδραση στη συµπεριφορά των κυκλωµάτων δεν είναι πλήρως κατανοητή ή είναι τόσο περίπλοκη που δεν µπορεί να αναλυθεί [3]. Στο παρελθόν έχουν παρουσιαστεί και χρησιµοποιηθεί διάφορα µοντέλα σφαλµάτων. Στο βιοµηχανικό περιβάλλον έχουν βρει ευρεία απήχηση τα : 1. Το µοντέλο απλού σφάλµατος µόνιµης τιµής (single stuck-at fault model): Σύµφωνα µε το µοντέλο αυτό µία και µόνο µία γραµµή ενός κυκλώµατος µπορεί εσφαλµένα να έχει µόνιµα είτε την τιµή 0 είτε την τιµή 1 (να είναι δηλαδή βραχυκυκλωµένη µε τη γείωση ή την τροφοδοσία αντίστοιχα). Παρά το γεγονός ότι το µοντέλο αυτό φαίνεται αρκετά απλό, έχει χρησιµοποιηθεί κατά κόρον µέχρι σήµερα µιας και επιτυγχάνει να αντιπροσωπεύσει ένα µεγάλο αριθµό από τα φυσικά σφάλµατα που µπορούν να συµβούν σε κάποιο κύκλωµα. 2. Τα µοντέλα σφαλµάτων ρεύµατος µόνιµης κατάστασης (Ι DDQ testing): Σε αυτά τα µοντέλα δεν ενδιαφερόµαστε για τα λογικά επίπεδα στις εξόδους ενός κυκλώµατος, αλλά για το ρεύµα τροφοδοσίας στη µόνιµη κατάσταση του κυκλώµατος [4]. Τέτοιου είδους έλεγχοι βρίσκουν εφαρµογή κυρίως σε κυκλώµατα που έχουν κατασκευαστεί µε την τεχνολογία CMOS.

3. Τα µοντέλα σφάλµατος transistor µόνιµα σε αγωγή ή µόνιµα σε αποκοπή (transistor stuck-on και transistor stuck-open): Τα µοντέλα σφαλµάτων αυτά κατεβαίνουν ένα επίπεδο χαµηλότερα από τα προηγούµενα δύο, έτσι ώστε να µοντελοποιήσουν κάποιες εσφαλµένες καταστάσεις οι οποίες δεν είναι δυνατό να αναπαρασταθούν µε βάση το stuck-at µοντέλο. Εκτός από τα παραπάνω βασικά µοντέλα σφαλµάτων υπάρχουν και άλλα τα οποία στοχεύουν σε συγκεκριµένα τµήµατα των ολοκληρωµένων συστηµάτων (όπως είναι για παράδειγµα οι µνήµες RAM). Στα σύγχρονα ολοκληρωµένα συστήµατα ωστόσο, η χρήση αυτών των παραδοσιακών µοντέλων µοιάζει ανεπαρκής. Ένας από τους κυριότερους λόγους για τη χρησιµοποίηση της ολοκλήρωσης σε επίπεδο συστήµατος είναι η επίτευξη πολύ µεγάλων ταχυτήτων λειτουργίας. Σε περιβάλλοντα υψηλών συχνοτήτων λειτουργίας ακόµα και πολύ µικρές χρονικές διαταραχές στη λειτουργία ενός τρανζίστορ µπορεί να επιφέρουν λανθασµένη λειτουργία του συστήµατος. Για τέτοιες περιπτώσεις έχουν αναπτυχθεί τα µοντέλα σφαλµάτων χρονικής καθυστέρησης µε πιο κύριο εκπρόσωπο : Το µοντέλο σφάλµατος χρονικής καθυστέρησης σε µονοπάτι (path delay fault model): Ένα µονοπάτι από µία κύρια είσοδο σε µία κύρια έξοδο ενός κυκλώµατος θεωρείται ότι έχει ένα σφάλµα καθυστέρησης, όταν η καθυστέρηση του µονοπατιού αυτού είναι µεγαλύτερη από κάποια προκαθορισµένη τιµή [5]. Η χρησιµοποίηση ωστόσο αυτού του µοντέλου επιβάλλει τη χρήση ζευγαριών διανυσµάτων δοκιµής που εφαρµόζονται στο σύστηµα µε τη απαιτούµενη µέγιστη συχνότητα λειτουργίας. Οι testers ωστόσο που εφαρµόζουν διανύσµατα µε ταχύτητες της τάξης των GHz είναι πολύ ακριβοί και συνεπώς η διάρκεια του ελέγχου θα πρέπει να είναι όσο το δυνατόν µικρότερη. Συνεπώς το στοχευόµενο ερευνητικό πρόβληµα είναι πολυδιάστατο. Από τη µια θέλουµε να µπορούµε να χρησιµοποιήσουµε τα πιο ακριβή µοντέλα σφαλµάτων, όταν και όπου είναι απαραίτητα, αφού αναπτύξουµε µεθοδολογίες ώστε να ελέγχουµε τις εισόδους και εξόδους κάθε core από τους ακροδέκτες του ολοκληρωµένου ώστε να εφαρµόζουµε τα διανύσµατα δοκιµής γρήγορα και απλά. Εναλλακτικά, µπορούµε να υιοθετήσουµε τεχνικές αυτοελέγχου (BIST) για τα πιο ακριβή µοντέλα σφαλµάτων που θα υιοθετήσουµε.

Τα παραπάνω στοιχειοθετούν το αντικείµενο του προτεινόµενου έργου και υποδηλώνουν τις κατευθύνσεις που θα αναζητηθούν ερευνητικά. Η παρούσα ερευνητική προσπάθεια θα έχει σαν στόχο αφενός να εξετάσει τα ευρέως χρησιµοποιούµενα µοντέλα σφαλµάτων και τις βασιζόµενες σε αυτά τεχνικές, µε σκοπό να διαπιστώσει την αξία τους στις νέες συνθήκες που δηµιουργούνται µε την εµφάνιση και εξάπλωση των ολοκληρωµένων-συστηµάτων σε πυρίτιο και αφετέρου την ανάπτυξη ευρέως χρησιµοποιούµενων σχεδιασµών µε ικανότητα αυτοελέγχου ή εύκολα ελέγξιµων κάτω από ακριβή µοντέλα σφαλµάτων. Προφανώς, αν και όπου διαπιστωθούν αδυναµίες των παραδοσιακών τεχνικών θα αναπτυχθούν νέες µεθοδολογίες που θα έχουν σαν σκοπό την αποτελεσµατικότερη αντιµετώπιση της ελεγξιµότητας των ολοκληρωµένων συστηµάτων σε πυρίτιο. Επιπλέον θα γίνει προσπάθεια έτσι ώστε να δηµιουργηθεί µία βιβλιοθήκη από εύκολα ελέγξιµα cores, τα οποία µαζί µε τα κυκλώµατα αυτοελέγχου που θα τα συνοδεύουν (Built-In Self Test) θα δίνουν τη δυνατότητα στο σχεδιαστή που θα τα χρησιµοποιήσει να ελαχιστοποιήσει την προσπάθεια που χρειάζεται να καταβληθεί για να ελέγξει το ολοκληρωµένο-σύστηµα σε πυρίτιο που θα χρησιµοποιεί τέτοιους σχεδιασµούς σαν cores. H παραπάνω ερευνητική πορεία θα ακολουθήσει τρία (3) στάδια : Κατά το πρώτο στάδιο θα προσδιοριστεί σαφέστατα το πρόβληµα του ελέγχου ορθής λειτουργίας ολοκληρωµένων - συστηµάτων σε πυρίτιο. Κατά το στάδιο αυτό θα επανεξεταστούν οι διάφορες τεχνικές οι οποίες έχουν προταθεί κατά καιρούς από επιστήµονες, για τον έλεγχο ολοκληρωµένων κυκλωµάτων µε βάση κάποιο από τα παραπάνω µοντέλα και θα εκτιµηθεί η δυνατότητα εφαρµογής τους σε ολοκληρωµένασυστήµατα σε πυρίτιο τόσο από λειτουργική άποψη (αν είναι δυνατό δηλαδή να εφαρµοστούν σε µεγάλα συστήµατα ή τι επιβάρυνση σε hardware µπορεί να έχει η εφαρµογή τους), όσο και από την πλευρά της κάλυψης σφαλµάτων (τι ποσοστό σφαλµάτων που υπακούουν κάποιο συγκεκριµένο µοντέλο σφάλµατος µπορούν να ανιχνεύσουν). Σκοπός του σταδίου αυτού είναι αφενός µεν τα νεότερα µέλη της ερευνητικής οµάδας να αποκτήσουν το απαραίτητο θεωρητικό υπόβαθρο, αφετέρου δε να αναπτυχθούν σαφή µέτρα σύγκρισης µεταξύ των διαφόρων τεχνικών και µοντέλων. Tα µέτρα αυτά θα αποτελέσουν βάση σύγκρισης για τις νέες τεχνικές που θα προταθούν στα πλαίσια του έργου.

Μετά την αξιολόγηση των διαφόρων µοντέλων και τεχνικών θα γίνει η επιλογή εκείνων των µοντέλων σφαλµάτων που ταιριάζουν καλύτερα στα ολοκληρωµένα συστήµατα σε πυρίτιο. Τα µοντέλα αυτά θα χρησιµοποιηθούν ως βάση ανάπτυξης νέων µεθοδολογιών ελέγχου. Ο έλεγχος συνίσταται στην εφαρµογή ενός συνόλου διανυσµάτων δοκιµής στις κύριες εισόδους του κυκλώµατος και στην ανάλυση της απόκρισης του σε κάθε είσοδο. Οι νέες µεθοδολογίες µπορεί να αφορούν την ανάγκη προσθήκης παραπάνω υλικού στο κύκλωµα ή διαφορετικών τεχνικών εφαρµογής διανυσµάτων δοκιµής. Για την αξιολόγηση των προτεινόµενων µεθοδολογιών θα αναπτυχθούν ενδεικτικά κυκλώµατα (benchmarks) που θα προσοµοιώνουν ένα SOC. Όπως ήδη αναφέρθηκε ένα SOC αποτελείται από cores που διασυνδέονται µεταξύ τους. Τα cores µπορεί είτε να προέρχονται από οικογένειες κυκλωµάτων µε γνωστές στην ερευνητική κοινότητα ιδιότητες, όπως για παράδειγµα είναι τα benchmark κυκλώµατα ISCAS '85 και ISCAS '89, είτε να αποτελούν δικά µας κυκλώµατα µε συγκεκριµένες ιδιότητες. Τα SOC που θα προκύπτουν θα ελέγχονται στη συνέχεια µε τις προτεινόµενες µεθοδολογίες. Είναι σηµαντικό οι νέοι τρόποι ελέγχου να µπορούν να εφαρµόζουν τέτοιες ακολουθίες διανυσµάτων δοκιµής ώστε κάθε core του SOC να µπορεί να ελέγχεται και παράλληλα να µπορούν οι αποκρίσεις του στα εκάστοτε διανύσµατα δοκιµής να περνούν στις κύριες εξόδους του συστήµατος. Αυτό µπορεί να γίνει µε διάφορους τρόπους όπως είναι η αποµόνωση του core υπό έλεγχο, ή η εφαρµογή συνόλου δοκιµής που εφαρµόζει τις κατάλληλες εισόδους, ή η υλοποίηση των cores µε self testing ικανότητες, ή κάποιος συνδυασµός των παραπάνω, κλπ. Ο έλεγχος των ενδεικτικών κυκλωµάτων θα έχει ως αποτέλεσµα την εξαγωγή αποτελεσµάτων ως προς το ποσοστό κάλυψης των σφαλµάτων του υπό έλεγχο κυκλώµατος και το µέγεθος της προσπάθειας που απαιτείται για την επίτευξή του. Ένα σηµαντικό πρόβληµα που θα χρειαστεί να αντιµετωπιστεί είναι η επίτευξη κάλυψης µεγάλου ποσοστού των λαθών της τάξεως του 99% και ανώτερου µε αρκετά µικρή προσπάθεια από µέρους µας. Το τελευταίο συνίσταται στην εφαρµογή όσο το δυνατό µικρότερου αριθµού διανυσµάτων δοκιµής. Τα αποτελέσµατα που θα ληφθούν από τα διάφορα πειράµατα που θα εκτελεστούν πάνω στα ενδεικτικά κυκλώµατα θα συγκριθούν µε τις ήδη προταθείσες µεθοδολογίες όπως αυτές αναλύθηκαν κατά το 1ο στάδιο.

Με αυτό τον τρόπο θα αξιολογηθεί η αποδοτικότητά τους πάνω σε κυκλώµατα που έχουν χαρακτηριστικά παρόµοια µε αυτά πραγµατικών συστηµάτων. Επίσης θα φανούν οι διάφορες αδυναµίες τους όσον αφορά τις διάφορες οικογένειες κυκλωµάτων, τον τρόπο σχεδιασµού τους και το είδος τους. Τα διάφορα συµπεράσµατα θα χρησιµοποιηθούν στο να καθοριστεί το πεδίο εφαρµογής κάθε νέας µεθοδολογίας και τυχόν βελτιώσεις στη φιλοσοφία της για να αντιµετωπιστούν κάποιες από τις αδυναµίες της. Η τελευταία περίπτωση µπορεί να οδηγήσει στην εξαγωγή κάποιων σχεδιαστικών κανόνων οι οποίοι θα εξασφαλίζουν εύκολο έλεγχο των υπό εξέταση κυκλωµάτων. Οι κανόνες αυτοί µπορεί να χρησιµοποιηθούν σε εργαλεία που θα κάνουν αυτόµατη παραγωγή κυκλωµάτων καθώς και σε cores τα οποία θα καταστούν εύκολα ελέγξιµα. Τα εργαλεία αυτά θα δίνουν ως έξοδο αρχεία που θα περιέχουν περιγραφές των κυκλωµάτων σε κάποια γλώσσα περιγραφής hardware (π.χ. Verilog). Επίσης η εφαρµογή αυτών των κανόνων θα έχει ως αποτέλεσµα την κατασκευή επαναχρησιµοποιούµενων κυκλωµάτων, δηλαδή κυκλωµάτων που έχουν την ικανότητα να ενσωµατωθούν σε διάφορους σχεδιασµούς χωρίς αλλαγές. Ένα τέτοιο χαρακτηριστικό έχει εµφανή πλεονεκτήµατα κατά τη διαδικασία σχεδιασµού ενός συστήµατος καθώς αυτός γίνεται ευκολότερος και δίνει τη δυνατότητα εύκολου ελέγχου. Στη διάρκεια της τρίτης φάσης του έργου θα χρησιµοποιηθούν τα συµπεράσµατα της προηγούµενης φάσης µε σκοπό την ανάπτυξη αυτοµατοποιηµένων ή ηµιαυτοµατοποιηµένων τεχνικών ελέγχου του SOC. Οι τεχνικές αυτές θα συνδυάζουν τη φιλοσοφία των προτεινόµενων µεθοδολογιών µε τα κυκλώµατα που έχουν χρησιµοποιήσει τους πρόσθετους κανόνες σχεδιασµού µε σκοπό τον αυτόµατο έλεγχο για ορθή λειτουργία. Στόχος είναι η εφαρµογή τέτοιων τεχνικών για κάθε µία από τις µεθοδολογίες και µοντέλα σφαλµάτων που έχουν υιοθετηθεί. Ο έλεγχος αυτός θα πραγµατοποιείται από ενσωµατωµένα στο SOC κυκλώµατα (Built In Self Test, BIST) που θα αναλαµβάνουν την παραγωγή του συνόλου διανυσµάτων δοκιµής (Test Pattern Generation) και την ανάλυση των αποκρίσεων του κυκλώµατος υπό έλεγχο (Response Verification). Ο αυτοµατοποιηµένος έλεγχος θα γίνεται εύκολα µε την ενεργοποίηση κάποιου εξωτερικού σήµατος το οποίο θα θέτει το SOC σε λειτουργία ελέγχου.

Στη φάση αυτή ένας ακόµη στόχος είναι η προσπάθεια τα κυκλώµατα αυτοµατοποιηµένου ελέγχου να έχουν ένα µικρό και αν είναι δυνατό ανεξάρτητο µέγεθος από το µέγεθος του κυκλώµατος που είναι υπό έλεγχο καθώς και να µην υποβαθµίζουν σηµαντικά την ταχύτητα του κυκλώµατος όταν αυτό βρίσκεται στην κανονική διαµόρφωση λειτουργίας. Αποτελέσµατα της τρίτης φάσης θα είναι η δηµιουργία βιβλιοθήκης από Self Testable Reusable Cores και η δυνατότητα χρήσης τους στο σχεδιασµό και υλοποίηση πολύπλοκων συστηµάτων διευκολύνοντας σηµαντικά το σχεδιαστή στην κατασκευή τους. Τα προκύπτοντα κυκλώµατα θα είναι ευκολότερο να ελεγχθούν για την ορθή τους λειτουργία µε αποτέλεσµα το κόστος και ο χρόνος που θα απαιτηθούν στο σχεδιαστικό κύκλο του κυκλώµατος να είναι σηµαντικά µικρότεροι. Αναφορές 1. Y. Zorian, "Testing Semiconductor Chips: Trends and Solutions", Proc. of the XII Symposium on Integrated Circuits and Systems Design, Natal, Brazil, 29 Sept. 2 Oct., 1999, pp. 226-233 2. M. Abramovici, M. A. Breuer and A. D. Friedman, "Digital Systems Testing and Testable Design", IEEE Press, USA, 1990. 3. J. P. Hayes, "Modeling Faults in Digital Logic Circuits", in Rational Fault Analysis, R. Saeks and S. R. Liberty, eds., Marcel Dekker, New York, pp.78-95, 1977. 4. S. Chakravarty and P. J. Thadikaran, "Introduction to I DDQ Testing", Kluwer Academic Publishers, Massachusetts, 1997. 5. A. Krstic and K. T. Cheng, "Delay Fault Testing for VLSI Circuits", Kluwer Academic Publishers, Massachusetts, 1998.

ΣΤ' ΣΥΝΘΕΣΗ ΕΡΕΥΝΗΤΙΚΗΣ ΟΜΑ ΑΣ ΚΑΙ ΑΠΑΣΧΟΛΗΣΗ ΚΑΘΕ ΜΕΛΟΥΣ Η ερευνητική οµάδα αποτελείται από τους : 1. Χαρίδηµο Θ. Βέργο, Λέκτορα του Τµήµατος Μηχανικών Η/Υ & Πληροφορικής, Υπεύθυνο του έργου 2. Μανόλη Καλλίγερο, Μεταπτυχιακό Φοιτητή του Τµήµατος Μηχανικών Η/Υ & Πληροφορικής από το Σεπτέµβριο του 1999, µέλος της ερευνητικής οµάδας & 3. Μάτσιεϊ Μπέλλο, Μεταπτυχιακό Φοιτητή του Τµήµατος Μηχανικών Η/Υ & Πληροφορικής από το Σεπτέµβριο του 1999, µέλος της ερευνητικής οµάδας Όλη η ερευνητική οµάδα θα απασχοληθεί και στα τρία στάδια του έργου όπως αναπτύχθηκαν στο µέρος Ε', (Αντικείµενο και Στάδια Εκτέλεσης του Έργου). Επισυνάπτονται πλήρη βιογραφικά της ερευνητικής οµάδας.

Z' ΑΝΑΛΥΣΗ ΚΑΙ ΑΙΤΙΟΛΟΓΗΣΗ ΠΡΟΫΠΟΛΟΓΙΣΜΟΥ Η ανάλυση της διάθεσης της αιτούµενης χρηµατοδότησης απεικονίζεται στους πίνακες 1, 2 και 3 που ακολουθούν. Η αιτούµενη χρηµατοδότηση έχει καταρτιστεί βάσει των κάτωθι επιλέξιµων δαπανών: 75% της αιτούµενης δαπάνης (4.500.000 δρχ. συνολικά) προορίζεται για αµοιβή των δύο (2) µεταπτυχιακών φοιτητών που θα συµµετέχουν στην ερευνητική οµάδα. Σηµειώνεται ότι κατά το προτεινόµενο διάστηµα εκπόνησης του έργου (1/10/2000 30/9/2002) οι δύο προτεινόµενοι µεταπτυχιακοί φοιτητές δεν θα αµείβονται από άλλη πηγή, γεγονός που καθιστά το προτεινόµενο µηνιαίο ποσό των 62.500 δρχ. απόλυτα δικαιολογηµένο. 15% της αιτούµενης δαπάνης (900.000 δρχ. συνολικά) προορίζεται για αναλώσιµα και το υπόλοιπο 10% της αιτούµενης δαπάνης (600.000 δρχ. συνολικά) προορίζεται για κάλυψη αναγκών µετακινήσεων, µε σκοπό τη συµµετοχή σε διεθνή συνέδρια για γνωστοποίηση των ερευνητικών αποτελεσµάτων.

Π Ρ Ο Ϋ Π Ο Λ Ο Γ Ι Σ Μ Ο Σ Α Π Α Ν Ω Ν (Συγκεντρωτικά σε χιλιάδες δραχµές) 1. ΠΡΟΣΩΠΙΚΟ ΜΕΤΑΠΤΥΧΙΑΚΟΙ ΦΟΙΤΗΤΕΣ Ο Ν Ο Μ Α Τ Ε Π Ω Ν Υ Μ Ο ΜΗΝΕΣ ΑΠΑΣΧΟΛΗΣΗΣ ΜΕΣΗ ΜΗΝΙΑΙΑ ΑΜΟΙΒΗ ΣΥΝΟΛΙΚΗ ΑΠΑΝΗ Μανόλης Καλλίγερος 36 62,5 2250 Μάτσιεϊ Μπέλλος 36 62,5 2250 2. ΑΝΑΛΩΣΙΜΑ Π Ε Ρ Ι Γ Ρ Α Φ Η Π Ο Σ Ο ΑΝΑΛΩΣΙΜΑ ΥΠΟΛΟΓΙΣΤΩΝ 900 3. ΜΕΤΑΚΙΝΗΣΕΙΣ Π Ε Ρ Ι Γ Ρ Α Φ Η Π Ο Σ Ο ΜΕΤΑΚΙΝΗΣΕΙΣ ΓΙΑ ΠΑΡΟΥΣΙΑ ΣΕ ΙΕΘΝΗ ΣΥΝΕ ΡΙΑ 600 ΣΥΝΟΛΙΚΗ ΑΠΑΝΗ ΕΡΓΟΥ 6000