ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα. Σχεδίαση Ψηφιακών Συστημάτων. Ενότητα: Βασικές Μονάδες

Transcript

1 ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα ﾧ Σχεδίαση Ψηφιακών Συστημάτων Ενότητα: Βασικές Μονάδες Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε.

2 Άδειες Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες χρήσης Creative Commons. Για εκπαιδευτικό υλικό, όπως εικόνες, που υπόκειται σε άλλου τύπου άδειας χρήσης, η άδεια χρήσης αναφέρεται ρητώς. Χρηματοδότηση Το παρόν εκπαιδευτικό υλικό έχει αναπτυχθεί στα πλαίσια του εκπαιδευτικού έργου του διδάσκοντα. Το έργο «Ανοικτά Ακαδημαϊκά Μαθήματα στο Πανεπιστήμιο Αθηνών» έχει χρηματοδοτήσει μόνο τη αναδιαμόρφωση του εκπαιδευτικού υλικού. Το έργο υλοποιείται στο πλαίσιο του Επιχειρησιακού Προγράμματος «Εκπαίδευση και Δια Βίου Μάθηση» και συγχρηματοδοτείται από την Ευρωπαϊκή Ένωση (Ευρωπαϊκό Κοινωνικό Ταμείο) και από εθνικούς πόρους. 2

3 ΠΕΡΙΕΧΟΜΕΝΑ. Άσκηση η : Το Περιβάλλον Σχεδίασης Quartus IΙ της Altera... Άσκηση 2η: Υλοποίηση αποκωδικοποιητή οθόνης 7 τμημάτων... Άσκηση 3η-4η: Υλοποίηση Αθροιστή 4-Ψηφίων... 3

4 ΑΣΚΗΣΗ η ΤΟ ΠΕΡΙΒΑΛΛΟΝ ΣΧΕΔΙΑΣΗΣ QUARTUS II ΤΗΣ ALTERA ΣΧΕΔΙΑΣΗ ΚΥΚΛΩΜΑΤΟΣ ΜΕ ΧΡΗΣΗ ΤΗΣ ΓΛΩΣΣΑΣ VHDL Η γλώσσα περιγραφής υλικού (harware description language) VHDL είναι μια γλώσσα με την οποία μπορεί να περιγραφεί ένα ψηφιακό σύστημα. Υπάρχουν δύο βασικοί τρόποι περιγραφής του συστήματος, η περιγραφή της συμπεριφοράς του (behavioral modeling) και η περιγραφή της δομής του (structural modeling). Στην πρώτη περίπτωση περιγράφουμε το τι κάνει το σύστημα ενώ στη δεύτερη περιγράφουμε τον τρόπο διασύνδεσης βασικών δομικών μονάδων (π.χ. λογικών πυλών) οι οποίες χρησιμοποιούνται για την υλοποίησή του. Υπάρχει βέβαια και η δυνατότητα μικτής περιγραφής κατά την οποία ένα μέρος του συστήματος περιγράφεται δομικά και ένα άλλο μέρος του σε επίπεδο συμπεριφοράς. Το επόμενο βήμα μετά την ολοκλήρωση της περιγραφής της ψηφιακής λογικής με τη γλώσσα VHDL είναι η διαδικασία της μεταγλώττισης (compilation), η οποία επιτρέπει αφενός την προσομοίωση (simulation) του συστήματος και την επαλήθευση της ορθής λειτουργίας του και αφετέρου την υλοποίηση του στο διαθέσιμο υλικό (hardware). Πρέπει να τονιστεί ότι η περιγραφή του συστήματος με VHDL είναι ανεξάρτητη από το υλικό στο οποίο θα υλοποιηθεί τελικά το σύστημα το οποίο μπορεί να είναι ένα τυπωμένο κύκλωμα, ένα ολοκληρωμένο κύκλωμα ειδικού σκοπού ή μία προγραμματιζόμενη διάταξη πυλών (CPLD ή FPGA). Η συγγραφή του κώδικα VHDL, η μεταγλώττιση, η εξομοίωση και η υλοποίηση ενός ψηφιακού συστήματος γίνεται με τη χρήση υπολογιστή. Στα πλαίσια του εργαστηρίου αυτού θα χρησιμοποιηθεί το ολοκληρωμένο περιβάλλον σχεδιασμού Quartus II της εταιρίας Altera. Είναι σημαντικό να θυμάστε πάντα ότι με την VHDL περιγράφουμε ένα ψηφιακό σύστημα, το οποίο τελικά θα υλοποιηθεί σε κάποιο υλικό (hardware), δηλαδή ότι περιγράφετε ένα ψηφιακό ολοκληρωμένο κύκλωμα που έχει ακροδέκτες εισόδου και εξόδου (ports) και αποτελείται από λογικές πύλες και όχι ότι γράφετε ένα πρόγραμμα σε μία γλώσσα προγραμματισμού το οποίο θα εκτελεστεί από έναν γενικού σκοπού επεξεργαστή σε κάποιο υπολογιστή. Σκοπός της πρώτης άσκησης είναι η εξοικείωση των σπουδαστών με το εργαλείο σχεδιασμού FPGAs QUARTUS-II της ALTERA Περιγράφονται με λεπτομέρεια οι διαδικασίες εισαγωγής και μετάφρασης του κώδικα VHDL, και εξομοίωσης ενός ψηφιακού κυκλώματος χρησιμοποιώντας ως ένα απλό παράδειγμα μία λογική συνάρτηση τριών μεταβλητών. 4

5 Προσοχή: το φυλλάδιο έχει γραφεί για χρήση των εκδόσεων Quartus II 3.SP. Σε εκδόσεις παλαιότερες από την υπάρχουν αρκετές αλλαγές στο περιβάλλον εργασίας και τον εξομοιωτή των κυκλωμάτων οι οποίες δεν είναι συμβατές με αυτό το φυλλάδιο. ΘΕΩΡΙΑ: «Σχεδίαση Ψηφιακών Συστημάτων με τη γλώσσα VHDL», Brown, Vranesic 2η εκδ.: Βελτιστοποίηση της υλοποίησης λογικών κυκλωμάτων, Κεφ , σελ «Σχεδίαση Ψηφιακών Συστημάτων με τη γλώσσα VHDL», Brown, Vranesic 3η εκδ.: Εισαγωγή στη γλώσσα VHDL, Κεφ. 2., σελ ΕΡΓΑΣΤΗΡΙΑΚΟ ΜΕΡΟΣ:. Συμπληρώστε τον πίνακα αλήθειας των λογικών συναρτήσεων f και g. Απλοποιήστε τις συναρτήσεις με χρήση πίνακα Karnaugh και σχεδιάστε κύκλωμα υλοποίησής τους με το μικρότερο αριθμό αντιστροφέων και πυλών δύο εισόδων. f ( x, x 2, x3) x x 2 x3 x x 2 x x 2 x3 x x 2 x3 g ( x, x2 x 2, x3x3 ) ( xf x 2g) ( x x 2) x x 2 x3 x x 2 x3 x 2. Εισαγωγή κυκλώματος στο QUARTUS-II Α. Ορισμός Ονόματος του Έργου ( Project ) Για κάθε κύκλωμα εκτός από τα αρχεία, τα οποία συντάσσει ο σχεδιαστής, όπως το αρχείο του κώδικα VHDL και το αρχείο κυματομορφών, το λογισμικό QUARTUS II δημιουργεί αυτόματα αρκετά αρχεία που περιέχουν πληροφορίες τις οποίες χρησιμοποιεί το ίδιο το λογισμικό. Το σύνολο των αρχείων που δημιουργούνται για ένα κύκλωμα ονομάζεται project (έργο). Είναι αναγκαίο πριν ξεκινήσετε τη διαδικασία 5

6 σχεδίασης να ορίσετε τη θέση του φακέλου, όπου θα αποθηκευτούν τα αρχεία του έργου ακολουθώντας την παρακάτω διαδικασία. ΠΡΟΣΟΧΗ: Η διαδικασία αυτή πρέπει να ακολουθείται επακριβώς σε κάθε άσκηση γιατί αν δεν γίνει σωστά δημιουργούνται προβλήματα σε επόμενα βήματα. Επιλέξτε New Project Wizard από το File Menu. 2. Στο παράθυρο που παρουσιάζεται, πρέπει να συμπληρωθεί το directory, όπου θα τοποθετηθεί το νέο project, το όνομα του project και το όνομα της ανώτερης οντότητας ( entity ) του σχηματικού διαγράμματος. Στο πρώτο πεδίο γράφετε το όνομα του directory το οποίο πρέπει να είναι D:\users\digitalx\psifiaka\askisizz όπου x=...8 ανάλογα με το username που σας έχει δωθεί και zz ο αριθμός της άσκησης. Στο δεύτερο πεδίο γράφετε το όνομα του Project. Μπορείτε να διαλέξετε όποιο όνομα θέλετε αλλά καλό θα είναι σε κάθε άσκηση να είναι askisizz, όπου zz ο αριθμός της άσκησης ή κάτι σχετικό με τη λειτουργία του κυκλώματος π.χ. Fulladd για τον full adder, reg8p για τον register 8 ψηφίων. Στο τρίτο πεδίο συμπληρώνεται το όνομα της οντότητας (entity) το οποίο παίρνει αυτόματα το ίδιο όνομα με αυτό του Project. (Μπορείτε αν θέλετε να αλλάξετε αυτό το όνομα αλλά δεν συνιστάται γιατί εύκολα μπορεί να σας δημιουργήσει προβλήματα σε επόμενα βήματα.) ΠΡΟΣΟΧΗ: Μη χρησιμοποιείτε κενά ή/και ελληνικούς χαρακτήρες στα ονόματα των αρχείων του project και του entity. 3. Πατήστε Επόμενο (ΝΕΧΤ). Η σελίδα Add files του New Project Wizard εμφανίζεται. Εδώ, μπορείτε να επιλέξετε τα design files που επιθυμείτε και να τα συμπεριλάβετε στο project. Επειδή, όμως δημιουργήσατε ένα νέο project, δεν υπάρχουν αρχεία να ενσωματώσετε, ακόμη. Σε περίπτωση που υπάρχουν, πατήστε Browse( ) για να επιλέξετε τα αρχεία, και πατώντας το Add να τα προσθέσετε στο Project. 4. Πατήστε NEXT. Η Τρίτη σελίδα του New Project Wizard περιέχει το Family και Device Settings. Εδώ μπορείτε να επιλέξετε την οικογένεια και τον τύπο CPLD ή FPGA που θέλετε να χρησιμοποιήσετε για την υλοποίηση του κυκλώματος. Συμπληρώσετε εδώ Device Familly MAX7S και Device EPM728SLC84-7 6

7 5. Πατήστε Finish. Δεν απαιτείται να γίνουν αλλαγές στις τελευταίες δύο σελίδες του New Project Wizard. Β. Εισαγωγή και αποσφαλμάτωση κώδικα VHDL. Επιλέξτε από το menu File New ώστε να εμφανιστεί η παρακάτω λίστα επιλογών. 7

8 2. Επιλέξτε από την ομάδα Design Files το VHDL File και πατήστε OK. Ένα παράθυρο εισαγωγής κώδικα VHDL θα ανοίξει στο δεξί μέρος της οθόνης σας με το όνομα Vhdl.vhd. 3. Επιλέξτε από το Menu File --> Save as και επιλέξτε το όνομα του αρχείου όπου θα αποθηκευθεί ο κώδικας VHDL που θα γράψετε. Δώστε το όνομα: D:\users\digitalx\psifiaka\askisi\askisi.vhd ΠΡΟΣΟΧΗ: Για να μη δημιουργούνται προβλήματα σε επόμενα βήματα της άσκησης να χρησιμοποιείτε πάντα το ίδιο όνομα για το project και το top-level entity όταν ορίζετε το project, το αρχείο VHDL και το entity μέσα στο αρχείο VHDL. 4. Γράψτε στο αρχείο αυτό τον παρακάτω κώδικα VHDL: library ieee; use ieee.std_logic_64.all; entity askisi is port (x, x2, x3 : in std_logic; f : out std_logic); 8

9 end entity; architecture ask_behav of askisi is begin f <= (x and x2) or ((not x2 ) and x3); end architecture; Σε κάθε αρχείο VHDL, υπάρχουν 3 τουλάχιστον ενότητες, οι οποίες περιγράφονται συνοπτικά παρακάτω. Περισσότερες λεπτομέρειες δίνονται στο θεωρητικό μάθημα καθώς και στο βιβλίο..το τμήμα που δήλωσης των βιβλιοθηκών (LIBRARY): Library ieee; Use ieee.std_logic_64.all; Εδώ χρησιμοποιείται μόνο η ieee.std_logic_64.all η οποία περιλαμβάνει τον ορισμό του τύπου std_logic. Η χρήση βιβλιοθηκών διευκολύνει την περιγραφή των κυκλωμάτων γιατί μας απαλλάσσει από τον κόπο να ξαναγράψουμε κώδικα για βασικά στοιχεία το οποία έχουν ήδη σχεδιαστεί. Εκτός από τις βιβλιοθήκες που παρέχονται από την ίδια τη γλώσσα και την εταιρία προμήθειας του λογισμικού δίνεται η δυνατότητα στο σχεδιαστή να φτιάξει και δικές του βιβλιοθήκες. 2. Το τμήμα δήλωσης της οντότητας (ENTITY) Entity askisi is Port (X, Χ2, Χ3 : in std_logic; F : out std_logic ); End entity; Εδώ περιγράφονται τα σήματα εισόδου και εξόδου που έχει το σύστημα που θα υλοποιηθεί. Με απλά λόγια ο κώδικας που δίνεται παραπάνω αντιστοιχεί στα εξής «Υλοποιούμε ένα ψηφιακό σύστημα το οποίο ονομάζεται askisi και το οποίο έχει ως ακροδέκτες (σήματα) εισόδου τα X, X2 και X3, και ως ακροδέκτη εξόδου το F». Ακόμα δεν έχει ειπωθεί τίποτα για τη λογική σχέση που θα έχουν τα σήματα εξόδου με αυτά της εισόδου. 3. Το τμήμα περιγραφής της λογικής (ARCHITECTURE): 4. Architecture ask_behav of askisi is 4. Begin f<=(x and X2) or ((not X2) and X3); 9

10 End architecture; Εδώ περιγράφεται η αρχιτεκτονική του ψηφιακού συστήματος που θα υλοποιηθεί. δηλαδή η λογική συνάρτηση: f x x 2 x 2 x3 Γ. Ο Μεταφραστής ( COMPILER ) Ο μεταφραστής (Compiler) του Quartus II αποτελείται από ένα σετ ανεξάρτητων εργαλείων που ελέγχουν και αναλύουν τον κώδικα VHDL ή το σχηματικό διάγραμμα για λάθη και δημιουργούν μία λογική έκφραση για κάθε λογική συνάρτηση του κυκλώματος, απεικονίζουν το σχέδιο σε μία προγραμματιζόμενη διάταξη (FPGA ή CPLD) της Altera και δημιουργούν αρχεία εξόδων για προσομοίωση λειτουργίας (Simulation), χρονική ανάλυση (timing analysis), και προγραμματισμό των διατάξεων (device programming). Ο μεταφραστής αποτελείται από τα εργαλεία : Analysis and Synthesis Fitter Assembler και Timing Analyzer. Όταν ολοκληρώσετε την εισαγωγή του κώδικα VHDL πρέπει να βεβαιωθείτε ότι δεν υπάρχουν ορθογραφικά ή συντακτικά λάθη στο πρόγραμμα. Επειδή η πλήρης μετάφραση μπορεί να διαρκεί αρκετό χρόνο το QUARTUS-II δίνει τη δυνατότητα να αναλύσετε τον κώδικα και να προσδιορίσετε τυχόν λάθη εκτελώντας μόνο το πρώτο βήμα. Από το menu Processing επιλέξτε Start και ακολούθως Start Analysis and Synthesis. Η διαδικασία αυτή αναλαμβάνει τη μετάφραση του προγράμματός σας (compilation) και μόλις ολοκληρωθεί εμφανίζει στην οθόνη ένα πληροφοριακό μήνυμα για το αν ήταν επιτυχής η διαδικασία ή όχι. Στο κάτω μέρος της οθόνης εμφανίζονται διάφορα μηνύματα τα οποία χωρίζονται σε τρεις κατηγορίες: πληροφοριακά (info) με πράσινα γράμματα, προειδοποιητικά (warning) με μπλε γράμματα, και σφάλματα (errors) με κόκκινα γράμματα. Αν ο κώδικας περιέχει σφάλματα η διαδικασία ανάλυσης σταματάει και αναφέρεται ο συνολικός αριθμός των σφαλμάτων. Για την αποσφαλμάτωση του κώδικα πρέπει να προσδιορίσετε στο κάτω μέρος της οθόνης το πρώτο μήνυμα λάθους και με διπλό κλικ του αριστερού πλήκτρου του ποντικιού τοποθετείται αυτόματα ο δρομέας (cursor) στη γραμμή του κώδικα που παρουσιάζεται το σφάλμα. Διαβάστε προσεκτικά το μήνυμα λάθους και προβείτε στην αναγκαία διόρθωση. Επαναλάβετε τη διαδικασία Start Analysis and Synthesis για να δείτε τα εναπομείναντα λάθη. Πολλές φορές η διόρθωση ενός σφάλματος οδηγεί σε σημαντική ελάττωση του συνολικού αριθμού των σφαλμάτων. Μην επιχειρείτε τη διόρθωση του κώδικα από το τελευταίο σφάλμα γιατί πολλές φορές το μήνυμα είναι παραπλανητικό. Αν μετά τη διόρθωση ενός σφάλματος εμφανιστούν περισσότερα σφάλματα δεν σημαίνει απαραίτητα ότι ήταν λάθος η διόρθωση που κάνατε. Για παράδειγμα μία παρένθεση που δεν είχε κλείσει σωστά η ένα semicolon (;) που

11 έλλειπε μπορεί μπορεί να είχε οδηγήσει αρχικά τον compiler στο να αγνοήσει τμήματα του κώδικα που περιέχουν άλλα σφάλματα. 2. Όταν ολοκληρώσετε τη διόρθωση των σφαλμάτων πρέπει να προχωρήσετε σε πλήρη μετάφραση του κώδικα. Για να ανοίξετε το παράθυρο του μεταφραστή επιλέξτε από το pull-down menu Processing --> Start Compilation 3. Όταν ο Compiler ολοκληρώσει τη μετάφραση, βλέπετε στην οθόνη το Compilation Report στο οποίο δίνονται πληροφοριακά και στατιστικά στοιχεία για τη διαδικασία της μετάφρασης του κυκλώματος. Το παράθυρο αυτό μπορείτε να το ανοίξετε και από το menu Processing --> Compilation Report. Δ. Προσομοίωση Λειτουργίας ( Simulation ) Η ανυπαρξία συντακτικών σφαλμάτων δε συνεπάγεται ότι το κύκλωμα εκτελεί τις λειτουργίες για τις οποίες έχει σχεδιαστεί. Για παράδειγμα αν θέλετε να υλοποιήσετε μία πύλη XOR και έχετε γράψει την εντολή X <= A OR B; ο μεταφραστής δεν θα προσδιορίσει κανένα λάθος αλλά το κύκλωμα αντιστοιχεί σε μία πύλη OR και όχι στην επιθυμητή XOR. Επομένως, το επόμενο βήμα μετά την αποσφαλμάτωση του κώδικα VHDL είναι η προσομοίωση του κυκλώματος για να επιβεβαιωθεί η ορθή λειτουργία του. Στη διαδικασία αυτή δίνονται συγκεκριμένοι παλμοί στα σήματα εισόδου του κυκλώματος και ελέγχονται τα σήματα εξόδου αν είναι τα αναμενόμενα σύμφωνα με τον πίνακα αληθείας του. Η διαδικασία της προσομοίωσης στον υπολογιστή είναι αντίστοιχη με την διαδικασία που θα κάνατε στον εργαστηριακό πάγκο αν είχατε φτιάξει το κύκλωμά σας σε ένα τυπωμένο κύκλωμα (PCB). Όπως θα χρησιμοποιούσατε γεννήτριες τετραγωνικών παλμών για να οδηγήσετε τα σήματα εισόδου και θα βλέπατε την κυματομορφή της εξόδου σε ένα λογικό αναλυτή (logic analyzer) ή έναν παλμογράφο έτσι και στον υπολογιστή πρέπει να δημιουργήσετε ένα αρχείο στο οποίο αποθηκεύετε τα σήματα των εισόδων του κυκλώματος και στην οθόνη του υπολογιστή βλέπετε την έξοδο του κυκλώματος ώστε να μπορέσετε να εξακριβώσετε αν αυτό λειτουργεί σύμφωνα με τις προδιαγραφές του. Υπάρχουν δύο τύποι εξομοίωσης λειτουργική (functional) και χρονισμών (timing). Στην περίπτωση της λειτουργικής εξομοίωσης δε λαμβάνονται υπόψη οι καθυστερήσεις των στοιχείων (πυλών και διασυνδέσεων) του κυκλώματος αλλά απλά επαληθεύεται ότι η λογική συνάρτηση που υλοποιεί το κύκλωμα είναι σωστή. Στην εξομοίωση χρονισμών επαληθεύουμε την ορθότητα του κυκλώματος και με βάση τους χρονικούς περιορισμούς που αυτό έχει. Για παράδειγμα έστω ότι έχουμε σχεδιάσει έναν απαριθμητή (counter) και ότι η καθυστέρηση ενός flip-flop είναι nsec. Στη λειτουργική εξομοίωση μπορούμε να χρησιμοποιήσουμε ένα σήμα ρολογιού με περίοδο 5 nsec και το κύκλωμα μας θα κάνει σωστή καταμέτρηση. Αν χρησιμοποιήσουμε όμως το ίδιο σήμα ρολογιού σε εξομοίωση χρονισμού το κύκλωμα δεν θα έχει τη σωστή απόκριση γιατί μέσα στα 5 nsec τα flip-flops δεν προλαβαίνουν να αλλάξουν κατάσταση.

12 Το Quartus δίνει τη δυνατότητα να επιλέξετε το εργαλείο εξομοίωσης με το οποίο θα ελέγξετε τη λειτουργία του κυκλώματός σας. Ο Simulator που θα χρησιμοποιηθεί στα πλαίσια των εργαστηριακών ασκήσεων είναι αυτός που δίνει η ALTERA στο πλαίσιο του προγράμματος υποστήριξης εκπαιδευτικών δραστηριοτήτων (University program).. Από το pull-down menu file επιλέξτε New. Στη φόρμα με τους δυνατούς τύπους αρχείων επιλέξτε University Program VWF (Vector Waveform File). Στο αρχείο κυματομορφών αποθηκεύονται οι κυματομορφές των εισόδων, οι οποίες χρησιμοποιούνται στην εξομοίωση. Εμφανίζεται το περιβάλλον του εξομοιωτή και ο Waveform Editor (Επεξεργαστής Κυματομορφών), ο οποίος δίνει τη δυνατότητα να εισάγετε τους κόμβους (Nodes) του κυκλώματος και τις κυματομορφές εισόδου ώστε να μπορέσει να πραγματοποιηθεί η εξομοίωση. 2. Κάντε διπλό αριστερό κλικ στον κενό χώρο κάτω από το Name και στο παράθυρο που εμφανίζεται επιλέξτε Node Finder. 3. Στο Node Finder επιλέξτε το πλήκτρο List στο πάνω δεξιά τμήμα του παραθύρου για την εμφάνιση των ονομάτων των κόμβων του τρέχοντος έργου στο ορθογώνιο με το όνομα Nodes Found. ΠΡΟΣΟΧΗ: Στο πεδίο Named να υπάρχει το * και στο Filter Pins:all 2

13 Από την επιλογή Named στην πάνω αριστερή γωνία του παραθύρου του Node Finder μπορείτε να επιλέξετε σήματα ανάλογα με το όνομά τους. Από την επιλογή Filter μπορείτε να επιλέξετε ομάδες σημάτων π.χ. σήματα εισόδου, εξόδου, όλα τα σήματα του σχεδίου (περιλαμβάνονται και αυτά που εισάγονται αυτόματα από τον μεταφραστή). 4. Επιλέξτε με το ποντίκι τους κόμβους από το αριστερό τμήμα του παραθύρου και με το > που υπάρχει στη μεσαία στήλη αντιγράψτε τους στο δεξί παράθυρο (selected nodes). Πατώντας ΟΚ το παράθυρο του Node Finder κλείνει και οι κόμβοι που επιλέξατε εμφανίζονται στο παράθυρο του Waveform Editor. 3

14 5. Στη γραμμή εργαλείων (Toolbar) στο πάνω μέρος της οθόνης εμφανίζεται μία σειρά εργαλείων που χρησιμοποιούνται για να καθοριστούν οι λογικές τιμές των σημάτων εισόδου. Οι τιμές στη έξοδο f εμφανίζονται αρχικά αόριστες (undefined, ΧΧΧΧΧ) και θα προσδιοριστούν όταν εκτελεστεί η εξομοίωση του κυκλώματος. Για να αλλάξετε την τιμή μίας εισόδου για ένα συγκεκριμένο χρονικό διάστημα πρέπει να επιλέξετε με το ποντίκι το αντίστοιχο τμήμα της κυματομορφής πάνω στο παράθυρο του Waveform editor και πατώντας στο Toolbar, το ή το να δώσετε την επιθυμητή τιμή. Αν επιλέξετε με το ποντίκι το όνομα ενός σήματος στο αριστερό τμήμα της οθόνης η τιμή που δίνετε ισχύει για όλη τη διάρκειά του. Δώστε στις εισόδους x, x2 και x3 τις τιμές που φαίνονται στο παρακάτω σχήμα: 6. Σώστε το αρχείο του Waveform Editor από το menu file Save as με το όνομα askisi.vwf. ΠΡΟΣΟΧΗ: Είναι επιθυμητό να δίνετε στο αρχείο κυματομορφών το ίδιο όνομα με το όνομα του entity Η προκαθορισμένη διάρκεια των σημάτων στο waveform file είναι μsec. Μπορείτε να αλλάξετε το χρόνο αυτό από το menu EDIT SET END TIME. 7. Το Quartus διαθέτει δύο προσομοιωτές που μπορούν να χρησιμοποιηθούν για την επαλήθευση της ορθής λειτουργίας του κυκλώματος. Από το menu Simulation Options επιλέξτε Modelsim (Recommended). 8. Τρέξτε τον εξομοιωτή: Simulation Run Functional Simulation. Ανοίγει ένα παράθυρο στο οποίο εμφανίζονται διάφορα μυνήματα σχετικά με τη εκτέλεση του εξομοιωτή και πιθανά σφάλματα αν υπάρχουν. Μόλις ολοκληρωθεί η διαδικασία εμφανίζεται νέο παράθυρο ίδιο με αυτό του waveform editor στο οποίο εμφανίζονται και τα αποτελέσματα της εξομοίωσης. 9. Κάντε επαλήθευση των αποτελεσμάτων, με τη βοήθεια του πίνακα αληθείας.. Με την προαναφερόμενη διαδικασία έχετε επιβεβαιώσει τη σωστή λειτουργία του κυκλώματος για μερικούς μόνο συνδυασμούς των εισόδων. Για να κάνετε πλήρη επαλήθευση του πίνακα αληθείας πρέπει να βάλετε στις εισόδους όλους τους δυνατούς συνδυασμούς (8=23 στο συγκεκριμένο παράδειγμα). Για να το πετύχετε 4

15 αυτό επιλέξτε το σήμα εισόδου από το όνομά του και με χρήση του εργαλείου overwrite clock από το Toolbar δημιουργήστε τις κυματομορφές που φαίνονται στο επόμενο σχήμα. Το x έχει περίοδο nsec, το x2 2 nsec και το x3 4 nsec. Παρατηρήστε ότι κάθε είσοδος έχει τη διπλάσια περίοδο από την προηγούμενή της σε άμεση αντιστοιχία με τον πίνακα αληθείας και ότι όλοι οι δυνατοί συνδυασμοί τους καλύπτονται στα πρώτα 4 nsec ενώ από εκεί και μετά επαναλαμβάνονται οι ίδιοι συνδυασμοί.. Κάντε επαλήθευση των αποτελεσμάτων, με τη βοήθεια του πίνακα αληθείας. 2. Συμπληρώστε τον κώδικα VHDL ώστε να υλοποιούνται στο ίδιο entity και οι δύο λογικές συναρτήσεις του βήματος και επαναλάβετε τη διαδικασία για την λειτουργική εξομοίωση και την επαλήθευση της ορθής λειτουργίας του πλήρους κυκλώματος. 3. Εκτελέστε προσομοίωση χρονισμού του κυκλώματος (Simulation Run Timing Simulation) και παρατηρείστε τις διαφορές. 4. Για να συγκρίνετε τα αποτελέσματα της λειτουργικής και της χρονικής προσομοίωσης του κυκλώματος συμπληρώστε τον παρακάτω πίνακα. Σε κάθε στοιχείο του πίνακα να γράψετε τη χρονική στιγμή της αλλαγής της τιμής (από σε ή από σε ) της f και της g. Για να διευκολυνθείτε στην εκτίμηση της καθυστέρησης επιλέξτε από το menu edit Grid Size. ns f functional g timing functional timing η παρυφή 2η παρυφή 3η παρυφή 4η παρυφή 5

16 5η παρυφή 6

17 ΑΝΑΚΕΦΑΛΑΙΩΣΗ: ΣΧΕΔΙΑΣΗ ΚΑΙ ΠΡΟΣΟΜΟΙΩΣΗ ΨΗΦΙΑΚΟΥ ΚΥΚΛΩΜΑΤΟΣ ΣΕ 9 ΒΗΜΑΤΑ Βήμα Άνοιγμα νέου Project με όνομα κατάλληλο ανάλογα την άσκηση και σε directory όπως περιγράφεται στο μέρος Α βήμα 2, πχ. Project: askisi στο φάκελο D:\users\digitalx\psifiaka\askisi. Βήμα 2 Δημιουργία αρχείου VHDL. Αρχικά δημιουργείται με το όνομα Vhdl.Vhd, κάνετε αμέσως SAVE AS και δίνετε όνομα ίδιο με αυτό του Project, πχ. askisi.vhd. Βήμα 3 Συγγραφή του κώδικα VHDL, ΠΡΟΣΟΧΗ το entity να έχει το ίδιο όνομα με το project και το αρχείο VHDL, πχ. Entity askisi. Βήμα 4 Έλεγχος και διόρθωση των πιθανών σφαλμάτων με Start Analysis and Synthesis. Διορθώνετε το πρώτο λάθος από τη λίστα σφαλμάτων και επαναλαμβάνοντας Start Analysis and Synthesis συνεχίζετε μέχρι να διορθώσετε όλα τα λάθη. Βήμα 5 Πλήρης μετάφραση με χρήση του Compiler Tool. Βήμα 6 Δημιουργία αρχείου κυματομορφών Vector Waveform File με χρήση του University Program VWF. Αρχικά δημιουργείται με το όνομα Waveform.vwf, κάνετε αμέσως SAVE AS και δίνετε όνομα ίδιο με αυτό του Project, πχ. askisi.vwf. Βήμα 7 Τοποθέτηση των κόμβων στο αρχείου κυματομορφών με το Node Finder και απόδοση των επιθυμητών λογικών τιμών στα σήματα εισόδου (input ports). Βήμα 8 Επιλογή προσομοιωτή Modelsim (Recommended) Βήμα 9 Εκτέλεση της προσομοίωσης και επαλήθευση της ορθής λειτουργίας του κυκλώματος. 7

18 ΑΣΚΗΣΗ 2η 5. ΥΛΟΠΟΙΗΣΗ ΑΠΟΚΩΔΙΚΟΠΟΙΗΤΗ ΟΘΟΝΗΣ 7 ΤΜΗΜΑΤΩΝ Σκοπός της δεύτερης άσκησης είναι αφενός η επανάληψη απαραίτητων γνώσεων από την ύλη του προηγούμενου εξαμήνου και αφετέρου η άμεση εισαγωγή στην υλοποίηση κυκλωμάτων με CPLD και FPGA με στόχο την εξοικείωση των σπουδαστών με το αναπτυξιακό σύστημα UP2 της Altera. Σχεδιάζεται ένας δυαδικός αποκωδικοποιητής οθόνης 7 τμημάτων ξεκινώντας από τον πίνακα αληθείας μέχρι την απεικόνιση στο CPLD MAX7. Πρέπει να δοθεί ιδιαίτερη προσοχή στην ορθή σχεδίαση του αποκωδικοποιητή γιατί αν και στην άσκηση αυτή ελέγχεται αυτόνομος, θα χρησιμοποιηθεί και σε επόμενες ασκήσεις για την ένδειξη των αποτελεσμάτων του αθροιστή και του απαριθμητή ΘΕΩΡΙΑ Data Sheet DM9368 (7-segment decoder/driver/latch, Semiconductors) Οδηγός χρήσης του αναπτυξιακού συστήματος UP2 της Altera Fairchild «Σχεδίαση Ψηφιακών Συστημάτων με τη γλώσσα VHDL», Brown, Vranesic 2η εκδ.: Βελτιστοποίηση της υλοποίησης λογικών κυκλωμάτων, Κεφ , σελ Εργαλεία Σχεδιασμού CAD, Κεφ. 4.2, σελ «Σχεδίαση Ψηφιακών Συστημάτων με τη γλώσσα VHDL», Brown, Vranesic 3η εκδ.: Βελτιστοποίηση της υλοποίησης λογικών κυκλωμάτων, Κεφ , σελ 82. Εργαλεία Σχεδιασμού CAD, Κεφ. 4.2, σελ ΤΟ ΑΝΑΠΤΥΞΙΑΚΟ ΣΥΣΤΗΜΑ UP2 ΤΗΣ ALTERA 8

19 Το διάγραμμα βαθμίδων (block diagram) του αναπτυξιακού συστήματος UP2 φαίνεται στη σελίδα 3 του οδηγού χρήσης (User's Guide). Εκτός από τις προγραμματιζόμενες διατάξεις υπάρχουν διάφορα στοιχεία όπως σειρές διακοπτών (DIP switches), δίοδοι εκπομπής φωτός (LEDs), οθόνες επτά τμημάτων (seven segment displays), ταλαντωτής παραγωγής σήματος ρολογιού (clock oscillator) και ακιδοσειρές για τη σύνδεση των ακροδεκτών των διατάξεων στις επιθυμητές θέσεις. Λεπτομερής περιγραφή όλων των στοιχείων του αναπτυξιακού συστήματος γίνεται στο εγχειρίδιο χρήσης το οποίο είναι απαραίτητο να χρησιμοποιήσετε για την ορθή ολοκλήρωση της άσκησης. Στο αναπτυξιακό σύστημα UP2 της Altera υπάρχουν δύο προγραμματιζόμενες διατάξεις: ένα FPGA της οικογένειας FLEX K και ένα CPLD της οικογένειας MAX 7. Οι διατάξεις αυτές μπορούν να προγραμματιστούν από προσωπικό υπολογιστή με χρήση ενός καλωδίου ByteBlaster II. Η διάταξη FPGA EPFK7 (EPFK7RC24-4) περιλαμβάνει 7 πύλες και βασίζεται σε τεχνολογία SRAM (απαιτείται επαναπρογραμματισμός κάθε φορά που ξεκινά η λειτουργία του συστήματος μετά από διακοπή της τροφοδοσίας). Διαθέτει λογικά στοιχεία (logic elements, LE) με τεσσάρων εισόδων πίνακες αναφοράς (Look-Up Tables, LUT) και εννέα embedded array blocks (EAB) το καθένα από τα οποία περιέχει 248 bits μνήμης που μπορούν να χρησιμοποιηθούν ως RAM, ROM, ή FIFO. Τα ΕΑΒ μπορούν να υλοποιήσουν λογικές συναρτήσεις όπως πολλαπλασιαστές, μικροελεγκτές και μονάδες επεξεργασίας ψηφιακού σήματος (DSP). Η διάταξη που είναι διαθέσιμη στο αναπτυξιακό σύστημα έχει 24 ακροδέκτες σε συσκευασία (package) RQFP. Η διάταξη CPLD EPM728S (EPM728SLC84-7) περιλαμβάνει 25 πύλες και βασίζεται σε τεχνολογία EEPROM (δεν απαιτείται επαναπρογραμματισμός). Διαθέτει 28 μακροκυψέλες (macrocells), οι οποίες παρέχουν τη δυνατότητα προγραμματιζόμενης AND και σταθερής OR λογικής και διαθέτουν προγραμματιζόμενους καταχωρητές (registers) με ανεξάρτητα σήματα ελέγχου και 9

20 χρονισμού. Στο αναπτυξιακό σύστημα UP2 διατίθεται μία διάταξη με 84 ακροδέκτες σε συσκευασία (package) PLCC. ΠΡΟΣΟΧΗ Οι δίοδοι εκπομπής φωτός είναι συνδεδεμένες στην τάση τροφοδοσίας μέσω μιας αντίστασης 33 Ω (pull-up) και επομένως φωτοβολούν όταν εμφανιστεί λογικό στον αντίστοιχο ακροδέκτη της ακιδοσειράς. Οι διακόπτες σειράς (DIP switches) είναι συνδεδεμένοι με την τάση τροφοδοσίας (pull-up) μέσω μιας αντίστασης ΚΩ. Η έξοδος του διακόπτη εμφανίζει λογικό όταν ο διακόπτης είναι ανοικτός (OFF) και λογικό όταν ο διακόπτης είναι κλειστός (ΟΝ) Οι σύνδεσμοι (jumpers) TDI, TDO, DEVICE, BOARD που βρίσκονται πάνω από το CPLD MAX7S καθορίζουν τη διάταξη η οποία προγραμματίζεται. Για τον προγραμματισμό του ΜΑΧ7 πρέπει να είναι όλοι στην πάνω θέση, ενώ για τον προγραμματισμό του FLEXK οι δύο πρώτοι (TDI, TDO) πρέπει να τοποθετηθούν στην κάτω θέση (βλέπε Table 2, σελίδα 5, στο UP2 User s Guide) ΕΡΓΑΣΤΗΡΙΑΚΟ ΜΕΡΟΣ ΜΕΡΟΣ Α. Στο επόμενο σχήμα φαίνεται η κωδικοποίηση των επτά τμημάτων της οθόνης και το δεκαεξαδικό ψηφίο που πρέπει να εμφανίζεται για όλους τους συνδυασμούς των εισόδων από έως 5 2. Συμπληρώστε τον πίνακα αληθείας του αποκωδικοποιητή οθόνης 7 τμημάτων. ΠΡΟΣΟΧΗ Επειδή οι δίοδοι εκπομπής φωτός (LEDs) είναι συνδεδεμένες στην τάση τροφοδοσίας μέσω μιας αντίστασης pull-up φωτοβολούν όταν εμφανιστεί λογικό στον αντίστοιχο ακροδέκτη, επομένως πρέπει στον πίνακα αληθείας να εμφανίζεται '' όταν θέλετε να ανάψει ένα τμήμα της οθόνης και '' για να είναι σβηστό. D3 D2 D D a b c d e f g 2

21 3. Με χρήση πινάκων Karnaugh απλοποιήστε τις συναρτήσεις των εξόδων του αποκωδικοποιητή. a b c d e f g 4. Γράψτε κώδικα VHDL για την περιγραφή του αποκωδικοποιητή χρησιμοποιώντας τις απλοποιημένες συναρτήσεις εξόδου. Κώδικας VHDL entity seven_segment is port ( ; ); end entity; architecture logic_functions of seven_segment is 2

22 begin a<= b<= c<= d<= e<= f<= g<= end architecture; ; ; ; ; ; ; ; 5. Ακολουθώντας τη διαδικασία της προηγούμενης άσκησης προσομοιώστε το κύκλωμα για όλους τους συνδυασμούς των εισόδων του και επαληθεύστε τον πίνακα αληθείας του. 6. Απεικόνιση του κυκλώματος σε ένα CPLD MAX7S 6.. Από το menu Assignments επιλέξτε Device ώστε να ανοίξει το παράθυρο επιλογής ολοκληρωμένου κυκλώματος που φαίνεται στο επόμενο σχήμα Από την επιλογή Family μπορείτε να επιλέξετε την οικογένεια CPLD ή FPGA στην οποία θα υλοποιήσετε το κύκλωμά σας. Κάθε οικογένεια περιλαμβάνει περισσότερα από ένα Ο.Κ. τα οποία διαφέρουν μεταξύ τους σε διάφορα χαρακτηριστικά, όπως ο αριθμός των λογικών στοιχείων και των ακροδεκτών, η ταχύτητα κλπ. Επιλέξτε την οικογένεια MAX7S και από το παράθυρο Available Devices το CPLD EPM728SLC84-7. Για να εμφανιστεί το συγκεκριμένο ολοκληρωμένο κύκλωμα πρέπει να απενεργοποιήσετε την επιλογή Show Advanced Devices. 22

23 6.3. Το επόμενο βήμα είναι η αντιστοίχιση των ακροδεκτών (pins) του κυκλώματος. Επιλέξτε Assignments Pin Planner για να ενεργοποιήσετε το εργαλείο αντιστοίχισης ακροδεκτών που φαίνεται στο επόμενο σχήμα. Για να κάνετε τις αντιστοιχίσεις των ακροδεκτών στις θέσεις που θέλετε, χρησιμοποιήστε το παράθυρο Edit. Στην πρώτη στήλη (Node Edit) εμφανίζονται τα ονόματα των σημάτων του κυκλώματος και με διπλό κλικ σε κάθε κουτάκι της τρίτης στήλης (Location) εμφανίζονται όλοι οι ακροδέκτες του Ο.Κ. που έχετε επιλέξει. Για κάθε ακροδέκτη δίνονται και επιπλέον πληροφορίες για τη λειτουργικότητα (input/output, clock, reset κλπ). Για παράδειγμα το pin με τον χαρακτηρισμό global clock πρέπει να χρησιμοποιηθεί μόνο για το σήμα ρολογιού του κυκλώματός και όχι για οποιαδήποτε άλλη λειτουργία. Πληροφορίες για τους ακροδέκτες του Ο.Κ. βλέπετε και στο σχήμα που εμφανίζεται στο δεξί μέρος της οθόνης. Στο σχήμα αυτό οι ακροδέκτες γενικού σκοπού σημειώνονται με κενό κύκλο ενώ αυτοί που έχουν ειδικές λειτουργίες με τρίγωνο, τετράγωνο, πεντάγωνο ή κύκλο με κάποια ένδειξη στο εσωτερικό του. Είναι δυνατή η γραφική αντιστοίχιση των ακροδεκτών με χρήση του mouse. Κάνοντας κλικ πάνω στο όνομα ενός σήματος στην πρώτη στήλη του πίνακα Edit και κρατώντας πατημένο το αριστερό πλήκτρο του mouse μπορείτε να τοποθετήσετε το σήμα στον ακροδέκτη που επιθυμείτε. Μόλις το mouse περάσει πάνω από έναν ακροδέκτη εμφανίζεται ο αριθμός του και ένα μήνυμα για τη λειτουργία του και τη δυνατότητα ή όχι τοποθέτησης σήματος από το χρήστη σε αυτό. 23

24 6.4. Πραγματοποιήστε τις παρακάτω αντιστοιχίσεις: Είσοδοι: d pin4, d pin5, d2 pin6, d3 pin8 Έξοδοι: a pin58, b pin6, c pin6, d pin63, e pin64, f pin65, g pin67. Οι έξοδοι απεικονίζονται στους ακροδέκτες που είναι συνδεδεμένοι με την οθόνη 7 τμημάτων του αναπτυξιακού UP2 (βλ. Σελ. 9 στο εγχειρίδιο χρήσης) 6.5. Το επόμενο βήμα είναι η απεικόνιση του κυκλώματος στο επιλεγμένο CPLD, η οποία γίνεται με τη χρήση του Compiler. Προχωρήστε στην μετάφραση (από το menu Processing Start Compilation). Όταν ολοκληρωθεί η μετάφραση δημιουργείται το Compilation Report, στο οποίο μπορείτε να δείτε διάφορες πληροφορίες για το υπό σχεδίαση κύκλωμα: Στο Flow Summary βλέπετε αν η εργασία έχει υλοποιηθεί με επιτυχία, την οικογένεια (Family) και το συγκεκριμένο Ο.Κ. (Device) που έχετε χρησιμοποιήσει καθώς και τα ποσοστά χρήσης των διαθέσιμων μακροκυψελών (macrocells) και ακροδεκτών (pins). Σημαντική πληροφορία είναι και το αν ικανοποιούνται οι απαιτήσεις χρονισμού (Timing requirements) του κυκλώματός σας. Σε περίπτωση που δεν ικανοποιούνται πρέπει να χρησιμοποιηθεί ο Timing Analyser για να προσδιοριστεί το πρόβλημα και να γίνουν οι απαραίτητες διορθώσεις Για την Προσομοίωση Χρονισμού (Timing Simulation) ακολουθείστε την ίδια διαδικασία που ακολουθήσατε και για την Προσομοίωση Λειτουργίας (functional simulation). Από το menu Assignments επιλέξτε Settings. Στο Category επιλέξτε Simulator, αλλάξτε το Simulation Mode από Functional σε Timing και πατήστε ΟΚ. Από το menu Processing επιλέξτε Simulator Tool, επιβεβαιώστε ότι το Simulation mode είναι Timing (αν δεν είναι αλλάξτε το) και πατήστε Start για να ξεκινήσει η προσομοίωση. Όταν ολοκληρωθεί η προσομοίωση χρονισμού, κάντε κλικ στο Report και θα εμφανιστούν στην οθόνη σας οι κυματομορφές εισόδων και εξόδων του κυκλώματος, που προέκυψαν από την προσομοίωση. Με μία πρώτη ματιά τα αποτελέσματα της προσομοίωσης χρονισμού φαίνονται ίδια με τα ίδια με τα αποτελέσματα της προσομοίωσης λειτουργίας. Η διαφορά τους έγκειται στο ότι η μεταβολή της τιμής των σημάτων εξόδου γίνεται με κάποια καθυστέρηση σε σχέση με τις μεταβολές των εισόδων. Η καθυστέρηση αυτή προσδιορίζεται από τα χαρακτηριστικά χρονισμού του ολοκληρωμένου κυκλώματος EPM728SLC84-7 που έχει επιλεγεί για την 24

25 υλοποίηση του κυκλώματος και οφείλεται τόσο στις καθυστερήσεις των λογικών πυλών που έχουν χρησιμοποιηθεί όσο και στις καθυστερήσεις των μεταξύ τους διασυνδέσεων. Ένα άλλο εργαλείο για να δείτε τα αποτελέσματα της υλοποίησης του κυκλώματος στο επιλεγμένο Ο.Κ. είναι το Timing Closure Floorplan. Στο εργαλείο αυτό μπορείτε να δείτε πως είναι τοποθετημένες οι μακροκυψέλες στο Ο.Κ. ποιές από αυτές χρησιμοποιούνται για την υλοποίηση του κυκλώματος σας καθώς και τις μεταξύ τους διασυνδέσεις. Από το menu Assignments επιλέξτε Timing Closure Floorplan για να ενεργοποιήσετε το εργαλείο. Στην οθόνη σας θα εμφανιστεί η παρακάτω απεικόνιση του ολοκληρωμένου EPM728SLC84-7 στην οποία φαίνονται μερικές από τις μακροκυψέλες (macrocells). Οι μακροκυψέλες οργανώνονται σε βαθμίδες λογικών διατάξεων (logic array blocks, LAB), όπου η κάθε βαθμίδα LAB περιέχει 6 μακροκυψέλες. Αν δεν εμφανιστεί η παρακάτω εικόνα από το menu view επιλέξτε interior cells. Από το Toolbar επιλέξτε το Show fitter placements (η επιλογή στην κάτω δεξιά γωνία). Θα πρέπει να εμφανίζονται στους ακροδέκτες των macrocells τα ονόματα των σημάτων με μπλε χρώμα. Επίσης, επιλέγοντας από το Toolbar το x=b θα εμφανιστεί το παράθυρο των εξισώσεων, στο οποίο εμφανίζεται η εξίσωση κάθε κόμβου όταν τον επιλέξετε με το ποντίκι. 7. Υλοποίηση και έλεγχος του αποκωδικοποιητή 7.. Βεβαιωθείτε ότι δεν έχετε τροφοδοσία στο αναπτυξιακό σύστημα Τοποθετήστε καλώδια για τη σύνδεση των ακροδεκτών της διάταξης που χρησιμοποιήσατε στο βήμα 6.4 με τους διακόπτες (DIP switches). Η 25

26 αντιστοιχία των ακροδεκτών της διάταξης με τους ακροδέκτες των ακιδοσειρών P έως P4 δίνεται στον πίνακα 3 (table 3) στη σελίδα 7 του UP2 User s Guide. Η οθόνη 7 τμημάτων είναι συνδεδεμένη πάνω στο PCB και δε χρειάζονται καλώδια σύνδεσης για αυτή Συνδέστε το καλώδιο προγραμματισμού ByteBlaster II στην παράλληλη θύρα του υπολογιστή και στο αναπτυξιακό σύστημα UP Συνδέστε την τροφοδοσία Από το menu Tools επιλέξτε Programmer. Το επόμενο παράθυρο εμφανίζεται στην οθόνη: 7.6. Επιλέξτε Harware Setup και στο νέο παράθυρο επιλέξτε το ByteBlasterMV, Local, LPT και μετά το Select Hardware ώστε να ενεργοποιήσετε τη σύνδεση του υπολογιστή με το αναπτυξιακό σύστημα UP2. Η επιλογή mode πρέπει να είναι JTAG Όταν ολοκληρώσετε τη διαδικασία ενεργοποίησης της σύνδεσης επιλέξτε Auto Detect ώστε να ανιχνεύσει την προγραμματιζόμενη διάταξη και να εμφανιστεί στην οθόνη ο τύπος EPM728SLC Κάντε διπλό κλικ πάνω στη διάταξη που εμφανίστηκε στην οθόνη σας και θα εμφανιστεί ένα παράθυρο για την επιλογή του αρχείου προγραμματισμού. Από τη λίστα αρχείων που εμφανίζεται επιλέξτε το αρχείο xxxxx.pof, όπου 26

27 xxxxx το όνομα αποκωδικοποιητή. του project το οποίο χρησιμοποιήσατε για τον 7.9. Στη στήλη Program/Configure επιλέξτε το κουτάκι. Το παράθυρο του Programmer πρέπει να είναι όπως φαίνεται στο επόμενο σχήμα. 7.. Σώστε το αρχείο του προγραμματιστή με το όνομα xxxxx.cdf, όπου xxxxx το όνομα του project το οποίο χρησιμοποιήσατε. 7.. Επιλέξτε το Start ώστε να ξεκινήσει η διαδικασία προγραμματισμού. Εμφανίζεται μία μπάρα που δείχνει την πρόοδο της διαδικασίας και αναβοσβήνουν τα πράσινα LEDs του αναπτυξιακού Επιβεβαιώστε τη σωστή λειτουργία του κυκλώματος για όλους τους συνδυασμούς των εισόδων. 27

28 ΑΣΚΗΣΗ 3η - 4η ΥΛΟΠΟΙΗΣΗ ΑΘΡΟΙΣΤΗ 4-ΨΗΦΙΩΝ 6. ΘΕΩΡΙΑ «Σχεδίαση Ψηφιακών Συστημάτων με τη γλώσσα VHDL», Brown, Vranesic 2η εκδ. : Πρόσθεση μη-προσημασμένων αριθμών, Κεφ. 5.2, σελ Σχεδίαση αριθμητικών κυκλωμάτων με τη γλώσσα VHDL, Κεφ , σελ «Σχεδίαση Ψηφιακών Συστημάτων με τη γλώσσα VHDL», Brown, Vranesic 3η εκδ. : Πρόσθεση μη-προσημασμένων αριθμών, Κεφ. 5.2, σελ Σχεδίαση αριθμητικών κυκλωμάτων με τη γλώσσα VHDL, Κεφ , 5.5.3, σελ ΕΡΓΑΣΤΗΡΙΑΚΟ ΜΕΡΟΣ 6... Στην άσκηση αυτή όπως και σε κάποιες από τις επόμενες πρέπει να σχεδιάσετε περισσότερα από ένα κυκλώματα. Για να γίνει αυτό χωρίς να δημιουργηθούν προβλήματα στη μετάφραση και την προσομοίωση πρέπει να χρησιμοποιήσετε διαφορετικό project για κάθε κύκλωμα. Τα δύο projects πρέπει να είναι στο ίδιο directory αλλά να έχουν διαφορετικό όνομα. Για την άσκηση αυτή φτιάξτε πρώτα το directory askisi3. Για το κύκλωμα του πρώτου μέρους της άσκησης ονομάστε το project και το entity askisi3a. Για να προχωρήσετε στο δεύτερο μέρος πρέπει πρώτα από το menu File Close Project να κλείσετε το project askisi2a και μετά να ξεκινήσετε τη διαδικασία δημιουργίας νέου project για το δεύτερο μέρος, το οποίο πρέπει να ονομάσετε askisi3b με entity askisi3b ΠΡΟΣΟΧΗ: Οταν ξεκινήσετε τη διαδικασία δημιουργίας νέου project με το New Project Wizard βεβαιωθείτε ότι το directory μέσα στο οποίο θα φτιαχτεί το νέο project είναι το /psifiaka/askisi3. Αν δεν είναι (σε πολλές περιπτώσεις το directory που εμφανίζεται αυτόματα είναι το /psifiaka/askisi3/db) διορθώστε το γιατί είναι πιθανό στα επόμενα βήματα να δημιουργηθούν προβλήματα.. Συμπληρώστε τον πίνακα αλήθειας και υπολογίστε τις λογικές συναρτήσεις για το άθροισμα και το κρατούμενο του πλήρους αθροιστή (full adder) ενός ψηφίου. Χ Υ Cin Su m Cout 28

29 Sum = Cout = 2. Χρησιμοποιώντας τη γλώσσα VHDL υλοποιείστε υπολογίσατε στο προηγούμενο βήμα. Κώδικας VHDL τις συναρτήσεις που 29

30 3. Εξομοιώστε το κύκλωμα που σχεδιάσατε ώστε να επαληθεύσετε πλήρως (για όλους τους δυνατούς συνδυασμούς των εισόδων) τον πίνακα αληθείας του. 4. Συνδυάζοντας 4 Full Adder Cells σχεδιάστε έναν αθροιστή κρατουμένου τεσσάρων ψηφίων. (4-bit ripple carry adder). Σχηματικό διάγραμμα αθροιστή τεσσάρων ψηφίων διάδοσης 5. Υλοποιήστε σε γλώσσα VHDL τον αθροιστή τεσσάρων ψηφίων χρησιμοποιώντας τον πλήρη αθροιστή που σχεδιάσατε στο βήμα 2 και εξομοιώστε πλήρως τη λειτουργία του. Κώδικας VHDL 3

31 ΜΕΡΟΣ Β' 7. ΥΛΟΠΟΙΗΣΗ ΚΑΙ ΕΛΕΓΧΟΣ ΑΘΡΟΙΣΤΗ 4 ΨΗΦΙΩΝ Για την υλοποίηση του αθροιστή τεσσάρων ψηφίων πρέπει πρώτα να συνδέσετε την έξοδο SUM στον αποκωδικοποιητή της οθόνης 7 τμημάτων (που σχεδιάσατε στην άσκηση 2) ώστε να βλέπετε σε αυτήν το αποτέλεσμα της άθροισης. Υπάρχουν δύο τρόποι για να το κάνετε αυτό: α) Κάνετε ένα νέο entity το οποίο περιλαμβάνει δύο components, τον τετραψήφιο αθροιστή της άσκησης 3 και τον αποκωδικοποιητή επτά τμημάτων της άσκησης 2 και στην αρχιτεκτονική χρησιμοποιείτε τα κατάλληλα port map για τη διασύνδεσή τους, β) στο entity του τετραψήφιου αθροιστή προσθέτετε ένα ακόμα component τον αποκωδικοποιητή επτά τμημάτων της άσκησης 2 και το αντίστοιχο port map στην αρχιτεκτονική. ΠΡΟΣΟΧΗ: Επειδή το αρχείο του αποκωδικοποιητή βρίσκεται σε άλλο directory πρέπει να το προσθέσετε στο τρέχον project. Από το menu Project --> Add/Remove files in project στη φόρμα που ανοίγει με τον browser βρίσκεται το αρχείο του αποκωδικοποιητή όπου το είχατε σώσει στην άσκηση 2.. Σχεδιάστε το διάγραμμα βαθμίδων και τις διασυνδέσεις του κυκλώματος με τον αποκωδικοποιητή της οθόνης 7 τμημάτων. 2. Γράψτε τον κώδικα VHDL για το κύκλωμα που σχεδιάσατε στο προηγούμενο βήμα. 3

32 3. Επιλέξτε τη διάταξη MAX7S EPM728SLC84-7 που θα χρησιμοποιήσετε για τη υλοποίηση του αθροιστή όπως στο βήμα 6.2, σελ Τοποθετήστε τα σήματα εισόδου/εξόδου του αθροιστή στους ακροδέκτες της διάταξης σύμφωνα με το παρακάτω διάγραμμα ακολουθώντας τη διαδικασία του βήματος 6.3, σελ. 2. Pin No Signal X X X2 X3 Signal Cin Pin No Y Y Y2 Y3 Αθροιστής 4 ψηφίων Signal Cout Pin No segment display: pins (βλ σελ. 22) 32

33 5. Κάντε την απεικόνιση του κυκλώματος στη διαθέσιμη διάταξη με την αντιστοιχία ακροδεκτών του προηγούμενου σχήματος (Compile). 6. Ακολουθήστε τα βήματα της παραγράφου 7 της άσκησης 2 για να υλοποιήσετε τον αθροιστή στο αναπτυξιακό σύστημα UP2 της Altera. 7. Ελέγξτε την ορθή λειτουργία του κυκλώματός σας με τυχαίους αριθμούς εισόδου. 33