Πανεπιστήμιο Πατρών. Τμήμα Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών. Εργαστήριο Σχεδίασης Ολοκληρωμένων Κυκλωμάτων
|
|
- Νεφέλη Ἀελλώ Κουντουριώτης
- 7 χρόνια πριν
- Προβολές:
Transcript
1 Πανεπιστήμιο Πατρών Τμήμα Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών Εργαστήριο Σχεδίασης Ολοκληρωμένων Κυκλωμάτων Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων (VLSI) ΙΙ Εισαγωγή στη VHDL και το Εργαλείο Modelsim ΕΚΠΟΝΗΣΗ: Γ. Σ. Αθανασίου - Α. Εμερετλής - Γ. Θεοδωρίδης Περιεχόμενα: 1. Εισαγωγή στο Modelsim 1.1 Τι είναι το Modelsim? 1.2 Δημιουργία Project και Συγγραφή κώδικα 1.3 Compilation και Error Correction 1.4 Simulation και Waveforms 1.5 Scripting 2. Εισαγωγή στη VHDL 2.1 Ιεραρχική Ροή Σχεδίασης Βιβλιοθήκες Entity Architecture 2.2 Κλάσεις Αντικείμενα Τύποι Δεδομένων 2.3 Τελεστές και Ιδιότητες 2.4 Concurrent VHDL Signals Concurrent Statements 2.5 Processes 2.6 Structural VHDL 1
2 1. Εισαγωγή στο Modelsim 1.1 Τι είναι το Modelsim? Modelsim: a comprehensive simulation and debug environment for complex ASIC and FPGA designs. Δηλαδή, είναι ένα περιβάλλον για λογική προσομοίωση (simulation) κυκλωμάτων που έχουν περιγραφεί σε γλώσσα Verilog, VHDL ή SystemC. Δεν είναι εργαλείο σύνθεσης, όπως για παράδειγμα το XST του Xilinx ISE Design Suite. Επομένως, στο Modelsim ελέγχουμε τη λογική ορθότητα του κυκλώματος που σχεδιάζουμε. 1.2 Δημιουργία Project και συγγραφή κώδικα File New Project File New Source VHDL Στη συνέχεια, υπάρχει επιλογή για εισαγωγή ενός υπάρχοντος αρχείου VHDL (.vhd) ή η δημιουργία ενός καινούριου. Επιλέγουμε τη δημιουργία ενός νέου αρχείου με όνομα and1. Κατόπιν, συντάσσουμε τον κώδικα που περιγράφει μία απλή πύλη AND, όπως φαίνεται παρακάτω. Συνεχίζουμε με μεταγλώττιση του κώδικα, αποσφαλμάτωση και προσομοίωση. Τα βήματα αυτά παρουσιάζονται και αναλύονται παρακάτω. 2
3 3
4 1.3 Compilation και Error Correction Λάθος: Λείπει το ερωτηματικό στο τέλος της γραμμής ολοκλήρωσης της αρχιτεκτονικής, end my_arch; 4
5 1.4 Simulation and Waveforms Δεξί click και επιλογή όλων των σημάτων για να εμφανιστούν στο waveform. 5
6 6
7 Βάζουμε στο in1 τιμή 1: 7
8 Επαναλαμβάνουμε το προηγούμενο βήμα για το in2 βάζοντας την τιμή 0. Έτσι, παρατηρούμε το παρακάτω: Μετά το πρώτο RUN κάνουμε force το signal In2 σε 1 και με το επόμενο RUN παρατηρούμε το αποτέλεσμα στο out Scripting Μέχρι στιγμής, έχουμε παρατηρήσει ότι όλες οι ενέργειες έχουν καταγραφεί στο Transcript Window. Έτσι, αν θέλουμε να αυτοματοποιήσουμε τη διαδικασία αντιγράφουμε τις εντολές σε ένα.do αρχείο. 8
9 Στη συνέχεια ακολουθούμε την ροή: File New Source Do Και στο αρχείο που δημιουργείται κάνουμε paste τις εντολές. Τέλος, εκτελούμε το script με τον παρακάτω τρόπο: 9
10 2. VHDL - Βασικά χαρακτηριστικά 2.1 Ιεραρχική Ροή Σχεδίασης Δομή κώδικα Η περιγραφή του κυκλώματος που σχεδιάζεται γίνεται σε διαφορετικά ιεραρχικά επίπεδα. Έτσι, ένας ιεραρχικός σχεδιασμός αποτελείται από υπομονάδες, που εμπεριέχουν άλλες υπομονάδες, VHDL κώδικες ή συνδυασμούς αυτών. Με αυτόν τον τρόπο επιτυγχάνεται η μείωση της πολυπλοκότητας και η ευκολότερη διαχείριση του σχεδιασμού. Ως εκ τούτου, έχουμε γρηγορότερη, οργανωμένη και αποτελεσματικότερη σχεδίαση πολύπλοκων κυκλωμάτων. Ένας κώδικας VHDL αποτελείται από 3 βασικές ενότητες: τις Βιβλιοθήκες, το Entity και την Architecture. Δηλώσεις Βιβλιοθηκών ENTITY Βασικές Ενότητες Κώδικα VHDL ARCHITECTURE Βιβλιοθήκες Η δήλωση των βιβλιοθηκών γίνεται με τον ακόλουθο τρόπο: LIBRARY <library name >; USE <library name >. <package name>. <package parts>; Συνήθως απαιτούνται τουλάχιστον τρία πακέτα από τρείς βιβλιοθήκες: ieee.std_logic_1164(lib.ieee), standard(lib.std), work. Η βιβλιοθήκη ieee πρέπει ΠΑΝΤΑ να δηλώνεται. Οι άλλες δύο είναι πάντα ορατές και δεν χρειάζεται. Παράδειγμα σύνταξης της ieee: LIBRARY ieee; USE ieee.std_logic_1164.all; Entity Στην entity προσδιορίζουμε τα i/o του κυκλώματος. Όπως φαίνεται παρακάτω, θεωρούμε το κύκλωμα σαν μαύρο κουτί και δεν μας ενδιαφέρει το εσωτερικό του. 10
11 Για το παράδειγμα της πύλης AND που έχει παρουσιαστέι παραπάνω, τα i/o φαίνεται στο σχήμα: Architecture Σε αντίθεση με την entity, στην architecture περιγράφουμε τη λειτουργικότητα (εσωτερικό) του κυκλώματος. Μπορούμε να έχουμε παραπάνω από μία αρχιτεκτονικές για μία entity. 11
12 2.2 Κλάσεις Αντικείμενα Τύποι Δεδομένων Κάθε αντικείμενο ανήκει σε μία κλάση και έχει έναν τύπο δεδομένων. Οι κλάσεις είναι: SIGNALS, VARIABLES και CONSTANTS. Στο εργαστήριο μας θα ασχοληθούμε μόνο με SIGNALS. Οι προκαθορισμένοι τύποι δεδομένων που θα μας απασχολήσουν είναι: Bit και bit_vector (package: standard lib: std) Std_logic και Std_logic_vector (pack. std_logic_1164 lib.ieee) Boolean (package: standard lib: std) Ο τύπος bit και bit_vector λαμβάνουν δύο δυνατές τιμές: 0 και 1. Παραδείγματα: signal x : bit signal y : bit_vector (3 downto 0); signal w : bit_vector (0 to 3); x <= 1 ; y <= 0111 ; -- MSB=0 Προσοχή στη φορά δήλωσης του διανύσματος w <= 1110 ; -- MSB=0 Ο τύπος std_logic και std_logic_vector λαμβάνουν τις εξής δυνατές τιμές: X -- Forcing unknown (synthesizable unknown) 0 -- Forcing 0 (synthesizable 0 ) 1 -- Forcing 1 (synthesizable 1 ) Z -- High impendance (synthesizable tri-state) W -- Weak unknown L -- Weak 0 H -- Weak don t care Οι 4 τελευταίες είναι μη συνθέσιμες και καλό είναι να μην χρησιμοποιούνται. Για τις ανάγκες του παρόντος εργαστηρίου θα χρησιμοποιούμε σχεδόν πάντα τις τιμές 0 και 1. Ο τύπος Boolean έχει δύο δυνατές τιμές: TRUE και FALSE. Η ανάθεση τιμής σε ένα διάνυσμα τύπου bit ή std_logic γίνεται με τους εξής τρόπους: Έστω το διάνυσμα a, τ.ω. να ισχύει: signal a : std_logic_vector (2 downto 0); Τότε, η ανάθεση μπορεί να γίνει: a <= " "; a <= (7=>'1', 6=>'0', 0=>'0', 1=>'0', 5=>'1', 4=>'0', 3=>'0', 2=>'1'); a <= (7 5=>'1', =>'0'); a <= (7 5=>'1', others=>'0'); a <= " " a <= (others=>'0'); 12
13 Γενικά, η VHDL βάζει περιορισμούς στην εμβέλεια του κάθε αντικειμένου, η οποία καθορίζεται από το τμήμα του κώδικα που αυτό δηλώνεται. Με άλλα λόγια, όσον αφορά την εμβέλεια ενός αντικειμένου ισχύουν τα εξής: Αντικείμενα που δηλώνονται σε πακέτο (package) είναι ορατά από όλες τις οντότητες που χρησιμοποιούνται το πακέτο Αντικείμενα που δηλώνονται σε ENTITY είναι ορατά από όλες τις αρχιτεκτονικές που ανήκουν στην ENTITY Αντικείμενα που δηλώνονται σε μια ARCHITECTURE είναι ορατά μόνο εντός της ARCHITECTURE Αντικείμενα που δηλώνονται σε μια PROCESS είναι ορατά μόνο εντός της PROCESS 2.3 Τελεστές και Ιδιότητες Η VHDL περιέχει διάφορους τύπους προκαθορισμένων τελεστών, που είναι: Τελεστές ανάθεσης Λογικοί τελεστές Αριθμητικοί τελεστές Τελεστές ολίσθησης Τελεστές συνένωσης Πιο αναλυτικά: Τελεστές ανάθεσης: Χρησιμοποιούνται για την ανάθεση (εκχώρηση) τιμής σε SIGNALS, VARIABLES και CONSTANTS <= για την ανάθεση τιμής σε SIGNALS := για την ανάθεση τιμής σε VARIABLE και CONSTANTS signal x : std_logic; variable y : std_logic_vector (3 downto 0); x <= 1 ; y:= 0010 ; Λογικοί τελεστές: Είναι οι NOT AND OR NAND NOR XOR XNOR (η παραπάνω σειρά καθορίζει τις προτεραιότητες) Τα δεδομένα πρέπει να είναι bit ή std_logic (και οι vector επεκτάσεις τους) y<= not A nand b; x<= a or b; 13
14 Αριθμητικοί τελεστές: +, -, *, /, **, mod, rem, abs Τα δεδομένα πρέπει να είναι τύπου integer, signed, unsigned ή real Αν χρησιμοποιηθεί το πακέτο std_logic_unsigned τότε επιτρέπεται και ο τύπος δεδομένων std_logic_vector Οι τελεστές +, - και * είναι πάντα συνθέσιμοι. Για τους υπόλοιπους εξαρτάται από το εργαλείο σύνθεσης. Τελεστές σύγκρισης: =, /=, <, >, <=, >= Οι τελεστέοι πρέπει να είναι ίδιου (οποιουδήποτε) τύπου Επιστέφουν Boolean (true, false) τιμή Τελετές ολίσθησης: sll, slr, sla, sra, rol,ror sll -- Λογική ολίσθηση αριστερά οι θέσεις στα δεξιά συμπληρώνονται με 0 srl -- Λογική ολίσθηση δεξιά οι θέσεις στα αριστερά συμπληρώνονται με 0 sla -- Αριθμητική ολίσθηση αριστερά το δεξ. bit επαναλαμβάνεται στα δεξιά sra - -Αριθμητική ολίσθηση δεξιά το αριστ.bit επαναλαμβάνεται στα αριστερά rol -- Λογική αριστερή περιστροφή ror -- Λογική δεξιά περιστροφή Το σύμβολο & χρησιμοποιείται για ενοποίηση διανυσμάτων 2.4 Concurrent VHDL Η λειτουργία του υλικού είναι «παράλληλη» από τη φύση της. Έτσι, κάθε φορά που αλλάζει το δυναμικό των ηλεκτρικών σημάτων αλλάζουν ταυτόχρονα και οι λογικές τιμές αυτών. Συνεπώς, υπάρχει ανάγκη για κατάλληλες δομές που να μοντελοποιούν την παράλληλη αυτή λειτουργία του υλικού. Τέτοιες δομές είναι τα concurrent statements και τα concurrent objects (signals) Signals Τα signals στη VHDL μοντελοποιούν ηλεκτρικές συνδέσεις (καλώδια). Ο τρόπος σύνταξης στον κώδικα είναι ο εξής: Signal Assignment: <target_identifier> <= <expression> ; Signal Assignment with delay: <target_identifier> <= <expression> after 10 ns; Οι αναθέσεις τιμών με χρονική καθυστέρηση (after) δεν είναι συνθέσιμες και ΔΕΝ ΘΑ ΜΑΣ ΑΠΑΣΧΟΛΗΣΟΥΝ ΣΤΟ VLSI II 14
15 Οι συντρέχουσες (concurrent) δηλώσεις ενεργοποιούνται από συμβάντα (event-driven) και εκτελούνται ταυτόχρονα, ανεξάρτητα από τη σειρά εμφάνισης στον κώδικα VHDL. Για παράδειγμα οι κώδικες: Architecture example of ex is a <= b; b <= c; end example; Architecture example of ex is b <= c; a <= b; end example; παράγουν το ίδιο κύκλωμα: C B A Concurrent Statements H εντολή WHEN Σύνταξη: <target> <= <expres.> [after <expres.> ] when <expres.> else <expres.> [after <expres.> ] ; Επιτρέπεται η χρήση περισσότερων του ενός SIGNALS στην συνθήκη Προσδίδει μεγαλύτερη ευελιξία και χρησιμότητα ΠΡΟΣΟΧΗ!!! Η σειρά με την οποία εμφανίζονται οι συνθήκες στον κώδικα είναι σημαντική Ο κώδικας εντός της WHEN είναι ακολουθιακός => Η σειρά εμφάνισης των συνθηκών είναι σημαντική Οι εκφράσεις εξετάζονται ακολουθιακά από πάνω προς τα κάτω και μόλις μία είναι TRUE η εκτέλεση της εντολής τερματίζεται. Έχει ως συνέπεια τη δημιουργία ενός δένδρου από πολυπλέκτες για την τήρηση των προτεραιοτήτων Τα ίδια ισχύουν και για την εντολή WITH Παράδειγμα: Architecture rtl of ex is q <= a when data = 00 else b when data = 11 else c; end; a b c q data 15
16 H εντολή WΙΤΗ Σύνταξη: <with> <expression> select <target> <= <expression> when <chose>; Όλες οι καταστάσεις του σήματος που οδηγείται πρέπει να απαριθμούνται Χρήση when others για τις υπόλοιπες περιπτώσεις Λιγότερο ευέλικτη σε σύγκριση με τη δήλωση when Η δήλωση with επιτρέπει μόνο μια έκφραση (expression) Παράδειγμα: entity example is port ( a,b,c : in std_logic; data : in std_logic_vector (1 downto 0); q : out std_logic); end example; architecture rtl of example is with data select q <= a when 00, b when 11, c when others; end; Ένας πολυπλέκτης μπορεί να υλοποιηθεί με τη βοήθεια τελεστών ή με χρήση των παραπάνω εντολών: library ieee; use ieee.std_logic_1164.all; entity mux is port ( a, b, c, d: in std_logic; sel: in std_logic_vector (1 downto 0); y: out std_logic); end mux; architecture operators of mux is y <= (a and not sel(1) and not sel(0)) or (b and not sel(1) and sel(0)) or (c and sel(1) and not sel(0)) or (d and sel(1) and sel(0)); end operators ; architecture mux1 of mux is y <= a when sel="00" else b when sel="01" else c when sel="10" else d; end mux1; architecture mux2 of mux is with sel select y <= a when "00", b when "01", c when "10", d when others; --ΠΡΟΣΟΧΗ: Χρήση «,» αντί για «;». Επίσης δεν μπορεί να είναι «d when 11». 16
17 2.5 Processes Η διεργασία (Process) είναι θεμελιώδης έννοια της VHDL και προέρχεται από το συμβατικό λογισμικό. Αντιστοιχεί σε ακολουθιακή εκτέλεση εντολών, η οποία συντελείται μετά από διέγερση και όταν ολοκληρωθεί επιστρέφει σε κατάσταση αναμονής. Περισσότερες από μία διεργασίες μπορούν να εκτελούνται ταυτόχρονα και να διεγείρονται από συντρέχουσες δομές (σήματα). Πάντα, όμως, εντός της διεργασίας ο κώδικας εκτελείται ακολουθιακά. process A process C process B Σύνταξη: [<process_name> :] process [ (sensitivity_list)] [<process_declarative_part>] <process_statement_part> end process [<process_name>]; Η διεργασία θα διεγείρεται μέσω αλλαγής κάποιου σήματος είτε εντός του sensitivity list είτε μέσω κάποιου wait statement: ff : process (a,b) -- sensitivity list q <= a; z <= b; end ; cc : process wait on a, b; -- wait statement q <= a; z <= b; end; ΑΠΑΓΟΡΕΥΕΤΑΙ Η ΤΑΥΤΟΧΡΟΝΗ ΧΡΗΣΗ WAIT ΚΑΙ SENSITIVITY LIST!! Κάθε process είναι ένα concurrent statement έχει ένα σήμα εξόδου! 17
18 Ιδιαίτερη προσοχή πρέπει να δίνεται ώστε να μην δημιουργηθεί ατέρμων κύκλος (infinite loop), όπως για παράδειγμα στην παρακάτω περίπτωση, όπου η διεργασία συνεχίζει να εκτελείται επ άπειρον, αφού δεν υπάρχει statement που να την «ελέγχει»: process a <= 1 ; end process; Γενικοί κανόνες: ΟΛΑ ΤΑ ΣΗΜΑΤΑ ΕΙΣΟΔΟΥ ΘΑ ΠΡΕΠΕΙ ΝΑ ΠΕΡΙΛΑΜΒΑΝΟΝΤΑΙ ΣΤΗΝ SENSITIVITY LIST! ΟΛΟΙ ΟΙ ΣΥΝΔΥΑΣΜΟΙ ΕΙΣΟΔΩΝ/ΕΞΟΔΩΝ ΠΡΕΠΕΙ ΝΑΠΕΡΙΛΑΜΒΑΝΟΝΤΑΙ ΣΤΟΝ ΚΩΔΙΚΑ ΤΗΣ ΔΙΕΡΓΑΣΙΑΣ (Πρέπει να εξάγεται πλήρης πίνακας αληθείας) Σύγχρονα Ακολουθιακά Κυκλώματα: Μια βασική χρήση των processes, εκτός των παραπάνω, είναι στην περιγραφή σύγχρονων ακολουθιακών κυκλωμάτων. Σε αυτήν την περίπτωση, για τη διέγερση τους απαιτείται αλλαγή του σήματος του ρολογιού. Έτσι επιτυγχάνεται η αλλαγή κατάστασης του κυκλώματος μόνο στις χρονικές στιγμές αλλαγής ρολογιού. Η σύνταξη της παραπάνω χρήσης είναι: Alt 1:process(clk) if clk'event and clk='1' then q<=d; end if; end process; Alt 2:process(clk) if clk'event then q<=d; end if; end process; Alt 3:process(clk) if clk='1' then ή 0 q<=d; end if; end process; Κύκλωμα πυροδοτούμενο στην θετική ακμή του ρολογιού και μόνο! (Positive-edge triggered - Χρησιμοποιείται για δημιουργία registers) Κύκλωμα πυροδοτούμενο σε ακμή ρολογιού, είτε θετική είτε αρνητική (Edge triggered). Κύκλωμα πυροδοτούμενο σε επίπεδο ρολογιού (1 ή 0 ανάλογα την επιλογή Level triggered) 18
19 2.6 Structural VHDL Κατά το δομικό (structural) τρόπο σχεδίασης, γίνεται περιγραφή των διασυνδέσεων των υπομονάδων του κυκλώματος. Δεν απαιτείται περιγραφή της λειτουργία της κάθε υπομονάδας συνεχώς, με την προυπόθεση ότι υπάρχει βιβλιοθήκη στην οποία ορίζονται όλες οι χρησιμοποιούμενες υπομονάδες ή έχουν ορισθεί στην αρχή του κώδικα μία φορά. Σχηματικά, ισχύει το εξής: Ο κώδικας VHDL με χρήση δομικής σχεδίασης έχει την μορφή: Entity mux is port (d0,d1,sel : in std_logic; q : out std_logic); end; architecture str_mux of mux is -- Component Declaration component and_comp port ( a,b : in std_logic; c : out std_logic); end component; component inv_comp port ( a : in std_logic; b : out std_logic); end component; d0 sel d1 U1 sel_n U2 U3 i1 i2 U4 q component or_comp port ( a,b : in std_logic; c : out std_logic); end component; -- Internal signals declaration signal i1, i2, sel_n: std_logic 19
20 -- Comp Specification for U1 : inv_comp use entity work.inv_comp(rtl); for U2, U3: and_comp use entity work.and_comp(rtl); for U4: or_comp use entity work.or_comp(rtl); Αν έχουν περιγραφεί τα components σε βιβλιοθήκες, τότε είναι απαραίτητες. Αλλιώς, αν έχουν περιγραφεί πιο πάνω στον κώδικα ή σε άλλο αρχείο vhdl εντός του project τότε δεν χρειάζονται. -- Component Instantiation U1: inv_comp port map (sel, sel_n); U2: AND_comp port map (d0, sel, i1); U3: AND_comp port map (sel_n, d1,i2); U4: OR_comp port map (i1,i2,q); end; d0 sel d1 U1 sel_n U2 U3 i1 i2 U4 q Η port_list πρέπει να είναι ίδια με αυτή της οντότητας της υπομονάδας Για αποφυγή λαθών προτείνεται η αντιγραφή της οντότητας της υπομονάδας κατά τη δήλωση αυτής Για τη δημιουργία εύκολη διαχείριση μεγάλων κυκλωμάτων και συστημάτων, μαζί με τις παραπάνω δομικές αρχές σχεδιασμού, γίνεται χρήση και των παρακάτω δύο εντολών (η πρώτη για παραμετροποίηση και η δεύτερη για εύκολη δημιουργία πολλαπλών στιγμιότυπων ενός component): Για παράδειγμα, το παρακάτω κύκλωμα πολυπλεκτών: 20
21 περιγράφεται δομικά, ως εξής: To component mux4to1 μπορεί να περιγραφεί με κώδικα VHDL είτε χρησιμοποιώντας την εντολή WITH, είτε την εντολή WHEN. Η περιγραφή με εντολή WITH παρουσιάζεται παρακάτω: 21
22 Η παραπάνω περιγραφή μπορεί να γίνει σε ξεχωριστό αρχείο vhd, το οποίο θα βρίσκεται στον ίδιο φάκελο του project που βρίσκεται και το αρχείο του πολυπλέκτη 16 σε 1. Εναλλακτικά, μπορεί να προστεθεί στο ίδιο αρχείο vhd με τον πολυπλέκτη 16 σε 1. Η εντολή GENERIC Με την εντολή GENERIC μπορούμε να δηλώσουμε «σταθερές», ώστε να παραμετροποιείται εύκολα το κύκλωμα, δηλαδή, να αλλάζει τα μεγέθη εντός του εύκολα. Τα GENERICS μοιάζουν πολύ με τα ports. Ορίζονται εντός της entity και μπορούν να γίνουν map με την εντολή GENERIC MAP. Παράδειγμα σύνταξης: Υπάρχουν περιπτώσεις χρήσης των Generics σε ιεραρχία με περισσότερα του ενός components. Για παράδειγμα, στον παρακάτω κώδικα, υπάρχουν δύο generics. Το m με default value 32 και το n στο component με default value 8. Με τη χρήση του generic map, εξασφαλίζουμε ότι το n θα παίρνει πάντα την τιμή του m. Δηλαδή, αν από υψηλότερο επίπεδο δεν προσδιοριστεί το m (πράγμα που ισχύει και στο παρακάτω παράδειγμα) θα πάρει και το m και το n την τιμή
23 Η εντολή FOR GENERATE Η εντολή αυτή παρέχει έναν εύκολο τρόπο επανάληψης μίας λογικής εξίσωσης ενός port map ή της δημιουργίας του στιγμιότυπου ενός component. Με την εντολή αυτή μπορούμε να δημιουργήσουμε πολλά port maps με εύκολο τρόπο. Παρόλα αυτά, χρειάζεται ιδιαίτερη προσοχή στην χρήσης της καθώς προυποθέτει την ύπαρξη μεταβλητών για την εισαγωγή του επιθυμητού αριθμού components. Για παράδειγμα, το κύκλωμα του πολυπλέκτη 16 σε 1 που παρουσιάστηκε παραπάνω, με χρήση FOR GENERATE μπορεί να περιγραφεί ως εξής: 23
24 Βιβλιογραφία Χρήσιμα Links για VHDL και Modelsim : 1. CMOS VLSI Design, A Circuits and Systems Perspective Third Edition. Neil H.E. Weste, David Harris. Addison Wesley Publications 2. The Designer s Guide to VHDL. Peter J. Asbenden. University of Adelaide. Morgan Kaufman Publishers, Inc., California 3. Circuit Design with VHDL. Volnei A. Pedroni. MIT Press. Cambridge, Massachusetts - London, England 4. Σχεδίαση Ψηφιακών Συστημάτων με τη Γλώσσα VHDL. S. Brown, Z. Vranesic. Εκδόσεις Τζιόλα, Θεσσαλονίκη 5. Modelsim_Tutorial: 6. VHDL tutorial: 7. MIT Course: Science/6-111Spring2004/LectureNotes/index.htm 24
Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II
Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II 1 η Εργαστηριακή Άσκηση Εισαγωγή στη VHDL και στο εργαλείο Modelsim 1 Άδειες Χρήσης Το παρόν υλικό διατίθεται με τους όρους της άδειας χρήσης Creative Commons
Διαβάστε περισσότεραΚυκλωμάτων» Χειμερινό εξάμηνο
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 VHDL, Χαρακτηριστικά και τρόποι περιγραφής Δρ. Παρασκευάς Κίτσος Επίκουρος Καθηγητής Τμήμα Μηχανικών Πληροφορικής ΤΕ http://diceslab.cied.teiwest.gr
Διαβάστε περισσότεραStructural VHDL. Structural VHDL
Structural VHDL Παράδειγμα Multiplexer Component Component specification Port map command Unconnected outputs Unconnected inputs Generic map command Generate command Configuration Παράδειγμα 4-bit Adder
Διαβάστε περισσότεραLibrary, package και subprograms
Library, package και subprograms Libraries Packages Subprograms Procedures Functions Overloading Αριθμητικά πακέτα Type conversion Shift operators Παράδειγμα Library - Package Ασκήσεις-Προβλήματα 12/8/2009
Διαβάστε περισσότεραΕργαστήριο Αρχιτεκτονικής Υπολογιστών Ι. Εισαγωγή στη VHDL
Εργαστήριο Αρχιτεκτονικής Υπολογιστών Ι Εισαγωγή στη VHDL Εισαγωγή Very High Speed Integrated Circuits Hardware Description Language ιαφορές από γλώσσες προγραμματισμού: παράλληλη εκτέλεση εντολών προσδιορισμός
Διαβάστε περισσότεραΠεριγραφή Κυκλωμάτων με χρήση της VHDL. Δομική περιγραφή και περιγραφή Μηχανών Πεπερασμένων Καταστάσεων
Περιγραφή Κυκλωμάτων με χρήση της VHDL Δομική περιγραφή και περιγραφή Μηχανών Πεπερασμένων Καταστάσεων Οργάνωση Παρουσίασης Περιγραφή Δομής σε VHDL (Structural Description) Μηχανές Πεπερασμένων Καταστάσεων
Διαβάστε περισσότερα«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Τύποι Δεδομένων και Τελεστές
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Τύποι Δεδομένων και Τελεστές Δρ. Παρασκευάς Κίτσος Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής ΤΕ E-mail: pkitsos@teimes.gr Αντίρριο
Διαβάστε περισσότεραΠεριγραφή Κυκλωμάτων με χρήση της VHDL. Οντότητες και συντρέχουσες δηλώσεις
Περιγραφή Κυκλωμάτων με χρήση της VHDL Οντότητες και συντρέχουσες δηλώσεις Οργάνωση Παρουσίασης Οντότητα (Entity) Συντρέχουσα VHDL (Concurrent VHDL) Συντρέχουσες Δηλώσεις (Concurrent Statements) Αντικείμενα
Διαβάστε περισσότεραΕΙΣΑΓΩΓΙΚΟ ΕΓΧΕΙΡΙ ΙΟ ΓΙΑ ΣΧΕ ΙΑΣΜΟ ΜΕ ΧΡΗΣΗ ΤΗΣ ΓΛΩΣΣΑΣ VHDL
ΕΙΣΑΓΩΓΙΚΟ ΕΓΧΕΙΡΙ ΙΟ ΓΙΑ ΣΧΕ ΙΑΣΜΟ ΜΕ ΧΡΗΣΗ ΤΗΣ ΓΛΩΣΣΑΣ VHDL Προετοιµασία: Παπαδόπουλος Γιώργος Σούρδης Γιάννης Για το µάθηµα Οργάνωσης Υπολογιστών (ΑΡΥ301), 2002 ΕΙΣΑΓΩΓΗ ΣΤΗ STRUCTURAL VHDL Η VHDL είναι
Διαβάστε περισσότεραΕργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος
Εργαστήριο Οργάνωσης Η/Υ Δαδαλιάρης Αντώνιος dadaliaris@uth.gr Ρόλος των γλωσσών περιγραφής υλικού σε μια τυπική ροή σχεδίασης: Documentation Simulation Synthesis Οι γλώσσες περιγραφής υλικού μπορούν να
Διαβάστε περισσότερα«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Συντρέχων Κώδικας
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 216-217 Συντρέχων Κώδικας Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής ΤΕ E-mail: pkitsos@teimes.gr
Διαβάστε περισσότερα«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Πακέτα και Συστατικά Στοιχεία (Υποκυκλώματα)
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Πακέτα και Συστατικά Στοιχεία (Υποκυκλώματα) Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής
Διαβάστε περισσότεραnkavv@physics.auth.gr
Γλώσσες Περιγραφής Υλικού Εισαγωγή στην VHDL Νικόλαος Καββαδίας nkavv@physics.auth.gr 17 Μαρτίου 2009 Αντικείμενο του μαθήματος CST256: Γλώσσες Περιγραφής Υλικού Επιμέρους στόχοι του μαθήματος Σχεδιασμός
Διαβάστε περισσότεραΕισαγωγή στη γλώσσα περιγραφής υλικού VHDL. Γενικά χαρακτηριστικά, σύνταξη και τύποι. Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 1 -
Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL Γενικά χαρακτηριστικά, σύνταξη και τύποι Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 1 - Περίγραµµα διάλεξης Τι είναι η VHDL? Πλεονεκτήµατα της VHDL στη σχεδίαση κυκλωµάτων
Διαβάστε περισσότεραΕισαγωγή στη γλώσσα περιγραφής υλικού VHDL. Βασικές εντολές και η περιγραφή συνδυαστικών κυκλωµάτων. Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 2 -
Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL Βασικές εντολές και η περιγραφή συνδυαστικών κυκλωµάτων Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 2 - Περίγραµµα διάλεξης Υποκυκλώµατα Περιγραφή δοµής στη VHDL Βιβλιοθήκες
Διαβάστε περισσότεραΠεριγραφή Κυκλωμάτων με χρήση της VHDL. Καταχωρητές και χρονισμός με ρολόι
Περιγραφή Κυκλωμάτων με χρήση της VHDL Καταχωρητές και χρονισμός με ρολόι Οργάνωση Παρουσίασης Διεργασίες (κανόνες) Ακολουθιακές Δηλώσεις (Sequential Statements) Καταχωρητές και χρονισμός Συμπληρωματική
Διαβάστε περισσότερα«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Ακολουθιακός Κώδικας
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Ακολουθιακός Κώδικας Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής ΤΕ E-mail: pkitsos@teimes.gr
Διαβάστε περισσότεραΕργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος
Εργαστήριο Οργάνωσης Η/Υ Δαδαλιάρης Αντώνιος dadaliaris@uth.gr Σχόλια: - - This is a single line comment - - There is no alternative way to write multi-line comments Αναγνωριστικά: Τα αναγνωριστικά
Διαβάστε περισσότεραVHDL Εισαγωγικές έννοιες
VHDL Εισαγωγικές έννοιες ρ. Κ. Καραφασούλης ckaraf@aegean.gr Σχεδίαση Αρχικά ψηφιακά κυκλώµατα µπορούν να σχεδιασθούν µε το κατάλληλο λογισµικό. Μεγαλύτερα κυκλώµατα µπορούν να σχεδιασθούν ιεραρχικά από
Διαβάστε περισσότεραVHDL για Σχεδιασµό Ακολουθιακών Κυκλωµάτων
VHDL για Σχεδιασµό Ακολουθιακών Κυκλωµάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήµιο Κύπρου Τµήµα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών n VHDL Processes Περίληψη n Εντολές If-Then-Else και CASE
Διαβάστε περισσότεραΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Χειµερινό Εξάµηνο 2016 Συµπληρωµατική ΔΙΑΛΕΞΗ 14: Περιγραφή Ακολουθιακών Κυκλωµάτων στη VHDL
ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Χειµερινό Εξάµηνο 2016 Συµπληρωµατική ΔΙΑΛΕΞΗ 14: Περιγραφή Ακολουθιακών Κυκλωµάτων στη VHDL ΧΑΡΗΣ ΘΕΟΧΑΡΙΔΗΣ Επίκουρος Καθηγητής, ΗΜΜΥ (ttheocharides@ucy.ac.cy)
Διαβάστε περισσότεραΕισαγωγή στη Γλώσσα VHDL
Εισαγωγή στη Γλώσσα VHDL Παράδειγμα and3 Entity και Architecture Entity Entity - Παραδείγματα Architecture VHDL simulation παραδείγματος and3 Παράδειγμα NAND VHDL simulation παραδείγματος nand Boolean
Διαβάστε περισσότεραΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. VHDL για Ακολουθιακά Κυκλώματα 1
ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων VHDL για Σχεδιασμό Ακολουθιακών Κυκλωμάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Περίληψη VHDL Processes Εντολές If-Then Then-Else και CASE Περιγραφή Flip-Flop Flop με VHDL
Διαβάστε περισσότερα«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Συναρτήσεις, Διαδικασίες και Δομές Ελέγχου Λειτουργίας Κυκλωμάτων (testbenches)
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Συναρτήσεις, Διαδικασίες και Δομές Ελέγχου Λειτουργίας Κυκλωμάτων (testbenches) Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος
Διαβάστε περισσότεραVHDL Introduction. Subtitle
VHDL Introduction Subtitle Getting Started VHDL means Very Hard Difficult Language That s a lie!!! τα αρχικά VHDL είναι συντομογραφία του VHSIC Hardware Description Language, ενώ το VHSIC αντιπροσωπεύει
Διαβάστε περισσότεραΠανεπιστήµιο Θεσσαλίας
Πανεπιστήµιο Θεσσαλίας ΤΜΗΜΑ ΜΗΧΑΝΙΚΩΝ ΗΛΕΚΤΡΟΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ, ΤΗΛΕΠΙΚΟΙΝΩΝΙΩΝ ΚΑΙ ΙΚΤΥΩΝ Τοµέας Υλικού και Αρχιτεκτονικής Υπολογιστών ΗΥ232 - Ψηφιακή Σχεδίαση µε CAD ΙΙ Design Flow Simulation - Synthesis
Διαβάστε περισσότεραBehavioral & Mixed VHDL Architectures Finite State Machines in VHDL
ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων Behavioral & Mixed VHDL Architectures Finite State Machines in VHDL Διδάσκoντες: Δρ. Αγαθοκλής Παπαδόπουλος και Δρ. Γιώργος Ζάγγουλος Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων
Διαβάστε περισσότεραBehavioral & Mixed VHDL Architectures Finite State Machines in VHDL
ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων Behavioral & Mixed VHDL Architectures Finite State Machines in VHDL Διδάσκoντες: Δρ. Γιώργος Ζάγγουλοςκαι Δρ. Παναγιώτα Δημοσθένους Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων
Διαβάστε περισσότεραΠροσοµοίωση Συστηµάτων µε VHDL. (Peter Ashenden, The Students Guide to VHDL)
Προσοµοίωση Συστηµάτων µε VHDL (Peter Ashenden, The Students Guide to VHDL) Κώδικας VHDL Περιβάλλον Σχεδίασης Αναλυτής ιαχειριστής Βιβλιοθήκης Σχεδίασης Προσοµοιωτής Αντίστροφος Αναλυτής Βιβλιοθήκη Σχεδίασης
Διαβάστε περισσότεραΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων
ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων Behavioral & Mixed VHDL Architectures Finite State Machines in VHDL Διδάσκων: Γιώργος Ζάγγουλος Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών
Διαβάστε περισσότερα«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Προχωρημένα Θέματα Σχεδιασμού με VHDL
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Προχωρημένα Θέματα Σχεδιασμού με VHDL Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής
Διαβάστε περισσότεραΣχεδίαση Ψηφιακών Συστημάτων
ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Σχεδίαση Ψηφιακών Συστημάτων Ενότητα 2: Βασικές Μονάδες Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε. Άδειες
Διαβάστε περισσότεραΠΑΡΑΡΤΗΜΑ Β. Verification
ΠΑΡΑΡΤΗΜΑ Β Ροή Σχεδίασης και VHDL Ροή Σχεδίασης Πριν περάσουµε σε περιγραφή της γλώσσας VHDL είναι χρήσιµο να δούµε το περιβάλλον και τη ροή της σχεδίασης. Τα βήµατα µιας σχεδίασης βασισµένης σε VHDL
Διαβάστε περισσότεραΠεριγραφή Κυκλωμάτων με χρήση της VHDL. Εισαγωγικές έννοιες για σχεδιασμό με τη VHDL
Περιγραφή Κυκλωμάτων με χρήση της VHDL Εισαγωγικές έννοιες για σχεδιασμό με τη VHDL Οργάνωση Παρουσίασης VHDL εισαγωγικές έννοιες Ροή και επίπεδα σχεδιασμού ψηφιακών κυκλωμάτων Μοντελοποίηση Καθυστερήσεων
Διαβάστε περισσότεραΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων
ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων Εισαγωγή στη VHDL Υλοποίηση στο Quartus Διδάσκων: Γιώργος Ζάγγουλος Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών Ατζέντα 1. Στόχοι 3
Διαβάστε περισσότεραΠανεπιστήμιο Δυτικής Μακεδονίας. Τμήμα Μηχανικών Πληροφορικής & Τηλεπικοινωνιών. Ψηφιακή Σχεδίαση. Ενότητα 13: Εισαγωγή στην VHDL
Τμήμα Μηχανικών Πληροφορικής & Τηλεπικοινωνιών Ψηφιακή Σχεδίαση Ενότητα 13: Εισαγωγή στην VHDL Δρ. Αλέξανδρος Λαζαρίδης alazaridis@uowm.gr Άδειες Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες
Διαβάστε περισσότεραΕισαγωγή στη VHDL Υλοποίηση στο Quartus
ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων Εισαγωγή στη VHDL Υλοποίηση στο Quartus Διδάσκοντες: Δρ. Γιώργος Ζάγγουλος και Δρ. Παναγιώτα Μ. Δημοσθένους Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών
Διαβάστε περισσότεραΑκολουθιακές εντολές. (Peter Ashenden, The Students Guide to VHDL)
Ακολουθιακές εντολές (Peter Ashenden, The Students Guide to VHDL) Εντολή If Τα βασικά χαρακτηριστικά της είναι τα εξής: Μπορεί να χρησιµοποιηθεί για τον έλεγχο µίας ή περισσοτέρων συνθηκών. Η πρώτη συνθήκη
Διαβάστε περισσότεραΕισαγωγή Η VHDL υποστηρίζει τους εξής τρείς βασικούς και διαφορετικούς τρόπους περιγραφής
VHDL Εισαγωγή Η VHDL υποστηρίζει τους εξής τρείς βασικούς και διαφορετικούς τρόπους περιγραφής Structural (Δομική) Dataflow (Ροής δεδομένων) Behavioral (Συμπεριφοράς) Η VDHL χρησιμοποιείται για την περιγραφή
Διαβάστε περισσότεραΣύνθετοι τύποι και λειτουργίες. (Peter Ashenden, The Students Guide to VHDL)
Σύνθετοι τύποι και λειτουργίες (Peter Ashenden, The Students Guide to VHDL) Πίνακες Πίνακες: Αποτελούνται από στοιχεία του ίδιου τύπου. Μονοδιάστατοι Πίνακες type table1 is array (0 to 7) of std_logic;
Διαβάστε περισσότερα«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Μηχανές Πεπερασμένων Καταστάσεων
«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Μηχανές Πεπερασμένων Καταστάσεων Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής ΤΕ
Διαβάστε περισσότεραΑΣΚΗΣΗ 2: Σχεδίαση και προσομοίωση κυκλωμάτων καταχωρητών και μετρητών
ΑΣΚΗΣΗ 2: Σχεδίαση και προσομοίωση κυκλωμάτων καταχωρητών και μετρητών Θέμα Β.1: Απλός καταχωρητής 1 bit (D Flip-Flop) preset D D Q Q clk clear Σχήμα 2.1: D Flip-Flop με εισόδους preset και clear Με τη
Διαβάστε περισσότεραΣχεδίαση Ψηφιακών Συστημάτων
ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Σχεδίαση Ψηφιακών Συστημάτων Ενότητα 4: Σχεδιασμός Σειριακού Αθροιστή Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών
Διαβάστε περισσότεραΕισαγωγή στη γλώσσα VHDL
(document version 1.2) Ιωάννης Α. Καλόµοιρος Εισαγωγή στη γλώσσα VHDL Τεχνολογικό Εκπαιδευτικό Ίδρυµα Σερρών, Τµήµα Πληροφορικής και Επικοινωνιών, 2012 Το σύγγραµµα αυτό προορίζεται αποκλειστικά για χρήση
Διαβάστε περισσότεραΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. Καταχωρητές 1
ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων Καταχωρητές Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών Περίληψη Καταχωρητές Παράλληλης Φόρτωσης Καταχωρητές
Διαβάστε περισσότεραΕργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος
Εργαστήριο Οργάνωσης Η/Υ Δαδαλιάρης Αντώνιος dadaliaris@uth.gr Χρησιμοποιούμε τις μηχανές πεπερασμένων καταστάσεων (finite state machines FSMs) για την μοντελοποίηση της συμπεριφοράς ενός κυκλώματος, η
Διαβάστε περισσότερα26-Nov-09. ΗΜΥ 210: Λογικός Σχεδιασμός, Χειμερινό Εξάμηνο Καταχωρητές 1. Διδάσκουσα: Μαρία Κ. Μιχαήλ
ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων Χειμερινό Εξάμηνο 2009 Καταχωρητές Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών Περίληψη Καταχωρητές Παράλληλης
Διαβάστε περισσότεραΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 15: Καταχωρητές (Registers)
ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 15: Καταχωρητές (Registers) ΧΑΡΗΣ ΘΕΟΧΑΡΙΔΗΣ Επίκουρος Καθηγητής, ΗΜΜΥ (ttheocharides@ucy.ac.cy) Περίληψη q Καταχωρητές Παράλληλης
Διαβάστε περισσότεραΕργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος
Εργαστήριο Οργάνωσης Η/Υ Δαδαλιάρης Αντώνιος dadaliaris@uth.gr Συνδυαστικό Κυκλωμα: Το κύκλωμα του οποίου οι έξοδοι εξαρτώνται αποκλειστικά από τις τρέχουσες εισόδους του. Ακολουθιακό Κύκλωμα: Το κύκλωμα
Διαβάστε περισσότεραVHDL. ΗΜΥ-210: Λογικός Σχεδιασµός, Εαρινό Εξάµηνο Απλό παράδειγµα: Entity. Μοντελοποίηση. Απλό παράδειγµα:αρχιτεκτονική. Στοιχεία γλώσσας VHDL
ΗΜΥ-210: Λογικός Σχεδιασµός Εαρινό Εξάµηνο 2005 Κεφάλαιο 4 - iii: VHDL για Σχεδιασµό Συνδυαστικών Κυκλωµάτων Πανεπιστήµιο Κύπρου Τµήµα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών VHDL Γλώσσα προγραµµατισµού
Διαβάστε περισσότεραΠρόλογος...13 I ΣΧΕ ΙΑΣΜΟΣ ΣΕ ΕΠΙΠΕ Ο ΚΥΚΛΩΜΑΤΟΣ Εισαγωγή... 19
Περιεχόµενα Πρόλογος...13 I ΣΧΕ ΙΑΣΜΟΣ ΣΕ ΕΠΙΠΕ Ο ΚΥΚΛΩΜΑΤΟΣ... 17 1 Εισαγωγή... 19 1.1 Σχετικά µε τη VHDL...19 1.2 Ροή σχεδιασµού...20 1.3 Εργαλεία EDA...21 1.4 Μεταγλώττιση από κώδικα VHDL σε κύκλωµα...22
Διαβάστε περισσότεραΠερίληψη. ΗΜΥ-210: Λογικός Σχεδιασµός Εαρινό Εξάµηνο Παράδειγµα: Καταχωρητής 2-bit. Καταχωρητής 4-bit. Μνήµη Καταχωρητών
ΗΜΥ-210: Λογικός Σχεδιασµός Εαρινό Κεφάλαιο 7 i: Καταχωρητές Περίληψη Καταχωρητές Παράλληλης Φόρτωσης Καταχωρητές Ολίσθησης Σειριακή Φόρτωση Σειριακή Ολίσθηση Καταχωρητές Ολίσθησης Παράλληλης Φόρτωσης
Διαβάστε περισσότεραΒασικές οµές Μοντελοποίησης. (Peter Ashenden, The Students Guide to VHDL)
Βασικές οµές Μοντελοποίησης (Peter Ashenden, The Students Guide to VHDL) Επίπεδα Αναπαράστασης - Αφαίρεσης Αθροιστής: SUM
Διαβάστε περισσότεραΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων, Χειμερινό Εξάμηνο Νοε-09. Διδάσκουσα: Μαρία Κ. Μιχαήλ
ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων VHDL για Σχεδιασμό Συνδυαστικών Κυκλωμάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών VHDL (Very high
Διαβάστε περισσότεραΜοντέλα. χαρακτηριστικά χωρίς να συνοδεύεται από λεπτοµέρειες.
Γλώσσες Περιγραφής Μοντέλα Ένα µοντέλο ενός κυκλώµατος είναι µία αναπαράσταση που παρουσιάζει χαρακτηριστικά χωρίς να συνοδεύεται από λεπτοµέρειες. Τα τυπικά µοντέλα έχουν καλά ορισµένη σύνταξη. Τα αυτόµατα
Διαβάστε περισσότεραΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων
ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων VHDL για Σχεδιασμό Συνδυαστικών Κυκλωμάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών VHDL (Very high
Διαβάστε περισσότεραΓλώσσα Περιγραφής Υλικού VHDL Μέρος Α: Σωστή Σύνθεση
ΤΜΗΜΑ ΠΛΗΡΟΦΟΡΙΚΗΣ & ΤΗΛΕΠΙΚΟΙΝΩΝΙΩΝ ΣΧΕΔΙΑΣΗ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ - VHDL ΥΛΙΚΟ ΚΑΙ ΑΡΧΙΤΕΚΤΟΝΙΚΗ ΥΠΟΛΟΓΙΣΤΩΝ Ενότητα 2 Γλώσσα Περιγραφής Υλικού VHDL Μέρος Α: Σωστή Σύνθεση Καθηγητής Αντώνης Πασχάλης 2017
Διαβάστε περισσότεραΜοντελοποίηση Επιπέδου Πύλης. (Peter Ashenden, The Students Guide to VHDL)
Μοντελοποίηση Επιπέδου Πύλης (Peter Ashenden, The Students Guide to VHDL) Πολλαπλά Επίπεδα Τιµών Η κατάσταση µίας γραµµής δεν είναι πάντα 0 ή 1. ιαµάχες οδηγούν σε απροσδιοριστία. Χρήση πολλαπλών επιπέδων
Διαβάστε περισσότεραΜελέτη και σχεδίαση µιας υποτυπώδους κεντρικής µονάδας επεξεργασίας στα 32 µπιτ.
ΤΕΙ ΚΡΗΤΗΣ / ΠΑΡΑΡΤΗΜΑ ΧΑΝΙΩΝ ΤΜΗΜΑ ΗΛΕΚΤΡΟΝΙΚΗΣ Μελέτη και σχεδίαση µιας υποτυπώδους κεντρικής µονάδας επεξεργασίας στα 32 µπιτ mode mode(0) ΠΤΥΧΙΑΚΗ ΕΡΓΑΣΙΑ Εµµανουήλ Καπαρού Επιβλέπων : ρ Μηχ Νικόλαος
Διαβάστε περισσότεραΚυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε.
ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Ενότητα 3: Καταχωρητές - Απαριθμητές Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε. Άδειες Χρήσης Το παρόν εκπαιδευτικό
Διαβάστε περισσότεραΛΥΣΕΙΣ 3 ης ΓΡΑΠΤΗΣ ΕΡΓΑΣΙΑΣ
ΕΛΛΗΝΙΚΟ ΑΝΟΙΚΤΟ ΠΑΝΕΠΙΣΤΗΜΙΟ ΣΧΟΛΗ ΘΕΤΙΚΩΝ ΕΠΙΣΤΗΜΩΝ ΚΑΙ ΤΕΧΝΟΛΟΓΙΑΣ ΠΡΟΠΤΥΧΙΑΚΟ ΠΡΟΓΡΑΜΜΑ ΣΠΟΥΔΩΝ ΠΛΗΡΟΦΟΡΙΚΗ ΘΕΜΑΤΙΚΗ ΕΝΟΤΗΤΑ ΕΡΓΑΣΤΗΡΙΟ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ ΛΥΣΕΙΣ 3 ης ΓΡΑΠΤΗΣ ΕΡΓΑΣΙΑΣ ΠΑΤΡΑ 2006 9.
Διαβάστε περισσότεραΤυπικζσ Γλώςςεσ Περιγραφήσ Υλικοφ Εργαςτήριο 4
Τμήμα Μησανικών Πληποφοπικήρ, Τ.Ε.Ι. Ηπείπος Ακαδημαϊκό Έτορ 2016-2017, 6 ο Εξάμηνο Τυπικζσ Γλώςςεσ Περιγραφήσ Υλικοφ Εργαςτήριο 4 Διδάςκων Τςιακμάκησ Κυριάκοσ, Phd MSc in Electronic Physics (Radioelectrology)
Διαβάστε περισσότεραΣυστήματα VLSI. Εισαγωγή. Γιώργος Δημητρακόπουλος. Δημοκρίτειο Πανεπιστήμιο Θράκης. Άνοιξη 2014
Συστήματα VLSI Εισαγωγή Γιώργος Δημητρακόπουλος Δημοκρίτειο Πανεπιστήμιο Θράκης Άνοιξη 2014 Συστήματα VLSI 1 Τα ολοκληρωμένα κυκλώματα από «μέσα» Συστήματα VLSI 2 Τα εργαλεία της σχεδίασης Algorithms-Applications
Διαβάστε περισσότερα1 Περίληψη Η εργασία έγινε στα πλαίσια του μαθήματος των Ψηφιακών Ηλεκτρονικών Συστημάτων με σκοπό αρχικά την εκμάθηση της γλώσσας VHDL (Very High Spe
Εργασία στα Ψηφιακά Ηλεκτρονικά Συστήματα 2013-2014 Θέμα: Κατασκευή και Ανάλυση Μετρητή 4-bit και Πλήρους Αθροιστή σε περιβάλλον VHDL Ονοματεπώνυμο: Αλέξανδρος Γεώργιος Μουντογιαννάκης Σχολή: Τμήμα Επιστήμης
Διαβάστε περισσότεραΕπιβεβαίωση ορθής λειτουργίας απλών ψηφιακών κυκλωμάτων
Επιβεβαίωση ορθής λειτουργίας απλών ψηφιακών κυκλωμάτων Δημήτρης Κωνσταντίνου, Γιώργος Δημητρακόπουλος Εφόσον έχουμε περιγράψει το κύκλωμά μας σε System Verilog θα πρέπει να βεβαιωθούμε πως λειτουργεί
Διαβάστε περισσότερα(Peter Ashenden, The Students Guide to VHDL)
Υποπρογράµµατα Πακέτα (Peter Ashenden, The Students Guide to VHDL) Procedures Μία διαδικασία (procedure) δηλώνεται και κατόπιν καλείται όσες φορές θέλουµε. procedure identifier [(parameter_interface_list)]
Διαβάστε περισσότεραΣχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II
Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II 4 η Εργαστηριακή Άσκηση Περιγραφή Κυκλωμάτων με Ακολουθιακές Εντολές Άδειες Χρήσης Το παρόν υλικό διατίθεται με τους όρους της άδειας χρήσης Creative Commons
Διαβάστε περισσότεραΣχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II
Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II 3 η Εργαστηριακή Άσκηση Σχεδίαση και Υλοποίηση μίας ALU δύο εισόδων VHDL Εργαστήριο_2 2012-2013 1 Άδειες Χρήσης Το παρόν υλικό διατίθεται με τους όρους της άδειας
Διαβάστε περισσότεραΣχεδίαση κυκλωμάτων με VHDL: 1o μέρος
Σχεδίαση κυκλωμάτων με VHDL: 1o μέρος Γ. Δημητρακόπουλος Το πρώτο σας κύκλωμα Τα ψηφιακά κυκλώματα είναι μια συλλογή από λογικές πύλες και ακολουθιακά στοιχεία αποθήκευσης (ή συγχρονισμού) όπως τα flip-flops.
Διαβάστε περισσότεραΠρόλογος Συμβολή σε ορισμένα σημεία του περιεχομένου είχαν οι διδάκτορες Γ. Οικονομάκος και Ισ. Σίδερης καθώς και οι μεταπτυχιακοί σπουδαστές Ι. Σιφναίος, Ε. Χανιωτάκης και Κ. Ασφής τους οποίους ευχαριστώ
Διαβάστε περισσότεραΟι Βιβλιοθήκες IEEE και παραδείγµατα functions
Οι Βιβλιοθήκες IEEE και παραδείγµατα functions Βιβλιοθήκες µε την Εντολή Library Η VHDL επιτρέπει βιβλιοθήκες που ορίζονται µε τηνεντολή: library LibraryName; Εδώ, ο µεταγλωτιστης µπορεί να βρεί διάφορα
Διαβάστε περισσότεραΣχεδίαση Υπολογιστικών
Σχεδίαση Υπολογιστικών Συστημάτων Εισαγωγή Μιχάλης Ψαράκης 1 Εισαγωγή Βιβλιογραφία: Βιβλίο Α: «Ψηφιακή Σχεδίαση Ενσωματωμένα Συστήματα με VHDL», P.J. Ashenden. Εκδόσεις Νέες Τεχνολογίες Βιβλίο Β: «Σχεδιασμός
Διαβάστε περισσότεραΜΥΥ- 402 Αρχιτεκτονική Υπολογιστών Γλώσσα περιγραφής υλικού: Verilog
ΜΥΥ- 402 Αρχιτεκτονική Υπολογιστών Γλώσσα περιγραφής υλικού: Verilog Αρης Ευθυμίου Το σημερινό μάθημα! Η γλώσσα περιγραφής υλικού Verilog Περίληψη των αντίστοιχων μαθημάτων Ψηφιακής σχεδίασης έμφαση σε
Διαβάστε περισσότεραVHDL για Σχεδιασµό Συνδυαστικών και Ακολουθιακών Ψηφιακών Κυκλωµάτων
VHDL για Σχεδιασµό Συνδυαστικών και Ακολουθιακών Ψηφιακών Κυκλωµάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήµιο Κύπρου Τµήµα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών VHDL (Very high speed integrated
Διαβάστε περισσότεραΠανεπιστήμιο Πατρών Τμήμα Φυσικής Εργαστήριο Ηλεκτρονικής. Ψηφιακά Ηλεκτρονικά. Ακολουθιακή Λογική. Επιμέλεια Διαφανειών: Δ.
Πανεπιστήμιο Πατρών Τμήμα Φυσικής Ψηφιακά Ηλεκτρονικά Ακολουθιακή Λογική Επιμέλεια Διαφανειών: Δ. Μπακάλης Πάτρα, Φεβρουάριος 2009 Εισαγωγή Είσοδοι Συνδυαστικό Κύκλωμα Έξοδοι Στοιχεία Μνήμης Κατάσταση
Διαβάστε περισσότεραΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 10: Συµπληρωµατική Διάλεξη Flip-Flops (Basics) και VHDL)
ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 10: Συµπληρωµατική Διάλεξη Flip-Flops (Basics) και VHDL) ΧΑΡΗΣ ΘΕΟΧΑΡΙΔΗΣ Επίκουρος Καθηγητής, ΗΜΜΥ (ttheocharides@ucy.ac.cy) VHDL
Διαβάστε περισσότεραIntroduction to IP Cores
Introduction to IP Cores Part 1: Digital Design -- Using IP Cores to Simplify Design Στον κόσµο του ψηφιακού σχεδίου, µπορούµε να χρησιµοποιήσουµε τις γλώσσες περιγραφής υλικού για να περιγράψουµε σύνθετες
Διαβάστε περισσότεραconstant number_of_bytes : integer := 4; constant number_of_bits : integer := 8 * number_of_bytes;
Σχεδίαση Υπολογιστικών Συστηµάτων Μοντελοποίηση και προσοµοίωση στην VHDL Μιχάλης Ψαράκης 3-1 Αντικείµενα στη VHDL Σταθερές (constants) Μεταβλητές (variables) Σήµατα (signals) Θύρες (ports) 3-2 ηλώσεις
Διαβάστε περισσότεραΕφαρμογές Ψηφιακών Ηλεκτρονικών
ΑΣΚΗΣΗ 1 Εφαρμογές Ψηφιακών Ηλεκτρονικών Εργαστήριο Ηλεκτρονικής Τηλεπικοινωνιών και Εφαρμογών, Τμήμα Φυσικής, Πανεπιστήμιο Ιωαννίνων Βασίλης Χριστοφιλάκης 1 ΑΣΚΗΣΗ 1: ΕΙΣΑΓΩΓΗ ΣΤ Η ΨΗΦΙΑΚΗ ΣΧΕΔΙΑΣΗ ΜΕΣΩ
Διαβάστε περισσότεραΣχεδιασμός Ψηφιακών Συστημάτων Χειμερινό Εξάμηνο VHDL (revisited)
ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων Χειμερινό Εξάμηνο 2007 VHDL για Σχεδιασμό Συνδυαστικών Κυκλωμάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών
Διαβάστε περισσότεραΟδηγίες εγκατάστασης και χρήσης του Quartus
Εγκατάσταση του Quartus Οδηγίες εγκατάστασης και χρήσης του Quartus Δημήτρης Μαγγίρας, Γιώργος Δημητρακόπουλος 1. Κατεβάζουμε την έκδοση 13.0SP1 από εδώ ακολουθώντας τις οδηγίες που φαίνονται στην εικόνα.
Διαβάστε περισσότεραinputs outputs Σχήμα 3.1: Σχηματική παράσταση της λειτουργίας του testbench
ΑΣΚΗΣΗ 3: Έλεγχος Μονάδων TESTBENCH Ορισμός του testbench Η πρώτη εφαρμογή σχεδίασης κυκλωμάτων στην οποία χρησιμοποήθηκε η VHDL ήταν η προσομοίωση. Η προσομοίωση για να λειτουργήσει απαιτεί, εκτός από
Διαβάστε περισσότεραΣχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II
Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II 2 η Εργαστηριακή Άσκηση Περιγραφή Κυκλωμάτων με Συντρέχουσες Εντολές Άδειες Χρήσης Το παρόν υλικό διατίθεται με τους όρους της άδειας χρήσης Creative Commons
Διαβάστε περισσότεραf(x, y, z) = y z + xz
Λύσεις θεμάτων Εξεταστικής Περιόδου Ιανουαρίου Φεβρουαρίου 27 ΘΕΜΑ Ο (2, μονάδες) Δίνεται η λογική συνάρτηση : f (, y, z ) = ( + y )(y + z ) + y z. Να συμπληρωθεί ο πίνακας αλήθειας της συνάρτησης. (,
Διαβάστε περισσότεραΨηφιακά ολοκληρωμένα κυκλώματα
Ψηφιακά ολοκληρωμένα κυκλώματα Εισαγωγή Γιώργος Δημητρακόπουλος Δημοκρίτειο Πανεπιστήμιο Θράκης Φθινόπωρο 2013 Ψηφιακά ολοκληρωμένα κυκλώματα 1 O κόσμος των ηλεκτρονικών... Ψηφιακά ολοκληρωμένα κυκλώματα
Διαβάστε περισσότερα«Σχεδιασμός Ψηφιακών Συστημάτων σε FPGA» Εαρινό εξάμηνο
ΤΕΙ Δυτικής Ελλάδας Τμήμα Μηχανικών Πληροφορικής ΤΕ Εργαστήριο Σχεδίασης Ψηφιακών Ολοκληρωμένων Κυκλωμάτων και Συστημάτων «Σχεδιασμός Ψηφιακών Συστημάτων σε FPGA» Εαρινό εξάμηνο 2016-2017 Διάλεξη 1 η :
Διαβάστε περισσότερα100 ΕΡΩΤΗΣΕΙΣ ΜΕ ΤΙΣ ΑΝΤΙΣΤΟΙΧΕΣ ΑΠΑΝΤΗΣΕΙΣ ΓΙΑ ΤΟ ΜΑΘΗΜΑ ΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ
100 ΕΡΩΤΗΣΕΙΣ ΜΕ ΤΙΣ ΑΝΤΙΣΤΟΙΧΕΣ ΑΠΑΝΤΗΣΕΙΣ ΓΙΑ ΤΟ ΜΑΘΗΜΑ ΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ 1) Να μετατρέψετε τον δεκαδικό αριθμό (60,25) 10, στον αντίστοιχο δυαδικό 11111,11 111001,01 111100,01 100111,1 111100,01 2)
Διαβάστε περισσότεραΓ2.1 Στοιχεία Αρχιτεκτονικής. Γ Λυκείου Κατεύθυνσης
Γ2.1 Στοιχεία Αρχιτεκτονικής Γ Λυκείου Κατεύθυνσης Ορισμός άλγεβρας Boole Η άλγεβρα Boole ορίζεται, ως μία αλγεβρική δομή A, όπου: (α) Το Α είναι ένα σύνολο στοιχείων που περιέχει δύο τουλάχιστον στοιχεία
Διαβάστε περισσότεραΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα. Σχεδίαση Ψηφιακών Συστημάτων. Ενότητα: ΚΑΤΑΧΩΡΗΤΕΣ - ΑΠΑΡΙΘΜΗΤΕΣ
ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα ᄃ Σχεδίαση Ψηφιακών Συστημάτων Ενότητα: ΚΑΤΑΧΩΡΗΤΕΣ - ΑΠΑΡΙΘΜΗΤΕΣ Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών
Διαβάστε περισσότερα7 η διάλεξη Ακολουθιακά Κυκλώματα
7 η διάλεξη Ακολουθιακά Κυκλώματα 1 2 3 4 5 6 7 Παραπάνω βλέπουμε ακολουθιακό κύκλωμα σχεδιασμένο με μανταλωτές διαφορετικής φάσης. Παρατηρούμε ότι συνδυαστική λογική μπορεί να προστεθεί μεταξύ και των
Διαβάστε περισσότεραΑΣΚΗΣΗ 1η ΤΟ ΠΕΡΙΒΑΛΛΟΝ ΣΧΕΔΙΑΣΗΣ QUARTUS II ΤΗΣ ALTERA
ΑΣΚΗΣΗ 1η ΤΟ ΠΕΡΙΒΑΛΛΟΝ ΣΧΕΔΙΑΣΗΣ QUARTUS II ΤΗΣ ALTERA ΣΧΕΔΙΑΣΗ ΚΥΚΛΩΜΑΤΟΣ ΜΕ ΧΡΗΣΗ ΤΗΣ ΓΛΩΣΣΑΣ VHDL Η γλώσσα περιγραφής υλικού (harware description language) VHDL είναι μια γλώσσα με την οποία μπορεί
Διαβάστε περισσότεραΕνότητα 6 ΑΝΑΛΥΣΗ & ΣΥΝΘΕΣΗ ΣΥΝΔΥΑΣΤΙΚΗΣ ΛΟΓΙΚΗΣ ΣΥΝΔΥΑΣΤΙΚΑ ΚΥΚΛΩΜΑΤΑ ΠΟΛΛΩΝ ΕΠΙΠΕΔΩΝ
Ενότητα 6 ΑΝΑΛΥΣΗ & ΣΥΝΘΕΣΗ ΣΥΝΔΥΑΣΤΙΚΗΣ ΛΟΓΙΚΗΣ ΣΥΝΔΥΑΣΤΙΚΑ ΚΥΚΛΩΜΑΤΑ ΠΟΛΛΩΝ ΕΠΙΠΕΔΩΝ Γενικές Γραμμές Ανάλυση Συνδυαστικής Λογικής Σύνθεση Συνδυαστικής Λογικής Λογικές Συναρτήσεις Πολλών Επιπέδων Συνδυαστικά
Διαβάστε περισσότεραH γλώσσα περιγραφής κυκλωµάτων VHDL
H γλώσσα περιγραφής κυκλωµάτων VHDL Καβουσιανός Χρ. Τσιατούχας Γ. Λέκτορες Πανεπιστηµίου Ιωαννίνων (Peter Ashenden, The Students Guide to VHDL) Γενικά VHDL = VHSIC (Very High Speed Integrated Circuits)
Διαβάστε περισσότεραΔιαδικασιακός Προγραμματισμός
Τμήμα ΜΗΧΑΝΙΚΩΝ ΠΛΗΡΟΦΟΡΙΚΗΣ ΤΕ ΤΕΙ ΔΥΤΙΚΗΣ ΕΛΛΑΔΑΣ Διαδικασιακός Προγραμματισμός Διάλεξη 4 η Τελεστές Οι διαλέξεις βασίζονται στο βιβλίο των Τσελίκη και Τσελίκα C: Από τη Θεωρία στην Εφαρμογή Σωτήρης
Διαβάστε περισσότεραΤυπικζσ Γλϊςςεσ Περιγραφισ Υλικοφ Διάλεξθ 4
Τμήμα Μησανικών Πληποφοπικήρ, Τ.Ε.Ι. Ηπείπος Ακαδημαϊκό Έτορ 2016-2017, 6 ο Εξάμηνο Τυπικζσ Γλϊςςεσ Περιγραφισ Υλικοφ Διάλεξθ 4 Διδάςκων Τςιακμάκθσ Κυριάκοσ, Phd MSc in Electronic Physics (Radioelectrology)
Διαβάστε περισσότεραΣχεδίαση κυκλωμάτων επικοινωνίας με απλές οθόνες, με τη γλώσσα VHDL και υλοποίηση στις αναπτυξιακές πλακέτες LP-2900 και DE2.
ΤΕΧΝΟΛΟΓΙΚΟ ΕΚΠΑΙΔΕΥΤΙΚΟ ΙΔΡΥΜΑ ΚΕΝΤΡΙΚΗΣ ΜΑΚΕΔΟΝΙΑΣ ΤΜΗΜΑ ΜΗΧΑΝΙΚΩΝ ΠΛΗΡΟΦΟΡΙΚΗΣ Τ.Ε. Σχεδίαση κυκλωμάτων επικοινωνίας με απλές οθόνες, με τη γλώσσα VHDL και υλοποίηση στις αναπτυξιακές πλακέτες LP-2900
Διαβάστε περισσότεραVERILOG. Γενικά περί γλώσσας
VERILOG Γενικά περί γλώσσας Χρησιµότητα της Verilog Υψηλού επιπέδου περιγραφή της συµπεριφοράς του συστήµατος µε σκοπό την εξοµοίωση. RTL περιγραφή της λειτουργίας του συστήµατος µε σκοπό τη σύνθεσή του
Διαβάστε περισσότεραΗΥ-150. Προγραμματισμός
ΗΥ-150 Εντολές Ελέγχου Ροής Σειριακή εκτέλεση εντολών Όλα τα προγράμματα «γράφονται» χρησιμοποιώντας 3 είδη εντολών: Σειριακές εντολές (sequential built in C) Εντολές απόφασης (if, if/else, switch) Περιλαμβάνει
Διαβάστε περισσότεραΗΥ-150. Προγραμματισμός
ΗΥ-150 Εντολές Ελέγχου Ροής Σειριακή εκτέλεση εντολών Όλα τα προγράμματα «γράφονται» χρησιμοποιώντας 3 είδη εντολών: Σειριακές εντολές (sequential built in C) Εντολές απόφασης (if, if/else, switch) Περιλαμβάνει
Διαβάστε περισσότεραΕργαστήριο Εισαγωγής στη Σχεδίαση Συστημάτων VLSI
Ε.Μ.Π. - ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΤΕΧΝΟΛΟΓΙΑΣ ΥΠΟΛΟΓΙΣΤΩΝ ΚΑΙ ΠΛΗΡΟΦΟΡΙΚΗΣ ΕΡΓΑΣΤΗΡΙΟ ΜΙΚΡΟΫΠΟΛΟΓΙΣΤΩΝ ΚΑΙ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ ΕΙΣΑΓΩΓΗ ΣΤΗ ΣΧΕΔΙΑΣΗ ΣΥΣΤΗΜΑΤΩΝ VLSI
Διαβάστε περισσότερα