VHDL Introduction. Subtitle

Μέγεθος: px
Εμφάνιση ξεκινά από τη σελίδα:

Download "VHDL Introduction. Subtitle"

Transcript

1 VHDL Introduction Subtitle

2 Getting Started VHDL means Very Hard Difficult Language That s a lie!!! τα αρχικά VHDL είναι συντομογραφία του VHSIC Hardware Description Language, ενώ το VHSIC αντιπροσωπεύει με τη σειρά του «Very High Speed Integrated Circuits» λίγο μπερδεμένο ;

3 VHDL Introduction Εμείς απλά θα την λέμε «γλώσσα περιγραφής υλικού» γιατί αυτό ακριβώς κάνει. Είναι μία γλώσσα προγραμματισμού που μας επιτρέπει να σχεδιάζουμε πολύπλοκα ψηφιακά συστήματα σε ένα δυναμικό περιβάλλον. Κάθε μεγάλο ηλεκτρονικό σχέδιο για είναι πιο εύκολα κατανοητό το χωρίσουμε σε τμήματα (blocks) πχ ένας decoder,multiplexer, κτλ και τα blocks αυτά συνδέονται μεταξύ τους και σχηματίζουν το τελικό σχέδιο. In A0 A1 decoder D0 D1 D2... I0 I1 mux O Out D3 Sel

4 VHDL Introduction Ένα VHDL design μπορεί να έχει ένα block η περισσότερα. Aπό δω και στο εξής αντί για block θα λέμε entity. Στην VHDL ένα entity περιγράφει το «interface» ενός block και ένα δεύτερο τμήμα της VHDL, που σχετίζεται με το entity περιγράφει πως λειτουργεί το συγκεκριμένο block. entity NAME_OF_ENTITY is port (signal_names: mode type; signal_names: mode type; : signal_names: mode type); end NAME_OF_ENTITY ; Ένα entity πάντα ξεκινάει με τη λέξη entity, που ακολουθείται από το όνομά του και τη λέξη is. Μετά ακολουθούν οι ορισμοί των σημάτων εισόδου/εξόδου μέσα στο κομμάτι που ξεκινάει με τη λέξη port. Ένα entity τελειώνει πάντα με τη λέξη end και ακολουθείται από το όνομα που του δώσαμε.

5 VHDL Introduction signal_names πρόκειται για μία λίστα από έναν ή περισσότερα σήματα ορισμένα από το χρήστη, τα οποία χωρίζουμε με κόμμα. Mode είναι μία από τις δεσμευμένες λέξεις της VHDL η οποία χρησιμοποιείται για να περιγράψουμε την κατεύθυνση του σήματος. Δηλ. in ορίζουμε ένα σήμα εισόδου out ορίζουμε ένα σήμα εξόδου inout σημαίνει ότι το σήμα είναι είσοδος και έξοδος type είναι ο τύπος του σήματος, πχ bit, bit_vector, std_logic, integer, character κτλ. o bit μπορεί να πάρει τιμή 0 και 1 o bit_vector είναι ένα πίνακας με δυαδικές τιμές (πχ. bit_vector (0 to 7) o std_logic παίρνει τιμές 0, 1, Χ(αδιάφορο), Ζ(high imbedance) o boolean παίρνει τιμές TRUE και FALSE o integer a range of integer values o real a range of real values o character οποιοσδήποτε χαρακτήρας ( a, B για ένα χαρακτήρα ενώ μέσα σε διπλά quotes για strings πχ This is a string ) entity NAME_OF_ENTITY is port (signal_names: mode type; signal_names: mode type; : signal_names: mode type); end NAME_OF_ENTITY ;

6 Παράδειγμα entity nor_gate is port (a, b : in bit; y : out bit); end nor_gate; --- έχουμε ένα νέο entity, το όνομα του είναι nor_gate και μέσα στο port περιγράφουμε το interface του δηλαδή τα σήματα που είναι είσοδοι ή έξοδοι. --- με τη λέξη bit λέμε ότι το σήμα αυτό μπορεί να πάρει τιμές 0 ή Δηλαδή το σήμα a λέμε ότι είναι type bit. Το σήμα a θα μπορούσε να είναι type STD_LOGIC και τότε θα έπαιρνε τιμές 0, 1, Χ(αδιάφορο), Ζ(high imbedance).

7 Architecture Αφού ορίσουμε το entity στη συνέχεια πρέπει να καθορίσουμε και τη λειτουργία του. Αυτό γίνεται στο κομμάτι Architecture του VHDL κώδικά μας. Στο κομμάτι αυτό μπορούμε να περιγράψουμε τι κάνει το κύκλωμά μας, με διάφορους τρόπους. Eνας από αυτούς είναι αυτό που ονομάζεται Βehavoural Design, όπου απλά περιγράφουμε τη σχέση μεταξύ της εισόδου και της εξόδου (πχ με μια boolean έκφραση) όπως θα δούμε σε παράδειγμα στη συνέχεια. Ο άλλος τρόπος (Structural Design) είναι να περιγράψουμε το ψηφιακό μας κύκλωμα σαν ένα σύνολο από άλλα entities ή πύλες τα οποία συνδέονται όλα μαζί για να δώσουν την επιθυμητή λειτουργία. Μπορούμε όμως να συνδυάσουμε και τους δύο αυτούς τρόπους στη σχεδίαση μας.

8 Architecture architecture architecture_name of NAME_OF_ENTITY is -- Declarations -- components declarations -- signal declarations -- constant declarations -- process declarations -- type declarations begin -- Statements end architecture_name;

9 Μέχρι τώρα είδαμε σήματα τα οποία μπορεί να είναι είσοδοι ή έξοδοι. Τα σήματα είναι τα wires του σχηματικού τα οποία έχουν τρέχουσες τιμές και θα αλλάξουν τιμή στο μέλλον ανάλογα με την λειτουργία του κυκλώματος. Από την άλλη στη VHDL έχουμε μεταβλητές (Variables ) και σταθερές (Constants) οι οποίες χρησιμοποιούνται μέσα σε processes ή συναρτήσεις, με τρόπο παρόμοιο με αυτόν σε άλλες γλώσσες προγραμματισμού. Θα τα περιγράψουμε σύντομα στη συνέχεια.

10 Constants Μία σταθερά μπορεί να έχει μία τιμή για ένα τύπο δεδομένων και δεν μπορεί να αλλάξει κατά τη διάρκεια του simulation. Μία σταθερά δηλώνεται ως εξής constant list_of_name_of_constant: type [ := initial value] ; (το initial value είναι προαιρετικό) Οι σταθερές μπορούν να δηλωθούν στην αρχή του architecture και μπορούν να χρησιμοποιηθούν σε όλο το architecture. Οι σταθερές που ορίζονται μέσα σε ένα process μπορούν να χρησιμοποιηθούν μόνο μέσα στο συγκεκριμένο process. Παραδείγματα constant RISE_FALL_TME: time := 2 ns; constant RISE_TIME, FALL_TIME: time:= 1 ns; constant DATA_BUS: integer:= 16;

11 Variables Μία μεταβλητή μπορεί να έχει μία τιμή όπως και μία σταθερά αλλά η μεταβλητή α. Δηλώνεται μόνο μέσα σε ένα process και χρησιμοποιείται μόνο από αυτό. β. Η μεταβλητή μπορεί να αλλάξει τιμή μέσα στο porcess και μάλιστα η τιμή της ανανεώνεται χωρίς καμία καθυστέρηση, αμέσως δηλαδή μόλις εκτελεστεί η εντολή εκχώρησης. Μία μεταβλητή δηλώνεται ως εξής Ακολουθούν μερικά παραδείγματα variable list_of_variable_names: type [ := initial value] ; (το initial value είναι προαιρετικό) variable CNTR_BIT: bit :=0; variable VAR1: boolean :=FALSE; variable SUM: integer range 0 to 256 :=16; variable STS_BIT: bit_vector (7 downto 0); Η μεταβλητή SUM, είναι ένας integer που έχει εύρος από 0 έως 256 με αρχική τιμή 16. Στο τέταρτο παράδειγμα ορίζετε ένας bit vector με 8 στοιχεία: STS_BIT(7), STS_BIT(6), STS_BIT(0).

12 Process Η γενική μορφή ενός process στη VHDL είναι : process_name: process (sensitivity_list) begin declarations sequential_statements end process; Το Sensitivity list (optional) είναι μία λίστα από σήματα στα οποία το process λέμε ότι είναι «sensitive».αυτό σημαίνει ότι ένα process εκτελείται μόνο όταν υπάρχει ένα event σε ένα τουλάχιστον από τα σήματα στη λίστα αυτή. Σημείωση. Ένα process πρέπει να έχει είτε ένα Sensitivity list είτε ένα WAIT statement διαφορετικά δεν εκτελείται.

13 Παράδειγμα variable μέσα σε process count: process (x) variable cnt : integer := -1; begin cnt:=cnt+1; end process; Variable_name := expression; Εντολή εκχώρησης τιμής σε μεταβλητή (χωρίς delay)

14 Process Η επικοινωνία ανάμεσα στα processes επιτυγχάνεται με τα σήματα (signals).

15 Signals Τα σήματα δηλώνονται έξω από το process με τον παρακάτω τρόπο : signal list_of_signal_names: type [ := initial value] ; Παραδείγματα signal SUM, CARRY: std_logic; signal CLOCK: bit; signal TRIGGER: integer :=0; signal DATA_BUS: bit_vector (0 to 7); signal VALUE: integer range 0 to 100;

16 Signals Τα σήματα γίνονται update όταν εκτελείται μία εντολή εκχώρησης τιμής τους και μετά από μία καθυστέρηση όπως δείχνουμε στη συνέχεια. SUM <= (A xor B) after 2 ns; Αν δεν έχει οριστεί η καθυστέρηση τότε το σήμα θα πάρει τη νέα του τιμή μετά από ένα χρόνο δ. Πχ y<=x after 0ns

17 Διαφορά μεταξύ signals και variables Θυμηθείτε ότι μία ανάθεση τιμής σε ένα σήμα (signal assignment) δεν εκτελείται αμέσως. Είναι σαν να υπάρχει ένα γεγονός το οποίο έχει προγραμματιστεί για κάποιο σήμα και το γεγονός αυτό δεν έχει άμεση επίδραση στο σήμα. Όταν εκτελείται ένα process, τρέχουν οι εντολές του σειριακά από πάνω προς τα κάτω, αλλά όλες οι αλλαγές θα εκτελεστούν αμέσως μόλις ολοκληρωθεί το process. Στο παρακάτω process δύο γεγονότα έχουν προγραμματιστεί για τα σήματα x και y signal x,y,z : bit; process (y) begin x<=y; end process; z<=not x;

18 Διαφορά μεταξύ signals και variables Αν αλλάξει το σήμα y τότε υπάρχει ένα προγραμματισμένο γεγονός (event) το οποίο θα αλλάξει το x, ώστε να γίνει ίδιο με το y. Επιπλέον υπάρχει και ένα ακόμα γεγονός για να γίνει το σήμα z το αντίστροφο του x. process (y) begin x<=y; z<=not x; end process; Αν αλλάξει το σήμα y τότε υπάρχει ένα προγραμματισμένο γεγονός (event) το οποίο θα αλλάξει το x, ώστε να γίνει ίδιο με το y. Επιπλέον υπάρχει και ένα ακόμα γεγονός για να γίνει το σήμα z το αντίστροφο του x. Το ερώτημα εδώ είναι η τιμή του z θα είναι τελικά το αντίστροφο του x? Η απάντηση είναι όχι, και αυτό γιατί όταν εκτελεστεί η δεύτερη εντολή, το x δεν έχει ακόμα αλλάξει τιμή, οπότε η τιμή του z θα είναι το αντίστροφο του x πριν ξεκινήσει το process.

19 Διαφορά μεταξύ signals και variables Οι μεταβλητές από την άλλη δρουν διαφορετικά. Για παράδειγμα process (y) variable x,z : bit; begin x:=y; z:=not x; end process; Η τιμή της μεταβλητής z θα είναι το αντίθετο του y και αυτό γιατί η τιμή της μεταβλητής x αλλάζει αμέσως.

20 ΑΣΚΗΣΗ Δίνονται δύο processes, το ένα σας δείχνει τη χρήση μεταβλητών και το άλλο τη χρήση σημάτων. Ποιο θα είναι το αποτέλεσμα για το σήμα RESULT σε κάθε μία από τις δύο περιπτώσεις. Εξηγήστε γιατί. Process με variables architecture VAR of EXAMPLE is signal TRIGGER, RESULT: integer := 0; begin process variable variable1: integer :=1; variable variable2: integer :=2; variable variable3: integer :=3; begin wait on TRIGGER; variable1 := variable2; variable2 := variable1 + variable3; variable3 := variable2; RESULT <= variable1 + variable2 + variable3; end process; end VAR Process με signals architecture SIGN of EXAMPLE is signal TRIGGER, RESULT: integer := 0; signal signal1: integer :=1; signal signal2: integer :=2; signal signal3: integer :=3; begin process begin wait on TRIGGER; signal1 <= signal2; signal2 <= signal1 + signal3; signal3 <= signal2; RESULT <= signal1 + signal2 + signal3; end process; end SIGN;

21 Παραδείγματα Στη συνέχεια θα χρησιμοποιήσουμε το εργαλείο Xillinx για να φτιάξουμε πύλες και να τις συνδυάσουμε ώστε να φτιάξουμε ένα πιο πολύπλοκο ψηφιακό κύκλωμα, χρησιμοποιώντας VHDL κώδικα.

22 Πύλη NOR Στον Project Navigator επιλέγουμε File -> New Project, θα δώσουμε το όνομα basic_gates και θα πατήσουμε Next. Συνεχίζουμε με τις παρακάτω επιλογές

23 Πύλη NOR Στο παράθυρο Processes κάνουμε διπλό κλικ στο Create New Source Και επιλέγουμε VHDL Module, δίνουμε το όνομα nor_gate, προσέχουμε η επιλογή Add to Project να είναι πατημένη, όπως φαίνεται παρακάτω.

24 Πύλη NOR Στη συνέχεια θα ορίσουμε στο παράθυρο που εμφανίζεται τις εισόδους και τις εξόδους του entity. Για το παράδειγμά μας θα ορίσουμε τις εισόδους (in) a,b και μία έξοδο y (out) όπως φαίνεται στο παρακάτω σχήμα. Και πατάμε Next, Finish. Οπότε τώρα ανοίγει ένας editor όπου βλέπουμε σε vhdl κώδικα το entity που μόλις ορίσαμε

25 Πύλη NOR Προσοχή στη χρήση των ερωτηματικών στον ορισμό του entity

26 Πύλη NOR entity nor_gate is Port ( a : in STD_LOGIC; -- κάθε σήμα τελειώνει με ένα ερωτηματικό b : in STD_LOGIC; y : out STD_LOGIC ); --εκτός από το τελευταίο σήμα! end nor_gate; Παρατηρούμε ότι στον τύπο των σημάτων που ορίσαμε ως εισόδους/εξόδους το εργαλείο της Xillinx έδωσε το STD_LOGIC. (Αυτό θα μπορούσαμε το αλλάξουμε και θα το κάνουμε bit, αλλά για το παράδειγμα μας δεν θα το πειράξουμε).

27 Πύλη NOR Στη συνέχεια θα ορίσουμε πως λειτουργεί η πύλη μας. Αυτό γίνεται στο κομμάτι του κώδικα που αρχίσει με τη λέξη architecture μέσα στο begin/end κομμάτι. Η λέξη «Behavioral» είναι μία λέξη που από default δίνει το εργαλείο της Χilinx και μπορούμε να την αλλάξουμε με ότι άλλο θέλουμε (προσοχή υπάρχει στην αρχή αυτού του τμήματος κώδικα αλλά και στο τέλος) architecture Behavioral of nor_gate is begin y<= a nor b; end Behavioral;

28 Πύλη NOR Προσέξτε τη χρήση του συμβόλου <=, δεν πρόκειται για σύμβολο μικρότερο ίσο, όπως το ξέρουμε από τις άλλες γλώσσες προγραμματισμού, αλλά είναι ένα σύμβολο που δείχνει ότι τα δεδομένα μεταφέρονται (data flow) από το σήμα που βρίσκεται δεξιά από το σύμβολο στο σήμα που βρίσκεται αριστερά του. To nor είναι ένα built-in component που ονομάζεται operator, γιατί λειτουργεί (operates) πάνω σε κάποια δεδομένα και παράγει νέα δεδομένα. Δηλαδή θα μπορούσαμε να πούμε ότι το σήμα y παράγεται από τα δεδομένα a,b τα οποία έχουν πρώτα επεξεργαστεί από τον nor operator. Άλλοι operators είναι: and, or, nand, xor, xnor και not. Ο τρόπος αυτός ορισμού και περιγραφής των entities ονομάζεται DataFlow Design

29 Πύλη NOR Κάνουμε Save το αρχείο vhd που δημιουργήσαμε και στη συνέχεια θα επιλέξουμε το nor_gate από το παράθυρο Sources και θα πάμε στα Processes για να δούμε όλες τις διαθέσιμες επιλογές για αυτό το entity που μόλις φτιάξαμε. Συγκεκριμένα θα πατήσουμε την επιλογή Design Utilities, και με διπλό κλικ στο Create Schematic Symbol το συγκεκριμένο entity θα γίνει ένα component το οποί θα μπορεί να χρησιμοποιηθεί μέσα σε άλλα σχέδια. Αφού τρέξει το συγκεκριμένο Process πρέπει να δούμε το μήνυμα "Create Schematic Symbol" completed successfully που δείχνει την ορθότητα του entity.

30 Πύλη NOR H πύλη nor που σχεδιάσαμε σε VHDL κώδικα είναι τώρα διαθέσιμη σαν component στη λίστα των συμβόλων της Xillinx, και μπορούμε να τη χρησιμοποιήσουμε για να σχεδιάσουμε ένα νέο ψηφιακό κύκλωμα σε σχηματική μορφή. Δηλαδή, αν πατήσουμε Create New source, επιλέξουμε το Scematic από το παράθυρο που εμφανίζεται, ας δώσουμε και ένα όνομα, πχ test_nor και μπορούμε στη αναζήτη συμβόλων να βρούμε και το nor_gate όπως δείχνουμε στο σχήμα.

31 Το SR-Latch Εμείς δεν θα συνεχίσουμε με τη σχηματική σχεδίαση, αλλά θα χρησιμοποιήσουμε την πύλη nor σαν component σε vhdl για να φτιάξουμε νέα ψηφιακά κυκλώματα. Το SR-Latch που θέλουμε να φτιάξουμε φαίνεται στο παρακάτω σχήμα. Θα φτιάξουμε το latch στη VHDL με δύο διαφορετικούς τρόπους (Dataflow & Structural).

32 Το SR-Latch - Dataflow Design Ξεκινάμε με τον Project Navigator, όπου επιλέγουμε Create new source, Vhdl Module, δίνουμε το όνομα sr_latch, και δίνουμε τα παρακάτω στις εισόδουςεξόδους. Προσοχή τα σήματα Q,NQ ορίζονται σαν inout, που σημαίνει ότι το σήμα μπορεί να λειτουργεί σαν είσοδος αλλά και σαν έξοδος Πατάμε Next και μετά Finish και βλέπουμε το νεό entity που φτιάξαμε.

33 Το SR-Latch - Dataflow Design

34 Στη συνέχεια θα γράψουμε τον κώδικα για την λειτουργία του latch, όπως φαίνεται παρακάτω Το SR-Latch - Dataflow Design Στη συνέχεια θα γράψουμε τον κώδικα για την λειτουργία του latch, όπως φαίνεται παρακάτω Τώρα μπορούμε να κάνουμε Create Schematic Symbol με τον τρόπο που ξέρουμε και στη συνέχεια μπορούμε να προχωρήσουμε στη διαδικασία του Simulation για να ελέγξουμε την ορθότητα του σχεδίου μας.

35 Το SR-Latch - Simulation Γίνεται για να τροφοδοτηθούν οι είσοδοι και να παραχθούν οι έξοδοι ώστε να επαληθεύσουμε τη λειτουργία του κυκλώματος. Χρειαζόμαστε ένα VHDL test bench όπως έχουμε κάνει και σε προηγούμενα εργαστήρια. Οπότε ξεκινάμε με Project-New source -> VHDL Test Bench δίνουμε ένα όνομα πχ sr_latch_tb (όπως έχουμε δει στα προηγούμενα εργαστήρια). Στη συνέχεια συσχετίζουμε το πηγαίο αρχείο sr_latch με το το test bench που θα φτιάξουμε, πατάμε Next και finish. Τώρα εμφανίζεται ο ISE TEXT editor με ένα έτοιμο VHDL template για το αρχείο test bench που θέλουμε να δημιουργήσουμε.

36 Το SR-Latch test bench Για να περιγράψουμε λίγο το αρχείο αυτό θα το χωρίσουμε σε δύο τμήματα. Στο πρώτο μέρος βλέπουμε το entity και το γενικό πλαίσιο της αρχιτεκτονικής.

37 Το SR-Latch test bench Στο δεύτερο μέρος είναι το σώμα της αρχιτεκτονικής (BEGIN/END)

38 Το SR-Latch test bench Θα συμπληρώσουμε το αρχεία αυτό ανάλογα με τις απαιτήσεις της σχεδίασης μας. Συγκεκριμένα ο πίνακας αλήθειας του SR latch είναι: Με βάση αυτόν το πίνακα θα δώσουμε τιμές στα σήματα S,R στο test bench αρχείο το οποίο θα γίνει τώρα ως εξής (φυσικά ο καθένα μπορεί να το τροποποιήσει αναλόγως )

39 Το SR-Latch test bench

40 Το SR-Latch test bench Αφού σώσουμε το παραπάνω επιλέγουμε το tb αρχείο που φτιάξαμε στο παράθυρο Sources και επιπλέον επιλέγουμε Behavoural Simulation όπως φαίνεται στη συνέχεια. Πηγαίνουμε στο παράθυρο με τα Processes και ξεκινάμε το Simulate Behavoural Model (βλ. screenshot που ακολουθεί)

41 SR-latch Behavoural Simulation Το ενδιαφέρον με το SR latch είναι να παρατηρήσουμε τι γίνεται όταν και οι δύο R,S γίνουν 1 ταυτόχρονα. Τότε το Q και το Q δεν είναι η μία το συμπλήρωμα της άλλης όπως φαίνεται στο παρακάτω screenshot. S=R=1

42 Β τρόπος Structural Design Θα χρησιμοποιήσουμε την πύλη nor που φτιάξαμε στο πρώτο παραδείγμα, για να φτιάξουμε στη VHDL το SR-latch. Αυτός ο τρόπος σχεδίασης ονομάζεται Structural Design και στην ουσία πρόκειται για vhdl κώδικα όπου περιγράφουμε το σχηματικό μας.

43 SR latch - Structural Οπότε πάμε πάλι στον Project Navigator->Create New Source και θα το ονομάσουμε sr_latch_b, θα ορίσουμε τις εισόδους/εξόδους όπως κάναμε πριν (προσοχή στο inout) και θα πάρουμε το παρακάτω, που φυσικά μέχρι στιγμής δεν διαφέρει και πολύ από το προηγούμενο!!

44 SR latch - Structural Τώρα όμως θα περιγράψουμε τη συνδεσμολογία του σχηματικού SR- Latch χρησιμοποιώντας την πύλη nor σαν component στη σχεδίαση με τον διπλανό τρόπο (διακρίνεται τις διαφορές μεταξύ του entitycomponent-component instance)

45 SR latch - Structural Αφού τελειώσαμε με το κομμάτι της περιγραφής, συνεχίζουμε με τα βήματα που κάναμε και στα προηγούμενα παραδείγματα (create schematic symbol κτλ ) μέχρι να φτάσουμε στο Simulation, όπου μπορούμε και εδώ να ετοιμάσουμε ένα test bench αρχείο και να ελέγξουμε την ορθότητα της σχεδίασης. Τα βήματα αυτά τα αφήνουμε για την ώρα σαν άσκηση, για να συνεχίσουμε με άλλα παραδείγματα σε VHDL. ΑΣΚΗΣΗ για το σπίτι: Υλοποίηση του full adder που φτιάξαμε σε σχηματικό, με χρήση VHDL.

46 D flip-flop Το D flip-flop έχει 2 εισόδους τις D και CP. Οι δυαδικές πληροφορίες που βρίσκονται στην είσοδο δεδομένων του D flip-flop μεταφέρονται στην έξοδο Q όταν η είσοδος CP ενεργοποιηθεί. Η έξοδος ακολουθεί τα δεδομένα της εισόδου όσο ο παλμός CP παραμένει στην κατάσταση 1. Όταν ο παλμός πάει στο 0 οι πληροφορίες που βρίσκονταν στην είσοδο δεδομένων την ώρα που συνέβη η μετάβαση του παλμού, παραμένουν στην έξοδο Q μέχρι να ενεργοποιηθεί ξανά η είσοδος CP. Ο χαρακτηριστικός πίνακας του D flip-flop είναι: Q D Q(t+1) Και η χαρακτηριστική εξίσωση Q(t+1)=D.

47 D flip-flop Ξεκινάμε με τον Project Navigator -> Νew Project -> όνομα DFF

48 D flip-flop Μετά Create New source επιλέγουμε VHDL Module και δίνουμε ένα όνομα πχ d_flip_flop. Δίνουμε ονόματα στις εισόδους και στις εξόδους όπως φαίνεται στο παρακάτω σχήμα

49 D flip-flop Εδώ χρησιμοποιούμε ένα διαφορετικό τρόπο περιγραφής του ψηφιακού μας κυκλώματος από ότι έχουμε δει μέχρι τώρα στα προηγούμενα παραδείγματα. Συγκεκριμένα ορίζουμε ένα process statement μέσα στο οποίο περιγράφεται η λειτουργία του flipflop. To flipflop είναι το καλύτερο παράδειγμα για να καταλάβουμε την έννοια του process στη VHDL και αυτό γιατί παραμένει ανενεργό, δεν αλλάζει κατάσταση, μέχρι ένα γεγονός (πχ άνοδος παλμού ή ασύχρονο reset) να του αλλάξει την κατάσταση. Στην περίπτωσή μας το process περιμένει το σήμα clock να γίνει 1 (WAIT UNTIL) και μετά εκτελεί τις επόμενες εντολές του.

50 D flip-flop Πηγαίνουμε στο vhd αρχείο που δημιουργήθηκε και προσθέτουμε τις γραμμές κώδικα που δείχνουμε στη συνέχεια.

51 D flip-flop - simulation Για να επαληθεύσουμε τη λειτουργία του flipflop θα δούμε τώρα ένα άλλον τρόπο που μας παρέχει το εργαλείο της Xilinx για να βλέπουμε κυματομορφές. Κάνουμε Create new source και επιλέγουμε Test Bench Waveform, δίνουμε ένα όνομα

52 D flip-flop - simulation Πατάμε Next και συσχετίζουμε το αρχείο d_flip_flop

53 D flip-flop - simulation Στη συνέχεια εμφανίζεται το παρακάτω παράθυρο, στο οποίο καθορίζουμε λεπτομέρειες σχετικά με τους παλμούς ρολογιού που χρησιμοποιεί το ψηφιακό μας κύκλωμα.

54 D flip-flop - simulation Αφήνουμε τις τιμές αυτές όπως είναι για την ώρα, πατάμε Finish και εμφανίζεται η παρακάτω οθόνη

55 D flip-flop - simulation Κάνοντας κλικ με το ποντίκι μας στη γραμμή που αφορά το D_in στα σημεία που φαίνονται με γαλάζιο χρώμα, αλλάζει η τιμή του παλμού από 0 σε 1 (η αν ηταν 1 γίνεται 0). Πηγαίνουμε στα σημεία αυτά και δίνουμε τιμές στην είσοδο D_in.

56 D flip-flop simulation Αφού φτιάξουμε την κυματομορφή για την είσοδο D_in, κάνουμε Save αρχείο *tbw που έχει δημιουργηθεί. Στο παράθυρο με τα Sources αριστερά πατάμε Behavoural simulation και επιλέγουμε το αρχείο DFF.twb για να δούμε τα διαθέσιμα Processes. Εδώ θα πάμε στο Xillinx ISE Simulator και θα τρέξουμε Simulate Behavoural Model, όπως ακριβώς και όταν είχαμε το test bench αρχείο.

57 D flip-flop - simulation Και τα αποτελέσματα είναι

58 D flip-flop - simulation Μπορούμε να κάνουμε την ίδια διαδικασία δημιουργώντας ένα νέο Test Bench Waveform για να κάνουμε και το Post route Simulation. Κάνουμε Create New Source, επιλέγουμε Test Bench Waveform, δίνουμε ένα διαφορετικό όνομα πχ dffb και συνεχίζουμε την διαδικασία όπως κάναμε πριν. Τώρα θα επιλέξουμε Post route simulation

59 D flip-flop - simulation Αφού ολοκληρωθεί με επιτυχία το simulation θα πάρουμε τις παρακάτω κυματομορφές Αυτό το οποίο μπορούμε να παρατηρήσουμε εδώ (έχουμε προσθέσει ένα time mark με δεξί κλικ πάνω στις κυματομορφές στα 200ns) είναι ότι υπάρχει μία μικρή καθυστέρηση στην αλλαγή της εξόδου q μετά την άνοδο του παλμού clock (δηλαδή εδώ βλέπουμε το δ delay time το οποίο περιγράψαμε όταν μιλήσαμε για τα processes).

60 Multiplexer Ένας πολυπλέκτης είναι ένα συνδυαστικό κύκλωμα που επιλέγει δυαδικές πληροφορίες ανάμεσα σε πολλές γραμμές εισόδου και τις κατευθύνει σε μια μοναδική γραμμή εξόδου. Η επιλογή μιας συγκεκριμένης γραμμής εξόδου γίνεται μέσω των γραμμών επιλογής. Υπάρχουν γραμμές εισόδου και n γραμμές επιλογής που οι συνδυασμοί των bits τους καθορίζουν ποια είσοδος επιλέγεται. Στη συνέχεια θα δούμε ένα παράδειγμα σε VHDL που δείχνει πως ένα απλό συνδυαστικό κύκλωμα ενός 4-σε-1 πολυπλέκτη μπορεί να περιγραφεί χρησιμοποιώντας ένα process.

61 Multiplexer entity declaration entity simple_mux is port (Sel: in bit_vector (0 to 1); A, B, C, D: in bit; Y: out bit); end simple_mux;

62 Multiplexer dataflow design

63 Multiplexer simulation H δημιουργία του αντίστοιχου vhd αρχείου στο Xillinx και η επαλήθευση της ορθής λειτουργίας τους (είτε με test bench αρχείο είτε με test bench waveform) αφήνετε σαν άσκηση. ΑΣΚΗΣΗ : Να γίνει ο decoder του διπλανού σχήματος σε VHDL (decoder 5σε32 με χρήση 3σε8 και 2σε4 decoders)

Εργαστήριο Αρχιτεκτονικής Υπολογιστών Ι. Εισαγωγή στη VHDL

Εργαστήριο Αρχιτεκτονικής Υπολογιστών Ι. Εισαγωγή στη VHDL Εργαστήριο Αρχιτεκτονικής Υπολογιστών Ι Εισαγωγή στη VHDL Εισαγωγή Very High Speed Integrated Circuits Hardware Description Language ιαφορές από γλώσσες προγραμματισμού: παράλληλη εκτέλεση εντολών προσδιορισμός

Διαβάστε περισσότερα

Κυκλωμάτων» Χειμερινό εξάμηνο

Κυκλωμάτων» Χειμερινό εξάμηνο «Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 VHDL, Χαρακτηριστικά και τρόποι περιγραφής Δρ. Παρασκευάς Κίτσος Επίκουρος Καθηγητής Τμήμα Μηχανικών Πληροφορικής ΤΕ http://diceslab.cied.teiwest.gr

Διαβάστε περισσότερα

Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL. Γενικά χαρακτηριστικά, σύνταξη και τύποι. Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 1 -

Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL. Γενικά χαρακτηριστικά, σύνταξη και τύποι. Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 1 - Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL Γενικά χαρακτηριστικά, σύνταξη και τύποι Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 1 - Περίγραµµα διάλεξης Τι είναι η VHDL? Πλεονεκτήµατα της VHDL στη σχεδίαση κυκλωµάτων

Διαβάστε περισσότερα

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Ακολουθιακός Κώδικας

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Ακολουθιακός Κώδικας «Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Ακολουθιακός Κώδικας Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής ΤΕ E-mail: pkitsos@teimes.gr

Διαβάστε περισσότερα

Εισαγωγή στη VHDL Υλοποίηση στο Quartus

Εισαγωγή στη VHDL Υλοποίηση στο Quartus ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων Εισαγωγή στη VHDL Υλοποίηση στο Quartus Διδάσκοντες: Δρ. Γιώργος Ζάγγουλος και Δρ. Παναγιώτα Μ. Δημοσθένους Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών

Διαβάστε περισσότερα

Εργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος

Εργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος Εργαστήριο Οργάνωσης Η/Υ Δαδαλιάρης Αντώνιος dadaliaris@uth.gr Ρόλος των γλωσσών περιγραφής υλικού σε μια τυπική ροή σχεδίασης: Documentation Simulation Synthesis Οι γλώσσες περιγραφής υλικού μπορούν να

Διαβάστε περισσότερα

Behavioral & Mixed VHDL Architectures Finite State Machines in VHDL

Behavioral & Mixed VHDL Architectures Finite State Machines in VHDL ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων Behavioral & Mixed VHDL Architectures Finite State Machines in VHDL Διδάσκoντες: Δρ. Γιώργος Ζάγγουλοςκαι Δρ. Παναγιώτα Δημοσθένους Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων

Διαβάστε περισσότερα

ΕΙΣΑΓΩΓΙΚΟ ΕΓΧΕΙΡΙ ΙΟ ΓΙΑ ΣΧΕ ΙΑΣΜΟ ΜΕ ΧΡΗΣΗ ΤΗΣ ΓΛΩΣΣΑΣ VHDL

ΕΙΣΑΓΩΓΙΚΟ ΕΓΧΕΙΡΙ ΙΟ ΓΙΑ ΣΧΕ ΙΑΣΜΟ ΜΕ ΧΡΗΣΗ ΤΗΣ ΓΛΩΣΣΑΣ VHDL ΕΙΣΑΓΩΓΙΚΟ ΕΓΧΕΙΡΙ ΙΟ ΓΙΑ ΣΧΕ ΙΑΣΜΟ ΜΕ ΧΡΗΣΗ ΤΗΣ ΓΛΩΣΣΑΣ VHDL Προετοιµασία: Παπαδόπουλος Γιώργος Σούρδης Γιάννης Για το µάθηµα Οργάνωσης Υπολογιστών (ΑΡΥ301), 2002 ΕΙΣΑΓΩΓΗ ΣΤΗ STRUCTURAL VHDL Η VHDL είναι

Διαβάστε περισσότερα

Εισαγωγή Η VHDL υποστηρίζει τους εξής τρείς βασικούς και διαφορετικούς τρόπους περιγραφής

Εισαγωγή Η VHDL υποστηρίζει τους εξής τρείς βασικούς και διαφορετικούς τρόπους περιγραφής VHDL Εισαγωγή Η VHDL υποστηρίζει τους εξής τρείς βασικούς και διαφορετικούς τρόπους περιγραφής Structural (Δομική) Dataflow (Ροής δεδομένων) Behavioral (Συμπεριφοράς) Η VDHL χρησιμοποιείται για την περιγραφή

Διαβάστε περισσότερα

Μοντέλα. χαρακτηριστικά χωρίς να συνοδεύεται από λεπτοµέρειες.

Μοντέλα. χαρακτηριστικά χωρίς να συνοδεύεται από λεπτοµέρειες. Γλώσσες Περιγραφής Μοντέλα Ένα µοντέλο ενός κυκλώµατος είναι µία αναπαράσταση που παρουσιάζει χαρακτηριστικά χωρίς να συνοδεύεται από λεπτοµέρειες. Τα τυπικά µοντέλα έχουν καλά ορισµένη σύνταξη. Τα αυτόµατα

Διαβάστε περισσότερα

VHDL Εισαγωγικές έννοιες

VHDL Εισαγωγικές έννοιες VHDL Εισαγωγικές έννοιες ρ. Κ. Καραφασούλης ckaraf@aegean.gr Σχεδίαση Αρχικά ψηφιακά κυκλώµατα µπορούν να σχεδιασθούν µε το κατάλληλο λογισµικό. Μεγαλύτερα κυκλώµατα µπορούν να σχεδιασθούν ιεραρχικά από

Διαβάστε περισσότερα

ΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. VHDL για Ακολουθιακά Κυκλώματα 1

ΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. VHDL για Ακολουθιακά Κυκλώματα 1 ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων VHDL για Σχεδιασμό Ακολουθιακών Κυκλωμάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Περίληψη VHDL Processes Εντολές If-Then Then-Else και CASE Περιγραφή Flip-Flop Flop με VHDL

Διαβάστε περισσότερα

Structural VHDL. Structural VHDL

Structural VHDL. Structural VHDL Structural VHDL Παράδειγμα Multiplexer Component Component specification Port map command Unconnected outputs Unconnected inputs Generic map command Generate command Configuration Παράδειγμα 4-bit Adder

Διαβάστε περισσότερα

Σχεδίαση Ψηφιακών Συστημάτων

Σχεδίαση Ψηφιακών Συστημάτων ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Σχεδίαση Ψηφιακών Συστημάτων Ενότητα 2: Βασικές Μονάδες Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε. Άδειες

Διαβάστε περισσότερα

Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL. Βασικές εντολές και η περιγραφή συνδυαστικών κυκλωµάτων. Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 2 -

Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL. Βασικές εντολές και η περιγραφή συνδυαστικών κυκλωµάτων. Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 2 - Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL Βασικές εντολές και η περιγραφή συνδυαστικών κυκλωµάτων Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 2 - Περίγραµµα διάλεξης Υποκυκλώµατα Περιγραφή δοµής στη VHDL Βιβλιοθήκες

Διαβάστε περισσότερα

ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Χειµερινό Εξάµηνο 2016 Συµπληρωµατική ΔΙΑΛΕΞΗ 14: Περιγραφή Ακολουθιακών Κυκλωµάτων στη VHDL

ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Χειµερινό Εξάµηνο 2016 Συµπληρωµατική ΔΙΑΛΕΞΗ 14: Περιγραφή Ακολουθιακών Κυκλωµάτων στη VHDL ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Χειµερινό Εξάµηνο 2016 Συµπληρωµατική ΔΙΑΛΕΞΗ 14: Περιγραφή Ακολουθιακών Κυκλωµάτων στη VHDL ΧΑΡΗΣ ΘΕΟΧΑΡΙΔΗΣ Επίκουρος Καθηγητής, ΗΜΜΥ (ttheocharides@ucy.ac.cy)

Διαβάστε περισσότερα

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Συντρέχων Κώδικας

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Συντρέχων Κώδικας «Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 216-217 Συντρέχων Κώδικας Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής ΤΕ E-mail: pkitsos@teimes.gr

Διαβάστε περισσότερα

1 Περίληψη Η εργασία έγινε στα πλαίσια του μαθήματος των Ψηφιακών Ηλεκτρονικών Συστημάτων με σκοπό αρχικά την εκμάθηση της γλώσσας VHDL (Very High Spe

1 Περίληψη Η εργασία έγινε στα πλαίσια του μαθήματος των Ψηφιακών Ηλεκτρονικών Συστημάτων με σκοπό αρχικά την εκμάθηση της γλώσσας VHDL (Very High Spe Εργασία στα Ψηφιακά Ηλεκτρονικά Συστήματα 2013-2014 Θέμα: Κατασκευή και Ανάλυση Μετρητή 4-bit και Πλήρους Αθροιστή σε περιβάλλον VHDL Ονοματεπώνυμο: Αλέξανδρος Γεώργιος Μουντογιαννάκης Σχολή: Τμήμα Επιστήμης

Διαβάστε περισσότερα

VHDL για Σχεδιασµό Ακολουθιακών Κυκλωµάτων

VHDL για Σχεδιασµό Ακολουθιακών Κυκλωµάτων VHDL για Σχεδιασµό Ακολουθιακών Κυκλωµάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήµιο Κύπρου Τµήµα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών n VHDL Processes Περίληψη n Εντολές If-Then-Else και CASE

Διαβάστε περισσότερα

Εργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος

Εργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος Εργαστήριο Οργάνωσης Η/Υ Δαδαλιάρης Αντώνιος dadaliaris@uth.gr Σχόλια: - - This is a single line comment - - There is no alternative way to write multi-line comments Αναγνωριστικά: Τα αναγνωριστικά

Διαβάστε περισσότερα

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Πακέτα και Συστατικά Στοιχεία (Υποκυκλώματα)

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Πακέτα και Συστατικά Στοιχεία (Υποκυκλώματα) «Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Πακέτα και Συστατικά Στοιχεία (Υποκυκλώματα) Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής

Διαβάστε περισσότερα

Προσοµοίωση Συστηµάτων µε VHDL. (Peter Ashenden, The Students Guide to VHDL)

Προσοµοίωση Συστηµάτων µε VHDL. (Peter Ashenden, The Students Guide to VHDL) Προσοµοίωση Συστηµάτων µε VHDL (Peter Ashenden, The Students Guide to VHDL) Κώδικας VHDL Περιβάλλον Σχεδίασης Αναλυτής ιαχειριστής Βιβλιοθήκης Σχεδίασης Προσοµοιωτής Αντίστροφος Αναλυτής Βιβλιοθήκη Σχεδίασης

Διαβάστε περισσότερα

ΠΑΡΑΡΤΗΜΑ Β. Verification

ΠΑΡΑΡΤΗΜΑ Β. Verification ΠΑΡΑΡΤΗΜΑ Β Ροή Σχεδίασης και VHDL Ροή Σχεδίασης Πριν περάσουµε σε περιγραφή της γλώσσας VHDL είναι χρήσιµο να δούµε το περιβάλλον και τη ροή της σχεδίασης. Τα βήµατα µιας σχεδίασης βασισµένης σε VHDL

Διαβάστε περισσότερα

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Τύποι Δεδομένων και Τελεστές

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Τύποι Δεδομένων και Τελεστές «Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Τύποι Δεδομένων και Τελεστές Δρ. Παρασκευάς Κίτσος Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής ΤΕ E-mail: pkitsos@teimes.gr Αντίρριο

Διαβάστε περισσότερα

Lab 2 Manual - Introduction to Xilinx

Lab 2 Manual - Introduction to Xilinx Lab 2 Manual - Introduction to Xilinx Εισαγωγή Σε αυτό το εργαστήριο θα κάνουµε εισαγωγή στην γλωσσά προγραµµατισµού VHDL και εργαλείο Xilinx ISE. ISE είναι το εργαλείο που παρέχεται από Xilinx για να

Διαβάστε περισσότερα

Πανεπιστήμιο Πατρών. Τμήμα Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών. Εργαστήριο Σχεδίασης Ολοκληρωμένων Κυκλωμάτων

Πανεπιστήμιο Πατρών. Τμήμα Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών. Εργαστήριο Σχεδίασης Ολοκληρωμένων Κυκλωμάτων Πανεπιστήμιο Πατρών Τμήμα Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών Εργαστήριο Σχεδίασης Ολοκληρωμένων Κυκλωμάτων Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων (VLSI) ΙΙ Εισαγωγή στη VHDL και το Εργαλείο

Διαβάστε περισσότερα

ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων, Χειμερινό Εξάμηνο Νοε-09. Διδάσκουσα: Μαρία Κ. Μιχαήλ

ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων, Χειμερινό Εξάμηνο Νοε-09. Διδάσκουσα: Μαρία Κ. Μιχαήλ ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων VHDL για Σχεδιασμό Συνδυαστικών Κυκλωμάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών VHDL (Very high

Διαβάστε περισσότερα

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Συναρτήσεις, Διαδικασίες και Δομές Ελέγχου Λειτουργίας Κυκλωμάτων (testbenches)

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Συναρτήσεις, Διαδικασίες και Δομές Ελέγχου Λειτουργίας Κυκλωμάτων (testbenches) «Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Συναρτήσεις, Διαδικασίες και Δομές Ελέγχου Λειτουργίας Κυκλωμάτων (testbenches) Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος

Διαβάστε περισσότερα

Περιγραφή Κυκλωμάτων με χρήση της VHDL. Καταχωρητές και χρονισμός με ρολόι

Περιγραφή Κυκλωμάτων με χρήση της VHDL. Καταχωρητές και χρονισμός με ρολόι Περιγραφή Κυκλωμάτων με χρήση της VHDL Καταχωρητές και χρονισμός με ρολόι Οργάνωση Παρουσίασης Διεργασίες (κανόνες) Ακολουθιακές Δηλώσεις (Sequential Statements) Καταχωρητές και χρονισμός Συμπληρωματική

Διαβάστε περισσότερα

Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II

Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II 1 η Εργαστηριακή Άσκηση Εισαγωγή στη VHDL και στο εργαλείο Modelsim 1 Άδειες Χρήσης Το παρόν υλικό διατίθεται με τους όρους της άδειας χρήσης Creative Commons

Διαβάστε περισσότερα

7.1 Θεωρητική εισαγωγή

7.1 Θεωρητική εισαγωγή ΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ - ΕΡΓΑΣΤΗΡΙΑΚΗ ΑΣΚΗΣΗ 7 ΑΚΟΛΟΥΘΙΑΚΑ ΚΥΚΛΩΜΑΤΑ ΜΑΝ ΑΛΩΤΕΣ FLIP FLOP Σκοπός: Η κατανόηση της λειτουργίας των βασικών ακολουθιακών κυκλωµάτων. Θα µελετηθούν συγκεκριµένα: ο µανδαλωτής (latch)

Διαβάστε περισσότερα

Ακολουθιακές εντολές. (Peter Ashenden, The Students Guide to VHDL)

Ακολουθιακές εντολές. (Peter Ashenden, The Students Guide to VHDL) Ακολουθιακές εντολές (Peter Ashenden, The Students Guide to VHDL) Εντολή If Τα βασικά χαρακτηριστικά της είναι τα εξής: Μπορεί να χρησιµοποιηθεί για τον έλεγχο µίας ή περισσοτέρων συνθηκών. Η πρώτη συνθήκη

Διαβάστε περισσότερα

Introduction to IP Cores

Introduction to IP Cores Introduction to IP Cores Part 1: Digital Design -- Using IP Cores to Simplify Design Στον κόσµο του ψηφιακού σχεδίου, µπορούµε να χρησιµοποιήσουµε τις γλώσσες περιγραφής υλικού για να περιγράψουµε σύνθετες

Διαβάστε περισσότερα

nkavv@physics.auth.gr

nkavv@physics.auth.gr Γλώσσες Περιγραφής Υλικού Εισαγωγή στην VHDL Νικόλαος Καββαδίας nkavv@physics.auth.gr 17 Μαρτίου 2009 Αντικείμενο του μαθήματος CST256: Γλώσσες Περιγραφής Υλικού Επιμέρους στόχοι του μαθήματος Σχεδιασμός

Διαβάστε περισσότερα

Εισαγωγή στη Verilog με το ISE

Εισαγωγή στη Verilog με το ISE Εισαγωγή στη Verilog με το ISE Πατάμε new project Δίνουμε όνομα και κατάλογο όπου θα αποθηκευτεί το project. Next όπου επιλέγουμε chip και preferred language βάζουμε Verilog Next και στο Create new source

Διαβάστε περισσότερα

ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 15: Καταχωρητές (Registers)

ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 15: Καταχωρητές (Registers) ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 15: Καταχωρητές (Registers) ΧΑΡΗΣ ΘΕΟΧΑΡΙΔΗΣ Επίκουρος Καθηγητής, ΗΜΜΥ (ttheocharides@ucy.ac.cy) Περίληψη q Καταχωρητές Παράλληλης

Διαβάστε περισσότερα

Περιγραφή Κυκλωμάτων με χρήση της VHDL. Εισαγωγικές έννοιες για σχεδιασμό με τη VHDL

Περιγραφή Κυκλωμάτων με χρήση της VHDL. Εισαγωγικές έννοιες για σχεδιασμό με τη VHDL Περιγραφή Κυκλωμάτων με χρήση της VHDL Εισαγωγικές έννοιες για σχεδιασμό με τη VHDL Οργάνωση Παρουσίασης VHDL εισαγωγικές έννοιες Ροή και επίπεδα σχεδιασμού ψηφιακών κυκλωμάτων Μοντελοποίηση Καθυστερήσεων

Διαβάστε περισσότερα

Σύνθετοι τύποι και λειτουργίες. (Peter Ashenden, The Students Guide to VHDL)

Σύνθετοι τύποι και λειτουργίες. (Peter Ashenden, The Students Guide to VHDL) Σύνθετοι τύποι και λειτουργίες (Peter Ashenden, The Students Guide to VHDL) Πίνακες Πίνακες: Αποτελούνται από στοιχεία του ίδιου τύπου. Μονοδιάστατοι Πίνακες type table1 is array (0 to 7) of std_logic;

Διαβάστε περισσότερα

26-Nov-09. ΗΜΥ 210: Λογικός Σχεδιασμός, Χειμερινό Εξάμηνο Καταχωρητές 1. Διδάσκουσα: Μαρία Κ. Μιχαήλ

26-Nov-09. ΗΜΥ 210: Λογικός Σχεδιασμός, Χειμερινό Εξάμηνο Καταχωρητές 1. Διδάσκουσα: Μαρία Κ. Μιχαήλ ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων Χειμερινό Εξάμηνο 2009 Καταχωρητές Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών Περίληψη Καταχωρητές Παράλληλης

Διαβάστε περισσότερα

Ελίνα Μακρή

Ελίνα Μακρή Ελίνα Μακρή elmak@unipi.gr Μετατροπή Αριθμητικών Συστημάτων Πράξεις στα Αριθμητικά Συστήματα Σχεδίαση Ψηφιακών Κυκλωμάτων με Logism Άλγεβρα Boole Λογικές Πύλες (AND, OR, NOT, NAND, XOR) Flip Flops (D,

Διαβάστε περισσότερα

Μελέτη και σχεδίαση µιας υποτυπώδους κεντρικής µονάδας επεξεργασίας στα 32 µπιτ.

Μελέτη και σχεδίαση µιας υποτυπώδους κεντρικής µονάδας επεξεργασίας στα 32 µπιτ. ΤΕΙ ΚΡΗΤΗΣ / ΠΑΡΑΡΤΗΜΑ ΧΑΝΙΩΝ ΤΜΗΜΑ ΗΛΕΚΤΡΟΝΙΚΗΣ Μελέτη και σχεδίαση µιας υποτυπώδους κεντρικής µονάδας επεξεργασίας στα 32 µπιτ mode mode(0) ΠΤΥΧΙΑΚΗ ΕΡΓΑΣΙΑ Εµµανουήλ Καπαρού Επιβλέπων : ρ Μηχ Νικόλαος

Διαβάστε περισσότερα

ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων

ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων VHDL για Σχεδιασμό Συνδυαστικών Κυκλωμάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών VHDL (Very high

Διαβάστε περισσότερα

ΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. Καταχωρητές 1

ΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. Καταχωρητές 1 ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων Καταχωρητές Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών Περίληψη Καταχωρητές Παράλληλης Φόρτωσης Καταχωρητές

Διαβάστε περισσότερα

Εργαστηριακή Άσκηση 4: Ιεραρχική σχεδίαση και προσχεδιασμένοι πυρήνες

Εργαστηριακή Άσκηση 4: Ιεραρχική σχεδίαση και προσχεδιασμένοι πυρήνες Εργαστηριακή Άσκηση 4: Ιεραρχική σχεδίαση και προσχεδιασμένοι πυρήνες Στην 4 η εργαστηριακή άσκηση θα ασχοληθούμε με την ιεραρχική σχεδίαση. Συγκεκριμένα θα μάθουμε να σχεδιάζουμε απλές οντότητες τις οποίες

Διαβάστε περισσότερα

Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε.

Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε. ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Ενότητα 3: Καταχωρητές - Απαριθμητές Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε. Άδειες Χρήσης Το παρόν εκπαιδευτικό

Διαβάστε περισσότερα

Εργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος

Εργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος Εργαστήριο Οργάνωσης Η/Υ Δαδαλιάρης Αντώνιος dadaliaris@uth.gr Χρησιμοποιούμε τις μηχανές πεπερασμένων καταστάσεων (finite state machines FSMs) για την μοντελοποίηση της συμπεριφοράς ενός κυκλώματος, η

Διαβάστε περισσότερα

ΑΣΚΗΣΗ 9. Tα Flip-Flop

ΑΣΚΗΣΗ 9. Tα Flip-Flop ΑΣΚΗΣΗ 9 Tα Flip-Flop 9.1. ΣΚΟΠΟΣ Η κατανόηση της λειτουργίας των στοιχείων μνήμης των ψηφιακών κυκλωμάτων. Τα δομικά στοιχεία μνήμης είναι οι μανδαλωτές (latches) και τα Flip-Flop. 9.2. ΘΕΩΡΗΤΙΚΟ ΜΕΡΟΣ

Διαβάστε περισσότερα

SIMATIC MANAGER SIMATIC MANAGER

SIMATIC MANAGER SIMATIC MANAGER 1 Προγραμματισμός του PLC. 1. Γενικά Μια προσεκτική ματιά σε μια εγκατάσταση που θέλουμε να αυτοματοποιήσουμε, μας δείχνει ότι αυτή αποτελείται από επιμέρους τμήματα τα οποία είναι συνδεδεμένα μεταξύ τους

Διαβάστε περισσότερα

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Προχωρημένα Θέματα Σχεδιασμού με VHDL

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Προχωρημένα Θέματα Σχεδιασμού με VHDL «Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Προχωρημένα Θέματα Σχεδιασμού με VHDL Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής

Διαβάστε περισσότερα

ΑΣΚΗΣΗ 1η ΤΟ ΠΕΡΙΒΑΛΛΟΝ ΣΧΕΔΙΑΣΗΣ QUARTUS II ΤΗΣ ALTERA

ΑΣΚΗΣΗ 1η ΤΟ ΠΕΡΙΒΑΛΛΟΝ ΣΧΕΔΙΑΣΗΣ QUARTUS II ΤΗΣ ALTERA ΑΣΚΗΣΗ 1η ΤΟ ΠΕΡΙΒΑΛΛΟΝ ΣΧΕΔΙΑΣΗΣ QUARTUS II ΤΗΣ ALTERA ΣΧΕΔΙΑΣΗ ΚΥΚΛΩΜΑΤΟΣ ΜΕ ΧΡΗΣΗ ΤΗΣ ΓΛΩΣΣΑΣ VHDL Η γλώσσα περιγραφής υλικού (harware description language) VHDL είναι μια γλώσσα με την οποία μπορεί

Διαβάστε περισσότερα

ΑΣΚΗΣΗ 9η-10η ΑΡΙΘΜΗΤΙΚΗ-ΛΟΓΙΚΗ ΜΟΝΑΔΑ ΕΝΟΣ ΨΗΦΙΟΥ (1-BIT ALU)

ΑΣΚΗΣΗ 9η-10η ΑΡΙΘΜΗΤΙΚΗ-ΛΟΓΙΚΗ ΜΟΝΑΔΑ ΕΝΟΣ ΨΗΦΙΟΥ (1-BIT ALU) ΑΣΚΗΣΗ 9η-10η ΑΡΙΘΜΗΤΙΚΗ-ΛΟΓΙΚΗ ΜΟΝΑΔΑ ΕΝΟΣ ΨΗΦΙΟΥ (1-BIT ALU) ΘΕΩΡΙΑ Αντικείμενο της άσκησης είναι ο λογικός σχεδιασμός, η εξομοίωση και η παραγωγή του layout μιας αριθμητικής-λογικής μονάδας ενός ψηφίου

Διαβάστε περισσότερα

Σχεδίαση Ψηφιακών Συστημάτων

Σχεδίαση Ψηφιακών Συστημάτων ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Σχεδίαση Ψηφιακών Συστημάτων Ενότητα 4: Σχεδιασμός Σειριακού Αθροιστή Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών

Διαβάστε περισσότερα

Περίληψη. ΗΜΥ-210: Λογικός Σχεδιασµός Εαρινό Εξάµηνο Παράδειγµα: Καταχωρητής 2-bit. Καταχωρητής 4-bit. Μνήµη Καταχωρητών

Περίληψη. ΗΜΥ-210: Λογικός Σχεδιασµός Εαρινό Εξάµηνο Παράδειγµα: Καταχωρητής 2-bit. Καταχωρητής 4-bit. Μνήµη Καταχωρητών ΗΜΥ-210: Λογικός Σχεδιασµός Εαρινό Κεφάλαιο 7 i: Καταχωρητές Περίληψη Καταχωρητές Παράλληλης Φόρτωσης Καταχωρητές Ολίσθησης Σειριακή Φόρτωση Σειριακή Ολίσθηση Καταχωρητές Ολίσθησης Παράλληλης Φόρτωσης

Διαβάστε περισσότερα

Σχεδιασμός Ψηφιακών Συστημάτων Χειμερινό Εξάμηνο VHDL (revisited)

Σχεδιασμός Ψηφιακών Συστημάτων Χειμερινό Εξάμηνο VHDL (revisited) ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων Χειμερινό Εξάμηνο 2007 VHDL για Σχεδιασμό Συνδυαστικών Κυκλωμάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών

Διαβάστε περισσότερα

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Μηχανές Πεπερασμένων Καταστάσεων

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Μηχανές Πεπερασμένων Καταστάσεων «Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Μηχανές Πεπερασμένων Καταστάσεων Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής ΤΕ

Διαβάστε περισσότερα

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα. Σχεδίαση Ψηφιακών Συστημάτων. Ενότητα: ΚΑΤΑΧΩΡΗΤΕΣ - ΑΠΑΡΙΘΜΗΤΕΣ

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα. Σχεδίαση Ψηφιακών Συστημάτων. Ενότητα: ΚΑΤΑΧΩΡΗΤΕΣ - ΑΠΑΡΙΘΜΗΤΕΣ ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα ᄃ Σχεδίαση Ψηφιακών Συστημάτων Ενότητα: ΚΑΤΑΧΩΡΗΤΕΣ - ΑΠΑΡΙΘΜΗΤΕΣ Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών

Διαβάστε περισσότερα

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα ΜΙΚΡΟΗΛΕΚΤΡΟΝΙΚΗ - VLSI Ενότητα: Ακολουθιακή λογική, καταχωρητές και flip-flops Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών

Διαβάστε περισσότερα

ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 10: Συµπληρωµατική Διάλεξη Flip-Flops (Basics) και VHDL)

ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 10: Συµπληρωµατική Διάλεξη Flip-Flops (Basics) και VHDL) ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 10: Συµπληρωµατική Διάλεξη Flip-Flops (Basics) και VHDL) ΧΑΡΗΣ ΘΕΟΧΑΡΙΔΗΣ Επίκουρος Καθηγητής, ΗΜΜΥ (ttheocharides@ucy.ac.cy) VHDL

Διαβάστε περισσότερα

ΗΜΥ 210: Σχεδιασμό Ψηφιακών Συστημάτων, Χειμερινό Εξάμηνο 2008

ΗΜΥ 210: Σχεδιασμό Ψηφιακών Συστημάτων, Χειμερινό Εξάμηνο 2008 ΗΜΥ-211: Εργαστήριο Σχεδιασμού Ψηφιακών Συστημάτων Χειμερινό Εξάμηνο 2009 Ακολουθιακά Κυκλώματα: Μανδαλωτές (Latches), Flip-FlopsFlops και Μετρητές Ριπής Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων

Διαβάστε περισσότερα

H γλώσσα περιγραφής κυκλωµάτων VHDL

H γλώσσα περιγραφής κυκλωµάτων VHDL H γλώσσα περιγραφής κυκλωµάτων VHDL Καβουσιανός Χρ. Τσιατούχας Γ. Λέκτορες Πανεπιστηµίου Ιωαννίνων (Peter Ashenden, The Students Guide to VHDL) Γενικά VHDL = VHSIC (Very High Speed Integrated Circuits)

Διαβάστε περισσότερα

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα ΜΙΚΡΟΗΛΕΚΤΡΟΝΙΚΗ - VLSI Ενότητα: Συνδιαστικά κυκλώματα, βασικές στατικές λογικές πύλες, σύνθετες και δυναμικές πύλες Κυριάκης

Διαβάστε περισσότερα

ΔΟΜΗΜΕΝΟΣ ΠΡΟΓΡΑΜΜΑΤΙΣΜΟΣ Κεφάλαιο 8 : H γλώσσα προγραµµατισµού Pascal

ΔΟΜΗΜΕΝΟΣ ΠΡΟΓΡΑΜΜΑΤΙΣΜΟΣ Κεφάλαιο 8 : H γλώσσα προγραµµατισµού Pascal ΔΟΜΗΜΕΝΟΣ ΠΡΟΓΡΑΜΜΑΤΙΣΜΟΣ Κεφάλαιο 8 : H γλώσσα προγραµµατισµού Pascal Δοµή προγράµµατος 1. Δοµή προγράµµατος program όνοµα_προγράµµατος(αρχείο_1, αρχείο_2,...αρχείο_ν); ΕΠΙΚΕΦΑΛΙΔΑ ΒΙΒΛΙΟΘΗΚΕΣ uses όνοµα_βιβλιοθήκης,όνοµα_βιβλιοθήκης;

Διαβάστε περισσότερα

8 η Θεµατική Ενότητα : Εισαγωγή στις Γλώσσες Περιγραφής Υλικού: Μοντέλα Συνδυαστικών Κυκλωµάτων

8 η Θεµατική Ενότητα : Εισαγωγή στις Γλώσσες Περιγραφής Υλικού: Μοντέλα Συνδυαστικών Κυκλωµάτων 8 η Θεµατική Ενότητα : Εισαγωγή στις Γλώσσες Περιγραφής Υλικού: Μοντέλα Συνδυαστικών Κυκλωµάτων Εισαγωγή Η λογική που περιγράφεται σε ένα module µπορεί να περιγραφεί µε διάφορα στυλ Μοντελοποίηση σε επίπεδο

Διαβάστε περισσότερα

ΗΥ-225. Verilog HDL. Τα βασικά...

ΗΥ-225. Verilog HDL. Τα βασικά... ΗΥ-225 Verilog HDL. Τα βασικά... Βασική Ροή Σχεδίασης Requirements RTL Model Simulate Synthesize Gate-level Model Simulate Test Bench ASIC or FPGA Place & Route Timing Model Simulate ΗΥ-225 Ιάκωβος Μαυροειδής

Διαβάστε περισσότερα

Σχεδιασμός Ψηφιακών Συστημάτων

Σχεδιασμός Ψηφιακών Συστημάτων ΗΜΥ 2: Σχεδιασμό Ψηφιακών Συστημάτων, Χειμερινό Εξάμηνο 27 Νοε-7 ΗΜΥ-2: Σχεδιασμός Ψηφιακών Συστημάτων Χειμερινό Εξάμηνο 27 Ακολουθιακά Κυκλώματα: Μανδαλωτές (Latches) και Flip-Flops Flops Διδάσκουσα:

Διαβάστε περισσότερα

100 ΕΡΩΤΗΣΕΙΣ ΜΕ ΤΙΣ ΑΝΤΙΣΤΟΙΧΕΣ ΑΠΑΝΤΗΣΕΙΣ ΓΙΑ ΤΟ ΜΑΘΗΜΑ ΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ

100 ΕΡΩΤΗΣΕΙΣ ΜΕ ΤΙΣ ΑΝΤΙΣΤΟΙΧΕΣ ΑΠΑΝΤΗΣΕΙΣ ΓΙΑ ΤΟ ΜΑΘΗΜΑ ΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ 100 ΕΡΩΤΗΣΕΙΣ ΜΕ ΤΙΣ ΑΝΤΙΣΤΟΙΧΕΣ ΑΠΑΝΤΗΣΕΙΣ ΓΙΑ ΤΟ ΜΑΘΗΜΑ ΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ 1) Να μετατρέψετε τον δεκαδικό αριθμό (60,25) 10, στον αντίστοιχο δυαδικό 11111,11 111001,01 111100,01 100111,1 111100,01 2)

Διαβάστε περισσότερα

Ενσωματωμένα Συστήματα

Ενσωματωμένα Συστήματα Ενσωματωμένα Συστήματα Ενότητα: ΕΡΓΑΣΤΗΡΙΑΚΗ ΑΣΚΗΣΗ Νο 13 Δρ. Μηνάς Δασυγένης mdasyg@ieee.org Τμήμα Μηχανικών Πληροφορικής και Τηλεπικοινωνιών Εργαστήριο Ψηφιακών Συστημάτων και Αρχιτεκτονικής Υπολογιστών

Διαβάστε περισσότερα

Εισαγωγή στη σχεδιαστική ροή της Xilinx

Εισαγωγή στη σχεδιαστική ροή της Xilinx Πανεπιστήμιο Κρήτης, Τμήμα Επιστήμης Υπολογιστών HY220 Εργαστήριο Ψηφιακών Κυκλωμάτων Χειμερινό Εξάμηνο 2014-2015 Εισαγωγή στη σχεδιαστική ροή της Xilinx ISE Design Suite 14.7 Στόχοι.. 1. Δημιουργία project

Διαβάστε περισσότερα

ΕισαγωγήστουςΗ/Υ. PHP Hypertext Preprocessor

ΕισαγωγήστουςΗ/Υ. PHP Hypertext Preprocessor ΕισαγωγήστουςΗ/Υ PHP Hypertext Preprocessor ΤιείναιηPHP; PHP είναιµία server-based scripting language σχεδιασµένη ειδικά για το web. Σε µία html σελίδα µπορούµε να ενσωµατώσουµε php κώδικα που εκτελείται

Διαβάστε περισσότερα

Σχεδιασμός Αποκωδικοποιητή και υλοποίηση του στο Logisim και στο Quartus. Εισαγωγή στο Logisim

Σχεδιασμός Αποκωδικοποιητή και υλοποίηση του στο Logisim και στο Quartus. Εισαγωγή στο Logisim ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων Σχεδιασμός Αποκωδικοποιητή και υλοποίηση του στο Logisim και στο Quartus. Εισαγωγή στο Logisim Διδάσκoντες: Δρ. Γιώργος Ζάγγουλος και Δρ. Παναγιώτα Μ. Δημοσθένους

Διαβάστε περισσότερα

Επιβεβαίωση ορθής λειτουργίας απλών ψηφιακών κυκλωμάτων

Επιβεβαίωση ορθής λειτουργίας απλών ψηφιακών κυκλωμάτων Επιβεβαίωση ορθής λειτουργίας απλών ψηφιακών κυκλωμάτων Δημήτρης Κωνσταντίνου, Γιώργος Δημητρακόπουλος Εφόσον έχουμε περιγράψει το κύκλωμά μας σε System Verilog θα πρέπει να βεβαιωθούμε πως λειτουργεί

Διαβάστε περισσότερα

Βασικές οµές Μοντελοποίησης. (Peter Ashenden, The Students Guide to VHDL)

Βασικές οµές Μοντελοποίησης. (Peter Ashenden, The Students Guide to VHDL) Βασικές οµές Μοντελοποίησης (Peter Ashenden, The Students Guide to VHDL) Επίπεδα Αναπαράστασης - Αφαίρεσης Αθροιστής: SUM

Διαβάστε περισσότερα

ΜΥΥ- 402 Αρχιτεκτονική Υπολογιστών Γλώσσα περιγραφής υλικού: Verilog

ΜΥΥ- 402 Αρχιτεκτονική Υπολογιστών Γλώσσα περιγραφής υλικού: Verilog ΜΥΥ- 402 Αρχιτεκτονική Υπολογιστών Γλώσσα περιγραφής υλικού: Verilog Αρης Ευθυμίου Το σημερινό μάθημα! Η γλώσσα περιγραφής υλικού Verilog Περίληψη των αντίστοιχων μαθημάτων Ψηφιακής σχεδίασης έμφαση σε

Διαβάστε περισσότερα

Επίπεδο Ψηφιακής Λογικής (The Digital Logic Level)

Επίπεδο Ψηφιακής Λογικής (The Digital Logic Level) Επίπεδο Ψηφιακής Λογικής (The Digital Logic Level) Απαντήσεις 1. Η παραγγελία είναι σάντουιτς ή ένα σουβλάκι και τηγανητές πατάτες η οποία μπορεί να αναλυθεί ως σάντουιτς ή (σουβλάκι και τηγανητές πατάτες)

Διαβάστε περισσότερα

ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων

ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων Λογισμικό Προσομοίωσης LogiSim καιχρήση KarnaughMaps Διδάσκοντες: Δρ. Αγαθοκλής Παπαδόπουλος & Δρ. Γιώργος Ζάγγουλος Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών

Διαβάστε περισσότερα

ΤΕΧΝΟΛΟΓΙΚΟ ΕΚΠΑΙ ΕΥΤΙΚΟ Ι ΡΥΜΑ (Τ.Ε.Ι.) ΚΡΗΤΗΣ Τµήµα Εφαρµοσµένης Πληροφορικής & Πολυµέσων. Ψηφιακή Σχεδίαση. Κεφάλαιο 5: Σύγχρονη Ακολουθιακή

ΤΕΧΝΟΛΟΓΙΚΟ ΕΚΠΑΙ ΕΥΤΙΚΟ Ι ΡΥΜΑ (Τ.Ε.Ι.) ΚΡΗΤΗΣ Τµήµα Εφαρµοσµένης Πληροφορικής & Πολυµέσων. Ψηφιακή Σχεδίαση. Κεφάλαιο 5: Σύγχρονη Ακολουθιακή ΤΕΧΝΟΛΟΓΙΚΟ ΕΚΠΑΙ ΕΥΤΙΚΟ Ι ΡΥΜΑ (Τ.Ε.Ι.) ΚΡΗΤΗΣ Τµήµα Εφαρµοσµένης Πληροφορικής & Πολυµέσων Ψηφιακή Σχεδίαση Κεφάλαιο 5: Σύγχρονη Ακολουθιακή Λογική Σύγχρονα Ακολουθιακά Κυκλώµατα Είσοδοι Συνδυαστικό κύκλωµα

Διαβάστε περισσότερα

Εργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος

Εργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος Εργαστήριο Οργάνωσης Η/Υ Δαδαλιάρης Αντώνιος dadaliaris@uth.gr Συνδυαστικό Κυκλωμα: Το κύκλωμα του οποίου οι έξοδοι εξαρτώνται αποκλειστικά από τις τρέχουσες εισόδους του. Ακολουθιακό Κύκλωμα: Το κύκλωμα

Διαβάστε περισσότερα

ΗΜΥ 210: Λογικός Σχεδιασµός, Εαρινό Εξάµηνο Ένα συνδυαστικό κύκλωµα µπορεί να περιγραφεί από: Φεβ-05. n-είσοδοι

ΗΜΥ 210: Λογικός Σχεδιασµός, Εαρινό Εξάµηνο Ένα συνδυαστικό κύκλωµα µπορεί να περιγραφεί από: Φεβ-05. n-είσοδοι ΗΜΥ 2: Λογικός Σχεδιασµός, Εαρινό Εξάµηνο 25 Φεβ-5 ΗΜΥ-2: Λογικός Σχεδιασµός Εαρινό Εξάµηνο 25 Κεφάλαιο 3 -i: Σχεδιασµός Συνδυαστικών Κυκλωµάτων Περίληψη Αρχές σχεδιασµού Ιεραρχία σχεδιασµού Σχεδιασµός

Διαβάστε περισσότερα

i Το τρανζίστορ αυτό είναι τύπου NMOS. Υπάρχει και το συμπληρωματικό PMOS. ; Τι συμβαίνει στο τρανζίστορ PMOS; Το τρανζίστορ MOS(FET)

i Το τρανζίστορ αυτό είναι τύπου NMOS. Υπάρχει και το συμπληρωματικό PMOS. ; Τι συμβαίνει στο τρανζίστορ PMOS; Το τρανζίστορ MOS(FET) Ιόνιο Πανεπιστήμιο Τμήμα Πληροφορικής Αρχιτεκτονική Υπολογιστών 25-6 Το τρανζίστορ MOS(FET) πύλη (gate) Ψηφιακή και Σχεδίαση πηγή (source) καταβόθρα (drai) (σχεδίαση συνδυαστικών κυκλωμάτων) http://di.ioio.gr/~mistral/tp/comparch/

Διαβάστε περισσότερα

Σχεδίαση Ψηφιακών Συστημάτων

Σχεδίαση Ψηφιακών Συστημάτων ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Σχεδίαση Ψηφιακών Συστημάτων Ενότητα 1: Εισαγωγή - Ιστορία Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε. Άδειες

Διαβάστε περισσότερα

ΚΕΦΑΛΑΙΟ 8 Η ΓΛΩΣΣΑ PASCAL

ΚΕΦΑΛΑΙΟ 8 Η ΓΛΩΣΣΑ PASCAL 8.1. Εισαγωγή ΚΕΦΑΛΑΙΟ 8 Η ΓΛΩΣΣΑ PACAL Πως προέκυψε η γλώσσα προγραμματισμού Pascal και ποια είναι τα γενικά της χαρακτηριστικά; Σχεδιάστηκε από τον Ελβετό επιστήμονα της Πληροφορικής Nicklaus Wirth to

Διαβάστε περισσότερα

Ψηφιακή Σχεδίαση Εργαστηριο 1. Τμήμα: Μηχανικών Πληροφορικής κ Τηλεπικοινωνιών Διδάσκων: Δρ. Σωτήριος Κοντογιαννης Μάθημα 2 ου εξαμήνου

Ψηφιακή Σχεδίαση Εργαστηριο 1. Τμήμα: Μηχανικών Πληροφορικής κ Τηλεπικοινωνιών Διδάσκων: Δρ. Σωτήριος Κοντογιαννης Μάθημα 2 ου εξαμήνου Ψηφιακή Σχεδίαση Εργαστηριο 1 Τμήμα: Μηχανικών Πληροφορικής κ Τηλεπικοινωνιών Διδάσκων: Δρ. Σωτήριος Κοντογιαννης Μάθημα 2 ου εξαμήνου ΛΟΓΙΚΕΣ ΠΥΛΕΣ ΕΡΓΑΛΕΙΑ ΕΡΓΑΣΤΗΡΙΟ Το εργαλείο που θα χρησιμοποιηθεί

Διαβάστε περισσότερα

Εισαγωγή στους Ηλεκτρονικούς Υπολογιστές

Εισαγωγή στους Ηλεκτρονικούς Υπολογιστές Εισαγωγή στους Ηλεκτρονικούς Υπολογιστές 12 ο Μάθημα Λεωνίδας Αλεξόπουλος Λέκτορας ΕΜΠ E-mail: leo@mail.ntua.gr URL: http://users.ntua.gr/leo 1 GROUP I A Λ ΤΡΙΤΗ PC-Lab GROUP IΙ Μ Ω ΠΑΡΑΣΚΕΥΗ Central Κέντρο

Διαβάστε περισσότερα

ΒΑΣΙΚΟΙ ΤΥΠΟΙ ΔΕΔΟΜΕΝΩΝ

ΒΑΣΙΚΟΙ ΤΥΠΟΙ ΔΕΔΟΜΕΝΩΝ Η ΓΛΩΣΣΑ PASCAL ΒΑΣΙΚΟΙ ΤΥΠΟΙ ΔΕΔΟΜΕΝΩΝ Απλοί ή στοιχειώδης Τ.Δ. Ακέραιος τύπος Πραγματικός τύπος Λογικός τύπος Χαρακτήρας Σύνθετοι Τ.Δ. Αλφαριθμητικός 1. Ακέραιος (integer) Εύρος: -32768 έως 32767 Δήλωση

Διαβάστε περισσότερα

Σχεδίαση Υπολογιστικών

Σχεδίαση Υπολογιστικών Σχεδίαση Υπολογιστικών Συστημάτων Εισαγωγή Μιχάλης Ψαράκης 1 Εισαγωγή Βιβλιογραφία: Βιβλίο Α: «Ψηφιακή Σχεδίαση Ενσωματωμένα Συστήματα με VHDL», P.J. Ashenden. Εκδόσεις Νέες Τεχνολογίες Βιβλίο Β: «Σχεδιασμός

Διαβάστε περισσότερα

Πτυχιακή Εργασία. Σχεδίαση Εφαρμογών Ψηφιακών Συστημάτων Με Τη Γλώσσα VHDL

Πτυχιακή Εργασία. Σχεδίαση Εφαρμογών Ψηφιακών Συστημάτων Με Τη Γλώσσα VHDL ΤΕΙ ΚΑΒΑΛΑΣ ΣΧΟΛΗ ΤΕΧΝΟΛΟΓΙΚΩΝ ΕΦΑΡΜΟΓΩΝ ΤΜΗΜΑ ΒΙΟΜΗΧΑΝΙΚΗΣ ΠΛΗΡΟΦΟΡΙΚΉΣ Πτυχιακή Εργασία Σχεδίαση Εφαρμογών Ψηφιακών Συστημάτων Με Τη Γλώσσα VHDL Αναστασόπουλος Νεκτάριος Δαρλαγιάννη Ιφιγένεια Πετρίδη

Διαβάστε περισσότερα

Ψηφιακή Λογική και Σχεδίαση

Ψηφιακή Λογική και Σχεδίαση Ιόνιο Πανεπιστήμιο Τμήμα Πληροφορικής Αρχιτεκτονική Υπολογιστών 26-7 Ψηφιακή Λογική και Σχεδίαση (σχεδίαση συνδυαστικών κυκλωμάτων) http://mixstef.github.io/courses/comparch/ Μ.Στεφανιδάκης Το τρανζίστορ

Διαβάστε περισσότερα

Α. ΣΚΟΔΡΑΣ ΠΛΗ21 ΟΣΣ#2. 14 Δεκ 2008 ΠΑΤΡΑ ΕΛΛΗΝΙΚΟ ΑΝΟΙΚΤΟ ΠΑΝΕΠΙΣΤΗΜΙΟ 2008 Α. ΣΚΟΔΡΑΣ ΧΡΟΝΟΔΙΑΓΡΑΜΜΑ ΜΕΛΕΤΗΣ

Α. ΣΚΟΔΡΑΣ ΠΛΗ21 ΟΣΣ#2. 14 Δεκ 2008 ΠΑΤΡΑ ΕΛΛΗΝΙΚΟ ΑΝΟΙΚΤΟ ΠΑΝΕΠΙΣΤΗΜΙΟ 2008 Α. ΣΚΟΔΡΑΣ ΧΡΟΝΟΔΙΑΓΡΑΜΜΑ ΜΕΛΕΤΗΣ ΠΛΗ21 ΟΣΣ#2 14 Δεκ 2008 ΠΑΤΡΑ ΧΡΟΝΟΔΙΑΓΡΑΜΜΑ ΜΕΛΕΤΗΣ 7-segment display 7-segment display 7-segment display Αποκωδικοποιητής των 7 στοιχείων (τμημάτων) (7-segment decoder) Κύκλωμα αποκωδικοποίησης του στοιχείου

Διαβάστε περισσότερα

Ελίνα Μακρή

Ελίνα Μακρή Ελίνα Μακρή elmak@unipi.gr Μετατροπή Αριθμητικών Συστημάτων Πράξεις στα Αριθμητικά Συστήματα Σχεδίαση Ψηφιακών Κυκλωμάτων με Logism Άλγεβρα Boole Λογικές Πύλες (AND, OR, NOT, NAND, XOR) Flip Flops (D,

Διαβάστε περισσότερα

Εισαγωγή στην Επιστήμη Υπολογιστών. Εισαγωγή στην Python

Εισαγωγή στην Επιστήμη Υπολογιστών. Εισαγωγή στην Python Εισαγωγή στην Επιστήμη Υπολογιστών Εισαγωγή στην Python Python scripts Ένα πρόγραμμα στην Python (συχνά αποκαλείται script) αποτελείται από μία ακολουθία ορισμών και εντολών. H ακολουθία των ορισμών και

Διαβάστε περισσότερα

σύνθεση και απλοποίησή τους θεωρήµατα της άλγεβρας Boole, αξιώµατα του Huntington, κλπ.

σύνθεση και απλοποίησή τους θεωρήµατα της άλγεβρας Boole, αξιώµατα του Huntington, κλπ. Εισαγωγή Εργαστήριο 2 ΛΟΓΙΚΑ ΚΥΚΛΩΜΑΤΑ Σκοπός του εργαστηρίου είναι να κατανοήσουµε τον τρόπο µε τον οποίο εκφράζεται η ψηφιακή λογική υλοποιώντας ασκήσεις απλά και σύνθετα λογικά κυκλώµατα (χρήση του

Διαβάστε περισσότερα

Ψηφιακά Κυκλώματα (1 ο μέρος) ΜΥΥ-106 Εισαγωγή στους Η/Υ και στην Πληροφορική

Ψηφιακά Κυκλώματα (1 ο μέρος) ΜΥΥ-106 Εισαγωγή στους Η/Υ και στην Πληροφορική Ψηφιακά Κυκλώματα ( ο μέρος) ΜΥΥ-6 Εισαγωγή στους Η/Υ και στην Πληροφορική Ψηφιακά κυκλώματα Οι δύο λογικές τιμές, αντιστοιχούν σε ηλεκτρικές τάσεις Υλοποιούνται με τρανζίστορ ή διόδους: ελεγχόμενοι διακόπτες

Διαβάστε περισσότερα

Πανεπιστήµιο Κύπρου DEPARTMENT OF COMPUTER SCIENCE

Πανεπιστήµιο Κύπρου DEPARTMENT OF COMPUTER SCIENCE Πανεπιστήµιο Κύπρου DEPARTMENT OF OMPUTER SIENE S 121 Ψηφιακά Εργαστήρια LAB EXERISE 4 Sequential Logic Χρίστος ιονυσίου Σωτήρης ηµητριάδης Άνοιξη 2002 Εργαστήριο 4 Sequential ircuits A. Στόχοι Ο σκοπός

Διαβάστε περισσότερα

Περιγραφή Κυκλωμάτων με χρήση της VHDL. Δομική περιγραφή και περιγραφή Μηχανών Πεπερασμένων Καταστάσεων

Περιγραφή Κυκλωμάτων με χρήση της VHDL. Δομική περιγραφή και περιγραφή Μηχανών Πεπερασμένων Καταστάσεων Περιγραφή Κυκλωμάτων με χρήση της VHDL Δομική περιγραφή και περιγραφή Μηχανών Πεπερασμένων Καταστάσεων Οργάνωση Παρουσίασης Περιγραφή Δομής σε VHDL (Structural Description) Μηχανές Πεπερασμένων Καταστάσεων

Διαβάστε περισσότερα

Τυπικζσ Γλώςςεσ Περιγραφήσ Υλικοφ Εργαςτήριο 4

Τυπικζσ Γλώςςεσ Περιγραφήσ Υλικοφ Εργαςτήριο 4 Τμήμα Μησανικών Πληποφοπικήρ, Τ.Ε.Ι. Ηπείπος Ακαδημαϊκό Έτορ 2016-2017, 6 ο Εξάμηνο Τυπικζσ Γλώςςεσ Περιγραφήσ Υλικοφ Εργαςτήριο 4 Διδάςκων Τςιακμάκησ Κυριάκοσ, Phd MSc in Electronic Physics (Radioelectrology)

Διαβάστε περισσότερα

ΑΣΚΗΣΗ 2 η N-MOS ΚΑΙ P-MOS TRANSISTOR ΩΣ ΔΙΑΚΟΠΤΗΣ

ΑΣΚΗΣΗ 2 η N-MOS ΚΑΙ P-MOS TRANSISTOR ΩΣ ΔΙΑΚΟΠΤΗΣ ΑΣΚΗΣΗ 2 η N-MOS ΚΑΙ P-MOS TRANSISTOR ΩΣ ΔΙΑΚΟΠΤΗΣ ΘΕΩΡΙΑ 1. Εργαλεία εξομοίωσης, SPICE, αρχεία περιγραφής κυκλωμάτων (netlist) (Παρ. 3.4, σελ 152-155) 2. To transistor ως διακόπτης, πύλη διέλευσης. (Παρ

Διαβάστε περισσότερα

ΠΛΗΡΟΦΟΡΙΚΗ Ι JAVA Τμήμα θεωρίας με Α.Μ. σε 3, 7, 8 & 9 25/10/07

ΠΛΗΡΟΦΟΡΙΚΗ Ι JAVA Τμήμα θεωρίας με Α.Μ. σε 3, 7, 8 & 9 25/10/07 ΠΛΗΡΟΦΟΡΙΚΗ Ι JAVA Τμήμα θεωρίας με Α.Μ. σε 3, 7, 8 & 9 25/10/07 Αριθμητική στο δυαδικό σύστημα (γενικά) Συμπληρωματικά για δυαδικό σύστημα Η πρόσθεση στηρίζεται στους κανόνες: 0 + 0 = 0, 0 + 1 = 1, 1

Διαβάστε περισσότερα

Αυγ-13 Ακολουθιακά Κυκλώματα: Μανδαλωτές και Flip-Flops. ΗΜΥ 210: Σχεδιασμό Ψηφιακών Συστημάτων, Χειμερινό Εξάμηνο 2009.

Αυγ-13 Ακολουθιακά Κυκλώματα: Μανδαλωτές και Flip-Flops. ΗΜΥ 210: Σχεδιασμό Ψηφιακών Συστημάτων, Χειμερινό Εξάμηνο 2009. ΗΜΥ-20: Σχεδιασμός Ψηφιακών Συστημάτων Ακολουθιακά Κυκλώματα: Μανδαλωτές (Latches) και Flip-Flops Flops Διδάσκουσα: Μαρία Κ. Μιχαήλ Ακολουθιακά Κυκλώματα Συνδυαστική Λογική: Η τιμή σε μία έξοδο εξαρτάται

Διαβάστε περισσότερα

Πράξεις με δυαδικούς αριθμούς

Πράξεις με δυαδικούς αριθμούς Ιόνιο Πανεπιστήμιο Τμήμα Πληροφορικής Εισαγωγή στην Επιστήμη των Υπολογιστών 25-6 Πράξεις με δυαδικούς αριθμούς (λογικές πράξεις) http://di.ionio.gr/~mistral/tp/csintro/ Μ.Στεφανιδάκης Εκτέλεση πράξεων

Διαβάστε περισσότερα

9. OIΚΟΥΜΕΝΙΚΕΣ ΠΥΛΕΣ ΠΟΛΛΑΠΛΩΝ ΕΙΣΟ ΩΝ

9. OIΚΟΥΜΕΝΙΚΕΣ ΠΥΛΕΣ ΠΟΛΛΑΠΛΩΝ ΕΙΣΟ ΩΝ ΕΡΓΑΣΤΗΡΙΑΚΕΣ ΑΣΚΗΣΕΙΣ 61 9. OIΚΟΥΜΕΝΙΚΕΣ ΠΥΛΕΣ ΠΟΛΛΑΠΛΩΝ ΕΙΣΟ ΩΝ I. Βασική Θεωρία Οι πύλες NAND και NOR ονομάζονται οικουμενικές πύλες (universal gates) γιατί κάθε συνδυαστικό κύκλωμα μπορεί να υλοποιηθεί

Διαβάστε περισσότερα