ΘΕΜΑΤΑ ΔΙΠΛΩΜΑΤΙΚΩΝ ΕΡΓΑΣΙΩΝ. ΠΕΡΙΟΧΗ: Design for Reliability & Fault-Tolerant Memory Architectures

Transcript

1 ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΜΙΚΡΟΫΠΟΛΟΓΙΣΤΩΝ ΚΑΙ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ ΘΕΜΑΤΑ ΔΙΠΛΩΜΑΤΙΚΩΝ ΕΡΓΑΣΙΩΝ ΠΕΡΙΟΧΗ: Design for Reliability & Fault-Tolerant Memory Architectures Εισαγωγή: Τα κυκλώματα μνήμης χρησιμοποιούνται ευρύτατα στα υπολογιστικά συστήματα για αποθήκευση δεδομένων και κώδικα. Χαρακτηριστικά παραδείγματα αποτελούν οι μνήμες DRAM που χρησιμοποιούνται στα PC, οι μνήμες Cache που ενσωματώνονται στους σύγχρονους επεξεργαστές, μνήμες ενσωματωμένες σε μικροελεγκτές και γενικότερα σε embedded systems (π.χ. FPGA boards κλπ.). Λόγω της ευρύτατης χρήσης τους, η αξιοπιστία των κυκλωμάτων μνήμης θεωρείται δεδομένη. Στην πραγματικότητα τα κυκλώματα μνήμης είναι εξίσου επιρρεπή σε ελαττώματα (βραχυκυκλώματα ή ανοιχτοκυκλώματα) όπως και κάθε ολοκληρωμένο κύκλωμα. Τα ελαττώματα αυτά μπορούν γενικά να χωριστούν σε δύο γενικές κατηγορίες: 1. Κατασκευαστικές ατέλειες. Τα ελαττώματα αυτά εμφανίζονται κατά τη σχεδίαση του πρωτοτύπου (prototyping phase) και στη συνέχεια κατά την μαζική παραγωγή των κυκλωμάτων μνήμης (manufacturing phase). Περισσότερο ευάλωτοι είναι οι κατασκευαστές CPU, MCU και embedded systems, όπου μερικά ελαττωματικά κελιά μνήμης μπορεί να υποβαθμίσουν σημαντικά τη λειτουργία του προϊόντος τους, μερικές φορές σε βαθμό που να απαιτείται η απόσυρσή του από την αγορά. 2. Ελαττώματα λόγω «γήρανσης» (φαινόμενο aging). Τα ελαττώματα αυτά εμφανίζονται κατά τη διάρκεια ζωής ενός κυκλώματος μνήμης και αποτελούν μεγάλο πρόβλημα σε ειδικές αλλά πολύ σημαντικές περιπτώσεις, όπου η παρουσία ενός σφάλματος θέτει σε κίνδυνο ανθρώπινες ζωές (π.χ. ιατρικές εφαρμογές) ή η αντικατάσταση του ελαττωματικού κυκλώματος είναι αδύνατη ή ασύμφορη (π.χ. αεροδιαστημική). Στα παραπάνω πρέπει να ληφθεί υπόψιν ότι η χωρητικότητα και η επιφάνεια που καταλαμβάνουν τα κυκλώματα μνήμης αυξάνουν με γρήγορους ρυθμούς με την εξέλιξη της τεχνολογίας και συνεπώς το πρόβλημα επιτείνεται. Ήδη από το 2005 τα ολοκληρωμένα μνήμης καταλαμβάνουν 50%-70% της διαθέσιμης επιφάνειας [1] και αναμένεται να φτάσει το 90% το Παρόλο που το πρόβλημα δεν είναι νέο [2], [3] οι τρέχουσες τεχνικές αντιμετώπισης του προβλήματος στη βιομηχανία έχουν παραμείνει περίπου στάσιμες και συνίστανται στην προσθήκη επιπλέον γραμμών ή στηλών μνήμης. Σε περίπτωση ανίχνευσης σφάλματος, οι ελαττωματικές γραμμές ή στήλες αποσυνδέονται με χρήση laser ή ηλεκτρικές μεθόδους και αντί αυτών συνδέονται οι επιπλέον γραμμές ή στήλες [4]. Ο εξοπλισμός και η διαδικασία ανίχνευσης και διόρθωσης εκτιμάται περίπου στο 40% του κόστους παραγωγής [5] και συνεπώς είναι εξαιρετικά ακριβή και χρονοβόρα. Λόγω των παραπάνω υπάρχει ενδιαφέρον για on-chip τεχνικές επιδιόρθωσης κυκλωμάτων μνήμης και μάλιστα σε πραγματικό χρόνο (online repair). Το Microlab έχει αναπτύξει μια τεχνική αντιμετώπισης τέτοιων σφαλμάτων που αντικαθιστά ελαττωματικά τμήματα ενός ολοκληρωμένου μνήμης κατά βέλτιστο τρόπο [6]. Οι παρακάτω διπλωματικές εργασίες αποσκοπούν στην υλοποίηση μέρους της τεχνικής αυτής ( Proof of Concept ) σε επίπεδο, αρχιτεκτονικής (Διπλωματική Εργασία 1) και φυσικού σχεδίου (Διπλωματική Εργασία 2).

2 ΔΙΠΛΩΜΑΤΙΚΗ ΕΡΓΑΣΙΑ 1 Tίτλος: Υλοποίηση σε FPGA τεχνικής (αρχιτεκτονικής) για έλεγχο ορθής λειτουργίας μνημών και (δυναμική) διόρθωση σφαλμάτων (εν λειτουργία) με την προσθήκη μικρής μνήμης τύπου Cache. Περίληψη: Στη παρούσα διπλωματική εργασία κάνουμε προσομοίωση της διαδικασίας ανίχνευσης και διόρθωσης σφαλμάτων που έχει αναπτύξει το Microlab [6] σε επίπεδο RTL. Σε 1 η φάση θα πρέπει να εξομοιωθούν οι ελαττωματικές διευθύνσεις της κυρίως μνήμης. Σαν παράδειγμα, αυτό μπορεί να γίνει με ένα καταχωρητή των ελαττωματικών διευθύνσεων σε ένα πίνακα. Οταν μια διεύθυνση δοθεί στον address register γίνεται έλεγχος αν η διεύθυνση περιέχεται στον πίνακα. Σε περίπτωση που περιέχεται, επιστρέφεται μια στατική λέξη (προσομοίωση stuck-at ή open fault). Αν όχι, η διαδικασία ανάκλησης δεδομένων προχωρά κανονικά αποδίδοντας τη διεύθυνση στην κυρίως μνήμη ζητώντας τα δεδομένα που είναι αποθηκευμένα εκεί. Στη συνέχεια ζητείται η ανάπτυξη τεχνικών ανίχνευσης και αντικατάστασης των ελαττωματικών κελιών από μια 2 η μνήμη με τη μεθοδολογία που έχει αναπτυχθεί στο Microlab [6]. Τέλος, ζητείται η βέλτιστοποίηση της τεχνικής με παράμετρο τη συχνότητα λειτουργίας του κυκλώματος διόρθωσης. Στα παραπάνω βήματα υπάρχει η δυνατότητα επιλογής SRAM ή DRAM με υλοποίηση DRAM Controller για χρήση κύριας μνήμης. Η υλοποίηση της διόρθωσης SRAM μπορεί να γίνει σε πλατφόρμα FPGA θα αφορά σε block RAM (ως η μνήμη προς διόρθωση) και το διορθωτικό κύκλωμα-μνήμη που επίσης θα υλοποιηθεί εντός του FPGA με τη χρήση προγραμματιζόμενων μπλοκ λογικής (CLBs). Στην περίπτωση διόρθωσης DRAM μπορεί να γίνει χρήση ενός διαθέσιμου DRAM Controller (open IP core) που θα εμπλουτιστεί με ενσωμάτωση της παραπάνω τεχνικής και στη συνέχεια η υλοποίηση της σε πλατφόρμα FPGA. Η προς διόρθωση DRAM θεωρείται εξωτερικό κύκλωμα ως προς το FPGA. Ζητούμενα: a. Υλοποίηση εικονικών σφαλμάτων κύριας μνήμης. b. Αλγόριθμος ανίχνευσης σφαλμάτων μνήμης (offline testing). c. Ανάπτυξη τεχνικής αντικατάστασης σφαλμάτων εν λειτουργία (online repair). d. Τestbench για τις παραπάνω λειτουργίες. e. Εύρεση συχνότητας λειτουργίας του κυκλώματος διόρθωσης. Χρονοδιάγραμμα Περίοδος T0 T1 T2 T3 T4 T5 Βιβλιογραφία z Κώδικας a Offline-Testing b Online-Repair c c Testbench d d d d Benchmark e e Απαιτούμενες γνώσεις: Ο υποψήφιος αναμένεται να γνωρίζει σε ικανοποιητικό βαθμό μια γλώσσα περιγραφής υλικού HDL (VHDL ή Verilog) και να έχει γενικές γνώσεις ψηφιακών κυκλωμάτων και αρχιτεκτονικής. Επιθυμητές αλλά όχι απαραίτητες είναι γνώσεις σχετικά με λειτουργίες μνήμης SRAM, DRAM, Cache και FPGAs. Αποκτούμενες γνώσεις Βασικές και προχωρημένες λειτουργίες διαφόρων τύπων μνήμης (κύκλοι ανάγνωσης/εγγραφής SRAM και DRAM, DRAM Controller, burst mode κλπ.) Τεχνικές Built-In Self-Test για ανίχνευση σφαλμάτων σε κυκλώματα μνήμης (Μemory BIST) Τεχνικές Built-In Self-Repair για επιδιόρθωση σφαλμάτων σε κυκλώματα μνήμης (Memory BISR)

3 ΔΙΠΛΩΜΑΤΙΚΗ ΕΡΓΑΣΙΑ 2 Τίτλος: Ανάπτυξη εργαλείων για αυτόματο σχεδιασμό κυκλώματος μνήμης σε επίπεδο φυσικού σχεδίου με χρήση γλώσσας προγραμματισμού SKILL της πλατφόρμας σχεδίασης Cadence. Περίληψη: Στην παρούσα διπλωματική εργασία ζητείται η ανάπτυξη ρουτινών/εργαλείων για την αυτόματη σχεδίαση κυκλωμάτων μνήμης σε επίπεδο φυσικού σχεδίου (layout). Στην 1 η φάση ζητείται η διερεύνηση και ανάπτυξη εργαλείου σχεδίασης των κυκλωμάτων αποκωδικοποίησης με βάση δεδομένες προδιαγραφές κυκλωματικής επιφάνειας, ταχύτητας και κατανάλωσης. Η εργασία ολοκληρώνεται με την ανάπτυξη αντίστοιχων εργαλείων συμπλήρωσης του κυκλώματος μνήμης με τα κύτταρα και τους πολυπλέκτες. Η αρχιτεκτονική της μνήμης, τα κύτταρα και τα κυκλώματα ενίσχυσης διατίθενται από το εργαστήριο. Διατίθεται επίσης σχετική βιβλιογραφία και δείγμα φυσικού σχεδίου από ένα κύκλωμα μνήμης μικρής χωρητικότητας που σχεδιάστηκε με ημιαυτόματο τρόπο και το οποίο η παρούσα εργασία θα προσεγγίσει αυτοματοποιώντας τη διαδικασία σχεδίασης. Θα χρησιμοποιηθούν τα εργαλεία της Cadence που είναι ευρύτατα διαδεδομένα στις εταιρείες σχεδιασμού ASIC και αποτελούν πολύ καλή (και συχνά απαραίτητη) προϋπηρεσία για όποιον αναζητήσει εργασία σε εταιρείες μικροηλεκτρονικής. Στόχος της διπλωματικής εργασίας είναι η απόκτηση εμπειρίας, με εργαλεία που χρησιμοποιούνται στη βιομηχανία πολύ χρήσιμη για μηχανικούς που θα εργαστούν στον τομέα των VLSI. Ζητούμενα a. Μελέτη αρχιτεκτονικής μνήμης και διερεύνηση σχετικής βιβλιογραφίας. b. Εκτίμηση σχεδίου και παραμέτρων (Floorplanning), εξοικείωση με εργαλεία Cadence και ειδικότερα με τη γλώσσα προγραμματισμού SKILL για αυτόματο σχεδιασμό c. Ανάπτυξη ρουτινών αυτόματης σχεδίασης των κυκλωμάτων: i. Αποκωδικοποιητών γραμμής (row decoder) ii. Κυττάρων στατικής μνήμης (cell aray) iii. Πολυπλεκτών στήλης (mux) & ενισχυτών σήματος (sense amplifier) d. Προσομοιώσεις (testbench) e. Εκτίμηση λειτουργίας σε οριακές συνθήκες και τρόποι βελτιστοποίησης (benchmarking) Απαιτούμενες γνώσεις: Ψηφιακά κυκλώματα, γενικές γνώσεις αρχιτεκτονικής και λειτουργίας κυκλωμάτων μνήμης. Επιθυμητές αλλά όχι απαραίτητες είναι οι γνώσεις εργαλείων εξομοίωσης ηλεκτρονικών κυκλωμάτων (τύπου SPICE) και εργαλείων σχεδίασης κυκλωμάτων σε επίπεδο φυσικού σχεδίου (τύπου Microwind, Magic ή Cadence). Χρονοδιάγραμμα Περίοδος T1 T2 T3 T4 T5 T6 Βιβλιογραφία και μελέτη αρχιτεκτονικής μνήμης a Εξοικοίωση με εργαλεία Cadence, Floorplanning b b Ανάπτυξη κώδικα SKILL (σχεδίαση μνήμης) c c c Προσομοιώσεις d d d Benchmarking e Αποκτούμενες γνώσεις: Σχεδίαση σε φυσικό επίπεδο με state-of-the-art εργαλεία (Cadence tool flow) που χρησιμοποιούνται ευρέως από κατασκευαστές ολοκληρωμένων Κυκλώματα μνήμης σε επίπεδο αρχιτεκτονικής και σε επίπεδο φυσικού σχεδίου

4 ΔΙΠΛΩΜΑΤΙΚΗ ΕΡΓΑΣΙΑ 3 Τίτλος: Διερεύνηση τεχνικών χαμηλής κατανάλωσης για κυκλωμάτα ASIC με σχεδιασμό βιβλιοθήκης τυπικών κυττάρων και χρήση εργαλείων synthesis. Περίληψη: Στην παρούσα διπλωματική εργασία ζητείται να σχεδιαστούν τυπικά κύτταρα βιβλιοθήκης ASIC με στόχο την ελαχιστοποίηση της κατανάλωσης ισχύος συστημάτων που αναπτύσσονται με εργαλεία synthesis. Για το σκοπό αυτό, θα χρησιμοποιηθεί μια standard cell library (90nm) η οποία θα εμπλουτιστεί με νέα τυπικά κύτταρα (πύλες, flip-flop, καταχωρητές κλπ.) χαμηλής κατανάλωσης. Στη συνέχεια, μέσω του εργαλείου σύνθεσης θα αναζητώνται κύτταρα τα οποία μπορούν να αντικατασταθούν από τα κύτταρα χαμηλής κατανάλωσης της βιβλιοθήκης χωρίς να επηρεάζεται η λειτουργία του κυκλώματος. Τέλος, ζητείται η αυτοματοποίηση της διαδικασίας μέσω δημιουργίας ενός script και η διερεύνηση περαιτέρω βελτιώσεων που μπορούν να προταθούν για την παραπάνω διαδικασία. Για το σχεδιασμό και χαρακτηρισμό των κυττάρων της βιβλιοθήκης θα χρησιμοποιηθούν τα εργαλεία της Cadence, ενώ για το εργαλείο synthesis μπορεί να χρησιμοποιηθεί είτε η πλατφόρμα της Synopsys, είτε η αντίστοιχη της Cadence. Σημειώνεται ότι οι παραπάνω πλατφόρμες είναι ευρύτατα διαδεδομένες σε εταιρείες σχεδιασμού ASIC και αποτελούν πολύ καλή (και συχνά απαραίτητη) προϋπηρεσία για όποιον αναζητήσει εργασία σε εταιρείες μικροηλεκτρονικής. Στόχος της διπλωματικής εργασίας είναι η απόκτηση εμπειρίας, με εργαλεία που χρησιμοποιούνται στη βιομηχανία πολύ χρήσιμη για μηχανικούς που θα εργαστούν στον τομέα των VLSI. Ζητούμενα a. Μελέτη υπάρχουσας βιβλιοθήκης τυπικών κυττάρων και διερεύνηση σχετικής βιβλιογραφίας. b. Εκτίμηση παραμέτρων, σχεδιασμός νέων κυττάρων και ενσωμάτωση στην υπάρχουσα βιβλιοθήκη. c. Χρήση εμπλουτισμένης βιβλιοθήκης για την ανάπτυξη ενός benchmark κυκλώματος στο εργαλείο synthesis και εκτίμηση κέρδους από πλευράς κατανάλωσης ισχύος. d. Αυτοματοποίηση της διαδικασίας (script automation). e. Εκτίμηση τεχνικής και περιθωρίων βελτίωσης. Απαιτούμενες γνώσεις: Γενικές γνώσεις σε κυκλώματα VLSI. Επιθυμητές αλλά όχι απαραίτητες είναι οι γνώσεις εργαλείων εξομοίωσης ηλεκτρονικών κυκλωμάτων (τύπου SPICE) και εργαλείων σχεδίασης κυκλωμάτων σε επίπεδο φυσικού σχεδίου (τύπου Microwind, Magic ή Cadence). Χρονοδιάγραμμα Περίοδος T1 T2 T3 T4 T5 T6 Βιβλιογραφία και μελέτη βιβλιοθήκης a Εκτίμηση παραμέτρων, σχεδιασμός, ενσωμάτωση b b b b Χρήση εμπλουτισμένης βιβλιοθήκης, synthesis c c c Αυτοματοποίηση διαδικασίας (script automation) d d Εκτίμηση και προτεινόμενες βελτιώσεις e Αποκτούμενες γνώσεις: Σχεδίαση σε φυσικό επίπεδο με state-of-the-art εργαλεία (Cadence tool flow) που χρησιμοποιούνται ευρέως από κατασκευαστές ολοκληρωμένων. Ανάπτυξη κυκλωμάτων με χρήση εργαλείων synthesis (Synopsis, Cadence). Low-power τεχνικές.

5 ΔΙΠΛΩΜΑΤΙΚΗ ΕΡΓΑΣΙΑ 4 Τίτλος: Διερεύνηση τεχνικών προστασίας κυττάρων στατικής μνήμης από την επίδραση ακτινοβολίας (Soft Error Resilience). Περίληψη: Η παρούσα διπλωματική εργασία ασχολείται με τη μελέτη της επίδρασης εξωγενούς ακτινοβολίας σε κύτταρα στατικής μνήμης, ένα σημαντικό θέμα που αντιμετωπίζει η σύγχρονη βιομηχανία μικροηλεκτρονικής. Ζητείται η διερεύνηση της σχετικής προστασίας που παρέχουν τα διάφορα κύτταρα που έχουν προταθεί μέχρι σήμερα. Εκτός του επιπέδου προστασίας, ζητείται και η σύγκριση επιδόσεων μεταξύ τους στα κυκλωματικά τους χαρακτηριστικά (επιφάνεια, ταχύτητα, κατανάλωση). Για το σκοπό αυτό θα χρησιμοποιηθεί η πλατφόρμα σχεδιασμού σε επίπεδο φυσικού σχεδίου της Cadence και τεχνολογία στα 90nm. Διατίθεται σχετική βιβλιογραφία και δείγματα φυσικού σχεδίου από τα σχετικά με το αντικείμενο κύτταρα στατικής μνήμης. Θα χρησιμοποιηθούν τα εργαλεία της Cadence που είναι ευρύτατα διαδεδομένα στις εταιρείες σχεδιασμού VLSI ASIC και αποτελούν πολύ χρήσιμη εμπειρία για μηχανικούς που θα εργαστούν στο αντικείμενο της μικροηλεκτρονικής. Ζητούμενα a. Διερεύνηση σχετικής βιβλιογραφίας για το φαινόμενο των SEU (Single Event Upset) και SER (Soft Error Rate). b. Μελέτη τυπικού κυττάρου στατικής μνήμης, προσομοίωση του φαινομένου SEU και αξιολόγηση ως προς την επίδραση ακτινοβολίας. c. Μελέτη νέων κυττάρων στατικής μνήμης, προσομοίωση του φαινομένου SEU και αξιολόγηση - σύγκριση σε σχέση με το τυπικό κύτταρο στατικής μνήμης καθώς και με άλλα κύτταρα στατικής μνήμης που έχουν προταθεί για προστασία από την επίδραση ακτινοβολίας. d. Τελική εκτίμηση τεχνικής, εξαγωγή συμπερασμάτων ως προς την αξιοπιστία ενός συστήματος που φιλοξενεί το υπό μελέτη κύτταρο στατικής μνήμης και περιθώρια βελτίωσης. Απαιτούμενες γνώσεις: Γενικές γνώσεις σε κυκλώματα VLSI. Επιθυμητές αλλά όχι απαραίτητες είναι οι γνώσεις εργαλείων εξομοίωσης ηλεκτρονικών κυκλωμάτων (τύπου SPICE) και εργαλείων σχεδίασης κυκλωμάτων σε επίπεδο φυσικού σχεδίου (τύπου Microwind, Magic ή Cadence). Χρονοδιάγραμμα Περίοδος T1 T2 T3 T4 T5 T6 Διερεύνηση σχετικής βιβλιογραφίας a Τυπικό κύτταρο μνήμης και φαινόμενο SEU b b Προτεινόμενο κύτταρο μνήμης και φαινόμενο SEU c c Συμπεράσματα και προτεινόμενες βελτιώσεις d d Αποκτούμενες γνώσεις: Σχεδίαση σε φυσικό επίπεδο με state-of-the-art εργαλεία (Cadence tool flow) που χρησιμοποιούνται ευρέως από κατασκευαστές ολοκληρωμένων. Τεχνογνωσία σχετικά με το σημαντικό πρόβλημα των Soft Errors και την αξιοπιστία συστημάτων.

6 Βιβλιογραφία: [1] Marinissen, E.J.; Prince, B.; Keltel-Schulz, D.; Zorian, Y., Challenges in embedded memory design and test, Design Automation and Test in Europe, Proceedings, 2005, pp [2] Schuster, S.E., Multiple word/bit line redundancy for semiconductor memories, Solid-State Circuits, Journal, IEEE, 1978, vol.13, no.5, pp [3] Mano, T.; Wada, M.; Ieda, N.; Tanimoto, M., A redundancy circuit for a fault-tolerant 256K MOS RAM, Solid-State Circuits, Journal, IEEE, 1982, vol.17, no.4, pp [4] Hamdioui, S.; Gaydadjiev, G.; van de Goor, A.J., The State-of-art and Future Trends in Testing Embedded Memories, Int. Workshop on Memory Technology Design and Testing, Records, 2004, pp [5] Zorian, Y.; Shoukourian, S., Embedded-memory test and repair: infrastructure IP for SoC yield, Design & Test of Computers, IEEE, 2003, vol.20, no.2, pp [6] Kiamal Pekmestzi, Nicholas Axelos, Isidoros Sideris, Nicolaos Moshopoulos, A BISR Architecture for Embedded Memories, International Online Testing Symposium, IEEE, 2008, pp Επικοινωνία Καθ. Κ. Πεκμεστζή Τηλ: pekmes@microlab.ntua.gr Μ.Δ. Ερευνητής Ν. Αξελός Τηλ: njaxel@microlab.ntua.gr Υ.Δ. Δ. Μπεκιάρης Τηλ: mpekiaris@microlab.ntua.gr

7 ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΜΙΚΡΟΫΠΟΛΟΓΙΣΤΩΝ ΚΑΙ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ ΘΕΜΑΤΑ ΔΙΠΛΩΜΑΤΙΚΩΝ ΕΡΓΑΣΙΩΝ ΠΕΡΙΟΧΗ: Σχεδίαση Ψηφιακών Συστημάτων VLSI- ASIC ή εναλλακτικά σε πλατφόρμα FPGAs (VIRTEX-5 XILINX) σε μορφή System on a Chip SoC ΔΙΠΛΩΜΑΤΙΚΗ ΕΡΓΑΣΙΑ 5 Τίτλος: Εργαλείο αυτόματης σχεδίασης πολλαπλασιαστών σταθερών αριθμών. Περίληψη: Η παρούσα διπλωματική εργασία αφορά στην αυτόματη και παραμετρική σχεδίαση πολλαπλασιαστών, στους οποίους ο ένας αριθμός είναι σε μορφή συμπληρώματος ως προς 2 (μεταβλητή) και ο άλλος παράγοντας θεωρούμε ότι είναι ένας σταθερός αριθμός. Ο σταθερός αριθμός εκφράζεται σε μορφή κανονικής παράστασης ψηφίου (CSD Canonic Sign Digit form). Οι είσοδοι του συστήματος υποθέτουμε ότι είναι ο σταθερός αριθμός και το πλήθος των bit των 2 παραγόντων του πολλαπλασιαστή. Η έξοδος του εργαλείου θα είναι 1) κώδικας VHDL ή Verilog 2) θα ακολουθήσει σύνθεση σε Synopsys (Design Compiler) και 3) θα γίνει εξαγωγή χαρακτηριστικών για μια ποικιλία παραμέτρων εισόδου. Άλλες παράμετροι του εργαλείου θα είναι η επιλογή στη χρήση αθροιστών Carry-Save τύπου 3:2 ή 4:2. Επίσης, μια άλλη παράμετρος θα είναι η μορφή των δεδομένων εξόδου όπου μπορούμε να επιλέξουμε αν θα είναι σε μορφή Carry-Save ή σε απλή δυαδική. Στην εργασία αυτή προβλέπεται η εξερεύνηση των δυνατοτήτων που παρέχουν τα βιομηχανικά εργαλεία αυτόματου σχεδιασμού αριθμητικών κυκλωμάτων Synopsys (Design Compiler) και DesignWare. Τα αποτελέσματα του εργαλείου θα αξιοποιηθούν σε μια εφαρμογή υλοποίησης απλού ψηφιακού φίλτρου (FIR). Επιπλέον προβλέπεται η διερεύνηση της επέκτασης του εργαλείου για την αυτόματη σύνθεση πιο σύνθετων πράξεων, όπως ax+y, (x+y)a. Ζητούμενα: f. Μελέτη Βιβλιογραφίας Αριθμητικών Κυκλωμάτων g. Σχεδίαση μιας σειράς πολλαπλασιαστών για διάφορους σταθερούς αριθμούς. Περιγραφή τους σε κώδικας VHDL ή Verilog. Για την επαλήθευση της ορθής συμπεριφοράς θα γίνει και Λειτουργική Προσομοίωσή τους (ModelSim). h. Ανάπτυξη Αλγόριθμου αυτόματης σχεδίασης πολλαπλασιαστών με παραμέτρους το σταθερό αριθμό και το μήκος λέξης των δεδομένων. Επαλήθευση ορθής λειτουργίας μιας σειράς αυτόματα δημιουργημένων κυκλωμάτων. i. Σύνθεση των κυκλωμάτων αυτών και εκτίμηση των επιδόσεων (Synopsys Front End tools). Συγκρίσεις επιφάνειας, ταχύτητας λειτουργίας και κατανάλωσης ισχύος (Post-Synthesis Power Simulation) σε σχέση με τα αντίστοιχα που προκύπτουν από βιβλιοθήκες της βιομηχανίας (DesignWare).

8 ΧΡΟΝΟ ΙΑΓΡΑΜΜΑ ΙΠΛΩΜΑΤΙΚΗΣ Περίοδος T0 T1 T2 T3 Βιβλιογραφία a Κώδικας-Λειτουργική Προσομοίωση (ModelSim) b Σύνθεση και Post-Synthesis Power Simulation (Synopsys Front End tools, ModelSim) c Συγκρίσεις ταχύτητας και κατανάλωσης ισχύος d Testbench e e e Απαιτούμενες γνώσεις Σχεδίαση με χρήση γλωσσών περιγραφής υλικού (VHDL/Verilog synthesizable modeling) Βασικές γνώσεις λογικής σχεδίασης ψηφιακών συστημάτων και αρχιτεκτονικής υπολογιστών Προγραμματισμός σε C Αποκτούμενες γνώσεις VLSI Design of Digital Systems Design of Arithmetic Systems Industrial Tools for HDL-RTL Synthesis and Power Analysis Low power techniques in VLSI Design Στο ίδιο πλαίσιο με τη χρήση αντίστοιχων εργαλείων και παρόμοιας μεθοδολογίας είναι και το επόμενο θέμα: ΘΕΜΑ 6 Ο : Υλοποίηση σε Μορφή ASIC Συνδυασμένης Μονάδας Αθροιστή-Πολλαπλασιαστή- Αθροιστή (Συσσωρευτή) για Αριθμητική και Εφαρμογές DSP Στην εργασία αυτή προβλέπεται η εξερεύνηση των δυνατοτήτων που παρέχουν τα βιομηχανικά εργαλεία αυτόματου σχεδιασμού αριθμητικών κυκλωμάτων Synopsys (Design Compiler) και DesignWare για την Υλοποίηση Συνδυασμένης Μονάδας Αθροιστή-Πολλαπλασιαστή- Αθροιστή (Συσσωρευτή) σε Αριθμητικούς αλγόριθμους και Εφαρμογές DSP. Θα διερευνηθεί η χρήση συμβατικής δυαδικής αριθμητικής σε συνδυασμό με τη χρήση αριθμητικής carry-save και θα γίνουν συγκρίσεις ως προς την ταχύτητα λειτουργίας, την επιφάνεια κυκλώματος (area) και κυρίως την κατανάλωση ισχύος, με βάση τα εργαλεία και τη ροή σχεδίασης (design flow) που περιγράφονται στο προηγούμενο θέμα όταν χρησιμοποιείται στην υλοποίηση συγκεκριμένων αλγορίθμων DSP. Ειδικότερα θα γίνει εφαρμογή των παραπάνω στην υλοποίηση αρχιτεκτονικών που πραγματοποιούν τον ευθύ μετασχηματισμό wavelet CDF 9/7. Θα γίνουν εναλλακτικές υλοποιήσεις αρχιτεκτονικών που βασίζονται σε Convolution, B-Spline και Lifting Scheme με τη χρήση παράλληλων κυκλωμάτων που εργάζονται με αριθμούς σε carry-save και συμβατική δυαδική μορφή. Τα σχήματα αυτά θα συγκριθούν ως προς την ταχύτητα λειτουργίας, την επιφάνεια κυκλώματος (area) και κυρίως την κατανάλωση ισχύος. Επικοινωνία Καθ. Κ. Πεκμεστζή Τηλ: pekmes@microlab.ntua.gr Μ.Δ. Ερευνητής Ν. Αξελός Τηλ: njaxel@microlab.ntua.gr Υ.Δ. Δ. Μπεκιάρης Τηλ: mpekiaris@microlab.ntua.gr Υ.Δ. Σ. Ξύδης, Τηλ: sxydis@microlab.ntua.gr

9 ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΜΙΚΡΟΫΠΟΛΟΓΙΣΤΩΝ ΚΑΙ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ ΔΙΠΛΩΜΑΤΙΚΗ ΕΡΓΑΣΙΑ 7 Tίτλος: Υλοποίηση αλγορίθμων κρυπτογραφίας RSA σε VLSI- ASIC ή εναλλακτικά σε πλατφόρμα FPGAs (VIRTEX-5 XILINX). Περιγραφή: Ειδικότερα στους αλγόριθμους κρυπτογραφίας όπου έχουμε ιδιαίτερα μεγάλο αριθμό πράξεων, θα διερευνηθούν τεχνικές και αρχιτεκτονικές για χαμηλή κατανάλωση που είναι η βασικότερη απαίτηση των φορητών και των σύγχρονων συσκευών. Τέλος, για την ενσωμάτωση κρυπτοεπεξεργαστών στα σύγχρονα συστήματα επί ψηφίδας (System on a Chip SoC) απαιτείται μια διαφορετική υλοποίηση αυτών των αλγορίθμων προσαρμοσμένη στα τεχνολογικά χαρακτηριστικά αυτών των συστημάτων. Θα προηγηθεί η βιβλιογραφική έρευνα του επιστημονικού πεδίου και με την εύρεση των αδυναμιών των μέχρι τώρα λύσεων, θα αναπτυχθούν νέες σχεδιάσεις. Ειδικότερα προβλέπεται η υλοποίηση του αλγόριθμου RSA σε συνδυασμό με τον πολλαπλασιαστή Montgomery που αποτελούν τον πυρήνα της κρυπτογραφίας δημόσιου κλειδιού (Public Key Encryption ή PKE). Οι μέχρι τώρα υλοποιήσεις βασίζονται σε μια bit-serial υλοποίηση η οποία έχει τα εξής μειονεκτήματα: 1. Αυξημένη διακίνηση δεδομένων σε μνήμη και καταχωρητές. 2. Ασυμβατότητα του μήκους λέξεων με συμβατικές αρχιτεκτονικές και διαδρόμους που χρησιμοποιούνται στα συστήματα επί ψηφίδας. Για την άρση των παραπάνω προβλημάτων προβλέπεται η χρήση νέων αρχιτεκτονικών που θα υλοποιεί τον αλγόριθμο ακολουθιακά μεν αλλά σε επίπεδο ψηφίου των 32 ή 64 bit. Αυτό θα απαιτήσει την τροποποίηση των υπαρχόντων μορφών του αλγορίθμου για να εκτελείται σε μορφή σειριακήψηφίου (digit-serial). Ένα επιπλέον ζήτημα αφορά στην αξιοποίηση μονάδων (όπως γρήγορων πολλαπλασιαστών και αθροιστών με διάφορα μήκη λέξεων) που υπάρχουν σε βιβλιοθήκες εργαλείων σχεδιασμού κυκλωμάτων VLSI που θα επιτρέψουν την αποδοτική υλοποίηση των παραπάνω ειδικών modular κυκλωμάτων. Στόχος των σχεδιάσεων θα είναι η αποδοτική υλοποίηση των modular αριθμητικών κυκλωμάτων στις deep submicron VLSI τεχνολογίες με τη χρήση σύγχρονων εργαλείων σχεδιασμού συστημάτων VLSI των εταιρειών Synopsys και Cadence με βιβλιοθήκες τυποποιημένων κυττάρων (όπως για παράδειγμα των εταιρειών TSMC, Artisan, Faraday κλπ.). Η ροή σχεδίασης που θα ακολουθηθεί είναι η εξής: 1. Σχεδιασμός σε επίπεδο Γλώσσας Περιγραφής Υλικού (VHDL ή Verilog) και προσομοίωση των παραπάνω νέων αρχιτεκτονικών. 2. Θα γίνει χρήση των εργαλείων ModelSim και Synopsys Design Compiler για την προσομοίωση και υλοποίηση αντίστοιχα των κυκλωμάτων. Ζητούμενα: a. Μελέτη Βιβλιογραφίας αλγορίθμων κρυπτογραφίας και modular αριθμητικών κυκλωμάτων υλοποίησης τους. b. Σχεδίαση μιας σειράς ακολουθιακών πολλαπλασιαστών Montgomery που χρησιμοποιούνται στην υλοποίηση του αλγόριθμου RSA. Περιγραφή τους σε κώδικας VHDL ή Verilog. Για την

10 επαλήθευση της ορθής συμπεριφοράς θα γίνει και Λειτουργική Προσομοίωσή τους (ModelSim). c. Χρήση έτοιμων στοιχείων (όπως γρήγορων πολλαπλασιαστών και αθροιστών με διάφορα μήκη λέξεων) που υπάρχουν σε βιβλιοθήκες εργαλείων σχεδιασμού κυκλωμάτων VLSI για την αποδοτική υλοποίηση των παραπάνω ειδικών modular κυκλωμάτων. Επαλήθευση ορθής λειτουργίας. d. Σύνθεση των κυκλωμάτων αυτών και εκτίμηση των επιδόσεων (Synopsys Front End tools). Συγκρίσεις επιφάνειας, ταχύτητας λειτουργίας και κατανάλωσης ισχύος (Post-Synthesis Power Simulation) σε σχέση με τα αντίστοιχα που προκύπτουν από βιβλιοθήκες και εργαλεία της βιομηχανίας (DesignWare). ΧΡΟΝΟ ΙΑΓΡΑΜΜΑ ΙΠΛΩΜΑΤΙΚΗΣ Περίοδος T0 T1 T2 T3 Βιβλιογραφία a Κώδικας-Λειτουργική Προσομοίωση (ModelSim) b Χρήση έτοιμων στοιχείων όπως πολλαπλασιαστών και αθροιστών από βιβλιοθήκες c Σύνθεση και Post-Synthesis Power Simulation (Synopsys Front End tools). Συγκρίσεις ταχύτητας d και κατανάλωσης ισχύος. Testbench e e e Η ίδια εργασία μπορεί να υλοποιηθεί σε πλατφόρμα FPGAs (VIRTEX-5 XILINX). Στην περίπτωση αυτή εκτός των ειδικών κυκλωμάτων υλοποίησης του αλγόριθμου RSA προβλέπεται να είναι σε μορφή System on Chip (SoC) δηλαδή να περιλαμβάνει ένα επεξεργαστή (π.χ. τον LEON 3 ή τον MicroBlaze) που θα έχει τον κρυπτοεπεξεργαστή ως περιφερειακό. Το σύστημα θα λαμβάνει ένα κείμενο που θα το κρυπτογραφεί και θα το αποστέλλει. Επίσης θα κάνει και την αντίστροφη εργασία δηλαδή θα λαμβάνει ένα κείμενο κρυπτογραφημένο και θα το αποκρυπτογραφεί. Απαιτούμενες γνώσεις Σχεδίαση με χρήση γλωσσών περιγραφής υλικού (VHDL/Verilog synthesizable modeling) Βασικές γνώσεις λογικής σχεδίασης ψηφιακών συστημάτων και αρχιτεκτονικής υπολογιστών Προγραμματισμός σε C Αποκτούμενες γνώσεις VLSI Design of Digital Systems Design of Arithmetic and CryptoSystems Industrial Tools for HDL-RTL Synthesis and Power Analysis Low power techniques in VLSI Design System on Chip Design Methodology Επικοινωνία Καθ. Κ. Πεκμεστζή Τηλ: pekmes@microlab.ntua.gr Μ.Δ. Ερευνητής Ν. Αξελός Τηλ: njaxel@microlab.ntua.gr Υ.Δ. Δ. Μπεκιάρης Τηλ: mpekiaris@microlab.ntua.gr Υ.Δ. Σ. Ξύδης, Τηλ: sxydis@microlab.ntua.gr

11 ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΜΙΚΡΟΫΠΟΛΟΓΙΣΤΩΝ ΚΑΙ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ ΔΙΠΛΩΜΑΤΙΚΕΣ ΕΡΓΑΣΙΕΣ 8 ΚΑΙ 9 Tίτλος 7: Σχεδίαση πολλαπλασιαστών modulο (2 n -1) και modulo (2 n +1) με κωδικοποίηση σε modified-booth και χρήση δένδρου Wallace. Tίτλος 8: Εργαλεία αυτόματης δημιουργίας (παραμετρικά) αθροιστών και πολλαπλασιαστών για αριθμητική modulο(2 n -1) και modulo(2 n +1). Επιλογές: 1. Τύπος αθροιστή 3:2 ή 4:2 2. Σχήμα πρόσθεσης μερικών γινομένων (array ή Wallace) 3. Κωδικοποίηση πολλαπλασιαστή (απλό binary ή modified Booth) 4. Επιλογή τελικού αθροιστή (CLA) ή και διατήρηση του αποτελέσματος σε Carry-Save μορφή. Στόχος των σχεδιάσεων θα είναι η αποδοτική υλοποίηση των modular αριθμητικών κυκλωμάτων στις σύγχρονες deep submicron VLSI τεχνολογίες με τη χρήση σύγχρονων εργαλείων σχεδιασμού συστημάτων VLSI των εταιρειών Synopsys και Cadence με βιβλιοθήκες τυποποιημένων κυττάρων (όπως για παράδειγμα των εταιρειών TSMC, Artisan, Faraday κλπ.). Η ροή σχεδίασης που θα ακολουθηθεί είναι η εξής: 1. Μελέτη Βιβλιογραφίας modulo Αριθμητικών Κυκλωμάτων 2. Σχεδιασμός σε επίπεδο Γλώσσας Περιγραφής Υλικού (VHDL ή Verilog) και προσομοίωση των παραπάνω κυκλωμάτων αθροιστών και πολλαπλασιαστών για αριθμητική modulο (2n-1) και modulo(2n+1). Θα γίνει χρήση των εργαλείων ModelSim της Mentor για την προσομοίωση (functional simulation) των κυκλωμάτων. 3. Θα γίνει χρήση των εργαλείων Synopsys Design Compiler για την υλοποίηση των παραπάνω κυκλωμάτων. Η σύνθεση των κυκλωμάτων αυτών θα επιτρέψει την εκτίμηση των επιδόσεων (Synopsys Front End tools) όσον αφορά σε επιφάνεια, ταχύτητας λειτουργίας και κατανάλωσης ισχύος. Ειδικότερα η σύνθεση των κυκλωμάτων θα πραγματοποιηθεί με χρήση του εργαλείου Design Compiler της Synopsys, όπου θα μετρηθούν η ταχύτητα λειτουργίας (Critical Time Delay) και η επιφάνεια σε επίπεδο πύλης (gate-level). Μετρήσεις κατανάλωσης θα ληφθούν με χρήση του εργαλείου PrimePower (Post-Synthesis Power Simulation), που περιλαμβάνεται στο σύνολο των FrontEnd εργαλείων της Synopsys. 4. Τέλος τα σχήματα αυτά θα συγκριθούν ως προς την ταχύτητα λειτουργίας, την επιφάνεια κυκλώματος (area) και κυρίως την κατανάλωση ισχύος. Ζητούμενα: a. Μελέτη Βιβλιογραφίας Αριθμητικών Κυκλωμάτων b. Σχεδίαση μιας σειράς πολλαπλασιαστών για διάφορους σταθερούς αριθμούς. Περιγραφή τους σε κώδικας VHDL ή Verilog. Για την επαλήθευση της ορθής συμπεριφοράς θα γίνει και Λειτουργική Προσομοίωσή τους (ModelSim). c. Ανάπτυξη Αλγόριθμου αυτόματης σχεδίασης πολλαπλασιαστών με παραμέτρους το σταθερό

12 αριθμό και το μήκος λέξης των δεδομένων. Επαλήθευση ορθής λειτουργίας μιας σειράς αυτόματα δημιουργημένων κυκλωμάτων. d. Σύνθεση των κυκλωμάτων αυτών και εκτίμηση των επιδόσεων (Synopsys Front End tools). Συγκρίσεις επιφάνειας, ταχύτητας λειτουργίας και κατανάλωσης ισχύος (Post-Synthesis Power Simulation) σε σχέση με τα αντίστοιχα που προκύπτουν από βιβλιοθήκες της βιομηχανίας (DesignWare). ΧΡΟΝΟ ΙΑΓΡΑΜΜΑ ΙΠΛΩΜΑΤΙΚΗΣ Περίοδος T0 T1 T2 T3 Βιβλιογραφία a Κώδικας-Λειτουργική Προσομοίωση (ModelSim) b Σύνθεση και Post-Synthesis Power Simulation (Synopsys Front End tools, ModelSim) c Συγκρίσεις ταχύτητας και κατανάλωσης ισχύος d Testbench e e e Απαιτούμενες γνώσεις Σχεδίαση με χρήση γλωσσών περιγραφής υλικού (VHDL/Verilog synthesizable modeling) Βασικές γνώσεις λογικής σχεδίασης ψηφιακών συστημάτων και αρχιτεκτονικής υπολογιστών Προγραμματισμός σε C Αποκτούμενες γνώσεις VLSI Design of Digital Systems Design of Arithmetic Systems Industrial Tools for HDL-RTL Synthesis and Power Analysis Low power techniques in VLSI Design Επικοινωνία Καθ. Κ. Πεκμεστζή Τηλ: pekmes@microlab.ntua.gr Μ.Δ. Ερευνητής Ν. Αξελός Τηλ: njaxel@microlab.ntua.gr Υ.Δ. Δ. Μπεκιάρης Τηλ: mpekiaris@microlab.ntua.gr Υ.Δ. Σ. Ξύδης, Τηλ: sxydis@microlab.ntua.gr

13 ΕΘΝΙΚΟ ΜΕΤΣΟΒΙΟ ΠΟΛΥΤΕΧΝΕΙΟ ΣΧΟΛΗ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ ΚΑΙ ΜΗΧΑΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΜΙΚΡΟΫΠΟΛΟΓΙΣΤΩΝ ΚΑΙ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ ΘΕΜΑ ΔΙΠΛΩΜΑΤΙΚΗΣ ΕΡΓΑΣΙΑΣ ΔΙΠΛΩΜΑΤΙΚΗ ΕΡΓΑΣΙΑ 10 Τίτλος: Σχεδίαση Επαναδιατάξιμων Μονάδων ως Συνεπεξεργαστών Υλικού για εφαρμογές DSP, με έμφαση στη αυτοματοποιημένη απεικόνιση και στη βελτιστοποίηση της κατανάλωσης ισχύος Σκοπός της προτεινόμενης διπλωματικής είναι η αυτοματοποιημένη απεικόνιση DSP εφαρμογών σε επίπεδο συμπεριφοράς σε ένα νέο επαναδιατάξιμο-ευέλικτο αρχιτεκτονικό πρότυπο υλικού. Το υπάρχον ευέλικτο αρχιτεκτονικό πρότυπο που έχει αναπτυχθεί στο πλαίσιο προηγούμενης διπλωματικής εργασίας, έχει βελτιστοποιηθεί ως προς την χρονική απόκριση και την καταλαμβανόμενη επιφάνεια υλικού. Στα πλαίσια αυτής της διπλωματικής ιδιαίτερη έμφαση θα δοθεί στις ακόλουθες ενότητες: 1. Υλοποίηση εργαλείου/τεχνικών απεικόνισης εφαρμογών σε ευέλικτα αρχιτεκτονικά πρότυπα υψηλής απόδοσης. 2. Επέκταση του αρχιτεκτονικού προτύπου με δυνατότητες χαμηλής κατανάλωσης ισχύος, (i) σε επίπεδο bit (idle resource isolation and bypassing), (ii) σε επίπεδο αρχιτεκτονικής (FSM guided clock gating, power optimization based on subword parallelism). 3. Σύνδεση/ εξερεύνηση μεθοδολογίας απεικόνισης αλγορίθμων και low power τεχνικών (π.χ. power aware operation template selection). Η κλασική σχεδίαση ολοκληρωμένων κυκλωμάτων (IC) οδηγείται από μια τριπλέτα σχεδιαστικών περιορισμών/βελτιστοποιήσεων που αφορούν στη χρονική απόκριση/χρόνο εκτέλεσης μιας κατηγορίας αλγορίθμων, στην καταλαμβανόμενη επιφάνεια πυριτίου και την κατανάλωση ισχύος. Οι σύγχρονες σχεδιάσεις ορίζουν ακόμα πιο αυστηρούς περιορισμούς για αυξημένες επιδόσεις και ταυτόχρονα διατήρηση της ευελιξίας σε επίπεδο υλικού. Το νέο αρχιτεκτονικό πρότυπο των δυναμικά επαναδιατάξιμων συσκευών έχει προταθεί προκειμένου να συμβιβάσει αποτελεσματικά τις αντικρουόμενες σχεδιαστικές απαιτήσεις. Ευέλικτες διατάξεις υλικού που ενσωματώνουν περιορισμένη μόνο δυνατότητα επαναδιάταξης μπορούν να προκύψουν, θεωρώντας εκ των προτέρων δεδομένο το σύνολο των εφαρμογών (π.χ. εφαρμογές ψηφιακής επεξεργασίας σήματος -DSP) που πρόκειται να απεικονιστούν σε υλικό. Στην κατεύθυνση αυτή είναι και το υπάρχον αρχιτεκτονικό σχήμα που το ζητούμενο είναι η βελτιστοποίηση και η δημιουργία software εργαλείων αξιοποίησης του. Προαπαιτούμενες γνώσεις: Verilog-HDL synthesizable modeling Computer Arithmetic C, C++ shell/perl scripting Γνώση που θα αποκτηθεί: High Level Synthesis techniques Industrial Tools for HDL-RTL Synthesis and Power Analysis Low power techniques Επιστημονικοί Υπεύθυνοι: Υ.Δ. Σ. Ξύδης, Καθηγητής Κ. Πεκμεστζή Τηλ: , Τηλ: ,