Μικροηλεκτρονική - VLSI

Transcript

1 ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Μικροηλεκτρονική - VLSI Ενότητα 4.1: Μέθοδοι Υλοποίησης Ολοκληρωμένων Κυκλωμάτων Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε.

2 Άδειες Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες χρήσης Creative Commons. Για εκπαιδευτικό υλικό, όπως εικόνες, που υπόκειται σε άλλου τύπου άδειας χρήσης, η άδεια χρήσης αναφέρεται ρητώς.

3 Χρηματοδότηση Το παρόν εκπαιδευτικό υλικό έχει αναπτυχθεί στα πλαίσια του εκπαιδευτικού έργου του διδάσκοντα. Το έργο «Ανοικτά Ακαδημαϊκά Μαθήματα στο Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα» έχει χρηματοδοτήσει μόνο τη αναδιαμόρφωση του εκπαιδευτικού υλικού. Το έργο υλοποιείται στο πλαίσιο του Επιχειρησιακού Προγράμματος «Εκπαίδευση και Δια Βίου Μάθηση» και συγχρηματοδοτείται από την Ευρωπαϊκή Ένωση (Ευρωπαϊκό Κοινωνικό Ταμείο) και από εθνικούς πόρους.

4 Σκοπός Ενότητας Παρουσίαση των εναλλακτικών μεθόδων υλοποίησης ολοκληρωμένων κυκλωμάτων και σύγκριση αυτών

5 Περιεχόμενα Ενότητας Μέθοδοι Υλοποίησης Ολοκληρωμένων Κυκλωμάτων

6 Τύποι Ολοκληρωμένων Κυκλωμάτων Digital Circuit Implementation Approaches Full Custom Semicustom Cell-based Array-based Standard Cells Compiled Cells Macro Cells Pre-diffused (Gate Arrays) Pre-wired (FPGA's)

7 Αυτοματοποίηση και κανονικότητα Intel 4004 ( 71) Intel 8080 Intel 8085 Intel Courtesy Intel Intel 80486

8 Full Custom Κάθε στοιχείο του κυκλώματος σχεδιάζεται ξεχωριστά Δυνατότητα βελτιστοποίησης όλων των παραμέτρων Ταχύτητα Επιφάνεια Ισχύς Αριθμός εισόδων/εξόδων Απαιτείται Μεγάλη εμπειρία από το σχεδιαστή Μεγάλος χρόνος ανάπτυξης Ισχυρή εξάρτηση από την τεχνολογία

9 Standard Cells Χρήση προσχεδιασμένων δομικών στοιχείων (standard cells) Βασικές και σύνθετες πύλες Flip-flops & latches Σύνθετα στοιχεία (π.χ. αθροιστές, μνήμες) Σχεδιασμός του κυκλώματος σε λογικό επίπεδο (σχηματικό ή HDL) Αυτόματη τοποθέτηση και διασύνδεση (place and route) Μικρότερος χρόνος ανάπτυξης από την full-custom τεχνική

10 Standard Cell - Example 3-input NAND cell (from ST Microelectronics): C = Load capacitance T = input rise/fall time

11 Standard Cell New Generation Cell-structure hidden under interconnect layers

12 Compiled Cells Γεννήτριες Κυκλωμάτων (Module generators) Παραγωγή του φυσικού σχεδιασμού κυκλωμάτων ανάλογα με τις απαιτήσεις (π.χ. Πολ/στης 16 ψηφίων, FIFO 32 λέξεων με 24 ψηφία) Hard macromodules Προκαθορισμένα βασικά στοιχεία και τοποθέτηση Soft macromodules Ευελιξία στο φυσικό σχεδιασμό (π.χ. πλάτος/ύψος μονάδας) Silicon Compilers Αυτόματος φυσικός σχεδιασμός από υψηλού επιπέδου περιγραφή αλγορίθμων (π.χ. FIR φίλτρο) Βελτιστοποίηση για συγκεκριμένο πεδίο εφαρμογών

13 Automatic Cell Generation Initial transistor geometries Placed transistors Routed cell Compacted cell Finished cell Courtesy Acadabra

14 MacroModules (or 8192 bit) SRAM Generated by hard-macro module generator

15 Soft MacroModules Synopsys DesignCompiler

16 Programmable Logic Array x 0 x 1 Product terms AND plane x 2 OR plane f 0 f 1 x 0 x 1 x 2

17 PLA Layout V DD And-Plane Or-Plane φ GND x 0 x 0 x 1 x 1 x 2 x 2 Pull-up devices f 0 f 1 Pull-up devices

18 Σύγκριση μεθόδων σχεδιασμού PLA vs standard-cell design

19 Gate Arrays Προεπεξεργασμένες δομές με n και p τύπου τρανζίστορς. Σχεδιάζονται και κατασκευάζονται μόνο οι μεταλλικές διασυνδέσεις Αρχιτεκτονικές Gate array Με κανάλια διασυνδέσεων Χωρίς κανάλια διασυνδέσεων (sea of gates) Ποσοστό κάλυψης 40-85% Μικρό κόστος και χρόνος πρωτοτυποποίησης

20 Gate Array polysilicon V DD rows of uncommitted cells GND metal possible contact Uncommited Cell In1 In2 In3 In4 routing channel Committed Cell (4-input NOR) Out

21 Sea-of-gate Primitive Cells Oxide-isolation PMOS PMOS NMOS NMOS NMOS Using oxide-isolation Using gate-isolation

22 Sea-of-gates Random Logic Memory Subsystem LSI Logic LEA300K (0.6 mm CMOS) Courtesy LSI Logic

23 Programming a PROM 1 X 2 X 1 X 0 : programmed node NA NA f 1 f 0

24 RAM-based FPGA Xilinx XC4000ex Courtesy Xilinx

25 Programmable Arrays Field-programmable devices (prewired arrays) Based on Programming Technique Fuse-based (program-once) Non-volatile EPROM based RAM based Programmable Logic Style Array-Based Look-up Table Programmable Interconnect Style Channel-routing Mesh networks

26 The return of gate arrays? Via programmable gate array (VPGA) Via-programmable cross-point metal-5 metal-6 programmable via Exploits regularity of interconnect [Pileggi02]

27 Heterogeneous Programmable Platforms FPGA Fabric Embedded PowerPc Embedded memories Hardwired multipliers High-speed I/O Xilinx Vertex-II Pro Courtesy Xilinx

28 Berkeley Pleiades Processor Interface FPGA Reconfigurable Data-path ARM8 Core 0.25um 6-level metal CMOS 5.2mm x 6.7mm 1.2 Million transistors 40 MHz at 1V 2 extra supplies: 0.4V, 1.5V 1.5~2 mw power dissipation

29 Σύγκριση τύπων Ο.Κ. Full Custom Cell Based Gate Array FPGA Development Cost (NRE) Highest High Med Lowest Mask costs High High Low-Med None Design time Highest Med Med High Lowest Redesign flexibility Layout I/O flexibility Level of integration Lowest Low Low-Med Highest Highest Med-High Low-Med Lowest Highest High Med Lowest

30 Τέλος Ενότητας