ΣΧΕΔΙΑΣΗ ΓΙΑ ΕΞΕΤΑΣΙΜΟΤΗΤΑ (DFT) ΣΕ ΜΙΚΤΑ ΟΛΟΚΛΗΡΩΜΕΝΑ ΚΥΚΛΩΜΑΤΑ

Transcript

1 ΑΡΙΣΤΟΤΕΛΕΙΟ ΠΑΝΕΠΙΣΤΗΜΙΟ ΘΕΣΣΑΛΟΝΙΚΗΣ ΠΟΛΥΤΕΧΝΙΚΗ ΣΧΟΛΗ Τμήμα Ηλεκτρολογων Μηχανικών και Μηχανικών Υπολογιστών Εργαστήριο Ηλεκτρονικής Διπλωματική Εργασία ΣΧΕΔΙΑΣΗ ΓΙΑ ΕΞΕΤΑΣΙΜΟΤΗΤΑ (DFT) ΣΕ ΜΙΚΤΑ ΟΛΟΚΛΗΡΩΜΕΝΑ ΚΥΚΛΩΜΑΤΑ Καλφέλης Δημήτριος Α.Ε.Μ : 7438 Επιβλέποντες: Καθηγητής Αλκιβιάδης Χατζόπουλος Υποψήφιος Διδάκτωρ Λεωνίδας Κατσέλας Θεσσαλονίκη, Ιανουάριος 2018

2 Ευχαριστίες Θα ήθελα να ευχαριστήσω αρχικά τον κ.άλκη Χατζόπουλο, για την πολύτιμη γνώση που μου μετέδωσε και τη βοήθεια που μου παρείχε καθόλη την διάρκεια της διπλωματικής εργασίας. Σημαντικό ρόλο και συμβολή είχε ο Λεωνίδας που με βοήθησε αρκετά σε διάφορα κομμάτια. Ένα άλλο πρόσωπο που συνεισέφερε εξαιρετικά πολύ είναι ο Φώτης και τον ευχαριστώ πολύ. Τέλος θα ήθελα να ευχαριστήσω την οικογένεια και τους φίλους που με στήριξαν καθόλη την διαδικασία. Ωστόσο θα ήθελα να αφιερώσω την διπλωματική εργασία σε ένα από τα πιο σημαντικά άτομα για εμένα, σημειώνοντας το πόσο πολύ μου στάθηκε σε όλη αυτή τη χρονική περίοδο. 1

3 Περίληψη Ο τεχνολογικός κόσμος των ημιαγωγών εξελίσσεται σε όλο και πιο πολύπλοκα ηλεκτρονικά συστήματα με αυξημένη ζήτηση σε ολοκληρωμένα κυκλώματα (IC). Αυτό σημαίνει, ότι μέσα σε μία πλακέτα όλο και περισσότερα στοιχεία συνδεδεμένα-- μικρότερα και πιο πυκνά - συνυπάρχουν ώστε να υπάρξει αυξανόμενη απόδοση, μικρότερο κόστος και ταχύτητα σε σχέση με τις προηγούμενες τεχνολογίες.μπορεί ευκολά να αντιληφθεί κανείς, ότι έτσι η πιθανότητα να υπάρξει κάποιο σφάλμα ή ελάττωμα μεγαλώνει εκθετικά. Για παράδειγμα, σε μια βιοιατρική ή διαστημική εφαρμογή απαιτούνται μεγάλου πλήθους και πολύ υψηλής ποιότητας συστήματα με οριακά μηδενική πιθανότητα απόκλισης απο την επιθυμητή συμπεριφορά. Είναι προφανές, λοιπόν, ότι και στις δύο εφαρμογές υπάρχει η απαίτηση για πιο αναλυτικούς τρόπους δοκιμής και εξέτασης των συστημάτων αυτών, ώστε να εξασφαλισθεί όσο το γίνεται περισσότερο η φερεγγυότητα τους. Τα συστήματα τούτα αποτελούνται κυρίως απο μικτού σήματος ολοκληρωμένα κυκλώματα. Η ποιότητα αυτών, καθορίζεται κατά βάση απο τα αναλογικά κυκλώματα, παρόλο που το ψηφιακό κομμάτι είναι συνήθως αρκετά μεγαλύτερο. Αυτό συμβαίνει για τον απλό λόγο ότι οι διαδικασίες δοκιμής του ψηφιακού μέρους είναι αρκετά πιο εξελιγμένες σε σύγκριση με το αναλογικό. Έτσι τελικά, απαιτούνται χρονοβόρες, κοστοβόρες και εξοντωτικές δοκιμές οι οποίες ορίζουν το αναλογικό κομμάτι υπεύθυνο για την προσπάθεια και το κόστος της συνολικής διαδικασίας εξέτασης ενος μικτού ολοκληρωμένου κυκλώματος. Επιπλέον, οι τεχνικές αναλογικών δοκιμών οδηγούν σε χαμηλό ποσοστό κάλυψης σφαλμάτων. Εδώ έρχεται η φιλοσοφία του DFT ή design for testability δηλαδή σχεδίαση για εξετασιμότητα. Ουσιαστικά, κατά το στάδιο του σχεδιασμού του IC, προστίθενται, μέσω επιπλέον στοιχείων, δυνατότητες παρατηρησιμότητας και εξετασιμότητας ώστε να διευκολυνθεί η διαδικασία της δοκιμής του κυκλώματος. Στην παρούσα διπλωματική μελετάται και εφαρμόζεται η διαδικασία η οποία ακολουθείται στη βιομηχανία, όσον αφορά τις τεχνικές DFT σε ένα μικτό κύκλωμα. 2

4 Abstract The technological world of semiconductors is evolving in more complex electronic systems, with increased need in ICs. This leads in a chip or a board with more components, smaller and narrowed connected, able to interact in order to provide improved efficiency, lower cost and increased speed compared to previous technologies. It is easy to notice, that the probability of a defect or a fault is increased exponentially. For example, a bio-medical or airspace application requires bigger quantity and extremely high efficiency in new systems. It becomes obvious that in both applications exists an increased requirement for more complex and robust testing methods, so that the effectiveness of the above systems can be guaranteed. These systems mainly consists of mixed-signal ICs. The quality of them is determined by the analog circuitry, despite that fact that usually the digital part occupies most of the IC area. The reason for this is that the testing methods of the digital parts are highly evolved compared to the analog ones. At the end, long and expensive tests are required, that sets the analog part responsible for the effort and the cost of the complete testing procedure of a mixed-signal circuit. Furthermore, the analog testing leads to low fault coverage. Here comes the need of the DFT philosophy or design for testability. The idea behind it is that during the design process of an IC, extra components are added and existing are modified in order to provide additional controllability and observability to the circuit and make the testing procedure easier. In the following thesis the background of DFT is studied and a mixed-signal DFT technique is applied. 3

5 Περιεχόμενα 1 Περιγραφή της διπλωματικής : Στόχοι της διπλωματικής : Κύρια συμβολή : Δομή της διπλωματικής εργασίας... 7 Γενικά για τον DFT : Εισαγωγή στο DFT : Ιστορία του DFT : Στόχοι του DFT : Διαγνωστικά : Εξοπλισμός αυτόματης εξέτασης Μέθοδοι DFT : DFT σε Αναλογικό IC : Εισαγωγή στον αναλογικό DFT : Αλγόριθμοι επιλογής κόμβων προς εξέταση : Διάφορες αναλογικές μέθοδοι DFT : Ψηφιακός DFT : Εισαγωγή στον ψηφιακό DFT : ATPG : Διάφορες μέθοδοι για ψηφιακό DFT : DFT Μικτού Σήματος : Περιγραφή των τεχνικών DFT σε μικτό κύκλωμα Αναλογικός DFT σε ενα 3-bit flash ADC : Η Pull-up & Pull-down transistor DFT μέθοδος : Entropy-based test node algorithm : Παρουσίαση και σχολιασμός αποτελεσμάτων Ψηφιακός DFT σε ένα ISCAS δοκιμαστικό κύκλωμα : Περιγραφή του κυκλώματος και της πλήρους αλυσίδας σάρωσης : Iddq testing : Παρουσίαση Αποτελεσμάτων Μελλοντικές βελτιώσεις

6 6.1 : Αδυναμία μικτής προσομοίωσης λόγω έλλειψης εργαλείων : Iddq εξέταση σε μικτό κύκλωμα θεωρητικά και πρακτικά : Αυτοματοποίηση και εμπορευματοποίηση του αναλογικού και του μικτού DFT Παράρτημα : Αναλυτική επεξήγηση της ροής του ψηφιακού DFT Βιβλιογραφία: Λεξικό Όρων Επίλογος

7 1 Περιγραφή της διπλωματικής 1.1 : Στόχοι της διπλωματικής Η παρούσα διπλωματική στοχεύει στη μέλέτη της διαδικασίας εξέτασης ηλεκτρονικών συστημάτων και πιο συγκεκριμένα επικεντρώνεται στην μεθοδολογία με το όνομα DFT. Τα ακρωνύμια σημαίνουν σχεδίαση για εξετασιμότητα ή design for testability και με μια πολύ σύντομη και απλοϊκή περιγραφή, αναφέρεται στο σχεδιασμό ενός κυκλώματος με τέτοιο τρόπο, ώστε όταν φθάσει στο στάδιο της εξέτασης του, να διευκολυνθεί αρκετά η συνολική διαδικασία. Πιο συγκεκριμένα, γίνεται χρήση του DFT σε ένα μικτό κύκλωμα, και παρατηρείται με ποιο τρόπο αυτός επηρεάζει το κύκλωμα καθώς και με ποιο τρόπο διευκολύνει την διαδικασία εξέτασης του. Μέσα από αυτή την διπλωματική, γίνεται κατανοητή η φιλοσοφία του DFT καθώς και μερικές από τις πιο διαδεδομένες τεχνικές που τον χαρακτηρίζουν. 1.2 : Κύρια συμβολή Το μικτό κύκλωμα που θα χρησιμοποιηθεί αποτελείται από έναν ADC ( μετατροπέας αναλογικού σήματος σε ψηφιακό), όπου γίνεται εστίαση στο αναλογικό του κομμάτι και ένα ISCAS δοκιμαστικό (benchmark) ψηφιακό κύκλωμα το οποίο δέχεται στις εισόδους του τον ADC. Ξεκινώντας από το αναλογικό κομμάτι, επιλέγεται μία DFT μέθοδος, μέσω της οποίας εισάγονται επιπρόσθετα τρανζίστορ στο κύκλωμα, καθώς και ακροδέκτες (probes), ώστε να γίνει όσο το δυνατόν πιο εύκολη και πιο γρήγορη η αναγνώριση περισσότερων καταστροφικών σφαλμάτων. Πραγματοποιήθηκαν πολλαπλές προσομοιώσεις στο εργαλείο Cadence Virtuoso, εισάγοντας τα πιο αντιπροσωπευτικά και σημαντικά σφάλματα τα οποία είναι δυνατό να συμβούν. Αφού αναλύθηκαν τα αποτελέσματα, προέκυψαν τα συμπεράσματα για την αξιοπιστία της μεθόδου. Το κομμάτι αυτό περιγράφεται πιο αναλυτικάστο κεφάλαιο 4. Στην συνέχεια, εφαρμόστηκαν δύο ευρέως γνωστές μέθοδοι DFT στο ψηφιακό κύκλωμα. Η πρώτη ονομάζεται πλήρης αλυσίδα σάρωσης (full scan chain) και η δεύτερη Iddq (ρεύμα απαγωγού σε σταθερή κατάσταση εξέταση). Αρχικά, έγιναν οι κατάλληλες τροποποιήσεις και προσθήκες στο κύκλωμα μέσω του εργαλείου Genus για να υπάρξουν δυνατότητες εξέτασης και τα αποτελέσματα για το ποσοστό κάλυψης σφαλμάτων (fault coverage - FC), εξάχθηκαν μέσα από το εργαλείο Modus. Η συνολική διαδικασία περιγράφεται πιο αναλυτικά στο κεφάλαιο 5. 6

8 1.3 : Δομή της διπλωματικής εργασίας Η δομή της διπλωματικής εργασίας διαρθρώνεται ως εξής: Στο δεύτερο κεφάλαιο βρίσκονται γενικές πληροφορίες για τον DFT. Στο τρίτο κεφάλαιο γίνεται λεπτομερής αναφορά στις μεθόδους, ανάλογα με τον τύπο κυκλώματος. Στο τέταρτο και πέμπτο κεφάλαιο εξηγείται αναλυτικά η συνολική διαδικασία που υιοθετήθηκε στην εφαρμογή του DFT στο μικτό κύκλωμα, με το τέταρτο κεφάλαιο να επικεντρώνεται στο αναλογικό κομμάτι, ενώ το πέπτο στο ψηφιακό. Στο έκτο κεφάλαιο υπάρχουν αναφορές σε μελλοντικές βελτιώσεις που θα μπορούσαν να αυτοματοποιήσουν τη συνολική διαδικασία και να διευκολύνουν την εφαρμογή της φιλοσοφίας του DFT σε ένα μικτό κύκλωμα. Τέλος, υπάρχουν οι αναφορές στα άρθρα, ιστοσελίδες και βιβλία τα οποία χρησιμοποιήθηκαν για τη συγγραφή και υλοποίηση της παρούσας διπλωματικής. 7

9 Γενικά για τον DFT 2.1: Εισαγωγή στο DFT Η ορολογία design for testing ή design for testability αποτελεί ουσιαστικά τεχνικές σχεδιασμού ολοκληρωμένων κυκλωμάτων, που προσθέτουν δυνατότητες ελεγξιμότητας και παρατηρησιμότητας στο κομμάτι του υλικού ενός ηλεκτρονικού συστήματος [1]. Αυτές οι τεχνικές είναι δυνατό να αναπτυχθούν ευχερώς και εφαρμόζουν αυτοματοποιημένες δοκιμές στο υλικό. Ο σκοπός τους είναι να επιβεβαιώνεται ότι το υλικό δεν περιέχει κατασκευαστικές βλάβες, οι οποίες μπορούν μελλοντικά να επηρεάσουν τη λειτουργία του. Η εφαρμογή των δοκιμών (tests) είναι δυνατό να γίνουν σε διάφορα στάδια της κατασκευής του υλικού και σε συγκεκριμένες περιπτώσεις μπορούν να εφαρμοσθούν επίσης και για τη συντήρηση του, στην πλευρά του πελάτη. Συνήθως, τα προγράμματα της εξέτασης παράγονται και οδηγούνται από εξωτερικό εξοπλισμό αυτόματης εξέτασης (automatic test equipment - ATE) ή σε κάποιες περιπτώσεις η συντήρηση του συστήματος γίνεται και εσωτερικά στο υλικό. Κατά τη διαδικασία εύρεσης και αναγνώρισης βλαβών, οι δοκιμές πιθανόν να μπορούν να διατηρούν αρχείο διαγνωστικών πληροφοριών σχετικά με τη φύση των προβλημάτων. Οι πληροφορίες αυτές είναι δυνατό να χρησιμοποιήθουν για να αναγνωριστεί η πηγή της βλάβης. Με άλλα λόγια, η απόκριση των διανυσμάτων-κόμβων ελέγχου (patterns- test nodes) από ένα καλό κύκλωμα συγκρίνεται με την απόκριση των αντίστοιχων διανυσμάτων του κυκλώματος το οποίο εξετάζεται ( circuit under test - CUT ). Εάν οι αποκρίσεις ταιριάζουν, τότε το κύκλωμα θεωρείται επίσης καλό. Σε αντίθετη περίπτωση, το κύκλωμα δεν κατασκευάστηκε όπως είχε σχεδιασθεί. O DFT κατέχει σημαντικό ρόλο στην ανάπτυξη προγραμμάτων για εξέταση και επίσης χρησιμεύει ως μία διεπαφή για διαδικασίες ελέγχου και διάγνωσης βλαβών. H αυτοματοποιημένη διαδικασία παραγωγής διανυσμάτων εξέτασης (automatic test pattern generation - ATPG) καθίσταται αρκετά ευκολότερη, αν υπάρχουν κατάλληλοι DFT κανόνες και υλοποιήσεις. 2.2: Ιστορία του DFT Οι τεχνικές DFT υπάρχουν εδώ και πολύ καιρό. Εχρησιμοποιούντο από την εποχή των πρώτων κιόλας ηλεκτρονικών συσκευών επεξεργασίας δεδομένων. Χαρακτηριστικά παραδείγματα από τη δεκαετία είναι οι διακόπτες και τα όργανα τα οποία επέτρεπαν στο μηχανικό να ανιχνεύσει την τάση ή το ρεύμα εσωτερικών κόμβων σε έναν αναλογικό υπολογιστή-σαρωτή ( Εικόνα 2.1,2.2 ). Ο DFT συχνά συνδέεται με την τροποποίηση της σχεδίασης, με απώτερο στόχο να εξασφαλισθεί βελτιωμένη πρόσβαση στο εσωτερικό ενός κυκλώματος, έτσι ώστε οι 8

10 εσωτερικές καταστάσεις να μπορούν να ελεγχθούν ( ελεγξιμότητα ) και να παρατηρηθούν ( παρατηρησιμότητα ). Οι τροποποιήσεις μπορούν να είναι αυστηρά φυσικές (π.χ. προσθήκη ενός σημείου παράτηρησης σε ένα καλώδιο, κόμβο) ή με πρόσθεση ενεργών στοιχείων τα οποία διευκολύνουν την παρατηρησιμότητα/ελεγξιμότητα ( π.χ. εισαγωγή ενός πολυπλέκτη σε ένα κόμβο, Εικόνα 2.3). Παρόλο που η βελτίωση του ελέγχου και της παρατήρησης στα εσωτερικά σημεία ενός κυκλώματος είναι πολύ σημαντική, δεν είναι ο μόνος τύπος DFT. Άλλες τεχνικές ασχολούνται με τα ηλεκτρομηχανικά χαρακτηριστικά της διεπαφής μεταξύ του προϊόντος στο οποίο θα γίνει η εξέταση και του εξοπλισμού εξέτασης. Κλασσικά παραδείγματα είναι το μέγεθος, η μορφή και το διάστημα μεταξύ των ακροδεκτών. Κατά την πάροδο του χρόνου μέσα στη βιομηχανία έχει αναπτυχθεί και ήδη χρησιμοποιείται μια μεγάλη ποικιλία, περισσότερο ή λιγότερο λεπτομερών κανονισμών για τις επιθυμητές ( ή υποχρεωτικές ) DFT τροποποιήσεις κυκλωμάτων. Η κατανόηση της διαδικασίας του DFT, στο πλαίσιο της αυτοματοποιημένης ηλεκτρονικής σχεδίασης (electronic design automation - EDA), στη μοντέρνα μικροηλεκτρονική, πραγματοποιείται σε ένα μεγάλο βαθμό μέσω των εμπορικών λογισμικών DFT, καθώς και μέσω της εξειδικευμένης και έμπειρης επαγγελματικής κοινότητας μηχανικών DFT έρευνας, ανάπτυξης και χρήσης τέτοιων εργαλείων. Το πιο μεγάλο μέρος της υπάρχουσας γνώσης και έρευνας έχει επικεντρωθεί στα ψηφιακά κυκλώματα καθώς το DFT στα αναλογικά και μικτά δεν έχει εξελιχθεί αρκετά. Εικόνα 2.1: Vintage εξοπλισμός εξέτασης, from Εικόνα 2.2: Πολωνικός αναλογικός υπολογιστής 9

11 Εικόνα 2.3: Σχηματικό από πολυπλέκτη 2 εισόδων, μπορεί να εξισωθεί με ένα διακόπτη 2.3 Στόχοι του DFT Τα περισσότερα εργαλεία που υποστηρίζουν DFT στην βιομηχανία σήμερα, τουλάχιστον για τα ψηφιακά κυκλώματα, στηρίζονται στη φιλοσοφία της δομικής εξέτασης (structural testing). Ο όρος αυτός ουσιαστικά σημαίνει, ότι δεν γίνεται απευθείας προσπάθεια πρόβλεψης της σωστής συνολικής λειτουργικότητας του κυκλώματος. Αντ αυτού, υιοθετείται η προσέγγιση κατά την οποία εξασφαλίζεται ότι το κύκλωμα έχει συντεθεί σωστά από χαμηλού επιπέδου δομικά μπλοκ, τα οποία ορίζονται μέσα σε ένα δομημένο δικτύωμα (structural netlist). Για παράδειγμα, όλες οι λογικές πύλες που υπάρχουν σε ένα κύκλωμα λειτουργούν σωστά και είναι συνδεδεμένες σωστά; Ουσιαστικά αν μια netlist είναι ορθή και το structural testing έχει επαληθεύσει ότι τα μέρη του κυκλώματος έχουν συντεθεί σωστά, τότε το κύκλωμα πρέπει να συμπεριφέρεται ορθά. Πρέπει να σημειωθεί εδώ, ότι αυτή η φιλοσοφία ελέγχου είναι πολύ διαφορετική από την λειτουργική εξέταση (functional testing), η οποία βασίζεται στην προσπάθεια να τεκμηριωθεί ότι το κύκλωμα λειτουργεί όπως έχει σχεδιασθεί. Η ορολογία τούτη είναι στενά συνδεδεμένη με το πρόβλημα της λειτουργικής επαλήθευσης (functional verification), όπου κυοφορείται η απόφαση αν το κύκλωμα που ορίζεται από μία netlist πληρεί τις λειτουργικές προδιαγραφές του, υποθέτοντας ότι έχει κατασκευαστεί σωστά. Ένα πλεονέκτημα της δομικής λογικής είναι ότι η κατάστρωση των δοκιμών επικεντρώνεται στην εξέταση ενός συγκεκριμένου αριθμού σχετικά απλών κυκλωμάτων (κομμάτια του συνολικού συστήματος), σε αντίθεση με την εκθετικού πλήθους λειτουργικών καταστάσεων και μεταβάσεων που συμβαίνει στη λειτουργική. Παρόλο που η εξέταση μίας λογικής πύλης ακούγεται απλή, υπάρχει ένα εμπόδιο το οποίο είναι απαραίτητο να ξεπεραστεί. Στα υψηλής πολυπλοκότητας σημερινά συστήματα οι περισσότερες πύλες είναι ενσωματωμένες, ενώ οι συσκευές εξέτασης είναι συνδεδεμένες μόνο στις πρωτεύουσες εισόδους/εξόδους και σε κάποια αυστηρά καθορισμένα σημεία εξέτασης. Οι ενσωματωμένες πύλες, δηλαδή, πρέπει να προσεγγιστούν μέσα από πολλά παρεμβαλλόμενα επίπεδα λογικής. Αν σε αυτή την παρεμβάλλουσα λογική υπάρχουν και στοιχεία/μέρη με ποίκιλλες καταστάσεις, τότε το πρόβλημα της παραγωγής των δοκιμών γίνεται άλυτο λόγω της εκθετικής αύξησης της πολυπλοκότητας. Για να απλοποιηθεί το ζήτημα αυτό, εισέρχεται ο DFT με απομάκρυνση της 10

12 ανάγκης για πολύπλοκη αλλαγή καταστάσεων καθώς επιχειρείται ο έλεγχος και η παρατήρηση του τι συμβαίνει σε κάποιο εσωτερικό μέρος του κυκλώματος. Ανάλογα με τις μεθοδολογίες DFT που επιλέχθηκαν κατά τον σχεδιασμό/υλοποίησης του κυκλώματος, η παραγωγή των δομικών δοκιμών για πολύπλοκα κυκλώματα συνδυαστικής λογικής μπορεί να γίνει λιγότερο ή περισσότερο αυτοματοποιημένη. Ένα χαρακτηριστικό κλειδί των DFT τεχνικών, λοιπόν, είναι να δίνεται η ευχέρεια στους σχεδιαστές να επιλέγουν την ποσότητα καθώς και τον τύπο του DFT που θα εισαχθεί, λαμβάνοντας υπόψη διάφορους παράγοντες όπως το κόστος, τα πλεονεκτήματα (π.χ. χρόνος, ποιότητα, προσπάθεια) της διαδικασίας παραγωγής δοκιμών. Ένα άλλο πλεονέκτημα είναι η δυνατότητα διάγνωσης ενός κυκλώματος στην περίπτωση που κάποιο πρόβλημα συμβεί στο μέλλον. 2.4 Διαγνωστικά Ειδικά για τις αναπτυγμένες τεχνολογίες ημιαγωγών αναμένεται μερικά από τα chips που κατασκευάζονται πάνω σε κάθε δισκίο πυριτίου (wafer) να περιέχουν βλάβες, οι οποίες τα καθιστούν μη λειτουργικά. Ο βασικός στόχος της εξέτασης είναι η εύρεση και στην συνέχεια ο διαχωρισμός αυτών των μη λειτουργικών chips από τα πλήρως λειτουργικά, που σημαίνει ότι μία ή παραπάνω αποκρίσεις οι οποίες ανιχνεύθηκαν από τον εξεταστή (π.χ. ATE) διαφέρουν από αυτές της αναμενόμενης συμπεριφοράς. Το ποσοστό των chips που αποτυχαίνουν την εξέταση, λοιπόν, πρέπει να είναι αρκετά συσχετισμένο με την λειτουργική απόδοση του συγκεκριμένου τύπου chip. Στην πραγματικότητα όμως, δεν είναι καθόλου περίεργο όλα τα chips -ενός νέου τύπου- που υπόκεινται στη διαδικασία της εξέτασης να βγουν προβληματικά ( μηδενική λειτουργική απόδοση ). Σε αυτήν την περίπτωση, πρέπει να περάσουν από μία διαδικασία αποσφαλμάτωσης, ώστε να ανιχνευθεί ο λόγος της μηδενικής λειτουργικής απόδοσης. Σε άλλες περιπτώσεις το ποσοστό αποτυχημένων δοκιμών (test fall-out) μπορεί να είναι υψηλότερο από ότι αναμένεται/επιτρέπεται. Και πάλι τα chips πρέπει να υποβληθούν σε μια διαδικασία ανάλυσης για να αναγνωρισθεί η αιτία ένεκα της οποίας συνέβη το test fall-out. Και στις δύο υποθέσεις, η κρίσιμη πληροφορία για την φύση του βαθύτερου προβλήματος μπορεί να κρύβεται στον τρόπο με τον οποίο τα chips αποτυγχάνουν κατά τη διάρκεια της εξέτασης τους. Για να πραγματοποιηθεί καλύτερη ανάλυση, η επιπρόσθετη πληροφορία σχετικά με την αποτυχία καταγράφεται σε ένα αρχείο. Αυτό, περιέχει συνήθως πληροφορία σχετικά με το πότε ( π.χ. κύκλος του εξεταστικού εξοπλισμού ), το που ( π.χ. σε ποιο κανάλι του ) και πως ( π.χ. λογική τιμή ) η εξέταση απέτυχε. Μέσω της διαδικασίας της διάγνωσης, γίνεται η προσπάθεια να αντληθούν όσο το δυνατόν περισσότερες πληροφορίες μέσα από το αρχείο, σχετικά με την πιο πιθανή λογική ή φυσική τοποθεσία από την οποία ξεκίνησε το πρόβλημα. Εξετάζοντας μεγάλο μέγεθος από τις προβληματικές επιδόσεις στην διαδικασία διάγνωσης 11

13 (volume diagnostics, δηλαδή διάγνωση μεγάλου όγκου), μπορούν να ανιχνευθούν σφάλματα συστήματος. Μερικές φορές (π.χ. PCBs, MCMs), είναι πιθανό να μπορεί να επισκευασθεί ένα μη λειτουργικό CUT. Γι αυτό το σκοπό η διαδικασία της διάγνωσης πρέπει να βρει ταχύτατα το εσφαλμένο κομμάτι και να δημιουργήσει μία διαδικασία για την επισκευή/αντικατάσταση του. Ο DFT μπορεί είναι περισσότερο ή λιγότερο διαγνωστικός. Οι συσχετιζόμενοι σκοποί του είναι να εξασφαλίζει/απλοποιεί την συλλογή δεδομένων σχετικά με τα σφάλματα και να αξιοποιεί την τεχνική της διάγνωσης, ώστε να ενεργοποιεί μια έξυπνη ανάλυση σφαλμάτων (fault analysis - FA) για τη συλλογή δειγμάτων, καθώς και να βελτιώνει το κόστος, την ταχύτητα, την εγγύτητα και την απόδοση της διάγνωσης και της FA. 2.5 Εξοπλισμός αυτόματης εξέτασης Εξοπλισμός αυτόματης εξέτασης είναι κάθε τεχνικός εξοπλισμός που πραγματοποιεί ένα σετ από δοκιμές σε μία συσκευή, γνωστή και ως συσκευή υπό εξέταση (DUT - device under test). Χρησιμοποιεί αυτοματισμούς, ώστε να παρέχει ταχύτατα διάφορες μετρήσεις και να επικυρώνει τα αποτελέσματα των δοκιμών [2]. Ένας ATE μπορεί να είναι ένα απλό ψηφιακό πολύμετρο, ή ένα πολύπλοκο σύστημα που περιέχει δεκάδες μέρη από σύνθετα ελεγκτικά συστήματα (πραγματικά ή προσομοιωτικά), ικανά να εφαρμόζουν δοκιμές αυτόματα και να διαγνώσκουν σφάλματα σε ηλεκτρονικά τυπωμένα κομμάτια ( μέρη ενός PCB) ή σε επίπεδο wafer, περιλαμβάνοντας ακόμα και σύστημα σε πλακίδιο (SoC) και IC (Εικόνα 2.4,2.5). Ο ΑΤΕ χρησιμοποιείται ευρέως στην βιομηχανία των συστημάτων από ημιαγωγούς, ώστε να εξετασθούν τα εσωτερικά μέρη αυτών, καθώς και το σύνολο τους αφού έχουν κατασκευασθεί. Μία άλλη συνήθης χρήση είναι στην εξέταση αεροσκαφών, καθώς και σε ηλεκτρονικά υποσυστήματα αυτοκινήτων. Παρατηρείται επίσης και σε στρατιωτικές εφαρμογές, όπως τα ραντάρ και η ασύρματη επικοινωνία. Ένας ΑΤΕ σχεδιασμένος για τον χώρο των ημιαγωγών, μπορεί να εξετάσει ένα μεγάλο εύρος ηλεκτρονικών συσκευών και συστημάτων, από απλά κομμάτια ( αντιστάσεις, πυκνωτές ) μέχρι ολοκληρωμένα κυκλώματα, PCBs και σύνθετα, εξ ολοκλήρου συντεθειμένα ηλεκτρονικά συστήματα. Τα ΑΤΕ συστήματα είναι σχεδιασμένα για να μειώσουν το χρόνο των δοκιμών που απαιτείται για να υπάρξει εγγύηση ότι μια συσκευή λειτουργεί ή να αναγνωριστούν ταχύτατα τα σφάλματα της, προτού το συγκεκριμένο κομμάτι της παραγωγής φτάσει να χρησιμοποιηθεί από κάποιον καταναλωτή. Για να μειωθεί το κόστος παραγωγής και να βελτιωθεί η απόδοση, πρέπει οι συσκευές από ημιαγωγούς να περάσουν από τη διαδικασία των δοκιμών αφού κατασκευαστούν, ώστε να αποφευχθεί η πιθανότητα ελαττωματική συσκευή να καταλήξει σε καταναλωτή. 12

14 Τα συνηθισμένα μέρη που αποτελούν έναν ATE είναι ένας κεντρικός ελεγκτής ο οποίος συγχρονίζει ένα ή περισσότερα μετρητικά όργανα. Ιστορικά, ειδικά σχεδιασμένοι ελεγκτές ή ρελέ εχρησιμοποιούντο στους ΑΤΕ. Η DUT είναι φυσικά συνδεδεμένη με τον ΑΤΕ συνήθως μέσω μιας άλλης ρομποτικής μηχανής που καλείται χειριστής ή παρακολουθητής και μέσω μίας εξειδικευμένης διεπαφής (Interface Test Adapter - ITA) η οποία μεταφέρει τις εντολές και τα δεδομένα του ΑΤΕ στην DUT. Ένα πολύ απλό παράδειγμα ενός ATE είναι ένα κλασικός προσωπικός υπολογιστής. Μέσω των θυρών PCI μπορεί πολύ εύκολα να αποκτήσει δυνατότητες διεγέρτη σήματος, όπως και διάφορες άλλες. Σύγχρονοι ΑΤΕ για ημιαγωγούς περιέχουν πολλαπλά από υπολογιστή ελεγχόμενα μετρητικά όργανα με μεγάλο εύρος παραμέτρων. Μερικά όργανα είναι το DPS, Digitizers, Digital IOs και άλλα. Η χρήση του ΑΤΕ μπορεί να γίνει σε ένα ολοκληρωμένο κύκλωμα ή απευθείας πάνω στο wafer σιλικόνης. Ανάλογα με το DUT αυξάνεται ή μειώνεται ο χρόνος προσομοίωσης, ώστε να εγγυηθούμε καλύτερα και πιο έγκυρα αποτελέσματα (π.χ. σε ιατρική συσκευή). Διάφορες πλατφόρμες εξοπλισμού δοκιμών είναι ο γενικού σκοπού δίαυλος διεπαφής (General Purpose Interface Bus - GPIB) που αποτελεί το πρότυπο IEEE-488, οι LAN επεκτάσεις για οργάνωση (LXI), ο γενικός σειριακός δίαυλος (USB), το γνώστο RS-232 καθώς και το JTAG/Boundray-scan που ορίζεται στο πρότυπο IEEE Εικόνα 2.4: ARTES AΤΕ Εικόνα 2.5: Keithley Instruments, ATE 13

15 : Μέθοδοι DFT 3.1 : DFT σε Αναλογικό IC : Εισαγωγή στον αναλογικό DFT Η διαδικασία του αναλογικού DFT βρίσκεται ακόμα σε ένα εξαιρετικά πρώιμο στάδιο. Θα μπορούσε κανείς να πει, χωρίς βλάβη της γενικότητας, ότι δεν υπάρχει ακόμα μια αυτοματοποιημένη μεθοδολογία γενικού σκοπού που να υποστηρίζεται από τα διαθέσιμα σχεδιαστικά εργαλεία της αγοράς και να πραγματοποιεί αναλογικό DFT. Το βασικό πρόβλημα είναι η φύση των αναλογικών κυκλωμάτων και σημάτων, καθώς και οι διάφορες παράμετροι που τα επηρεάζουν. Πολύ συχνά τα κυκλώματα αυτά διαχειρίζονται απρόβλεπτου τύπου σήματα, τα οποία προκαλούν ένα επίπεδο τιμών τάσης και ρεύματος που χρειάζεται ιδιαίτερη και προσεχτική αντιμετώπιση. Ένα επιπλέον πρόβλημα είναι ότι ο σχεδιασμός συμβαίνει με εξαιρετικά χαμηλό επίπεδο αφαιρετικότητας, το οποίο ουσιαστικά είναι αυτό του τρανζίστορ. Η απουσία δυνατότητας χρήσης κάποιας γλώσσας υλικού, σε συνδυασμό με την απαραίτητη χρήση σχηματικών και κατάλληλα ποιοτικών μοντέλων, δυσχεραίνει ακόμα περισσότερο το πρόβλημα. Έχουν προταθεί πολλές μέθοδοι αλλά λόγω διάφορων αδυναμιών δεν μπόρεσαν να εδραιωθούν και να αξιολογηθούν ως αρκετά χρήσιμες και αξιόπιστες, ώστε να αξιοποιηθούν από την EDA βιομηχανία. Στη συνέχεια θα αναφερθούν διάφορες από αυτές τις μεθόδους, παλιές και καινούργιες, μαζί με τα πλεονεκτήματα και τα μειονεκτήματα τους. Θα σχολιαστεί ένα επίσης κρίσιμο πρωταρχικό κομμάτι στην υπάρχουσα λογική του αναλογικού DFT, που δεν είναι άλλο από την επιλογή των κατάλληλων κόμβων του κυκλώματος που στους οποίους θα εφαρμοσθούν οι τεχνικές : Αλγόριθμοι επιλογής κόμβων προς εξέταση Ένα από τα αρχικά βήματα σε ένα αναλογικό DFT είναι να βρεθούν οι απαραίτητοι κόμβοι στους οποίους θα εφαρμοστούν οι τεχνικές. Οι μέθοδοι επιλογής μπορούν να συνοψιστούν σε δύο κατηγορίες: εσωστρεφής (inclusive) και εξωστρεφής (exclusive). Στην εσωστρεφή μέθοδο, το τελικό βέλτιστο σετ κόμβων αρχικοποιείται ως μηδενικό. Ανάλογα με τον αλγόριθμο που έχει επιλεγεί, προστίθεται κάθε φορά ένας καινούργιος κόμβος μέσα στο σετ. Αντίθετα στην εξωστρεφή μέθοδο, το τελικό βέλτιστο σετ αρχικοποιείται περιέχοντας μέσα του όλους τους κόμβους του κυκλώματος. Αντίστοιχα, κάθε φορά αφαιρείται ένας κόμβος από το σετ μέχρι να απομείνει το βέλτιστο. 14

16 Οι πιο πρόσφατες τεχνικές συνήθως βασίζονται στην λογική ενός πίνακας ακέραιων αριθμών ( integer code table) [3]. Εδώ, εισάγεται επίσης η φιλοσοφία των σετ ασάφειας, καθώς και ο ορισμός κάποιου κριτηρίου το οποίο θα τα ξεχωρίζει. Έτσι, κάθε σετ αντιπροσωπεύεται από έναν ακέραιο αριθμό. Τα σετ δημιουργούνται, αφού πρώτα επικεντρωθεί ο αλγόριθμος σε κάποιο συγκεκριμένο χαρακτηριστικό του κυκλώματος (συνήθως τάση στον κόμβο), και μετά από ένα επαρκή αριθμό προσομοιώσεων μπορούν να εξαχθούν αντιπροσωπευτικά αποτελέσματα. Έπειτα, αφού κατασκευασθεί ο πίνακας, o κάθε αλγόριθμος έχει τον δικό του τρόπο να επιλέξει κάθε φορά ποιο κόμβο θα προσθέσει ή θα αφαιρέσει από το βέλτιστο σετ. Άλλες τεχνικές πρότειναν την χρήση γενετικών και εξελικτικών αλγορίθμων [4]. Μερικές άλλες επικεντρώνονται στο επίπεδο εμπιστοσύνης [5] ή άλλες είναι εξ ολοκλήρου χειροκίνητες μέθοδοι. Γενικά ο ιδανικός αλλά εξοντωτικός από άποψη χρόνου αλγόριθμος, είναι να εξετασθούν όλοι οι κόμβοι αναλυτικά με πολλαπλές και χρονοβόρες προσομοιώσεις, μέχρι να επιτευχθεί με απόλυτη βεβαιότητα ο αποκλεισμός των μη απαραίτητων κόμβων. Αυτό όμως, είναι κοστοβόρο από υπολογιστικούς,θμου, ώστε να δοθούν ανεκτά αποτελέσματα χωρίς να ελαττωθεί σημαντικά το συνολικό FC του DFT. Ο αλγόριθμος που επιλέχθηκε στην παρούσα διπλωματική, είναι ο πιο ικανοποιητικός σε πολυπλοκότητα και δεν χάνει σε αποτελεσματικότητα σε σχέση με άλλους πιο σύγχρονους. Πιο αναλυτικά θα περιγραφεί στο επόμενο κεφάλαιο : Διάφορες αναλογικές μέθοδοι DFT Όπως αναφέρθηκε και στην αρχή, δεν υπάρχει ακόμα κάποια αυτοματοποιημένη μέθοδος για αναλογικό DFT. Παρόλα αυτά, έχουν γίνει διάφορες αξιόλογες προσπάθειες να επιτευχθούν ανεκτές μέθοδοι. Οι λόγοι και οι δυσκολίες που ακόμα καμία από αυτές δεν έχουν υιοθετηθεί από τη βιομηχανία εξηγήθηκαν παραπάνω. Το μεγαλύτερο μέρος των μεθόδων επικεντρώνεται στα λεγόμενα καταστροφικά σφάλματα τα οποία ουσιαστικά αλλάζουν την τοπολογία του κυκλώματος και πολύ συχνά το καθιστούν άχρηστο. Αποτελούνται κατά βάση από ανοιχτά κυκλώματα και βραχυκυκλώματα. Το άλλο μεγάλο σετ σφαλμάτων είναι τα παραμετρικά, που όπως φαίνεται από το όνομα επηρεάζουν διάφορες παραμέτρους των στοιχείων του κυκλώματος, άρα και το συνολικό κύκλωμα.θα αναφερθούν εδώ μερικές από τις πιο καινοτόμες και αποδοτικές τεχνικές που υπάρχουν μέχρι τώρα. Μια από τις πιο σύγχρονες μεθόδους, τοποθετεί διόδους [6] στους κόμβους του κυκλώματος και στην ελεύθερη πλευρά τοποθετούνται ακροδέκτες, οι οποίοι πολώνονται με κατάλληλη τάση, ώστε να ανιχνευθεί αν ο κόμβος βρίσκεται σε υψηλότερη ή χαμηλότερη τιμή από ότι έχει σχεδιασθεί (Εικόνα 3.1). Αυτό βέβαια θα συμβαίνει όταν υπάρχει σφάλμα στο κύκλωμα. 15

17 Σε μία άλλη προσέγγιση φαίνεται ένας αναλογικός ελεγκτής [7], που αποτελείται από δύο εισόδους(εικόνα 3.2). Στην πρώτη είσοδο τοποθετείται η έξοδος του κυκλώματος χωρίς σφάλμα ( καλό ) και στη δεύτερη το κύκλωμα προς εξέταση. Αυτή η μέθοδος, παρόλο που είναι αποτελεσματική με την έννοια ότι μπορεί ταχύτατα να αναγνωρίσει αν το CUT είναι ελλαττωματικό, έχει δύο μεγάλα προβλήματα. Το πρώτο, είναι ότι απαιτεί την ύπαρξη μιας εκδοχής του κυκλώματος για την οποία υπάρχει η βεβαιότητα ότι δεν περιέχει σφάλμα. Στην πραγματικότητα αυτό δεν είναι τόσο εύκολο να προσεγγιστεί. Το δεύτερο, είναι ότι δεν προσφέρει πληροφορία για το σφάλμα, οπότε δεν είναι χρήσιμη για περαιτέρω έρευνα στο εσωτερικό του κυκλώματος, αλλά για μια γρήγορη απόφαση άμα είναι ελαττωματικό. Με κατάλληλη χρήση μπορεί να αποδειχτεί άκρως αποτελεσματική μέθοδος. Όπως είναι αναμενόμενο, έγιναν προσπάθειες επίσης, να υιοθετηθούν και αναπτυγμένες μέθοδοι του ψηφιακού DFT στον αναλογικό. Λόγω των προβλημάτων που έχουν αναφερθεί ακόμα δεν υπάρχει κάποια επιτυχημένη μεθοδολογία. Μία κοντινή μεθοδολογία, ήταν με χρήση ενσωματωμένης αυτοεξέτασης μέσω ταλάντωσης (OBIST - oscillation built in self test), εισάγοντας κατάλληλες αναδράσεις για να μπορεί το κύκλωμα να ταλαντωθεί [8]. Σε άλλη, έγινε προσπάθεια να εισαχθούν scan-chains αντίστοιχες με του ψηφιακού, ώστε να παρατηρηθούν τάσεις και ρεύματα κόμβων [9]. Στην παρούσα εργασία, επιλέχθηκε μία μέθοδος η οποία εισάγει transistor στους βέλτιστους κόμβους του κυκλώματος [10] και με κατάλληλο τρόπο, που θα εξηγηθεί στο επόμενο κεφάλαιο, εξάγει το FC σε ένα πολύ ικανοποιητικό βαθμό. Εικόνα 3.1: Αναλογικός DfT με χρήση διόδων Εικόνα 3.2: Αναλογικός DfT με χρήση αναλογικού ελεγκτή 16

18 3.2 Ψηφιακός DFT 3.2.1: Εισαγωγή στον ψηφιακό DFT Όταν γίνεται αναφορά γενικά σε διαδικασίες DFT, εννοούνται οι τεχνικές που πραγματοποιούνε ψηφιακό DFT. Όπως έχει προαναφερθεί, ο αναλογικός DFT είναι ακόμα αρκετά πρωτόγονος, σε αντίθεση με το ψηφιακό ο οποίος βρίσκεται σε πολύ εξελιγμένο επίπεδο. Το γεγονός ότι ένα ψηφιακό κύκλωμα διαχειρίζεται ένα συγκεκριμένο αριθμό τιμών και καταστάσεων, το καθιστά πιο προβλέψιμο και αποτελεσματικότερα δομημένο, ώστε εύκολα να μπορέσουν να εισαχθούν μέθοδοι DFT. Η γενική φιλοσοφία είναι, ότι εφαρμόζεται μια πόλωση στο κύκλωμα -στις κύριες εισόδους και στα επιμέρους στοιχεία του κυκλώματος- και ελέγχεται η απόκριση για να εξετασθεί, αν η λειτουργία είναι σωστή. Η πόλωση αυτή συνήθως αποκαλείται διάνυσμα εξέτασης (test pattern ή test vector). Γενικά, παρατηρείται η απόκριση της συσκευής στους βασικούς ακροδέκτες εξόδου της και σε μερικές περιπτώσεις, με κατάλληλη διαμόρφωση της τεχνικής, μπορούν να παρατηρηθούν και κάποιοι εσωτερικοί κόμβοι του κυκλώματος, που υπό φυσιολογικές συνθήκες δεν είναι προσβάσιμοι από τον χρήστη. Η συμπεριφορά της συσκευής αξιολογείται συγκρίνοντας την με την αναμενόμενη, η οποία συνήθως έχει εξαχθεί μέσω μια συσκευής ( άλλου κυκλώματος ) που θεωρείται καλή ή αλλιώς από προσομοίωση στον υπολογιστή. Κατά συνέπεια, όταν το υπό εξέταση κύκλωμα περάσει επιτυχημένα τις δοκιμές, ακόμα δεν είναι δυνατό να αποφασιστεί αν μπορεί να χαρακτηριστεί ως καλό κύκλωμα. Το συμπέρασμα που μπορεί να εξαχθεί είναι ότι αυτό το κύκλωμα δεν περιέχει κάποιο από τα σφάλματα τα οποία προσομοιώθηκαν. Είναι σημαντικό εδώ να τονιστεί ότι ένα κύκλωμα μπορεί να περιέχει ένα τεράστιο αριθμό πιθανών σφαλμάτων, που μερικά από αυτά μπορεί και να αλληλοκαλύπτουν άλλα υπό συγκεκριμένες συνθήκες. Ένας σχεδιαστής μπορεί να είναι σίγουρος ότι μια συσκευή είναι 100% καλή μόνο αν έχει εξετασθεί πλήρως, κάτι που στην πραγματικότητα είναι οριακά αδύνατο : ATPG Automatic Test Pattern Generation και Automatic Test Pattern Generator ή απλά ATPG, αποτελεί ουσιαστικά μία αυτοματοποιημένη ηλεκτρονική σχεδιαστική μεθοδολογία που χρησιμοποιείται για να παραχθεί η κατάλληλη είσοδος σε ένα ψηφιακό κύκλωμα, ενεργοποιώντας έναν ATE, ώστε να αποφασίσει την σωστή, ή τη λανθασμένη συμπεριφορά ενός κυκλώματος [11]. Τα 17

19 παραχθέντα διανύσματα, χρησιμοποιούνται για να πραγματοποιηθεί δοκιμή σε ηλεκτρονικά συστήματα ημιαγωγών αφού έχουν κατασκευαστεί. Η αποτελεσματικότητα του ATPG μετριέται μέσω του αριθμού των μοντελοποιημένων σφαλμάτων ή μοντέλων σφάλματος και επίσης από το πλήθος των παραχθέντων διανυσμάτων. Αυτά τα μετρικά, υποδεικνύουν την ποιότητα της εξέτασης (υψηλότερη με περισσότερες ανιχνεύσεις σφαλμάτων) και το χρόνο που χρειάζεται για να διενεργηθούν οι δοκιμές ( μεγαλύτερος με περισσότερα διανύσματα). Η αποδοτικότητα του ATPG είναι ένας άλλος σημαντικός παράγοντας που επηρεάζεται από το μοντέλα σφάλματος, τον τύπο του CUT (πλήρη σάρωση, σύγχρονο σειριακό ή ασύγχρονο σειριακό), το επίπεδο αφαιρετικότητας που αναπαριστά το CUT ( πύλη, καταχωρητή, διακόπτη) και τέλος την απαιτούμενη ποιότητα της εξέτασης. Ένα ελάττωμα ή βλάβη (defect), είναι ένα λάθος που προκλήθηκε σε μία συσκευή κατά τη διάρκεια της διαδικασίας κατασκευής. Ένα μοντέλο σφάλματος, είναι μια μαθηματική περιγραφή του πως ένα ελάττωμα αλλάζει τη συμπεριφορά του κυκλώματος. Οι λογικές τιμές που παρατηρούνται στις κύριες εξόδους της συσκευής καθώς εισάγεται ένα διάνυσμα εξέτασης σε ένα CUT, ονομάζονται έξοδος του συγκεκριμένου διανύσματος. Αυτή η έξοδος, όταν γίνεται εξέταση σε ένα μη-ελαττωματικό κύκλωμα, αποκαλείται αναμενόμενη έξοδος για αυτό το διάνυσμα εξέτασης. Ένα σφάλμα, λέγεται ότι έχει αναγνωριστεί από ένα διάνυσμα εξέτασης αν η αντίστοιχη έξοδος του, όταν γίνεται δοκιμή σε μια συσκευή η οποία έχει μόνο αυτό το σφάλμα, είναι διαφορετική από την αναμενόμενη. Η ATPG διαδικασία για ένα στοχευμένο σφάλμα αποτελείται από δύο φάσεις: την ενεργοποίηση και τη διάδοση του σφάλματος. Η ενεργοποίηση εγκαθιστά μία τιμή σήματος στην πλευρά του μοντέλου σφάλματος, η οποία είναι αντίθετη από αυτήν που παράγεται από το μοντέλο σφάλματος. Η διάδοση μετακινεί το αποτέλεσμα της τιμής του σήματος εσωτερικά του κυκλώματος, ενεργοποιώντας έτσι ένα μονοπάτι που η κατάληξη του είναι μία κύρια έξοδος. Η ATPG μπορεί να αποτύχει να βρει κατάλληλο διάνυσμα για ένα σφάλμα σε τουλάχιστον δύο περιπτώσεις. Πρώτον, όταν το σφάλμα είναι εγγενώς μη αναγνωρίσιμο, έτσι ώστε κανένα πιθανό διάνυσμα να μην μπορεί να το αναγνωρίσει. Ένα κλασσικό παράδειγμα είναι αυτό ενός κυκλώματος το οποίο έχει σχεδιαστεί, έτσι ώστε κανένα σφάλμα από μόνο του να είναι σε θέση να αλλάξει την έξοδο. Σε μια τέτοια περίσταση, όταν υπάρχει ένα και μόνο σφάλμα στο κύκλωμα, δεν θα μπορεί να αναγνωριστεί. Δεύτερον, υπάρχει η πιθανότητα να υφίσταται ένα διάνυσμα εξέτασης αλλά ο αλγόριθμος να μη έχει τη δυνατότητα να το εξάγει. Από τη στιγμή που το πρόβλημα της ATPG είναι NP (μη ντετερμινιστικού πολυωνυμικού χρόνου) θα υπάρχουν περιπτώσεις όπου το διάνυσμα θα υπάρχει, αλλά η ATPG θα εγκαταλείπει την προσπάθεια, επειδή είναι πολύ χρονοβόρο για να βρεθεί. 18

20 Ένα αντιπροσωπευτικό δείγμα των πιθανών μοντέλων σφαλμάτων είναι : stuck-at μοντέλο σφάλματος, σφάλματα transistor, σφάλματα βραχυκλωμάτων, σφάλματα ανοιχτοκυκλωμάτων και σφάλματα καθυστέρησης. Αξίζει να αναφερθεί επίσης ο όρος σφάλματα κατάρρευσης (fault collapsing) που ουσιαστικά εκφράζει την δημιουργία διάφορων σετ σφαλμάτων, όταν δύο ή παραπάνω σφάλματα οδηγούν στην ίδια λανθασμένη συμπεριφορά. Σε αυτήν την περίπτωση οι δοκιμές σφαλμάτων που χρειάζονται σε ένα κύκλωμα μειώνονται, διατηρώντας ένα αντιπροσωπευτικό σφάλμα από το σετ. Δύο από τις πιο βασικές μεθοδολογίες ATPG είναι το σειριακό και το συνδυαστικό. Όπως είναι φανερό αναφέρονται στην τοπολογία του κυκλώματος. Επικρατέστερο είναι το συνδυαστικό (combinational), όπου μια από τις πιο συνήθεις στρατηγικές είναι να μετατρέπονται τα flip-flops σε scan FFs, προσθέτοντας κατάλληλες εισόδους ώστε να μπορέσει το εργαλείο να τα διαχειριστεί κατάλληλα όταν το κύκλωμα εισέρθει σε λειτουργία εξέτασης. Περισσότερα θα εξηγηθούν, πιο αναλυτικά, παρακάτω στο κεφάλαιο : Διάφορες μέθοδοι για ψηφιακό DFT Θα γίνει τώρα αναφορά σε μερικές από τις πιο δημοφιλείς και διαδεδομένες ψηφιακές DFT τεχνικές [12]. Η πιο βασική ονομάζεται εξέταση με μονοπάτι σάρωσης (scan path test). Αποτελεί την κύρια μέθοδο που προσδίδει πρόσβαση σε παρατηρισιμότητα και ελεγξιμότητα εσωτερικών κόμβων κυκλωμάτων τα οποία περιέχουν στοιχεία αποθήκευσης (όπως τα FFs). Υπάρχουν δύο τρόποι λειτουργίας του κυκλώματος: Κανονική: To κύκλωμα λειτουργεί όπως ακριβώς έχει σχεδιαστεί. Μονοπάτι σάρωσης: Το κύκλωμα βρίσκεται σε λειτουργία εξέτασης, στην οποία λογικές τιμές περνάνε σειριακά με κατάλληλο χρονισμό στα FFs από μία εξωτερική πηγή και τα αποτελέσματα περνάνε σειριακά στην έξοδο για να παρατηρηθούν. Η εισαγωγή ενός scan path μέσα στο κύκλωμα απαιτεί την προσθήκη επιπλέον εισόδων που θα αφορούν ειδικά τη διαδικασία της εξέτασης. Αυτές οι είσοδοι, καθώς και το συνολικό scan κομμάτι του κυκλώματος, δεν προορίζονται για χρήση από τον τελικό χρήστη και είναι αόρατα γι αυτόν. Τα επιπλέον I/O που θα χρειαστούν είναι : Κύριες είσοδοι: 19 Scan Data Input (SDI): τα δεδομένα εισέρχονται σειριακά με κατάλληλο χρονισμό στο κύκλωμα Κύριες έξοδοι: Scan Enable (SE): ενεργοποιεί την λειτουργία εξέτασης

21 Scan Data Out (SDO): τα αποτελέσματα εξέρχονται σειριακά μέσω παλμών ρολογιού από το μονοπάτι για να παρατηρηθούν Αυτό συμβαίνει με μετατροπή των DFFs σε SDFFs ή scan D flip flops όπως φαίνονται στο σχήμα (Εικόνα 3.3). Η είσοδος D ουσιαστικά αποτελεί την είσοδο των δεδομένων στην κανονική λειτουργία. Εικόνα 3.3: Σχηματικό σύμβολο και λειτουργία ενός DFF Ανάλογα με την πλήρη χρήση ή μη όλων των FFs που υπάρχουν στο κύκλωμα χαρακτηρίζεται ως μερικώς ή πλήρης αλυσίδα σάρωσης ( partial or full scan chain ). Η επόμενη μέθοδος που θα αναλυθεί είναι η ενσωματωμένη αυτοεξέταση (BIST - Built In Self Test). Εδώ, υιοθετείται η λογική της on-chip παραγωγής σήματος και ανάλυσης (Εικόνα 3.4), ώστε να παρέχονται τοπικές δυνατότητες εξέτασης, επειδή διαφορετικά θα απαιτούνταν ένας ATE. Το CUT παρέχεται για δοκιμή, είτε με φυσιολογικές εισόδους συστήματος είτε με εισόδους κατάλληλες για εξέταση, οι οποίες παράχθηκαν πάνω στο πλακίδιο. Στη συνέχεια, η έξοδος του CUT παρακολουθείτε από έναν on-chip αναλυτή αποτελεσμάτων. Τελικά παράγεται ένα δυαδικό σήμα εγκυρότητας(αν πέρασε ή όχι την δοκιμή), είτε ένα αποτύπωμα (test signature, ώστε να αναγνωρίζεται η αιτία του σφάλματος). Στη ψηφιακή λογική, το αποτύπωμα- ή κωδικός- θα είναι μια σειρά από 0 και 1. Η τιμή του κωδικού ο οποίος παρακολουθείται, θα είναι διαφορετική μεταξύ ενός μη-ελαττωματικού και ενός ελαττωματικού κυκλώματος. Το αποτύπωμα από το ελαττωματικό κύκλωμα θα εξαρτάται επίσης από ένα συγκεκριμένο σφάλμα. Είναι ενδεχόμενο να υπάρχει ένας μοναδικός κωδικός 20

22 για κάθε σφάλμα, ή είναι ενδεχόμενο ένας κωδικός να αντιπροσωπεύει πολλαπλά σφάλματα. Τότε, θα είναι υποχρέωση του χρήστη να αναλύσει περαιτέρω το πρόβλημα και να ταυτοποιήσει το σφάλμα. Σε ένα ψηφιακό κύκλωμα ένας απλός αναλυτής αποτελεσμάτων θα συγκρίνει λογικά την έξοδο από το CUT με την ιδανική απόκριση η οποία παράχθηκε από την γεννήτρια σήματος. Εικόνα 3.4:Λειτουργία της μεθόδου BIST Η τεχνική τούτη μπορεί να εφαρμοσθεί σε διάφορες μορφές σε ένα κύκλωμα, σε συνδυασμό με τον εξωτερικό ΑΤΕ ο οποίος θα χρειαστεί για να καλύψει τις λειτουργίες που δεν κάλυψε το BIST. Οι πιθανές υλοποιήσεις φαίνονται αναλυτικά στη παρακάτω εικόνα. 21

23 Εικόνα 3.5: Διάφοροι συνδυασμοί BIST & ATE σε ένα τσιπ Η επόμενη τεχνική είναι η περιφερειακή σάρωση (JTAG Boundary Scan) που οριοθετείται μέσα από το πρότυπο IEEE Η βασική προϋπόθεση είναι η ακόλουθη: Να εγκατασταθεί ένα σειριακό scan path στα περιφερειακά της υπό εξέταση συσκευής και να χρησιμοποιηθούν οι εσωτερικές διασυνδέσεις του ολοκληρωμένου κυκλώματος πάνω στο PCB, ώστε να δημιουργηθεί ένα IC μονοπάτι περιφερειακής σάρωσης για να εισάγονται και να εξάγονται δεδομένα. Με αυτή τη λογική, ένα ή περισσότερα ICs που υποστηρίζουν boundary scan θα είναι μέρος αυτού του μονοπατιού. Ο στόχος είναι ουσιαστικά να επιτραπεί η εξέταση των διασυνδέσεων μεταξύ του PCB και των ICs τα οποία βρίσκονται εγκατεστημένα πάνω σε αυτό. Για το σκοπό τούτο τα ψηφιακά I/Ο αντικαθίστανται με boundary scan στοιχεία (Εικόνα 3.6). 22

24 Εικόνα 3.6: Βασική δομή boundary scan Με αυτή την νέα τοπολογία, το ολοκληρωμένο κύκλωμα θα διαθέτει τα κανονικά I/O δεδομένων, θα έχει όμως επίσης τη δυνατότητα να εισάγει και να εξάγει σειριακά δεδομένα εξετασιμότητας μέσω κατάλληλου ρολογιού. Τα διάφορα ICs μπορούν να είναι συνδεδεμένα σε με μια λογική αλυσίδας αφού θα έχουν ήδη τοποθετηθεί στο PCB (Εικόνα 3.7). Εικόνα 3.7 : Δύο ICs σε ένα PCB 23

25 H επιλογή του τρόπου λειτουργίας για κάθε IC καθορίζεται με τη χρήση ενός TAP ελεγκτή (test access port) ο οποίος έχει τοποθετηθεί μέσα σε κάθε IC. Τα σήματα που αλληλοεπιδρούν στην διαδικασία αυτή είναι τα ακόλουθα: TDI Test Data Input: Αποτελεί ουσιαστικά την είσοδο που παρέχει δεδομένα καθώς και οδηγίες σε κάθε IC. TCK Test Clock: Αυτό το σήμα αποτελεί το ρολόι. TDO Test Data Output: Αυτή η έξοδος χρσιμοποιείται για να εξάγονται δεδομένα και οδηγίες από το IC. TMS Test Mode Select: Η είσοδος τούτη, μαζί με το TCK, χρησιμοποιείται για να ελεγχθεί ο TAP, μια μηχανή 16 πεπερασμένων καταστάσεων που αποτελεί τον ελεγκτή των μερών της περιφερειακής σάρωσης πάνω στο IC. Οι τρόποι λειτουργίας είναι: 1. Κανονική λειτουργία κατά την οποία τα boundary scan στοιχεία είναι αόρατα στο κύκλωμα και ανενεργά. 2. Λειτουργία εξέτασης η οποία λειτουργεί σε μία παρόμοια φιλοσοφία με το scan path test. Υπάρχουν μερικά επιπλέον πρότυπα τα οποία είναι σημαντικό να αναφερθούν και συνοδεύονται με το προηγούμενο πρότυπο που αναφέρθηκε. IEEE Std IEEE πρότυπο για μικτού σήματος δίαυλο. IEEE Std IEEE πρότυπο για εξέταση μονάδων και συντήρησης διαύλου πρωτοκόλλου IEEE Std Ενσωμάτωση στο IEEE Std : βελτίωση της ικανότητας εξέτασης διαφορικών και/ή διαζευγμένων διασυνδέσεων μεταξύ ICs σε τυπωμένα κυκλώματα και συστημάτων IEEE Std IEEE πρότυπο για ενδοσυστημική διαμόρφωση προγραμματιζόμενων συσκευών Αξίζει επίσης να αναφερθεί, ότι πλέον έχει αναπτυχθεί γλώσσα προγραμματισμού κατάλληλη για περιφερειακή σάρωση με όνομα Boundary Scan Description Language (BSDL). Αποτελεί μέρος της VHDL και υποστηρίζεται από το πρότυπο Μερικές από τις άλλες μεθόδους DFT που υπάρχουν είναι η MBIST (Memory BIST ) η οποία όπως φαίνεται και από το όνομα απευθύνεται σε τεστ μνημών. Μια άλλη εξαιρετικά χρήσιμή 24

26 μέθοδος αποτελεί το Iddq testing. Περισσότερες πληροφορίες για τη λειτουργία της θα αναφερθούν στο κεφάλαιο DFT Μικτού Σήματος 3.3.1: Περιγραφή των τεχνικών DFT σε μικτό κύκλωμα Μετά από όσα αναφέρθηκαν παραπάνω είναι πλέον εύκολα αντιληπτό, ότι η ποιότητα των μικτού σήματος ολοκληρωμένων κυκλωμάτων καθορίζεται κυρίως από το αναλογικό κομμάτι, παρόλο που την μεγαλύτερη περιοχή καλύπτει το ψηφιακό. Ο λόγος είναι προφανής και ειδικότερα εκφράζεται από το γεγονός ότι οι τεχνικές εξέτασης των ψηφιακών κυκλωμάτων είναι δομημένες και ορισμένες σε ένα άριστο επίπεδο, ενώ οι αναλογικές έχουν ακόμα μεγάλες ελλείψεις. Σε ένα κλασσικό ολοκληρωμένο κύκλωμα οι δύο γενικές κατηγορίες κυκλωμάτων, που υπάρχουν μέσα, μπορούν κάλλιστα να χωριστούν και να είναι ανεξάρτητες. Ουσιαστικά, εννοείται η απομόνωση του ψηφιακού κομματιού από το αναλογικό. Έτσι, η παραδοσιακή και μέχρι σήμερα ακολουθούμενη διαδικασία στη βιομηχανία είναι η εξής: Αφού σχεδιασθεί και προσομοιωθεί η συμπεριφορά, να διενεργείται προσπάθεια απομόνωσης των κομματιών σε αναλογικά και ψηφιακά και η κάθε ομάδα μηχανικών να εφαρμόζει τις δικές τις τεχνικές ( όπου ένα βασικό κομμάτι είναι ο DFT) ξεχωριστά. Επικεντρώνοντας την προσοχή στο στάδιο της προσομοίωσης των δοκιμών (άρα ακόμα πριν κατασκευασθεί το κύκλωμα) αντιμετωπίζουμε ένα δομικό πρόβλημα, το οποίο είναι την έλλειψη του κατάλληλου εργαλείου. Μέχρι τώρα, δεν υπάρχει κάποιο λογισμικό το οποίο θα μπορεί να αντιληφθεί και να εφαρμόσει DFT και γενικά τεχνικές εξέτασης στο συνολικό IC με ανεκτό επίπεδο απόδοσης. Έχουν γίνει επανειλημμένες προσπάθειες για δημιουργία DFT μικτής λογικής, αλλά ακόμα δεν έχει εδραιωθεί κάποια αρκετά αξιόπιστη μέθοδος, ώστε να είναι δυνατό να υιοθετηθεί από την EDA βιομηχανία. Όμως αυτό που έχει επιτευχθεί είναι το εξής: Δηλαδή να εισάγονται μηχανισμοί (τοπολογίες) που κατέχουν τη δυνατότητα να εξετάσουν και τα δύο είδη κυκλωμάτων, αφού έχει κατασκευασθεί το chip, με παράλληλη χρήση ΑΤΕ. Λόγω όμως των επιπλέον μηχανισμών, η χρήση του ΑΤΕ είναι πιο περιορισμένη, γεγονός το οποίο προσφέρει πολλά οφέλη ως προς το κόστος, το χρόνο κτλ. Ο πιο γνωστός μηχανισμός που χαρακτηρίζεται κιόλας από το πρότυπο IEEE Std , ονομάζεται μικτού σήματος δίαυλος εξέτασης (mixed-signal test bus). Ουσιαστικά συνιστά επέκταση του προτύπου , ώστε να εισαχθούν δυνατότητες εξέτασης και του αναλογικού μέρους ενός IC. Μερικές φόρες το πρότυπο αναφέρεται ως αναλογική περιφερειακή σάρωση (Analog Boundary Scan). Όπως είναι προφανές αποτελεί μία επέκταση της ψηφιακής περιφερειακής σάρωσης, με εσωτερικές μεταγωγές για τα αναλογικά σήματα 25

27 μέσα στο IC, και πρόσβαση στα αντίστοιχα Ι/Ο. Τα παραπάνω φαίνονται στην Εικόνα 3.8 όπου παρατηρούμε λεπτομερώς τα επιπλέον συστήματα (TBIC, ABM, ATAP) τα οποία προστέθηκαν στην συνολική συνδεσμολογία. Με τους όρους ΑΒM & DBM εννοούμε Analog & Digital Boundary Modules (αναλογικές και ψηφιακές μονάδες σάρωσης) που ουσιαστικά αντικαθιστούν τα αναλογικά και ψηφιακά Ι/Ο. Ένα χαρακτηριστικό παράδειγμα μπορεί να βρεθεί στις αναφορές [13]. Μερικές άλλες τεχνικές σε ερευνητικό επίπεδο είναι οι ακόλουθες: χρήση συνδυασμού εσωτερικής και εξωτερικής εξέτασης με εισαγωγή ενιαίων στοιχείων στο εσωτερικό του κυκλώματος που περιλαμβάνουν δυνατότητες εξέτασης και των δύο τύπων κυκλωμάτων, όπως LSFR,MISR,BILBO,MUX,scanning paths για το ψηφιακό κομμάτι και BICS,OBIST,MUX,Signature Analysis για το αναλογικό κομμάτι. Τα ερευνητικά άρθρα τα οποία καλύπτουν αυτές τις τεχνικές υπάρχουν αναλυτικά στις αναφορές [14]. Στα επόμενα δύο κεφάλαιο θα καταγραφεί αναλυτικά η διαδικασία η οποία υιοθετήθηκε για τον DFT μικτού σήματος στο πλαίσιο της διπλωματικής και όπως μπορεί κάποιος εύκολα να αντιληφθεί από τα παραπάνω, το κάθε κομμάτι του συνολικού μικτού κυκλώματος αναλύθηκε ξεχωριστά και εισάχθηκαν οι αντίστοιχοι μηχανισμοί στο καθένα. 26

28 27 Εικόνα 3.8: Δίαυλος εξέτασης μικτου σήματος, τοπολογία αναλογικής περιφερειακής σάρωσης

29 Αναλογικός DFT σε ενα 3-bit flash ADC 4.1: Η Pull-up & Pull-down transistor DFT μέθοδος Η μέθοδος εκφράζεται ουσιαστικά από την αλλαγή της τοπολογίας του κυκλώματος αντί να πολώνονται κατάλληλα οι κόμβοι, όπως συμβαίνει παραδείγματος χάρη στην περίπτωση του scan path testing στα ψηφιακά κυκλώματα. Έτσι ουσιαστικά δεν χρειάζεται να παραχθούν διανύσματα κατάλληλα για να πολωθεί το κύκλωμα και να παρατηρηθεί η απόκριση. Η λογική η οποία ακολουθείται, επικεντρώνεται στην αναγνώριση των καταστροφικών σφαλμάτων που θεωρούνται και τα πιο κρίσιμα σε ένα κύκλωμα. προσθήκη επιπλέον τρανζίστορ, και στο δεύτερο τοποθετούνται σημεία παρατήρησης στο κύκλωμα ώστε να παρακολουθούνται συγκεκριμένοι κόμβοι που επιλέχθηκαν μέσα από αυστηρώς συγκεκριμένη διαδικασία (test node selection). Πιο αναλυτικά, η μέθοδος χωρίζεται σε δύο κομμάτια: το πρώτο κομμάτι είναι αυτό της αλλαγής της τοπολογίας η οποία συμβαίνει με προσθήκη επιπλέον τρανζίστορ, και στο δεύτερο τοποθετούνται σημεία παρατήρησης στο κύκλωμα ώστε να παρακολουθούνται συγκεκριμένοι κόμβοι που επιλέχθηκαν μέσα από αυστηρώς συγκεκριμένη διαδικασία (test node selection). Παρακάτω θα εξηγηθεί το πρώτο κομμάτι και στο επόμενο υποκεφάλαιο το δεύτερο. Εικόνα 4.1: Δομικά μπλοκ της μεθόδου Ξεκινώντας, υπάρχει η εισαγωγή των λεγόμενων PX (Pull-up or Pull-down) transistor (Εικόνα 4.1). Στην Εικόνα 4.2(α) φαίνεται πώς θα γίνει ένας απλός καθρέφτης ρεύματος μετά την τοποθέτηση ενός PD ΝMOS τρανζίστορ. Το NMOS θα ενεργοποιηθεί επιλεχθεί η λειτουργία εξέτασης. Στη κανονική λειτουργία το τρανζίστορ πολώνεται με τάση Vgs 0V, οπότε βρίσκεται στην περιοχή αποκοπής και δεν επηρεάζει καθόλου την φυσιολογική ροή του κυκλώματος (Εικόνα 4.2(β)). Για να γίνει εξέταση του κυκλώματος, αρχικά πραγματοποιείται προσομοίωση 28

30 του με το τρανζίστορ στην αποκοπή, οπότε και βρίσκεται στην κανονική τοπολογία του. Αποθηκεύονται οι τιμές των κόμβων (τάσεις) που προέκυψαν από την προσομοίωση και στη συνέχεια ενεργοποιείται με κατάλληλη πόλωση το τρανζίστορ και η καινούργια τοπολογία φαίνεται στην Εικόνα 4.2(γ). Αντίστοιχα πραγματοποιούνται κατάλληλες μετρήσεις με το τρανζίστορ τοποθετημένο και πολωμένο, εισάγοντας σφάλματα στο κύκλωμα και τέλος συγκρίνονται τις τιμές με αυτές του κανονικού κυκλώματος. Η λογική για τα PU pμos είναι ίδια με την παραπάνω, απλά με αντίθετες πολώσεις. Εικόνα 4.2(β):Τοπολογία σε κανονική λειτουργία (Vc=0) Εικόνα 4.2(α) : Καθρέφτης ρεύματος με PD transistor Εικόνα 4.2(γ): Τοπολογία σε λειτουργία εξέτασης (Vc=VDD) Αναφορικά με τα καταστροφικά σφάλματα, επιλέχθηκε το μοντέλο των 5 σφαλμάτων σε ένα CMOS τρανζίστορ (RDO,RSO,RGD,RGS,RGO, Εικόνα 4.3). Βεβαίως ανάλογα με το κύκλωμα και την τοπολογία του, κάποια από τα σφάλματα αυτά παραλείπονται για κάθε τρανζίστορ, επειδή δεν υφίστανται. 29

31 Εικόνα 4.3: Μοντέλο 5 σφαλμάτων CMOS Το κύκλωμα το οποίο χρησιμοποιείται στην παρούσα διπλωματική, όπως φαίνεται και στον τίτλο, είναι ένας 3-bit flash ADC που αποτελείται ουσιαστικά από επτά αναλογικούς συγκριτές, καθώς και έναν ψηφιακό κωδικοποιητή (που εσωτερικά του έχει τρεις πύλες OR τεσσάρων εισόδων ). Τα παραπάνω φαίνονται στις Εικόνες 4.4(α),4.4(β) και 4.4(γ). Εικόνα 4.4(β):Σύμβολο του αναλογικού συγκριτή Εικόνα 4.4(α): Σχηματικό του 3-bit flash ADC Εικόνα 4.4(γ): Σύμβολο του ψηφιακού κωδικοποιητή 30

32 Η μέθοδος επικεντρώνεται στους αναλογικούς συγκριτές, και λόγω της παραλληλίας τους, είναι πιο εύκολο να αναλυθεί μόνο ένας από αυτούς και απλά να εφαρμοσθούν τα αποτελέσματα στους υπόλοιπους. Η τοπολογία του συγκριτή φαίνεται στην Εικόνα 4.5 και ουσιαστικά αποτελείται από έναν άλλο συγκριτή σε σειρά με έναν αντιστροφέα. Στο σύνολο υπάρχουν έντεκα τρανζίστορ και τέσσερις εσωτερικοί κόμβοι. Τα πιθανά καταστροφικά σφάλματα, σύμφωνα με το μοντέλο σφάλματος που επιλέχθηκε, προέκυψαν σαράντα και φαίνονται αναλυτικά στον πίνακα 4.1. Εικόνα 4.5: Τοπολογία του συνολικού συγκριτή Μ 0 R DO R SO R GS R GO Μ 1 R DO R SO R GD R GS Μ 2 R DO R SO R GD R GS Μ 7 R DO R SO R GD R GS Μ 8 R DO R SO R GD R GS Μ 9 R DO R SO R GΟ R GS M 10 R DO R SO R GD R GS M 11 R DO R SO R GD R GS M inv0 R DO R SO R GD R GS M inv1 R DO R SO R GD R GS Πίνακας 4.1 : Καταστροφικά σφάλματα στον αναλογικό συγκριτή 31

33 Η διαδικασία που υιοθετήθηκε από αυτό το σημείο και μετά είναι η εξής: για κάθε εσωτερικό κόμβο εμφανίζονται δύο πιθανές καταστάσεις. Δηλαδή μέσω των επιπλέον τρανζίστορ ( PU & PD ), θα διενεργηθεί πόλωση σε υψηλό και χαμηλό δυναμικό. Κατά συνεπεια στο κύκλωμα μπορούν αντίστοιχα να υπάρξουν οχτώ συν μία (την κανονική), δηλαδή εννέα τοπολογίες συνολικά. Για κάθε τοπολογία θα πραγματοποιηθούν προσομοιώσεις χωρίς σφάλματα και στη συνέχεια τα καταστροφικά σφάλματα θα εισαχθούν ένα προς ένα στο κύκλωμα. Πραγματοποιούνται 30 Monte Carlo προσομοιώσεις για κάθε σφάλμα (και για την χωρίς σφάλματα περίπτωση), αποθηκεύοντας την τιμή του δυναμικού του ενδιαφερόμενου κόμβου. Στη συνέχεια μέσω κατάλληλου κριτηρίου αποφασίζεται αν το σφάλμα ανιχνεύθηκε ή όχι.( Το κριτήριο φαίνεται από τον παρακάτω τύπο: 1 8 (μ 0 μ i ) T σ 1 (μ 0 μ i ) ln( σ σ 0 σ i ) > 10mV + 3σ max (1) Όπου σ = σ 0+σ i 2, σ max = max (σ 0, σ i ), μ είναι οι μέσες τιμές των κατανομών οι οποίες προκύπτουν μέσα από τις 30 προσομοιώσεις και οι τιμές των αντίστοιχων τυπικών αποκλίσεων (με μ0 να αναφέρεται στην τοπολογία χωρίς σφάλμα και οι υπόλοιπες μi στο με αύξοντα αριθμό σφάλμα που αντιπροσωπεύουν).το αριστερό μέρος του τύπου εκφράζει την απόσταση κατανομών Bhattacharyya. Ουσιαστικά μέσω της διαδικασίας, πραγματοποιούνται συγκρίσεις της μη ελαττωματικής περίπτωσης με τις υπόλοιπες και δημιουργούνται έτσι διανύσματα για κάθε τοπολογία που εκφράζουν το ποσοστό σφαλμάτων τα οποία καλύφθηκαν. Τέλος, αφού θα έχουν εξαχθεί όλα τα διανύσματα, θα γίνει εύρεση των τοπολογιών που εγγυώνται το μεγαλύτερο ποσοστό κάλυψης σφαλμάτων. 4.2: Entropy-based test node algorithm Εδώ θα αναλυθεί το δεύτερο κομμάτι της προηγούμενης μεθόδου που επικεντρώνεται στην εισαγωγή σημείων παρατήρησης σε επιλεγμένους κόμβους. Ουσιαστικά ο στόχος είναι να επιλεχθούν προς παρατήρηση οι κόμβοι του κυκλώματος που θα δώσουν την περισσότερη πληροφορία σχετικά με τη συμπεριφορά του. Όπως αναλύθηκε στο υπάρχουν διάφορες τεχνικές μέσω των οποίων μπορεί να επιτευχθεί η εύρεση των κόμβων οι οποίοι θα ικανοποιήσουν τον παραπάνω στόχο. Εδώ, επιλέχθηκε μία αξιόπιστη μέθοδος που βασίζεται στην εύρεση του κόμβου με την μικρότερη εντροπία [15]. Η μέθοδος χρησιμοποιεί τον πίνακα ακεραίων αριθμών που εξηγήθηκε στο καθώς και τα κατάλληλα σετ ασάφειας. 32

34 Πιο αναλυτικά, για κάθε ένα από τα καταστροφικά σφάλματα που υπολογίστηκαν, πραγματοποιείται προσομοίωση και αποθηκεύονται οι τιμές των δυναμικών των κόμβων του κυκλώματος. Στη συνέχεια, αφού τελειώσουν οι προσομοιώσεις δημιουργούνται τα σετ ασάφειας και έτσι κατασκευάζεται ο πίνακας ακεραίων αριθμών, όπου κάθε στήλη εκφράζει ένα κόμβο και κάθε σειρά ένα από τα σφάλματα. Η τιμή του κάθε κελιού υποδεικνύει σε πιο σετ ανήκει το συγκεκριμένο σφάλμα στον αντίστοιχο κόμβο (Πίνακας 4.2). n1 n2 n3 n4 n5 f f f f f f f f f f f f f f f Πίνακας 4.2: Κομμάτι του πίνακα ακεραίων αριθμών όπου f1-f15 τα πρώτα 15 σφάλματα στον Πίνακα 1 Το βασικό σημείο σε αυτή την μέθοδο είναι το κριτήριο με το οποίο αποφασίζεται ποιοι κόμβοι αντιπροσωπεύουν καλύτερα το κύκλωμα. Ανάλογα με το πλήθος των σφαλμάτων στο κάθε σετ ασάφειας ( Fij ) υπολογίζεται για κάθε κόμβο η ποσότητα της πληροφορίας μέσω του τύπου: I(j) = ( F 1j f log F 1j f + F 2j f log F 2j f + + F kj f log F kj f ) = log f f k F ij 1 f F ij log F ij i=1 k i=1 = log f 1 k F f i=1 ij log F ij (2) 33

35 Όπου f το σύνολο των σφαλμάτων και το όρισμα της εντροπίας ορίζεται ως: f E(j) = F ij log F ij i=1 Η φυσική σημασία του I(j) είναι η πληροφορία η οποία συλλέγεται μέσα από την ασαφή γνώση που περιέχεται μέσα στον κόμβο. Επειδή ο αριθμός των συνολικών σφαλμάτων που προσομοιώθηκαν είναι γνωστός, το πρώτο κομμάτι του τύπου (2) είναι σταθερό και υπό αυτήν την έννοια η μεγιστοποίηση της πληροφορίας επιτυγχάνεται με ελαχιστοποίηση της εντροπίας. Κατά συνέπεια, για κάθε κόμβο υπολογίζεται η εντροπία του και μέσω της εσωστρεφούς λογικής εισάγεται στο βέλτιστο σετ κόμβων αυτός με την μικρότερη εντροπία. Έτσι, στην πρώτη επανάληψη του αλγορίθμου, ο πίνακας μειώνεται κατά ένα κόμβο. Τα κριτήρια τερματισμού είναι: 1) αν η μικρότερη εντροπία στην εκάστοτε επανάληψη είναι μηδενική ή 2) αν όλοι οι κόμβοι έχουν ίδια τιμή εντροπίας. Επιπλέον, βασικό σημείο του αλγορίθμου είναι η διαχείριση των σειρών των σφαλμάτων του πίνακα. Αυτό που συμβαίνει, είναι ότι στο τέλος της κάθε επανάληψης ομαδοποιούνται οι σειρές του πίνακα ανάλογα με το σετ που ανήκουν (σε αύξουσα σειρά). Όποιο σετ περιέχει μόνο ένα σφάλμα, τότε αυτό αφαιρείται από τον πίνακα. Έτσι μειώνονται οι σειρές του πίνακα. Σε κάθε επόμενη επανάληψη οι σειρές του πίνακα επανατμηματοποιούνται, σύμφωνα όμως με το πώς ήταν ήδη χωρισμένες από την προηγούμενη επανάληψη. Όταν ικανοποιηθεί μία από τις συνθήκες και τερματίσει ο αλγόριθμος θα έχει προκύψει το βέλτιστο σετ κόμβων που παρέχει την καλύτερη επισκόπηση του κυκλώματος. Στην επόμενη παράγραφο, φαίνεται η εφαρμογή της μεθόδου η οποία μόλις αναλύθηκε στο κύκλωμα του συγκριτή. Για να γίνει καλύτερα κατανοητή η διαδικασία αυτή παρακάτω φαίνεται ένα απλό παράδειγμα. (3) N0 N1 N2 N3 N4 F F F F F F Πίνακας 4.3(α): Αρχικός πίνακας ακεραίων N3 N3 N0 N1 N2 N4 F F F F F F Πίνακας 4.3(β): Ομαδοποιημένος πίνακας σύμφωνα με κόμβο Ν3 34

36 Εδώ, ο κόμβος που θα προστεθεί πρώτος στο σετ είναι ο N3. Μετά την ομαδοποίηση, όπως έχει καταγραφεί, οι σειρές με τα σφάλματα F6 & F5 -επειδή είναι μόνα τους μέσα στο σετ- θα διαγραφούν από τον πίνακα. Ο πίνακας που απομένει είναι: N3 N0 N1 N2 N4 F F F F Πίνακας 4.3(γ): Πίνακας μετά την διαγραφή των μοναδιαίων σετ ασάφειας Εδώ όποιος κόμβος και να επιλεγεί στη συνέχεια, ο αλγόριθμος θα τερματίσει λόγω του 2 ου κριτηρίου. Ας επιλεγεί λοιπόν τυχαία ο Ν2. Ο πίνακας τμηματοποιείται ως εξής: N3 N2 N1 N0 N4 F F F F Πίνακας 4.3(δ): Τελικός ομαδοποιημένος πίνακας Από τις δύο ομάδες που μείνανε (F1,F2 & F3,F4), δεν δημιουργείται κάποιο επιμέρους γκρουπ με την πρόσθεση του N2 στο βέλτιστο σετ. Κατά συνέπεια, επειδή το πλήθος των σφαλμάτων σε όλα τα σετ ασάφειας είναι μονάδα, έχουμε ίδια εντροπία σε όλους τους κόμβους και άρα ο αλγόριθμος τερματίζει. 4.3: Παρουσίαση και σχολιασμός αποτελεσμάτων Η εφαρμογή της μεθόδου αλλαγής τοπολογίας στον ADC έγινε μέσω του εργαλείου Virtuoso. Στο 4.1 περιεγράφηκε η διαδικασία η οποία ακολουθήθηκε. Για να γίνει καλύτερα κατανοητή η μέθοδος στο κύκλωμα παρατίθεται εδώ μία από τις τοπολογίες (Εικόνα 4.6). 35

37 Εικόνα 4.6: Pull-up transistor στον κόμβο n4 Όπως φαίνεται στην εικόνα, έχει τοποθετηθεί κατάλληλα το τρανζίστορ πάνω στον ενδιαφερόμενο κόμβο και έχει πολωθεί με τρόπο τέτοιο, ώστε να βρισκόμαστε στη λειτουργία εξέτασης. Στη συνέχεια πραγματοποιήθηκαν 41 προσομοιώσεις (εκ των οποίων η καθεμία αποτελούνταν από 30 Monte Carlo) και αποθηκεύτηκαν οι τιμές του δυναμικού του κόμβου σε κατάλληλο πίνακα στο εργαλείο MATLAB. Έπειτα, μέσω του τύπου απόφασης (1) για το αν αναγνωρίσθηκε το σφάλμα ή όχι εξάχθηκε και αποθηκεύτηκε το διάνυσμα το οποίο εκφράζει το FC για την συγκεκριμένη τοπολογία. Στην Εικόνα 4.7 μπορεί να φανεί ένα μέρος του. f1 f2 f3 f4 f5 f6 f7 f8 f9 f10 f11 f12 f13 f f26 f27 f28 f29 f30 f31 f32 f33 f34 f35 f36 f37 f38 f39 f Εικόνα 4.7: Κομμάτι του FC διανύσματος για τον κόμβο n3 με PU τοπολογία Έτσι, αφού πραγματοποιήθηκε η παραπάνω διαδικασία και στις υπόλοιπες τοπολογίες, συνελέγησαν τα αποτελέσματα. Μετά από αναλυτική έρευνα εξήχθη ο παρακάτω πίνακας που περιγράφει το fault coverage για τους διάφορους συνδυασμούς τοπολογιών. 36

38 Nodes and PX type n2 PD, n3 PU, n4 PU n2 PD, n4 PU n1 PU, n4 PU n3 PD, n4 PU Number of PXs Fault Coverage (percent) Πίνακας 4.4: Τιμές επί τις εκατό για το FC με διάφορους συνδυασμούς PXs Είναι ευχερώς αντιληπτό ότι το βέλτιστο ποσοστό κάλυψης σφαλμάτων επιτυγχάνεται με την τοποθέτηση μόνο τριών επιπλέον τρανζίστορ στο κύκλωμα μας. Υπολογίστηκε ότι από άποψη περιοχής (area overhead), στο συνολικό κύκλωμα του ADC προστίθεται ένα έξτρα 10%, το οποίο συγκριτικά με τα θετικά που προσφέρει είναι αμελητέο. Στη συνέχεια το επόμενο και τελευταίο στάδιο, ήταν αυτό της επιλογής των κατάλληλων κόμβων που θα παρακολουθούνταν. Αφού εκτελέσθηκε στο MATLAB o αλγόριθμος ο οποίος περιεγράφη στο 4.2, σε συνδυασμό με την τοποθέτηση τριών τρανζίστορ στο κύκλωμα, προέκυψε η ανάγκη τοποθέτησης ακροδεκτών στην έξοδο του συγκριτή (κάτι το αναμενόμενο) καθώς και στους κόμβους n4 και n3. Για να καλυφθεί το συνολικό αναλογικό κύκλωμα του ADC, απαιτείται η επέκταση των παραπάνω αποτελεσμάτων και στους υπόλοιπους έξι συγκριτές. 37

39 : Ψηφιακός DFT σε ένα ISCAS δοκιμαστικό κύκλωμα 5.1: Περιγραφή του κυκλώματος και της πλήρους αλυσίδας σάρωσης Το κύκλωμα που επελέγη για να εφαρμοστούν οι ψηφιακές μέθοδοι DFT αποτελείται από 5000 πύλες, 500 DFFs, 400 inverters. Η φιλοσοφία αυτού του τύπου των κυκλωμάτων είναι δυνατό να αποκαλυφθεί και από το όνομα τους. Ουσιαστικά χρησιμοποιούνται για δοκιμαστικά οποιουδήποτε τύπου και κατά συνέπεια ταιριάζουν άριστα και στην παρούσα περίπτωση. Όπως αναφέρθηκε παραπάνω, η πρώτη και βασική μέθοδος που εισήχθη είναι αυτή της πλήρη αλυσίδας σάρωσης. Ουσιαστικά, όλα τα DFFs μετατράπηκαν σε scan DFFs με επιπλέον εισόδους, ώστε να προσφερθούν δυνατότητες εξέτασης. Αυτό πραγματοποιήθηκε μέσω του εργαλείου Genus, όπου ελέγχθηκε αν το κύκλωμα είναι κατάλληλο για αυτήν την DFT τεχνική, και αφού διαπιστώθηκε ότι ήταν συμβατό, πραγματοποιήθηκε η τροποποίηση και η εισαγωγή των επιπλέον στοιχείων του κυκλώματος. Αρχικά, «καταγράφηκαν» τα στάδια του syn_generic,syn_map & syn_opt τα οποία ουσιαστικά περιγράφουν το κομμάτι, όπου οι πύλες του κυκλώματος αντιστοιχίζονται πρώτα σε γενικής φύσης πύλης και στην συνέχεια σε αυτές των διαθέσιμων βιβλιοθηκών. Έπειτα τα DFFs αντιστοιχήθηκαν στα SDFFs (scan DFFs). Τελικά εισήχθησαν οι αλυσίδες σάρωσης. Έτσι το κύκλωμα ήταν πλέον έτοιμο για να εξεταστεί το κατά πόσο ήταν αποδοτική ή όχι η μέθοδος που επελέγη. Για να γίνει αυτό, εξήχθησαν τα κατάλληλα αρχεία από το Genus ώστε, να γίνει η μετάβαση στο επόμενο εργαλείο που ονομάζεται Modus. Μέσω αυτού, εξήχθησαν αποτελέσματα ως προς το fault coverage που προσφέρουν οι μέθοδοι. Να αναφερθεί εδώ ότι τα αποτελέσματα αυτά ήταν σε επίπεδο προσομοίωσης, γιατί το επόμενο στάδιο θα ήταν με χρήση ΑΤΕ, κάτι που δεν ήταν στόχος αυτής της διπλωματικής. Τα αποτελέσματα θα σχολιασθούν αναλυτικά στο : Iddq testing Εδώ θα γίνει αναλυτική περιγραφή για την DFT τεχνική η οποία βασίζεται στο ρεύμα Iddq και στη διαδικασία που εφαρμόσθηκε για να εισαχθεί στο κύκλωμα. Η συγκεκριμένη τεχνική βασίζεται στην μέτρηση του ρεύματος τροφοδοσίας Idd σε κατάσταση ισορροπίας, όπου ουσιαστικά στο κύκλωμα δεν συμβαίνουν μεταγωγές και οι είσοδοι παραμένουν σε στατικές τιμές. Το ρεύμα που μετριέται υπό αυτές τις συνθήκες καλείται Iddq (quiescent) [16]. Το Iddq testing χρησιμοποιεί την αρχή, ότι σε ένα ορθά λειτουργικό ολοκληρωμένο ψηφιακό κύκλωμα δεν υπάρχει στατικό μονοπάτι μεταξύ της τροφοδοσίας και της γείωσης, εκτός από 38

40 ένα εξαιρετικά μικρό ρεύμα διαρροής. Πολλά συνηθισμένα σφάλματα στη βιομηχανία των ημιαγωγών, κατά τα στάδια κατασκευής ενός IC, θα προκαλέσουν την αύξηση του προκείμενου ρεύματος κατά πολλές τάξεις μεγέθους, οπότε και είναι εύκολο να ελεγχθεί. Αυτό εκκολάπτει το πλεονέκτημα, ότι ελέγχεται το chip για πολλαπλά σφάλματα με μόνο μία μέτρηση. Ένα άλλο βασικό πλεονέκτημα είναι ότι είναι δυνατό να ανιχνευθούν σφάλματα τα οποία οι κλασσικές μέθοδοι ( όπως η full scan chain ) δεν μπορούν. Συνιστά μια διαδικασία πολύ πιο πολύπλοκη από την απλή μέτρηση του ρεύματος τροφοδοσίας. Αν ένα καλώδιο βραχυκυκλωθεί με την τάση τροφοδοσίας Vdd, για παράδειγμα, δεν θα τραβάει περισσότερο ρεύμα, εφόσον η πύλη που οδηγεί το σήμα αυτό προσπαθεί να τεθεί στη λογική τιμή 1. Παρόλα αυτά, αν μια διαφορετική είσοδος επιχειρεί να θέσει το σήμα στην τιμή 0, θα οδηγήσει σε μεγάλη αύξηση του ρεύματος κατάστασης ισορροπίας, και έτσι θα σηματοδοτήσει ένα προβληματικό κύκλωμα. Τυπικές Iddq δοκιμές χρησιμοποιούν είκοσι ή και περισσότερες εισόδους για να πολωθεί το κύκλωμα. Είναι σημαντικό ότι αυτές οι είσοδοι απαιτούν μόνο ελεγξιμότητα και όχι παρατηρισιμότητα. Αυτό συμβαίνει γιατί η παρατηρισιμότητα πραγματοποιείται μέσω της κοινής συνδεσμολογίας της τάσης τροφοδοσίας. Η συγκεκριμένη τεχνική έχει πολλά πλεονεκτήματα, όπως το ότι είναι μια απλή και άμεση εξεταστική διαδικασία η οποία μπορεί να ανιχνεύσει φυσικά ελαττώματα. Επίσης, η περιοχή και ο σχεδιαστικός χρόνος που απαιτούνται είναι αρκετά μικρά, η παραγωγή των τεστ είναι πολύ γρήγορη και ο χρόνος πραγματοποίησης της εξέτασης είναι σχετικά μικρός, επειδή τα διανύσματα εξέτασης είναι μικρά. Τέλος -και εξίσου σημαντικό - είναι το γεγονός ότι έχει τη δυνατότητα να αναγνωρίζει σφάλματα και ελαττώματα τα οποία άλλες καθιερωμένες μέθοδοι δεν τα καταφέρνουν. Για την εφαρμογή της συγκεκριμένης μεθόδου η διαδικασία η οποία υιοθετήθηκε σε πρακτικό επίπεδο- είναι η εξής: κατά την εξαγωγή των κατάλληλων αρχείων από το Genus για το Modus, ώστε να διενεργηθεί το full scan chain testing, εξήχθησαν μερικά επιπλέον αρχεία που αφορούν ρυθμίσεις (οι οποίες συμβαίνουν αυτόματα από το εργαλείο) σχετικά με το Iddq testing. Αφού έγινε αυτό, μέσα στο Modus πραγματοποιήθηκε η χρήση όλων αυτών των αρχείων μέσω κατάλληλων εντολών και ορισμάτων. Έτσι, εκτός από το full scan, ενεργοποιήθηκε και η διεξαγωγή του Iddq testing με κατάλληλη εκτίμηση για το fault coverage και μερικές επιπλέον πληροφορίες που θα αναλυθούν καλύτερα στο : Παρουσίαση Αποτελεσμάτων Εδώ θα παρουσιαστούν τα αποτελέσματα του ψηφιακού DFT. Όπως περιεγράφη παραπάνω, αρχικά έγινε η προετοιμασία του κυκλώματος μέσω του εργαλείου Genus, όπου πραγματοποιήθηκαν οι απαραίτητες τροποποιήσεις και βελτιστοποιήσεις ώστε να εισαχθούν οι δυνατότητες DFT. Αφού τελείωσε αυτό το στάδιο, εξήχθησαν τα κατάλληλα αρχεία τα οποία 39

41 απαιτούνται απο το εργαλείο Modus για να εφαρμοσθεί οι full scan chain καθώς και iddq testing τεχνικές. Αναφέρθηκε ανωτέρω το πλήθος των διάφορων στοιχείων που αποτελούν το κύκλωμα. Μετά τη διαδικασία βελτιστοποίησης και εισαγωγής των κατάλληλων στοιχείων DFT, το κύκλωμα τελικά μειώθηκε όπως φαίνεται στις εικόνες 5.1(α) & 5.1(β). Ουσιαστικά, μέσω κατάλληλων αλγοριθμών, το εργαλείο ελαχιστοποιεί κατάλληλα το πλήθος των στοιχείων του κυκλώματος, ώστε η λειτουργία να μην αλλάζει, αλλά να εξοικονομείται χώρος, κόστος, χρόνος και άλλες πολλές παράμετροι. Εικόνα 5.1(α): Πλήθος εναπομείναντων στοιχείων εκφρασμένα αναλόγα με τον τύπο τους (σειριακά,συδυαστικά κτλ.) Εικόνα 5.1(β): Αναλυτικά τα μέρη του τελικού ψηφιακού κυκλώματος 40

42 Μαζί με τα παράπανω παρατίθεται ενδεικτικά και ο τελικός έλεγχος όλων των κανόνων DFT, όπου φαίνεται ξεκάθαρα ότι και τα 202 DFFs πέρασαν και είναι διαθέσιμα για να αλλάχθούν σε Scan DFFs, ώστε να προστεθούν οι κατάλληλες δυνατότητες εξέτασης. Εικόνα 5.2: Τελικός DFT rule check με ποσοστών χρήσιμων DFFs (registers) επί των συνολικών Έτσι, ενωθήκαν όλα τα SDFFs σε μία ενιαία αλυσίδα, κομμάτια της οποίας φαίνονται στις Εικόνες 5.3 & 5.4, και εξήχθησαν τα αρχεία για το Modus. Εικόνα 5.3: κομμάτι τελικής αλυσίδας που δημιουργήθηκε όπου διακρίνονται ξεκάθαρα οι ακροδέκτες 41

43 Εικόνα 5.4: Ένα άλλο μέρος της αλύσιδας που φαίνεται ένα DFF σάρωσης πιο αναλυτικά Μέσα στο Modus γράφτηκε το κατάλληλο πρόγραμμα το οποίο ορίζει και εκτελεί τις δύο μεθόδους DFT που αναφέρθηκαν. Τα αποτελέσματα φαίνονται καθαρά παρακάτω. Αρχικά, τα σφάλματα που αναγνωρίσθηκαν ως πιθανά φαίνονται στις Εικόνα 5.5. Όπως μπορεί κανείς να δει υπάρχει μεγάλο πλήθος πιθανών σφαλμάτων. Εικόνα 5.5: Συνολικά σφάλματα που αναγνωρίσθηκαν απο το εργαλείο Στην συνέχεια πραγματοποιήθηκε η μέθοδος του full scan chain και τα αποτελέσματα μπορούν φανούν στην εικόνες 5.6 και 5.7. Φαίνεται η αποτελεσματικότητα της μεθόδου απο το ποσοστό κάλυψης σφαλμάτων που προκύπτει, το οποίο αγγίζει το 100% με 13(λογικής) + 4(σάρωσης) διανύσματα εξέτασης. Κατά συνέπεια για ένα αρχικό μέσο εξέτασης του κύκλωματος προσφέρει αξιοπρεπή κάλυψη. 42

44 Εικόνα 5.6: Αναλυτική διαδικασία της μεθόδου αλυσίδας σαρώσης Η επόμενη μέθοδος είναι αυτή του Ιddq. Μαζί με τα αποτελέσματα θα παρατεθεί εδώ και μία ακόμα εικόνα, η οποία δείχνει τις επιπλέον εντολές που εισάχθηκαν στο αρχείο που απαιτεί το εργαλείο ώστε να πραγματοποιηθεί το Ιddq (Εικόνες 5.8 & 5.9 & 5.10). Εικόνα 5.7: Τελικά αποτελέσματα της μεθόδου αλυσίδας σάρωσης 43

45 Εικόνα 5.8: Επιπλέον κώδικας που απαιτήθηκε για την παραγωγή του iddq testing Όπως μπορούμε να δούμε στα αποτελέσματα και το Iddq testing έφθασε σε ποσοστό 100% κάλυψης σφαλμάτων με μόνο 8 διανύσματα. Εικόνα 5.9: Η διαδικασία του iddq testing με λεπτομέρεια 44

46 Εικόνα 5.10: Τελικά αποτελέσματα του iddq testing Τα τελικά αποτελέσματα απο όλα τα τεστ που πραγματοποιήθηκαν φαίνονται στην Εικόνα Εικόνα 5.11: Συνολικά τελικά αποτελέσματα των DFT μεθόδων Όπως μπορεί εύκολα να παρατηρηθεί επαληθεύεται η φράση, ότι ο ψηφιακός DFT είναι αρκετά αναπτυγμένος. Είναι βέβαια σημαντικό να σημειωθεί, ότι μετα τις βελτιστοποιήσεις το κύκλωμα μειώθηκε σε μεγάλο βαθμό από άποψη πλήθους στοιχείων. Έτσι, το εργαλείο διευκολύνθηκε στο να καλύψει τα πιθανά σφάλματα, αλλά αυτό δεν είναι απαραίτητο να συμβαίνει σε κάθε κύκλωμα. Σε μεγαλύτερα και πραγματικά κυκλώματα η διαδικασία τούτη θα ήταν ελαφρώς πιο χρονοβόρα και πιθανότατα θα υπήρχε μια μικρή αποκλίση στα αποτελέσματα (ποσοστό κάλυψης σφαλμάτων, διανύσματα εξέτασης) τα οποία υπάρχουν στην παρούσα τοπολογία. Παρόλα αυτά, οι μέθοδοι είναι χαρακτηρισμένες ως άκρως αποτελεσματικές απο την βιομηχανία και χρησιμοποιούνται κατά κόρον. Στο παράρτημα που υπάρχει εξηγούνται αναλυτικά τα αρχεία που χρησιμοποιήθηκαν για να εφαρμοσθούν οι μέθοδοι του ψηφιακού DFT. 45

47 : Μελλοντικές βελτιώσεις 6.1: Αδυναμία μικτής προσομοίωσης λόγω έλλειψης εργαλείων Ένα από τα βασικά ζητήματα τα οποία ακόμα δεν έχουν διευθετηθεί στον EDA χώρο είναι αυτό της μικτής προσομοίωσης. Υπάρχει βέβαια η δυνατότητα προσομοίωσης του ψηφιακού κυκλώματος μέσα στο Virtuoso, αλλά έτσι χάνονται οι δυνατότητες του ψηφιακού DFT που διαθέτουν τα ψηφιακά εργαλεία. Αντίστοιχα είναι πιθανή η μετατροπή του αναλογικού κυκλώματος σε μια μορφή ψηφιακού μέσα από ένα εργαλείο που ονομάζεται Liberate ή μέσω του behavioural modelling, αλλά χάνεται η εσωτερική πληροφορία του κυκλώματος. Στόχος είναι να γεφυρωθεί ως ένα βαθμό το χάσμα, αλλά ακόμα δεν είναι αρκετά φερέγγυες και αξιόπιστες οι προαναφερθείσες μετατροπές ώστε να καθιερωθούν επίσημα από τη βιομηχανία. Ένας άλλος λόγος που συμβαίνει αυτό, είναι ότι οι δύο κατηγορίες κυκλωμάτων μπορούνε να αναλυθούν και να σχεδιασθούν αυτόνομα ως επί το πλείστον. Συνεπώς η διαδικασία που ακολουθείται είναι η εξής : Η κάθε ομάδα πραγματοποιεί το δικό της κομμάτι (σχεδιασμός, εξέταση, κτλ. ) και αφού τελειώσουν προχωρούν στη συνολική εξέταση μέσω εξωτερικού ΑΤΕ. Το μεγάλο πρόβλημα έγκειται στους εξαιρετικά αργούς χρόνους προσομοίωσης των αναλογικών κυκλωμάτων. Αποτελεί συνεπώς ένα ζήτημα το οποίο με την πάροδο του χρόνου και την ραγδαία εξέλιξη της τεχνολογίας, πιθανότατα θα αντιμετωπιστεί. 6.2 : Iddq εξέταση σε μικτό κύκλωμα θεωρητικά και πρακτικά Η συγκεκριμένη DFT τεχνική είναι ευρέως αναπτυγμένη, όπως φάνηκε και παραπάνω στα 5.2 και 5.3 με ικανοποιητικά και ταχύτατα αποτελέσματα στον ψηφιακό κόσμο. Μέσω περαιτέρω ανάλυσης του θεωρητικού κομματιού της μεθοδολογίας, κοιτώντας τα αναλογικά και ψηφιακά κυκλώματα σε επίπεδο τρανζίστορ, θα μπορούσε κάποιος να πει ότι η συγκεκριμένη τεχνική θα συνιστούσε ένα αξιοπρεπές γεφύρωμα στο μικτό DFT. Ουσιαστικά, θα μεγάλωνε κατάλληλα το μέγεθος των Iddq διανυσμάτων/εισόδων στο κύκλωμα, για να πολώσει και το αναλογικό μέρος ώστε να προσομοιωθούν μέσω των σφαλμάτων τα μονοπάτια από την τροφοδοσία στην γείωση. Έτσι, θα μπορούσε να υπάρξει μια πραγματική μικτή τεχνική που θα αναγνώριζε ένα ελαττωματικό ή μη, μικτό ολοκληρωμένο κύκλωμα. Πάλι θα υπήρχαν βέβαια χρονικά προβλήματα (από άποψη χρόνου προσομοίωσης) και πιθανότατα κάποια προβλήματα συγχρονισμού, γιατί οι δύο τύποι κυκλωμάτων λειτουργούν με διαφορετική λογική. Ωστόσο με την κατάλληλη προσοχή θα ήταν δεκτικοί περαιτέρω αντιμετώπισης. Προχωρώντας όμως από τη θεωρία στην πράξη, εύκολα βλέπει κανείς ότι αυτό δεν είναι δυνατό λόγω της αδυναμίας κατάλληλων εργαλείων. Κατά συνέπεια μια μελλοντική προσπάθεια, θα 46

48 μπορούσε να είναι το μικτό Iddq testing -με κατάλληλα εργαλεία και απόφαση- για την εγκυρότητα ενός συνολικού μικτού ολοκληρωμένου κυκλώματος. 6.3 : Αυτοματοποίηση και εμπορευματοποίηση του αναλογικού και του μικτού DFT Όπως είναι τελικά φανερό, οι ψηφιακές τεχνικές DFT είναι εξαιρετικά αναπτυγμένες και ταχύτατες, ενώ οι αναλογικές είναι μη αυτοματοποιημένες και σχετικά αργές. Αυτό εισάγει την ανάγκη άμεσης προόδου του συγκεκριμένου τομέα με αυτοματοποίηση αξιόπιστων μεθόδων, όπως αυτή που χρησιμοποιήθηκε στην παρούσα διπλωματική εργασία. Υπάρχουν βεβαίως προβλήματα χώρου και χρόνου αλλά με κατάλληλη περαιτέρω έρευνα και καινοτομία θα μπορέσουν να αντιμετωπιστούν. Ένα παράδειγμα θα μπορούσε να είναι με πολυνηματική και πολυεπεξεργαστική λογική, ώστε οι χρόνοι να μειωθούν σε σημαντικό βαθμό. 47

49 Παράρτημα : Αναλυτική επεξήγηση της ροής του ψηφιακού DFT Παρακάτω θα σκιαγραφηθεί η διαδικασία η οποία ακολουθήθηκε στο εργαλείο Genus, με παρουσίαση του βασικού κώδικα που χρησιμοποιήθηκε και αναλυτικά σχόλια για την λειτουργία του καθώς και της αντίστοιχης διαδικασίας στο Modus. Για διευκόλυνση, έγινε χρήση ενός αρχείου τύπου tcl που παράχθηκε απο το Genus και αποτελεί ένα πρότυπο (template) μιας συνολικής DFT διαδικασίας σε ένα ψηφιακό ολοκληρωμένο κύκλωμα (εισαγωγή στοιχείων για πλήρους σάρωσης αλυσίδα, περιφερειακή σάρωση, MBIST και άλλα). Για τις απαιτήσεις της διπλωματικής εργασίας έγιναν οι κατάλληλες προσαρμογές στο αρχείο, ώστε να ικανοποιεί τους τύπους DFT που επελέγησαν. Αρχικά ορίζονται οι γενικές μεταβλητές και τα ορίσματα τα οποία θα χρησιμοποιθούν (Εικόνα 8.1). Όπώς μπορεί κανείς να δει εδώ, γίνεται ο ορισμός του σχεδίου (Verilog κώδικας,design), βασικά μονοπάτια (paths) σχετικα με βιβλιοθήκες, εξόδους, αναφορές, logs, όπως επίσης και οι παράμετροι για την αναλυτικότητα των σταδίων του syn_map,syn_opt & syn_gen που αναφέρθηκαν στο 5.1. Εικόνα 8.1: Αρχικοποίηση γενικών μεταβλητών και ορισμάτων Έπειτα, έγινε η επιλογή των βιβλιοθηκών που θα χρησιμοποιηθούν και περιέχουν όλες τις διαθέσιμες πληροφορίες για τις πύλες, τρανζίστορ, καθυστερήσεις, θόρυβο, παρασιτικά (Εικόνα 8.2). 48

50 Εικόνα 8.2: Αρχικοποίηση κατάλληλων βιβλιοθηκών Το επόμενο βήμα, αφού έγιναν οι βασικές αρχικοποιήσεις ήταν να εισαχθεί ο Verilog κώδικας που περιγράφει το κύκλωμα. Αυτό φαίνεται στην Εικόνα 8.3 όπου εκπονείται το σχέδιο και ελέγχεται για οποιοδήποτε σφάλμα. Εισάγονται επίσης οι χρονικοί περιορισμοί που απαιτούνται απο το εργαλείο (οι οποίοι θα μπορούσαν να παραλειφθούν, αλλά για πιο πλήρη σχεδίαση εισήχθησαν μερικοί ενδικτικοί). Εικόνα 8.3: Εισαγωγή και έλεγχος του κώδικα/κυκλώματος στο εργαλείο καθώς και χρονικοί περιορισμοί Αφού εισήχθησαν το κύκλωμα και οι περιορισμοί, οριοθετήθηκαν τα κατάλληλα γκρουπ για συσχέτιση του ρολογιού με εισόδους και εξόδους. Το κομμάτι αυτό του κώδικα υπήρχε μέσα στο πρότυπο αρχείο και δεν αλλάχθηκε (Εικόνα 8.4). 49

51 Εικόνα 8.4: Ορισμός κατάλληλων γκρουπ συσχέτισης ρολογιού,εξόδων και εισόδων Μετά, ακολουθεί το στάδιο στο οποίο έγινε η επιλογή διάφορων χαρακτηριστικών του DFT (Εικόνα 8.5). Οι περισσότερες εντολές δεν άλλαξαν σε σχέση με το πρότυπο. Ουσιαστικά επιλέχθηκε ο βασικός τρόπος αλλαγής των DFFs όπου είναι muxed_scan (εξηγήθηκε αναλυτικά η προσθήκη πολυπλέκτη στο 3.2). Ορίστηκε επίσης ποιο θα είναι το ρολόϊ που θα διατεθεί για την ενεργοποιήση του DFT. Τα υπόλοιπα ορίσματα οριοθετούν κάποια εσωτερικά χαρακτηριστικά της διαδικασίας που δεν μας απασχολούν ενεργά. 50

52 Εικόνα 8.5: Εντολές ρύθμισης DFT Ένα επόμενο βήμα που γενικά είναι σωστό να συμβαίνει πολλές φορές κατα τη διάρκεια της συνολικής διαδικασίας είναι να ελέγχεται, αν ικανοποιούνται όλοι οι κανόνες και περιορισμοί της σωστής λειτουργίας του DFT (Εικόνα 8.6). Εικόνα 8.6: Έλεγχος των διάφορων κανόνων DFT Στις επόμενες τρεις εικόνες (Εικόνες 8.7,8.8 & 8.9 ) φαίνονται αναλυτικά τα βήματα του syn_gen, syn_map & syn_opt τα οποία περιεγράφησαν αναλυτικά στο κεφάλαιο

53 Εικόνα 8.7: Το στάδιο syn_gen Εικόνα 8.8: Το στάδιο syn_map Εικόνα 8.9: Το στάδιο syn_opt 52