5.4. MULTIPLEXOARE Multiplexoarele (MUX) sunt circuite logice combinaţionale cu m intrări şi o singură ieşire, care permit transferul datelor de la una din intrări spre ieşirea unică. Selecţia intrării de la care se transferă datele se face prin intermediul unui cuvânt de cod de selecţie numit adresă, cuvânt care are n biţi. Numărul de intrări m este egal cu numărul combinaţiilor logice de adresă 2 n a căror apariţie urmează să autorizeze accesul succesiv al intrărilor către ieşire ( m=2 n ). Schema de principiul a unui multiplexor este prezentată în figura 5.4.. Intrări de selecţie A 0 A A 2 A n I 0 I Intrări de date I 2 I 3 K Y Ieşire I 0 I 4 I m E Intrare de autorizare Figura 5.4. Schema de principiu a unui multiplexor În funcţie de poziţia comutatorului K la ieşirea Y va fi transmis semnalul uneia din intrările de date I. Poziţia comutatorului este comandată de nivelul logic al intrărilor de selecţie (A, A2,...An), care formează adresa unei anumite intrări de date. Multiplexorul mai este prevăzut cu o intrare de autorizare (E) care permite funcţionarea sau blocarea multiplexorului. În practică se utilizează următoarele tipuri de multiplexoare: Cu 2 intrări si o linie de adresă (SN74LS57, CDB 457); Cu 4 intrări şi 2 linii de adresă (SN74LS53, CDB 453); Cu 8 intrări şi 3 linii de adresă (SN74LS5, CDB 45); Cu 6 intrări şi 4 linii de adresă (SN74LS50, CDB 7450).
. MULTIPLEXOR CU 2 INTRĂRI Acest multiplexor (fig.5.4.2 a) permite transferul datelor de pe intrările de date I0 şi I la ieşirea Y în funcţie de starea logică a intrării de selecţie A conform tabelei de adevăr din ( fig. 5.4.2 b). Când A=0 pe ieşirea Y se transferă datele de pe intrarea I0 Când A= pe ieşirea Y se transferă datele de pe intrarea I A I I 0 MUX 2: Intrări Ieşire A I0 I Y 0 0 X 0 0 X X 0 0 X Y a b Figura 5.4.2 Multiplexor cu 2 intrări Realizat cu porţi logice elementare, multiplexorul cu 2 intrări arată ca în figura 5.4.3 I I 0 Y A Figura 5.4.3 Multiplexorul cu 2 intrări realizat cu porţi logice Prezentarea circuitului SN 74LS57 (4 multiplexoare cu 2 intrări) Configuraţia terminalelor Tabelul de adevăr 6 +V 5 E 4 3 2 0 9 4A 4B 4Y 3A 3B 3Y SN74LS57 A /B A B Y 2A 2B 2Y 0V 2 3 4 5 6 7 8 INTRĂRI Ieşire A /B A B Y X X X 0 0 X 0 0 X 0 0 0 X 0 0 X 0 0 Figura 5.4.4 Multiplexorul cu 2 intrări SN74SL57
2. MULTIPLEXOR CU 4 INTRĂRI Acest multiplexor (fig.5.4.5 a) permite transferul datelor de pe intrările de date I0, I, I2, I3 la ieşirea Y în funcţie de starea logică a intrărilor de selecţie A0, A conform tabelei de adevăr din ( fig. 5.4.5 b). Când A=0, A0=0 ( 0 ) pe ieşirea Y se transferă datele de pe intrarea I0 Când A=0, A0= ( ) pe ieşirea Y se transferă datele de pe intrarea I Când A=, A0=0 ( 2 ) pe ieşirea Y se transferă datele de pe intrarea I2 Când A=, A0= ( 3 ) pe ieşirea Y se transferă datele de pe intrarea I3 I 3 I 2 I I 0 Intrări selecţie Intrări date Ieşire A A0 I0 I I2 I3 Y A 0 A MUX 4: 0 0 0 X X X 0 0 0 X X X 0 X 0 X X 0 Y 0 X X X 0 X X 0 X 0 a 0 X X X X X X 0 0 b X X X Figura 5.4.5 Multiplexor cu 4 intrări Realizat cu porţi logice elementare, multiplexorul cu 4 intrări arată ca în figura 5.4.6 I 0 I I 2 Y I 3 A 0 A Figura 5.4.6 Multiplexorul cu 4 intrări realizat cu porţi logice
Prezentarea circuitului SN 74LS53 (2 multiplexoare cu 4 intrări) Configuraţia terminalelor 6 5 4 3 2 +V 2E A 2C3 2C2 2C SN74LS53 0 2C0 9 2Y E B C3 C2 C C0 Y 0V 2 3 4 5 6 7 8 Tabelul de adevăr Intrări selecţie Intrări date Autorizare Ieşire B A C0 C C2 C3 Y X X X X X X 0 0 0 0 X X X 0 0 0 0 X X X 0 0 X 0 X X 0 0 0 X X X 0 0 X X 0 X 0 0 0 X X X 0 X X X 0 0 0 X X X 0 Figura 5.4.7 Multiplexorul cu 4 intrări SN74SL53
3. MULTIPLEXOR CU 8 INTRĂRI Acest multiplexor (fig.5.4.8 a) permite transferul datelor de pe intrările de date I0, I, I2, I3, I4, I5, I6, I7, la ieşirea Y în funcţie de starea logică a intrărilor de selecţie A0, A, A2 conform tabelei de adevăr din ( fig. 5.4.8 b). Când A2=0, A=0, A0=0 ( 0 ) pe ieşirea Y se transferă datele de pe intrarea I0 Când A2=0, A=0, A0= ( ) pe ieşirea Y se transferă datele de pe intrarea I Când A2=0, A=, A0=0 ( 2 ) pe ieşirea Y se transferă datele de pe intrarea I2 Când A2=0, A=, A0= ( 3 ) pe ieşirea Y se transferă datele de pe intrarea I3 Când A2=, A=0, A0=0 ( 4 ) pe ieşirea Y se transferă datele de pe intrarea I4 Când A2=, A=0, A0= ( 5 ) pe ieşirea Y se transferă datele de pe intrarea I5 Când A2=, A=, A0=0 ( 6 ) pe ieşirea Y se transferă datele de pe intrarea I6 Când A2=, A=, A0= ( 7 ) pe ieşirea Y se transferă datele de pe intrarea I7 I 7 I 6 I 5 I 4 I 3 I 2 I I 0 A 0 A A 2 MUX 8: a Y INTRĂRI SELECŢIE IEŞIRE A2 A A0 Y 0 0 0 I0 0 0 I 0 0 I2 0 I3 0 0 I4 0 I5 0 I6 I7 b Figura 5.4.8 Multiplexor cu 8 intrări
Realizat cu porţi logice elementare, multiplexorul cu 8 intrări arată ca în figura 5.4.9. I 0 I I 2 I 3 I 4 I 5 I 6 I 7 A 2 0 A A 0 Y Figura 5.4.9 Multiplexorul cu 8 intrări realizat cu porţi logice Prezentarea circuitului SN 74LS5 ( multiplexor cu 8 intrări) Configuraţia terminalelor 6 5 4 3 2 0 9 +V D4 D5 D6 D7 A0 A A2 SN74LS5 D3 D2 D D0 9 Y Y E 0V 2 3 4 5 6 7 8 Tabelul de adevăr INTRĂRI IEŞIRI SELECŢIE Autorizare A2 A A0 Y X X X 0 0 0 0 0 D0 0 0 0 D 0 0 0 D2 0 0 D3 0 0 0 D4 0 0 D5 0 0 D6 0 D7 Figura 5.4.0 Multiplexorul cu 8 intrări SN74SL5
Prezentarea circuitului SN 74LS50 ( multiplexor cu 6 intrări) Configuraţia terminalelor 24 23 22 2 20 9 8 7 6 5 4 3 +V E8 E9 E0 E E2 E3 E4 A B E5 C SN74LS50 E7 E6 E5 E4 E3 E2 E E0 E Y D 0V 2 3 4 5 6 7 8 9 0 2 Tabelul de adevăr INTRĂRI Ieşire D C B A Y X X X X 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Figura 5.4. Multiplexorul cu 6 intrări SN74SL50
VERIFICAREA PRACTICĂ A MULTIPLEXORULUI CU 4 INTRĂRI - SN 74LS53 În figura 5.4.2 este schema unui circuit de verificare practică a unui multiplexor cu 4 intrări realizată cu simulatorul Multisim. Comutatoarele I0, I, I2 sunt intrările de date care pot fi 0 logic sau logic în funcţie de poziţia comutatorului. Comutatoarele A0, A sunt intrările de selecţie care pot fi 0 logic sau logic în funcţie de poziţia comutatorului. Comutatorul E este intrarea de autorizare care poate fi 0 logic sau logic în funcţie de poziţia comutatorului. La ieşirea circuitului (Y) este conectat prin intermediul unui rezistor R un LED care luminează în logic şi este stins în 0 logic. VCC 5V I0 0 0 I I2 6 5 4 3 0 2 3 4 2 C0 C C2 C3 2C0 2C 2C2 2C3 A B U Y 2Y 7 9 R LED 0 5 ~G ~2G I3 74LS53N 0 A0 A E 0 0 0 Figura 5.4.2 Schemă de verificare a multiplexorului SN74SL53 Pentru verificarea funcţionării se poziţionează comutatoarele conform tabelei de adevăr din figura 5.4.5 şi se observă starea LED-ului de la ieşirea multiplexorului.
5.5. DEMULTIPLEXOARE Demultiplexoarele (DMUX) sunt circuite logice combinaţionale cu o singură intrare şi m ieşiri, care permit transferul datelor de la intrarea unică spre una din cele m ieşiri. Selecţia ieşirii spre care se transferă datele se face prin intermediul unui cuvânt de cod de selecţie numit adresă, cuvânt care are n biţi. Numărul de ieşiri m este egal cu numărul combinaţiilor logice de adresă 2 n a căror apariţie urmează să autorizeze transferul semnalului de intrare succesiv către cele m ieşiri ( m=2 n ). Schema de principiul a unui demultiplexor este prezentată în figura 5.5.. Intrări de selecţie A n A 2 A A 0 Y 0 Intrare de date I K Y Y 2 Y 3 Ieşiri de date Y 4 Y m E Intrare de autorizare Figura 5.5. Schema de principiu a unui demultiplexor În funcţie de poziţia comutatorului K, semnalul de intrare I va fi transmis uneia din ieşirile de date Y0, Y, Y2,...Ym. Poziţia comutatorului este comandată de nivelul logic al intrărilor de selecţie (A, A2,...An), care formează adresa unei anumite ieşiri de date. Când codul cuvântului de la intrarea de selecţie (A0,...An) corespunde cu adresa unei ieşiri (Y0,...Ym ), semnalul de la intrarea de date (I) este transmis către acea ieşire. Celelalte ieşiri (care nu sunt active) vor trece în 0 logic (la unele circuite în logic). Demultiplexorul mai este prevăzut cu o intrare de autorizare (E) care permite funcţionarea sau blocarea demultiplexorului. Principala utilizare a demultiplexorului este conversia serie paralel a datelor binare.
. DEMULTIPLEXOR CU 4 IEŞIRI Acest multiplexor (fig.5.5.2 a) permite transferul datelor de pe intrarea de date I la una din ieşirile Y0, Y, Y2, Y3 în funcţie de starea logică a intrărilor de selecţie A0, A conform tabelei de adevăr din ( fig. 5.5.2 b). Când A=0, A0=0 ( 0 ) semnalul de pe intrarea I se transferă pe ieşirea Y0 Când A=0, A0= ( ) semnalul de pe intrarea I se transferă pe ieşirea Y Când A=, A0=0 ( 2 ) semnalul de pe intrarea I se transferă pe ieşirea Y2 Când A=, A0= ( 3 ) semnalul de pe intrarea I se transferă pe ieşirea Y3 A 0 A I DMUX :4 Y 3 Y 2 Y Y 0 a Intrări selecţie Intrare date Ieşiri de date A A0 I Y0 Y Y2 Y3 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Figura 5.5.2 Demultiplexor cu 4 ieşiri Realizat cu porţi logice elementare, demultiplexorul cu 4 ieşiri arată ca în figura 5.5.3 A A 0 b I P0 Y 0 P Y P2 Y 2 P3 Figura 5.5.3 Demultiplexorul cu 4 ieşiri realizat cu porţi logice Prezentarea demultiplexorului cu 4 ieşiri - 74LS55N (figura 5.5.4) Y 3
Configuraţia terminalelor: I E B Y3 Y2 Y Y0 0V +V 2I 2E A 2Y3 2Y2 2Y 2Y0 Tabelul de adevăr Intrări Intrare Intrare selecţie autorizare date Ieşiri de date A A0 I 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 X X X VCC 5V Circuit de verificare a demultiplexorului I A0 A E 2 3 3 5 4 U C Y0 ~G Y Y2 Y3 A B ~2C 2Y0 ~2G 2Y 2Y2 2Y3 74LS55N 7 6 5 4 9 0 2 R R2 R3 R4 Figura 5.5.4 Demultiplexorul cu 4 ieşiri 74LS55N LED3 LED2 LED LED0
2. DEMULTIPLEXOR CU 8 IEŞIRI Acest multiplexor (fig.5.5.5 a) permite transferul datelor de pe intrarea de date I la una din ieşirile Y0, Y, Y2, Y3, Y4, Y5, Y6, Y7 în funcţie de starea logică a intrărilor de selecţie A0, A, A2 conform tabelei de adevăr din ( fig. 5.5.5 b). Când A2=0, A=0, A0=0 ( 0 ) semnalul de pe intrarea I se transferă pe ieşirea Y0 Când A2=0, A=0, A0= ( ) semnalul de pe intrarea I se transferă pe ieşirea Y Când A2=0, A=, A0=0 ( 2 ) semnalul de pe intrarea I se transferă pe ieşirea Y2 Când A2=0, A=, A0= ( 3 ) semnalul de pe intrarea I se transferă pe ieşirea Y3 Când A2=, A=0, A0=0 ( 4 ) semnalul de pe intrarea I se transferă pe ieşirea Y4 Când A2=, A=0, A0= ( 5 ) semnalul de pe intrarea I se transferă pe ieşirea Y5 Când A2=, A=, A0=0 ( 6 ) semnalul de pe intrarea I se transferă pe ieşirea Y6 Când A2=, A=, A0= ( 7 ) semnalul de pe intrarea I se transferă pe ieşirea Y7 I A 0 A A 2 DMUX :8 Y 7 Y 6 Y 5 Y 4 Y 3 Y 2 Y Y 0 a INTRĂRI IEŞIRI I A2 A A0 Y7 Y6 Y5 Y4 Y3 Y2 Y Y0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 b Figura 5.5.5 Demultiplexor cu 8 ieşiri
Realizat cu porţi logice elementare, demultiplexorul cu 8 ieşiri arată ca în figura 5.5.6 VCC 5V I A2 A A0 P7 P6 P5 P4 P3 P2 P P0 Y7 Y6 Y5 Y4 Y3 Y2 Y Y0 Figura 5.5.6 Circuit de verificare a demultiplexorului cu 8 ieşiri realizat cu porţi logice Prezentarea demultiplexorului cu 8 ieşiri - 74LS38N (figura 5.5.7) a. Configuraţia terminalelor A0 A A2 E2A E2B E Y7 0V +V Y0 Y Y2 Y3 Y4 Y5 Y6 b. Tabelul de adevăr INTRĂRI IEŞIRI E A2 A A0 Y7 Y6 Y5 Y4 Y3 Y2 Y Y0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Figura 5.5.7 Demultiplexorul cu 8 ieşiri 74LS38N
VCC 5V R I A0 A 2 3 6 4 5 A B C G ~G2A ~G2B U Y0 Y Y2 Y3 Y4 Y5 Y6 Y7 5 4 3 2 0 9 7 R2 R3 R4 A2 74LS38N R5 R6 R7 R8 Y7 Y6 Y5 Y4 Y3 Y2 Y Y0 Figura 5.5.7 Circuit de verificare a demultiplexorului cu 8 ieşiri 74LS38N