Η πρωτεύουσα διάταξη Α, για την αποστολή θερμοκρασιακών δεδομένων μέσω υπέρυθρης ζεύξης.

Κεφάλαιο 7 Η πρωτεύουσα διάταξη Α, για την αποστολή θερμοκρασιακών δεδομένων μέσω υπέρυθρης ζεύξης Εναλλακτική λύση στο πρόβλημα της μετάδοσης της πληροφορίας από το ρότορα είναι η χρήση υπέρυθρης ζεύξης ( IrDA Link ) Για να γίνει η μετάδοση είναι απαραίτητη πρώτα η μετατροπή των τάσεων των θερμοζευγών σε ψηφιακό σήμα το οποίο στη συνέχεια θα σταλεί στη διάταξη μέτρησης με ένα πομποδέκτη υπερύθρων Το κύκλωμα πρέπει να έχει μικρές διαστάσεις και να είναι καλά στερεωμένο στον άξονα, διότι αναπτύσσεται φυγόκεντρος δύναμη κατά την περιστροφή Επίσης η κατανάλωση του κυκλώματος πρέπει να είναι μικρή διότι είναι αναγκαστική η τροφοδότηση του μέσω μπαταρίας Το κύκλωμα που παρουσιάζεται σε αυτό το κεφάλαιο είναι σύγχρονο και έχει δυνατότητα να δεχτεί μέχρι και οκτώ τάσεις εισόδου Η έξοδος είναι σειριακή και δίνει διαδοχικά τις μετρήσεις του κάθε καναλιού σε ψηφιακή μορφή Το κύριο τμήμα του κυκλώματος είναι το ολοκληρωμένο κύκλωμα ADC078 της National Semiconductor το οποίο περιγράφεται στην επόμενη παράγραφο 7 Ολοκληρωμένος μετατροπέας A/D, ADC078 6

Τη μετατροπή αναλογικού σε ψηφιακό σήμα αναλαμβάνει το ολοκληρωμένο κύκλωμα ADC078 της National Semiconductor Το chip περιέχει κυκλώματα sample/hold, μία πηγή αναφοράς,5 V και ένα πολυπλέκτη 8 καναλιών Η είσοδος sample/hold υλοποιείται με μία σκάλα πυκνωτών αναφοράς και ένα συγκριτή των τάσεων εισόδου Το σειριακό κύκλωμα εισόδου και εξόδου (serial I/O) είναι συμβατό με το NSC MICROWIRE TM στάνταρτ σειριακής επικοινωνίας Το κύκλωμα μπορεί να συνεργαστεί με τις οικογένειες COPS TM και HPC TM ελεγκτών καθώς και με καταχωρητές ολίσθησης και μικροεπεξεργαστές Για τη σωστή λειτουργία του μετατροπέα δεν απαιτείται ρύθμιση των ορίων της κλίμακας μέτρησης (zero or full scale adjustment) Η εσωτερική δομή του ολοκληρωμένου κυκλώματος σχεδιάζεται στο σχήμα 7 Η συχνότητα λειτουργίας φτάνει τα,5 MHz Τυπική τιμή του χρόνου ανάκτησης (aqusition time) είναι 4,5 κύκλοι ρολογιού, ενώ για το χρόνο μετατροπής (conversion time) κύκλοι Ο μετατροπέας δέχεται τάσεις ως και 5 V με δυνατότητα να μετρήσει και αρνητικές τάσεις Σχήμα 7 Το κύκλωμα έχει 8 αναλογικές εισόδους ενώ η ψηφιακή έξοδος είναι μια και τα δεδομένα εξέρχονται σειριακά Κάθε μέτρηση αποτελείται από 0 bit και ένα bit προσήμου Η έξοδος είναι διαθέσιμη μετά τη πτώση από ένα σε μηδέν του σήματος 64

ελέγχου SARS Με κάθε μεταβολή σε 0 του clk εξέρχεται από το pin εξόδου DO τα bit της ψηφιακής λέξης αρχίζοντας από το LSB και τελειώνοντας με την έξοδο του bit προσήμου Κατά τη διάρκεια του χρόνου μετατροπής ( clock cycles) το σήμα SARS βρίσκεται στο λογικό 7 Αρχιτεκτονική του ολοκληρωμένου κυκλώματος Στο σχήμα 7 σχεδιάζεται με περισσότερες λεπτομέρειες η δομή του κυκλώματος συγκράτησης και ελέγχου των δεδομένων καθώς και ο αναλογικός πολυπλέκτης Για την ψηφιοποίηση της αναλογικής εισόδου χρησιμοποιείται η τεχνική της διαδοχικής προσέγγισης Πριν η διαδικασία μετατροπής αρχίσει, κατά τη διάρκεια δειγματοληψίας της αναλογικής εισόδου (sampling period t A ) ο συγκριτής μηδενίζεται Καθώς ο συγκριτής μηδενίζεται, το κανάλι που ορίστηκε ως η θετική είσοδος συνδέεται με τον πυκνωτή εισόδου του A/D Έτσι ο πυκνωτής εισόδου C του τμήματος συγκράτησης και ελέγχου (Data Aquisition and Control,DAC) φορτίζεται στο δυναμικό της εισόδου του καναλιού Οι διακόπτες που φαίνονται στο σχήμα 5 κλείνουν για τη διαδικασία μηδενισμού και συγκράτησης Τη στιγμή αυτή το δυναμικό στην είσοδο και έξοδο του συγκριτή είναι ίσο Όταν αρχίζει η μετατροπή, οι διακόπτες ανάδρασης του συγκριτή ανοίγουν και ο πυκνωτής C συνδέεται στην αρνητική είσοδο Όταν οι διακόπτες του συγκριτή ανοίγουν, ένα συγκεκριμένο ποσό φορτίου παγιδεύεται στις κοινές πλάκες των πυκνωτών Η τάση στην είσοδο του συγκριτή μεταβάλλεται από την τιμή που είχε όταν ο πυκνωτής C συνδεθεί στην αρνητική είσοδο, προκαλώντας την έξοδο του συγκριτή να μεταβεί σε λογικό ή 0 Ο καταχωρητής διαδοχικών προσεγγίσεων (Successive Approximation Register, SAR) εκτελεί έναν αλγόριθμο που ελέγχεται από την έξοδο του συγκριτή και ανακατανέμει το φορτίο στη διάταξη των πυκνωτών συνδέοντας την τάση στο ένα άκρο του κάθε πυκνωτή 65

Σχήμα 7 Στόχος του αλγόριθμου του καταχωρητή διαδοχικών προσεγγίσεων είναι να επιστρέψει την τάση στην είσοδο του πυκνωτή όσο πιο κοντά γίνεται στην τάση ισορροπίας Η θέση των διακοπτών μετά την εκτέλεση της ρουτίνας διαδοχικής προσέγγισης δίνει την πληροφορία της ψηφιακής εξόδου Τα δεδομένα είναι έπειτα διαθέσιμα για έξοδο από το pin DO 7 Τρόποι λειτουργίας Η επιλογή του καναλιού γίνεται μέσω της ψηφιακής εισόδου (pin DI) Μετά τη μεταβολή σε 0 του σήματος CS εισάγονται στη ψηφιακή είσοδο 5 bit ελέγχου που προσδιορίζουν από τα 8 κανάλια καθώς και τον τρόπο μέτρησης του συγκεκριμένου καναλιού Το σήμα CS πρέπει να παραμείνει στο λογικό για τουλάχιστον ένα κύκλο του ρολογιού Αυτό είναι απαραίτητο για να γίνει reset των καταχωρητών του ολοκληρωμένου Τα δύο πρώτα bit (ΜΑ0 και ΜΑ) καθορίζουν τρεις δυνατότητες λειτουργίας του ADC078 Στη πρώτη λειτουργία Single Ended οι τάσεις εισόδου μετρούνται ως προς την τάση στο pin COM Το COM συνδέεται στη γη ή σε κάποια γνωστή τάση αναφοράς Μπορούμε επίσης να μετρήσουμε τις διαφορές τάσης ανάμεσα σε δύο κανάλια επιλέγοντας τη Differential λειτουργία Υπάρχει ακόμα η δυνατότητα να φέρουμε το ADC078 σε κατάσταση χαμηλής κατανάλωσης (Power down) δίνοντας 66

τα κατάλληλα bit στην είσοδο DI Στη κατάσταση αυτή οι είσοδοι είναι αποσυνδεμένες και η κατανάλωση του chip μειώνεται κατά πολύ (από 7 mw (max) σε κανονική λειτουργία πέφτει στα 8 μw) Μπορούμε επίσης να φέρουμε το chip σε κατάσταση Power down θέτοντας το pin PD σε λογικό (5V) Ο παρακάτω πίνακας (πίνακας 7) αντιστοιχίζει σε κάθε κανάλι τα bit ελέγχου ΜΑ0 ως ΜΑ4 MA0 PU MA SING /DIF MA ODD/ SIGN MA SEL MA4 SEL0 0 4 5 6 7 COM 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 X X X X Power Down (All channels disconnected ) MUX MODE Single Ended Differential Πίνακας 7 Εάν μετά τη μετατροπή δηλαδή τη μεταβολή από λογικό ένα σε μηδέν του σήματος SARS, το σήμα CS είναι 0 τότε τα δεδομένα εξέρχονται από το pin DO σειριακά με κάθε πτώση του παλμού clock Η λειτουργία αυτή (CS low during a conversion) επιτυγχάνει ταχύτερη λειτουργία του μετατροπέα Η άλλη δυνατότητα είναι να τεθεί το σήμα CS στο λογικό πριν ολοκληρωθεί η μετατροπή δηλαδή κατά τη διάρκεια που το SARS είναι Στη περίπτωση αυτή (CS low during convertion), η έξοδος των δεδομένων καθυστερεί μέχρι το CS να γίνει πάλι 0 Αυτός ο τρόπος λειτουργίας κάνει δυνατή τη σύνδεση με άλλες συσκευές ενώ ο μετατροπέας είναι απασχολημένος με τη μετατροπή μίας εισόδου Η διάταξη των ακροδεκτών του ολοκληρωμένου σχεδιάζεται στο σχήμα 7 67

Σχήμα 7 7 Κύκλωμα ελέγχου του μετατροπέα ADC 078 Στη περίπτωση της μετατροπής των τάσεων των θερμοστοιχείων οι τάσεις εισόδου κυμαίνονται περίπου από 0 mv έως,5 V και το bit προσήμου είναι 0, δηλαδή η έξοδος έχει θετική τιμή Στο pin V ref συνδέουμε την τάση αναφοράς,5 V που δίνει το ολοκληρωμένο,ενώ το V ref το συνδέουμε στη γη Μπορούμε να μετρήσουμε έτσι τάσεις εισόδου έως και,5 V Το κύκλωμα ελέγχου του ADC078 επιλέγει διαδοχικά μία από τις οκτώ εισόδους του chip στις οποίες είναι συνδεδεμένοι οι ενισχυτές των θερμοστοιχείων Επιλέγει επίσης τη λειτουργία single ended μετράει δηλαδή τις τάσεις των εισόδων ως προς τη γη Η αλλαγή καναλιού μέτρησης γίνεται κάθε 64 παλμούς του ρολογιού και η έξοδος των δεδομένων γίνεται σειριακά από το pin DO του μετατροπέα Είσοδοι του κυκλώματος είναι η τάση τροφοδοσίας ( ), το σήμα clock και οι τάσεις των θερμοστοιχείων Ένα γενικό διάγραμμα του κυκλώματος φαίνεται στο σχήμα 74 68

/ clk /4 CS /8 Διαιρέτης συχνοτήτων /6 Συνδιαστικό κύκλωμα LOAD Clock Inhibit PISO shift register DI ADC DO / /64 MA MA0 MA4 MA MA Απαριθμητής bit Σχήμα 74 : Block διάγραμμα κυκλώματος Το κύκλωμα ελέγχου αποτελείται από πύλες AND και NOT, ασύγχρονους απαριθμητές και καταχωρητή ολίσθησης Τα bit MA0 και MA είναι μόνιμα συνδεδεμένα στα επιλέγουμε δηλαδή τη λειτουργία single ended Κάθε παλμός αυξάνει κατά τον απαριθμητή τριών bit και με τη πτώση του παλμού LOAD το περιεχόμενο του απαριθμητή φορτώνεται στο καταχωρητή ολίσθησης Στη συνέχεια το σήμα Clock Inhibit ενεργοποιεί τη σειριακή έξοδο του shift register και η λέξη των 5 bit εισάγεται στην είσοδο DI του ADC Αφού γίνει η μετατροπή μετά από κάποιους κύκλους του ρολογιού το αποτέλεσμα εξάγεται σειριακά από το pin DO του ADC Η διαδικασία αυτή κρατάει 64 κύκλους ρολογιού για τη μέτρηση του κάθε καναλιού Το Συνδυαστικό κύκλωμα παράγει τα κατάλληλα σήματα ελέγχου που οδηγούν τον ADC Αυτά είναι : α) Το σήμα CS (chip select) Με τη πτώση από σε 0 του CS εισάγεται στην ψηφιακή είσοδο DI η κατάλληλη λέξη των 5 bit που επιλέγει το κανάλι και τον τρόπο λειτουργίας Η λέξη αυτή παράγεται από το κύκλωμα ελέγχου β) LOAD : Με τη πτώση από σε 0 του σήματος αυτού φορτώνονται τα δεδομένα MA0, MA4 στο καταχωρητή ολίσθησης (7465) γ) : Κάθε παλμός αυξάνει κατά ένα τον απαριθμητή των καναλιών Ο απαριθμητής είναι των τριών bit (746) Μετά την τιμή ο επόμενος παλμός θα μηδενίσει τον counter και έτσι θα συνεχίσουν έτσι οι μετρήσεις από το πρώτο κανάλι δ) Clock Inhibit : Με την πτώση από σε 0 του Clock Inhibit τα δεδομένα που βρίσκονται στο shift register εξάγονται σειριακά Το σήμα αυτό είναι συγχρονισμένο με το CS έτσι ώστε τα δεδομένα να εισάγονται ταυτόχρονα στην είσοδο DI του ADC 69

Το συνδυαστικό κύκλωμα σχεδιάζεται στο σχήμα 75 Οι είσοδοι του κυκλώματος είναι οι υποδιαιρέσεις f clk / έως f clk / 64 του clock που αντιστοιχούν στις εξόδους Q 0,Q,Q,Q,Q 4,Q 5 του διαιρέτη συχνοτήτων Q0 Q Q5 CS Q4 Q5 clock inhibit Q Q Q5 NOT Load Q Q Q4 Q5 ch Σχήμα 75 Το συνδυαστικό κύκλωμα υλοποιεί τις παρακάτω λογικές συναρτήσεις : CS Q Q Q Q Q Q 0 q 4 5 Clock_ Inhibit Q Q 4 5 Q Q Q Q Q Q 0 4 5 LOAD Q Q Q Q Q Q 0 4 5 Στο διάγραμμα χρονισμού (σχήμα 76) φαίνονται τα σήματα ελέγχου στο χρόνο Ο παλμός προηγείται αυξάνοντας κατά την τιμή των bit επιλογής καναλιού ΜΑ, ΜΑ, ΜΑ 4 Στη συνέχεια ο παλμός LOAD εγγράφει τα bit αυτά στο καταχωρητή ολίσθησης και με την πτώση του Clock Inhibit που ακολουθεί τα δεδομένα εξέρχονται σειριακά του shift register και εισάγονται στην είσοδο DI Η διαδικασία αυτή επαναλαμβάνεται κάθε 64 κύκλους ρολογιού αυξάνοντας κατά το κανάλι εισόδου 70

Clock Q 0 Q Q Q Q 4 Q 5 CS LOAD LOAD Clock Inhibit Σχήμα 76 Οι πύλες AND δύο εισόδων υλοποιούνται με το ολοκληρωμένο κύκλωμα 7408 το οποίο περιέχει 4 τέτοιες πύλες Η εσωτερική δομή του chip φαίνεται στο σχήμα 77 Κάθε chip περιέχει 4 πύλες, άρα χρησιμοποιούμε ολοκληρωμένα για να υλοποιήσουμε τις πύλες AND του κυκλώματος Οι πύλες NOT υπάρχουν στο ολοκληρωμένο 7404 που σχεδιάζεται στο σχήμα 78 Για το συνδυαστικό κύκλωμα χρειάζεται μόνο μία πύλη NOT Σχήμα 77 Σχήμα 78 Ο διαιρέτης συχνότητας του clock υλοποιείται από δύο ασύγχρονους απαριθμητές των 4 bit οι οποίοι συνδέονται σε σειρά κάνοντας έναν απαριθμητή των 8 7

bit Από τις οκτώ εξόδους των απαριθμητών χρησιμοποιούμε τις 6 ( Q 0 έως Q 5 ) για να επιτύχουμε διαίρεση συχνότητας έως / 64 Ο τύπος του απαριθμητή 4 bit είναι ο 749 Η εσωτερική δομή του chip και ο πίνακας αλήθειας σχεδιάζονται στο σχήμα 79 και 70 αντίστοιχα Σχήμα 79 Count Q Q Q Q0 0 L L L L L L L H L L H L L L H H 4 L H L L 5 L H L H 6 L H H L 7 L H H H 8 H L L L 9 H L L H 0 H L H L H L H H H H L L H H L H 4 H H H L 5 H H H H Σχήμα 70 Για την απαρίθμηση των καναλιών χρησιμοποιείται το 749 όμως σαν απαριθμητής των τριών μόνο bit Συνδέουμε το με την είσοδο Β του απαριθμητή και έτσι χρησιμοποιούμε τα flip flop έχουμε δηλαδή έναν απαριθμητή bit όπως φαίνεται και στο σχήμα 79 Πρέπει να σημειώσουμε ότι η απαρίθμηση των καναλιών γίνεται βάση του πίνακα 7 κατά συνέπεια τα κανάλια εισάγονται για μετατροπή με τη 7

σειρά αυτή δηλαδή ch0,ch,ch4,ch6,ch,ch,ch5,ch7 και όχι με τη σειρά που είναι διατεταγμένα στο ολοκληρωμένο κύκλωμα ADC078 Ο καταχωρητής ολίσθησης υλοποιείται με το 7465 το οποίο είναι ένας PISO shift register των 8 bit Με κάθε άνοδο του παλμού του ρολογιού τα δεδομένα εξέρχονται από τον καταχωρητή από το Q A προς το Q H Η παράλληλη είσοδος των δεδομένων γίνεται από οκτώ ανεξάρτητες εισόδους, οι οποίες ενεργοποιούνται από το χαμηλό επίπεδο τάσης στο pin shift/load Η εσωτερική δομή του chip σχεδιάζεται στο σχήμα 7 Σχήμα 7 Ο χρονισμός γίνεται από μια πύλη NOR δύο εισόδων που επιτρέπει μία είσοδο να λειτουργεί ως σήμα ελέγχου του clock Κρατώντας μία από τις εισόδους σε λογικό high εμποδίζεται η είσοδος του clock από το άλλo pin ενώ κρατώντας μια από τις εισόδους σε λογικό high και εφόσον το σήμα στο pin load είναι high ενεργοποιείται η άλλη είσοδος clock Η είσοδος clock Inhibit πρέπει να μεταβεί στη κατάσταση high μόνο όταν η άλλη είσοδος είναι επίσης high Το φόρτωμα του καταχωρητή εμποδίζεται όσο η είσοδος load είναι σε λογικό Τα δεδομένα φορτώνονται αμέσως στο καταχωρητή μόλις η είσοδος shift/load μεταβεί από υψηλή σε χαμηλή στάθμη ανεξάρτητα από την κατάσταση των clock, clock inhibit και των σειριακών εισόδων 7

5 V 7408 CS GND DI Clk SARS DO ch7 ch6 ch5 ch4 ch ch ch ch0 Vcc GND Clk 00 uf 0 uf 749 749 7404 7408 749 7465 Σχήμα 7 : Τελικό σχεδιάγραμμα κυκλώματος A/D 00 nf 00 nf 0 uf 7408 ADC 078 7 Τελικό σχεδιάγραμμα διάταξης σε επίπεδο TTL και PAL 74

Το τελικό σχέδιο του κυκλώματος φαίνεται στο σχήμα 7 Ο κονέκτορας εισόδου έχει pin και συνδέονται σε αυτόν η τάση τροφοδοσίας, το clock και έως οκτώ αναλογικά σήματα όπως φαίνεται και στο σχήμα 7 Ο κονέκτορας εξόδου έχει 8 pins και από αυτόν παίρνουμε την ψηφιακή έξοδο DO Εκτός του σήματος DO είναι διαθέσιμα και τα σήματα ελέγχου DI,CS και SARS και βεβαίως το clock και η γείωση Με την πτώση του CS διαβάζουμε από τον DI τα 5 bit που μας δίνουν την πληροφορία του αριθμού του καναλιού που μετράμε, ενώ η έξοδος είναι διαθέσιμη μετά την πτώση του SARS Η διάταξη μέτρησης και επαλήθευσης της σωστής μετατροπής των εισόδων σχολιάζεται στο κεφάλαιο 8Το σχέδιο του τυπωμένου κυκλώματος καθώς και κατασκευαστικά στοιχεία είναι διαθέσιμα στο Παράρτημα Γ Τέλος σε επίπεδο PAL όλο το συνδιαστικό κύκλωμα ελέγχου συγχωνεύεται σε ένα κύκλωμα PAL Το απλοποιημένο διάγραμμα του κυκλώματος φαίνεται στο σχήμα 7 AND OR GATE ARRAY PAL CLK Vcc CS DI Vcc A/D Converter ch7 ch6 ch5 ch4 ch ch ch ch0 Vcc GND Clk CS GND DI Clk SARS DO Σχήμα 7 Τελικό σχεδιάγραμμα κυκλώματος με χρήση PAL 75