Αυτή η εργασία, συγχρηματοδοτήθηκε από την Ευρωπαϊκή Ένωση (Ευρωπαϊκό Κοινωνικό Ταμείο ESF) και Εθνικούς πόρους μέσω του Υπηρεσιακού Προγράμματος «Εκπαίδευση και Δια Βίου Μάθηση" του Εθνικού Στρατηγικού Πλαισίου Αναφοράς (NSRF) - Ερευνητικό Χρηματοδοτικό Πρόγραμμα: ΑΡΧΙΜΗΔΗΣ ΙΙΙ Επένδυση στην κοινωνία της γνώσης μέσω του Ευρωπαϊκού Κοινωνικού Ταμείου»
Εξελικτικό Υλικό (ΕΥΛ) είναι ένα πεδίο της Εξελικτικής Υπολογιστικής που εξελίσσει βέλτιστα ψηφιακά και αναλογικά κυκλώματα σε επαναδιαμορφώσιμες πλατφόρμες, χρησιμοποιώντας εξελικτικές μεθόδους. Οι Ενδογενείς υλοποιήσεις ΕΥΛ χρησιμοποιούν επαναδιαμορφώσιμες συσκευές, όπως τα FPGAs, για την αξιολόγηση των γενετικά παραγόμενων κυκλωμάτων. Το ΕΥΛ βασίζεται στο Γενετικό Προγραμματισμό (ΓΠ), μια εξελικτική μέθοδο που εισήχθη αρχικά για την αυτοματοποιημένη εξέλιξη λογισμικού. Ο Καρτεσιανός Γενετικός Προγραμματισμός (ΚΓΠ) είναι μία παραλλαγή του ΓΠ που κωδικοποιεί ένα ψηφιακό κύκλωμα ως έναν κατευθυνόμενο γράφο, όπου οι λειτουργικές μονάδες αναπαριστώνται από έναν ορθογώνιο πίνακα κόμβων. Σε αυτήν την εργασία, σχεδιάζουμε μια πλατφόρμα εργασίας για πειράματα ενδογενούς ψηφιακής εξέλιξης και την υλοποιούμε με Συστοιχία Επιτόπια Προγραμματιζόμενων Πυλών (Field Programmable Gate Array). Το σύστημα χαρακτηρίζεται από μία Καρτεσιανή επαναδιαμορφώσιμη δομή, έναν ελεγκτή και μια συσκευή σειριακής επικοινωνίας που επιτρέπει την επαναδιαμόρφωση της εξελικτικής πλατφόρμας σε πραγματικό χρόνο. Το επαναδιαμορφώσιμο σύστημα είναι σχεδιασμένο να συνδέεται με έναν Η/Υ που θα εκτελεί τον Εξελικτικό Αλγόριθμο και θα εκτελεί τα πειράματα ΕΥΛ.
Η δομή CCS-1 είναι ένα 2-Δ πλέγμα κελιών 2-είσοδων-1- εξόδου που συνδέονται με ένα σταθερό εμπροσθοτροφοδοτούμενο πλέγμα διασύνδεσης. Κάθε έξοδος τροφοδοτεί δύο διαφορετικές μπροστινές εισόδους. Η κατανομή των εισόδων και των εξόδων ορίζεται μέσω μιας σειράς πολυπλεκτών. (Εικόνα: Μία απλή Καρτεσιανή δομή 4x4 (CCS-1) με σταθερό πλέγμα διασυνδέσεων)
Κάθε κελί αποτελείται από έναν LUT (Look Up Table) 2 εισόδων, υλοποιημένο από έναν πολυπλέκτη 4-σε-1, όπως φαίνεται στην εικόνα δίπλα. Ο LUT είναι ικανός να υλοποιήσει συνολικά 16 διαφορετικές συναρτήσεις 2 εισόδων, περιλαμβάνοντας τις βασικές ψηφιακές πύλες.
Οι 16 διαφορετικές λογικές συναρτήσεις που αντιστοιχούν στις διαφορετικές δυαδικές τιμές των μοτίβων διαμόρφωσης 4-bit που χρησιμοποιούνται για κάθε κελί. Κάθε κελί μπορεί να διαμορφωθεί τυχαία ώστε να αναπαριστά μία από τις 16 διαφορετικές συναρτήσεις, χρησιμοποιώντας μια συμβολοσειρά διαμόρφωσης 4-bit. A και B είναι οι είσοδοι στα κελιά Σε μία εφαρμογή ΕΥΛ, οι συμβολοσειρές 4-bit, και οι αντίστοιχες συναρτήσεις επιλέγονται γενετικά.
Ένα αρχείο καταχωρητών χρησιμοποιείται για να αποθηκεύει το σχήμα διαμόρφωσης. Αποτελείται από καταχωρήτες των 8-bit, συμβατούς με επικοινωνία 8- bit μέσω της σειριακής θύρας. Ένας καταχωρητής 4-bit χρησιμοποιείται για κάθε κελί της δομής. Επιπρόσθετα, καταχωρητές διαμόρφωσης καθορίζουν τα bits επιλογής των πολυπλεκτών εισόδου. Για να διαμορφώσουμε το πλέγμα 4-εισόδων, 4-εξόδων της προηγούμενης διαφάνειας, χρειάζονται συνολικά 88 bits διαμόρφωσης που περιέχονται σε 24 bytes: Για κάθε σειρά: 1 byte για πολυπλέκτες εισόδου, (2+2=4bits) + 4 bytes (4x4bits) για τα κελιά της γραμμής = 5 bytes (20 bits) για κάθε γραμμή, ή 20 bytes (80 bits) για 4 γραμμές. Επιπλέον 4 bytes (4 x 2 bits=8bits) για πολυπλέκτες εξόδου.
Επιπλέον προτείνεται μια δεύτερη πιο ευέλικτη δομή : CCS-2 Χρησιμοποιεί πολυπλέκτες για να ορίσει το πλέγμα διασυνδέσεων. Κάθε έξοδος κελιού μπορεί να διασυνδεθεί με 4 διαφορετικά γειτονικά κελιά (3 μπροστινά κελιά στην επόμενη στήλη και ένα διπλανό κελί στην κάτω γραμμή). Οι κυλινδρικές διασυνδέσεις επιτρέπουν τη δημιουργία βρόχων ανάδρασης, αφού μία έξοδος μπορεί να μεταφερθεί μέσω μιας στήλης και να επιστρέψει ως είσοδος στο ίδιο κελί.
Το αρχείο αποτελείται από καταχωρητές 8-bit. Κάθε σειρά πλέγματος χρειάζεται 1 byte για διαμόρφωση των πολυπλεκτών εισόδου και M bytes για τους κόμβους. Κάθε byte κόμβου διαιρείται σε ένα nibble των 4-bit για διαμόρφωση κελιών (b3 ως b0) και ένα nibble για τη διαμόρφωση του πολυπλέκτη (χρησιμοποιούνται μόνο τα bits b4 και b6). Οι πολυπλέκτες εξόδου έχουν αποκλειστικούς καταχωρητές στο τέλος του αρχείου καταχωρητών.
Περιλαμβάνει έναν ελεγκτή περιφερειακού UART που υποστηρίζει την επικοινωνία με τον κεντρικό Η/Υ. Έναν ελεγκτή ροής που υλοποιεί τα αλγοριθμικά βήματα της διαμόρφωσης και της διαδικασίας ελέγχου, στην μορφή μιας μηχανής πεπερασμένων καταστάσεων. Ένα αρχείο καταχωρητών που χρησιμοποιείται για την αποθήκευση των δεδομένων διαμόρφωσης. Την δομή CCS που διαμορφώνεται από τον εξελικτικό αλγόριθμο. Ένα μπλοκ "ground truth" όπου υλοποιείται η λογική στόχου. Ένα υπολογιστικό μπλοκ που εξάγει την απόσταση Hamming ανάμεσα στους πινάκες αληθείας της λογικής στόχου και της υπό-δοκιμής λογικής CCS.
Ο ελεγκτής ροής παράγει σήματα χρονισμού και ελέγχου σε όλα τα άλλα μπλοκ και κάνει τα δεδομένα διαθέσιμα στα άλλα μπλοκ μέσω του διαύλου συστήματος. Μπορεί να ξεκινήσει στην UART μια διεργασία "λήψης" ή αποστολής". Παράγει με χρονισμό, διαδοχικές τιμές εισόδου στο CCS και επιστρέφει την απόσταση Hamming στον κεντρικό Η/Υ ως συνάρτηση ποιότητας. Λαμβάνει το αρχείο διαμόρφωσης από τον Η/Υ, Διαμορφώνει το CCS και στη συνέχεια Παράγει επιτυχώς όλους τους συνδυασμούς εισόδου στο CCS, Υπολογίζει την απόσταση Hamming ανάμεσα στις εξόδους του CCS και τη ground truth. Μεταδίδει την απόσταση Hamming πίσω στον Η/Υ ως τιμή ποιότητας.
Αρχικά εισέρχεται στην κατάσταση "αδρανείας" περιμένοντας έναν χαρακτήρα πρωτοκόλλου από το UART. Κατόπιν, εισέρχεται στην κατάσταση "λήψης" και μετράει τον αριθμό των λαμβανόμενων δεδομένων. Ξεκινάει η διαδικασία «δοκιμής», όπου δημιουργεί διαδοχικά μοτίβα δοκιμών ως είσοδο στο CCS και στη ground truth. Σε κάθε δοκιμή, η απόσταση Hamming ανάμεσα στο CCS και στις εξόδους ground truth αθροίζεται. Η συνολική απόσταση Hamming, μεταδίδεται πίσω στον κεντρικό Η/Υ. Ο ελεγκτής επιστρέφει στην κατάσταση "αδρανείας"
Οι δομές επαληθεύτηκαν με έναν αριθμό δοκιμαστικών διαμορφώσεων. Υλοποιήθηκαν τα παρακάτω ευρέως χρησιμοποιούμενα κυκλώματα: CCS-1 CCS-2 1 Ημιαθροιστής Ημιαθροιστής 2 Πληρης Αθροιστής Πληρης Αθροιστής 3 Δυαδικός αποκωδικοποιητής 2:4 Δυαδικός αποκωδικοποιητής 2:4 4 Πολυπλέκτης 2:1 Πολυπλέκτης 2:1 5 Πολυπλέκτης 4:1 Πολυπλέκτης 4:1 6 Πολλαπλασιαστής 2-bit Πολλαπλασιαστής 2-bit 7 Μανδαλωτής S-R 8 Μανδαλωτής D
Το CCS-1 μπορεί να υλοποιήσει έναν πλήρη αθροιστή χρησιμοποιώντας ένα πλέγμα κελιών 4x3. Αρκετά κελιά διαμορφώνονται ως πύλες "μεταφοράς". 18 bytes διαμόρφωσης απαιτούνται σε αυτό το παράδειγμα. 2 bytes αντιστοιχούν στους πολυπλέκτες εξόδου. Το CCS-2 μπορεί να υλοποιήσει το ίδιο κύκλωμα ως πλέγμα 3x3.
Ένας μανδαλωτής S-R απαιτεί ένα πλέγμα 2x2 σε δομή CCS-2. Δομείται χρησιμοποιώντας δύο πύλες NOR και δύο πύλες μετάδοσης. Η έξοδος της πύλης 2 (NOR-1) οδηγείται ως είσοδος στην πύλη 4 (NOR-2). Η έξοδος της πύλης 4 (NOR-2) οδηγείται ως είσοδος στην πύλη 2 (NOR-1) χρησιμοποιώντας το χαρακτηριστικό κυλινδρικής διασύνδεσης.
Οι απαιτήσεις πόρων του συνολικού συστήματος είναι αρκετά χαμηλές. Η υποστηριζόμενη λογική ελέγχουδοκιμής απαιτεί 220 λογικά στοιχεία (LE) και 150 καταχωρητές. Οι δομές CCS απαιτούν έναν αυξανόμενο αριθμό LE, ανάλογα με το μέγεθος πλέγματος. Το σύστημα υλοποιήθηκε σε μία συσκευή FPGA Cyclone II 2C35. Ο αριθμός των απαιτούμενων LE ακολουθεί σχεδόν γραμμική εξάρτηση με τον αριθμό των κελιών. Μπλοκ υλικού Λογικά Στοιχεία Σύνολο καταχωρητών Λογική ελέγχουδοκιμής 220 150 CCS-1 (2x2) 19 18 CCS-1 (4x4) 126 79 CCS-1 (8x8) 438 293 CCS-1 (16x16) 1521 1099 CCS-2 (2x2) 79 40 CCS-2 (4x4) 208 127 CCS-2 (8x8) 591 429 CCS-2 (16x16) 2003 1603
total tx-rx time (ms) 45 40 35 30 25 20 15 10 5 0 0 50 100 150 200 250 300 number of cells (NxM) Ο συνολικός χρόνος απόκρισης από την αρχή της μετάδοσης της συμβολοσειράς δοαμόρφωσης μέχρι τη λήψη της απόστασης Hamming για διάφορα μεγέθη του πίνακα κελιών. Ο υλοποιημένος ρυθμός baud είναι 115Kbps. Το σύστημα είχε χρονιστεί στα 100 MHz.
Προτείνεται μια πλατφόρμα εργασίας για ενδογενή εξέλιξη ψηφιακών κυκλωμάτων. Οι γονότυποι κωδικοποιούνται ακολουθώντας τις αρχές του ΚΓΠ, ενώ οι φαινότυποι υλοποιούνται σε μια επαναδιαμορφώσιμη συσκευή, χρησιμοποιώντας επεκτάσιμους πίνακες κελιών 2-Δ. Σε αντίθεση με τις προηγούμενες υλοποιήσεις, οι προτεινόμενες δόμές βασίζονται σε ένα κυλινδρικό πλέγμα διασύνδεσης, που ελαχιστοποιεί την πολυπλοκότητα και αυξάνει την ευελιξία διασύνδεσης. Τα προτεινόμενα πλέγματα επιτρέπουν εμπροσθοτροφοδοτούμενα πλέγματα και οπισθοτροφοδοτούμενες διασυνδέσεις. Ένας ειδικά ενσωματωμένος ελεγκτής διαμορφώνει τις υπέρ-δομές κατά την εκτέλεση ενώ επιπρόσθετη υποστηρικτική λογική παράγει τα απαιτούμενα μοτίβα δοκιμών. Το σύστημα επαληθεύεται υλοποιώντας μια σειρά δοκιμαστικών κυκλωμάτων και αξιολογείται βάσει των απαιτούμενων πόρων και του χρόνου απόκρισης, για διαφορετικές διαστάσεις πινάκων.
[1] Evolvable Hardware, T. Higuchi, Y. Liu, and X. Yao, Eds. Springer Science & Business Media, vol. 11, 2006. [2] P.C. Haddow and A. M. Tyrrell, Challenges of evolvable hardware: past, present and the path to a promising future, Genetic Programming and Evolvable Machines, vol. 12, no. 3, 2011, pp. 183-215. [3] A. Thompson, P. Layzell, and R.S. Zebulum, Exploration in design space: unconventional electronics design through artificial evolution, IEEE Transactions on Evolutionary Computation, vol. 3, no. 3, 1999, pp. 167-196. [4] J. Miller, P. Thomson, and T. Fogarty, Designing electronic curcuits using evolutionary algorithms. Arithmetic circuits: a case study, Genetic Algorithm and Evolution Strategies in Engineering and Computer Science, D. Quagliarella, J. Periaux, C. Poloni, and G. Winter, Eds. Chechester, UK: Wiley, 1997, pp. 105-131. [5] S. Kazarlis, J. Kalomiros, A. Balouktsis, and V. Kalaitzis, Evolving optimal digital circuits using Cartesian genetic programming with solution repair methods, in Proc. of the 2015 International Conference on Systems, Control, Signal Processing and Informatics (SCSI 2015), Barcelona, Spain, April 7-9, 2015, pp. 39-44. [6] Z. Vasicek and L. Sekanina, An evolvable hardware system in Xilinx Virtex II Pro FPGA, International Journal of Innovative Computing and Applications, vol. 1, no. 1, 2007, pp. 63-73. [7] A. Thompson, Hardware evolution: Automatic design of electronic circuits in reconfigurable hardware by artificial evolution, Springer Science & Business Media, 2012.
[8] L. Sekanina, Evolvable computing by means of evolvable components, Natural Computing, vol. 3, 2004, pp. 323-355. [9] J. Miller, D. Job, and V. Vassilev, Principles in evolutio-nary design of digital circuits - part I, Genetic Program ming and Evolvable Machines, vol. 1, 2000, pp. 7-35. [10] J. R. Koza, M. A. Keane, and M. J. Streeter, What s AI done for me lately? Genetic programming s humancompetitive results, IEEE Intelligent Systems, vol. 18, no.3, 2003, pp. 25-31. [11] J. F. Miller and P. Thompson, Cartesian genetic program-ming, in LNCS, Euro GP 2000, vol. 1802, R. Poli, W. Bazhaf, W.B. Langdon, J. Miller, P. Nordin, and T.C. Fogarty, Eds. Heidelberg: Springer, 2000, pp. 121-132. [12] L. Sekanina, and R. Ruzicka, Design of the special fast reconfigurable chip using common FPGA, in Proc. of the IEEE Design and Diagnostics of Electronic Circuits and Systems Workshop, Bratislava, Smolenice, 2000, pp. 161-168. [13] L. Sekanina, Evolvable components: from theory to hardware implementations, Springer Science & Business Media, 2012. [14] L. Sekanina and S. Friedl, An evolvable combinational unit for FPGAs, Computing & Informatics, vol. 23, no. 5, 2004, pp. 461-486.
F =1 = 0 B A + B