Πανεπιστήµιο Θεσσαλίας ΤΜΗΜΑ ΜΗΧΑΝΙΚΩΝ ΗΛΕΚΤΡΟΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ, ΤΗΛΕΠΙΚΟΙΝΩΝΙΩΝ ΚΑΙ ΙΚΤΥΩΝ Τοµέας Υλικού και Αρχιτεκτονικής Υπολογιστών ΗΥ232 - Ψηφιακή Σχεδίαση µε CAD ΙΙ Design Flow Simulation - Synthesis
Design Flow Ροή Σχεδίασης (1) 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 2
Design Flow Ροή Σχεδίασης (2) 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 3
Simulation 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 4
Synthesis (1) Circuit Synthesis Technology Mapped Gate-Level Netlist 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 5
Synthesis (2) 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 6
Synthesis (3) Three optimizations: Arithmetic Resource Sharing Pin permutation a+b+c+d (a+b) + (c+d) 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 7
Synthesis (4) Implementation Selection 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 8
UMC/Virtual Silicon CMOS Libraries (1) UMC esi-route/11 Standard Cell Library.25um 510 standard and special cells UMC esi-route/11 High Performance Standard Cell Library.18um 502 standard and special cells UMC esi-route/9 High Density Standard Cell Library.13um 557 standard and special cells 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 9
UMC/Virtual Silicon CMOS Libraries (2) UMCL25U250T3 Operating Condition Minimum Typical Maximum Power Supply Junction Temperature 2.25V 0 C 2.5V wc 25 C 2.75V 125 C UMCL18U250 Operating Condition Minimum Typical Maximum Power Supply 1.62V 1.8V 1.98V Junction Temperature 0 C 25 C 125 C UMCL13U210T3 Operating Condition Minimum Typical Maximum Power Supply 1.08V 1.20V 1.32V Junction Temperature 0 C 25 C 125 C 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 10
UMC/Virtual Silicon CMOS Libraries (3) AND OR Gate cell (S) 25um (L) 13um (S) (L) 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 11
UMC/Virtual Silicon CMOS Libraries (4) 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 12
Synthesis (5) 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 13
Area max_delay Graphs (1) S38417 Circuit S38417 Delay Area Slack Cells 55000 5 32191,32 0,38 1834 50000 4 3 32232,02 34480,28 0,01 0 1832 2001 Area 45000 40000 2 1,9 1,75 1,65 1,5 45770,73 45152,8 47726,27 48531,33 46835,92 0,59 0,58 0,8 0,85 1,04 2358 2397 2413 2532 2415 35000 30000 0 1 2 3 4 5 Output max_delay 1 52015,52 1,56 2425 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 14
Area max_delay Graphs (2) Delay 5 Area 2057,18 Slack 0,54 c432 Cells 130 6500 6000 5500 Circuit c432 4 3 2 1,9 1,75 1,65 1,5 1,4 1841,71 2366,18 3276,86 3370,37 4455,88 4964,07 5102,31 6464,3 0,06 0 0 0 0 0 0 0,4 117 121 191 211 253 281 269 306 Area 5000 4500 4000 3500 3000 2500 2000 1500 0 1 2 3 4 5 Output max_delay 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 15
Dyn.. Power max_delay Graphs (1) Total Dynamic Power 6 5 Power (mw) 4 3 2 1 umc25 umc18 umc13 Total Dynamic Power 0 1 1,5 2 2,5 3 3,5 4 4,5 Output max_delay (ns) 6 5 Power (mw) 4 3 2 1 umc13 umc18 umc25 0 1,5 2 2,5 3 4 Output max_delay (ns) 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 16
Dyn.. Power max_delay Graphs (2) Total Dynamic Power umc18 3 2,5 Power (mw) 2 1,5 1 PSA POPT 0,5 1 1,5 2 2,5 3 3,5 4 4,5 Output max_delay (ns) Total Dynamic Power umc13 Total Dynamic Power umc25 450 400 Power (mw) 7 6 5 4 3 350 300 250 PSA 200 POPT 150 100 1 1,5 2 2,5 3 3,5 4 4,5 Power (uw) PSA POPT 2 1 1,5 2 2,5 3 3,5 4 4,5 Output max_delay (ns) Output max_delay (ns) 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 17
Πολυπλέκτες (I) Ας δούµε την σύνθεση ενός πολυπλέκτη µε χρήση vhdl περιγραφής. Library ieee; Use ieee.std_logic_1164.all; Entity mux is port( d0,d1,sel: in std_logic; q: out std_logic); end; Architecture strust_mux of mux is component and_comp port( a,b: in std_logic; c: out std_logic); end component; component or_comp port( a,b: in std_logic; c: out std_logic); end component; component inv_comp port( a: in std_logic; c: out std_logic); end component; signal i1,i2,sel_n : std_logic; For U1 : inv_comp Use Entity work.inv_comp(inv_beh); For U2,U3 : and_comp Use Entity work.and_comp(and_beh For U4 : or_comp Use Entity work.or_comp(or_beh); begin U1: inv_comp port map(sel,sel_n); U2: and_comp port map(d0,sel,i1); U3: and_comp port map(sel_n,d1,i2); U4: or_comp port map(i1,i2,q); end; 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 18
Πολυπλέκτες (II) Μετά την σύνθεση το αποτέλεσµα θα είναι: Πολλά µικρά ιεραρχικά επίπεδα, Σύνολο 7 πύλες 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 19
Πολυπλέκτες (III) Για να δούµε µια άλλη περιγραφή vhdl. Library ieee; Use ieee.std_logic_1164.all; Entity mux_good is end; port( d0,d1,sel: in std_logic; q: out std_logic); Architecture strust_mux of mux is begin q<=(d0 and sel) or(not sel and d1); end; Ένα ιεραρχικό επίπεδο, 3 πύλες 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 20
Πολυπλέκτες (IV) 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 21
Πολυπλέκτες (V) Με την βοήθεια των datasheets για τις τεχνολογίες στα 25, 18, 13um έχουµε: Area(um 2 ) Static Power umc25 umc18 umc13 umc25(uw) umc18(pw) umc13(uw) INV 15,84 8,131 3,46 INV 0,006 15,451 0,001 AND 39,6 16,262 6,91 AND 0,004 53,355 0,004 AND 39,6 16,262 6,91 AND 0,004 53,355 0,004 OR 31,68 16,262 6,91 OR 0,001 59,762 0,004 Total 126,72 56,917 24,19 Total 0,015 181,923 0,013 umc25 umc18 umc13 umc25 umc18 umc13 MUX2to1 55,44 24,394 12,1 MUX2to1 0,008 121,819 0,005 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 22
Leon ESA CPU Στην διάρκεια του εργαστηρίου θα σχεδιάσουµε σε επίπεδο πυλών : IF ID EX MEM WB 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 23
1-bit ALU Αρχικά θα σχεδιάσουµε την 1-bit ALU. 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 24
ALU Gate Level 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 25
Transistor and layout Με την λογική του bit slice θα έχουµε το παρακάτω: Layout Schematic 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 26
ALU 8-bit Layout Τοποθετώντας 8 bit slice κατακόρυφα: 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 27
ALU Automated 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 28
ALU with PADS 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 29
Packages 15-Οκτ-04 Ψηφιακή Σχεδίαση µε CAD ΙΙ ιαφ. 30