Μικροηλεκτρονική - VLSI

Transcript

1 ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Μικροηλεκτρονική - VLSI Ενότητα 6.1: Συνδυαστική Λογική - Βασικές Πύλες Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε.

2 Άδειες Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες χρήσης Creative Commons. Για εκπαιδευτικό υλικό, όπως εικόνες, που υπόκειται σε άλλου τύπου άδειας χρήσης, η άδεια χρήσης αναφέρεται ρητώς. 2

3 Χρηματοδότηση Το παρόν εκπαιδευτικό υλικό έχει αναπτυχθεί στα πλαίσια του εκπαιδευτικού έργου του διδάσκοντα. Το έργο «Ανοικτά Ακαδημαϊκά Μαθήματα στο Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα» έχει χρηματοδοτήσει μόνο τη αναδιαμόρφωση του εκπαιδευτικού υλικού. Το έργο υλοποιείται στο πλαίσιο του Επιχειρησιακού Προγράμματος «Εκπαίδευση και Δια Βίου Μάθηση» και συγχρηματοδοτείται από την Ευρωπαϊκή Ένωση (Ευρωπαϊκό Κοινωνικό Ταμείο) και από εθνικούς πόρους. 3

4 Σκοπός Ενότητας Παρουσίαση των ιδιοτήτων των στατικών και δυναμικών λογικών πυλών. Σχεδίαση και ανάλυση της λειτουργίας των βασικών λογικών πυλών NND και ΝΟR σε τεχνολογία CMOS 4

5 Περιεχόμενα Ενότητας Συνδυαστική & ακολουθιακή λογική Εισαγωγή Στατικά Δυναμικά κυκλώματα Ιδιότητες συμπληρωματικών πυλών CMOS NMOS Transistors συνδεδεμένα σε σειρά & παράλληλα Επίδραση τάσης κατωφλίου Συπληρωματική Λογική CMOS Στατική πύλη CMOS Πύλη NND Πύλη NOR Πύλη NND τεσσάρων εισόδων Μοντέλο καθυστέρησης διακόπτη Ανάλυση καθυστέρησης Διαστάσεις Transistor Επίδραση των σημάτων εισόδου (Πύλη NND) Επίδραση του fan-in και του fan-out Επίδραση αριθμού εισόδων (Fan-In) tp ως συνάρτηση του Fan-In Τεχνικές σχεδιασμού γρήγορων πυλών Βελτιστοποίηση στατικής πύλης 5

6 Συνδυαστική & Ακολουθιακή Λογική In Logic Circuit Out In Logic Circuit Out State (a) Συνδυαστικό Κύκλωμα (b) Ακολουθιακό Κύκλωμα Output = f ( In ) Output = f ( In, Previous In ) 6

7 Εισαγωγή Static CMOS Conventional Static CMOS Logic Ratioed Logic Pass Transistor/Transmission Gate Logic Dynamic CMOS Logic Domino np-cmos 7

8 Στατικά Δυναμικά κυκλώματα Σε ένα στατικό κύκλωμα οι έξοδοι των πυλών κάθε χρονική στιγμή παίρνουν την τιμή της λογικής συνάρτησης που υλοποιείται και υπάρχει σύνδεση τους με το V dd ή το GND. Αντίθετα η λειτουργία ενός δυναμικού κυκλώματος στηρίζεται σε προσωρινή αποθήκευση τιμών σε κόμβους με υψηλή αντίσταση (high impendance) και υπάρχει περίοδος κατά την οποία όλοι οι κόμβοι παίρνουν προκαθορισμένες τιμές 8

9 Ιδιότητες συμπληρωματικών πυλών CMOS -1 Μεταβολή της τάσης εξόδου από 0 έως V dd (rail-to-rail swing) Μεγάλο περιθώριο θορύβου Οι λογικές στάθμες δεν εξαρτώνται από τα μεγέθη των τρανζίστορ (ratioless) Στη σταθερή κατάσταση: πάντα υπάρχει σύνδεση της εξόδου με το V dd ή το GND Χαμηλή αντίσταση εξόδου Πολύ υψηλή αντίσταση εισόδου σχεδόν μηδενικό ρεύμα εισόδου στη σταθερή κατάσταση Δεν υπάρχει σύνδεση τροφοδοσίας με το GND μηδενική στατική κατανάλωση ισχύος 9

10 Ιδιότητες συμπληρωματικών πυλών CMOS -2 Η καθυστέρηση (Propagation delay) είναι συνάρτηση της χωρητικότητας φορτίου και της αντίστασης των τρανζίστορ. Οι χρόνοι ανόδου και καθόδου (rise and fall time) μπορούν να εξισωθούν με κατάλληλη κλιμάκωση των διαστάσεων (scaling) των τρανζίστορ. 10

11 NMOS Transistors συνδεδεμένα σε σειρά & παράλληλα -1 Το NMOS transistor θεωρείται ως διακόπτης ο οποίος κλίνει όταν το σήμα ελέγχου στην πύλη είναι λογικό «1» X Y Y = X if and X Y Y = X if OR NMOS Transistors pass a strong 0 but a weak 1 11

12 PMOS Transistors συνδεδεμένα σε σειρά & παράλληλα -1 Το PMOS transistor θεωρείται ως διακόπτης ο οποίος κλίνει όταν το σήμα ελέγχου στην πύλη είναι λογικό «0» X Y Y = X if ND = + X Y Y = X if OR = PMOS Transistors pass a strong 1 but a weak 0 12

13 Επίδραση τάσης κατωφλίου PUN V DD S V DD D V DD D 0 V DD V GS S 0 V DD - V Tn C L C L PDN V DD 0 V DD V Tp V DD D C L V GS S C L S D 13

14 Συπληρωματική Λογική CMOS 14

15 Στατική πύλη CMOS V DD In1 In2 In3 PUN PMOS Only F = G In 1 In 2 In 3 PDN NMOS Only V SS PUN and PDN are Dual Networks 15

16 Πύλη NND -1 16

17 Πύλη NND -2 Φυσικός Σχεδιασμός Layout 17

18 Πύλη NOR -1 18

19 Πύλη NOR -2 Φυσικός Σχεδιασμός Layout 19

20 Πύλη NND τεσσάρων εισόδων Vdd V DD In 1 In 2 In 3 In 4 In 1 Out In 2 Out In 3 In 4 GND In1 In2 In3 In4 20

21 Μοντέλο καθυστέρησης διακόπτη R eq R p R p R p R p R n C L R n C L R p C int R n NND2 C int INV R n R n C L NOR2 21

22 Ανάλυση καθυστέρησης R n R n V DD R p R p F 2-input NND C L 1. Έστω R n = R p = αντίσταση nmos τρανζίστορ με το ελάχιστο επιτρεπτό μέγεθος. 2. Προσδιορίζουμε τη «χειρότερη» (worst case) μετάβαση των εισόδων γιατί η καθυστέρηση εξαρτάται από τις τιμές εισόδου. Για το t plh - η χειρότερη μετάβαση είναι όταν άγει μόνο το ένα pmos. t plh = 0.69R p C L - Αν άγουν και τα 2 pmos η αντίσταση μειώνεται t plh = 0.69(R p /2)C L Για το tphl η χειρότερη μετάβαση είναι όταν άγουν τα δύο nmos. t phl = 0.69(2R n )C L 22

23 Διαστάσεις Transistor R p R p R p 2 R n C L 4 R p C int 2 R n C int 1 R n R n 1 C L 23

24 Επίδραση των σημάτων εισόδου (Πύλη NND) 3 2,5 Η καθυστέρηση της πύλης εξαρτάται από τις τιμές και τις μεταβάσεις των εισόδων ==1 0 Input Data Pattern Delay (psec) Voltage [V] 2 1,5 1 0,5 0-0,5 =1, =1 0 =1 0, = time [ps] == =1, = = 0 1, =1 61 == =1, = = 1 0, =1 81 NMOS = 0.5µm/0.25 µm PMOS = 0.75µm/0.25 µm, C L = 100 ff

25 Επίδραση του fan-in και του fan-out V DD C D Fan-Out: Number of Gates Connected 2 Gate Capacitances per Fan-Out C D FanIn: Quadratic Term due to: 1. Resistance Increasing 2. Capacitance Increasing (t phl ) t p = a 1 FI+ a 2 FI 2 + a 3 FO 25

26 Επίδραση αριθμού εισόδων (Fan-In) C D C D C 3 C 2 C 1 C L Μοντέλο κατανεμημένου RC (Elmore delay) t phl = 0.69 R eqn (C 1 +2C 2 +3C 3 +4C L ) Η καθυστέρηση αυξάνεται γρήγορα με την αύξηση του fan-in. Τετραγωνικά στη χειρότερη περίπτωση. 26

27 t p ως συνάρτηση του Fan-In 1250 quadratic t p (psec) t ph L t p Πύλες με περισσότερες από 4 εισόδους πρέπει να αποφεύγονται fan-in t pl H linear

28 t p ως συνάρτηση του Fan-Out t p NOR2 t p NND2 Όλες οι πύλες δίνουν το ίδιο ρεύμα οδήγησης. t p (psec) t p INV Η κλίση είναι συνάρτηση της ικανότητας οδήγησης (driving strength) eff. fan-out

29 Τεχνικές σχεδιασμού γρήγορων πυλών -1 Transistor Sizing: s long as Fan-out Capacitance dominates Progressive Sizing: In N MN Out C L M1 > M2 > M3 > MN In 3 M3 C 3 Distributed RC-line In 2 M2 C 2 In 1 M1 C 1 Can Reduce Delay with more than 30%! 29

30 Τεχνικές σχεδιασμού γρήγορων πυλών -2 Transistor Ordering critical path critical path In 3 M3 C L In 1 M1 C L In 2 M2 C 2 In 2 M2 C 2 In 1 M1 C 1 In 3 M3 C 3 (a) (b) 30

31 Βελτιστοποίηση στατικής πύλης RE ESTIMTION

32 Τέλος Ενότητας 32