Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε.

Σχετικά έγγραφα
Σχεδίαση Ψηφιακών Συστημάτων

Σχεδίαση Ψηφιακών Συστημάτων

Σχεδίαση Ψηφιακών Συστημάτων

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Ακολουθιακός Κώδικας

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Προχωρημένα Θέματα Σχεδιασμού με VHDL

ΑΣΚΗΣΗ 2: Σχεδίαση και προσομοίωση κυκλωμάτων καταχωρητών και μετρητών

ΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. Καταχωρητές 1

Εργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα. Σχεδίαση Ψηφιακών Συστημάτων. Ενότητα: ΚΑΤΑΧΩΡΗΤΕΣ - ΑΠΑΡΙΘΜΗΤΕΣ

Περίληψη. ΗΜΥ-210: Λογικός Σχεδιασµός Εαρινό Εξάµηνο Παράδειγµα: Καταχωρητής 2-bit. Καταχωρητής 4-bit. Μνήµη Καταχωρητών

ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Χειµερινό Εξάµηνο 2016 ΔΙΑΛΕΞΗ 15: Καταχωρητές (Registers)

26-Nov-09. ΗΜΥ 210: Λογικός Σχεδιασμός, Χειμερινό Εξάμηνο Καταχωρητές 1. Διδάσκουσα: Μαρία Κ. Μιχαήλ

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Μηχανές Πεπερασμένων Καταστάσεων

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα. Συστήματα Αυτομάτου Ελέγχου. Ενότητα Α: Γραμμικά Συστήματα

Μετρητής Ριπής ΛΟΓΙΚΗ ΣΧΕΔΙΑΣΗ. Αναφορά 9 ης. εργαστηριακής άσκησης: ΑΦΡΟΔΙΤΗ ΤΟΥΦΑ Α.Μ.:

Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL. Βασικές εντολές και η περιγραφή συνδυαστικών κυκλωµάτων. Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 2 -

Εργαστήριο Αρχιτεκτονικής Υπολογιστών Ι. Εισαγωγή στη VHDL

Ακολουθιακές εντολές. (Peter Ashenden, The Students Guide to VHDL)

Εργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος

Εργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος

Μοντελοποίηση Λογικών Κυκλωμάτων

ΗΜΥ211 Εργαστήριο Ψηφιακών Συστημάτων

Μικροηλεκτρονική - VLSI

ΕΙΣΑΓΩΓΙΚΟ ΕΓΧΕΙΡΙ ΙΟ ΓΙΑ ΣΧΕ ΙΑΣΜΟ ΜΕ ΧΡΗΣΗ ΤΗΣ ΓΛΩΣΣΑΣ VHDL

Εισαγωγή στις Τηλεπικοινωνίες / Εργαστήριο

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Συντρέχων Κώδικας

Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II

Εργαστήριο Οργάνωσης Η/Υ. Δαδαλιάρης Αντώνιος

ΤΙΤΛΟΣ ΕΡΓΑΣΤΗΡΙΑΚΗΣ ΑΣΚΗΣΗΣ ΟΙ ΚΑΤΑΧΩΡΗΤΕΣ ΚΑΙ Η ΥΛΟΠΟΙΗΣΗ ΤΟΥΣ ΜΕ FLIP-FLOP ΚΑΙ ΠΥΛΕΣ

Σχεδίαση Ψηφιακών Συστημάτων

Λογιστικές Εφαρμογές Εργαστήριο

Εισαγωγή στην Πληροφορική & τον Προγραμματισμό

Περιγραφή Κυκλωμάτων με χρήση της VHDL. Καταχωρητές και χρονισμός με ρολόι

Structural VHDL. Structural VHDL

Υδραυλικά & Πνευματικά ΣΑΕ

Library, package και subprograms

Μελέτη και σχεδίαση µιας υποτυπώδους κεντρικής µονάδας επεξεργασίας στα 32 µπιτ.

Εισαγωγή στην πληροφορική

Συστήματα Αυτομάτου Ελέγχου 1 Ενότητα # 5: Χρήση μετασχηματισμού Laplace για επίλυση ηλεκτρικών κυκλωμάτων Μέθοδοι εντάσεων βρόχων και τάσεων κόμβων

ΒΟΗΘΗΤΙΚΕΣ ΣΗΜΕΙΩΣΕΙΣ

Behavioral & Mixed VHDL Architectures Finite State Machines in VHDL

ΤΙΤΛΟΣ ΕΡΓΑΣΤΗΡΙΑΚΗΣ ΑΣΚΗΣΗΣ ΣΥΓΧΡΟΝΟΙ ΜΕΤΡΗΤΕΣ

Ψηφιακή Λογική Σχεδίαση

Προσοµοίωση Συστηµάτων µε VHDL. (Peter Ashenden, The Students Guide to VHDL)

Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL. Γενικά χαρακτηριστικά, σύνταξη και τύποι. Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 1 -

Περιγραφή Κυκλωμάτων με χρήση της VHDL. Δομική περιγραφή και περιγραφή Μηχανών Πεπερασμένων Καταστάσεων

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Τύποι Δεδομένων και Τελεστές

Κυκλωμάτων» Χειμερινό εξάμηνο

Πληροφορική. Εργαστηριακή Ενότητα 3 η : Επεξεργασία Κελιών Γραμμών & Στηλών. Ι. Ψαρομήλιγκος Τμήμα Λογιστικής & Χρηματοοικονομικής

ΕΙΣΑΓΩΓΗ ΣΤΗΝ ΠΛΗΡΟΦΟΡΙΚΗ

Ψηφιακή Σχεδίαση Ενότητα 10:

Πανεπιστήμιο Δυτικής Μακεδονίας. Τμήμα Μηχανικών Πληροφορικής & Τηλεπικοινωνιών. Ψηφιακή Σχεδίαση

Εισαγωγή στις Τηλεπικοινωνίες

ΗΜΥ 210 ΣΧΕΔΙΑΣΜΟΣ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ. Χειµερινό Εξάµηνο 2016 Συµπληρωµατική ΔΙΑΛΕΞΗ 14: Περιγραφή Ακολουθιακών Κυκλωµάτων στη VHDL

Υπολογιστικά Συστήματα

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Συναρτήσεις, Διαδικασίες και Δομές Ελέγχου Λειτουργίας Κυκλωμάτων (testbenches)

ΜΑΘΗΜΑΤΙΚΑ ΓΙΑ ΟΙΚΟΝΟΜΟΛΟΓΟΥΣ

Πανεπιστήμιο Πατρών Τμήμα Φυσικής Εργαστήριο Ηλεκτρονικής. Ψηφιακά Ηλεκτρονικά. Καταχωρητές και Μετρητές 2. Επιμέλεια Διαφανειών: Δ.

Behavioral & Mixed VHDL Architectures Finite State Machines in VHDL


ΛΥΣΕΙΣ 3 ης ΓΡΑΠΤΗΣ ΕΡΓΑΣΙΑΣ

Μικροηλεκτρονική - VLSI

ΣΤΑΤΙΣΤΙΚΗ ΕΠΙΧΕΙΡΗΣΕΩΝ

Σχεδίαση κυκλωμάτων με VHDL: 1o μέρος

Η συχνότητα f των παλµών 0 και 1 στην έξοδο Q n είναι. f Qn = 1/(T cl x 2 n+1 )

Σχεδίαση CMOS Ψηφιακών Ολοκληρωμένων Κυκλωμάτων

Ηλεκτρικές Μηχανές ΙΙ Εργαστήριο

ΣΧΕΔΙΑΣΜΟΣ ΚΥΚΛΩΜΑΤΩΝ ΠΑΡΑΜΕΤΡΙΚΗΣ ΜΕΤΑΒΟΛΗΣ ΣΥΧΝΟΤΗΤΑΣ ΚΑΙ DUTY CYCLE ΠΑΛΜΟΥ ΜΕ ΧΡΗΣΗ ΤΗΣ ΓΛΩΣΣΑΣ VHDL

9 ο ΕΡΓΑΣΤΗΡΙΟ ΣΗΜΑΤΑ & ΣΥΣΤΗΜΑΤΑ

ΑΣΚΗΣΗ 9 ΑΣΥΓΧΡΟΝΟΙ ΜΕΤΡΗΤΕΣ (COUNTERS)

ΨΗΦΙΑΚΑ ΣΥΣΤΗΜΑΤΑ ΚΑΡΑΓΚΙΑΟΥΡΗΣ ΝΙΚΟΛΑΟΣ

K24 Ψηφιακά Ηλεκτρονικά 10: Ακολουθιακά Κυκλώματα

Εισαγωγή στη Γλώσσα VHDL

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Πακέτα και Συστατικά Στοιχεία (Υποκυκλώματα)

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα. Τεχνικό Σχέδιο

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα ΕΠΕΞΕΡΓΑΣΙΑ ΕΙΚΟΝΑΣ. Ενότητα 3: Αποκατάσταση Εικόνας.

Εισαγωγή στην Πληροφορική

Εισαγωγή Η VHDL υποστηρίζει τους εξής τρείς βασικούς και διαφορετικούς τρόπους περιγραφής

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα. Τεχνικό Σχέδιο

Περιβαλλοντική Χημεία

Καταχωρητές και Μετρητές

ΜΑΘΗΜΑΤΙΚΑ ΓΙΑ ΟΙΚΟΝΟΜΟΛΟΓΟΥΣ

Πανεπιστήμιο Δυτικής Μακεδονίας. Τμήμα Μηχανικών Πληροφορικής & Τηλεπικοινωνιών. Ψηφιακή Σχεδίαση

Ψηφιακά Συστήματα. 8. Καταχωρητές

VHDL για Σχεδιασµό Ακολουθιακών Κυκλωµάτων

Μικροηλεκτρονική - VLSI

Μοντελοποίηση Επιπέδου Πύλης. (Peter Ashenden, The Students Guide to VHDL)

ΣΤΑΤΙΣΤΙΚΗ ΕΠΙΧΕΙΡΗΣΕΩΝ

Ηλεκτρικές Μηχανές ΙΙ

ΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. VHDL για Ακολουθιακά Κυκλώματα 1

K24 Ψηφιακά Ηλεκτρονικά 9: Flip-Flops

Ενσωματωμένα Συστήματα

Λογιστικές Εφαρμογές Εργαστήριο

Εσωτερικές Ηλεκτρικές Εγκαταστάσεις Ι - Εργαστήριο

Σχεδίαση κυκλωμάτων με VHDL: 2o μέρος

{ int a = 5; { int b = 7; a = b + 3;

VHDL για Σχεδιασµό Συνδυαστικών και Ακολουθιακών Ψηφιακών Κυκλωµάτων

Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II

Εισαγωγή στην Πληροφορική

ΑΠΟ ΤΑ ΘΕΜΑΤΑ ΤΩΝ ΠΑΝΕΛΛΗΝΙΩΝ ΕΞΕΤΑΣΕΩΝ ΚΕΦΑΛΑΙΟ 7-8 (ΚΑΤΑΧΩΡΗΤΕΣ & ΑΠΑΡΙΘΜΗΤΕΣ)

Transcript:

ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Ενότητα 3: Καταχωρητές - Απαριθμητές Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε.

Άδειες Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες χρήσης Creative Commons. Για εκπαιδευτικό υλικό, όπως εικόνες, που υπόκειται σε άλλου τύπου άδειας χρήσης, η άδεια χρήσης αναφέρεται ρητώς.

Χρηματοδότηση Το παρόν εκπαιδευτικό υλικό έχει αναπτυχθεί στα πλαίσια του εκπαιδευτικού έργου του διδάσκοντα. Το έργο «Ανοικτά Ακαδημαϊκά Μαθήματα στο Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα» έχει χρηματοδοτήσει μόνο τη αναδιαμόρφωση του εκπαιδευτικού υλικού. Το έργο υλοποιείται στο πλαίσιο του Επιχειρησιακού Προγράμματος «Εκπαίδευση και Δια Βίου Μάθηση» και συγχρηματοδοτείται από την Ευρωπαϊκή Ένωση (Ευρωπαϊκό Κοινωνικό Ταμείο) και από εθνικούς πόρους.

Σκοπός Ενότητας Ανάλυση και σχεδίαση καταχωρητή Ανάλυση και σχεδίαση καταχωρητή ολίσθησης Ανάλυση και σχεδίαση σύγχρονων και ασύγχρονων απαριθμητών Μοντελοποίηση των κυκλωμάτων με VHDL

Περιεχόμενα Ενότητας Καταχωρητής n δυαδικών ψηφίων Απαριθμητής Καταχωρητής ολίσθησης Ασύγχρονοι απαριθμητές Σύγχρονοι απαριθμητές

Καταχωρητής n δυαδικών ψηφίων Ο καταχωρητής n δυαδικών ψηφίων υλοποιείται με παράλληλη σύνδεση n D flipflops με κοινό clock και set/reset.

Καταχωρητής 8 ψηφίων με ασύγχρονο reset ENTITY reg8 IS PORT ( D: IN STD_LOGIC_VECTOR(7 DOWNTO 0) ; Resetn, Clock : IN STD_LOGIC ; : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ) ; END reg8 ; ARCHITECTURE Behavior OF reg8 IS BEGIN PROCESS ( Resetn, Clock ) BEGIN IF Resetn = '0' THEN <= (others => 0 ) ; ELSIF Clock'EVENT AND Clock = '1' THEN <= D ; END IF ; END PROCESS ; END ARCHITECTURE ;

Καταχωρητής Ολίσθησης (shift register) -1 In D 1 2 3 4 D D D Out Clock

Καταχωρητής Ολίσθησης (shift register) -2 ENTITY shiftreg IS PORT (Clock, Sin: IN STD_LOGIC ; : BUFFER STD_LOGIC_VECTOR(4 DOWNTO 1)) ; END ΕΝΤΙΤΥ ; ARCHITECTURE Behavior OF shifreg IS BEGIN PROCESS BEGIN WAIT UNTIL Clock'EVENT AND Clock = '1' ; (4) <= (3) ; (3) <= (2) ; (2) <= (1) ; (1) <= Sin ; END PROCESS ; END ARCHITECTURE ;

Σειριακή μεταφορά δεδομένων

Καταχωρητής Ολίσθησης Parallel output 3 2 1 0 D D D D Serial input Clock Shift/Load Parallel input R(3:0)

ARCHITECTURE Behavior OF shiftrn IS BEGIN PROCESS BEGIN WAIT UNTIL Clock'EVENT AND Clock = '1' ; IF SL = '1' THEN <= R ; ELSE Genbits: FOR i IN 0 TO N-2 LOOP (i) <= (i+1) ; END LOOP ; (N-1) <= Sin ; END IF ; END PROCESS ; END ARCHITECTURE ; Καταχωρητής Ολίσθησης (shift register) ENTITY shiftrn IS GENERIC ( N : INTEGER := 8 ) ; PORT (R : IN STD_LOGIC_VECTOR(N-1 DOWNTO 0) ; Clock, SL, Sin : IN STD_LOGIC ; : BUFFER STD_LOGIC_VECTOR(N-1 DOWNTO 0) ) ; END ΕΝΤΙΤΥ ;

Στοιχείο Καταχωρητή Ολίσθησης (muxdff) ENTITY muxdff IS PORT ( D0, D1, Sel, Clock : IN STD_LOGIC ; : OUT STD_LOGIC ) ; END muxdff ; ARCHITECTURE Behavior OF muxdff IS BEGIN PROCESS BEGIN WAIT UNTIL Clock'EVENT AND Clock = '1' ; IF Sel = '0' THEN <= D0 ; ELSE <= D1 ; END IF ; END PROCESS ; END ARCHITECTURE ;

Καταχωρητής Ολίσθησης (structural) -1 ENTITY shift4 IS PORT ( R : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ; L, w, Clock : IN STD_LOGIC ; : BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ENTITY ; ARCHITECTURE Structure OF shift4 IS COMPONENT muxdff PORT (D0, D1, Sel, Clock : IN STD_LOGIC ; : OUT STD_LOGIC ) ; END COMPONENT ; BEGIN Stage3: muxdff PORT MAP ( w, R(3), L, Clock, (3) ) ; Stage2: muxdff PORT MAP ( (3), R(2), L, Clock, (2) ) ; Stage1: muxdff PORT MAP ( (2), R(1), L, Clock, (1) ) ; Stage0: muxdff PORT MAP ( (1), R(0), L, Clock, (0) ) ; END ARCHITECTURE ;

Καταχωρητής Ολίσθησης (structural) -2 ENTITY shift4 IS PORT ( R : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ; L, w, Clock : IN STD_LOGIC ; : BUFFER STD_LOGIC_VECTOR(4 DOWNTO 0) ) ; END ENTITY ; ARCHITECTURE Structure OF shift4 IS COMPONENT muxdff PORT (D0, D1, Sel, Clock : IN STD_LOGIC ; : OUT STD_LOGIC ) ; END COMPONENT ; BEGIN (4)<=w; shiftall: for i in 0 to 3 generate stage: muxdff PORT MAP ( (i+1), R(i), L, Clock, (i) ) ; end generate; END ARCHITECTURE ;

Καταχωρητής Ολίσθησης

Απαριθμητής (Counter) Απαριθμητής ή μετρητής ονομάζεται ένα κύκλωμα το οποίο με την εφαρμογή παλμών εισόδου (ρολόι) περνά από μία προ-καθορισμένη ακολουθία καταστάσεων. Αν η ακολουθία των καταστάσεων εξόδου ακολουθεί τη φυσική αρίθμηση (0,1,...Ν) ο μετρητής ονομάζεται δυαδικός μετρητής (binary counter). Ο δυαδικός μετρητής n δυαδικών ψηφίων αποτελείται από n flip-flops και μετρά από 0... 2 n 1. Σύγχρονος ονομάζεται ο μετρητής του οποίου οι είσοδοι clock όλων των flipflops έχουν κοινό σήμα χρονισμού. Ασύγχρονος ονομάζεται ο μετρητής του οποίου κάθε flip-flop ενεργοποιείται από την έξοδο της προηγούμενης βαθμίδας.

Ασύγχρονος αύξοντας απαριθμητής

Ασύγχρονος φθίνοντας απαριθμητής

Ασύγχρονος Μετρητής ENTITY a_count IS PORT (Clock : IN STD_LOGIC ; : BUFFER STD_LOGIC_VECTOR (2 downto 0 ) ; END a_count ; ARCHITECTURE Struct OF upcount IS COMPONENT TFF IS PORT(T,Clk : IN STD_LOGIC;,N : OUT STD_LOGIC); END COMPONENT; SIGNAL high : std_logic; BEGIN A0: TFF PORT MAP (high, Clock, (0), OPEN) ; A1: TFF PORT MAP (high, (0), (1), OPEN) ; A2: TFF PORT MAP (high, (1), (2), OPEN) ; High <= '1'; END ARCHITECTURE;

Σύγχρονος απαριθμητής με T flip-flop

Απαριθμητής με ενεργοποίηση και μηδενισμό

Απαριθμητής με εύρος 0-4

Σύγχρονος Μετρητής (D flipflop) Enable D 0 0 1 D 0 Half Adder D 1 0 1 D 1 D 2 0 1 D 2 D 3 0 1 D 3 Load Clock Output carry

Σύγχρονος Μετρητής ENTITY upcount IS GENERIC ( mod : INTEGER := 8 ) ; PORT ( Clock, L, E : IN STD_LOGIC ; D : IN INTEGER RANGE 0 TO mod-1 ; : BUFFER INTEGER RANGE 0 TO mod-1 ) ; END upcount ; ARCHITECTURE Behavior OF upcount IS BEGIN PROCESS BEGIN WAIT UNTIL (Clock'EVENT AND Clock = '1') ; IF E = '1' THEN IF L = '1' THEN q <= D ; ELSE q <= q+1 ; END IF ; END IF ; END PROCESS; END Architecture ;

Αύξοντας/Φθίνοντας Απαριθμητής HAS Half Adder/Subtractor

Τέλος Ενότητας