Μικροηλεκτρονική - VLSI

Μέγεθος: px

Εμφάνιση ξεκινά από τη σελίδα:

Download "Μικροηλεκτρονική - VLSI"

Περσεφόνη Φραγκούδης
7 χρόνια πριν
Προβολές:

VLSI Ενότητα 7: Ακολουθιακή Λογική Κυριάκης -

1 ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Μικροηλεκτρονική - VLSI Ενότητα 7: Ακολουθιακή Λογική Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε.

2 Άδειες Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες χρήσης Creative Commons. Για εκπαιδευτικό υλικό, όπως εικόνες, που υπόκειται σε άλλου τύπου άδειας χρήσης, η άδεια χρήσης αναέρεται ρητώς. 2

3 Χρηματοδότηση Το παρόν εκπαιδευτικό υλικό έχει αναπτυχθεί στα πλαίσια του εκπαιδευτικού έργου του διδάσκοντα. Το έργο «Ανοικτά Ακαδημαϊκά Μαθήματα στο Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα» έχει χρηματοδοτήσει μόνο τη αναδιαμόρωση του εκπαιδευτικού υλικού. Το έργο υλοποιείται στο πλαίσιο του Επιχειρησιακού Προγράμματος «Εκπαίδευση και Δια Βίου Μάθηση» και συγχρηματοδοτείται από την Ευρωπαϊκή Ένωση (Ευρωπαϊκό Κοινωνικό Ταμείο) και από εθνικούς πόρους. 3

4 Σκοπός Ενότητας Εισαγωγή στην ακολουθιακή λογική και τη σχεδίαση των βασικών στοιχείων αποθήκευσης πληροορίας στα ψηιακά συστήματα. 4

5 Περιεχόμενα Ενότητας Ακολουθιακή Λογική Pipelining Μηχανισμοί Αποθήκευσης Ορολογία SR-Latch Cross-Coupled NAN JK- Latch Other Latches Mux-Based Latches Race Problem Pipelined Logic using C2MOS TSPC - True Single Phase Clock Logic Master-Slave Flip-flops 5

6 Ακολουθιακή Λογική Inputs COMBINATIONAL LOGIC Outputs Current State Registers Next state Μηχανισμοί αποθήκευσης πληροορίας Ανάδραση (positive feedback, static) Αποθήκευση ορτίου (charge-based, dynamic) 6

7 Pipelining a REG a REG log REG Out REG REG log REG Out b REG b REG Reference Pipelined 7

8 Μηχανισμοί Αποθήκευσης Static ynamic (charge-based) 8

9 Ορολογία Latch is level sensitive Register or flip-flop is edge-triggered Clk Clk Clk Clk 9

10 SR-Latch S R S R S R S R S R S R

11 Cross-Coupled NAN Cross-coupled NANs Added clock S M 2 M 4 R M 6 M M 3 M 8 S M 5 M 7 R This is not used in datapaths any more, but is a basic building memory cell

12 JK- Latch J K S R J n K n n+ n n (a) J K (c) (b) 2

13 Other Latches T J K J K T Toggle Flip-Flop elay Flip-Flop 3

14 Mux-Based Latches Negative latch (transparent when = ) Positive latch (transparent when = ) = Clk + Clk In = Clk + Clk In 4

15 Race Problem t loop t t Το κύκλωμα ταλαντώνει όταν = 5

16 Master-Slave Flip-Flop MASTER SLAVE J S SI S K R RI R PRESET J K CLEAR 6

17 Master-Slave Register Master Slave M M Δύο latches που ενεργοποιούνται στο αντίθετο επίπεδο ισοδυναμούν με ενεργοποίηση στην παρυή (edge triggered) 7

18 Propagation elay Based Edge-Triggered In In N X N2 Out X t plh Out Monostable Μultivibrator (Μονοσταθής Πολυδονητής) 8

19 Edge Triggered Flip-Flop J S R K J > K 9

20 Flip-Flop: Timing efinitions t In t setup t hold ATA STABLE t Out t pff ATA STABLE t 2

21 Maximum Clock Frequency FF s LOGIC t p,comb 2

22 Charge-Based Storage In (b) Non-overlapping clocks (a) Schematic diagram Pseudo-static Latch 22

23 Making a ynamic Latch Pseudo-Static 23

24 Master-Slave Flip-Flop In A B Overlapping Clocks Can Cause Race Conditions Undefined Signals 24

25 2 phase non-overlapping clocks 2 In 2 2 t 2 25

26 2-phase dynamic flip-flop 2 In Input Sampled 2 Output Enable 26

27 Flip-flop insensitive to clock overlap M2 M6 In M4 X M8 M3 C L M7 C L2 M M5 section section C 2 MOS LATCH 27

28 C 2 MOS avoids Race Conditions M2 M6 M2 M6 In X In M4 X M8 M3 M7 M M5 M M5 (a) (-) overlap (b) (-) overlap 28

29 2-Phase Pipelined Logic 29

30 Pipelined Logic using C 2 MOS In C F C 2 G C 3 Out 3

31 Example Number of a static inversions should be even 3

32 NORA CMOS Modules In In 2 In 3 PN PUN Out (a) -module Combinational logic Latch In 4 In In 2 In 3 PN Out In 4 (b) -module 32

33 oubled C 2 MOS Latches Out In f f In f f Out oubled n-c 2 MOS latch oubled p-c 2 MOS latch 33

34 TSPC - True Single Phase Clock Logic PUN In Static Logic Out PN Including logic into the latch Inserting logic between latches 34

35 Master-Slave Flip-flops X Y (a) Positive edge-triggered flip-flop (b) Negative edge-triggered flip-flop (c) Positive edge-triggered flip-flop using split-output latches 35

36 Τέλος Ενότητας 36

Σχετικά έγγραφα

HY330 Ψηφιακά Κυκλώματα - Εισαγωγή στα Συστήματα VLSI. 1 ΗΥ330 - Διάλεξη 7η - Ακολουθιακά Κυκλώματα

HY330 Ψηφιακά Κυκλώματα - Εισαγωγή στα Συστήματα VLSI. 1 ΗΥ330 - Διάλεξη 7η - Ακολουθιακά Κυκλώματα HY330 Ψηφιακά - Εισαγωγή στα Συστήματα VLSI Διδάσκων: Χ. Σωτηρίου, Βοηθοί: θα ανακοινωθούν http://inf-server.inf.uth.gr/courses/ce330 1 Μανταλωτές θετικής, αρνητικής πολικότητας Σχεδίαση με Μανταλωτές