Μικροηλεκτρονική - VLSI

Transcript

1 ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Μικροηλεκτρονική - VLSI Ενότητα 6.3: Συνδυαστική Λογική - Δυναμικές Πύλες Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε. 1

2 Άδειες Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες χρήσης Creative Commons. Για εκπαιδευτικό υλικό, όπως εικόνες, που υπόκειται σε άλλου τύπου άδειας χρήσης, η άδεια χρήσης αναέρεται ρητώς. 2

3 Χρηματοδότηση Το παρόν εκπαιδευτικό υλικό έχει αναπτυχθεί στα πλαίσια του εκπαιδευτικού έργου του διδάσκοντα. Το έργο «Ανοικτά Ακαδημαϊκά Μαθήματα στο Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα» έχει χρηματοδοτήσει μόνο τη αναδιαμόρωση του εκπαιδευτικού υλικού. Το έργο υλοποιείται στο πλαίσιο του Επιχειρησιακού Προγράμματος «Εκπαίδευση και Δια Βίου Μάθηση» και συγχρηματοδοτείται από την Ευρωπαϊκή Ένωση (Ευρωπαϊκό Κοινωνικό Ταμείο) και από εθνικούς πόρους. 3

4 Σκοπός Ενότητας Παρουσίαση των δυναμικών λογικών κυκλωμάτων και των εναλλακτικών μεθόδων υλοποίησής τους 4

5 Περιεχόμενα Ενότητας Δυναμικά κυκλώματα CMOS Δυναμική Λογική Παράδειγμα Μεταβατική Απόκριση Ιδιότητες δυναμικών πυλών Διαρροή Φορτίου Domino Logic Σχεδιασμός με λογική Domino Backgate Coupling Effect Footless Domino 5

6 Δυναμικά κυκλώματα CMOS Στα στατικά κυκλώματα κάθε χρονική στιγμή (εκτός από τη διάρκεια της μετάβασης) η έξοδος είναι συνδεδεμένη στο GND ή το V DD. Πύλη n εισόδων απαιτεί 2n τρανζίστορς Στα δυναμικά κυκλώματα οι τιμές των σημάτων αποθηκεύονται προσωρινά στη χωρητικότητα κόμβων με υψηλή αντίσταση. Πύλη n εισόδων απαιτεί n + 2 (n+1 NMOS + 1 PMOS) τρανζίστορς 6

7 Δυναμική Λογική V DD V DD Out In 1 In 2 In 3 PDN C L In 1 In 2 In 3 PUN Out C L n network p network Δύο άσεις λειτουργίας: Precharge Evaluate NMOS PDN: ( = 0, Out=1) ( = 1, Out=f(in)) PMOS PUN: (=1, Out=0) (=0, Out=f(in)) 7

8 Παράδειγμα A B off on 1 Out ((AB)+C) C Precharge ( = 0) off Evaluate ( = 1) on 8

9 Μεταβατική Απόκριση 6.0 V out EVALUATION PRECHARGE V o u t ( V o l t ) e e e e-09 t (nsec) 9

10 Ιδιότητες δυναμικών πυλών -1 Αν η έξοδος εκορτιστεί δεν μπορεί να ορτιστεί ξανά μέχρι την επόμενη άση προόρτισης (precharge). Οι είσοδοι μιας πύλης μπορούν να κάνουν το πολύ μία μετάβαση κατά τη διάρκεια της άσης αποτίμησης (evaluation). Η έξοδος μπορεί να βρίσκεται σε κατάσταση υψηλής αντίστασης και κατά τη διάρκεια της άσης αποτίμησης (PDN off). Η τιμή της (λογικό «1») είναι αποθηκευμένη στο C L 10

11 Ιδιότητες δυναμικών πυλών -2 Η λογική συνάρτηση υλοποιείται μόνο με PDN number of transistors is N + 2 (2N for static complementary CMOS) Λογικά επίπεδα: V OL = GND, V OH = V DD (full swing) Το μέγεθος των τρανζίστορς δεν επηρεάζει την τάση εξόδου Μεγαλύτερη ταχύτητα μετάβασης Μειωμένη χωρητικότητα εισόδου (C in ) Μειωμένη χωρητικότητα εξόδου (Cout) Ελάχιστο ρεύμα βραχυκυκλώματος I sc 11

12 Ιδιότητες δυναμικών πυλών -3 Συνολική κατανάλωση ισχύος μεγαλύτερη από στατική CMOS λογική. Δεν υπάρχει στατική κατανάλωση Δεν παρουσιάζεται glitching Μεγαλύτερη πιθανότητα μετάβασης Κατανάλωση ισχύος από το σήμα χρονισμού (clk) Το PDN άγει μόλις οι είσοδοι ξεπεράσουν το V Tn Μικρό περιθώριο θορύβου (NM L ) Απαιτείται σήμα χρονισμού (precharge/evaluate clock) 12

13 Διαρροή Φορτίου -1 Out CLK A C L V Out Evaluate Precharge Leakage sources Κυριαρχεί το subthreshold current Ελάχιστη συχνότητα λειτουργίας (~1ΜΗz) 13

14 Διαρροή Φορτίου -2 Keeper M kp A B C L Out Ίδια προσέγγιση με το level restorer στη λογική με τρανζίστορ διέλευσης 14

15 Ανακατανομή ορτίου A B=0 C A C L Out CHARGE SHARING Το ορτίο που έχει αποθηκευθεί στο C L ανακατανέμεται μεταξύ C L και C A οδηγώντας σε πτώση της τάσης εξόδου. C B 15

16 Ανακατανομή ορτίου -1 A A Out C L =50fF C a =15fF B B B B C b =15fF C c =15fF C C C d =10fF 16

17 Ανακατανομή ορτίου -2 V DD case 1) if V out < V Tn Out C L V DD = C L V out () t + C a ( V DD V Tn ( V X )) or A M a X C L V out = V out () t V DD = C a ( V C DD V Tn ( V X )) L B = 0 M b C a case 2) if V out > V Tn C b C a V out V = DD C a + C L Charge sharing 17

18 Ανακατανομή ορτίου -3 V DD V DD M bl M bl Out Out A M a A M a B M b B M b (a) Static bleeder (b) Precharge of internal nodes 18

19 Clock Feedthrough -1 A B C L Out Σύζευξη μεταξύ Out και λόγω της χωρητικότητας gate-drain capacitance. Η τάση εξόδου μπορεί να γίνει μεγαλύτερη από V DD κατά τη διάρκεια των παρυών του. 19

20 Clock Feedthrough -2 Out 2,5 Clock feedthrough In 1 In 2 1,5 In 3 In 4 0,5 In & Out -0,5 0 0,5 Time, ns 1 Clock feedthrough 20

21 Σύνδεση Δυναμικών Πυλών In Out1 Out2 V In Out1 V Tn Out2 V t Only 0 1 transitions allowed at inputs! 21

22 Domino Logic In 1 In 2 PDN Out In 4 M kp PDN Out2 In 3 In 5 22

23 Why Domino? In i In j PDN In i In j PDN In i PDN In j In i PDN In j Like falling dominos! 23

24 Χαρακτηριστικά Domino Λογικής Only non-inverting logic can be implemented Very high speed static inverter can be skewed, only L-H transition Input capacitance reduced smaller logical effort 24

25 Σχεδιασμός με λογική Domino V DD V DD V DD Out1 M r Out2 In 1 In 2 PDN In 4 PDN In 3 Can be eliminated! Inputs = 0 during precharge 25

26 Differential (Dual Rail) Domino AB off on M kp M kp A B A B AB Solves the problem of non-inverting logic 26

27 np-cmos In Out1 In 4 PUN In 2 In 3 PDN In Out2 (to PDN) Only 0 1 transitions allowed at inputs of PDN Only 1 0 transitions allowed at inputs of PUN 27

28 np CMOS Adder V DD V DD V DD V DD S 1 A 1 B 1 B 1 A 1 C i1 A 1 A 1 C i2 1 C i1 B B 1 V DD A 0 A 0 B 0 B 0 C i1 A 0 B 0 V DD C i0 V DD B 0 A 0 C i0 S 0 C i0 Carry Path 28

29 NORA Logic In Out1 In 4 PUN In 2 In 3 PDN In Out2 (to PDN) to other PDN s to other PUN s WARNING: Very sensitive to noise! 29

30 Χρονισμός δύο άσεων 30

31 Χρονισμός τεσσάρων άσεων 31

32 Χρονισμός τεσσάρων άσεων 32

33 Clocked CMOS Logic 33

34 Σύγκριση Λογικών Οικογενειών 34

35 Issues in Dynamic Design: Backgate Coupling A=0 C L1 Out1 =1 Out2 =0 C L2 In B=0 Dynamic NAND Static NAND 35

36 Backgate Coupling Effect 3 2 Out1 1 0 In Out Time, ns

37 Footless Domino V DD V DD V DD Out 1 Out 2 Out n In In In 3 In n The first gate in the chain needs a foot switch Precharge is rippling short-circuit current A solution is to delay the clock for each stage 37

38 Τέλος Ενότητας 38