A CMOS 4Bit A/D Flash Converter

A CMOS 4Bit A/D Flash Converter Document V 1.2 Μελέτη & Σχεδίαση: Μαρκουλάκης N. Εμμανουήλ Χανιά 5/1/2010 1

Στους γονείς μου, στα αδέρφια μου, Την σύζυγο μου Αναστασία και την κόρη μου Μαρία. Manolis Markoulakis 2010 2

ΠΕΡΙΕΧΟΜΕΝΑ 1 ΕΙΣΑΓΩΓΗ...4 2 ΤΟΠΟΛΟΓΙΕΣ ΜΕΤΑΤΡΟΠΕΩΝ A/D.... 5 2.1 Dual Slope A/D Converter...... 5 2.2 Charge Balancing Dual Slope A/D Converter 8 2.3 Tracking Analog to Digital Converter...10 2.4 Successive Approximation Analog to Digital Converter... 11 2.4.1 Το κύτταρο του SAR... 12 2.4.2 Η λειτουργία του SAR A/D... 13 2.4.3 Υπολογισμός της συχνότητας εισόδου στον SAR A/D... 15 2.4.4 Ο D/A Ladder με αντιστάσεις... 16 2.4.5 Ο D/A Ladder με πυκνωτές... 18 2.5 A/D Μετατροπέας Με Χρήση Του ΔΣ Modulator 20 2.5.1 Ένα Απλό Φίλτρο Για Την Ανάκτηση Της Ψηφιακής Τιμής... 22 2.6 Pipeline A/D Converter.25 2.7 Ο Flash A/D Converter..27 3 ΑΞΙΟΛΟΓΗΣΗ ΤΟΠΟΛΟΓΙΩΝ.30 3.1 Πλεονεκτήματα-Μειονεκτήματα... 30 3.2 Συγκρίσεις Flash vs Άλλους ADCs...32 4 ΕΠΙΛΟΓΟΣ.,..35 5 ΑΝΑΦΟΡΕΣ...36 APPENDIX... 38 Appendix I 4BIT A/D FLASH CONVERTER by Manolis N. Markoulalis.... Appendix II ES2 1.0μm CMOS Design Rules ECPD10/1.. 3

Πολυτεχνείο Κρήτης 1 ΕΙΣΑΓΩΓΗ Σκοπός της μελέτης είναι αρχικά μία συνοπτική παρουσίαση των επικρατέστερων τοπολογιών των μετατροπέων αναλογικού σε ψηφιακό σήμα (A/D Converters) με ιδιαίτερη έμφαση στους παράλληλους μετατροπείς, Flash A/D. Η συγκεκριμένη αυτή κατηγορία, των μετατροπέων Flash, παρουσιάζει ιδιαίτερο ενδιαφέρον μιας και έχει την μεγαλύτερη ταχύτητα μετατροπής (conversion time) από όλες τις άλλες τοπολογίες. Στην συνέχεια προτείνεται και αναλύεται μία σχεδίαση εκ μέρους μου, ενός chip 4Bit CMOS A/D Flash Converter υλοποιημένοo στο βιομηχανικό πρότυπο ES2 1.0um CMOS Dual Layer Metal Fabrication Process και με το αντίστοιχο λογισμικό. Η διαδικασία της σχεδίασης του chip εξελίσσεται μέχρι το χαμηλότερο δυνατό επίπεδο Full Custom Design Route, δηλαδή αυτό της μάσκας (Handcrafted mask layout) έτοιμο για βιομηχανική παραγωγή. Η προσομοίωση του εν λόγου ολοκληρωμένου κυκλώματος σε hspice με τις τελικές τιμές των παραμέτρων του κυκλώματος παρμένες από την μάσκα του chip (extracted values from layout) έδειξε εξαιρετικά αποτελέσματα, δεδομένου της τεχνολογίας που χρησιμοποιήθηκε (i.e. 1μm CMOS), και μια ταχύτητα μετατατροπής A/D Conversion time, γύρω στα ~40 ns. Γεγονός που καθιστά δυνατή την μετατροπή ενός αναλογικού σήματος συχνότητας fmax 12.5 MHz σε ψηφιακό, με την βοήθεια κυκλώματος δειγματοληψίας sample & hold και συχνότητα δειγματοληψίας fs 25 MHz, σύμφωνα με το θεώρημα του Shannon. Φυσικά, η σχεδίαση του συγκεκριμένου ολοκληρωμένου κυκλώματος μπορεί να αναβαθμιστεί (scaled up) από 4Bit σε 6Bit ή ακόμη και 8Bit για μεγαλύτερη ακρίβεια μετατροπής, εφόσον κριθεί αναγκαίο. H παραπάνω μελέτη παρουσιάζεται στα πλαίσια του Μεταπτυχιακού μαθήματος, «Ειδικά Θέματα Σχεδίασης Αναλογικών CMOS Κυκλωμάτων» υπό τον διδάσκοντα Dr. Matthias Bucher και ευελπιστεί να αποτελέσει χρήσιμο ερευνητικό υλικό για τους φοιτητές, και γενικά για το τμήμα των Ηλεκτρονικών Μηχανικών & Μηχανικών Υπολογιστών (ΗΜΜΥ) του πολυτεχνείου Κρήτης. Με τιμή, Μανώλης Μαρκουλάκης. Μεταπτ.ΗΜΜΥ Πολυτεχν. Κρήτης Διπλ. Ηλεκτρολόγος Μηχανικός κ Μηχνικός Yπολογιστών, Ε.Μ.Π(ΔΙΚΑΤΣΑ) BSc, MSc, Electronic/VLSI Engineering, UMIST Πτυχιούχος Ηλεκτρονικός, ΤΕΙ Κρήτης. 4

2 ΤΟΠΟΛΟΓΙΕΣ ΜΕΤΑΤΡΟΠΕΩΝ A/D 2.1 Dual Slope A/D Converter Στο Σχ. 1 δείχνεται ένας Dual Slope (integrating) A/D Converter. Τα βασικά στοιχεία που τον αποτελούν είναι ο ολοκληρωτής (Χ2) πού ολοκληρώνει τις τάσεις εισόδου Vin ή -Vref, ο συγκριτής (Χ3) και ο N bit απαριθμητής (Χ5). Η λειτουργία του εξηγείται με την βοήθεια του παρακάτω σχήματος: Σχ. 1. Το σχηματικό διάγραμμα ενός Dual Slope A/D Converter Ας υποθέσουμε ότι το σύστημα έχει βρεθεί στην κατάσταση ηρεμίας που ορίζεται ως εξής: (X4) SR-FF Q=1 (X6) Ο διακόπτης είναι στο κάτω μέρος τροφοδοτώντας την αντίσταση εισόδου R1 του ολοκληρωτή με μία σταθερή αρνητική τάση (-Vref) (TP1) Η τάση εξόδου του ολοκληρωτή δεσμεύεται στα +0.7 V, αφού η δίοδος D1 άγει. (ΤΡ2) Η τάση εξόδου του συγκριτή (Χ3) είναι (High) (ΤΡ3) Η έξοδος της πύλης OR είναι (High) Την χρονική στιγμή (Τ=0) (βλ. Σχ. 2) ενεργοποιείται (High) το σήμα SOC (Start Of Conversion) και αρχίζει η διαδικασία της μετατροπής. Το SF-FF πηγαίνει σε κατάσταση (Low) και ο διακόπτης (Χ6) ενώνει την είσοδο του ολοκληρωτή με την θετική τάση Vin. Η έξοδος του ολοκληρωτή κατεβαίνει με ρυθμό που εξαρτάται από την τάση Vin: dv TP1 dt Vin R1 C1 5

Την χρονική στιγμή (Τ=1) η τάση εξόδου του ολοκληρωτή γίνεται ελάχιστα αρνητική και η έξοδος του συγκριτή πηγαίνει στο (Low). Επιπλέον, ο απαριθμητής αρχίζει να μετρά προς τα πάνω. Την χρονική στιγμή (Τ=2) ο απαριθμητής ολοκληρώνει την απαρίθμηση 2Ν παλμών μηδενίζοντας το περιεχόμενό του και ενεργοποιώντας για ένα κύκλο ρολογιού DCLK1 την έξοδο TC (Terminal Count). Αυτό έχει σαν αποτέλεσμα το SR-FF να αλλάξει κατάσταση και να πάει στο (High). Έτσι τώρα ο ολοκληρωτής θα ολοκληρώνει μία αρνητική τάση και θα κινείται προς θετικές τάσεις με σταθερό ρυθμό: dv TP1 Vref dt R1 C1 Την χρονική στιγμή (Τ=3) η τάση εξόδου του ολοκληρωτή γίνεται ελάχιστα θετική και η έξοδος του συγκριτή πηγαίνει στο (High). Έτσι ο απαριθμητής σταματάει την μέτρηση. TP1 0.7V 0.0V SOC TP2 Switch TC T=0 T=1 T=2 T=3 T=4 Σχ. 2. Οι κυματομορφές στα διάφορα σημεία του Dual Slope A/D Converter Στο χρονικό διάστημα από (Τ=1) μέχρι (Τ=2) η τάση του ολοκληρωτή κατέβαινε με σταθερό ρυθμό. Αλλά το χρονικό διάστημα αυτό είναι σταθερό και εξαρτάται από την συχνότητα του ρολογιού και από τον αριθμό των παλμών (2 Ν ) που μέτρησε ο απαριθμητής σ' αυτό το χρονικό διάστημα. Έτσι μπορούμε να υπολογίσουμε την μεταβολή της τάσης που είχαμε στο χρονικό διάστημα από (Τ=1) μέχρι (Τ=2): N Vin 2 VT12 R1 C1 Fref Στο χρονικό διάστημα από (Τ=2) μέχρι (Τ=3) η τάση του ολοκληρωτή ανέβαινε με σταθερό ρυθμό. Αλλά το χρονικό διάστημα αυτό και εξαρτάται από την συχνότητα του ρολογιού και από τον αριθμό των παλμών (Κ) που μέτρησε ο απαριθμητής σ' αυτό το χρονικό διάστημα. Έτσι μπορούμε να υπολογίσουμε την μεταβολή της τάσης που είχαμε στο χρονικό διάστημα από (Τ=2) μέχρι (Τ=3): Vref K V T23 R1 C1 Fref Παρατηρήστε ότι η μεταβολή της τάσης του ολοκληρωτή σ' αυτά δύο χρονικά διαστήματα είναι ίδια και συνεπώς μπορούμε να γράψουμε: 6

K Vin Vref N 2 Παρατηρήστε επιπλέον ότι η τιμή Κ που είναι αποθηκευμένη στον απαριθμητή για όλο το χρονικό διάστημα που το σήμα EOC (End of Conversion) είναι (High) είναι ανάλογη της τάσης εισόδου και δεν εξαρτάται από την σταθερά του ολοκληρωτή (R1C1). Η τιμή της σταθεράς χρόνου του ολοκληρωτή ορίζεται με κριτήριο την μέγιστη διακύμανση της τάσης εξόδου του και είναι: Vref 2 R1 C1 Vmax Fref Η ψηφιακή τιμή Κ είναι ανάλογη της τάσης εισόδου του A/D και της ακρίβειας μέτρησης του A/D. Η ακρίβεια μέτρησης στο συγκεκριμένο παράδειγμα είναι: 1 1 Vref 5V 4.883mV N 2 1024 Ο χρόνος μετατροπής της αναλογικής τάσης σε ψηφιακή τιμή εξαρτάται από την τιμή της τάσης εισόδου. Όσο μεγαλύτερη είναι η τάση εισόδου, τόσο μεγαλύτερος είναι ο απαιτούμενος χρόνος για την μετατροπή. Ο χρόνος μετατροπής (conversion time) χωρίζεται σε δύο μέρη; στον σταθερό χρόνο ολοκλήρωσης της τάσης εισόδου και στον μεταβλητό χρόνο ολοκλήρωσης της σταθερής τάσης αναφοράς (Vref). Ο χρόνος μετατροπής δίνεται από την σχέση: N N 1 2 Vin max 2 TA / D 1 200 sec Fclk Vref Fclk Η ακρίβεια της μετατροπής εξαρτάται από την ποιότητα του ολοκληρωτή. Το ρεύμα διαρροής στον τελεστικό ενισχυτή και στον πυκνωτή του ολοκληρωτή πρέπει να είναι αμελητέα. Γι' αυτό πρέπει να επιλεγεί τελεστικός ενισχυτής με διαφορικό ζεύγος εισόδου Jfet ή MOS Fet και πυκνωτής πολύ καλής ποιότητας. Σημαντικότατο σφάλμα στην μετατροπή επιφέρει η τάση Vos του τελεστικού ενισχυτή. N Vin Vin Vos N Vos Vin Vref Kerr 2 2 Vref Vref Vos Vref Vref Vos Από την παραπάνω σχέση βλέπουμε ότι το σφάλμα μετατροπής αυξάνεται με την τάση εισόδου και το μέγιστο σφάλμα είναι: N 2 Vos N 2 Vos Kerr 2 2 Vref Vos Vref Είναι προφανές ότι το λάθος που εισάγεται στην μέτρηση θα πρέπει να είναι μικρότερο της μονάδος και συνεπώς μπορούμε να βρούμε με βάση τον αριθμό των bits που απαιτούνται για τον A/D converter την μέγιστη επιτρεπτή τιμή για το Vos τελεστικού ενισχυτή του ολοκληρωτή: Vref Vos N 1 2 Ο A/D converter έχει την δυνατότητα να δώσει μεγάλη ακρίβεια μετατροπής και χρησιμοποιείται σε εφαρμογές όπου η προς μετατροπή τάση είναι αλλάζει αργά στον χρόνο. Επιπλέον έχει το πλεονέκτημα να ολοκληρώνει τον θόρυβο που υπερτίθεται στο χρήσιμο σήμα και να τον απορρίπτει. Ειδικά οι συχνότητες που έχουν περίοδο N 7

πολλαπλάσια του χρόνου ολοκλήρωσης της τάσης εισόδου απορρίπτονται ολικά αφού το ολοκλήρωμα του ημίτονου σε μία περίοδο είναι 0. 0 20 40 60 80 100 1 10 100 Σχ. 3. Απόρριψη (σε DB) της τάσης εισόδου σε συνάρτηση με την συχνότητα εισόδου. Η περίοδος ολοκλήρωσης της τάσης είναι 0,1. 2.2 Charge Balancing Dual Slope A/D Converter Ο A/D αυτού του τύπου είναι παρόμοιος με τον απλό Dual Slope A/D converter. Οι βασικές του διαφορές είναι ότι ολοκληρώνει συνεχώς την προς μέτρηση τάση και δεν απαιτείται το σήμα Start of Conversion. Στο Σχ. 4 δείχνεται το σχηματικό του διάγραμμα. Η τάση Vin ολοκληρώνεται για ένα σταθερό χρονικό διάστημα (T1) που εξαρτάται από την συχνότητα του ρολογιού και τον αριθμό των bits του counter. N 2 T1 Fclk Τα φορτία που αποθηκεύονται στο πυκνωτή κατά το χρονικό διάστημα Τ1 είναι: T1 Q Vin R1 C1 Μετά τον χρόνο Τ1 το SR-FF (Χ4) τίθεται ενεργοποιώντας τον διακόπτη (Χ6). Έτσι ένα σταθερό ρεύμα ρέει από την είσοδο του ολοκληρωτή. Τα φορτία που αποθηκεύτηκαν κατά τον χρόνο Τ1 θα αποσυρθούν σε χρόνο Τ2: T2 Vin Q Iref C1 R1 Συνεπώς η τάση εισόδου δίνεται από την σχέση: T2 Vin Iref R1 T1 T2 8

Σχ. 4. Ο Charge balancing Dual Slope A/D Converter Παρατηρήστε ότι η έξοδος του συγκριτή (Χ3) που χρησιμοποιείται για να επαναφέρει το SR-FF αποθηκεύει το αποτέλεσμα της μετατροπής στο Latch (X7) και έτσι είναι πάντα διαθέσιμη ψηφιακή τιμή της τάσης. TP1 0.0V Latch Προηγούμενη Τ ιμή Μετατροπής TP2 Switch TC T=0 T=1 T=2 T1 Σχ. 5. Οι κυματομορφές στα διάφορα σημεία του Charge Balancing Dual Slope A/D Converter Στο Σχ. 5 δείχνονται οι κυματομορφές στα κρίσιμα σημεία του A/D converter. Στον χρόνο (Τ=0-) τελειώνει μία μετατροπή και η έξοδος του συγκριτή (έξοδος TP2) αποθηκεύει την τιμή του απαριθμητή στο Latch (ανιούσα παρυφή) και η στάθμη της (High) μηδενίζει τον απαριθμητή και το SR-FF. Στο σταθερό χρονικό διάστημα (Τ=0 έως Τ=1) ο ολοκληρωτής ολοκληρώνει την τάση εισόδου. Την χρονική στιγμή Τ=1 ο απαριθμητής μετρά 2 Ν παλμούς και αρχίζει ξανά από το μηδέν θέτοντας το SR-FF. Στο χρονικό διάστημα (Τ=1 έως Τ=2) ο ολοκληρωτής ολοκληρώνει την διαφορά της τάσης εισόδου και του ρεύματος αναφοράς. Ο κύκλος μετατροπής κλείνει την χρονική στιγμή (Τ=2) που ισοδυναμεί με την χρονική στιγμή (Τ=0). 9 T2

2.3 Tracking Analog to Digital Converter Το σχηματικό διάγραμμα του Tracking A/D converter δείχνεται στο Σχ. 6. Αποτελείται από έναν Up/Down Counter, ένα συγκριτή και ένα D/A Ladder. Η λειτουργία του βασίζεται στην γραμμική σύγκλιση της τιμής του απαριθμητή και συνεπώς και της τάσης εξόδου του D/A Ladder στην τάση εισόδου. Έτσι ή έξοδος του συγκριτή δίνει εντολή στον απαριθμητή να μετρήσει προς τα πάνω ή κάτω, ανάλογα με την τάση εισόδου στον A/D μετατροπέα. Η ταχύτητα σύγκλισης στην τάση εισόδου εξαρτάται από την συχνότητα του ρολογιού του απαριθμητή και από τον αριθμό των bits του απαριθμητή και συνεπώς και του D/A Ladder. Για να μπορεί ο μετατροπέας να παρακολουθεί την τάση εισόδου θα πρέπει αυτή να έχει ρυθμό αλλαγής μικρότερο ή το πολύ ίσο με αυτόν που μπορεί να πετύχει ο μετατροπέας. Ο ρυθμός αλλαγής τάσης του μετατροπέα είναι προφανώς: dv Vfs Fclk dt N 2 Συνεπώς η μέγιστη συχνότητα εισόδου θα είναι: Fclk Fin MAX 2 N Στο σημείο αυτό πρέπει να τονιστεί ότι η μέγιστη συχνότητα εισόδου που δίνεται από την παραπάνω εξίσωση ισχύει για πλάτος ημιτονικής εισόδου Vfs peak to peak. Είναι προφανές ότι ο μετατροπέας μπορεί να δεχθεί και μεγαλύτερες συχνότητες στην είσοδό του και να τις μετατρέψει επιτυχώς αρκεί η παράγωγος της τάσης εισόδου να είναι μικρότερη από την παράγωγο της μεταβολής της τάσης του D/A ladder. Έτσι ο μετατροπέας μπορεί να μετατρέψει επιτυχώς διπλάσια συχνότητα από την μέγιστη, αρκεί το πλάτος της είναι μικρότερο από Vfs/2. Σχ. 6. Το σχηματικό διάγραμμα του Tracking A/D Converter Στο Σχ. 7 δείχνεται η λειτουργία του μετατροπέα. Παρατηρήστε ότι ο μετατροπέας στην αρχή προσπαθεί να προσεγγίσει την τάση εισόδου αυξάνοντας την τιμή του απαριθμητή γραμμικά. Όταν η τάση εισόδου προσεγγιστεί με ακρίβεια ενός bit τότε ο 10

απαριθμητής κινείται πάνω κάτω προσεγγίζοντας την τάση εισόδου σε κάθε παλμό του ρολογιού. Έτσι διαπιστώνεται ότι η ταχύτητα μετατροπής του Tracking A/D μετατροπέα είναι από τις μεγαλύτερες που μπορούμε να συναντήσουμε. Σχ. 7. Η Λειτουργία του Tracking A/D Converter Σχ. 8. Μεγέθυνση του Σχ. 7 στο σημείο προσέγγισης της τάσης εισόδου. Στο Σχ. 8 δείχνεται λεπτομερώς ο τρόπος προσέγγισης της τάσης εισόδου. Παρατηρήστε ότι το μέγιστο λάθος μετατροπής είναι μόνο 1bit. 2.4 Successive Approximation Analog to Digital Converter Ο A/D μετατροπέας αποτελείται από τον καταχωρητή διαδοχικών προσεγγίσεων (Successive Approximation Register), τον D/A Ladder, τον συγκριτή τάσης και το σύστημα χρονισμού. Επιπλέον ο A/D μπορεί να διαθέτει και το σύστημα σειριακής εξόδου. Η μέθοδος των διαδοχικών προσεγγίσεων προσεγγίζει στον ελάχιστο χρόνο την τιμή της τάσης εισόδου αφού απαιτούνται Ν συγκρίσεις (όπου Ν ο αριθμός των FF του SAR). Ο χρόνος που απαιτείται για κάθε σύγκριση εξαρτάται από την ταχύτητα του συγκριτή που είναι ιδιαίτερα χαμηλή όταν πρόκειται να συγκρίνει δύο 11

τάσεις που η διαφορά τους είναι μικρή. Γι' αυτό πρέπει να δίδεται στον συγκριτή ο απαραίτητος χρόνος για να συγκρίνει τις δύο τάσεις εισόδου. Η ελάχιστη διαφορά τάσης που πρέπει να συγκρίνει ο συγκριτής είναι Vfs/2 N (όπου Vfs η μέγιστη τάση εισόδου του συγκριτή). Είναι προφανές ότι όσο περισσότερα bits έχει o SAR τόσο μικρότερη θα είναι η τάση σύγκρισης και συνεπώς τόσο περισσότερο θα αργήσει ο συγκριτής. 2.4.1 Το κύτταρο του SAR Το κύτταρο του SAR αποτελείται από ένα JK-FF και τρεις πύλες AND. Το κύτταρο έχει έξι εισόδους και τρεις εξόδους. Σχ. 9. Το κύτταρο του SAR Η είσοδος CLK ενεργοποιείται στην πίπτουσα παρυφή και τροποποιεί κατάλληλα την έξοδο του FF ανάλογα με τις καταστάσεις των J και K. Η είσοδος SET χρησιμοποιείται για να θέσει το MSBit FF ασύγχρονα στην αρχικοποίηση του SAR. Η είσοδος RESET χρησιμοποιείται για να καθαρίσει τα υπόλοιπα LSBits FFs ασύγχρονα στην αρχικοποίηση του SAR. Έτσι κατά την αρχικοποίηση ο SAR τίθεται στην τιμή 2 Ν-1 όπου Ν ο αριθμός των bit που διαθέτει. Η είσοδος COMP πληροφορεί το κύτταρο για την στάθμη της τάσης εισόδου του A/D σε σχέση με την τάση του D/A Ladder. Η είσοδος COMP είναι High όταν η τάση εξόδου του Ladder είναι μεγαλύτερη από την τάση εισόδου. Η είσοδος COMP θέτει την είσοδο Κ του FF σε High, υποχρεώνοντάς το να καθαριστεί όταν η είσοδος COMP είναι High και το FF είναι σε κατάσταση High και τα λιγότερο σημαντικά FF είναι σε κατάσταση Low (έξοδος Ρ3, είσοδος Ρ4). Η είσοδος Ρ1 οδηγείται από την έξοδο Ρ3 του προηγούμενου (MS) κύτταρου. Η είσοδος Ρ4 οδηγείται από την έξοδο Ρ2 του επόμενου (LS) κύτταρου. Η έξοδος Ρ3 είναι High όταν το FF του κύτταρου είναι High και όλα τα λιγότερο σημαντικά FF είναι Low. Όταν η έξοδος Ρ3 είναι High το αμέσως λιγότερο σημαντικό FF θα τεθεί στον επόμενο κύκλο του CLK και το τρέχον FF θα καθαριστεί εφ' όσον η είσοδος COMP είναι High, δηλαδή η αναλογική έξοδος του Ladder είναι μεγαλύτερη από την αναλογική είσοδο του A/D. 12

Πολυτεχνείο Κρήτης Έτσι το πρώτο (MSB) κύτταρο του SAR πρέπει να έχει την είσοδο Ρ1 στο Low και την είσοδο SET στο Start of Conversion (SOC). Τα υπόλοιπα κύτταρα του SAR έχουν την είσοδο RESET συνδεδεμένη με το σήμα SOC. Η σύνδεση των υπολοίπων σημάτων είναι Cascade. Στο Σχ. 10 δείχνεται ένας 8 bit A/D SAR Converter. Σχ. 10. 8 bit A/D SAR Converter Κάθε κύτταρο ακολουθεί τους τρεις παρακάτω απλούς κανόνες. Α) Κάθε κύτταρο πηγαίνει στην κατάσταση High όταν: όλα τα επόμενα λιγότερο σημαντικά κύτταρα είναι Low και το αμέσως προηγούμενο έχει τεθεί. Μόνο το πρώτο κύτταρο πηγαίνει στην κατάσταση High με τον παλμό SOC Β) Κάθε κύτταρο (συμπεριλαμβανομένου και του πρώτου) πηγαίνουν στην κατάσταση Low όταν: το κύτταρο είναι σε κατάσταση High και το σήμα VCOMP είναι High και όλα τα επόμενα λιγότερο σημαντικά κύτταρα είναι Low Γ) Όταν έρχεται ο παλμός SOC τότε το πρώτο κύτταρο τίθεται σε High και όλα τα υπόλοιπα τίθενται σε Low. 2.4.2 Η λειτουργία του SAR A/D Στο Σχ. 11 δείχνεται η εξομοίωση του A/D converter. Η κυματομορφή V(Vcomp) είναι η τάση που παράγεται από τον ενισχυτή OpAmp1 και η τάση V(Vin) είναι η τάση εισόδου στον A/D converter. Επιπλέον δείχνονται οι ψηφιακά σήματα CLK που είναι το ρολόι του converter, το DCOMP που είναι η έξοδος του συγκριτή (OpAmp2), το SOC και η ψηφιακή έξοδος του AD. 13

Σχ. 11. Εξομοίωση του SAR A/D Converter Στο Σχ. 12 δείχνεται η μεγέθυνση του Σχ. 11 στην περιοχή από 51.2μS έως 55μS. Παρατηρείστε τον τρόπο σύγκλισης του μετατροπέα. O παλμός SOC θέτει τον SAR στην κατάσταση 128 και ο D/A Ladder έχει μετά από λίγο στην έξοδό του 2.5V. Ο συγκριτής (DCOMP) έχει έξοδο Low αφού η τάση εισόδου είναι μεγαλύτερη. Έτσι ο πρώτος παλμός ρολογιού θέτει στην πίπτουσα παρυφή του τον SAR στο 192 ανεβάζοντας την έξοδο του Ladder στα 3.75V. Σχ. 12. Λεπτομερής καταγραφή της λειτουργίας του SAR A/D Converter Συνεχίζοντας, ο A/D με διαδοχικές προσεγγίσεις υπολογίζει την τάση εισόδου. Στον παρακάτω πίνακα δείχνεται η διαδικασία του που ακολουθεί το Σχ. 12. 14

Σήμα Τιμή SAR Τάση Ladder Comparator SOC 128 2.50000000V Vi>Vcomp CLK 192 3.75000000V Vi>Vcomp CLK 224 4,37500000V Vi>Vcomp CLK 240 4,68750000V Vi>Vcomp CLK 248 4,84375000V Vi>Vcomp CLK 252 4,92187500V Vi<Vcomp CLK 250 4,88281250V Vi>Vcomp CLK 249 4,86328125V Vi>Vcomp Ας σημειωθεί ότι το ελάχιστο βήμα που μπορεί να αλλάξει την τάση του ο Ladder είναι 0,01953125V (5V/256). Παρατηρήστε επιπλέον ότι ή ψηφιακή έξοδος DCOMP αργεί σημαντικά να συγκρίνει την τάση εισόδου με την τάση του Ladder όταν η έξοδος του SAR είναι 252 και 249. Η αιτία της καθυστέρησης αυτής είναι η μικρή διαφορά τάσης στις εισόδους του συγκριτή. Στο Σχ. 13 δείχνονται σε μεγέθυνση οι δύο τάσεις εισόδου στον συγκριτή καθώς και η αναλογική έξοδος του συγκριτή. Μπορείτε να δείτε ότι ο ρυθμός εξόδου του συγκριτή εξαρτάται σημαντικά από την διαφορά τάσης των δύο εισόδων. Σχ. 13. Η ταχύτητα του συγκριτή [V(DCOMP)] εξαρτάται από την διαφορά των τάσεων που συγκρίνει. 2.4.3 Υπολογισμός της συχνότητας εισόδου στον SAR A/D Ένα άλλο αλλά εξίσου σημαντικό πρόβλημα διαπιστώνεται στο Σχ. 11 στην περιοχή 6.5μS έως 10μS. Βλέπουμε ότι ο A/D δεν συγκλίνει στην τιμή της τάσης εισόδου. Το γεγονός αυτό οφείλεται στον μεγάλο ρυθμό αλλαγής της τάσης εισόδου. Στο Σχ. 14 βλέπουμε μεγεθυσμένη την περιοχή 6.5μS έως 10μS. Μπορούμε να διαπιστώσουμε ότι ο ρυθμός αλλαγής της τάσης εισόδου είναι της τάξης των 0,0625V/μS. Ο A/D όμως απαιτεί 3,2μS για να κάνει μία μετατροπή και κατά την διάρκεια της μετατροπής η τάση εισόδου πρέπει να μείνει σταθερή, ή στην χειρότερη περίπτωση μπορεί να αλλάξει λιγότερο από 0,01953125V (5V/256). 15

Σχ. 14. Η συμπεριφορά του A/D σε είσοδο με 'μεγάλο' ρυθμό αλλαγής. Είναι προφανές ότι το γεγονός αυτό περιορίζει σημαντικά την μέγιστη συχνότητα εισόδου σ' έναν A/D. Η μέγιστη συχνότητα εισόδου μπορεί να υπολογιστεί εξισώνοντας την παράγωγο της μέγιστης μεταβολής της εισόδου με την μέγιστη ανεκτή μεταβολή κατά την διάρκεια μίας μετατροπής (Ct): d(vfs sin(2 Ft)) Vfs 1 1 F dt N 2 Ct N 1 2 Ct Έτσι για να λειτουργήσει καλά ο A/D του παραδείγματος πρέπει η συχνότητα 1 εισόδου να είναι μικρότερη από 194 z. 9 2 3.2 S Αν χρησιμοποιηθεί στην είσοδο του A/D ένας S&H τότε η μέγιστη συχνότητα δειγματοληψίας του A/D καθορίζεται από το κριτήριο Niquist και 1 είναι F 156.250 z,δηλαδή 2 Ν π μεγαλύτερη από αυτήν χωρίς τον S&H. 2 3.2 S Είναι προφανές ότι η χρήση του S&H επιτρέπει την καλή λειτουργία του A/D και για τον λόγο αυτό οι σύγχρονοι A/Ds σε ολοκληρωμένη μορφή εμπεριέχουν και τον S&H. 2.4.4 Ο D/A Ladder με αντιστάσεις Στο Σχ. 15 δείχνεται ένας 3 bit Ladder. Για να υπολογίσουμε την συνεισφορά των εξόδων Q[2..0] εφαρμόζουμε το θεώρημα της επαλληλίας. Σχ. 15. Ένας 3 Bit Ladder 16

Υπολογισμός της συνεισφοράς της εισόδου Q2. Το δικτύωμα του ladder μπορεί να απλοποιηθεί όπως στο Σχ. 16 για να υπολογισθεί η συνεισφορά της εισόδου Q2. Σχ. 16. Απλοποιημένο κύκλωμα για την εύρεση της συνεισφοράς της εισόδου Q2 στην έξοδο Vo Παρατηρούμε ότι στο κύκλωμα του Σχ. 16 υπάρχουν μόνο οι αντιστάσεις R1, R2 και R7 ενώ όλες οι άλλες έχουν αντικατασταθεί με μία αντίσταση 2Κ. Είναι εύκολο να βρούμε ότι ο συνδυασμός των άλλων αντιστάσεων στο σημείο V1 παρουσιάζει αντίσταση 2Κ. Με βάση το κύκλωμα του βρίσκουμε ότι η τάση V1 θα 1 1 1 1 είναι V1 VQ 2 και συνεπώς η τάση Vo θα είναι Vo V1 VQ 2 3 2 3 2 Υπολογισμός της συνεισφοράς της εισόδου Q1. Το δικτύωμα του ladder μπορεί να απλοποιηθεί όπως στο για να υπολογισθεί η συνεισφορά της εισόδου Q1. Σχ. 17. Απλοποιημένο κύκλωμα για την εύρεση της συνεισφοράς της εισόδου Q1 στην έξοδο Vo Παρατηρούμε ότι στο κύκλωμα του Σχ. 17 υπάρχουν μόνο οι αντιστάσεις R1, R2, R3, R7 και R8 ενώ όλες οι άλλες έχουν αντικατασταθεί με μία αντίσταση 2Κ. Είναι εύκολο να βρούμε ότι ο συνδυασμός των άλλων αντιστάσεων στο σημείο V2 παρουσιάζει αντίσταση 2Κ. Με βάση το κύκλωμα του βρίσκουμε ότι η τάση V2 θα 1 1 1 1 είναι V2 VQ 1. Συνεπώς η τάση V1 θα είναι V1 V2 VQ 2. Άρα τελικά η 3 2 3 2 17

1 1 1 Vo V1 VQ1. Είναι δηλαδή η συνεισφορά της εισόδου Q1 η μισή από αυτή 2 3 4 της εισόδου Q2 Υπολογισμός της συνεισφοράς της εισόδου Q0. Το δικτύωμα του ladder μπορεί να απλοποιηθεί όπως στο για να υπολογισθεί η συνεισφορά της εισόδου Q0. Σχ. 18. 'Απλοποιημένο' κύκλωμα για την εύρεση της συνεισφοράς της εισόδου Q0 στην έξοδο Vo Παρατηρούμε ότι στο κύκλωμα του Σχ. 18 μόνο οι αντιστάσεις R5, και R6 έχουν αντικατασταθεί με μία αντίσταση 2Κ. Εργαζόμενοι με τον ίδιο τρόπο είναι εύκολο να 1 1 βρούμε ότι η συνεισφορά της εισόδου Q0 στην έξοδο Vo θα είναι Vo VQ 0. 3 8 Είναι δηλαδή η συνεισφορά της εισόδου Q0 το ένα τέταρτο από αυτή της εισόδου Q2. Έτσι μπορούμε να γράψουμε ότι η έξοδος Vo είναι συνάρτηση των εισόδων Q[2..0]. 1 1 1 1 Vo VQ 2 VQ1 VQ 0 3 2 4 8 Είναι προφανής η ανάγκη περαιτέρω ενίσχυσης της εξόδου με την χρήση ενός μη αναστρέφοντος ενισχυτή με κέρδος 3. Η ενίσχυση αυτή επιτυγχάνεται στο Σχ. 10 με την χρήση του OpAmp1. 2.4.5 Ο D/A Ladder με πυκνωτές Ακόμη μία μέθοδος κατασκευής Ladder με την χρήση πυκνωτών δείχνεται στο Σχ. 19. Οι πάνω πλάκες των πυκνωτών C0-C3 είναι ηλεκτρικά συνδεδεμένες μεταξύ τους και έχουν κοινό δυναμικό. Η χωρητικότητα των πυκνωτών είναι διαφορετική και πιο συγκεκριμένα η χωρητικότητα κάθε πυκνωτή διπλασιάζεται σε κάθε bit. Η λειτουργία της μετατροπής γίνεται σε δύο βασικές φάσεις. Στην πρώτη φάση (βλ. Σχ. 19)όλοι οι πυκνωτές φορτίζονται στην τάση Vin. Η πάνω πλάκα των πυκνωτών συνδέεται μέσω του διακόπτη (Χ6) στη γη και η κάτω πλάκες στην Vin μέσω του διακόπτη (Χ5). Η φάση αυτή διαρκεί όσο το σήμα (SOC) είναι (High). Παρατηρήστε ότι όταν το σήμα (SOC) είναι (High) οι διακόπτες Χ0-Χ3 είναι συνδεδεμένοι με την έξοδο του διακόπτη Χ5. 18

Σχ. 19. Successive Approximation A/D converter με πυκνωτικό Ladder. (Φάση δειγματοληψίας τάσης εισόδου) Στην δεύτερη (βλ. Σχ. 20) φάση λειτουργίας (φάση των διαδοχικών προσεγγίσεων) ο διακόπτης Χ6 αφήνει την πάνω πλάκα των πυκνωτών αγείωτη, και ο διακόπτης Χ5 συνδέεται με την Vref. Έτσι η τάση της πάνω πλάκας των πυκνωτών εξαρτάται από την ψηφιακή λέξη εξόδου του SAR: K Vcmp Vref Vin N 2 Ο SAR προσπαθεί με διαδοχικές προσεγγίσεις να μηδενίσει την τάση Vcmp. Η έξοδος CMP του συγκριτή Χ7 είναι High όταν η τάση που παράγει ο Ladder είναι μεγαλύτερη από την Vin. Σχ. 20. Successive Approximation A/D converter με πυκνωτικό Ladder. (Φάση διαδοχικών προσεγγίσεων, πρώτη προσέγγιση) 19

2.5 A/D Μετατροπέας Με Χρήση Του ΔΣ Modulator Στο Σχ. 23 δείχνεται το κύκλωμα του απλού (πρωτοβάθμιου) ΔΣ Modulator. Η έξοδος του ολοκληρωτή (Χ3,C1,R1,R2) δίδεται από την παρακάτω σχέση (έχοντας θεωρήσει ότι R1=R2): 1 VINT Vin VDAC Vref R1 C1 Η έξοδος VDAC του D-FF (Χ2) είναι μία παλμοσειρά που η μέση τιμή της είναι τέτοια ώστε η έξοδος του ολοκληρωτή να κυμαίνεται γύρω από το threshold εισόδου της πύλης NOT (Χ1). Σχ. 21 Ο ΔΣ modulator Η έξοδος της πύλης NOT (X1) δειγματοληπτείται από το D-FF (X2) και ανατροφοδοτεί την είσοδο του ολοκληρωτή. Είναι προφανές ότι οι δυο στάθμες εξόδου του D-FF (τυπικά 0V και 5V) μπορούν να θεωρηθούν σαν τιμές εξόδου ενός one bit D/A converter. Ας θεωρήσουμε λοιπόν ακόμη ότι η τάση εισόδου Vref/2 στη θετική είσοδο του τελεστικού ενισχυτή είναι 5V/2, είναι δηλαδή η Vref η τάση αναφοράς του D/A converter που υλοποιείται με το D-FF. Έτσι η έξοδος του ολοκληρωτή θα κινείται γύρω από την τάσης threshold της εισόδου της πύλης (Χ1) όταν ισχύει: Vin Vref VDAC NOT(VDAC ) Είναι λοιπόν προφανές ότι η έξοδος του D-FF έχει μέση τιμή τάσης ίση με την τάση εισόδου. Μια άλλη εξήγηση της λειτουργίας του ΔΣ modulator μπορεί να δοθεί θεωρώντας ότι μετατρέπουμε την τάση εισόδου σε ψηφιακή με την χρήση ενός one Bit A/D converter. Με την χρήση ενός one bit D/A converter μετατρέπουμε την ψηφιακή λέξη σε αναλογική τάση. Το σφάλμα μετατροπής είναι η διαφορά της τάσης εισόδου από την τάση του D/A converter. Με την χρήση του ολοκληρωτή κάνουμε διαδοχικές προσεγγίσεις ώστε να μειώσουμε το σφάλμα μετατροπής. 20

Πολυτεχνείο Κρήτης Σχ. 22 Οι κυματομορφές στα κρίσιμα σημεία του ΔΣ modulator Στο Σχ.22 δείχνονται οι κυματομορφές που προκύπτουν κατά την λειτουργία του ΔΣ modulator στα κρίσιμα σημεία του. Παρατηρήστε ότι η χρήση ενός απλού κατωδιαβατού φίλτρου μετατρέπει την ψηφιακή έξοδο του D-FF σε σήμα ανάλογο προς την αναλογική είσοδο. Σχ. 23 Λεπτομέρεια των κυματομορφών του Σχ. 22 21

Πολυτεχνείο Κρήτης Σχ. 24 Μετατροπή της τάσης 1.2V με την μέθοδο Σ-Δ 2.5.1 Ένα Απλό Φίλτρο Για Την Ανάκτηση Της Ψηφιακής Τιμής Το πιο απλό φίλτρο που μπορούμε να χρησιμοποιήσουμε για την ανάκτηση της αναλογικής κυματομορφής είναι το κατωδιαβατό φίλτρο του Σχ. 25. Σχ. 25 Το απλό κατωδιαβατό φίλτρο Η τάση εξόδου του φίλτρου την χρονική στιγμή Κ+1 δίνεται σε συνάρτηση με την τιμή της τάσης εξόδου και της τάσης εισόδου την χρονική στιγμή Κ από την εξίσωση: T Vo((K 1) T) Vo( K T) Vi( K T) Vo( K T) 1 e RC Ο πόλος του φίλτρου είναι στην συχνότητα Fo=1/2πRC και η συχνότητα δειγματοληψίας Fs είναι 1/Τ. Η συχνότητα δειγματοληψίας που απαιτείται για τα σήματα που περνούν από το φίλτρο είναι δυο φορές η συχνότητα του πόλου του φίλτρου. Έτσι μπορούμε να ορίσουμε σαν λόγο υπερ-δειγματοληψίας του σήματος (Over Sampling Ratio OSR): Fs OSR 2 Fo και μπορούμε να ξαναγράψουμε την εξίσωση της τάσης εξόδου του φίλτρου: Vo((K 1) T) Vo( K T) e OSR Vi( K T) 1 e OSR 22

Το φίλτρο αυτό μπορεί εύκολα να υλοποιηθεί ψηφιακά. Έτσι έχοντας σαν είσοδο στο ψηφιακό κατωδιαβατό φίλτρο την έξοδο του ΣΔ modulator, η έξοδος του ψηφιακού φίλτρου θα είναι η ψηφιακή απεικόνιση της τάσης εισόδου του ΣΔ modulator. Ας θεωρήσουμε ότι OSR M OSR 2 M 1 e 2 e 1 Έτσι μπορούμε να ξαναγράψουμε την εξίσωση της τάσης εξόδου του φίλτρου: M M Vo ((K 1) T) Vo (K T) (1 2 ) Vi (K T) 2 Θεωρώντας ότι το M είναι ακέραιος αριθμός βλέπουμε ότι το φίλτρο μπορεί να κατασκευαστεί απλά με την χρήση δύο adder και ενός Parallel Shift Register. Η ψηφιακή λέξη εισόδου στο φίλτρο είναι η έξοδος του ΣΔ modulator που έχει δύο τιμές (0 και Vfs) ή (0-2 Ν ) όπου Ν τα Bits του φίλτρου. Έτσι για την κατασκευή της τάσης εισόδου πρέπει να σχηματίσουμε έναν συσσωρευτή στον οποίο θα προσθέτουμε τον αριθμό 2 Ν-M κάθε φορά που η έξοδος του ΣΔ modulator είναι High. Επιπλέον σε κάθε clock πρέπει να προσθέτουμε στον συσσωρευτή την προηγούμενη τιμή με συντελεστή 1-2 -M. Ο αριθμός M των bits προκύπτουν από την υπερ-δειγματοληψία έχει άμεση σχέση με τον αριθμό των χρησίμων bits του μετατροπέα και των απαραίτητων bits του συσσωρευτή. Αποδεικνύεται ότι για δεδομένο αριθμό M που προκύπτει από τον OSR, τα bits του φίλτρου πρέπει να είναι δύο - τρεις φορές το M ενώ τα χρήσιμα bits είναι τα Μ+1 MSBits του φίλτρου. 1 10 4 1000 OSR ( M ) 100 10 1 1 2 3 4 5 6 7 8 9 10 Σχ. 26 Ο αριθμός των bits Μ σε συνάρτηση με τον συντελεστή υπερ-δειγματοληψίας του σήματος Στο Σχ. 27 δείχνεται το block διάγραμμα που υλοποιεί το απλό κατωδιαβατό φίλτρο ψηφιακά. Εξ' ίσου εύκολη είναι η υλοποίηση του σε γλώσσα μηχανής αφού χρειάζεται μόνο μία πρόσθεση και μία αφαίρεση. M 23

0 2 N-M N + Parallel Shift Register N M N + - + N N-M Σχ. 27 Το block διάγραμμα του ψηφιακού κατωδιαβατού φίλτρου Παρακάτω δίνεται μία υπορουτίνα που υλοποιεί το φίλτρο σε Assembly του 8051. Πιο συγκεκριμένα υλοποιεί ένα φίλτρο με Μ=8 και Ν=24. Τα 24 bits βρίσκονται από MSB προς LSB στους καταχωρητές R0, R1 και R2. Η έξοδος του φίλτρου είναι ο καταχωρητής R0. ADDRESS MNEMONIC COMMENT CYCLES LPF: CLC Clear carry 12 MOV A,R2 Move to A the LSByte 12 SUBB A,R1 Subtract the medium byte 12 MOV R2, A Restore 12 MOV A,R1 Get the medium byte 12 SUBB A,R0 Subtract the MSByte 12 MOV R1, A Restore 12 MOV A, R0 Get the MSByte 12 SUBB A, #0 Subtract the carry 12 JNB TB,LPF1 Test output of ΔΣ modulator 24 ADC A,#1 If high add 1 to MSByte 12 LPF1: MOV R0,A Restore the MSByte 12 RET -R0 now holds the digital word 24 ΣΥΝΟΛΟ 180 Βλέπουμε ότι το πρόγραμμα αυτό σ' ένα κοινό 8051 με συχνότητα κρυστάλλου 12 MHz, διαρκεί μόνο 15 μsec και συνεπώς μπορεί να εκτελείται 65000 φορές το δευτερόλεπτο. Εδώ πρέπει να σημειώσουμε ότι έχουν αναπτυχθεί ειδικά φίλτρα για ΔΣ modulators με πολύ καλύτερη συμπεριφορά που υλοποιούνται εύκολα είτε σε processor είτε σε FPGA. Η απόκριση συχνότητας των φίλτρων αυτών έχει την μορφή του sin(x)/x. 24

2.6 Pipeline A/D Converter Η τοπολογία ενός Pipeline ADC φαίνεται στα παρακάτω δύο σχήματα: Σχ.28 Ο Pipeline ADC [8][17] Σχ.29 Το Βασική Βαθμίδα του Pipeline ADC [8][17] Το βασικό χαρακτηριστικό στην τοπολογία (βλέπε Σχ.28) αυτή είναι ότι αποτελείτε από πολλές βαθμίδες στη σειρά με κάθε βαθμίδα (stage) να ψηφιοποιεί κλάσμα n- bits επί του συνόλου των Ν-bits εξόδου του μετατροπέα. Έτσι π.χ. σε ένα 6bit Pipeline ADC των δύο βαθμίδων, η πρώτη βαθμίδα θα κωδικοποιούσε τα 3 πρώτα MSB (Most Significant Bits) και η επόμενη τα 3 τελευταία LSB (Less Significant Bits) της ψηφιακής λέξης εξόδου του μετατροπέα. 25

Πολυτεχνείο Κρήτης Η λειτουργία της όλης αλυσίδας του μετατροπέα είναι ασύγχρονη, όλες οι επιμέρους ψηφιακές έξοδοι των βαθμίδων (βλέπε n-bits) αθροίζονται και το αποτέλεσμα της ψηφιοποίησης εξάγεται παράλληλα από τους καταχωρητές (Latch) σε μία ψηφιακή λέξη μήκους Ν-bits. Ο χρόνος της μετατροπής (conversion time) είναι ανάλογος του αριθμού των βαθμίδων Ν. Στην συνέχεια η λειτουργία επαναλαμβάνεται για τον επόμενο κύκλο δειγματοληψίας. Συγκεκριμένα, ανά βαθμίδα (βλέπε Σχ.29) υπάρχει στοιχείο S&H (sample and hold) και ένας πολλή γρήγορος μετατροπέας αναλογικού σε ψηφιακό flash ADC (θα εξετάσουμε αυτούς τους μετατροπείς παρακάτω). H έξοδος το ADC εισάγεται σε ένα μετατροπέα ψηφιακού σε αναλογικό DAC και αναλογική έξοδος που προκύπτει αφαιρείται από τη αρχική Vi δίνοντας μας τελικά στη έξοδο της βαθμίδας την τάση Vo amplified analog residue, που ισοδυναμεί θεωρητικά με το σφάλμα μετατροπής (conversion error) του μετατροπέα flash ADC της βαθμίδας ενισχυμένο κατά 2n φορές (δηλαδή για ένα 3-bit ADC η ενίσχυση είναι 23= 8 φορές). Ο λόγος που ενισχύεται το αναλογικό σήμα Vo της βαθμίδας είναι για να μπορεί να οδηγήσει σε πλήρη κλίμακα (full scale) την είσοδο Vi της επόμενης βαθμίδας του μετατροπέα ώστε να μην μειωθεί η ακρίβεια μετατροπής της. Η διάταξη αυτή του Pipeline ADC όπως θα συζητήσουμε και παρακάτω επιτυγχάνει μετατατροπή μεγάλης ακρίβειας (resolution up to 18bits) και ταυτόχρονα μεγάλη ταχύτητα μετατροπής (conversion time) πχ. 100+ MS/S, συνδυασμός που είναι πολλή δύσκολο να επιτευχθεί με τις προηγούμενες τοπολογίες που εξετάσαμε. Φυσικά και στον Pipeline ADC η ταχύτητα μετατροπής πέφτει καθώς ζητάμε αυξημένη ακρίβεια (resolution). Παρακάτω στο Σχ. 30 δίνεται το block διάγραμμα ενός 6 bit Pipeline ADC όπως αναφέρθηκε σαν παράδειγμα. Σχ. 30 Ένας 6 Bit Pipeline ADC [17][18] Να σημειωθεί εδώ ότι υπάρχουν περιπτώσεις Pipelined ADC που έχουν 1Bit ADC μονάδες. Στην περίπτωση αυτή η ο ADC είναι στην ουσία ένας συγκρητής. 26

2.7 Ο Flash A/D Converter Αν και σήμερα η τοπολογία του Flash ADC συναντιέται περισσότερο σαν βαθμίδα στους Pipeline ADC που περιγράψαμε νωρίτερα η τοπολογία αυτή παραμένει από την δεκαετία του 60 έως και σήμερα η ταχύτερη από όλες τις άλλες και είναι η μόνη επιλογή που έχουμε για ταχύτητες 1GS/s (Gigasamples per second) και άνω. Αναφέρεται αλλιώς και ως Παράλληλος A/D μετατροπέας και είναι ο ποιο απλός μετατροπέας όσο αφορά την κατανόηση της λειτουργίας του. Σχηματίζεται από μια σειρά από συγκριτές, κάθε συγκρητής συγκρίνει το αναλογικό σήμα εισόδου Vin με μία μοναδική στάθμη τάσης αναφοράς Vref. Οι έξοδοι των συγκρητών οδηγούν τους εισόδους ενός Κωδικοποιητή Προτεραιότητας (Priority Encoder) ο οποίος στην συνέχεια εξάγει την δυαδική ψηφιακή λέξη της μετατροπής. Στο Σχ. 31 παρουσιάζεται ένα κύκλωμα 3-bit Flash ADC: Σχ. 31 3Bit Flash A/D Converter Η τάση αναφοράς παράγεται από ένα σταθεροποιητή τάσης μεγάλης ακρίβειας Vref. Για μία δεδομένη τιμή κάθε φορά, της αναλογικής τάσης εισόδου Vin οι έξοδοι των συγκριτών στην στήλη κοιτάζοντας από κάτω προς τα πάνω με Vin > Vref είναι ενεργοποιημένες (Active High) με τον τελευταίο ενεργοποιημένο συγκρητή στην ψηλότερη θέση στην στήλη να έχει περίπου Vin = Vref. Όλοι οι παραπάνω συγκριτές 27

από αυτόν στη στήλη, θα έχουν Vin < Vref και θα έχουν απενεργοποιημένες τις εξόδους τους. Με βάση τον ψηλότερο κάθε φορά στη στήλη ενεργοποιημένο συγκρητή ο Priority encoder παράγει την ψηφιακή έξοδο (Binary output) που αντιστοιχεί στη αναλογική είσοδο Vin και ολοκληρώνει έτσι την μετατροπή. Η όλη διαδικασία ομοιάζει με την μέτρηση με ένα θερμόμετρο στήλης υδραργύρου που σκαρφαλώνει σε συγκεκριμένη στάθμη ανάλογα με την θερμοκρασία και για αυτό ονομάζεται αλλιώς και κωδικοποίηση θερμόμετρου (Thermometer Encoding). H έξοδος ενός flash ADC σε σχέση με την είσοδο του Vin δίνεται στο Σχ. 32 : Σχ. 32 Η λειτουργία του Flash ADC Η διαδικασία της σχεδίασης του κυκλώματος στο Σχ. 31 μπορεί να απλοποιηθεί περαιτέρω αντικαθιστώντας τον σχετικά περίπλοκο Priority Encoder με πύλες XOR που οδηγούν έναν 8-line to 3-line Encoder του Σχ. 33 : Σχ. 33 Οι Πύλες XOR ενεργοποιούν μόνο μία είσοδο του κωδικοποιτή κάθε φορά 28

Πολυτεχνείο Κρήτης Τέλος απλουστεύοντας και άλλο, ο κωδικοποιητής 8-γραμμών σε 3-γραμμές (8-line to 3-line Encoder) μπορεί να σχεδιαστεί σαν μήτρα διόδων (matrix of diodes) : Σχ. 34 Τελική μορφή του κυκλώματος 3Bit Flash ADC Όχι μόνο είναι ο Flash ο ποιο απλός στην λειτουργία μετατροπέας αλλά και ο ποιο αποδοτικός όσο αφορά την ταχύτητα μετατροπής που περιορίζεται μονάχα από τον χρόνο προσπέλασης (propagation delay) του συγκριτή και των πυλών του κυκλώματος (βλέπε XOR). Παρόλα αυτά όπως θα δούμε παρακάτω είναι πολλή απαιτητική τοπολογία όσο αφορά τον πλήθος τον ηλεκτρονικών στοιχείων που τον απαρτίζουν κάνοντας τον ασύμφορο και δύσκολο στην υλοποίηση για κωδικοποίηση άνω των 8-bits resolution. Ενδεικτικά αναφέρουμε ότι για κάθε bit κωδικοποίησης που προσθέτουμε διπλασιάζεται ο αριθμός των συγκριτών που απαιτούνται. Έτσι για ένα 3Bit απαιτούνται με n=3, (2n 1) = 23-1 = 7 συγκριτές. Το ίδιο για 4Bit χρειάζονται 15 συγκριτές για 6Bit 63 συγκρυτές και για 8bits 255! 29

Πολυτεχνείο Κρήτης 3 ΑΞΙΟΛΟΓΗΣΗ ΤΟΠΟΛΟΓΙΩΝ Στις συγκρίσεις των διαφόρων τοπολογιών που παρουσιάστηκαν θεωρούμε δεδομένο την υλοποίηση τους σε μoρφή ολοκληρωμένου κυκλώματος IC (Integrated Circuit) και λαμβάνονται επιπρόσθετα παράμετροι στην σύγκριση όπως περιπλοκότητα (complexity), τις διαστάσεις του IC (die size), την κατανάλωση ισχύος (power dissipation) την χωρητικότητα εισόδου του IC (total input capacitance) και το κόστος κατασκευής του IC. 3.1 Πλεονεκτήματα-Μειονεκτήματα Ο Dual Slope (integrating) ADC δεν έχει το μειονέκτημα του single slope αφού η ακρίβεια μετατροπής του δεν εξαρτάται από την χωρητικότητα του πυκνωτή C1 στον ολοκληρωτή (βλέπε Σχ.1) και έτσι δεν χρειάζεται ισοστάθμιση σφάλματος (error calibration). Το γεγονός όμως ότι πριονωτή κυματομορφή εξόδου του ολοκληρωτή πρέπει να μηδενιστεί στο τέλος κάθε κύκλου δειγματοληψίας (βλέπε TP1 Σχ. 2) μειώνει την ταχύτητα μετατροπής του. Το πρόβλημα αυτό αντιμετωπίζεται με την τοπολογία του Charged Balanced Dual Slope ADC όπου η ολοκλήρωση είναι συνεχής και μη διακοπτόμενη βελτιώνοντας έτσι την ταχύτητα μετατροπής. Ταυτόχρονα η τοπολογία του Dual Slope γενικά, είναι ιδανική όταν έχουμε μεγάλο θόρυβο στο αναλογικό σήμα εισόδου Vin μιας και έχει εξαιρετική ανοσία στον θόρυβο (noise immunity). Τα Dual Slope ADCs χρησιμοποιούνται σε εφαρμογές που απαιτούν μεγάλη ακρίβεια αλλά όχι ιδιαίτερη ταχύτητα μετατροπής. Οι Integrating ADC έχουν επίσης το πλεονέκτημα ότι είναι η τοπολογία με την μικρότερη περιπλοκότιτα (complexity) και μέγεθος IC (die size) και επομένως έχουν το μικρότερο κόστος υλοποίησης. O Successive Approximation (SAR) ADC όπως και ο Tracking ADC ανήκουν στην ίδια οικογένεια μετατροπέων που χρησιμοποιούν Aπαριθμητή και DAC (Counter-DAC based converter) όπως τους περιγράψαμε στις ενότητες 2.3 & 2.4. Τα γενικά τους χαρακτηριστικά είναι σχετικά καλός χρόνος μετατροπής (conversion time), μειωμένη περιπλοκότητα (complexity) και μέγεθος IC (die size) και έτσι μειωμένο συνολικό κόστος υλοποίησης και γενικά μέτρια κατανάλωση ισχύος (power dissipation). Ιδιαίτερα, o Tracking ADC είναι ο ταχύτερος από την κατηγορία αυτών των μετατροπέων μιας και ανιχνεύει συνεχώς την είσοδο (update time), έχει όμως το μειονέκτημα της ψηφιακής κυμάτωσης (bit bobble) της εξόδου του ακόμη και όταν η είσοδος του είναι απόλυτα σταθερή με την χρήση ενός S&H κυκλώματος. Το γεγονός αυτό μπορεί να τον κάνει ακατάλληλο για ορισμένες εφαρμογές. Τα τελευταία χρόνια ειδικά ο SAR έχει ωφεληθεί και έχει αυξήσει κατά πολλή της επιδόσεις του με την σμίκρυνση της τεχνολογίας IC και την χρήση τεχνολογίας CMOS και της υβριδικής BiCMOS κάνοντας τον το ποιο δημοφιλή τύπο μετατροπέα ADC σήμερα. Η δυνατότητα της υπερδιγματολειψίας (oversampling) που έχει ο Σ-Δ Modulator, 1-bit ADC με 1-bit DAC του Σ-Δ ισοδυναμούν περίπου με μετατροπή αναλογικού σε ψηφιακό A/D διακριτικότητας (resolution) 8-bit αλλά με μικρότερο ρυθμό δειγματοληψίας (sampling Frequency), τον κάνει ιδανικό για εφαρμογές που 30

Πολυτεχνείο Κρήτης απαιτούν μεγάλη διακριτικότητα (π.χ 24bit resolution) θυσιάζοντας όμως σε ταχύτητα μετατροπής, συχνότητα δειγματοληψίας και κατάλληλο μόνο για ψηφιοποίηση αναλογικών σημάτων σχετικά χαμηλής συχνότητας. Επιπλέον η τοπολογία του Σ-Δ είναι μια από τις μικρότερες σε περιπλοκότητα, διαστάσεις IC, κόστος και με ελάχιστη κατανάλωση ισχύος. Για συχνότητες δειγματοληψίας από 5Msamples/sec και άνω το «βαρύ πυροβολικό» των μετατροπέων A/D τίθεται σε εφαρμογή με την χρήση των τοπολογιών των Pipeline ADC και των Flash. Ειδικά όταν απαιτείται συνδυασμός μεγάλης διακριτικότητας (resolution) παράλληλα με ταχύτητα μετατροπής η μόνη λύση που μένει είναι οι Pipeline ADC (π.χ 16bits στα 50MS/s). Το μεγαλύτερο πεδίο έρευνας γίνεται σήμερα σε αυτού του τύπου μετατροπείς οι οποίοι οφείλουν την ταχύτητα τους στο γεγονός ότι και με την βοήθεια των flash υποβαθμίδων τους μπορούν να επεξεργάζονται ταυτόχρονα πολλά διαφορετικά δείγματα (samples) του αναλογικού σήματος. Επιπρόσθετα κυκλώματα διόρθωσης σφαλμάτων (Digital Error Correction) των Pipeline μετατροπέων αυξάνουν επιπλέον την Ακρίβεια Μετατροπής τους (Conversion Accuracy). Τόσο οι Pipeline όσο και οι μεμονωμένοι Flash μετατροπείς που θα μιλήσουμε αμέσως παρακάτω, επιτυγχάνουν τις υψηλές επιδόσεις τους θυσιάζοντας σε παραμέτρους όπως complexity, die size, power dissipation και κόστος υλοποίησης. Μέχρι στιγμής έχουν καταφέρει Pipeline με 1GS/s. Οι Flash ADC σαν μεμονωμένη τοπολογία και όχι σαν μέρος του Pipeline μένουν μόνοι τους στην κορυφή όσο αφορά τις επιδόσεις και την ταχύτητα όπου κρατούν και το «σκήπτρο» και αποτελούν την μόνη λύση για συχνότητες 1GS+/s. Επειδή αποτελούν το κεντρικό πεδίο μελέτης σχεδίασης στην εργασία αυτή τους κάνουμε ειδική μνεία στις επόμενες σελίδες όσο αφορά την αξιολόγηση τους. Σχ. 35 STATE OF THE ART ADCs [8] 31

Πολυτεχνείο Κρήτης Στο Σχ. 35 φαίνεται η σημερινή κατάσταση (State Of The Art) της τεχνολογίαs των ADCs με τους ποιο δημοφιλείς ADCs, συγκρίνοντας τις επιδόσεις τους σε ταχύτητα (sampling rate) και ακρίβεια (resolution) και τους τομείς εφαρμογής τους. Έτσι ο Σ-Δ έχει χρήσεις στους τομείς των βιομηχανικών μετρήσεων, του ήχου, οι SAR όπου απαιτείτε συλλογή δεδομένων, οι Pipeline σε εφαρμογές που απαιτείτε υψηλή ταχύτητα και ακρίβεια ενώ όπως βλέπουμε ο Flash μένει μόνος του για τις πολλή υψηλές ταχύτητες με μικρή όμως σχετικά διακριτικότητα σε ειδικές εφαρμογές που αφορούν το στρατό, την επιστημονική έρευνα και την διαστημική τεχνολογία. 3.2 Συγκρίσεις Flash vs Άλλους ADCs Flash αναλογικό σε ψηφιακό μετατροπείς, επίσης γνωστοί ως παράλληλοι ADCs είναι ο γρηγορότερος τρόπος να μετατρέψεις ένα αναλογικό σήμα σε ψηφιακό. Οι Flash ADCs είναι ιδανικοί για εφαρμογές που απαιτούν πολλή μεγάλο εύρος συχνοτήτων (bandwidth) και συνεπώς συχνότητα δειγματοληψίας (sampling rate) αλλά τυπικά έχουν σχετικά μεγάλη κατανάλωση ισχύος (power dissipation), μέγεθος (die size), κόστος υλοποίησης και περιορίζονται γενικά σε διακριτικότητα (resolution) των 8-bits αν και έχουν αναφερθεί περιπτώσεις Flash των 10-bits (Flash with Interpolation) [13]. Ένα άλλο σημαντικό πλεονέκτημα των Flash που πολλές φορές δεν δίνεται μεγάλη σημασία είναι ότι μπορεί πολλή εύκολα να σχεδιαστεί για μη γραμμική έξοδο όταν αυτό απαιτείται για κάποιες συγκεκριμένες εφαρμογές. Αυτό μπορεί να επιτευχθεί πολλή εύκολα σχεδιάζοντας τον διαιρέτη αντιστάσεων (βλέπε Σχ. 31) με όχι όλες τις αντιστάσεις ίσες έτσι ώστε η έξοδος του μετατροπέα να μην είναι απευθείας ανάλογη του σήματος εισόδου. Καμία άλλη τοπολογία δεν μπορεί να το επιτύχει αυτό τόσο εύκολα αλλάζοντας απλώς την τιμή μερικών στοιχείων του κυκλώματος. Μερικές εφαρμογές των Flash ADCs είναι συλλογή δεδομένων (data acquisition), δορυφορικές τηλεπικοινωνίες (satellite communication) επεξεργασία radar (radar processing), ψηφιακοί παλμογράφοι (digital oscilloscopes) και σκληροί δίσκοι ηλεκτρονικών υπολογιστών. Μερικοί κρίσιμοι παράμετροι της λειτουργίας και υλοποίησης των Flash πρέπει να αντισταθμιστούν στην σχεδίαση τους για την βελτιστοποίηση της απόδοσης τους. Σαν τέτοιοι είναι: Sparkle Codes, δηλαδή τα στιγμιαία σφάλματα στη ψηφιακή έξοδο του μετατροπέα. Κανονικά οι έξοδοι των συγκριτών είναι κώδικας θερμόμετρου[7] π.χ 00011111. Στιγμιαίο σφάλμα μπορεί να προκαλέσει μία έξοδο όπως 00010111 (ένα τυχαίο λογικό 0 στην έξοδο) που μπορεί να προκληθεί όταν η είσοδος στο μετατροπέα έχει πολλή θόρυβο. Το φαινόμενο αυτό μπορεί να εκμηδενιστεί συνδέοντας στην είσοδο του Flash ένα κύκλωμα δειγματοληψίας Sample&Hold. Metastability, αναφέρεται όταν η έξοδος ενός συγκρητή τους Flash γίνει ασταθής (ούτε λογικό 1 ούτε λογικό 0 ) προκαλώντας σφάλμα στη έξοδο του μετατροπέα. Το φαινόμενο αυτό μπορεί να αποτραπεί μειώνοντας την συχνότητα δειγματοληψίας του μετατροπέα. Η κωδικοποίηση σε κώδικα Gray μπορεί επίσης να βοηθήσει εδώ, στον κώδικα Gray επιτρέπονται αλλαγές ενός bit μόνο μεταξύ διαδοχικών αριθμών. Έτσι οι έξοδοι των συγκριτών 32

κωδικοποιούνται πρώτα σε Gray code και στην συνέχεια αποκωδικοποιούνται στην έξοδο του μετατροπέα σε δυαδική μορφή (binary) εφόσον αυτό είναι επιθυμητό. Clock Jitter, εννοούμε τον θόρυβο στους παλμούς του ρολογιού δειγματοληψίας (sample clock). Ο λόγος σήματος προς θόρυβο του μετατροπέα (SNR) μειώνεται ειδικά στις υψηλές συχνότητες του αναλογικού σήματος εισόδου του μετατροπέα. Για να επιτύχουμε την βέλτιστη απόδοση του Flash είναι κρίσιμο να παρέχουμε στον Flash ADC ένα όσο το δυνατό «καθαρό» παλμό ρολογιού δειγματοληψίας. Conversion Time, ο χρόνος μετατροπής. Στους Flash ADCs ο χρόνος αυτός δεν αλλάζει και παραμένει πρακτικά σταθερός με την αύξηση της διακριτικότητας (resolution) του μετατροπέα (βλέπε Σχ. 36a). Σχ. 36 Διαγράμματα Σύγκρισης των ADCs [10] 33

Αντιθέτως για τον SAR, τον Σ-Δ και τον Pipeline ADC ο χρόνος αυτός αυξάνει γραμμικά με την αύξηση της διακριτικότητας του μετατροπέα. Για τους Dual Slope (integrating) μετατροπείς ο χρόνος αυτός διπλασιάζεται για κάθε bit αύξησης της διακριτικότητας. Component matching requirements in the circuit, δηλαδή την ομοιογένεια των ταυτόσημων στοιχείων του κυκλώματος. Ακόμα και αν ο Flash ADC κατασκευαστεί σε chip (IC), διαφορές στην τοποθέτηση (placement & layout) των στοιχείων του κυκλώματος στην επιφάνεια του chip και το διαφορετικό μήκος των αγωγών ιδιαίτερα στην περίπτωση των συγκριτών του, που πρέπει να είναι απολύτως όμοιοι για την καλή λειτουργία του, περιορίζουν την διακριτικότητα ενός Flash στα 8-bit (255 συγκριτές). Οι απαιτήσεις στο ταίριασμα διπλασιάζονται για κάθε bit αύξησης της διακριτικότητας του μετατροπέα. Το γεγονός αυτό ισχύει για τους Flash, τους SAR και για τους Pipeline αλλά όχι για τους Integrating και τους Σ-Δ, οι απαιτήσεις εδώ παραμένουν πρακτικά σταθερές με την αύξηση της διακριτικότητας (resolution) του μετατροπέα (βλέπε Σχ. 36b). Die size, cost and power. Μέγεθος IC (chip), κόστος υλοποίησης και κατανάλωση ισχύος. Για τους Flash για κάθε bit αύξησης της διακριτικότητας τους διπλασιάζεται το μέγεθος του chip (die size). H κατανάλωση ισχύος του κυκλώματος επίσης διπλασιάζεται σε αντίθεση με τους SAR, Pipelined και Σ-Δ που το μέγεθος και η κατανάλωση αυξάνουν γραμμικά με την διακριτικότητα (resolution) του μετατροπέα. Για τους Integrating το die size δεν αλλάζει και παραμένει πρακτικά σταθερό με την αύξηση της διακριτικότητας (resolution) του μετατροπέα (βλέπε Σχ. 36c). Το κόστος υλοποίησης αυξάνει με την αύξηση του die size. Input Capacitance. Δηλαδή το συνολικό πυκνωτικό φορτίο που παρουσιάζει ο μετατροπέας στην είσοδο του. Για όλους τους άλλους μετατροπείς αυτό δεν είναι πρόβλημα αλλά για έναν π.χ 8-bit Flash που έχει 255 συγκριτές υλοποιημένος σε τεχνολογία CMOS η χωρητικότητα (capacitance) μπορεί να είναι σχετικά μεγάλη και να προκαλέσει παραμορφώσεις στο αναλογικό σήμα εισόδου ιδιαίτερα στις υψηλές συχνότητες. Η λύση είναι να οδηγηθεί η αναλογική είσοδος του Flash με έναν ενισχυτή ρεύματος ευρείας ζώνης συχνοτήτων (wideband bandwidth) υλοποιημένος με ένα κύκλωμα τελεστικού ενισχυτή (op amp) σε τοπολογία απομονωτή (Buffer) [7]. To συγκεκριμένο κύκλωμα ενισχυτή έχει ανοσία στα χωρητικά φορτία. Flash Resistor String. Ο Διαιρέτης Αντιστάσεων του Flash (βλέπε Σχ. 31) που είναι υπεύθυνος για τον κβαντισμό της τάσης αναφοράς V ref του μετατροπέα. Η συνολική του ωμική αντίσταση R ολ δεν πρέπει να είναι πολλή μεγάλη λόγο των αυξημένων απαιτήσεων σε ρεύμα εισόδου στους υψηλής ταχύτητας συγκριτές που χρησιμοποιεί ο Flash. Ειδικά όταν έχουμε πολλούς συγκριτές (5-bit Flash και άνω) και η τεχνολογία υλοποίησης είναι όχι η CMOS αλλά η αμιγές Bipolar ή η υβριδική BiCMOS. Σε αυτές τις περιπτώσεις απαιτείται συνήθως ένα ρεύμα >10 ma.[7] 34

Πολυτεχνείο Κρήτης 4 ΕΠΙΛΟΓΟΣ Οι κυριότερες και ποιο δημοφιλείς σήμερα αρχιτεκτονικές Αναλογικών Σε Ψηφιακό Σήμα Μετατροπείς (ADCs) παρουσιάστηκαν και αναλύθηκαν συνοπτικά και διεξαχθεί έρευνα αξιολόγησης και σύγκρισης μεταξύ τους, των σχεδιαστικών τους παραμέτρων και των πεδίων εφαρμογής τους. Ιδιαίτερη έμφαση δόθηκε στο μετατροπέα Flash μιας και αποτελεί το Σχεδιαστικό τμήμα της εργασίας αυτής. Στην συνέχεια στα Appendix θα βρείτε την σχεδίαση ενός πρότυπου IC 4-Bit Flash Converter σε τεχνολογία CMOS όπως αυτό περιγράφηκε στην Εισαγωγή της μελέτης. Μέσα υπάρχει η αναλυτική περιγραφή της σχεδίασης από το υψηλότερο high-level (block diagrams) επίπεδο έως το χαμηλότερο low-level επίπεδο, αυτό των circuit schematics και του handcrafted mask layout του IC. Tα αποτελέσματα της προσομοίωσης με hspice σε πραγματικές συνθήκες (extracted values from layout) του εν λόγο chip παρουσιάζονται τόσο για ολόκληρο το κύκλωμα του μετατροπέα όσο και για τις υποβαθμίδες του ξεχωριστά. Τέλος δίδονται οι προδιαγραφές (βλέπε Data sheet) του IC. 35

5 ΑΝΑΦΟΡΕΣ [1] CMOS Analog Circuit Design by Phillipe E. Allen, 2002 [2] Principles Of CMOS VLSI Design by Neil H.E.Weste, Kamran Eshraghian, 1993 [3] VLSI Design Techniques For Analog And Digital Circuits by Randall L. Geiger, Phillip E. Allen and Noel R. Strader, 1990 [4] Design Of Analog CMOS Integrated Circuits by Behzad Razavi, 2001 [5] Tradeoffs and Optimization in Analog CMOS Design by David M. Binkley, 2008 [6] A/D Converters, University of Patra Deprt. Of Electrical Enginners & Computer Technology, Electronic Applications Lab, 1999 [7] Analog Devices MT-020 Tutorial: ADC Architectures I: The Flash Converter by Walt Kester, 2009 [8] Architectural Improvements Towards an Efficient 16-18 Bit 100-200 MSPS ADC,Author: Francesco Zanini Academic Supervisor: Dr. Ronan Farrell Head of Department: Dr. Frank Devitt, Master Thesis, Department of Electronic Engineering National University of Ireland, Maynooth Ireland 10th May 2007 [9] Analog-to-Digital Converter Architectures and Choices for System Design by Brian Black, Analog Dialogue 33-8 (1999) [10] MAXIM Application Note 810: Understanding Flash ADCs, Oct 02, 2001 [11] A Digital 6-bit ADC in 0.25-_m CMOS Conor Donovan and Michael P. Flynn, Senior Member, IEEE, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 37, NO. 3, MARCH 2002 [12] A 4-GS/s 4-bit Flash ADC in 0.18-μm CMOS Sunghyun Park, Member, IEEE, Yorgos Palaskas, Member, IEEE, and Michael P. Flynn, Senior Member, IEEE, Solid-State Circuits, IEEE Journal of Volume 42, Issue 9, Sept. 2007 Page(s):1865-1872 [13] A 5-bit 1-GS/s Flash-ADC in 0.13-μm CMOS Using Active Interpolation Olli Viitala, Saska Lindfors and Kari Halonen Electronic Circuit Design Laboratory, Helsinki University of Technology, Solid- State Circuits Conference, 2006. ESSCIRC 2006. Proceedings of the 32nd European Volume, Issue, 19-21 Sept. 2006 Page(s):412-415 36

[14] 6-bit 500 MHz flash A/D converter with new design techniques C.-W. Hsu and T.-H. Kuo, Circuits, Devices and Systems, IEE Proceedings - Volume 150, Issue 5, 6 Oct. 2003 [15] High-speed ADC techniques - overview and scaling issues - Vladimir Stojanovic, 06/14/2001, Lecture, http://openbus.com/databook/ada/stojanovic.pdf [16] 10-Bit 5MHz Pipeline A/D Converter Kannan Sockalingam and Rick Thibodeau Dept.of Elec. and Comp. Engineering University of Maine, Orono, July 30, 2002, Thesis [17] MAXIM APPLICATION NOTE 1023 Understanding Pipelined ADCs, Oct 02, 2001 [18] Analog Devices Which ADC Architecture Is Right For your Application By Walt Kester, Analog Dialogue 39-06, June (2005) 37