Τομέας Υλικού και Αρχιτεκτονικής Υπολογιστών

Μέγεθος: px

Εμφάνιση ξεκινά από τη σελίδα:

Download "Τομέας Υλικού και Αρχιτεκτονικής Υπολογιστών"

Ἀμών Αθανασιάδης
7 χρόνια πριν
Προβολές:

1 Ερευνητικές Κατευθύνσεις Τομέας Υλικού και Αρχιτεκτονικής Υπολογιστών Πανεπιστήμιο Θεσσαλίας ΤΜΗΥΤΔ

2 Πανεπιστήμιο Θεσσαλίας Βόλος

3 ΤΜΗΥΤΔ Ιδρύθηκε το 2000 Ένα από τα 17 τμήματα του Πανεπιστημίου Θεσσαλίας Ένα από τα 5 τμήματα της Πολυτεχνικής Σχολής 15 μέλη ΔΕΠ 750 προπτυχιακοί φοιτητές 100 μεταπτυχιακοί και διδακτορικοί φοιτητές

4 ΤΜΗΥΤΔ - Τομείς Εφαρμογών και Θεμελιώσεων της Επιστήμης των Υπολογιστών Τεχνολογιών Λογισμικού και Πληροφοριακών Συστημάτων Υλικού και Αρχιτεκτονικής Υπολογιστών Σημάτων, Τηλεπικοινωνιών και Δικτύων Ηλεκτρικής Ενέργειας

5 Τομέας Υλικού και Αρχιτεκτονικής Υπολογιστών Αρχιτεκτονική και Σχεδίαση Χαμηλής Ισχύος Σχεδίαση επεξεργαστών Αρχιτεκτονικές για επεξεργασία βίντεο Αναδιατασσόμενα κυκλώματα Εργαλεία CAD Υπολογισμός και βελτιστοποίηση ισχύος Υπολογισμός και βελτιστοποίηση πτώσης τάσης (IR-drop) Soft error rate Ασύρματα Δίκτυα Αισθητήρων Αισθητήρες Εφαρμογές δικτύων αισθητήρων ηήρ Προσομοίωση και ανάλυση της ισχύος ασυρμάτων δικτύων αισθητήρων

6 Αρχιτεκτονική και Σχεδίαση Χαμηλής Ισχύος H.264 encoder

7 Αρχιτεκτονική και Σχεδίαση Χαμηλής Ισχύος H.264 encoder 045 0,45 0,4 0,35 0,3 proposed SAD Power (mw) 0, ,2 0,15 0,1 0, ,7 16,4 18, Delay (ns)

8 Αρχιτεκτονική και Σχεδίαση Χαμηλής Ισχύος H.264 encoder Επιτυγχάνουμε την ίδια συμπίεση Δεν χρησιμοποιούμε το άθροισμα απόλυτων διαφορών για να επιλέξουμε την βέλτιστη συμπίεση Υλοποιήσαμε μια αρχιτεκτονική με: μικρότερη πολυπλοκότητα μικρότερη επιφάνεια (~2Χ) μεγαλύτερη ταχύτητα (~2Χ) μικρότερη κατανάλωση ισχύος (3-6Χ)

9 Αρχιτεκτονική και Σχεδίαση Χαμηλής Ισχύος H.264 encoder ολοκληρωμένο σύστημα Shen et al. Huang et al. Sayed et al. Proposed Block size 8x8, 16x16, 32x32 4x4, 4x8, 8x4, 8x8, 4x4, 4x8, 8x4, 8x8, 4x4, 4x8, 8x4, 8x8, 8x16, 16x8, 16x16 8x16, 16x8, 16x16 8x16, 16x8, 16x16 Process 0.60μm 0.35μm 0.18μm 0.13μm Voltage (V) 2.5 & Clock freq. (MHz) Power (mw)

10 Εργαλεία CAD IR-drop flow Models Vdd in_out.uth FileName.v FileName.sp uth_parser 4 parameters FileName.net pm.cfg FileName.v FileName.sp [ FileName.net models.txt] FileName.sp [ FileName.net models.txt] Pathmill (timing analysis) pathmill.out get_time Des sign Entry & Timing Analysis ns_sim.cfg blk.cfg # of vectors spice_verilog time_anal_results.uth vecfile_params.txt Simulator: (Nanosiim Ultrasim) Fa ast Spice Simulation read_spice.vec ult.cfg ns.cfg read_spice.vec Ultrasim (simulation) FileName.sp + transient [ FileName.net models.txt] Nanosim (simulation) FileName.pa Max+Average FileName.hist currents (.hist.pa) Currents: Maximum Average (3 5) I-XTREME2 Estimated _currents.txt qhull Final.txt FileName.v FileName.v Verific cation SP_Nets FileName.sp FileName.DEF SoC Encounter (layout design) FileName.lis HSPICE (dc analysis)

11 Εργαλεία CAD IR-drop flow δημιουργία του spice αρχείου με την σχεδίαση που επεξεργαζόμαστε. πέρασμα α της σχεδίασης από εργαλείο ανάλυσης χρονισμού ού (PathMill) και στη συνέχεια επιλογή του κρίσιμου μονοπατιού (με τη μέγιστη καθυστέρηση). Models Vdd in_out.uth uth_parser 4 parameters FileName.net FileName.v ntry g s esign En & Timing De Analysis FileName.v FileName.sp pm.cfg FileName.sp [ FileName.net models.txt] txt] FileName.sp [ FileName.net models.txt] Pathmill (timing analysis) pathmill.out get_time time_anal_results.uth

12 Αποτελέσματα Circuit c1355 c6288 Current Sample Estimated 95% Conf. Diff. sink max. (ma) max. (ma) interval vector sink-a ± sink-b ± sink-c ± sink-d ± sink-e ± sink-a ± sink-b ± sink-c ± sink-d ± sink-e ±

13 Αποτελέσματα

14 Εργαλεία CAD Πλατφόρμα εργαλείων προσομοίωσης A switch-level timing simulator tx-level delay/power/leakage/ser estimates building macromodels for gate-level simulation A zero/unit/assignable delay gate-level simulator delay/power/leakage/ser Static timing analysis Logical-effort based Logic function extraction Technology mapping utility Transistor sizing utility

15 Αποτελέσματα ρεύμα διαρροής Gates Levels Leakage Circuit before after before after before after %improvement S % S838_ % S % S % S % S % S % S % S % S % S9234_ % S % S13207_ % S % S % S % 399%

16 Αποτελέσματα δυναμική ισχύς Gates Levels Dynamic power Circuit before after before after before after %improvement S400.ckt % S420.ckt % S420_1.ckt % S444.ckt % S526.ckt % S526N.ckt % S641.ckt % S713.ckt % S820.ckt % S832.ckt % S838.ckt % S838_1.ckt % S953.ckt % S1196.ckt % S1238.ckt % S1423.ckt % S5378.ckt % S9234.ckt % S9234_1.ckt % S13207.ckt % S13207_1.ckt % S15850.ckt % S15850_1.ckt %

17 Αποτελέσματα voltage current

18 Ασύρματα δίκτυα αισθητήρων GSM/GPRS Primary Master Device ZigBee Network Secondary Master Device Sensors

19 Ασύρματα δίκτυα αισθητήρων AVAKIS: υπολογισμός κατανάλωσης ισχύος ενός ασύρματου δικτύου Ανάπτυξη εφαρμογών διαχείρισης δεδομένων από ασύρματα δίκτυα αισθητήρων Σχεδιασμός αναλογικών/ψηφιακών κυκλωμάτων ανάκτησης σημάτων

Σχετικά έγγραφα

ΠΑΝΕΠΙΣΤΗΜΙΟ ΘΕΣΣΑΛΙΑΣ ΤΜΗΜΑ ΜΗΧΑΝΙΚΩΝ ΗΛΕΚΤΡΟΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΗΛΕΠΙΚΟΙΝΩΝΙΩΝ ΚΑΙ ΔΙΚΤΥΩΝ

ΠΑΝΕΠΙΣΤΗΜΙΟ ΘΕΣΣΑΛΙΑΣ ΤΜΗΜΑ ΜΗΧΑΝΙΚΩΝ ΗΛΕΚΤΡΟΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ ΤΗΛΕΠΙΚΟΙΝΩΝΙΩΝ ΚΑΙ ΔΙΚΤΥΩΝ ΔΙΠΛΩΜΑΤΙΚΗ ΕΡΓΑΣΙΑ Τσιαμπάς Μιχάλης Μεθοδολογίες Ανάλυσης και Βελτιστοποίησης Αγωγών Τροφοδοσίας Ολοκληρωμένων