Σημειώσεις Εργαστηρίου - Παρουσίαση Εργαλείων

Transcript

1 Εργαςτόριο χεδιαςμού Ολοκληρωμϋνων Κυκλωμϊτων Σημειώσεις Εργαστηρίου - Παρουσίαση Εργαλείων χεδιαςμόσ Ολοκληρωμϋνων υςτημϊτων με Σεχνικϋσ VLSI (VLSI-III) [ΔΕΤΣΕΡΟ ΜΕΡΟ] υγγραφι - Επιμζλεια: Γιώργος Σ. Αθανασίου, Υπ. Διδάκτωρ - Ερευνητήσ Γιώργος Θεοδωρίδης, Επίκουροσ Καθηγητήσ (Δεκζμβριος 2012)

2 Περιεχόμενα 1. Ειςαγωγι χεδιαςτικι Ροι Προγραμματιςμοφ Xilinx FPGA Επανάλθψθ ροισ ζωσ τθ φνκεςθ Εκκίνθςθ του ISE - Δθμιουργία Project Ειςαγωγι χεδιαςμοφ ςτο Project φνκεςθ χεδιαςμοφ Κακοριςμόσ Ακροδεκτϊν χεδιαςμοφ - Αρχείο Περιοριςμϊν (UCF) Τλοποίθςθ χεδιαςμοφ (Implementation) Εξαγωγι Αρχείου Προγραμματιςμοφ (Netlist Programming File) Προγραμματιςμόσ FPGA Παράρτθμα Α: Ιεραρχία χεδίαςθσ κατά τθ φνκεςθ Παράρτθμα Β: Ειςαγωγι Ρολογιοφ ςε χεδιαςμό - Σροποποίθςθ Αρχείων UCF Παράρτθμα Γ: Χριςθ Κρυςτάλλου του FPGA για Ρολόι - Ανάκεςθ Pins (PlanAhead #1) Παράρτθμα Δ: Εξατομικευμζνθ Χαρτογράφθςθ FPGA (PlanAhead #2) Παράρτθμα Ε: On-chip ζλεγχοσ ορκισ λειτουργίασ μζςω Ενςωματωμζνου Λογικοφ Αναλυτι (ChipScope) Παράρτθμα Z: Ειςαγωγι ζτοιμου IP ςε ςχεδιαςμό (LogiCORE) Παράρτθμα H: Κατθγορίεσ FPGAs τθσ Xilinx - Ιδιότθτεσ ανά οικογζνεια... 63

3 1. Ειςαγωγό Σο ςφγγραμμα αυτό αποτελεί τισ βαςικζσ ςθμειϊςεισ για το Εργαςτιριο του μακιματοσ «χεδιαςμόσ Ολοκλθρωμζνων υςτθμάτων με Σεχνικζσ VLSI (VLSI-III)». Είναι χωριςμζνο ςε δφο μζρθ. Σο παρόν (Δεφτερο) Μζροσ παρουςιάηει και αναλφει τθ ροι προγραμματιςμοφ του FPGA αμζςωσ μετά τθ ςφνκεςθ με τθ ςουίτα ISE ζωσ και το τελικό configuration του FPGA. Αναλφονται μζκοδοι ειςαγωγισ ρολογιοφ ςε ςχεδιαςμό από τον κρφςταλλο του FPGA, onchip ζλεγχοσ του ςχεδιαςμοφ μζςω Ενςωματωμζνων Λογικϊν Αναλυτϊν (ILAs) εντόσ του ςχεδιαςμοφ και εξειδικευμζνα εργαλεία τθσ ςουίτασ ISE (ChipScope) κακϊσ και εποπτικι επιβεβαίωςθ ορκισ λειτουργίασ από πραγματικό board (Spartan 3E). Επιπροςκζτωσ, γίνεται ανάλυςθ ειςαγωγισ αρχείων περιοριςμϊν (UCFs) ςε ςφςτθμα, ενϊ παρουςιάηονται ςυνοπτικά προχωρθμζνεσ μζκοδοι και εργαλεία για εξατομικευμζνθ χαρτογράφθςθ ενόσ ςχεδιαςμοφ ςε FPGA (manual placing and custom mapping) μζςω του εργαλείου PlanAhead. Επιπλζον, περιλαμβάνεται οδθγόσ ειςαγωγισ πρότυπου πυρινα υλικοφ τθσ Xilinx ςε υπάρχον ςχεδιαςμό (μζςω χριςθσ του εργαλείου LogiCORE τθσ Xilinx). Εντόσ του ςυγγράμματοσ, όπου κρίνεται απαραίτθτο από τουσ ςυγγραφείσ, παρατίκεται ενδεικτικι βιβλιογραφία κακϊσ και χριςιμοι ςφνδεςμοι. Πζρα από αυτά, οι αναγνϊςτεσ ενκαρρφνονται να ερευνιςουν ςτο διαδίκτυο, ςτθ βιβλιοκικθ του Πανεπιςτθμίου για επιπλζον πθγζσ. Οι αναγνϊςτεσ ενκαρρφνονται ιδιαιτζρωσ να εκδθλϊνουν απορίεσ ςχετικά με τα εργαλεία αλλά και εν γζνει όλθ τθ ςχεδιαςτικι ροι κατά τθ διάρκεια των εργαςτθρίων. Για τυχόν παρατθριςεισ/επιςθμάνςεισ/διορκϊςεισ οι αναγνϊςτεσ ενκαρρφνονται να ςτείλουν ςτισ παρακάτω διευκφνςεισ: (Γιϊργοσ Ακαναςίου) (Γιϊργοσ Θεοδωρίδθσ)

4 2. χεδιαςτικό Ροό Προγραμματιςμού Xilinx FPGA 2.1. Επανϊληψη ροόσ ϋωσ τη ύνθεςη Εκκύνηςη του ISE - Δημιουργύα Project Ο Project Navigator του ISE εκκινεί είτε από τθν λίςτα προγραμμάτων του υπολογιςτι είτε με διπλό κλικ τθσ ςυντόμευςθσ ςτθν επιφάνεια εργαςίασ. Η εκκίνθςθ ενδεχομζνωσ να κακυςτεριςει μερικά δευτερόλεπτα, ανάλογα με τισ δυνατότθτεσ του υπολογιςτι. Όπωσ και ςτθν περίπτωςθ του ModelSim, και εδϊ αρχικά πρζπει να δθμιουργθκεί νζο Project. Αυτό γίνεται μζςω του πεδίου File New Project τθσ γραμμισ εργαλείων (χιμα 25). Δίνεται όνομα και τοποκεςία ςτον υπολογιςτι κακϊσ και ο τφποσ γλϊςςασ περιγραφισ υλικοφ που κα χρθςιμοποιθκεί ςτο ανϊτερο αρχείο τθσ ιεραρχίασ (χιμα 26). Κατόπιν, επιλζγεται θ οικογζνεια (Family), θ ςυςκευι (Device) και τα χαρακτθριςτικά του FPGA το οποίο κα χρθςιμοποιθκεί. Σα χαρακτθριςτικά (όπωσ για παράδειγμα ο αρικμόσ I/O blocks αναφζρονται ωσ Package). τθν παροφςα περίπτωςθ, ζχει επιλεγεί θ οικογζνεια Spartan 3E, θ ςυςκευι XC3S500E και το Package FT256 (χιμα 27). θμαντικό ρόλο παίηει και το πεδίο Speed που αφορά τθν ταχφτθτα που μποροφν να επιτφχουν οι εςωτερικζσ ςυνδζςεισ του FPGA. Όςο μικρότερο Speed rate τόςο μεγαλφτερθ ταχφτθτα. Όςο μεγαλφτερθ ταχφτθτα τόςο καλφτερεσ επιδόςεισ κα ζχει ο τελικόσ ςχεδιαςμόσ. Εδϊ ζχει επιλεγεί το Speed Rate -4. το τζλοσ τθσ διαδικαςίασ δθμιουργίασ, εμφανίηεται περιλθπτικά θ περιγραφι του project που ζχει δθμιουργθκεί ςυμπεριλαμβανομζνων των επιλογϊν για FPGA (χιμα 28). ε αυτό το ςθμείο μπορεί να γίνει θ ειςαγωγι του ςχεδιαςμοφ (ων) ςτο Project με μορφι θ οποία ζχει επιλεγεί νωρίτερα (π.χ. VHDL αρχείο). χιμα 25. Δθμιουργία νζου Project ςτο ISE

5 χιμα 26. Ονοματοδοςία και Σοποκεςία νζου Project ςτο ISE χιμα 27. Επιλογι οικογζνειασ, ςυςκευισ και χαρακτθριςτικϊν για το FPGA

6 χιμα 28. υνοπτικι περιγραφι project πριν τθν ειςαγωγι του ςχεδιαςμοφ Ειςαγωγό χεδιαςμού ςτο Project το τρζχον παράκυρο του Project Navigator, αριςτερά τθν καρτζλα Hierarchy (χιμα 29) παρουςιάηεται θ οικογζνεια (sp3), θ ςυςκευι, το package, και το speed grade που ζχουν επιλεγεί (xc3s500e-4ft256). Η ειςαγωγι του ςχεδιαςμοφ γίνεται πατϊντασ δεξί κλικ και Add-Source όπωσ φαίνεται ςτο προαναφερκζν ςχιμα. Κατόπιν, το εργαλείο ηθτά τθν επιβεβαίωςθ τθσ ειςαγωγισ του ςχεδιαςμοφ όπωσ επίςθσ και τθν αντιςτοίχθςθ του με τθν ορκι βιβλιοκικθ. Για τισ ανάγκεσ του εργαςτθρίου όλα τα παραπάνω παραμζνουν ωσ ζχουν (χιμα 30). ε περίπτωςθ λάκουσ ςτο αρχείο, ι μθ ορκισ γλϊςςασ περιγραφισ του ςχεδιαςμοφ, ι λάκοσ τφποσ αρχείου το εργαλείο δεν κα ειςάγει το ςχεδιαςμό και κα προκφψει μινυμα λάκουσ. Αμζςωσ μετά τθν επιτυχι ειςαγωγι του ςχεδιαςμοφ, το παράκυρο του Project Navigator ζχει τθ μορφι που παρουςιάηεται ςτο χιμα 31. Εκεί φαίνονται 4 κφρια υπο-παράκυρα (Bars), τα: Source Bar, Process Bar, Design Summary Bar και Transcript Bar. το Source Bar παρουςιάηεται ο ςχεδιαςμόσ(οι) που μόλισ ειςιχκθςαν ςτο Project. Σο Process Bar εμπεριζχει όλεσ τισ δυνατζσ λειτουργίεσ για τον τρζχων ςχεδιαςμό (π.χ. ςφνκεςθ, υλοποίθςθ, απεικόνιςθ ςτο FPGA κτλ) θ οποίεσ επιλζγονται είτε με διπλό κλικ είτε με δεξί κλικ και RUN. Για όλεσ αυτζσ τισ λειτουργίεσ, θ ςφνδεςθ με τα αντίςτοιχα εργαλεία τθσ ςουίτασ γίνεται αυτόματα κατά τθν επιλογι τθσ λειτουργίασ. To Design Summary Bar αποτυπϊνει τα αποτελζςματα των παραπάνω λειτουργιϊν (κα αναλυκοφν ςτα αντίςτοιχα

7 υποκεφάλαια). Σζλοσ, το Transcript Bar ζχει όμοιεσ λειτουργίεσ με το αντίςτοιχο πεδίο του ModelSim. χιμα 29. Ειςαγωγι χεδιαςμοφ ςτο Project: Βιμα 1 ο χιμα 30. Ειςαγωγι χεδιαςμοφ ςτο Project: Βιμα 2 ο

8 χιμα 31. Παράκυρο Project Navigator αμζςωσ μετά τθν ειςαγωγι του ςχεδιαςμοφ ύνθεςη χεδιαςμού Η ςφνκεςθ του ςχεδιαςμοφ είναι το πρϊτο βιμα μετά τθν ειςαγωγι και γίνεται μζςω τθσ αντίςτοιχθσ εντολισ ςτο Process Bar (χιμα 32). Αξίηει να ςθμειωκεί πωσ πριν τθ ςφνκεςθ γίνεται (αυτόματα κατά τθν επιλογι τθσ) ςυντακτικόσ ζλεγχοσ του κϊδικα περιγραφισ του ςχεδιαςμοφ (Check Syntax). Αν υπάρχει οποιοδιποτε πρόβλθμα θ διαδικαςία ςταματά και τα αντίςτοιχα μθνφματα λάκουσ (με περιγραφι τουσ για ευκολότερθ αποςφαλμάτωςθ) αναδφονται ςτο Transcript Bar. χιμα 32. Διαδικαςία φνκεςθσ

9 Μετά το πζρασ τθσ διαδικαςίασ τθσ ςφνκεςθσ, τα αποτελζςματα παρουςιάηονται ςτθν καρτζλα Summary (χιμα 33) αλλά και ςτθν αναφορά τθσ ςφνκεςθσ (Synthesis Report). το ςθμείο αυτό κα πρζπει να τονιςτεί ότι ςτο Summary απεικονίηεται θ επιφάνεια του FPGA (area) που καταλαμβάνει ο ςχεδιαςμόσ. Γίνεται ανάλυςθ τθσ επιφάνειασ αυτισ ςε Slices, LuTs, Registers κτλ. υνικωσ, θ ποςότθτα που καταδεικνφει τθν κατειλθμμζνθ επιφάνεια είναι ο αρικμόσ των Slices. Εκτόσ από το Summary, θ επιφάνεια αναλφεται και ςτθν Αναφορά φνκεςθσ ςτο πεδίο Final Report Device Utilization Summary (χιμα 34). χιμα 33. Ενδεικτικά αποτελζςματα ςφνκεςθσ ςτο Summary Όςον αφορά ςτθν μζγιςτθ ςυχνότθτα που επιτυγχάνει ο ςχεδιαςμόσ, αυτι παρατίκεται ςτθν αναλυτικι αναφορά ςφνκεςθσ ςτο πεδίο Final Report Timing Report. Η ςυχνότθτα του ςχεδιαςμοφ ουςιαςτικά αποτελεί τον χρόνο του κρίςιμου μονοπατιοφ του ςχεδιαςμοφ. Ο τελευταίοσ, μαηί με τθν αντίςτοιχθ ςυχνότθτα που προκφπτει, αναφζρεται ωσ Minimum Period ςτθν Αναφορά και μετράται ςε ns. χιμα 34. Ενδεικτικό Synthesis Report

10 Σζλοσ, το εργαλείο δίνει τθ δυνατότθτα ςτο ςχεδιαςτι να παράξει τα RTL και Technology Schematics (όπωσ και ςτθν περίπτωςθ του LeonardoSpectrum). Αυτό γίνεται από τισ αντίςτοιχεσ εντολζσ (View RTL Schematic και View Technology Schematic) ςτθν κατθγορία τθσ φνκεςθσ του Process Bar (χιμα 32) Καθοριςμόσ Ακροδεκτών χεδιαςμού - Αρχεύο Περιοριςμών (UCF) Μετά το πζρασ τθσ ςφνκεςθσ, το αμζςωσ επόμενο βιμα είναι ο κακοριςμόσ ακροδεκτϊν ςτθ ςυςκευι FPGA για τον ςχεδιαςμό που κα «κατζβει». Με άλλα λόγια, κα πρζπει να ανατεκοφν ακροδζκτεσ ειςόδου και εξόδου ςτισ αντίςτοιχεσ ειςόδουσ και εξόδουσ του ςχεδιαςμοφ. Για να γίνει αυτό κα πρζπει να μελετθκοφν τα I/O pins τθσ οικογζνειασ που ζχει ιδθ επιλεγεί. Η επικυμθτι οικογζνεια (Family), θ ςυςκευι (Device) και τα χαρακτθριςτικά του FPGA το οποίο κα χρθςιμοποιθκεί ζχει ιδθ επιλεγεί από τα πρϊτα ςτάδια τθσ ροισ, πριν τθ ςφνκεςθ. Για τισ ανάγκεσ του παρόντοσ ςυγγράμματοσ, ζχει επιλεγεί θ οικογζνεια SPARTAN 3E, και ςυγκεκριμζνα θ ςυςκευι xc3s500e-4ft256 (χιμα 35). χιμα 35. SPARTAN 3E, ςυςκευι xc3s500e-4ft256

11 υνεπϊσ, κα πρζπει να γίνει εκτενισ μελζτθ του ςυνοδευτικοφ υλικοφ τθσ ςυςκευισ (documentation). χετικά με τθν παραπάνω ςυςκευι, το αντίςτοιχο υλικό βρίςκεται ςτθ ςελίδα τθσ Xilinx ( Προχωρϊντασ, για τον οριςμό των ακροδεκτϊν χρειάηεται διπλό κλικ (ι δεξί κλικ και RUN) ςτο I/O Pin Planning του Process Bar (χιμα 36). Αμζςωσ μετά ζνα αναδυόμενο παράκυρο ενθμερϊνει τον ςχεδιαςτι για τθ δθμιουργία ενόσ αρχείο περιοριςμϊν (user constraints file - UCF) όπου κα ενςωματωκοφν οι οριςμοί των ακροδεκτϊν (χιμα 37). χιμα 37. I/O Pin Planning ςτο Process Bar χιμα 38. Ενθμζρωςθ του ςχεδιαςτι για δθμιουργία UCF αρχείου τθ ςυνζχεια, κα εκκινιςει αυτόματα το εργαλείο PlanAhead τθσ ςουίτασ ISE, το οποίο παρζχει ςτο χριςτθ μεγάλεσ δυνατότθτεσ επεξεργαςίασ, παραμετροποίθςθσ ενόσ ςχεδιαςμοφ μετά τθν διαδικαςία τοποκζτθςθσ ςτο FPGA (place and route). Περιςςότερεσ πλθροφορίεσ για το εργαλείο αυτό δίνονται ςτα Παραρτιματα. το ςθμείο αυτό το PlanAhead χρθςιμοποιείται μόνο για τισ ανάγκεσ οριςμοφ των ακροδεκτϊν. Σο παράκυρο του PlanAhead που κα αναδυκεί φαίνεται το χιμα 39.

12 χιμα 39. Αναδυόμενο παράκυρο PlanAhead το πεδίο Ι/Ο Ports φαίνονται οι είςοδοι και οι ζξοδοι του ςχεδιαςμοφ, όπωσ ζχουν οριςτεί ςτον κϊδικα VHDL. Με δεξί κλικ πάνω ςε κάκε ςιμα και επιλογι Place I/O Ports in an I/O Bank δίνεται θ δυνατότθτα να επιλεχκοφν γραφικά οι ακροδζκτεσ πάνω ςτθ ςυςκευι FPGA (χιμα 40 και 41). Οι ακροδζκτεσ πρζπει να οριςτοφν με προςοχι και βάςθ των ςυνοδευτικϊν αρχείων (documentation και user guide) τθσ ςυςκευισ. χιμα 40. Επιλογι για Ανάκεςθ ειςόδων και εξόδων ςτουσ ακροδζκτεσ

13 χιμα 41. «Γραφικι» Ανάκεςθ ειςόδων και εξόδων ςτουσ ακροδζκτεσ Ακολουκϊντασ τθν ίδια διαδικαςία για όλα τα ςιματα του ςχεδιαςμοφ, το πεδίο I/O Ports κα ζχει τθ μορφι που φαίνεται ςτο χιμα 42α. Εναλλακτικά, θ ανάκεςθ ακροδεκτϊν μπορεί να γίνει και χειροκίνθτα, παρεμβαίνοντασ απευκείασ ςτο αρχείο UCF, ανοίγοντασ το (είτε μζςω του Project Navigator είτε με ζναν οποιοδιποτε editor από το φάκελο του project ςτον οποίο βρίςκεται) και πλθκτρολογϊντασ τισ κατάλλθλεσ εντολζσ (χιμα 42β). Σελικϊσ, επιλζγεται αποκικευςθ και ζξοδοσ από το περιβάλλον του PlanAhead. χιμα 42. (α) Ολοκλιρωςθ ανάκεςθσ ακροδεκτϊν, (β) Aνάκεςθ ςτο αρχείο UCF

14 2.3. Τλοπούηςη χεδιαςμού (Implementation) Για να εκκινιςει θ διαδικαςία τθσ υλοποίθςθσ (implementation) χρειάηεται διπλό κλικ (ι δεξί κλικ και RUN) ςτθν αντίςτοιχθ διαδικαςία του Process Bar (χιμα 43). Μετά το πζρασ τθσ διαδικαςίασ τθσ υλοποίθςθσ, τα αποτελζςματα παρουςιάηονται ςτθν καρτζλα Summary (χιμα 44) αλλά και ςτθν αναφορά τθσ υλοποίθςθσ (Implementation Report), παρόμοια με τθν φνκεςθ. χιμα 43. Επιλογι Τλοποίθςθσ από το Process Bar χιμα 44. Ενδεικτικά αποτελζςματα υλοποίθςθσ ςτο Summary

15 2.4. Εξαγωγό Αρχεύου Προγραμματιςμού (Netlist Programming File) Ακολοφκωσ, γίνεται εξαγωγι του αρχείου προγραμματιςμοφ του FPGA, με χριςθ τθσ αντίςτοιχθσ εντολισ του Process Bar (χιμα 45). χιμα 45. Επιλογι Εξαγωγισ Αρχείου Προγραμματιςμοφ από το Process Bar 2.5. Προγραμματιςμόσ FPGA το ςτάδιο αυτό ξεκινά θ διαδικαςία προγραμματιςμοφ του FPGA. Με διπλό κλικ (ι δεξί κλικ και RUN) εκκινεί αυτόματα το εργαλείο που χρθςιμοποιείται για τον προγραμματιςμό του FPGA (και ουςιαςτικά για τθν επικοινωνία του PC του ςχεδιαςτι με το board ςτο οποίο βρίςκεται το FPGA) - (χιμα 46). Σο εργαλείο αυτό ονομάηεται impact, εκκινεί και λειτουργεί παράλλθλα με το Project Navigator. Κατά τθν εκκίνθςθ του δθμιουργεί αυτόματα δικό του project ςτον φάκελο που είναι ιδθ αποκθκευμζνα τα αρχεία του τρζχοντοσ project (χιμα 47). Σο εργαλείο αυτό χρθςιμοποιείται τόςο για απευκείασ προγραμματιςμό του FPGA (όπωσ περιγράφεται ςτο παρόν ςφγγραμμα), όςο και για ζμμεςο προγραμματιςμό μζςω μνιμθσ τφπου flash (αν υποςτθρίηεται από το board που χρθςιμοποιείται.

16 χιμα 46. Ζναρξθ διαδικαςίασ προγραμματιςμοφ του FPGA χιμα 47. Επιβεβαίωςθ αυτόματθσ εκκίνθςθσ του impact Αμζςωσ μετά τθν εκκίνθςθ, ο ςχεδιαςτισ κα πρζπει να ενεργοποιιςει το αυτοματοποιθμζνο εργαλείο για ανίχνευςθ του board που είναι ςυνδεδεμζνο ςτο PC του ςχεδιαςτι και αναγνϊριςθ επιτυχοφσ ςφνδεςθσ μζςω τθσ επικυμθτισ επιλογισ (χιμα 48α και β). Κατόπιν, επιλζγοντασ ςτο γραφικό περιβάλλον το board που ζχουμε ςυνδεδεμζνο αναδφεται το παράκυρο επιβεβαίωςθσ προγραμματιςμοφ (χιμα 49α) και επιλογισ αρχείου προγραμματιςμοφ (χιμα 49β).

17 χιμα 48. (α), (β) Εκκίνθςθ εργαλείου ανίχνευςθσ και επιτυχοφσ ςφνδεςθσ του board (για απευκείασ προγραμματιςμό και όχι από μνιμθ κτλ επιλζγεται το JTAG)

18 Σα επόμενα παράκυρα που αναδφονται αφοροφν επιπλζον λειτουργίεσ/επιλογζσ είτε για τθ διαδικαςία αυτι κακαυτι είτε για τθ λειτουργία του ςχεδιαςμοφ πάνω ςτο board. Για τισ ανάγκεσ του εργαςτθρίου δεν κα γίνει χριςθ καμίασ εκ των άνω επιπλζον επιλογϊν. Ζτςι θ επιλογι bypass (χιμα 50α, β, γ). χιμα 49. (α) Επιβεβαίωςθ προγραμματιςμοφ, (β) Επιλογι αρχείου προγραμματιςμοφ

19 χιμα 50. (α), (β), (γ) Επιπλζον επιλογζσ - Bypass για τισ ανάγκεσ του εργαςτθρίου

20 Σζλοσ, γίνεται θ επιλογι του board που είναι ςυνδεδεμζνο ςτο PC (χιμα 51) και εκτελείται προγραμματιςμόσ μζςω του αντίςτοιχου κουμπιοφ ςτθν γραμμι εργαλείων (χιμα 52). χιμα 50. Επιλογι board για προγραμματιςμό χιμα 51. Προγραμματιςμόσ FPGA

21 Για το τρζχον παράδειγμα ςτο παρόν ςφγγραμα (πφλθ AND) θ ςφνδεςθ των ειςόδων ζγινε ςε δφο διακόπτεσ ενϊ θ ζξοδοσ ςε ζνα LED. Ο ςχεδιαςμόσ πάνω ςτο FPGA λειτουργεί άψογα, όπωσ φαίνεται και ςτα χιματα 52 και 53. χιμα 52. On-chip επιβεβαίωςθ ορκισ λειτουργίασ #1: 1 AND 0 = 0 χιμα 53. On-chip επιβεβαίωςθ ορκισ λειτουργίασ #2: 1 AND 1 = 1

22 Παρϊρτημα Α: Ιεραρχύα χεδύαςησ κατϊ τη ύνθεςη Μια από τισ ςθμαντικότερεσ επιλογζσ ςφνκεςθσ, που επθρεάηει ςθμαντικά τα αποτελζςματά τθσ όςον αφορά τθ υχνότθτα, το Area αλλά και το Critical Path είναι θ 7θ επιλογι τθσ κατθγορίασ Synthesis Options με όνομα keep hierarchy. Η επιλογι αυτι δίνει τθν δυνατότθτα ςτον ςχεδιαςτι να επιλζξει αν το εργαλείο, κατά τθ ςφνκεςθ, κα «διατθριςει» τθν ιεραρχία τθσ ςχεδίαςθσ ι κα τθν αλλάξει με ςτόχο τθν περαιτζρω βελτιςτοποίθςθ και κατ επζκταςθ καλφτερα αποτελζςματα όςον αφορά τθ υχνότθτα και το Area. Η default τιμι τθσ επιλογι είναι θ NO, δθλαδι να μθν διατθρεί τθν ιεραρχία. Με το να μθν διατθρεί τθν ιεραρχία, ουςιαςτικά το εργαλείο εκμεταλλεφεται τα hardware modules που υπάρχουν ςτθν εκάςτοτε τεχνολογία FPGA, λαμβάνοντασ υπόψθ τα χαρακτθριςτικά τθσ αναδιαταςςόμενθσ λογικισ τθσ αλλά και τθν τοπολογία τθσ και αλλάηει τθν ιεραρχία των επιμζρουσ components τθσ ςχεδίαςθσ ϊςτε να κάνουν καλφτερο fit πάνω ςε αυτιν. Αν ο ςχεδιαςτισ επιλζξει να διατθριςει τθν ιεραρχία το εργαλείο, ουςιαςτικά θ ςφνκεςθ γίνεται χωρίσ να λαμβάνονται υπόψθ τα παραπάνω. Είτε με τθ μία είτε με τθν άλλθ τιμι τθσ επιλογισ, θ λειτουργικότθτα τθσ ςχεδίαςθσ δεν επθρεάηεται. Όμωσ, ςτθν περίπτωςθ όπου δεν διατθρείται θ ιεραρχία, παρουςιάηεται ςθμαντικι αφξθςθ τθσ ςυχνότθτασ και μείωςθ του area κακότι, όπωσ προαναφζρκθκε, το fit τθσ ςχεδίαςθσ πάνω ςτθν εκάςτοτε τεχνολογία FPGA είναι το καλφτερο δυνατό. Διαφοροποίθςθ παρουςιάηεται και ςτο critical path τθσ ςχεδίαςθσ που προκφπτει, αφοφ με το να μθν διατθρείται θ ιεραρχία το critical path δεν παραμζνει το ίδιο με το κεωρθτικό μονοπάτι με τθ μεγαλφτερθ κακυςτζρθςθ το οποίο υπιρχε ςτθν ιεραρχία του ςχεδιαςτι. Σϊρα το critical path μπορεί να μεταφερκεί οπουδιποτε μζςα ςτθ ςχεδίαςθ και να περιζχει οτιδιποτε, ανάλογα με το fit τθσ ςχεδίαςθσ ςτθν εκάςτοτε τεχνολογία. Ζτςι, αν ο ςχεδιαςτισ εκτελζςει ςφνκεςθ με τθν επιλογι NO ςτα αποτελζςματα που προκφπτουν δεν μπορεί να εντοπίςει ακριβϊσ το critical path τθσ ςχεδίαςθσ (το path που παράγει το εργαλείο δεν είναι εφκολα αναγνϊςιμο και κατανοθτό) κι ζτςι δεν μπορεί να ελζγξει αν θ ςχεδίαςθ του είναι ςωςτά υλοποιθμζνθ όςον αφορά το κεωρθτικό critical path. Συνεπώσ, είναι πρζπον ο ςχεδιαςτήσ να εκτελεί πρώτα ςφνθεςη με την επιλογή keep hierarchy YES, να ελζγχει αν το critical path τησ ςχεδίαςησ του είναι ίδιο με το θεωρητικά αναμενόμενο (και να κάνει διορθώςεισ ςε άλλη περίπτωςη) και κατόπιν να εκτελεί ςφνθεςη με την επιλογή keep hierarchy ΝΟ ώςτε επιτρζπει ςτο εργαλείο να κάνει όςεσ βελτιώςεισ μπορεί και να λάβει τα τελικά αποτελζςματα όςον αφορά τη ςυχνότητα και το area. Εκτόσ από τισ δυνατζσ τιμζσ YES και ΝΟ τθσ ςυγκεκριμζνθσ επιλογισ υπάρχει και μια τρίτθ, θ Soft, θ οποία (όπωσ είναι εφκολα αντιλθπτό) αφορά τθν εν μζρει διατιρθςθ τθσ ιεραρχίασ. Όμωσ θ ςυγκεκριμζνθ επιλογι δεν προςφζρει ουςιαςτικά τίποτα αφοφ δεν προςφζρεται οφτε για ζλεγχο του critical path τθσ ςχεδίαςθσ αλλά οφτε και για τθν καλφτερθ δυνατι βελτίωςθ τθσ ςυχνότθτασ και του area. Οι δυνατζσ τιμζσ τθσ επιλογισ, όπωσ φαίνονται ςτο αναδυόμενο παράκυρο των ιδιοτιτων ςφνκεςθσ παρουςιάηονται ςτο χιμα 54 που ακολουκεί:

23 χιμα 54. Επιλογζσ -Keep Hierarchy Παρϊρτημα Β: Ειςαγωγό Ρολογιού ςε χεδιαςμό - Σροποπούηςη Αρχεύων UCF Μζχρι ϊρασ αναλφκθκε εκτενϊσ θ διαδικαςία προγραμματιςμοφ του FPGA με χριςθ ενόσ απλοφ ςυνδυαςτικοφ ςχεδιαςμοφ. ε περιπτϊςεισ που ο ςχεδιαςμόσ ζχει ωσ είςοδο ρολόι (π.χ. γίνεται χριςθ καταχωρθτϊν ι μετρθτϊν) τότε θ διαδικαςία ζχει μερικζσ διαφοροποιιςεισ. Ζςτω ο ςχεδιαςμόσ ενόσ απλοφ μετρθτι των 32 bits, θ περιγραφι τθσ οντότθτασ του οποίου δίνεται ςτο χιμα 55. Πρόκειται για ζναν μετρθτι που ζχει ωσ είςοδο τα reset, clock, tk_val (take value), count_in και ωσ ζξοδο το count_out. το reset o μετρθτισ αρχικοποιείται ςτο μθδζν και εκκινεί από τθν αρχι. Αν το tk_val γίνει 1 τότε διαβάηει τθν τιμι του count_in και ςυνεχίηει το μζτρθμα από εκείνθ τθν τιμι. Σο reset λειτουργεί με ςφγχρονο τρόπο. Ακολουκϊντασ τθν διαδικαςία τθσ ςφνκεςθσ που αναλφκθκε ςε προθγοφμενο κεφάλαιο (δθμιουργϊντασ ζνα νζο Project), προκφπτουν τα αποτελζςματα όπωσ φαίνονται ςτα χιματα 56 και 57. Από τθν αναφορά τθσ ςφνκεςθσ (χιμα 57) είναι φανερό ότι το εργαλείο ζχει εντοπίςει το ρολόι του ςυςτιματοσ και ζχει προκφψει ςυχνότθτα λειτουργίασ. τθν περίπτωςθ που δεν το ζχει εντοπίςει ι ζχει εντοπίςει πολλά ρολόγια τότε χρειάηεται ζλεγχοσ του ςυςτιματοσ για τυχόν λάκθ.

24 χιμα 55. Οντότθτα μετρθτι 32-bit χιμα 56. Αποτελζςματα ςφνκεςθσ #1

25 χιμα 57. Αποτελζςματα ςφνκεςθσ #2 τθ ςυνζχεια, κα πρζπει να οριςτεί θ επικυμθτι τιμι για το ρολόι του ςυςτιματοσ μζςω των περιοριςμϊν χρόνου (Timing Constraints) ςτο Process Bar (χιμα 58). Σο εργαλείο τότε, ενθμερϊνει το ςχεδιαςτι ότι κα δθμιουργιςει ζνα αρχείο, το λεγόμενο αρχείο περιοριςμών, το οποίο κα ενςωματϊςει το τρζχον project (χιμα 59). χιμα 58. Πεδίο Timing Constraints Γενικά, θ ςουίτα ISE παρζχει τθν δυνατότθτα ειςαγωγισ περιοριςμϊν διαφόρων τφπων (χρονικοί, χωρικοί, κ.α.) κατά τθ διάρκεια των διαδικαςιϊν τθσ ςφνκεςθσ και τθσ τοποκζτθςθσ. Με αυτόν τον τρόπο μποροφν να δοκοφν ςτο εργαλείο πρόςκετεσ οδθγίεσ από τον χριςτθ - ςχεδιαςτι με ςκοπό τθν βελτιςτοποίθςθ των χαρακτθριςτικϊν του παραγόμενου κυκλϊματοσ (περιοχι ολοκλιρωςθσ, ςυχνότθτα λειτουργίασ, κ.α.) όταν αυτό κα τοποκετθκεί πάνω ςτο FPGA.

26 χιμα 59. Ενθμζρωςθ δθμιουργίασ αρχείου περιοριςμϊν Οι περιοριςμοί αυτοί ειςάγονται ςτο project υπό μορφι αρχείων περιοριςμϊν (constraints files) τα οποία προςτίκενται ςαν πθγζσ όπωσ τα αρχεία κϊδικα. Σα αρχεία περιοριςμϊν είναι καλό να βρίςκονται ςτο φάκελο του project. Η μορφι, θ ςφνταξθ και τα περιεχόμενα ενόσ αρχείου περιοριςμϊν εξαρτϊνται από τον τφπο του περιοριςμοφ που αντιπροςωπεφει το αρχείο. Σα αρχεία χρονικϊν περιοριςμϊν ζχουν καταλιξεισ ucf, ncf, pcf, xcf. Απαραίτθτθ προχπόκεςθ για να ειςαχκοφν χρονικοί περιοριςμοί ςε μια ςφνκεςθ είναι αυτι να περιλαμβάνει ακολουκιακά κυκλϊματα δθλαδι κυκλϊματα που να περιζχουν ρολόι. Σο κζρδοσ από τθν ειςαγωγι χρονικϊν περιοριςμϊν ςε μια ςφνκεςθ μπορεί να είναι πολλαπλό. Καταρχάσ το εργαλείο «πιζηεται» να κάνει χριςθ αναλυτικότερων αλγορίκμων κατά τθν τοποκζτθςθ του κυκλϊματοσ ςτο FPGA. Αυτό ζχει ςαν αποτζλεςμα εφόςον ικανοποιθκοφν οι περιοριςμοί που τίκενται να επιτυγχάνεται μεγαλφτερθ μζγιςτθ ςυχνότθτα λειτουργίασ του κυκλϊματοσ. Για να το πετφχει αυτό το εργαλείο τοποκετεί τα περιεχόμενα τθσ ςχεδίαςθσ με πιο βζλτιςτο τρόπο πάνω ςτο FPGA ζτςι ϊςτε να μειϊςει τισ κακυςτεριςεισ κατά μικοσ των καλωδίων διαςφνδεςθσ μεταξφ των ςτοιχείων (Net Delays). Οι μεγάλεσ κακυςτεριςεισ διαςφνδεςθσ οδθγοφν ςτθν αφξθςθ τθσ κακυςτζρθςθσ κατά μικοσ του κρίςιμου μονοπατιοφ του κυκλϊματοσ (critical path) το οποίο ζχει ςαν αποτζλεςμα τθν μείωςθ τθσ μζγιςτθσ ςυχνότθτασ λειτουργίασ. Προφανϊσ υπάρχουν όρια για το πόςο κζρδοσ κα υπάρχει από τθν φπαρξθ χρονικϊν περιοριςμϊν ςτο κφκλωμα. Αν το εργαλείο αποτφχει να ικανοποιιςει τουσ περιοριςμοφ που του ζχουμε κζςει κα εμφανιςτεί warning ςτθν Post-PAR Static Timing Report. Ζνα παράδειγμα των περιεχομζνων ενόσ αρχείου χρονικϊν περιοριςμϊν ucf το οποίο κζτει ζναν χρονικό περιοριςμό για τθν περίοδο του ρολογιοφ ίςθ με 2 nsec και ζναν χωρικό περιοριςμό τοποκζτθςθσ του Instance m2/m5/m2/tcr ςτο slice X92Y113 είναι το ακόλουκο: NET "clk" TNM_NET = CLOCK; TIMESPEC TS_CLOCK = PERIOD "CLOCK" 2 ns HIGH 50%; INST "m2/m5/m2/tcr" LOC = SLICE_X92Y113; Τπάρχουν πολλζσ παράμετροι για τουσ χρονικοφσ περιοριςμοφσ που μποροφν να τεκοφν ςε ζνα κφκλωμα. Περιςςότερεσ λεπτομζρειεσ για τουσ χρονικοφσ (και όχι μόνο) περιοριςμϊν βρίςκονται ςτο:

27 Επιςτρζφοντασ ςτο τρζχον παράδειγμα, το παράκυρο που ζχει αναδυκεί είναι αυτό που παρουςιάηεται ςτο χιμα 60. χιμα 60. Περιβάλλον ειςαγωγισ περιοριςμϊν / Σροποποίθςθσ αρχείου UCF Με διπλό κλικ ςτο Clock Domains αναδφεται το παρακάτω παράκυρο, όπου και ο ςχεδιαςτισ δφναται να ειςάγει παραμζτρουσ για το ρολόι του ςχεδιαςμοφ. Κατόπιν, επιλζγεται Create και OK. Εκτόσ από τθν τιμι του ρολογιοφ, δίνεται θ δυνατότθτα να αλλαχκοφν και άλλεσ παράμετροι του ρολογιοφ, όπωσ το duty cycle. Ιδιαίτερθ προςοχι πρζπει να δοκεί ςτθν ειςαγωγι τθσ τιμισ του ρολογιοφ. Δεν κα πρζπει να είναι πολφ μικρότερθ (ςε ns) από αυτιν που ζχει προκφψει κατά τθ ςφνκεςθ (εκτίμθςθ). Αυτό διότι τότε το εργαλείο δεν κα καταφζρει να ικανοποιιςει τον περιοριςμό, κι ζτςι κα προκφψει χειρότερο αποτζλεςμα όςον αφορά τθν τελικι τιμι του ρολογιοφ. Θα πρζπει να δοκιμάηονται ςυνεχϊσ ολοζνα μειοφμενεσ τιμζσ ρολογιοφ (τισ οποίεσ κα ικανοποιεί το εργαλείο). Ζτςι, ςιγά-ςιγά κα επιτευχκεί το μικρότερο δυνατό ρολόι (ςε ns). Κλείνοντασ το παράκυρο κα πρζπει να γίνει αποκικευςθ του αρχείου ucf, πατϊντασ Save (χιμα 63). χιμα 61. Ειςαγωγι παραμζτρων για το ρολόι #1

28 χιμα 62. Ειςαγωγι παραμζτρων για το ρολόι #2 χιμα 63. Αποκικευςθ τροποποιθμζνου αρχείου UCF

29 Παρϊρτημα Γ: Χρόςη Κρυςτϊλλου του FPGA για Ρολόι - Ανϊθεςη Pins (PlanAhead #1) υνεχίηοντασ το παραπάνω παράδειγμα, μζχρι ϊρασ ζχει γίνει ειςαγωγι τθσ επικυμθτισ τιμισ ρολογιοφ αλλά ακόμα δεν ζχει δοκεί ςτο κφκλωμα θ «πθγι» του ρολογιοφ. Με άλλα λόγια, κα πρζπει να ςυνδεκεί κατάλλθλα ο ακροδζκτθσ τθσ ςχεδίαςθσ με τον κρφςταλλο του FPGA ο οποίοσ «γεννάει» το ρολόι. Για να επιτευχκεί αυτό κα πρζπει να ςυνδεκοφν ςωςτά τα pin του FPGA ςτουσ ακροδζκτεσ του ςχεδιαςμοφ. Η παραπάνω διαδικαςία γίνεται μζςω του εργαλείου PlanAhead και είναι όμοια με αυτιν που περιγράφθκε ςτο 2.2. Είναι πολφ πικανό να υπάρχουν πολλζσ διακζςιμεσ πθγζσ ρολογιοφ ςτο FPGA. Ζτςι, κα πρζπει να γίνει εκτενισ μελζτθ του ςυνοδευτικοφ υλικοφ του board ϊςτε να αναγνωριςτοφν οι διακζςιμεσ πθγζσ και να επιλεγεί θ καλφτερθ δυνατι για τον τρζχων ςχεδιαςμό. Για παράδειγμα, για το Spartan 3E που χρθςιμοποιείται για τισ ανάγκεσ του παρόντοσ ςυγγράμματοσ, οι διακζςιμεσ πθγζσ ρολογιοφ φαίνονται ςτο παρακάτω ςχιμα: χιμα 64. Πθγζσ ρολογιοφ ςτο Spartan 3E Για τισ ανάγκεσ του παρόντοσ κα γίνει χριςθ του κρυςτάλλου που βρίςκεται πάνω ςτο board και δίνει αρχικι ςυχνότθτα 50Mhz (μπλε κφκλοσ ςτο ςχιμα 64), ο οποίοσ ςυνδζεται με το FPGA μζςω του pin C9. Ανοίγοντασ το PlanAhead όπωσ και ςτο 2.2, αναδφεται το παράκυρο επιλογισ pin. Εκεί, με drag-n-drop γίνεται θ ανάκεςθ του ακροδζκτθ clk του ςχεδιαςμοφ ςτο pin C9 του FPGA (χιματα 65 και 66). Ομοίωσ για τα υπόλοιπα ςιματα (αν

30 υπάρχουν) ςε άλλα pins. Κατόπιν, κλείνοντασ το παράκυρο κα πρζπει να γίνει αποκικευςθ του αρχείου ucf, πατϊντασ Save. Σο ucf που κα προκφψει κα ζχει αυτι τθν μορφι : χιμα 65. φνδεςθ κρυςτάλλου με τον ςχεδιαςμό #1 χιμα 66. φνδεςθ κρυςτάλλου με τον ςχεδιαςμό #2

31 Σο ucf που κα προκφψει κα ζχει αυτι τθν μορφι : χιμα 67. Σελικό ucf με το ρολόι Η υπόλοιπθ διαδικαςία είναι ίδια με πριν (2.2 και μετά). Με τον παραπάνω τρόπο γίνεται χριςθ του κρυςτάλλου του FPGA και δίνεται ρολόι ςτο ςφςτθμα με μία ςυγκεκριμζνθ τιμι (τθν τιμι του κρυςτάλλου). Σι γίνεται όμωσ ςτθν περίπτωςθ που χρειάηεται μια διαφορετικι τιμι από αυτιν του κρυςτάλλου? Η ςουίτα ISE δίνει τθ δυνατότθτα (υπο)-πολλαπλαςιαςμοφ του ρολογιοφ αυτοφ με χριςθ ςυγκεκριμζνου Module το οποίο παρζχεται πλιρεσ και δωρεάν. Αυτό, και άλλα παρόμοια modules, βρίςκονται ωσ code templates που δίνει το ISE και δφνανται να χρθςιμοποιθκοφν είτε αυτοφςια είτε με μικρζσ μετατροπζσ. Αυτά τα templates είναι ζτοιμα για χριςθ. Σα components είναι οριςμζνα ςε βιβλιοκικεσ που κα πρζπει να ειςάγονται (δθλϊνονται) ςτα αρχεία του ςχεδιαςμοφ. Με αυτόν τον τρόπο γίνεται να χρθςιμοποιοφνται ζτοιμα κομμάτια κϊδικα από τον ςχεδιαςτι, χωρίσ να εμπλζκεται ο ίδιοσ με τθν εςωτερικι δομι αλλά μόνο με το interface. Για να χρθςιμοποιθκεί ζνα template, ουςιαςτικά πρζπει να γίνουν κάποιεσ προςκικεσ/τροποποιιςεισ ςτον vhdl κϊδικα του ςχεδιαςμοφ. Για το τρζχον παράδειγμα, ςτο πεδίο Edit επιλζγεται το Language Templates και μζςα από τθ (μεγάλθ) λίςτα με τα διακζςιμα επιλζγεται το Digital Clock Manager (DCM_SP) (χιματα 68, 69). Ο κϊδικασ του template φαίνεται ςτο ςχιμα 70. Είναι φανερό ότι δφνονται πολλζσ επιλογζσ διαίρεςθσ και πολλαπλαςιαςμοφ του αρχικοφ ρολογιοφ. Για τισ ανάγκεσ του παραδείγματοσ κα χρειαςτοφν μόνο λίγεσ από αυτζσ.

32 χιμα 68. Πεδίο Edit Language Templates χιμα 69. Digital Clock Manager

33 χιμα 70. VHDL Κϊδικασ του Digital Clock Manager

34 υγκεκριμζνα, πρζπει να γίνουν οι εξισ τροποποιιςεισ/προςκικεσ ςτον κϊδικα του υφιςτάμενου ςχεδιαςμοφ (περιγράφονται αναλυτικά και εντόσ του κϊδικα του DCM ωσ ςχόλια): I. Διλωςθ βιβλιοκθκϊν ςτον ςχεδιαςμό (για να μπορεί να χρθςιμοποιθκεί ο DCM ωσ component) - (χιμα 71) χιμα 71. Διλωςθ βιβλιοκθκϊν ςτον ςχεδιαςμό II. Εκτζλεςθ μετατροπισ ειςόδου ρολογιοφ, ϊςτε να μθν υπάρχει εξωτερικι είςοδοσ (ακροδζκτθσ) ρολογιοφ αλλά να ειςάγεται μζςω του DCM - (χιμα 72) χιμα 72. Μετατροπι ειςόδου ρολογιοφ

35 III. Port-Maping του DCM ςτον ςχεδιαςμό. - (χιμα 73) Για το παρόν παράδειγμα επιλζγεται θ διαίρεςθ τθσ τιμισ του ρολογιοφ με το 20. Ιδιαίτερθ προςοχι πρζπει να δοκεί ςτο ςιμα αρχικοποίθςθσ, αφοφ πλζον το ςιμα αυτό ειςάγεται ςτο κφκλωμα που «γεννάει» το ρολόι. Ζτςι, εκτελϊντασ reset κα είναι ςαν να «παγϊνει ο χρόνοσ» για τον υφιςτάμενο ςχεδιαςμό! χιμα 73. Μετατροπι ειςόδου ρολογιοφ Η διαδικαςία, από αυτό το ςθμείο και μετά, ςυνεχίηεται όπωσ παρουςιάςτθκε ςτα προθγοφμενα κεφάλαια. Ενδιαφζρον παρουςιάηει και θ επιλογι Timing Constraints ςτο Design Overview (χιμα 74, 75 και 76). χιμα 74. Timing Constrains Overview #1

36 Εκεί υπάρχουν διάφορεσ πλθροφορίεσ όςο αφορά το timing του ςχεδιαςμοφ. Για παράδειγμα, φαίνεται θ περίοδοσ του ςχεδιαςμοφ (critical path delay) κακϊσ και πωσ κατανζμεται. Επίςθσ, υπάρχουν επιπλζον πλθροφορίεσ για τα επιμζρουσ timings του ςχεδιαςμοφ, όπωσ ο χρόνοσ που δεν χρθςιμοποιείται από το ςφςτθμα (Slack time). Παρατθρϊντασ τισ πλθροφορίεσ είναι εμφανζσ ότι τα κρίςιμα μονοπάτια είναι περιςςότερα του ενόσ. Με άλλα λόγια εμφανίηονται τα πικανά κρίςιμα μονοπάτια (με τθν ζννοια του ότι αλλάηοντασ κάποιεσ παραμζτρουσ του ςυςτιματοσ αλλάηει και το κρίςιμο μονοπάτι). Γενικά, το ςίγουρο είναι ότι εάν ο τελικόσ ςτόχοσ είναι θ βελτίωςθ των επιδόςεων του ςυςτιματοσ, θ προςπάκεια κα πρζπει να αρχίςει από τα παραπάνω μονοπάτια. χιμα 75. Timing Constrains Overview #2 χιμα 75. Timing Constrains Overview #3

37 Παρϊρτημα Δ: Εξατομικευμϋνη Χαρτογρϊφηςη FPGA (PlanAhead #2) Πζρα από τθν απλι ανάκεςθ Pins για τουσ ακροδζκτεσ του ςχεδιαςμοφ αλλά και το ρολόι, το PlanAhead δίνει και άλλεσ επιλογζσ ςτον ςχεδιαςτι για τθν βελτίωςθ των επιδόςεων του ςχεδιαςμοφ αλλά και τθν αποδοτικότερθ χριςθ τθσ διακζςιμθσ επιφάνειασ (efficient area occupation). Γενικά, για τθν χριςθ του PlanAhead απαιτείται θ χριςθ ενόσ αρχείου περιοριςμϊν (Constraints File), όπωσ περιγράφθκε πριν. Αρχικά, το παράκυρο του PlanAhead ζχει τθν παρακάτω δομι (όπωσ παρουςιάςτθκε και πριν): χιμα 76. Αρχικό Παράκυρο PlanAhead Σο περιβάλλον του PlanAhead δίνει πάρα πολλζσ πλθροφορίεσ για τα περιεχόμενα του design που επεξεργάηεται ο χριςτθσ. Κάνοντασ κλικ πάνω ςε ζνα από τα instances ςτο FPGA. χιμα 77. Πλθροφορίεσ για τον ςχεδιαςμό από το PlanAhead

38 Άν ο χριςτθσ ζχει ενςωματϊςει ςτο design χρονικοφσ περιοριςμοφσ (προθγοφμενθ διαδικαςία) το PlanAhead δίνει πλθροφορίεσ για το critical path πάνω ςτο οποίο εφαρμόηονται οι περιοριςμοί: χιμα 78. Πλθροφορίεσ για τον χρονιςμό του ςχεδιαςμοφ Πατϊντασ ςτο General εμφανίηεται θ περιγραφι του critical path, από ποιο instance αρχίηει, ςε ποιο τελειϊνει πόςο είναι το timing constraint και αν το ΙSE κατάφερε να το ικανοποιιςει. Για παράδειγμα, ςτο παρακάτω ςχιμα, θ κακυςτζρθςθ του critical path είναι μεγαλφτερθ από το constraint κατά 0.2 nsec. χιμα 79. Πλθροφορίεσ για ικανοποίθςθ timing constraint

39 Πζρα από τισ παραπάνω πλθροφορίεσ, με το PlanAhead ο χριςτθσ μπορεί να παρζμβει και να τροποποιιςει τθν τοποκζτθςθ του design πάνω ςτο FPGA. Με αυτόν τον τρόπο μπορεί να αλλάξει τισ αποςτάςεισ μεταξφ των instances που αποτελοφν το critical path του design και ζτςι να μειϊςει τισ κακυςτεριςεισ που οφείλονται ςτα καλϊδια που ενϊνουν τα instances (net delays). Για να ςυμβεί πρζπει να κάνει drug and drop ζνα instance από ζνα slice ςε ζνα άλλο (χιμα 80). χιμα 80. Επιλογι instance προσ μετακίνθςθ το παραπάνω ςχιμα, οι άςπρεσ γραμμζσ δείχνουν τισ ςυνδζςεισ που ζχει το instance που μετακινοφμε με τα γειτονικά του. Σα instances που ζχουν μετακινθκεί αλλάηουν χρϊμα από γαλάηιο ςε πορτοκαλί. Μετά τθν μετακίνθςθ ςτθν command line αναφζρεται θ νζα κζςθ του instance: Όλεσ οι αλλαγζσ που κάνει ο χριςτθσ μεταφράηονται ςε χωρικοφσ περιοριςμοφσ τφπου RLOC (Relative Location Constraints) οι οποίοι αποκθκεφονται ςτο constraints file που το PlanAhead ζχει ενςωματϊςει ςτο project ι προςτίκενται μαηί με τουσ υπόλοιπουσ περιοριςμοφσ που είχε δϊςει ο χριςτθσ ςε δικό του constraints file. Κάνοντασ save οι αλλαγζσ αποκθκεφονται ςτο αρχείο και το design πρζπει να ξαναγίνει place& route ϊςτε να εφαρμοςτοφν κατά τθν τοποκζτθςθ του ςτο FPGA. Ουςιαςτικά το PlanAhead είναι ζνασ πιο αποδοτικόσ τρόποσ να προςκζτει ο χριςτθσ χωρικοφσ περιοριςμοφσ ςτο design του χωρίσ να χρειάηεται να τουσ γράψει ο ίδιοσ. Ακολουκεί ζνα παράδειγμα προςκικθσ που ζκανε το PlanAhead ςε ζνα αρχείο περιοριςμϊν ενόσ ςχεδιαςμοφ, όταν ο ςχεδιαςτισ μετακίνθςε το instance m2/m3/m3/m1/e<8>1 ςτο slice X105Y114: # PlanAhead generated physical constraints INST "m2/m3/m3/m1/e<8>1" LOC = SLICE_X105Y114; Περιςςότερεσ πλθροφορίεσ για το PlanAhead υπάρχουν ςε ζνα PlanAhead user guide: e.pdf

40 Παρϊρτημα Ε: On-chip ϋλεγχοσ ορθόσ λειτουργύασ μϋςω Ενςωματωμϋνου Λογικού Αναλυτό (ChipScope) Σο ChipScope είναι ζνα πολφ χριςιμο εργαλείο τθσ ςουίτασ ISE, παρζχοντασ τα μζςα ϊςτε ο ςχεδιαςτισ να μπορεί να παρατθρεί τθν λειτουργία του ςχεδιαςμοφ επιβεβαιϊςει τθν ορκι λειτουργία του πάνω ςτο FPGA! Αυτό είναι πολφ ςθμαντικό διότι, όπωσ ζχει αναφερκεί παραπάνω, με τθν λειτουργικι προςομοίωςθ (functional simulation) γίνεται λειτουργικόσ ζλεγχοσ όςον αφορά τον ςχεδιαςμό με κεωρθτικζσ τιμζσ χρονιςμοφ. Όμωσ, δεν λαμβάνονται υπόψθ οι πραγματικζσ τιμζσ χρονιςμοφ (ζωσ ζναν βακμό λαμβάνονται ςτο post-place-and-route simulation). Γενικά, για να μπορζςει ο ςχεδιαςτισ να ελζγξει τισ τιμζσ εξόδου του ςχεδιαςμοφ πάνω ςτο FPGA, κα πρζπει να δειγματολθπτεί τισ εξόδουσ του ςυςτιματοσ. Ο προφανισ τρόποσ για να γίνει αυτό είναι με τθ χριςθ ενόσ εξωτερικοφ παλμογράφου (μζςω κατάλλθλων probes). Κάτι αντίςτοιχο μπορεί να κάνει χρθςιμοποιϊντασ λογικό αναλυτι (logic analyzer). Όλα αυτά όμωσ είναι διαδικαςίεσ που, εκτόσ του ότι προχποκζτουν φπαρξθ τζτοιου είδουσ εξοπλιςμοφ, απαιτοφν πολφ προςεκτικι καταςκευι πειραματικισ διάταξθσ. Σο ChipScope δίνει μια ευκολότερθ λφςθ από τισ παραπάνω, με (ςχεδόν) εξίςου ποιοτικά αποτελζςματα. Ουςιαςτικά δίνει τθ δυνατότθτα ςτον ςχεδιαςτι να «ενςωματϊςει» ζναν λογικό αναλυτι (Integrated Logic Analyzer - ILA) ςτον ςχεδιαςμό και να τον χαρτογραφιςει εντόσ του FPGA. Ο πυρινασ αυτόσ κα ςυνδζεται με τισ εξόδουσ του ςχεδιαςμοφ και, μζςω του ChipScope, κα τισ δειγματολθπτει, ενϊ παράλλθλα κα τισ παρουςιάηει και ςτον υπολογιςτι του ςχεδιαςτι. Θα πρζπει, δε, να καταςκευαςτεί εκ των προτζρων και κατόπιν κα ςυνδεκεί με τον ςχεδιαςμό. Όπωσ γίνεται αντιλθπτό, κα αυξιςει τθν τελικι επιφάνεια και, ενδεχομζνωσ, να επθρεάςει ελαφρϊσ το κρίςιμο μονοπάτι. το τρζχον παράδειγμα του μετρθτι, για να δθμιουργθκεί ο παραπάνω πυρινασ ακολουκείται θ εξισ διαδικαςία: χιμα 81. Ειςαγωγι ChipScope Definition and Connection File #1 το αρχικό παράκυρο του ISE, με δεξί κλικ ςτο top-level και μζςω τθσ επιλογισ Add Source ειςάγεται το λεγόμενο αρχείο ChipScope Definition and Connection File (χιματα 81, 82, 83). Μετά τθ δθμιουργία του αρχείου αυτοφ, με διπλό κλικ πάνω του, εκκινεί το εργαλείο

41 ChipScope Core Inserter ϊςτε να γίνει ειςαγωγι ενόσ ILA, παραμετροποίθςθ, και ςφνδεςθ του με τον ςχεδιαςμό (χιμα 84). χιμα 82. Ειςαγωγι ChipScope Definition and Connection File #2 χιμα 83. Ειςαγωγι ChipScope Definition and Connection File #3 Σο παράκυρο που αναδφεται φαίνεται ςτο χιμα 85. Εκεί μπορεί να γίνει ειςαγωγι ενόσ ILA (χιμα 86) και κατόπιν να γίνει παραμετροποίθςθ. υγκεκριμζνα, να οριςτοφν τον αρικμό των κυρϊν (ports), το εφροσ τθσ κάκε κφρασ κακϊσ και τον τφπο ςιματοσ που μπορεί να δεχκεί (χιμα 87). Για τισ ανάγκεσ του παρόντοσ παραδείγματοσ, κα οριςτοφν 2

42 κφρεσ, μία για τθν ζξοδο του ςυςτιματοσ και μία για τθν είςοδο (το reset) (χιμα 88). Κατόπιν επιλζγεται Next. χιμα 84. Διπλό κλικ για εκκίνθςθ του ChipScope Core Inserter χιμα 85. Παράκυρο του ChipScope Core Inserter

43 χιμα 86. Ειςαγωγι ενόσ ILA με τον ChipScope Core Inserter χιμα 87. Δυνατζσ παραμετροποιιςεισ του ILA το παραπάνω παράκυρο, ςτθν καρτζλα Capture Parameters, μπορεί να γίνει αλλαγι των δειγμάτων που κα λαμβάνει ο ILA (χιμα 89).

44 χιμα 88. Επιλογζσ για το τρζχον παράδειγμα (counter) χιμα 89. Αρικμόσ δειγμάτων τθ ςυνζχεια, ςτθν καρτζλα Net Connections, μπορεί να γίνει οριςμόσ των ςυνδζςεων του ILA (χιμα 90), επιλζγοντασ Modify Connections. το παράκυρο που αναδφεται φαίνονται οι επιλογζσ που υπάρχουν (χιμα 91).

45 χιμα 90. Οριςμόσ υνδζςεων χιμα 91. Επιλογζσ ςυνδζςεων Ο οριςμόσ ςθμάτων γίνεται με το make connection. Επίςθσ υπάρχει θ καρτζλα για τα triggered/ data ςιματα. Αρχικά πρζπει να οριςκεί το ςιμα ρολογιοφ.

46 Όλα τα ςιματα που είναι οριςμζνα ωσ είςοδοσ ςτον αρχικό ςχεδιαςμό (π.χ. clock, reset), εδϊ πρζπει να ορίηονται ωσ buffer (_BUFG). Η ζνδειξθ αυτι υπάρχει δίπλα από το όνομα του αρχείου (_BUFGP ι _IBUF) (χιμα 92). Άρα τα ςιματα πρζπει να είναι ςτακερά για κάποιο χρονικό διάςτθμα. χιμα 92. Οι είςοδοι ορίηονται ωσ buffers Για να ανατεκοφν τα ςιματα ςτον ILA ακολουκείται θ παρακάτω διαδικαςία: Όπωσ προαναφζρκθκε, για το τρζχον παράδειγμα του μετρθτι, ζχουν ιδθ δθμιουργθκεί 2 κφρεσ. Αυτζσ είναι θ TP0 και θ TP1. τθν TP0 επιλζγεται να ανατεκεί θ ζξοδοσ του ςχεδιαςμοφ ενϊ ςτθν TP1 θ είςοδοσ reset. Η ανάκεςθ μπορεί να γίνει επιλζγοντασ όλα τα επικυμθτά ςιματα και κάνοντασ τθν ςφνδεςθ (χιμα 93). Η ςυνδζςεισ κα γίνουνε ςειριακά, δθλαδι πρϊτα κα ανακζςει το CH0 κοκ (χιμα 94). χιμα 93. Ανάκεςθ ςθμάτων ςτα ports του ILA

47 χιμα 94. ειριακι ανάκεςθ ςθμάτων Οι ανακζςεισ ςυνεχίηονται με το reset, ολοκλθρϊνονται με το κουμπί και OK και ςϊηονται με το κουμπί Save (χιματα 95, 96, 97). χιμα 95. υνζχεια ανακζςεων με το reset

48 χιμα 96. Ολοκλιρωςθ ανακζςεων με το OK χιμα 96. Αποκικευςθ και επιςτροφι ςτο Project Η ειςαγωγι του πυρινα ILA ζχει ολοκλθρωκεί. Η διαδικαςία τθσ ςφνκεςθσ/place-androute/map κτλ επαναλαμβάνεται ϊςτε να παραχκεί το αρχείο bit και να «κατζβει» ςτο FPGA. τθν αναφορά ςφνκεςθσ/place-and/route φαίνεται ότι θ επιφάνεια του ςυνολικοφ ςχεδιαςμοφ είναι τϊρα μεγαλφτερθ. το ςθμείο αυτό, ο ςχεδιαςτισ είναι ζτοιμοσ να εκτελζςει on-chip ζλεγχο ορκισ λειτουργίασ του ςχεδιαςμοφ. Αυτό γίνεται μζςω του εργαλείου ChipScope Analyzer. Σο εργαλείο αυτό εκκινεί από το Project Navigator του ISE (χιμα 97). Σο παράκυρο που αναδφεται φαίνεται ςτο ςχιμα 98.

49 χιμα 97. Εκκίνθςθ ChipScope Analyzer χιμα 98. Παράκυρο του ChipScope Analyzer Αρχικά πρζπει να γίνει διαςφνδεςθ του ChipScope Analyzer με το board. Ζτςι πρζπει να γίνει ανίχνευςθ του καλωδίου JTAG που ςυνδζει το board με τον host υπολογιςτι του ςχεδιαςτι (χιματα 99, 100).

50 χιμα 99. φνδεςθ του ChipScope Analyzer με τον board #1 χιμα 100 (! ). φνδεςθ του ChipScope Analyzer με τον board #2 Αμζςωσ μετά το παράκυρο του ChipScope Analyzer παίρνει τθ μορφι που φαίνεται ςτο ςχιμα 101. χιμα 101. φνδεςθ του ChipScope Analyzer με τον board #2

51 το πεδίο Transcript φαίνεται ότι ο ςχεδιαςμόσ που ζχουμε ειςάγει ςτο FPGA βρζκθκε. Από το Trigger Setup γίνεται θ ειςαγωγι τθσ τιμισ από τθν οποία κα ξεκινιςει το εργαλείο να δειγματολθπτεί. ΠΡΟΟΧΗ! Σο Trigger Setup δεν ειςάγει τιμζσ ειςόδου ςτο ςχεδιαςμό. Δεν μπορεί να γίνει αυτό μζςω του ςυνδεδεμζνου πυρινα ILA. Αυτό που εκτελεί είναι θ ζναρξθ τθσ δειγματολθψίασ. Πατϊντασ το κουμπί RUN (χιμα 102), ςτο πεδίο Waveform προβάλλονται οι τιμζσ τθσ δειγματολθψίασ (χιμα 103). χιμα 102. Εκκίνθςθ λειτουργίασ ςυςτιματοσ και δειγματολθψίασ χιμα 103. Αποτελζςματα δειγματολθψίασ το παραπάνω ςχιμα, ςτα πεδία Χ και Ο μποροφν να ειςαχκοφν ςυγκεκριμζνεσ τιμζσ ϊςτε να παρακολουκείται μία ςυγκεκριμζνθ μετάβαςθ/αλλαγι τιμϊν. Παραπάνω, ςτο ςχιμα 101, θ αρχικι τιμι εκκίνθςθσ δειγματολθψίασ (θ τιμι δθλαδι από τθν οποία και ζπειτα ο ILA κα δειγματολθπτεί) είναι οριςμζνθ ςτο XXX.X. Αυτό ςθμαίνει ότι θ δειγματολθψία κα αρχίςει άμεςα, ταυτόχρονα με τθν εκκίνθςθ λειτουργίασ του ςυςτιματοσ. Όμωσ, μπορεί ο ςχεδιαςτισ να ορίςει ςυγκεκριμζνθ τιμι από τθν οποία (και ζπειτα) κα δειγματολθπτεί ο ILA. Ζνα παράδειγμα ςυγκεκριμζνθσ τιμισ φαίνεται ςτο ςχιμα 104. Όπωσ φάινεται μπορεί θ τιμι να περιζχει και αδιάφορα ( X ) bits. Ορίηοντασ τθν παραπάνω ςυγκεκριμζνθ τιμι, ο ILA κα είναι ςε κατάςταςθ wait και δεν κα δειγματολθπτεί

52 ζωσ ότου προκφψει ζξοδοσ του ςυςτιματοσ ίςθ με τθν τιμι ζναρξθσ δειγματολθψίασ (χιματα 105 και 106). χιμα 104. Οριςμόσ ςυγκεκριμζνθσ τιμισ ζναρξθσ δειγματολθψίασ χιμα 105. Αναμονι από τον ILA για τθν ςυγκεκριμζνθ τιμι χιμα 106. Αποτελζςματα δειγματολθψίασ μετά τθν εκκίνθςθ Περαιτζρω πλθροφορίεσ για το ChipScope και τθ λειτουργία του υπάρχουν ςτον ςφνδεςμο: _cores_ug029.pdf

53 Παρϊρτημα Z: Ειςαγωγό ϋτοιμου IP ςε ςχεδιαςμό (LogiCORE) Ζνα ακόμα πολφτιμο εργαλείο τθσ ςουίτασ ISE είναι το LogiCORE. ε προθγοφμενο παράρτθμα αναλφκθκαν τα ζτοιμα templates κϊδικα vhdl που ζχει διακζςιμα θ ςουίτα ISE, τα οποία αφοροφν ςχετικά απλοφσ πυρινεσ και μποροφν να χρθςιμοποιθκοφν αυτοφςια (ι με μικρζσ μετατροπζσ/προςκικεσ) ςε ζτοιμουσ ςχεδιαςμοφσ. Προχωρϊντασ ζνα βιμα περιςςότερο, το εργαλείο LogiCORE παρζχει τθ δυνατότθτα ςτο ςχεδιαςτι να δθμιουργιςει πυρινεσ υλικοφ οι οποίοι, όχι μόνο υλοποιοφν πολυπλοκότερουσ αλγορίκμουσ (π.χ. FFT, διαίρεςθ, κτλ), αλλά είναι και βελτιςτοποιθμζνοι για τα FPGAs τθσ Xilinx. Ζτςι, ο ςχεδιαςτισ μπορεί όχι μόνο να κερδίςει χρόνο για ςτθ ςχεδίαςθ του αλλά και να επιτφχει τελικά καλφτερα αποτελζςματα (όςον αφορά και το delay και τθν επιφάνεια). Αυτό είναι περιςςότερο φανερό ςε πολφπλοκουσ ςχεδιαςμοφσ, οι οποίοι ενςωματϊνουμε παραπάνω από ζναν πυρινα του LogiCORE. Παρακάτω κα αναλυκεί θ χριςθ του εργαλείου αυτοφ ενϊ μζςα από ζνα παράδειγμα κα αναδειχκοφν τα κζρδθ ςε επίπεδο delay και επιφάνειασ. Ζςτω ότι πρζπει να ςχεδιαςτεί ζνα δζντρο από adders για πρόςκεςθ 8 64-bit αρικμοφσ, όπωσ φαίνεται ςτο ςχιμα 107. Ο κάκε adder κα προςκζτει 2 αρικμοφσ και το αποτζλεςμα κα δίνεται ωσ είςοδοσ ςτον επόμενο. split a1 a2 a3 a4 a5 a6 a7 a8 cin ADD cout cin cin cin ADD cout ADD cout ADD cout cin ADD cout cin ADD cout split cin ADD cout GND Input X cin cout Output Z ADD sum Input Y cin OPEN 32 cout χιμα 107. Δζνδρο άκροιςθσ 8 64-bit ποςοτιτων Όμωσ, θ παραπάνω πρόςκεςθ κα είναι «ιδιότροπο» Θα μπορεί να εκτελεί πρόςκεςθ είτε 8 64-bit αρικμϊν είτε 2 οκτάδων των 32-bit, οι οποίεσ κα είναι εντελϊσ ανεξάρτθτεσ μεταξφ

54 τουσ! Αυτό κα επιτυγχάνεται μζςω ενόσ ςιματοσ split το οποίο κα «χωρίηει» ςτθ μζςθ τον κάκε 64-bit adder, ςπάηοντάσ τον ςε 2 ανεξάρτθτουσ 32-bit adders. Ουςιαςτικά, κατά τθν πρόςκεςθ τθσ 64-bit ποςότθτασ, το ςιμα split, με τθ βοικεια μίασ πφλθσ AND κα αποτρζπει το 32 ο κρατοφμενο εξόδου να προχωριςει ςτθν 33 θ βακμίδα πλιρθσ άκροιςθσ. Με αυτόν τον τρόπο οι δφο προςκζςεισ κα είναι ανεξάρτθτεσ. Σο δζνδρο κα περιβάλλεται από καταχωρθτζσ ειςόδου και εξόδου. Ζνασ απλόσ, ενδεικτικόσ κϊδικασ ςε (ωσ επί των πλείςτων) δομικι μορφι (απαραίτθτθ για να ζχουμε κρατοφμενα ειςόδου/εξόδου ςτουσ εςωτερικοφσ ακροιςτζσ) είναι θ ακόλουκθ (χιματα 108 και 109): χιμα 108. Full Adder και 2x32-bit adders ενωμζνοι μζςω τθσ πφλθσ AND

55 χιμα 109. Δζνδρο πρόςκεςθσ 8 αρικμϊν, όπωσ περιγράφεται ςτο χιμα 107

56 τον παραπάνω κϊδικα, υπάρχει ιεραρχία 3 ςταδίων, με το top-level να είναι το δζνδρο, το αμζςωσ χαμθλότερο θ μονάδα ADD του ςχιματοσ 107 και το χαμθλότερο να είναι ζνασ απλόσ full-adder που χρθςιμοποιείται για το «χτίςιμο» ενόσ απλοφ 32-bit adder. Σο παραπάνω ζγινε map ςε ζνα Virtex-4 device, τα αποτελζςματα του οποίου κα παρουςιαςτοφν αργότερα. Όπωσ είναι φανερό, το «χρονοβόρο» ςθμείο (όςο και αν δεν φαίνεται) είναι θ δθμιουργία του 32-bit adder μζςω των full-adders. Εδϊ ζρχεται να δϊςει λφςθ το LogiCORE. Η ςχεδίαςθ ενόσ 32-bit adder με κρατοφμενα ειςόδου/εξόδου μπορεί να γίνει ευκολότερα και (όπωσ κα φανεί ςτο τζλοσ) αποδοτικότερα. το αρχικό παράκυρο του ISE, με δεξί κλικ πάνω ςτο ςχεδιαςμό (εντόσ του Hierarchy) και New Source ανοίγει το παράκυρο για είςοδο νζου αρχείου ςτο ςχεδιαςμό (χιμα 110). χιμα 110. Είςοδοσ νζου αρχείου ςτον υπάρχων ςχεδιαςμό το αναδυόμενο παράκυρο επιλζγεται ο τφποσ IP, που παράγεται από το LogiCORE. Δίνεται όνομα (για το ςυγκεκριμζνο παράδειγμα fadd) και επιλζγεται GENERATE ϊςτε να ανοίξει ο Wizard για επιλογι ςυγκεκριμζνου πυρινα και παραμετροποίθςθ (χιμα 111). τον αναδυόμενο Wizard επιλζγεται το επικυμθτό IP και NEXT (για το παράδειγμα επιλζγεται από τισ μακθματικζσ ςυναρτιςεισ το Adder Subtractor). τθ ςυνζχεια ο Wizard παρουςιάηει τθν αναφορά του, όπου επιλζγεται FINISH. (χιματα 112 και 113).

57 χιμα 111. Επιλογι ειςαγωγισ πυρινα από το LogiCORE και ονοματοδοςία του χιμα 112. υγκεκριμενοποίθςθ πυρινα και NEXT

58 χιμα 113. Αναφορά του Wizard και FINISH Κατόπιν, ο Wizard κα δθμιουργιςει εντόσ του φακζλου του Project ζναν ξεχωριςτό φάκελο με όνομα ipcore_dir, ο οποίοσ αποτελεί τον project folder για το εργαλείο LogiCORE. τον φάκελο αυτό κα αποκθκευτοφν ςτθ ςυνζχεια όλα τα αρχεία που ςχετίηονται με το IP που κα καταςκευαςτεί. Μόλισ δθμιουργθκεί ο φάκελοσ, ο Wizard ανοίγει αυτόματα το περιβάλλον του εργαλείου LogiCORE με το GUI παραμετροποίθςθσ του πυρινα που ζχει επιλεγεί νωρίτερα (adder/subtracter ςτο παρόν παράδεγμα) - (χιμα 114). χιμα 114. Άνοιγμα περιβάλλοντοσ LogiCORE για παραμετροποίθςθ του πυρινα

59 το περιβάλλον που παρουςιάηεται ςτο παραπάνω ςχιμα, μπορεί να γίνει εφκολα παραμετροποίθςθ του Adder/Subtracter που επιλζχκθκε προθγουμζνωσ. Αρχικά, υπάρχει επιλογι για τθ μζκοδο υλοποίθςθσ του Adder/Subtracter (fabric ι DSP). Η επιλογι fabric ςθμαίνει ότι ο Adder/Subtracter κα υλοποιθκεί με χριςθ LuT του FPGA ι αν κα υλοποιθκεί ςε ζνα και μόνο XtremeDSP slice (ειδικι λογικι του FPGA, βελτιςτοποιθμζνθ για DSP εφαρμογζσ). Για το τρζχον παράδειγμα επιλζγεται το fabric. Παρακάτω επιλζγεται ο τφποσ (signed/unsigned) και το μζγεκοσ (width) των ειςόδων και τθσ εξόδου του Adder/Subtracter. Κατόπιν, επιλζγεται ο τρόποσ λειτουργίασ. Τπάρχουν 3 διακζςιμεσ επιλογζσ: Add, Subtract, και Add/Subtract. Για το τρζχον παράδειγμα απαιτείται απλι άκροιςθ, οπότε επιλζγεται Add. Μια ειδικι επιλογι είναι το Latency. Η επιλογι αυτι αφορά τθν εςωτερικι κακυςτζρθςθ του adder ςε κφκλουσ ρολογιοφ. Ουςιαςτικά είναι ςαν να «προςτίκενται» καταχωρθτζσ ςτθν ζξοδο για κακυςτζρθςθ. Για το τρζχον παράδειγμα θ επικυμθτι λειτουργία του adder απαιτείται να είναι χωρίσ κακυςτζρθςθ (απλι ςυνδυαςτικι). υνεπϊσ, επιλζγεται Manual και Latency=0. Επίςθσ, αφοφ ζχει επιλεγεί μθδενικό latency, δεν χρειάηεται να υπάρχει και clock enable (CE). Σζλοσ, ςτον adder χρειάηεται να υπάρχουν κρατοφμενα ειςόδου και εξόδου (C_IN και C_OUT). Σα υπόλοιπα είναι επιπλζον επιλογζσ που δεν χρειάηονται, οπότε δεν επιλζγεται καμία. Όταν ολοκλθρωκεί θ παραμετροποίθςθ επιλζγεται GENERATE. Μετά από αναμονι λίγων δευτερολζπτων (ι λεπτϊν, ανάλογα με το host-pc ) ο adder είναι ζτοιμοσ και ςτο Hierarchy του Project Navigator φαίνεται το αντίςτοιχο αρχείο (fadd.xco) - (χιμα 115). χιμα 115. Πυρινασ adder εντόσ του project Παρατθρϊντασ ςτο ςχιμα 115 είναι αντιλθπτό ότι το source file του πυρινα δεν ζχει κατάλθξθ.vhd αλλά.xco, ενϊ ζχει ζνα χαρακτθριςτικό «λαμπάκι» αριςτερά. Αυτό ιςχφει για όλα τα IPs που δθμιουργοφνται από το LogiCORE. το ςθμείο αυτό ο πυρινασ του adder είναι ζτοιμοσ. Όμωσ δεν είναι ακόμα μζροσ του ςχεδιαςμοφ, όπωσ φαίνεται και ςτο παραπάνω ςχιμα. Για να γίνει μζροσ του ςχεδιαςμοφ

60 κα πρζπει να ςυμπεριλθφκεί ωσ component. Ανατρζχοντασ ςτο φάκελο ipcore_dir (χιμα 116), ανάμεςα ςε όλα τα αρχεία που υπάρχουν για τον adder, ξεχωρίςουμε δφο πολφ ςθμαντικά: το fadd.xco και το fadd.vho. Σο πρϊτο είναι το αρχείο που απεικονίηεται και ςτο hierarchy. Σο αρχείο αυτό ςυνδζεται με το fadd.vhd που αποτελεί ζναν wrapper για τον πυρινα ςε vhd. Σο αντίςτοιχο αρχείο.v είναι ο ίδιοσ wrapper υλοποιθμζνοσ ςε verilog. Όταν ο ςχεδιαςτισ κζλει να ειςάγει ζνα αρχείο IP Που δθμιουργικθκε από το LogiCORE ςτο project του, ειςάγει το αρχείο xco. Σο δεφτερο αρχείο είναι αυτό που κα βοθκιςει ςτθν ειςαγωγι του adder ωσ component, και παρουςιάηεται ςτο ςχιμα 117. χιμα 116. Αρχεία wrapper,.xco, και.vho χιμα 117. Αρχείo.vho

61 Όπωσ φαίνεται παραπάνω, πρζπει να γίνει ειςαγωγι του component όπωσ δείχνει το αρχείο ςτο επικυμθτό ςθμείο του ςχεδιαςμοφ. τθν περίπτωςθ του τρζχοντοσ παραδείγματοσ, μπαίνει ςτθν αρχιτεκτονικι του bit2_32adder ςτθ κζςθ του προθγοφμενου component fadd. Όπωσ είναι φυςικό, θ περιγραφι του πλιρθ αρκροιςτι fadd όπωσ και θ χριςθ generate για δθμιουργία των 64 ων port maps δεν χρειάηονται και ςβινονται. τθ κζςθ των τελευταίων μπαίνουν μόνο 2 port-maps, ζνα για τον κάκε ακροιςτι. το αρχείο vho δίνεται και ο τρόποσ γραφισ του port-map για τον adder. ΠΡΟΟΧΗ: Οι ακροδζκτεσ που ςυνδζονται ςτα Pins του adder ςτο αρχείο vho είναι ενδεικτικοί. Ο ςχεδιαςτισ πρζπει να λάβει υπόψθ του τουσ δικοφσ του ακροδζκτεσ και ονομαςίεσ. Όπωσ φαίνεται και ςτο χιμα 118, ςτο τρζχον παράδειγμα οι ακροδζκτεσ που ςυνδζονται με τα Pins του adder είναι διαφορετικοί από αυτοφσ του αρχείου vho, δθλαδι είναι αυτοί που χρειάηονται για τισ ανάγκεσ του παραδείγματοσ. Ο υπόλοιποσ ςχεδιαςμόσ, από το επίπεδο αυτό και πάνω είναι ακριβϊσ ίδιοσ με τον προθγοφμενο. χιμα 118. Ειςαγωγι adder του LogiCORE ςτον ςχεδιαςμό Μετά τθν ειςαγωγι του adder ςτο ςχεδιαςμό του παραδείγματοσ, ςτθν καρτζλα Hierarchy φαίνεται, εντόσ του bit2_32adder θ χριςθ του. Αναλυτικότερα, υπάρχουν 2 «ςτιγμιότυπα» τφπου fadd τα οποία εκτελοφν τθν ίδια λειτουργία με αυτιν των adder που είχαν δθμιουργθκεί από τα port maps των full-adder του προθγοφμενου παραδείγματοσ. Εποπτικά, θ καρτζλα Hierarchy όπωσ ζχει μετά τθν ειςαγωγι του LogiCORE adder φαίνεται ςτο ςχιμα 119.

62 χιμα 119. «τιγμιότυπα» πυρινα fadd εντόσ του ςχεδιαςμοφ Και οι δφο ςχεδιαςμοί του δζνδρου είναι λειτουργικά ιςοδφναμοι. Όμωσ, διαφζρουν κατά πολφ όςον αφορά τα φυςικά τουσ χαρακτθριςτικά. Μετά το Place-and-Route οι τιμζσ για το delay (και τθν ςυχνότθτα) αλλά και τθν επιφάνεια (ςε Slice s LuTs και Slices) παρουςιάηονται ςτον ακόλουκο πίνακα: Πίνακασ 1: Πειραματικά Αποτελζςματα - φγκριςθ χεδιαςμϊν Μετρικι Manual Τλοποίθςθ LogiCORE Τλοποίθςθ % Βελτίωςθ Adder Adder Κακυςτζρθςθ (Delay) 14,69 ns 11,62ns 20,8% υχνότθτα (Frequency) 68,06 MHz 86,05 MHz 20,8% Επιφάνεια (Αrea) ςε Slices % se Slice LuTs ,2% Όπωσ είναι φανερό, ο ςχεδιαςμόσ με τθ βοικεια του LogiCORE είναι παραςάγγασ καλφτεροσ από τον αρχικό, τόςο ςε κακυςτζρθςθ όςο και επιφάνεια. υγκεκριμζνα, θ επιφάνεια που καταλαμβάνεται είναι λιγότερο από τθ μιςι ςε slices, ενϊ θ τελικι επιφάνεια ζχει ακόμα λιγότερα LuTs κατειλθμμζνα, αφινοντασ ζτςι περικϊριο ςε περιπτϊςεισ μεγαλφτερων ςχεδιαςμϊν να επιτευχκεί καλφτερο packing. Είναι λοιπόν εμφανι τα πλεονεκτιματα του εργαλείου LogiCORE. Όμωσ κα πρζπει να χρθςιμοποιείται με ςφνεςθ και κυρίωσ όταν ο ςχεδιαςτισ ξζρει ΠΟΛΤ ΚΑΛΑ τι κζλει να ςχεδιάςει ϊςτε να επιτφχει τα καλφτερα δυνατά αποτελζςματα. ε περιπτϊςεισ που δεν είναι προφανζσ και ξεκάκαρο τι χρειάηεται να ςχεδιαςτεί, είναι πολφ πικανό κατά τθν παραμετροποίθςθ να «μείνουν» ενεργζσ επιλογζσ ι να επιλεγοφν παράμετροι που δεν χρειάηονται κι ζτςι να αυξθκεί το delay και το area, οδθγϊντασ ςε λφςεισ, αν όχι χειρότερεσ, εφάμιλλεσ με τισ χειροκίνθτα υλοποιθμζνεσ.

63 Παρϊρτημα H: Κατηγορύεσ FPGAs τησ Xilinx - Ιδιότητεσ ανϊ οικογϋνεια Η εταιρία Xilinx ζχει δφο κφριεσ ςειρζσ FPGA: τθν υψθλϊν επιδόςεων ςειρά Virtex και τθν μεγάλθσ διακζςιμθσ επιφάνειασ Spartan. Παράγει επίςθσ δφο ςειρζσ CPLD τθν CoolRunner και τθν ςειρά Κάκε ςειρά ζχει κυκλοφοριςει ςε πολλζσ οικογζνειεσ από τθν πρϊτθ κυκλοφορία τθσ. Οι τελευταίεσ οικογζνειεσ FPGA που είναι διακζςιμεσ, Virtex-6, Virtex-7 και Spartan- 6,καταναλϊνουν 50% λιγότερθ ενζργεια, κοςτίηουν 20% λιγότερο και ζχουν ζωσ και διπλάςια λογικι χωρθτικότθτα από τισ προθγοφμενεσ γενιζσ οικογενειϊν των FPGAs. Spartan Series Η ςυγκεκριμζνθ ςειρά ςτοχεφει ςε εφαρμογζσ χαμθλισ κατανάλωςθσ, ενϊ προτιμάται όταν το κόςτοσ είναι ιςχυρόσ περιοριςμόσ. Παραδείγματα εφαρμογϊν αποτελοφν ο ζλεγχοσ οκόνθσ, οι απλοί αποκωδικοποιθτζσ, και οι μικροί αςφρματοι δρομολογθτζσ. Η Spartan-6 οικογζνεια ζχει υλοποιθκεί ςε τεχνολογία 45nm και μζταλλο 9-ςτρωμάτων διπλισ-οξείδωςθσ. Κυκλοφόρθςε ςτο εμπόριο το 2009 ωσ μια χαμθλοφ κόςτουσ λφςθ για τθν αυτοκινθτοβιομθχανία, τισ αςφρματεσ επικοινωνίεσ, τισ επίπεδεσ οκόνεσ και εφαρμογζσ βιντεο-επιτιρθςθσ. Αντίκετα, θ Spartan-3 οικογζνεια καταναλϊνει % λιγότερθ ενζργεια ςε κατάςταςθ αναμονισ και 40-50% λιγότερθ ςε ςτατικι λειτουργία, ςε ςφγκριςθ με τισ ςυμβατικζσ ςυςκευζσ. Επίςθσ, θ ενςωμάτωςθ κυκλϊματοσ DSP ςτθ ςυγκεκριμζνθ ςειρά προςδίδει πλεονζκτθμα περίπου 25% ζναντι του ανταγωνιςμοφ ςε χαμθλισ κατανάλωςθσ FPGAs. Επίςθσ, το κόςτοσ κτιςθσ των boards τθσ παραπάνω οικογζνειασ είναι προςιτό ακόμα και για «οικιακι» χριςθ. Virtex Series Οι οικογζνειεσ Virtex (Virtex, Virtex-E, Virtex-II, Virtex-4, Virtex-5, Virtex-6, Virtex-7) χρθςιμοποιοφνται ςε ενςφρματο και αςφρματο εξοπλιςμό υποδομισ δικτφων, προθγμζνο ιατρικό εξοπλιςμό, ςε ςυςτιματα δοκιμϊν και μετριςεων κακϊσ και ςε αμυντικά ςυςτιματα. Εκτόσ από τθν αναδιαταςςόμενθ λογικι θ ςειρά Virtex περιλαμβάνει ενςωματωμζνα, hard-core, modules που χρθςιμοποιοφνται ςυνικωσ για ειδικζσ λειτουργίεσ. Χαρακτθριςτικά παραδείγματα είναι οι πολλαπλαςιαςτζσ, οι μνιμεσ, ςειριακοί πομποδζκτεσ αλλά και ολοκλθρωμζνοι πυρινεσ μικροεπεξεργαςτϊν (PowerPC). Μία από τισ πλζον επιτυχθμζνεσ οικογζνειεσ Virtex είναι θ Virtex-5, θ οποία παρουςιάςτθκε το Με αυτιν, θ Xilinx μεταπιδθςε από τισ παραδοςιακζσ (ζωσ τότε) αρχιτεκτονικζσ αναδιαταςςόμενθσ λογικισ που ςτθρίηονταν ςε LuTs τεςςάρων ειςόδων (Virtex-2, Virtex-4)