ΗΛΕΚΤΡΟΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ Π.Μ.Σ ΡΑΔΙΟΗΛΕΚΤΡΟΛΟΓΙΑΣ ΚΑΤΕΥΘΥΝΣΗ ΗΛΕΚΤΡΟΝΙΚΗΣ ΤΕΧΝΟΛΟΓΙΑΣ ΚΥΚΛΩΜΑΤΩΝ ΔΙΠΛΩΜΑΤΙΚΗ ΕΡΓΑΣΙΑ. της μεταπτυχιακής φοιτήτριας

ΑΡΙΣΤΟΤΕΛΕΙΟ ΠΑΝΕΠΙΣΤΗΜΙΟ ΘΕΣΣΑΛΟΝΙΚΗΣ ΤΜΗΜΑ ΦΥΣΙΚΗΣ ΤΟΜΕΑΣ ΗΛΕΚΤΡΟΝΙΚΗΣ & ΗΛΕΚΤΡΟΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ Π.Μ.Σ ΡΑΔΙΟΗΛΕΚΤΡΟΛΟΓΙΑΣ ΚΑΤΕΥΘΥΝΣΗ ΗΛΕΚΤΡΟΝΙΚΗΣ ΤΕΧΝΟΛΟΓΙΑΣ ΚΥΚΛΩΜΑΤΩΝ ΔΙΠΛΩΜΑΤΙΚΗ ΕΡΓΑΣΙΑ της μεταπτυχιακής φοιτήτριας Βάσσου Χρυσούλας «Τεχνική απαλοιφής του offset σε υψηλής ταχύτητας μετατροπείς αναλογικού σήματος σε ψηφιακό αρχιτεκτονικής Flash» Επιβλέπων Καθηγητής : Σίσκος Στυλιανός Θεσσαλονίκη, Οκτώβριος 2011

ΑΡΙΣΤΟΤΕΛΕΙΟ ΠΑΝΕΠΙΣΤΗΜΙΟ ΘΕΣΣΑΛΟΝΙΚΗΣ ΣΧΟΛΗ ΘΕΤΙΚΩΝ ΕΠΙΣΤΗΜΩΝ ΤΜΗΜΑ ΦΥΣΙΚΗΣ ΤΟΜΕΑΣ ΗΛΕΚΤΡΟΝΙΚΗΣ & ΗΛΕΚΤΡΟΝΙΚΩΝ ΥΠΟΛΟΓΙΣΤΩΝ Π.Μ.Σ ΡΑΔΙΟΗΛΕΚΤΡΟΛΟΓΙΑΣ ΚΑΤΕΥΘΥΝΣΗ ΗΛΕΚΤΡΟΝΙΚΗΣ ΤΕΧΝΟΛΟΓΙΑΣ ΚΥΚΛΩΜΑΤΩΝ ΔΙΠΛΩΜΑΤΙΚΗ ΕΡΓΑΣΙΑ της μεταπτυχιακής φοιτήτριας Βάσσου Χρυσούλας «Τεχνική απαλοιφής του offset σε υψηλής ταχύτητας μετατροπείς αναλογικού σήματος σε ψηφιακό αρχιτεκτονικής Flash» Επιβλέπων Καθηγητής : Σίσκος Στυλιανός Θεσσαλονίκη, Οκτώβριος 2011

στους γονείς μου Σταύρο και Λεμονιά.

i Περίληψη Το αντικείμενο της διπλωματικής εργασίας αφορά στη μελέτη μιας τεχνικής απαλοιφής του offset σε έναν μετατροπέα αναλογικού σήματος σε ψηφιακό υψηλού ρυθμού μετατροπής. Στα πλαίσια της εργασίας μελετήθηκε και σχεδιάστηκε ένας μετατροπέας αναλογικού σήματος σε ψηφιακό ανάλυσης 6-bits σε CMOS τεχνολογία 90nm χρησιμοποιώντας αρχιτεκτονική flash, πολύ χαμηλού offset με το πρόγραμμα σχεδίασης αναλογικών κυκλωμάτων Cadence. Η απαλοιφή του offset πραγματοποιείται στην βαθμίδα του προενισχυτή με ψηφιακό έλεγχο της τάσης υποστρώματος των τρανζίστορ εισόδου και διορθώνει το offset ολόκληρης της αλυσίδας του μετατροπέα. Το γεγονός αυτό επιτρέπει την ελαχιστοποίηση των διαστάσεων των στοιχείων του κυκλώματος, πετυχαίνοντας αύξηση της ταχύτητας του. Ο μετατροπέας A/D αρχικά σχεδιάστηκε με συχνότητα λειτουργίας fs=1.7ghz, σύμφωνα με τις δοθείσες προδιαγραφές λειτουργίας. Στη συνέχεια προσομοιώθηκε σε συχνότητες 2.5GHz και 5GHz. Τα αποτελέσματα των προσομοιώσεων επιβεβαιώνουν την σωστή λειτουργία του ADC καθώς και την θεαματική μείωση του offset σε κάθε περίπτωση. Τέλος, έγινε η φυσική σχεδίαση (layout) του κυκλώματος του μετατροπέα και τα αποτελέσματα της post-layout προσομοίωσης παρατίθενται σε συγκριτικό πίνακα. Λέξεις - κλειδιά : τάση εκτροπής offset, τεχνική απαλοιφής του offset, μετατροπέας αναλογικού σήματος σε ψηφιακό, υψηλής ταχύτητας μετατροπέας, flash αρχιτεκτονική, CMOS τεχνολογία.

iii Abstract This work deals with the presentation of a digital offset calibration technique for a high speed analog to digital converter (ADC). In the context of the work, an analog to digital converter with a resolution of 6 bits was studied and designed in CMOS 90nm technology using flash architecture using the analog circuit design program Cadence. The offset calibration is achieved by digitally adjusting the bulk voltages of the preamplifier input devices, correcting the offset of the entire chain of the converter. This way higher speed is achieved by minimizing the dimensions of the circuit components. The ADC was initially designed for operating frequency fs=1.7ghz, in accordance with the required specifications. Then, it was simulated for operating frequencies of 2.5GHz and 5GHz. The simulation results confirm the correct operation of the ADC and the spectacular offset reduction in any case. Finally, the layout of the ADC was extracted and the results of the post-layout simulation are listed in a comparable summary table. Key words : offset voltage, offset calibration technique, analog to digital converter, high speed converters, flash architecture, CMOS technology

v Ευχαριστίες Πριν ξεκινήσει η μελέτη και η ανάγνωση της διπλωματικής εργασίας, θα ήθελα από καρδιάς να εκφράσω τις ειλικρινείς ευχαριστίες μου προς όλους εκείνους τους ανθρώπους που συνέβαλλαν και βοήθησαν στην πραγματοποίηση της εργασίας αυτής. Θα ήθελα πρωτίστως να ευχαριστήσω θερμά τον επιβλέποντα καθηγητή κ. Σίσκο Στυλιανό που μου έδωσε την δυνατότητα να πραγματοποιήσω την διπλωματική μου εργασία. Τον ευχαριστώ για την εμπιστοσύνη που μου έδειξε, την ουσιαστική καθοδήγηση καθ όλη την διάρκεια της εργασίας, καθώς και τον πολύτιμο χρόνο που αφιέρωσε. Στο αυτό το σημείο, θέλω να ευχαριστήσω ιδιαίτερα, τον υποψήφιο διδάκτορα Λάμπρο Μούντριχα για τις πολύτιμες γνώσεις που μου μετέδωσε. Η συμβολή του υπήρξε καθοριστική στην ολοκλήρωση της διπλωματικής εργασίας. Θερμές ευχαριστίες ανήκουν στον υποψήφιο διδάκτορα Ιωάννη Κοσμαδάκη για την υποστήριξη και την αμέριστη βοήθεια που μου προσέφερε τόσο σε επιστημονικό επίπεδο όσο και σε επίπεδο ανθρωπίνων σχέσεων. Θα ήθελα επίσης να ευχαριστήσω τους συνεργάτες, συμφοιτητές, και φίλους Β. Καλεντερίδη, Β. Κωνσταντάκο, H. Παππά, Δ. Πορλιδά, Ι. Κοσμίδη, Χ. Μάνταρα, Ν.Καραγιώργο, Ι.Μεσσάρη, Μ. Τζιομάκη, Α. Βουλκίδου, τον καθένα χωριστά, που βοήθησε με τον δικό του τρόπο. Θέλω ακόμη να ευχαριστήσω τους διδάσκοντες καθηγητές κατά τη διάρκεια του Προγράμματος Μεταπτυχιακών Σπουδών για τις γνώσεις που μας μετέδωσαν. Ως ελάχιστο δείγμα ευγνωμοσύνης, θέλω να ευχαριστήσω την φίλη και συμφοιτήτριά μου Αθανασία Συμεωνίδου και τον Ι. Μπουκουβάλα για την ηθική υποστήριξη και για την συνεισφορά τους στην τελειοποίηση της εργασίας αυτής. Τέλος, θέλω να εκφράσω την ευγνωμοσύνη μου στους γονείς μου, Σταύρο και Λεμονιά, και την αδερφή μου Γιούλη, για την ψυχολογική στήριξη και τις θυσίες που έκαναν προκειμένου να μου δώσουν την δυνατότητα να πραγματοποιήσω τις σπουδές μου. Σας ευχαριστώ!

Η έρευνα που κατέληξε στα αποτελέσματα αυτής της εργασίας χρηματοδοτήθηκε από Εθνικούς πόρους και από το Ευρωπαϊκό Ταμείο Περιφερειακής Ανάπτυξης στο πλαίσιο του ΕΣΠΑ 2001-2013 βάσει της Σύμβασης Συνεργατικού Έργου υπ' αριθμ. ΜΙΚΡΟ-49/Ε-ΙΙ-Α για το έργο "Μικροκυματική ραδιοζεύξη επόμενης γενιάς- NexGenMiliWave"

vii Περιεχόμενα 1o Κεφάλαιο1 Εισαγωγή... 1 1.1 Ιδανικός A/D converter... 3 1.2 Αρχιτεκτονική flash... 5 1.3 Flash A/D μετατροπέας... 5 1.4 Παράμετροι σχεδιασμού του flash ADC... 7 2o Κεφάλαιο11 Τάση εκτροπής offset Βιβλιογραφική ανασκόπηση... 11 2.1 Ορισμός της τάσης offset... 11 2.2 Παράδειγμα υπολογισμού του offset σε απλό διαφορικό ενισχυτή. 11 2.3 Τεχνική του μέσου όρου (Averaging Technique)... 13 2.4 Τεχνική με χρήση διακοπτόμενων πυκνωτών... 14 2.5 Τεχνική με χρήση βοηθητικού διαφορικού ζεύγους (Utilization of Auxiliary Differential Pairs)... 17 3o Κεφάλαιο Σχεδίαση του flash ADC... 19 3.1 Προενισχυτής... 20 3.2 Συγκριτής τύπου Track-and-Latch... 22 3.3 Κύκλωμα cml-to-cmos... 24 3.4 Κύκλωμα πόλωσης... 24 4o Κεφάλαιο27 Προτεινόμενη τεχνική απαλοιφής του offset... 27 4.1 Λειτουργία του κυκλώματος κατά την διάρκεια της ρύθμισης του offset... 30 4.2 Περιγραφή της μονάδας ελέγχου (control unit)... 30

viii 4.3 Προδιαγραφές του offset για τον ADC... 33 4.4 Ανάλυση του DAC... 34 5o Κεφάλαιο35 Αποτελέσματα προσομοιώσεων... 35 6o Κεφάλαιο Φυσική Σχεδίαση (Layout)... 49 7o Κεφάλαιο53 Συμπεράσματα Θέματα μελλοντικής έρευνας... 53 ΠΑΡΑΡΤΗΜΑ Ι... 55 ΠΑΡΑΡΤΗΜΑ ΙΙ... 57 Bιβλιογραφία... 61

ix Περιεχόμενα Σχημάτων Σχήμα 1: Σχηματική αναπαράσταση του μετατροπέα A/D... 3 Σχήμα 2: Οι βασικές λειτουργίες που πραγματοποιούνται σε έναν ADC... 3 Σχήμα 3: Ιδανική απόκριση µετατροπέα αναλογικού σήµατος σε ψηφιακό N bits... 4 Σχήμα 4: Μετατροπέας αναλογικού σήματος σε ψηφιακό ADC αρχιτεκτονικής flash... 6 Σχήμα 5: Παραμόρφωση τάξης σε συνάρτηση με τον λόγο εύρους ζώνης συχνοτήτων προς συχνότητα εισόδου σε μετατροπέα A/D Ν bits... 8 Σχήμα 6: Υπολόγισμός offset διαφορικού ενισχυτή με mismatches... 12 Σχήμα 7: Μεταβολή του μήκους ΔL σε σχέση με το μέγεθος του στοιχείου.. 13 Σχήμα 8: Τεχνική του μέσου όρου με αντιστάσεις... 13 Σχήμα 9: Input Offset Storage... 14 Σχήμα 10: Output Offset Storage... 16 Σχήμα 11: Τεχνική απαλοιφής του offset χρησιμοποιώντας βοηθητικό διαφορικό ζεύγος... 17 Σχήμα 12: Διάγραμμα βαθμίδων της αλυσίδας του A/D μετατροπέα... 19 Σχήμα 13: Προενισχυτής προσαρμοσμένος στην τεχνική απαλοιφής offset. 20 Σχήμα 14: Συχνοτική απόκριση της βαθμίδας του προενισχυτή... 21 Σχήμα 15: Συγκριτής τύπου Track-and-Latch... 22 Σχήμα 16: Κύκλωμα Cml-to-cmos... 24 Σχήμα 17: Κύκλωμα πόλωσης... 25 Σχήμα 18: Στάδιο προενισχυτή σε συνδυασμό με το ψηφιακό κύκλωμα που χρησιμοποιείται για την μείωση του offset... 28 Σχήμα 19: Λογικό διάγραμμα για την υλοποίηση της μονάδας ελέγχου... 31 Σχήμα 20: Monte Carlo ανάλυση για τον 6bits flash ADC (α) πριν τη ρύθμιση (β) μετά τη ρύθμιση του offset... 36 Σχήμα 21: Διάγραμμα για το SFDR όπως προκύπτει από FFT ανάλυση για τον 6bits flash ADC... 37 Σχήμα 22: FFT ανάλυση για το SFDR σε Slow-Hot... 38 Σχήμα 23: FFT ανάλυση για το SFDR σε Fast-Cold... 39 Σχήμα 24: FFT ανάλυση για το SFDR για Vdd=1.3Volts... 40 Σχήμα 25: FFT ανάλυση για το SFDR για Vdd=1.1Volts... 41 Σχήμα 26: Μεταβολή των SFDR, SNR, SINAD, ENOB συναρτήσει της συχνότητας... 42

x Σχήμα 27: Συχνοτική απόκριση του μετατροπέα ανάλυσης 4-bits... 44 Σχήμα 28: SFDR με συχνότητα εισόδου στα 100MHz... 45 Σχήμα 29: SFDR με συχνότητα εισόδου στα 500MHz... 45 Σχήμα 30: FFT ανάλυση για το SFDR του ADC 4-bits στην συχνότητα εισόδου 2.5GHz με διαφορική τάση εισόδου 400mVolts... 47 Σχήμα 31: Διάγραμμα SFDR που προκύπτει από FFT ανάλυση με post-layout προσομοίωση... 50 Σχήμα 32: Φυσική σχεδίαση (layout) της αλυσίδας του μετατροπέα... 51 Σχήμα 33: CMOS Τεχνολογία διπλού πηγαδιού (dual-well) και τριπλού πηγαδιού (triple-well)... 55 Σχήμα 34: Απόκριση µετατροπέα αναλογικού σήµατος σε ψηφιακό µε offset.... 57 Σχήμα 35: Σφάλμα INL... 57 Σχήμα 36: Παραδείγματα DNL και INL... 58 Σχήμα 37: Υπολογισµός του λόγου σήµατος προς θόρυβο και της δυναµικής περιοχή χωρίς είδωλα από µέτρηση του φάσµατος εξόδου... 59 Περιεχόμενα Πινάκων Πίνακας 1: Προδιαγραφές λειτουργίας του ADC... 19 Πίνακας 2: Πίνακας αλήθειας ΧΟR... 32 Πίνακας 3: Αποτελέσματα προσομοιώσεων για το offset, του ADC 6-bits... 35 Πίνακας 4: FFT ανάλυση του ADC 6-bits, με συχνότητα λειτουργίας 1.7GHz 37 Πίνακας 5: FFT ανάλυση του flash ADC (6bits) σε διάφορες συνθήκες... 38 Πίνακας 6: Κατανάλωση της αλυσίδας του ADC 6-bits... 39 Πίνακας 7: FFT ανάλυση του flash ADC για διαφορετικές τάσεις τροφοδοσίας... 39 Πίνακας 8 : Κατανάλωση ισχύος για διαφορετικές τάσεις τροφοδοσίας... 40 Πίνακας 9: FFT ανάλυση 64 σημεία... 42 Πίνακας 10: Συγκεντρωτικός πίνακας αποτελεσμάτων για το offset... 43 Πίνακας 11: Αποτελέσματα FFT ανάλυσης... 43 Πίνακας 12: FFT ανάλυση για τον ADC ανάλυσης 4-bits... 44 Πίνακας 13: Συγκριτικός πίνακας επιδόσεων των δύο μετατροπέων... 46 Πίνακας 14: Συγκριτικά αποτελέσματα των δύο μετατροπέων για το offset... 47 Πίνακας 15: Αποτελέσματα FFT ανάλυσης από την post-layout προσομοίωση... 49

ΕΙΣΑΓΩΓΗ 1 1o Κεφάλαιο Εισαγωγή Η ραγδαία εξέλιξη της τεχνολογίας απαιτεί συνεχή μείωση των ελάχιστων διαστάσεων στις τεχνολογίες των ολοκληρωμένων κυκλωμάτων και αύξηση στις μέγιστες συχνότητες λειτουργίας των τεχνολογιών CMOS. Τεχνολογίες CMOS με μικρότερα χαρακτηριστικά μεγέθη, επιτρέπουν την ένταξη περισσότερο πολύπλοκων συστημάτων σε ένα ολοκληρωμένο κύκλωμα. Η επικράτησή τους για την κατασκευή ψηφιακών κυκλωμάτων, λόγω της μικρής επιφάνειας που απαιτούν και της χαμηλής κατανάλωσης που εμφανίζουν, αποτελεί ισχυρό οικονομικό κίνητρο ώστε αναλογικά και ψηφιακά κυκλώματα, συμβατά με την τεχνολογία, να ολοκληρώνονται μαζί. Έτσι δημιουργείται η τάση επεξεργασίας των σημάτων με ψηφιακό τρόπο. Συχνά όμως, τα σήματα προς επεξεργασία είναι αναλογικά, είτε χρειάζεται η ανάκτησή τους μετά την ψηφιακή επεξεργασία. Το γεγονός αυτό απαιτεί την αξιοποίηση των κυκλωμάτων που επιτελούν την μετατροπή αυτή: 1) τον μετατροπέα αναλογικού σήματος σε ψηφιακό, ο οποίος έχει ως είσοδο το αναλογικό σήμα και στην έξοδό του παράγει την δυαδικά κωδικοποιημένη αναπαράστασή του και 2) τον μετατροπέα ψηφιακού σήματος σε αναλογικό ο οποίος επιτελεί την αντίστροφη λειτουργία. Οι ανάγκες της εποχής απαιτούν μετατροπείς χαμηλής κατανάλωσης, υψηλής ταχύτητας και υψηλής ανάλυσης και τρόπους βελτίωσης των χαρακτηριστικών τους. Γίνεται αντιληπτό πως υπάρχει μία αντίστροφη σχέση μεταξύ της ταχύτητας και της ανάλυσης του μετατροπέα, συνεπώς όσο αυξάνεται η ταχύτητα τόσο μειώνεται η ανάλυση και αντίστροφα. Μελλοντική εξέλιξη είναι βέβαια να επιτυγχάνονται και τα δύο ταυτόχρονα. Έτσι ανάλογα με τις απαιτήσεις της εφαρμογής επιλέγεται ο κατάλληλος μετατροπέας. Το αντικείμενο της διπλωματικής εργασίας αφορά στη μελέτη μιας τεχνικής απαλοιφής του offset σε έναν μετατροπέα αναλογικού σήματος σε ψηφιακό υψηλού ρυθμού μετατροπής. Στα πλαίσια της εργασίας μελετήθηκε και σχεδιάστηκε ένας μετατροπέας αναλογικού σήματος σε ψηφιακό ανάλυσης 6- bits στον οποίο εφαρμόζεται η προτεινόμενη τεχνική απαλοιφής του offset.

2 ΕΙΣΑΓΩΓΗ Η διατριβή αποτελείται από επτά κεφάλαια δομημένα ως εξής: Στο 1 ο κεφάλαιο γίνεται μία σύντομη αναφορά στον ιδανικό μετατροπέα αναλογικού σήματος σε ψηφιακό (Analog to Digital Converter, ADC) και στις βασικές λειτουργίες που επιτελεί. Η παρούσα διπλωματική εργασία αναφέρεται σε μετατροπείς υψηλής ταχύτητας, για το λόγο αυτό επιλέχθηκε flash αρχιτεκτονική για τον σχεδιασμό του ADC. Στο κεφάλαιο αυτό περιγράφεται η δομή της αρχιτεκτονικής flash, καθώς και τα πλεονεκτήματα και τα μειονεκτήματα που παρουσιάζει. Στο 2 ο κεφάλαιο γίνεται βιβλιογραφική ανασκόπηση με αντικείμενο μελέτης την τάση εκτροπής (offset). Αρχικά ορίζεται η τάση offset και εντοπίζονται τα αίτια που προκαλούν την εμφάνιση της και στη συνέχεια παρουσιάζονται βασικές τεχνικές απαλοιφής του offset που συναντώνται στην υπάρχουσα βιβλιογραφία. Η σχεδίαση του μετατροπέα A/D αρχιτεκτονικής flash στον οποίο εφαρμόζεται η προτεινόμενη τεχνική απαλοιφής του offset, παρουσιάζεται στο 3 ο κεφάλαιο, όπου περιγράφεται χωριστά η κάθε βαθμίδα του μετατροπέα. Στο 4 ο κεφάλαιο παρουσιάζεται η προτεινόμενη τεχνική απαλοιφής του offset που εφαρμόζεται στον ADC που σχεδιάστηκε (3 ο κεφάλαιο), η οποία είναι βασισμένη σε μια δημοσίευση του 2010 με τίτλο «Bulk Voltage Trimming Offset Calibration» [1]. Στο κεφάλαιο αυτό περιγράφονται οι δύο τεχνικές και συγκρίνονται ως προς τον τρόπο υλοποίησης τους, τα πλεονεκτήματα και τα μειονεκτήματα που παρουσιάζουν. Στο 5 ο κεφάλαιο παρουσιάζονται τα αποτελέσματα των προσομοιώσεων τα οποία επιβεβαιώνουν την ορθή λειτουργία του κυκλώματος του μετατροπέα καθώς και την μείωση του offset που επιτυγχάνεται με την προτεινόμενη τεχνική. Επιπλέον, η συγκριτική παράθεση των αποτελεσμάτων της προτεινόμενης τεχνικής που εφαρμόστηκε σε σύγκριση με τα αποτελέσματα της αναφοράς που χρησιμοποιήθηκε ως βάση, αποδεικνύει ότι τα χαρακτηριστικά του ADC είναι σαφώς βελτιωμένα. Η μελέτη της εργασίας ολοκληρώνεται με τη φυσική σχεδίαση (layout) της αλυσίδας του μετατροπέα, η οποία παρουσιάζεται στο 6 ο κεφάλαιο, καθώς και τα αποτελέσματα της post-layout προσομοίωσης. Στο 7 ο κεφάλαιο γίνεται ανακεφαλαίωση των σημαντικότερων αποτελεσμάτων και εξαγωγή συμπερασμάτων που προκύπτουν συνολικά από την έρευνα που

ΕΙΣΑΓΩΓΗ 3 πραγματοποιήθηκε στα πλαίσια της εργασίας αυτής, και προτείνονται πιθανά θέματα για μελλοντική έρευνα. 1.1 Ιδανικός A/D Converter Το διάγραμμα του ιδανικού ADC παρατίθεται στο Σχήμα 1 όπου είναι η ψηφιακή λέξη εξόδου που προκύπτει από τον συνδυασμό της τάσης εισόδου και της τάσης αναφορά. Η ψηφιακή λέξη εξόδου προκύπτει από την σύγκριση της τάσης εισόδου σε σχέση με την τάση αναφοράς. Σχήμα 1: Σχηματική αναπαράσταση του μετατροπέα A/D Ένα πλήρες σύστημα μετατροπής αναλογικού σήματος σε ψηφιακό αποτελείται από τα δομικά στοιχεία του Σχήματος 2 [2]. Καταρχήν το αναλογικό σήμα πρέπει να γίνει διακριτό στο χρόνο, η διαδικασία αυτή ονομάζεται δειγματοληψία (sampling) και ελέγχεται από το σήμα του ρολογιού. Σε όλες τις αρχιτεκτονικές μετατροπέων υψηλής ταχύτητας, η είσοδος δειγματοληπτείται μία φορά ανά περίοδο ρολογιού. Με τον τρόπο αυτό η συχνότητα ρολογιού αντιστοιχεί στην συχνότητα δειγματοληψίας. Σχήμα 2: Οι βασικές λειτουργίες που πραγματοποιούνται σε έναν ADC

4 ΕΙΣΑΓΩΓΗ Η διαδικασία αυτή προκαλεί αλλαγές στο φάσμα του αρχικού σήματος και καλείται δειγματοληψία. Για να είναι εφικτή η ανάκτηση του αρχικού σήματος από τα δείγματά του, σύμφωνα με το θεώρημα δειγματοληψίας Nyquist η συχνότητα δειγματοληψίας πρέπει να είναι τουλάχιστον διπλάσια από τη μέγιστη συχνότητα του σήματος,. Για να είναι ακριβής η μετατροπή του αναλογικού σήματος πρέπει το σήμα να μη μεταβάλλεται όσο διαρκεί η μέτρηση. Τα περισσότερα όμως φυσικά σήματα μεταβάλλονται στο χρόνο με κάποιο ρυθμό. Αν το ποσοστό της μεταβολής είναι ικανό να προκαλέσει λάθος μέτρηση, πρέπει να παρεμβληθεί μία βαθμίδα δειγματοληψίας και συγκράτησης (Sample and Hold) που στην έξοδό της να δίνει την στιγμιαία τιμή της αναλογικής εξόδου. Η βαθμίδα κβαντισμού (quantizer) μετατρέπει το πλάτος του σήματος εισόδου σε ψηφιακή λέξη. Έτσι το σήμα χωρίζεται σε διαστήματα τα οποία ονομάζουμε βήματα με πλάτος V LSB. Κάθε ψηφιακός αριθμός αντιστοιχεί σε ένα επίπεδο κβαντισμού, μεταξύ δύο τάσεων αναφοράς. Η ακρίβεια της μετατροπής εξαρτάται από το πλήθος των επιπέδων κβαντισμού. Το πλήθος αυτό καθορίζει τον αριθμό των bits εξόδου. Η τάση εξόδου του κυκλώματος προσεγγίζει την πιο κοντινή στάθμη κβαντισμού, όπως φαίνεται στο Σχήμα 3 [2]. Συνεπώς το κβαντισμένο σήμα είναι μία προσέγγιση του αρχικού σήματος. Σχήμα 3: Ιδανική απόκριση µετατροπέα αναλογικού σήµατος σε ψηφιακό N bits Η ποιότητα της προσέγγισης μπορεί να βελτιωθεί μειώνοντας το μέγεθος των βημάτων, κι ως εκ τούτου, αυξάνοντας τον αριθμό των επιτρεπτών σταθμών. Η διαφορά που εμφανίζει η έξοδος του κβαντιστή από το αρχικό σήμα μπορεί

ΕΙΣΑΓΩΓΗ 5 να θεωρηθεί θόρυβος κατά την διαδικασία κβαντισμού και καλείται σφάλμα κβαντισμού. Η μέγιστη επιτρεπτή τιμή είναι: (1) Τέλος γίνεται η κωδικοποίηση του σήματος, η έξοδος του μετατροπέα δίνει την δυαδικά κωδικοποιημένη αναπαράσταση του κβαντισμένου σήματος. Σε έναν ιδανικό μετατροπέα η σχέση εισόδου-εξόδου θα είναι της μορφής που παρουσιάζεται στο Σχήμα 3. Υπάρχουν 2 Ν βήματα κβαντισμού, όπου Ν είναι η ανάλυση του ADC που αντιστοιχεί στο αριθμό των bits της εξόδου. Επομένως δηλαδή αυξάνοντας την ανάλυση (αριθμό των bits) μειώνεται το πλάτος V LSB και επομένως η μέγιστη τιμή του σφάλματος κβαντισμού :, [3]. Γίνεται σαφές ότι υπάρχει μια αντίστροφη σχέση ανάμεσα στην ανάλυση του ADC και την συχνότητα δειγματοληψίας, όσο πιο γρήγορος είναι ο μετατροπέας τείνει να έχει μικρότερη ανάλυση [4], [5]. 1.2 Αρχιτεκτονική flash Ανάλογα με την εφαρμογή στην οποία χρησιμοποιείται ο μετατροπέας επιλέγεται η κατάλληλη αρχιτεκτονική. Τα βασικά κριτήρια επιλογής είναι η ανάλυση, η ταχύτητα και η κατανάλωση ισχύος. Στην περίπτωση μετατροπέων υψηλής ταχύτητας χρησιμοποιούνται κυρίως αρχιτεκτονικές τύπου flash, two-step flash, folding, pipeline. Υψηλότερο ρυθμό μετατροπής πετυχαίνει η flash αρχιτεκτονική, η οποία όμως χρησιμοποιείται για μετατροπείς χαμηλής ανάλυσης από 6-8 bits. Στα πλεονεκτήματα της flash είναι επίσης ότι δεν είναι απαραίτητη η ύπαρξη βαθμίδας δειγματοληψίας και συγκράτησης και ότι χρειάζεται ένας μόνο παλμός ρολογιού για μία πλήρη μετατροπή. Είναι απλή στην υλοποίησή της χωρίς ιδιαίτερες προσθήκες και εξεζητημένες τεχνικές. Έτσι η κατασκευή του μετατροπέα είναι εύκολη καθώς αποτελείται από λίγες βαθμίδες που επαναλαμβάνονται. 1.3 Flash A/D μετατροπέας Συγκεκριμένα ένας μετατροπέας αναλογικού σήματος σε ψηφιακό N bits αποτελείται από παράλληλους συγκριτές, όπως παρουσιάζεται στο Σχήμα 4, [2].

6 ΕΙΣΑΓΩΓΗ Σχήμα 4: Μετατροπέας αναλογικού σήματος σε ψηφιακό ADC αρχιτεκτονικής flash Υπάρχουν διάφορες αρχιτεκτονικές συγκριτών, από τους οποίους επιλέχθηκε και μελετάται συγκριτής τύπου Track-and-Latch που απαρτίζεται από την βαθμίδα του προενισχυτή και τον latched συγκριτή (latch κύκλωμα). Χρησιμοποιείται σκάλα αντιστάσεων, με Ν αντιστάσεις συνδεδεμένες σε σειρά, ώστε να παράγονται κατάλληλες τάσεις αναφοράς. Κάθε προενισχυτής συνδέεται σε ένα συγκεκριμένο κόμβο του δικτυώματος αντιστάσεων και συγκρίνει την τάση αναφοράς με τη τάση εισόδου του. Η διαφορική έξοδος του ενισχυτή είναι θετική όταν η τάση εισόδου από την αντίστοιχη τάση αναφοράς είναι μεγαλύτερη και αρνητική στην αντίθετη περίπτωση. Η έξοδος κάθε προενισχυτή συνδέεται με έναν latched συγκριτή, ο οποίος διεγείρεται από σήμα ρολογιού. Παράγει στην έξοδό του λογικό 1 όταν η διαφορική έξοδος του ενισχυτή είναι θετική, και λογικό 0 στην περίπτωση που είναι αρνητική. Με αυτόν τον τρόπο στην έξοδο των συγκριτών εμφανίζεται η ψηφιακή λέξη σε θερμομετρικό κώδικα. Τέλος ένα συνδυαστικό κύκλωμα αναλαμβάνει την αποκωδικοποίηση των ψηφιακών εξόδων θερμομετρικού κώδικα, σε δυαδικό κώδικα Ν bits. Συνήθως

ΕΙΣΑΓΩΓΗ 7 οι αποκωδικοποιητές που χρησιμοποιούνται σε flash Α/D μετατροπείς διαθέτουν μηχανισμό ανίχνευσης σφαλμάτων (bubble errors). Στα μειονεκτήματα του μετατροπέα flash είναι ο μεγάλος αριθμός συγκριτών που απαιτεί, με συνέπεια την αύξηση της περιοχής ολοκλήρωσης καθώς και της κατανάλωσης ρεύματος. Αυτός είναι ο λόγος για τον οποίο χρησιμοποιείται σε μετατροπείς μικρής ανάλυσης 6-8 bits, όπως αναφέρθηκε παραπάνω. 1.4 Παράμετροι σχεδιασμού του flash ADC Σε έναν flash ADC δεν είναι απαραίτητο το στάδιο της δειγματοληψίας και συγκράτησης (Sample-and-Hold, S/H), το σήμα εισόδου εφαρμόζεται απευθείας στον προενισχυτή. Δειγματοληψία πραγματοποιείται κατά την ενεργοποίηση του latched συγκριτή. Στο σημείο αυτό πρέπει θα εξετασθούν μερικές παράμετροι, καθοριστικές για την συμπεριφορά του μετατροπέα: i. Καθυστέρηση σήματος εισόδου και ρολογιού: Τα σήματα αυτά εφαρμόζονται σε κάθε προενισχυτή και latch απευθείας. Οι παρασιτικές αντιστάσεις και χωρητικότητες που εμφανίζουν τα μέταλλα που χρησιμοποιούνται για την διάδοση των σημάτων αυτών στις διάφορες βαθμίδες του μετατροπέα δημιουργούν καθυστερήσεις. Απαιτείται η ταυτόχρονη διάδοσή τους και ο συγχρονισμός σήματος εισόδου και ρολογιού, καθώς, ακόμα και μικρές διαφορές μπορούν να προκαλέσουν μεγάλα σφάλματα, άρα πρέπει να προηγηθεί ένα είδος ταιριάσματος (matching) στις μεταλλικές γραμμές διασύνδεσής τους. ii. Μεταβολές τάσεων αναφοράς Οι μεταβολές των τάσεων αναφοράς που παράγονται από το δικτύωμα των αντιστάσεων μπορούν να προκαλέσουν αλλαγή στην στάθμη σύγκρισης και με αυτό τον τρόπο να οδηγήσουν σε εσφαλμένη απόκριση. iii. Εύρος ζώνης συχνοτήτων ενισχυτή (Bandwidth) Το συχνοτικό εύρος της βαθμίδας του προενισχυτή δεν ακολουθεί την σχέση στους μετατροπείς υψηλής ταχύτητας, αλλά πρέπει να είναι πολλαπλάσιο της μέγιστης συχνότητας εισόδου, που υπολογίζεται σύμφωνα με το διάγραμμα που παρουσιάζεται στο Σχήμα 5, ώστε να περιορίζονται όροι παραμόρφωσης τάξης (third-order-distortion).

8 ΕΙΣΑΓΩΓΗ Σχήμα 5: Παραμόρφωση τάξης σε συνάρτηση με τον λόγο εύρους ζώνης συχνοτήτων προς συχνότητα εισόδου σε μετατροπέα A/D Ν bits iv. Χωρητικότητα εισόδου Η χωρητικότητα εισόδου του συστήματος αυξάνει γραμμικά με τον αριθμό των συγκριτών. Λόγω του μεγάλου αριθμού των συγκριτών που συνδέονται στον κόμβο της τάσης εισόδου δημιουργείται μεγάλη χωρητικότητα στην είσοδο γεγονός που πρέπει να λαμβάνεται υπόψη έτσι ώστε να μην επηρεάζεται η ταχύτητα του μετατροπέα, χρησιμοποιώντας κατάλληλα κυκλώματα ικανά να οδηγήσουν τέτοιες χωρητικότητες. v. Τάση εκτροπής (Offset) Η τάση εκτροπής offset εμφανίζεται όταν κατασκευάζονται δύο ίδια δομικά στοιχεία και παρόλα αυτά δεν παρουσιάζουν τα ίδια χαρακτηριστικά. Οι αιτίες και οι τρόποι απαλοιφής του offset μελετώνται αναλυτικά στο 2 ο κεφάλαιο. Αποτελεί παράμετρο υψίστης σημασίας για την βαθμίδα ενίσχυσης, του latch συγκριτή αλλά και ολόκληρου του μετατροπέα διότι επηρεάζει την συνολική γραμμικότητά του και μπορεί να οδηγήσει σε εσφαλμένη απόκριση. vi. DC κέρδος ενισχυτή Η αύξηση του DC κέρδους συνεπάγεται μεγαλύτερη κατανάλωση ισχύος, συνεπώς υπάρχει μία αντίστροφη σχέση μεταξύ των δύο παραμέτρων. Αντίθετα η αύξηση του κέρδους της ενισχυτικής βαθμίδας βοηθά στην μείωση

ΕΙΣΑΓΩΓΗ 9 του offset με αναφορά στην είσοδο (input-referred-offset) του latch, τη στιγμή που οι τεχνικές απαλοιφής που συνήθως χρησιμοποιούνται δεν μειώνουν το offset του latch και άρα ολόκληρης της αλυσίδας αλλά μόνο του προενισχυτή. Εξαίρεση αποτελούν τεχνικές οι οποίες ρυθμίζουν το offset ψηφιακό τρόπο, στην κατηγορία αυτή ανήκει και η τεχνική απαλοιφής του offset που παρουσιάζεται στην αναφορά [1] που μελετήθηκε και ως εκ τούτου η τεχνική που εφαρμόζεται στον flash A/D μετατροπέα που σχεδιάστηκε στα πλαίσια της διπλωματικής εργασίας (4 ο κεφάλαιο). vii. Στιγμιαίες παρασιτικές τάσεις ή kickback noise Κυκλώματα τύπου Track-and-Latch που χρησιμοποιούνται συχνά στους flash μετατροπείς, εισάγουν μία σημαντική πηγή σφαλμάτων, τις στιγμιαίες παρασιτικές τάσεις ή φαινόμενο kickback noise, καθώς γίνεται μετάβαση από την κατάσταση ακολουθίας (track) στην κατάσταση μανδάλωσης (latch). Οι παρασιτικές αυτές τάσεις αποτελούν σοβαρό πρόβλημα καθώς μπορούν να αλλάξουν το αποτέλεσμα της σύγκρισης. Το πρόβλημα αυτό αντιμετωπίζεται εισάγοντας έναv απλό διαφορικό ενισχυτή και αν επιτρέπεται σε συνδυασμό με ένα ζεύγος διακοπτών, μετά από τον πρώτο latched συγκριτή. Γίνεται φανερό πως οι απαιτήσεις για μετατροπείς υψηλής ταχύτητας, χαμηλής κατανάλωσης και ελάχιστης επιφάνειας ολοκλήρωσης επιβάλλουν την μελέτη της τάσης offset που αποτελεί καθοριστική παράμετρο για την σχεδίαση ενός CMOS μετατροπέα A/D τόσο σε flash αρχιτεκτονική όσο και στις υπόλοιπες αρχιτεκτονικές υψηλής μετατροπής [2], [6], [6], [8].

10 ΕΙΣΑΓΩΓΗ

ΤΑΣΗ ΕΚΤΡΟΠΗΣ OFFSET-ΒΙΒΛΙΟΓΡΑΦΙΚΗ ΑΝΑΣΚΟΠΗΣΗ 11 2o Κεφάλαιο Τάση εκτροπής offset Βιβλιογραφική ανασκόπηση 2.1 Ορισμός της τάσης offset Ως τάση εκτροπής (ή offset voltage) ορίζουμε την DC τάση που εμφανίζεται στην έξοδο του κυκλώματος όταν έχουμε μηδενική είσοδο (δεδομένου ότι το κύκλωμα αποτελείται από ίδια δομικά στοιχεία). Η τάση offset οφείλεται σε κατασκευαστικές διαφορές (mismatches) μεταξύ των στοιχείων του κυκλώματος. Δύο πανομοιότυπα στοιχεία θα έπρεπε να έχουν τα ίδια χαρακτηριστικά κατά την λειτουργία τους. Κατά την διαδικασία κατασκευής τους επιδρούν διάφοροι παράγοντες οι οποίοι μεταβάλλουν κάποια χαρακτηριστικά, ακόμη και αν προσπαθούμε να απομονώσουμε το σύστημα. Έτσι, για παράδειγμα, δύο ίδιοι αντιστάτες δεν έχουν την ίδια τιμή αντίστασης, ή όταν πρόκειται για δύο ισομεγέθη τρανζίστορ της ίδιας τεχνολογίας δεν διαρρέονται από το ίδιο ρεύμα απαγωγού, στις ίδιες συνθήκες πόλωσης. Η τάση offset αποτελεί καθοριστικό παράγοντα στην σχεδίαση ολοκληρωμένων κυκλωμάτων καθώς μπορεί να προκαλέσει σοβαρά προβλήματα στην λειτουργία του κυκλώματος και να οδηγήσει σε εσφαλμένη απόκριση [8]. 2.2 Παράδειγμα υπολογισμού του offset σε απλό διαφορικό ενισχυτή Έστω η παράμετρος P που χαρακτηρίζει το ηλεκτρικό στοιχείο (αντίσταση, χωρητικότητα,τάση κατωφλίου) η οποία εξαρτάται από τις παραμέτρους h 1, h 2, h n (ευκινησία, πάχος οξειδίου συγκέντρωση προσμίξεων). Η σχέση που δίνει την εξάρτηση της μεταβολής ενός μεγέθους σε συνάρτηση με τις διακυμάνσεις των παραμέτρων που την προκαλούν δίνεται: ( 2) Για τον υπολογισμό του offset προκύπτει ο γενικός τύπος: ( 3)

12 ΤΑΣΗ ΕΚΤΡΟΠΗΣ OFFSET-ΒΙΒΛΙΟΓΡΑΦΙΚΗ ΑΝΑΣΚΟΠΗΣΗ Εφαρμόζοντας τον τύπο θα προσπαθήσουμε να υπολογίσουμε την επίδραση των παραμέτρων που συμβάλλουν στην δημιουργία του offset στον απλό διαφορικό ενισχυτή του Σχήματος 6, [2]. (4) (5) (6) (7) Σχήμα 6: Υπολόγισμός offset διαφορικού ενισχυτή με mismatches Το συνολικό offset του ενισχυτή από τις σχέσεις (4), (5), (6),(7) προκύπτει: (8) Όπως προκύπτει από μαθηματικούς υπολογισμούς την μεγαλύτερη συνεισφορά στην τάση offset έχει η τάση κατωφλίου των τρανζίστορ V th ( της τάξης πάνω από 90 ),. Αν απαιτούνται μικρότερες τιμές του offset ένας τρόπος είναι να αυξήσουμε τις διαστάσεις των στοιχείων. Ενδεικτικό παράδειγμα δίνεται στο Σχήμα 7, [6]. Τα μειονεκτήματα είναι η κατάληψη μεγάλης επιφάνειας ολοκλήρωσης, αύξηση στην κατανάλωση του ρεύματος, αύξηση παρασιτικών χωρητικοτήτων και μείωση της ταχύτητας του κυκλώματος.

ΤΑΣΗ ΕΚΤΡΟΠΗΣ OFFSET-ΒΙΒΛΙΟΓΡΑΦΙΚΗ ΑΝΑΣΚΟΠΗΣΗ 13 Σχήμα 7: Μεταβολή του μήκους ΔL σε σχέση με το μέγεθος του στοιχείου Οι λόγοι αυτοί συντελούν στην εφαρμογή και στην μελέτη καινούργιων τεχνικών απαλοιφής του offset. Στη συνέχεια περιγράφονται συνοπτικά οι κυριότερες τεχνικές μείωσης του offset παρουσιάζοντας και συγκρίνοντας τα πλεονεκτήματα και τα μειονεκτήματα που παρουσιάζει η καθεμία. 2.3 Τεχνική του μέσου όρου (Averaging Technique) Η τεχνική του μέσου όρου είναι από τις πρώτες που μελετήθηκαν και εφαρμόστηκαν βελτιώνοντας σε ένα βαθμό το offset. Η σχηματική αναπαράσταση της τεχνικής αυτής δίνεται στο Σχήμα 8. Σχήμα 8: Τεχνική του μέσου όρου με αντιστάσεις Η τεχνική χρησιμοποιεί ένα δικτύωμα αντιστάσεων που παράγει τις τάσεις εξόδου, οι οποίες καθορίζονται από ένα σταθμισμένο άθροισμα των εξόδων όλων των διαφορικών ενισχυτών. Κάθε διαφορικό ζεύγος εξαρτάται όχι μόνο

14 ΤΑΣΗ ΕΚΤΡΟΠΗΣ OFFSET-ΒΙΒΛΙΟΓΡΑΦΙΚΗ ΑΝΑΣΚΟΠΗΣΗ από τα στοιχεία του κυκλώματός του αλλά και από τα χαρακτηριστικά των γειτονικών κυκλωμάτων. Ο λόγος ελέγχει την επίδραση κάθε διαφορικού ζεύγους στην τάση εξόδου. Στην πραγματικότητα το φαινόμενο της τάσης εκτροπής εμφανίζεται μετριασμένο, έτσι μειώνεται το offset και βελτιώνεται η γραμμικότητα του μετατροπέα. Πρέπει να τονίσουμε ότι η τεχνική διορθώνει μόνο το offset του σταδίου που χρησιμοποιείται (προενισχυτή, συγκριτή) κι όχι το offset όλης της αλυσίδας. Επιπλέον η τεχνική αυτή μπορεί να υλοποιηθεί χρησιμοποιώντας πυκνωτές στη θέση των αντιστάσεων, όπως προκύπτει από μελέτη της βιβλιογραφίας [2]. Μειονεκτήματα της τεχνικής είναι η αύξηση της επιφάνειας ολοκλήρωσης λόγω των επιπλέον αντιστάσεων και επομένως και της κατανάλωσης ρεύματος. Επιπλέον οι αντιστάσεις από μόνες τους εισάγουν κάποια σφάλματα (mismatches), για τον λόγο αυτό μπορούμε να χρησιμοποιήσουμε αντί αυτών MOS τρανζίστορ διοδικά συνδεδεμένα ή MOS που λειτουργούν στην γραμμική περιοχή. Η μείωση της ταχύτητας του κυκλώματος είναι ένας από τους περιορισμούς που δεν μπορεί η τεχνική αυτή να εφαρμοστεί σε two-step flash αρχιτεκτονική ή ακόμη και σε flash η οποία χρησιμοποιείται για πολύ γρήγορους μετατροπείς. Τέλος σημαντικό μειονέκτημα αποτελεί το γεγονός ότι δεν είναι κατάλληλη για latched συγκριτές [2]. 2.4 Τεχνική με χρήση διακοπτόμενων πυκνωτών Η τεχνική αυτή αναφέρεται σε δύο περιπτώσεις α) offset με αναφορά στην είσοδο και β) offset με αναφορά στην έξοδο. Οι δύο περιπτώσεις παρουσιάζονται στα Σχήματα 9 και 10 [2], [10],. Σχήμα 9: Input Offset Storage

ΤΑΣΗ ΕΚΤΡΟΠΗΣ OFFSET-ΒΙΒΛΙΟΓΡΑΦΙΚΗ ΑΝΑΣΚΟΠΗΣΗ 15 Η λειτουργία και στις δύο κατηγορίες είναι η ίδια, χωρίζεται σε δύο φάσεις. Στην φάση κανονικής λειτουργίας (normal operation) ph2 κατά την οποία οι διακόπτες είναι μόνο κλειστοί και το σήμα εισόδου εφαρμόζεται στον συγκριτή. Η δεύτερη φάση είναι η φάση της δειγματοληψίας του offset όπου οι διακόπτες είναι κλειστοί (ενώ οι διακόπτες είναι ανοιχτοί) και έχουμε ακύρωση της εισόδου και δημιουργία κλειστού βρόχου μοναδιαίου κέρδους στον ενισχυτή. Έτσι η διαφορική τάση στην είσοδο του ενισχυτή U IA αποθηκεύεται στους πυκνωτές : (9) όπου είναι το DC κέρδος του ενισχυτή και η τάση offset. Παρατηρούμε από την σχέση ότι για υψηλό κέρδος είσοδο του ενισχυτή προσεγγίζει το offset. η διαφορική τάση στην Όσο ένα MOS τρανζίστορ βρίσκεται στην αποκοπή δημιουργούνται ρεύματα διαρροής στις επαφές pn του απαγωγού και της πηγής τα οποία μέσω των διακοπτών εκφορτίζουν τους πυκνωτές. Με αυτόν τον τρόπο ανιχνεύεται, αποθηκεύεται και στην συνέχεια αφαιρείται το offset από την βαθμίδα του ενισχυτή. Το offset του latched συγκριτή δεν διορθώνεται. Το offset της αλυσίδας του μετατροπέα υπολογίζεται από την σχέση 10: (10) όπου C p : η χωρητικότητα που αντιπροσωπεύει όλες τις παρασιτικές χωρητικότητες που εμφανίζονται Cs : η χωρητικότητα στην οποία αποθηκεύεται η τάση offset Vosa, της βαθμίδας του προενισχυτή G 0 : το κέρδος του προενισχυτή Δq: διάχυση των φορτίων Vos: το offset της αλυσίδας του συγκριτή Από την παραπάνω σχέση συμπεραίνουμε τα εξής: Απαιτείται μεγάλο κέρδος έτσι ώστε να ελαχιστοποιηθεί το offset V OS της αλυσίδας, με αυτό τον τρόπο όμως έχουμε μείωση της ταχύτητας. Επιπλέον όπως φαίνεται από την σχέση χρειάζεται η χωρητικότητα Cs να είναι πολύ

16 ΤΑΣΗ ΕΚΤΡΟΠΗΣ OFFSET-ΒΙΒΛΙΟΓΡΑΦΙΚΗ ΑΝΑΣΚΟΠΗΣΗ μεγαλύτερη από την Cp η οποία αντιπροσωπεύει τις παρασιτικές χωρητικότητες απαγωγού και των διακοπτών, έτσι ώστε να μειωθεί ο λόγος. Στο offset της αλυσίδας προστίθεται στο τέλος ένας όρος που οφείλεται στην έγχυση φορτίων Δq λόγω mismatches των διακοπτών κατά την λειτουργία της φάσης ph2, ο οποίος δεν αφαιρείται. Στα πλεονεκτήματα της τεχνικής είναι ότι ταυτόχρονα γίνεται δειγματοληψία και συγκράτηση, χωρίς πρόσθετα κυκλώματα και ότι βελτιώνει το offset σε ικανοποιητικό βαθμό. Μειονέκτημα αποτελεί ότι δεν διορθώνει το offset της αλυσίδας. Παρακάτω στο Σχήμα 10, φαίνεται η δεύτερη κατηγορία Output Offset Storage (OOS). Η τεχνική μείωσης του offset ακολουθεί την ίδια λογική (επιτυγχάνεται σε δύο φάσεις ) με την διαφορά ότι γίνεται στην έξοδο της βαθμίδας του προενισχυτή και συνεπώς για το offset με αναφορά στην έξοδο. Σχήμα 10: Output Offset Storage Το offset της αλυσίδας του μετατροπέα υπολογίζεται από την σχέση 11: (11) Όπως γίνεται αντιληπτό η τεχνική αυτή είναι βελτιωμένη ως προς την προηγούμενη για δύο λόγους. Ο πρώτος είναι διότι διορθώνει το offset στην έξοδο του ενισχυτή επομένως, άρα δεν υπάρχει ο όρος στο offset που απομένει στην αλυσίδα και κατά δεύτερον ο όρος Δq διαιρείται με το κέρδος.

ΤΑΣΗ ΕΚΤΡΟΠΗΣ OFFSET-ΒΙΒΛΙΟΓΡΑΦΙΚΗ ΑΝΑΣΚΟΠΗΣΗ 17 2.5 Τεχνική με χρήση βοηθητικού διαφορικού ζεύγους (Utilization of Auxiliary Differential Pairs) Στην παράγραφο αυτή περιγράφεται μία εναλλακτική προσέγγιση που χρησιμοποιεί αντί των πυκνωτών στην είσοδο του προενισχυτή, ένα βοηθητικό διαφορικό ζεύγος gm2 το οποίο συνδέεται στην έξοδο του διαφορικού ζεύγους gm1 του προενισχυτή. Η τεχνική παρουσιάζεται στο Σχήμα 11, [2], [6]. Όπου Σχήμα 11: Τεχνική απαλοιφής του offset χρησιμοποιώντας βοηθητικό διαφορικό ζεύγος είναι το φορτίο του ενισχυτή.η λειτουργία χωρίζεται σε δύο φάσεις. Κατά την φάση δειγματοληψίας ph1 οι διακόπτες και είναι κλειστοί δημιουργώντας κλειστό βρόχο μοναδιαίου κέρδους στο gm2 φορτίζοντας με αυτόν τον τρόπο τον. Κατά την φάση κανονικής λειτουργίας ph2 ο είναι κλειστός και προστίθεται στην έξοδο του προενισχυτή ένα DC ρεύμα από το βοηθητικό διαφορικό ζεύγος gm2, έτσι ιδανικά επιτυγχάνεται μείωση του offset. Το offset της αλυσίδας που απομένει μετά την εφαρμογή της τεχνικής υπολογίζεται μαθηματικά και δίνεται στην σχέση 12: (12) Παρατηρούμε ότι το offset του latch είναι είναι φορές μικρότερο. Ακόμη αν αυξήσουμε την χωρητικότητα πετυχαίνουμε μείωση του offset αυξάνοντας όμως την χωρητικότητα εισόδου του ενισχυτή. Στα μειονεκτήματα επίσης είναι ότι ούτε αυτή η τεχνική διορθώνει το offset του latch. Είναι σαφώς βελτιωμένη σε σχέση με τις προηγούμενες και χρησιμοποιείται σε αρχιτεκτονικές flash και folding υψηλού ρυθμού μετατροπής. Συνοψίζοντας εστιάζουμε στα κυριότερα σημεία των τεχνικών απαλοιφής του offset.το offset βελτιώνεται, κάποιες φορές ικανοποιητικά αλλά δεν μηδενίζεται.

18 ΤΑΣΗ ΕΚΤΡΟΠΗΣ OFFSET-ΒΙΒΛΙΟΓΡΑΦΙΚΗ ΑΝΑΣΚΟΠΗΣΗ Όσο αυξάνουμε το κέρδος του προενισχυτή μειώνουμε το offset. Αυτό όμως επιδρά αρνητικά στην ταχύτητα του κυκλώματος. Πολλές από τις τεχνικές χρησιμοποιούν πυκνωτές για να επιτύχουν μείωση του offset ταυτόχρονα όμως εισάγονται παρασιτικές χωρητικότητες και αυξάνεται η χωρητικότητα εισόδου. Ταυτόχρονα μειώνεται η ταχύτητα του ενισχυτή. Κυριότερο μειονέκτημα και υψηλού ενδιαφέροντος αποτελεί το γεγονός ότι καμία από τις προαναφερθείσες τεχνικές δεν διορθώνει το offset του latch.

ΣΧΕΔΙΑΣΗ ΤΟΥ FLASH ADC 19 3o Κεφάλαιο Σχεδίαση του flash ADC Στα πλαίσια της διπλωματικής εργασίας σχεδιάστηκε ένας μετατροπέας A/D flash αρχιτεκτονικής στον οποίο εφαρμόζεται η προτεινόμενη τεχνική απαλοιφής του offset, με βάση τις προδιαγραφές λειτουργίας που δίνονται στον Πίνακα 1. Πίνακας 1: Προδιαγραφές λειτουργίας του ADC Τεχνολογία CMOS 90nm Single poly 8 metals Ανάλυση Resolution 6 bits Συχνότητα ρολογιού CLK 1.7GHz Τροφοδοσία VDD 1.2Volts Τάση εισόδου Vin 600mV(differential) Συχνότητα εισόδου Fin 500MHz Signal-to-noise ratio SNR(min) 33dB Spurious Frequency Dynamic Range SFDR(min) 43dB Signal-to-noise-and-distortion ratio SINAD(min) 33.5dB Differential Non-Linearity DNL LSB Integral Non-Linearity INL LSB Common-mode Voltage Vcm 800mV Το block διάγραμμα του ADC παρουσιάζεται στο Σχήμα 12. Σχήμα 12: Διάγραμμα βαθμίδων της αλυσίδας του A/D μετατροπέα Η αλυσίδα του μετατροπέα περιλαμβάνει τον προενισχυτή, τον συγκριτή τύπου Track-and-Latch που αποτελείται από τρία στάδια (τρία latch κυκλώματα), ένα

20 ΣΧΕΔΙΑΣΗ ΤΟΥ FLASH ADC κύκλωμα που μετατρέπει την διαφορική έξοδο του τελευταίου latch σε μία ψηφιακή στάθμη 0 ή 1 (cml-to-cmos) και το κύκλωμα πόλωσης (bias). 3.1 Προενισχυτής Η βαθμίδα του προενισχυτή περιλαμβάνει ένα μόνο στάδιο ενίσχυσης που αποτελείται από ένα διπλό διαφορικό ζεύγος ενίσχυσης (fully differential amplifier), όπως φαίνεται στο Σχήμα 13. Σχήμα 13: Προενισχυτής προσαρμοσμένος στην τεχνική απαλοιφής offset Τα τρανζίστορ Μ1, Μ2 και Μ3, Μ4 αποτελούν τα διαφορικά ζεύγη τα οποία συγκρίνουν το αναλογικό σήμα εισόδου (Vinp, Vinm) με τις αντίστοιχες τάσεις αναφοράς που παράγονται από την σκάλα αντιστάσεων (Vrefp, Vrefm), το σήμα της εισόδου εμφανίζεται ενισχυμένο στην έξοδο (voutp, voutm). Για τα τρανζίστορ Μ1, Μ2, Μ3, Μ4 επιλέχθηκαν τρανζίστορ χαμηλής τάσης κατωφλίου (lvt) τριπλού πηγαδιού (triple well) από την τεχνολογία nmos 90nm (ΠΑΡΑΡΤΗΜΑ I). Η πόλωση του κυκλώματος επιτυγχάνεται μέσω των Μ4, Μ5 τα οποία έχουν σταθερή τάση στην πύλη (gate) των τρανζίστορ, η οποία παράγεται εξωτερικά από ένα κύκλωμα πόλωσης. Η σταθερή αυτή τάση είναι 403mV (vbias), έτσι ώστε ελέγχοντας τις διαστάσεις των τρανζίστορ W και L, να μπορούμε να

ΣΧΕΔΙΑΣΗ ΤΟΥ FLASH ADC 21 καθορίσουμε το ρεύμα που διαρρέονται οι δύο κλάδοι αντίστοιχα κι επομένως το των τρανζίστορ των διαφορικών ζευγών. Οι αντιστάσεις που επιλέχθηκαν από την τεχνολογία, είναι της τάξης των 2kΩ και αποτελούν το φορτίο του ενισχυτή. Το κέρδος του διαφορικού ενισχυτή υπολογίζεται από τη σχέση 13: (13) Κατά την AC ανάλυση που πραγματοποιήθηκε, μετρήθηκε η ενίσχυση του σήματος, αποτέλεσμα το οποίο συμφωνεί με την τιμή που υπολογίστηκε θεωρητικά. Παρατηρούμε πως η ενίσχυση είναι αρκετά μικρή, γεγονός που δεν επηρεάζει την συμπεριφορά του κυκλώματος, καθώς η τεχνική απαλοιφής του offset που εφαρμόζεται διορθώνει το offset ολόκληρης της αλυσίδας, άρα και του latch, και επομένως δεν υπάρχει ανάγκη αύξησης του κέρδους του προενισχυτή. Η χωρητικότητα εισόδου υπολογίσθηκε με βάση την σχέση 14: (14) Σχήμα 14: Συχνοτική απόκριση της βαθμίδας του προενισχυτή Στο Σχήμα 14 φαίνεται η συχνοτική απόκριση του ενισχυτή. Το εύρος ζώνης συχνοτήτων (bandwidth) του ενισχυτή υπολογίσθηκε και είναι αρκετά μεγάλο, δηλαδή 6-7 φορές μεγαλύτερο από την μέγιστη συχνότητα εισόδου, όπως απαιτείται σε υψηλής ταχύτητας μετατροπείς.

22 ΣΧΕΔΙΑΣΗ ΤΟΥ FLASH ADC 3.2 Συγκριτής τύπου Track-and-Latch Σχήμα 15: Συγκριτής τύπου Track-and-Latch Η τοπολογία του κυκλώματος Track-and-Latch παρουσιάζεται στο Σχήμα 15, [11]. Τα τρανζίστορ και αποτελούν τη βαθμίδα εισόδου του latch κυκλώματος ή βαθμίδα ακολουθίας (track) που ακολουθεί τις μεταβολές της εισόδου. Τα σταυρωτά συνδεδεμένα (cross-coupled) τρανζίστορ και εξυπηρετούν στην αποθήκευση της πληροφορίας. Οι φάσεις της ακολουθίας και της μανδάλωσης καθορίζονται από το σήμα ρολογιού clk και το συμπληρωματικό του clkb που εφαρμόζονται ως είσοδοι στο διαφορικό ζεύγος ΜΝ 5, ΜΝ 6. Όταν το ρολόι είναι «ψηλά» (λογικό 1 ), το ρεύμα πόλωσης I SS διαρρέει αποκλειστικά τον κλάδο που ακολουθεί (κάνει track), δηλαδή τα, κι έτσι το σήμα εισόδου ενισχύεται ελαφρά και συγκρατείται μέχρι να γίνει η επόμενη σύγκριση. Με αυτόν τον τρόπο τα

ΣΧΕΔΙΑΣΗ ΤΟΥ FLASH ADC 23 και επιτρέπουν στην έξοδο να ακολουθεί την είσοδο. Στη φάση της μανδάλωσης το ρολόι είναι «χαμηλά» (λογικό 0 ), άρα το στάδιο ακολουθίας είναι ανενεργό και επομένως ο κλάδος που γίνεται η μανδάλωση διαρρέεται από ρεύμα κι έτσι αποθηκεύεται η λογική κατάσταση στην έξοδο. Το λογικό 1 αντιστοιχεί σε τάση 1.2 Volts και το λογικό 0 σε 600mV, στην συγκεκριμένη εφαρμογή. Η πόλωση του κυκλώματος γίνεται μέσω του τρανζίστορ το οποίο τροφοδοτείται με σταθερή τάση στην πύλη του, εξωτερικά, από το ίδιο κύκλωμα πόλωσης που χρησιμοποιεί ο προενισχυτής. Η βαθμίδα του συγκριτή αποτελείται από τρία κυκλώματα Track-and-Latch εκ των οποίων το πρώτο latch διαφέρει ως προς τα χαρακτηριστικά από τα άλλα δύο που είναι ακριβώς όμοια, η λειτουργία τους παραμένει η ίδια. Στο δεύτερο και τρίτο latch οι διαστάσεις των τρανζίστορ είναι οι ελάχιστες δυνατές (έτσι ώστε να πληρούνται και οι αρχικές προδιαγραφές του μετατροπέα) για να πετύχουμε την βέλτιστη ταχύτητα του κυκλώματος χωρίς να μας απασχολεί η τάση εκτροπής offset που παρουσιάζουν, εφόσον πρόκειται για ψηφιακές πλέον τιμές. Στο σημείο αυτό θα πρέπει να αναφερθούν τα προβλήματα που αντιμετωπίστηκαν κατά τον σχεδιασμό του κυκλώματος του συγκριτή. Κατά την διάρκεια της προσομοίωσης της λειτουργίας του latched συγκριτή παρατηρήθηκε ότι ο συγκριτής παρουσίαζε υστέρηση δηλαδή καθυστερούσε να αντιληφθεί την αλλαγή της τάσης στην είσοδό του με αποτέλεσμα να η έξοδος του να αλλάζει κατάσταση με κάποια καθυστέρηση. Το γεγονός αυτό καθιστά αδύνατη την εφαρμογή της προτεινόμενης τεχνικής για την απαλοιφή του offset η οποία ρυθμίζει το offset με ψηφιακό τρόπο χρησιμοποιώντας την έξοδο του συγκριτή. Επιπλέον, πρόβλημα αποτέλεσε η εμφάνιση στιγμιαίων παρασιτικών τάσεων ή kickback noise, φαινόμενο συνηθισμένο για συγκριτές τύπου Track-and-Latch. Την λύση στα δύο αυτά προβλήματα έδωσε η εισαγωγή ενισχυτή και συγκεκριμένα ενός απλού διαφορικού ζεύγους μετά το πρώτο latch. Οι προσομοιώσεις επιβεβαιώνουν την ορθή λειτουργία του κυκλώματος [11].

24 ΣΧΕΔΙΑΣΗ ΤΟΥ FLASH ADC 3.3 Κύκλωμα cml-to-cmos Το κύκλωμα αυτό μετατρέπει τη διαφορική έξοδο του συγκριτή σε ψηφιακό παλμό Τ, η οποία αντιστοιχεί σε 0 Volts για την «χαμηλή» στάθμη και 1.2Volts για την λογική στάθμη 1. Το κύκλωμα αυτό είναι απαραίτητο στην συγκεκριμένη περίπτωση, διότι η έξοδος Τ αποτελεί είσοδο για το ψηφιακό κύκλωμα που χρησιμοποιεί η συγκεκριμένη τεχνική απαλοιφής του offset. Το κύκλωμα παρουσιάζεται στο Σχήμα 16 [6]. Σχήμα 16: Κύκλωμα Cml-to-cmos Αποτελείται από ένα διαφορικό ζεύγος, και PMOS τρανζίστορ ως φορτία. Μετά την έξοδο χρησιμοποιούνται δύο αντιστροφείς ώστε να προκύπτει στην έξοδο καθαρός παλμός απαλλαγμένος από θόρυβο. 3.4 Κύκλωμα πόλωσης Η πόλωση των διάφορων βαθμίδων του συγκριτή επιτυγχάνεται με το κύκλωμα πόλωσης, η συνδεσμολογία του οποίου δίνεται στο Σχήμα 17, [12]. Το κύκλωμα αυτό παρέχει σταθερή τάση 403mVolts.

Σχήμα 17: Κύκλωμα πόλωσης ΣΧΕΔΙΑΣΗ ΤΟΥ FLASH ADC 25

26 ΣΧΕΔΙΑΣΗ ΤΟΥ FLASH ADC

ΠΡΟΤΕΙΝΟΜΕΝΗ ΤΕΧΝΙΚΗ ΑΠΑΛΟΙΦΗΣ ΤΟΥ OFFSET 27 4o Κεφάλαιο Προτεινόμενη τεχνική απαλοιφής του offset Στην ενότητα αυτή περιγράφεται η τεχνική απαλοιφής του offset που προτείνεται και εφαρμόστηκε στον μετατροπέα που σχεδιάστηκε στο 3 ο κεφάλαιο. Πρόκειται για μία τεχνική που διορθώνει το offset ολόκληρης της αλυσίδας του μετατροπέα, γεγονός που επιτρέπει την ελαχιστοποίηση των διαστάσεων των στοιχείων και ως εκ τούτου την αύξηση των συχνοτήτων λειτουργίας και ταυτόχρονα μείωση κατανάλωσης ρεύματος. Να σημειωθεί ότι δεν χρησιμοποιούνται πυκνωτές, ούτε απαιτούνται επιπλέον βαθμίδες ενίσχυσης διότι δεν υπάρχει ανάγκη αύξησης του κέρδους της βαθμίδας του προενισχυτή εφόσον το offset του latch διορθώνεται. Η μείωση του offset γίνεται με ψηφιακό έλεγχο της τάσης υποστρώματος των τρανζίστορ της εισόδου. Η προτεινόμενη τεχνική είναι βασισμένη σε μια δημοσίευση του 2010 με τίτλο «Bulk Voltage Trimming Offset Calibration for High-Speed Flash ADCs» των Junjie Yao, Jin Liu και Hoe Lee [1]. Στην εργασία αυτή η τεχνική απαλοιφής του offset εφαρμόζεται σε έναν μετατροπέα A/D 4-bits αρχιτεκτονικής flash σε CMOS τεχνολογία 90nm. Ο μετατροπέας αποτελείται από προενισχυτή ενός σταδίου και συγκριτή τριών σταδίων. Το ψηφιακό κύκλωμα για την μείωση του offset εφαρμόζεται σε κάθε προενισχυτή διορθώνοντας και το offset του συγκριτή. Συγκεκριμένα ο προενισχυτής υλοποιείται από δύο διαφορικά ζεύγη PMOS τρανζίστορ και αντιστάσεις ως φορτίο. Το κύκλωμα χρησιμοποιεί διαφορετικές τροφοδοσίες, για το αναλογικό κομμάτι στα 1.2Volts, 2.5 και 3.3Volts για το ψηφιακό. Προκειμένου να γίνει σύγκριση της τεχνικής που προτείνεται στην εργασία [1] και της προτεινόμενης τεχνικής απαλοιφής του offset, ο μετατροπέας A/D του 3 ου κεφαλαίου σχεδιάστηκε με ανάλυση 4-bits όπως και στην εργασία [1]. Ο μετατροπέας που σχεδιάστηκε στα πλαίσια της διπλωματικής εργασίας είναι μεγαλύτερης ανάλυσης 6-bits αρχιτεκτονικής flash και στην ίδια τεχνολογία 90nm (το κύκλωμα του μετατροπέα περιγράφεται στο 3 ο κεφάλαιο). Επιλέχθηκαν NMOS τρανζίστορ τεχνολογίας τριπλού πηγαδιού (triple well) και χαμηλής τάσης κατωφλίου αντί των PMOS, κυρίως επειδή παρέχουν καλύτερη

28 ΠΡΟΤΕΙΝΟΜΕΝΗ ΤΕΧΝΙΚΗ ΑΠΑΛΟΙΦΗΣ ΤΟΥ OFFSET απομόνωση μεταξύ των πηγαδιών (ΠΑΡΑΡΤΗΜΑ Ι). Για το κύκλωμα του μετατροπέα και του ψηφιακού κυκλώματος με τον οποίο επιτυγχάνεται ο έλεγχος της τάσης υποστρώματος χρησιμοποιείται μία και μόνο τάση τροφοδοσίας μόλις 1.2Volts. Το ψηφιακό κύκλωμα με το οποίο επιτυγχάνεται η απαλοιφή του offset (offset calibration circuit, OSCAL) αποτελείται χονδρικά από μία μονάδα ελέγχου, δικτύωμα αντιστάσεων 4-bits μαζί με έναν αποκωδικοποιητή 16 σε 1 που αποτελούν τον DAC (digital-to-analog converter) και δύο πολυπλέκτες. Στο Σχήμα 18 παρουσιάζεται το κύκλωμα του προενισχυτή και το ψηφιακό κύκλωμα που χρησιμοποιείται για την απαλοιφή του offset [13]. Σχήμα 18: Στάδιο προενισχυτή σε συνδυασμό με το ψηφιακό κύκλωμα που χρησιμοποιείται για την μείωση του offset

ΠΡΟΤΕΙΝΟΜΕΝΗ ΤΕΧΝΙΚΗ ΑΠΑΛΟΙΦΗΣ ΤΟΥ OFFSET 29 Η διαδικασία μείωσης του offset ακολουθεί την εξής λογική: Το ρεύμα του απαγωγού μεταβάλλεται σε συνάρτηση με την τάση κατωφλίου. Συνεπώς, με τον έλεγχο της τάσης κατωφλίου μπορούμε να εξισώσουμε το ρεύμα των τρανζίστορ προσεγγίζοντας την συνθήκη δηλαδή να έχουμε μηδενική διαφορική έξοδο όταν έχουμε μηδενική διαφορική είσοδο. Η τάση ως γνωστό εξαρτάται από την τάση πηγής-υποστρώματος, όπως φαίνεται στις σχέσεις 15 και 16, [14]. όπου μ : η ευκινησία των φορέων διαύλου (15) (16) C ox : η χωρητικότητα της πύλης-υποστρώματος ανά μονάδα επιφάνειας φ F : η στάθμη Fermi V SB : η τάση πηγής-υποστρώματος V T0 : η τιμή της τάσης της πύλης για την οποία η πυκνότητα του φορτίου αναστροφής Qi γίνεται μηδέν. γ : παράμετρος του φαινομένου της πόλωσης υποστρώματος (bodyeffect) Με αυτό τον τρόπο επιτυγχάνουμε τον έλεγχο της V TH, μεταβάλλοντας την τάση υποστρώματος των τρανζίστορ της εισόδου. Ονομάζουμε τα σήματα που συνδέονται αντίστοιχα στα υποστρώματα των τρανζίστορ LT για τα Μ1 και Μ3 και RT για τα Μ2 και Μ4. Οι τάσεις αυτές παράγονται από δικτύωμα 16 αντιστάσεων (4-bits resistor string digital-to-analog converter), η κατάλληλη τάση VB επιλέγεται από έναν αποκωδικοποιητή 16 σε 1 (tree decoder) και με τη βοήθεια δύο πολυπλεκτών (multiplexers) παράγονται τα σήματα LT και RT τα οποία συνδέονται στο υπόστρωμα των τρανζίστορ με τον τρόπο που εξηγήσαμε παραπάνω, όπως φαίνεται στο Σχήμα 18. Οι τάσεις αναφοράς που χρησιμοποιεί η σκάλα αντιστάσεων είναι τα 0V έως τα 400mV. Τονίζεται ότι η περίπτωση ανάστροφης πόλωσης της επαφής pn πηγής-υποστρώματος εξετάσθηκε και προέκυψε ότι για την χειρότερη περίπτωση η τάση της πηγής βρίσκεται περίπου 100mV πάνω από την τάση

30 ΠΡΟΤΕΙΝΟΜΕΝΗ ΤΕΧΝΙΚΗ ΑΠΑΛΟΙΦΗΣ ΤΟΥ OFFSET υποστρώματος. Η συμπεριφορά αυτή δικαιολογείται γιατί πρόκειται για τρανζίστορ χαμηλής τάσης κατωφλίου περίπου στα. 4.1 Λειτουργία του κυκλώματος κατά την διάρκεια της ρύθμισης του offset. Κατά την διάρκεια της ρύθμισης του offset (offset calibration) οι είσοδοι Vinp, Vinm, Vrefp, Vrefm τίθενται σε κοινή τάση λειτουργίας (common-mode voltage) με αποτέλεσμα η έξοδος Τ του κυκλώματος σε κάθε αλυσίδα, να καθορίζεται μόνο από την τάση offset της βαθμίδας του προενισχυτή και του συγκριτή. Στην περίπτωση αυτή η τάση offset ορίζεται ως η τιμή της διαφορικής εξόδου του συγκριτή ( ). Όταν η έξοδος Τ=0 τα τρανζίστορ Μ1 και Μ3 απαιτούν υψηλότερη τάση κατωφλίου V THN ώστε να μειωθεί το ρεύμα απαγωγού (σχέσεις 15 και 16), επομένως το LT θα ισούται με 400mV και το RT θα μειώνεται σταδιακά μέχρι να αλλάξει κατάσταση η έξοδος Τ. Στην περίπτωση που Τ=1 τότε τα τρανζίστορ Μ2 και Μ4 απαιτούν ψηλότερη τάση κατωφλίου (ή αντίστοιχα τα Μ1, Μ3 χαμηλότερη V THN ) άρα RT=400mV και LT μειώνεται σταδιακά. Με βάση την τιμή της εξόδου Τ η μονάδα ελέγχου (control unit) η οποία περιγράφεται παρακάτω, παράγει ένα σήμα SEL που εφαρμόζεται στους δύο πολυπλέκτες ώστε να δώσουν τις κατάλληλες τιμές στα σήματα LT και RT. Η κατάλληλη τιμή για την τάση υποστρώματος VB καθορίζεται κάθε φορά από μονάδα ελέγχου μέσω των ψηφίων (έξοδος του counter) τα οποία ελέγχουν τον DAC (δηλαδή την σκάλα αντιστάσεων μαζί με τον αποκωδικοποιητή 16 σε 1). 4.2 Περιγραφή της μονάδας ελέγχου (control unit) Η μονάδα ελέγχου (control unit) σχεδιάστηκε ακολουθώντας το διάγραμμα καταστάσεων που παρουσιάζεται στο Σχήμα 19. Αποτελείται βασικά από τα εξής κυκλώματα: 4-bit μετρητής (counter) 4-bit καταχωρητής (register) Κύκλωμα ανίχνευσης αλλαγής κατάστασης της εξόδου 1-bit καταχωρητής (register)

ΠΡΟΤΕΙΝΟΜΕΝΗ ΤΕΧΝΙΚΗ ΑΠΑΛΟΙΦΗΣ ΤΟΥ OFFSET 31 Σχήμα 19: Λογικό διάγραμμα για την υλοποίηση της μονάδας ελέγχου Το κύκλωμα του μετρητή υλοποιήθηκε με JK flip flops με reset. Ο counter ξεκινάει να μετράει από το 0 όταν δέχεται στην είσοδο του ένα σήμα Trigger, που είναι ουσιαστικά ένας παλμός μικρής διάρκειας για την εκκίνηση της λειτουργίας των κυκλωμάτων, και σταμάτα όταν έρθει σήμα STOP που σημαίνει και το τέλος του offset calibration. Όσο μετράει o counter η τάση VB μεταβάλλεται βηματικά μέχρι αυτός να σταματήσει και με αυτό τον τρόπο ορίζεται η τιμή της VB η οποία στη συνέχεια πηγαίνει στους πολυπλέκτες για να επιλέξουν ποιο από τα σήματα LT ή RT θα πάρει την τιμή VB. Χαρακτηριστικό του counter είναι ότι λειτουργεί με CLK, ένα ρολόι πολύ αργό σε σχέση με αυτό που χρησιμοποιεί ο συγκριτής clk. Για την ακρίβεια η συχνότητα του CLK f CLK =200ΜHz ενώ η συχνότητα ρολογιού του συγκριτή f clk =1.7GHz (συχνότητα λειτουργίας του μετατροπέα). Ο λόγος που παρουσιάζει αυτή την καθυστέρηση το ψηφιακό κύκλωμα ως προς το αναλογικό είναι για να προλάβει ο συγκριτής να αλλάξει κατάσταση εξόδου καθώς μεταβάλλεται η τάση υποστρώματος. Το ίδιο ρολόι χρησιμοποιείται κι από τα υπόλοιπα κυκλώματα της μονάδας ελέγχου.

32 ΠΡΟΤΕΙΝΟΜΕΝΗ ΤΕΧΝΙΚΗ ΑΠΑΛΟΙΦΗΣ ΤΟΥ OFFSET Για να ενεργοποιηθεί το σήμα STOP πρέπει να συμβεί ένα από τα δύο ενδεχόμενα: είτε να αλλάξει κατάσταση η έξοδος του συγκριτή δηλαδή Τ: 0 1 ή 1 0, είτε ο counter να φτάσει στην κατάσταση 1111 (τερματισμός). Το κύκλωμα ανίχνευσης αλλαγής κατάστασης της εισόδου υλοποιείται από ένα D flip flop που έχει ως είσοδο το Τ και ουσιαστικά αποθηκεύει την αρχική κατάσταση της εξόδου αυτό συμβαίνει γιατί χρησιμοποιεί για ρολόι το σήμα Trigger. Επιπλέον με μία λογική πύλη XOR που στη μία είσοδό της εφαρμόζεται η έξοδος του D flip flop και στην άλλη η παρούσα κατάσταση της εξόδου, παίρνουμε 1 στην έξοδο μόνο αν έχουμε διαφορετικές εισόδους, ο πίνακας αλήθειας της XOR δίνεται παρακάτω Πίνακας 2. Πίνακας 2: Πίνακας αλήθειας ΧΟR Α Β out 0 0 0 0 1 1 1 0 1 1 1 0 Η κατάσταση 1111 του counter αναγνωρίζεται με μία λογική πύλη AND τεσσάρων εισόδων στις οποίες εφαρμόζονται τα ψηφία εξόδου του counter D 1-4. Οι έξοδοι των δύο κυκλωμάτων που μόλις περιγράψαμε εφαρμόζονται σε μία λογική πύλη OR δύο εισόδων η οποία δίνει 1 στην έξοδό της αν μία από τις δύο ή και οι δύο είσοδοι είναι 1. Όταν η OR δώσει 1 στην έξοδό της ενεργοποιείται το σήμα STOP το οποίο σταματά τον μετρητή.για την ακρίβεια το σήμα STOP ελέγχει έναν διακόπτη PMOS ο οποίος όταν είναι κλειστός στην έξοδό του δίνει το clk2 που ουσιαστικά είναι το CLK που χρησιμοποιεί ο counter. Κατά την φάση που διαρκεί η ρύθμιση του offset το σήμα STOP είναι 0 και επομένως παίρνει κανονικά clk2 ο counter και λειτουργεί, όταν το STOP γίνει 1 παύει να άγει το PMOS τρανζίστορ άρα δεν δίνει τον παλμό ρολογιού στην έξοδό του και έτσι αυτός σταματά να μετρά και η έξοδος του αποθηκεύεται στον 4-bit καταχωρητή. Το γεγονός αυτό σημαίνει και το τέλος του offset calibration. Τότε η τιμή του Τ αποθηκεύεται στον 1-bit καταχωρητή και στο σήμα SEL αντιπροσωπεύει την τιμή του Τ. Έτσι το SEL παίρνει τιμές 0 ή 1. Στην περίπτωση μηδενικού offset λόγω του αργού ρολογιού που χρησιμοποιεί το ψηφιακό κύκλωμα, προλαβαίνει να ανιχνεύσει την κατάσταση και να παράγει σήμα STOP πριν αρχίσει να μεταβάλλεται η τάση VB κι έτσι τα LT και RT θα έχουν κοινή τάση τα 400mV.

ΠΡΟΤΕΙΝΟΜΕΝΗ ΤΕΧΝΙΚΗ ΑΠΑΛΟΙΦΗΣ ΤΟΥ OFFSET 33 Η DC τάση εξόδου Voutp αντιστοιχεί στην τάση απαγωγού των Μ1 και Μ3, και η Voutm αντίστοιχα των Μ2 και Μ4. Το offset με αναφορά στην έξοδο του προενισχυτή είναι. Το offset με αναφορά ως προς την είσοδο του συγκριτή που ακολουθεί προστίθεται στο offset του προενισχυτή. Ως εκ τούτου το offset του latch απαλείφεται στην έξοδο του προενισχυτή, μεταβάλλοντας κατάλληλα τις εξόδους του Voutp, Voutm μέσω του υποστρώματος των τρανζίστορ εισόδου. Από τις σχέσεις 15 και 16 φαίνεται ότι το ρεύμα δεν είναι γραμμική συνάρτηση της τάσης πηγήςυποστρώματος αλλά μεταβάλλεται ανάλογα με την τετραγωνική ρίζα της. Άρα έχουμε μη γραμμική εξάρτηση της διαφορικής εξόδου του με την. Επιπλέον μη-γραμμικότητα παρουσιάζει ο DAC που οφείλεται σε mismatches μεταξύ των αντιστάσεων στο δικτύωμα των αντιστάσεων. Κατά συνέπεια η μη γραμμικότητα της τεχνικής απαλοιφής του offset είναι συνδυασμός της μη γραμμικότητας του συστήματος κατά την μεταβολή των τάσεων του υποστρώματος και του DAC. 4.3 Προδιαγραφές του offset για τον ADC Ο μετατροπέας A/D που σχεδιάστηκε έχει ανάλυση 6 bits και διαφορική είσοδο στα (peak-to-peak differential). Από την σχέση 3 υπολογίζουμε σύμφωνα με τις προδιαγραφές του ADC το : (17) Για να προσδιορίσουμε την μέγιστη ανεκτή τιμή του offset σε ολόκληρη την αλυσίδα του μετατροπέα, υπολογίζουμε το sigma offset σ( ) ή απλά σ. Η συνθήκη που πρέπει να ικανοποιείται είναι 6sigma= άρα προκύπτει ότι: Το σ( ) της αλυσίδας υπολογίζεται σύμφωνα με την σχέση 18: (18) όπου Α είναι παράμετρος της τεχνολογίας με σταθερή τιμή Μετρήθηκε, πριν τη ρύθμιση του offset.

34 ΠΡΟΤΕΙΝΟΜΕΝΗ ΤΕΧΝΙΚΗ ΑΠΑΛΟΙΦΗΣ ΤΟΥ OFFSET 4.4 Ανάλυση του DAC Η επιλογή της ανάλυση 4-bits του DAC ήταν αποτέλεσμα προσομοιώσεων Monte Carlo με το εργαλείο του Cadence προκειμένου να διαπιστωθεί η ακρίβεια και το εύρος του offset που διορθώνεται σε κάθε βήμα LSB του DAC καθώς και το εύρος του συνολικού offset που μπορεί να διορθώσει η εφαρμοζόμενη τεχνική στον μετατροπέα που σχεδιάστηκε. Όπως γίνεται αντιληπτό υπάρχει μία αντίστροφη σχέση μεταξύ της πολυπλοκότητας και της ακρίβειας. Μεγαλύτερης ανάλυσης DAC θα πρόσφερε μεγαλύτερη ακρίβεια αλλά θα αύξανε κατά πολύ την πολυπλοκότητα του κυκλώματος καθώς και την κατανάλωση ρεύματος και το εμβαδό της επιφάνειας. Να σημειωθεί ότι σχεδιάστηκε και προσομοιώθηκε και η περίπτωση του DAC ανάλυσης 6-bits με την οποία σαφώς έχουμε μεγαλύτερη ακρίβεια, τα αποτελέσματα παρατίθενται στον συγκεντρωτικό Πίνακα 10. Παρόλα αυτά επιλέχθηκε ανάλυση 4-bits ως μέση λύση ισορροπίας μεταξύ πολυπλοκότητας και ακρίβειας, εφόσον υπήρχε δυνατότητα επιλογής δεδομένου ότι η προδιαγραφή για ικανοποιείται και στις δύο περιπτώσεις. Συγκεκριμένα το μέγεθος κάθε βήματος δίνεται από την σχέση 19: (19) Υπολογίσθηκε ότι κάθε βήμα 25mV αντιστοιχεί σε 2,3mV περίπου, διόρθωση του offset του ADC. Το συνολικό offset της αλυσίδας που μπορεί να διορθωθεί υπολογίστηκε από τα αποτελέσματα της Monte Carlo (100 runs) και έχει εύρος.

ΑΠΟΤΕΛΕΣΜΑΤΑ ΠΡΟΣΟΜΟΙΩΣΕΩΝ 35 5o Κεφάλαιο Αποτελέσματα προσομοιώσεων Χρησιμοποιήθηκε το πρόγραμμα αναλογικής σχεδίασης Cadence και συγκεκριμένα Monte Carlo προσομοιώσεις για τον προσδιορισμό του offset, για τον μετατροπέα flash ADC που σχεδιάστηκε, ανάλυσης 6 bits και 4 bits έτσι ώστε να έχουμε άμεση σύγκρισή των επιδόσεων του μετατροπέα που σχεδιάστηκε με αυτόν που προτάθηκε στην [1]. Σε όλες τις περιπτώσεις πραγματοποιήθηκε FFT ανάλυση για τον προσδιορισμό των επιδόσεων του μετατροπέα στα υπόλοιπα χαρακτηριστικά που καθορίζονται από τις δοθείσες προδιαγραφές λειτουργίας (Πίνακας 1). Πίνακας 3: Αποτελέσματα προσομοιώσεων για το offset, του ADC 6-bits Flash ADC 6bits (OSKAL 4bits ) Input Referred Offset min max sigma εύρος Before Calibration -34mV 32mV 11.8 mv (1.12LSB) mv After Calibration -0.5mV 2.75mV 680μV (0.16LSB) 3.25mV Flash ADC 6bits (OSKAL 6bits ) Input Referred Offset min max sigma εύρος Before Calibration -34mV 32mV 11.8 mv (1.12LSB) mv After Calibration -185μV 1.15mV 391μV (0.09LSB) 1.2mV Στον Πίνακα 3 δίνονται τα αποτελέσματα της Monte Carlo προσομοίωσης (100runs) για το offset της αλυσίδας του flash ADC ανάλυσης 6bits. Παρουσιάζονται η μέγιστη και ελάχιστη τιμή του offset καθώς και το sigma offset που εμφανίζει ο ADC αρχικά και μετά την μείωση του offset με την τεχνική απαλοιφής του offset. Να σημειωθεί ότι η τιμή για το sigma offset υπολογίσθηκε στην ενότητα 4.5, σύμφωνα με την συνθήκη 6sigma= δηλαδή παρατηρούμε ότι η συνθήκη ικανοποιείται πετυχαίνοντας μάλιστα αρκετά μικρότερη τιμή για το sigma. Συγκεκριμένα το sigma για το offset, πριν την ρύθμισή του είναι σ=1.12lsb, και μετά την ρύθμισή του, βελτιώνεται θεαματικά, επιτυγχάνοντας την τιμή σ=0.16lsb. Στην συνέχεια του πίνακα δίνονται τα αποτελέσματα των προσομοιώσεων χρησιμοποιώντας DAC

36 ΑΠΟΤΕΛΕΣΜΑΤΑ ΠΡΟΣΟΜΟΙΩΣΕΩΝ μεγαλύτερης ανάλυσης 6bits επομένως καλύτερης ακρίβειας όπως γίνεται φανερό από τον πίνακα. Αυτό βέβαια οφείλεται στο βήμα του DAC που είναι 6.25mV αντί των 25mV του 4bit ανάλυσης DAC. Το βήμα του DAC ανάλυσης 6- bits υπολογίζεται αντίστοιχα από την σχέση 19. Υπολογίσθηκε ότι κάθε βήμα 6.25mV του DAC αντιστοιχεί σε 0.56mV περίπου, διόρθωση του offset του ADC, παρέχοντας σαφώς καλύτερη ακρίβεια. Στο παρακάτω Σχήμα 20 παρουσιάζονται τα αντίστοιχα ραβδογράμματα που προέκυψαν από την Monte Carlo ανάλυση για τον 6bits flash ADC. Σχήμα 20: Monte Carlo ανάλυση για τον 6bits flash ADC (α) πριν τη ρύθμιση (β) μετά τη ρύθμιση του offset

ΑΠΟΤΕΛΕΣΜΑΤΑ ΠΡΟΣΟΜΟΙΩΣΕΩΝ 37 Πραγματοποιήθηκε FFT ανάλυση για την μέτρηση των μεγεθών SFDR, SNR, SINAD, ENOB (οι ορισμοί δίνονται στο Παράρτημα ΙΙ). Τα αποτελέσματα μετρήθηκαν για τον ADC 6bits για συχνότητα ρολογιού συχνότητα εισόδου και με ανάλυση στα 1024 σημεία. Οι τιμές των μεγεθών που μετρήθηκαν με FFT ανάλυση δίνονται στον Πίνακα 4, καθώς και το αντίστοιχο διάγραμμα για το SFDR φαίνεται στο Σχήμα 21. Πίνακας 4: FFT ανάλυση του ADC 6-bits, με συχνότητα λειτουργίας 1.7GHz FFT ανάλυση 1024 σημεία fin 500MHz SFDR (db) 47.46 SNR (db) 37.13 SINAD (db) 37.13 ENOB (bits) 5.876 Σχήμα 21: Διάγραμμα για το SFDR όπως προκύπτει από FFT ανάλυση για τον 6bits flash ADC

38 ΑΠΟΤΕΛΕΣΜΑΤΑ ΠΡΟΣΟΜΟΙΩΣΕΩΝ Τα αποτελέσματα που παρουσιάζονται στον Πίνακα 4 προκύπτουν από προσομοίωση σε κανονικές συνθήκες λειτουργίας (typical), δηλαδή σε θερμοκρασία 55 ο C και design της τεχνολογίας που χρησιμοποιείται. Στον Πίνακα 5 παρουσιάζονται οι τιμές των μεγεθών που προκύπτουν από προσομοιώσεις σε συνθήκες, slow-hot και fast-cold. Πίνακας 5: FFT ανάλυση του flash ADC (6bits) σε διάφορες συνθήκες 64 σημεία Typical (55 ο C) Slow-hot (85 ο C) Fast-cold (-25 ο C) SFDR (db) 47.46 45.21 42.67 SNR (db) 37.13 35.86 33.59 SINAD (db) 37.13 35.86 33.35 ENOB (bits) 5.876 5.64 5.288 Σε συνθήκες μη-τυπικής λειτουργίας (55 ο C) παρατηρείται μείωση των τιμών που μετρήθηκαν στον Πίνακα 4 σε τυπικές συνθήκες προσομοίωσης, όπως είναι αναμενόμενο. Τονίζεται ότι οι τιμές του Πίνακα 5 και για τις δύο περιπτώσεις καλύπτουν τις δοθείσες προδιαγραφές λειτουργίας του ADC, με εξαίρεση την τιμή για το SFDR σε συνθήκη fast-cold (42.7dB) η οποία βρίσκεται ελάχιστα κάτω από την προδιαγραφή του SFDR (43dB). Σχήμα 22: FFT ανάλυση για το SFDR σε Slow-Hot

ΑΠΟΤΕΛΕΣΜΑΤΑ ΠΡΟΣΟΜΟΙΩΣΕΩΝ 39 Σχήμα 23: FFT ανάλυση για το SFDR σε Fast-Cold Στον πίνακα 6 δίνεται η στατική κατανάλωση ρεύματος και η κατανάλωση ισχύος της αλυσίδας του μετατροπέα, στις διάφορες συνθήκες προσομοίωσης. Πίνακας 6: Κατανάλωση της αλυσίδας του ADC 6-bits Flash ADC 6-bits Typical (55 ο C) Slow-hot (85 ο C) Fast-cold (-25 ο C) Κατανάλωση ρεύματος Κατανάλωση ισχύος (mw) 1.34mA 1.41mA 1.29mA 1.608mW 1.69mW 1.548mW Η τάση τροφοδοσίας αποτελεί έναν επιπλέον παράγοντα επηρεάζει τις τιμές των μεγεθών του Πίνακα 4. Για τον λόγο αυτό τα χαρακτηριστικά αυτά προσομοιώθηκαν για διαφορετικές τιμές τάσεων τροφοδοσίας προκειμένου να μελετηθεί η συμπεριφορά τους. Τα αποτελέσματα δίνονται στον Πίνακα 7. Πίνακας 7: FFT ανάλυση του flash ADC για διαφορετικές τάσεις τροφοδοσίας 1024 σημεία Vdd=1.1Volts typical Vdd=1.2Volts typical Vdd=1.3Volts typical SFDR (db) 40.12 47.46 51.52 SNR (db) 35.13 37.13 38.59 SINAD (db) 35.13 37.13 38.55 ENOB (bits) 5.276 5.876 5.905

40 ΑΠΟΤΕΛΕΣΜΑΤΑ ΠΡΟΣΟΜΟΙΩΣΕΩΝ Στον πίνακα 8 δίνεται η κατανάλωση ισχύος της αλυσίδας του μετατροπέα, για διαφορετικές τιμές τάσεων τροφοδοσίας, στις οποίες προσομοιώθηκε το κύκλωμα. Πίνακας 8 : Κατανάλωση ισχύος για διαφορετικές τάσεις τροφοδοσίας typical Vdd=1.1Volts Vdd=1.2Volts Vdd=1.3Volts Κατανάλωση ισχύος (mw) 1.474mW 1.69mW 1.742mW Στα Σχήματα 24 και 25 παρουσιάζονται τα διαγράμματα από την FFT ανάλυση για το SFDR, για τάση τροφοδοσίας 1.3Volts και 1.1Volts, αντίστοιχα. Σχήμα 24: FFT ανάλυση για το SFDR για Vdd=1.3Volts

ΑΠΟΤΕΛΕΣΜΑΤΑ ΠΡΟΣΟΜΟΙΩΣΕΩΝ 41 Σχήμα 25: FFT ανάλυση για το SFDR για Vdd=1.1Volts Στη συνέχεια, στον Πίνακα 9 παρουσιάζονται οι τιμές για διάφορες τιμές συχνοτήτων εισόδου με σκοπό να παρατηρήσουμε πως μεταβάλλονται τα μεγέθη του Πίνακα 4. Η ανάλυση που χρησιμοποιήθηκε αυτή τη φορά είναι πολύ μικρότερη (64 σημεία), λόγω του μεγάλου χρόνου προσομοίωσης ο οποίος αυξάνεται σημαντικά με τον αριθμό των σημείων ανάλυσης. Εκτιμάται ότι οι τιμές για το SFDR είναι 2-3dB υψηλότερες στην πραγματικότητα, παρόλα αυτά έχουμε μια γενική αίσθηση για τον τρόπο με τον οποίο μεταβάλλονται τα μεγέθη. Πρέπει να σημειωθεί ότι οι τιμές που προκύπτουν για το ENOB σε τόσο μικρή ανάλυση δεν μπορούν να θεωρηθούν αξιόπιστες. Τιμές για το ENOB μεγαλύτερες των 6 bits είναι προφανές ότι δεν είναι αποδεκτές. Απαιτείται αρκετά υψηλή ανάλυση για σωστή τη μέτρηση του ENOB σε αντίθεση με το SFDR που προσδιορίζεται αρκετά καλά και δεν παρουσιάζει μεγάλες αποκλίσεις, παρατηρείται ότι καθώς αυξάνει η ανάλυση υπάρχει μία τάση αύξησης στην τιμή του.

42 ΑΠΟΤΕΛΕΣΜΑΤΑ ΠΡΟΣΟΜΟΙΩΣΕΩΝ Πίνακας 9: FFT ανάλυση 64 σημεία fin (MHz) SFDR (db) SNR (db) SINAD (db) ENOB (bits) 22.26 46.51 39.7 38.05 5.98 79.69 45.57 41.07 38.97 5.97 185.94 45.23 40.14 35.55 6.03 398.43 43.04 35.55 37.13 6.007 504.68 46.67 37.13 37.13 5.93 823.4 48.27 37.93 37.93 6.009 Στο σχήμα 26 παρουσιάζεται ενδεικτικά, η μεταβολή των μεγεθών του Πίνακα 9 σε συνάρτηση με την συχνότητα. Η ανάλυση είναι αρκετά μικρή, 64 σημεία, λόγω του μεγάλου χρόνου προσομοίωσης. Η συμπεριφορά των μεγεθών αυτών σε διάφορες τιμές συχνοτήτων, εκτιμάται σε γενικές γραμμές ότι παρουσιάζει την ίδια τάση, δηλαδή ακολουθεί την καμπύλη του Σχήματος 26, σε σχέση με την προσομοίωση με μεγαλύτερη ανάλυση (1024 σημεία). Εξαίρεση αποτελεί η περίπτωση του ENOB για το οποίο απαιτείται όσο το δυνατόν υψηλότερη ανάλυση. Τονίζεται ότι, τιμές μεγαλύτερες των 6bits δεν γίνονται αποδεκτές. Σχήμα 26: Μεταβολή των SFDR, SNR, SINAD, ENOB συναρτήσει της συχνότητας

ΑΠΟΤΕΛΕΣΜΑΤΑ ΠΡΟΣΟΜΟΙΩΣΕΩΝ 43 Ο ADC σχεδιάστηκε σύμφωνα με τις δοθείσες προδιαγραφές (Πίνακας 1) με συχνότητα ρολογιού στα στην συνέχεια η ίδια τοπολογία μελετήθηκε και προσομοιώθηκε για συχνότητες 2GHz, 2.5GHz και 5GHz. Να σημειωθεί ότι δεν χρειάστηκε κάποια αλλαγή για την εφαρμογή της προτεινόμενης τεχνικής απαλοιφής του offset στον ADC στις υψηλότερες συχνότητες, στις οποίες μελετήθηκε. Στον Πίνακα 10 παρουσιάζονται τα αποτελέσματα της Monte Carlo προσομοίωσης (50 runs) όσο αναφορά το offset πριν και μετά την ρύθμισή του, για τις συχνότητες λειτουργίας που αναφέραμε παραπάνω. Πίνακας 10: Συγκεντρωτικός πίνακας αποτελεσμάτων για το offset Flash ADC 6bits Input Referred Offset min max sigma Before Calibration -34mV 32mV 11.8 mv After Calibration -0.5mV 2.75mV 680μV min max sigma Before Calibration -27mV 31mV 10.8 mv After Calibration -0.8mV 3.6mV 780μV min max sigma Before Calibration -33mV 37mV 12.2 mv After Calibration -0.5mV 3.8mV 1.08mV Τα αποτελέσματα είναι ικανοποιητικά και ικανοποιούν τις προδιαγραφές για την τιμή του offset. Παρατηρείται ότι η τιμή για το sigma offset αυξάνεται καθώς αυξάνεται η συχνότητα λειτουργίας, συμπεραίνοντας ότι μεγαλύτερες τάσεις offset εμφανίζονται στο κύκλωμα καθώς αυξάνεται η ταχύτητα του κυκλώματος. Στη συνέχεια, στον Πίνακα 11 τα αποτελέσματα της FFT ανάλυσης για τα μεγέθη του Πίνακα 4, σε συχνότητες 2GHz, 2.5 GHz και 5GHz αντίστοιχα. 1024 σημεία Πίνακας 11: Αποτελέσματα FFT ανάλυσης SFDR (db) 47.46 48.67 43.7 SNR (db) 37.13 37.3 33.59 SINAD (db) 37.13 37 33.35 ENOB (bits) 5.876 5.708 5.2

44 ΑΠΟΤΕΛΕΣΜΑΤΑ ΠΡΟΣΟΜΟΙΩΣΕΩΝ Flash ADC ανάλυσης 4-bits Προκειμένου να γίνει άμεση σύγκριση των επιδόσεων του ADC που σχεδιάστηκε στο 3 ο κεφάλαιο, σε σχέση με τον ADC που παρουσιάζεται στην αναφορά [1], σχεδιάστηκε και προσομοιώθηκε ο μετατροπέας με ανάλυση 4-bits. Στο Σχήμα 27 φαίνεται η συχνοτική απόκριση του ενισχυτή. Το εύρος ζώνης συχνοτήτων (bandwidth) του ενισχυτή υπολογίσθηκε, αποτέλεσμα που συμφωνεί με την καμπύλη του σχήματος 5 (εφόσον πρόκειται μετατροπέα μικρότερης ανάλυσης 4bits). Σχήμα 27: Συχνοτική απόκριση του μετατροπέα ανάλυσης 4-bits Στον Πίνακα 12 δίνονται τα αποτελέσματα της FFT ανάλυσης για τον ADC 4bits, με συχνότητα λειτουργίας τα 5GHz και διαφορική τάση εισόδου στα 600mVolts. Πίνακας 12: FFT ανάλυση για τον ADC ανάλυσης 4-bits 1024 σημεία SFDR (db) 37.61 36.17 SNR (db) 29.13 28.97 SINAD (db) 29.13 28.97 ENOB (bits) 3.871 3.79

ΑΠΟΤΕΛΕΣΜΑΤΑ ΠΡΟΣΟΜΟΙΩΣΕΩΝ 45 Τα αντίστοιχα διαγράμματα για το SFDR δίνονται στα Σχήματα 28 και 29. Σχήμα 28: SFDR με συχνότητα εισόδου στα 100MHz Σχήμα 29: SFDR με συχνότητα εισόδου στα 500MHz Προδιαγραφές του offset για τον ADC ανάλυσης 4-bits Ο μετατροπέας ανάλυσης 4 bits, που σχεδιάστηκε και προσομοιώθηκε για την άμεση σύγκριση των επιδόσεων του με τον μετατροπέα της αναφοράς [1], έχει

46 ΑΠΟΤΕΛΕΣΜΑΤΑ ΠΡΟΣΟΜΟΙΩΣΕΩΝ διαφορική είσοδο στα (peak-to-peak differential). Από την σχέση 18, υπολογίζουμε σύμφωνα με τις προδιαγραφές του ADC για το : Για να προσδιορίσουμε την μέγιστη ανεκτή τιμή του offset σε ολόκληρη την αλυσίδα του μετατροπέα, υπολογίζουμε το sigma offset. Η συνθήκη που πρέπει να ικανοποιείται είναι 6sigma= άρα προκύπτει ότι: Το σ( ) της αλυσίδας υπολογίζεται σύμφωνα με τον τύπο 18:, όπου Α είναι παράμετρος της τεχνολογίας με σταθερή τιμή Μετρήθηκε, πριν την αντιστάθμιση του offset. Στον Πίνακα 13 παρουσιάζονται συγκεντρωτικά τα χαρακτηριστικά και οι επιδόσεις των δύο μετατροπέων προς σύγκριση. Στον Πίνακα 14 παρουσιάζονται τα αποτελέσματα για το sigma offset πριν και μετά την αντιστάθμιση του offset για τον κάθε μετατροπέα. Να σημειωθεί ότι υπολογίσθηκε προσεγγιστικά με μαθηματικούς τύπους (από το DNL) το sigma offset του μετατροπέα που μελετάται στην αναφορά [1]. Πίνακας 13: Συγκριτικός πίνακας επιδόσεων των δύο μετατροπέων Typical ADC 4-bits (προτεινόμενος) ADC 4-bits (αναφοράς [1]) Τεχνολογία CMOS 90nm CMOS 90nm Ανάλυση 4 bits 4 bits Συχνότητα 5GHz 5GHz λειτουργίας Τροφοδοσία 1.2Volts 2.5Volts Τάση εισόδου 400mV(differential) 400mV(differential) SINAD (fin= 100MHz) ENOB (low frequency 4MHz) ENOB (2.5GHz) 27dB 24dB 3.786 3.722 3.28 3.22 DNL 0.16 LSB 0.33 0.43 LSB ΙNL 0.13LSB 0.37 0.32 LSB Bandwidth 2.9GHz 2.5GHz

ΑΠΟΤΕΛΕΣΜΑΤΑ ΠΡΟΣΟΜΟΙΩΣΕΩΝ 47 Πίνακας 14: Συγκριτικά αποτελέσματα των δύο μετατροπέων για το offset Flash ADC 4-bits (προτεινόμενος) Sigma Input Referred Offset Before Calibration After Calibration Flash ADC 4-bits (αναφοράς [1]) Before Calibration After Calibration 11.8mV 680μV Sigma Input Referred Offset 6.5mV 2mV Η σύγκριση των επιδόσεων του προτεινόμενου μετατροπέα 4bits που σε σχέση με αυτόν της αναφοράς [1], έχει σκοπό να δείξει ότι η προτεινόμενη τεχνική απαλοιφής του offset επιτυγχάνει σαφώς καλύτερα αποτελέσματα. Σχήμα 30: FFT ανάλυση για το SFDR του ADC 4-bits στην συχνότητα εισόδου 2.5GHz με διαφορική τάση εισόδου 400mVolts Τέλος στο Σχήμα 30 παρουσιάζεται το αποτέλεσμα της FFT για το SFDR στη συχνότητα εισόδου 2.5GHz με διαφορική τάση εισόδου 400mVolts και συχνότητα λειτουργίας στα 5GHz.

48 ΑΠΟΤΕΛΕΣΜΑΤΑ ΠΡΟΣΟΜΟΙΩΣΕΩΝ

ΦΥΣΙΚΗ ΣΧΕΔΙΑΣΗ (LAYOUT) 49 6o Κεφάλαιο Φυσική Σχεδίαση (Layout) Στο κεφάλαιο αυτό παρουσιάζεται η φυσική σχεδίαση της αλυσίδας του μετατροπέα καθώς και τα αποτελέσματα από την post-layout προσομοίωση προκειμένου να ολοκληρωθεί η μελέτη στα πλαίσια της διπλωματικής εργασίας. Στο σχήμα 32, στο τέλος του κεφαλαίου, φαίνεται η φυσική σχεδίαση της αλυσίδας του μετατροπέα. Επάνω στο σχήμα ονομάζονται οι επιμέρους βαθμίδες του συγκριτή. Η επιφάνεια που καταλαμβάνει η καθεμία αλυσίδα μετρήθηκε και είναι της τάξης των 0.35μm 2. Συνεπώς υπολογίζεται προσεγγιστικά η επιφάνεια ολοκλήρωσης του flash ADC 6-bits περίπου 0.27mm 2 (χωρίς να συμπεριλαμβάνεται το δικτύωμα αντιστάσεων και του κυκλώματος που χρησιμοποιείται για την μετατροπή της εξόδου από θερμομετρικό σε δυαδικό κώδικα και το ψηφιακό κύκλωμα που χρησιμοποιείται για την αντιστάθμιση του offset). Πίνακας 15: Αποτελέσματα FFT ανάλυσης από την post-layout προσομοίωση 1024 σημεία Extracted cell Schematic cell SFDR (db) 43.74 46.7 SNR (db) 36.22 38.36 SINAD (db) 36.22 38.36 ENOB (bits) 5.45 5.876 Στον Πίνακα 15 παρουσιάζονται τα αποτελέσματα της post-layout προσομοίωσης. Όπως άλλωστε είναι αναμενόμενο τα χαρακτηριστικά μετά την post-layout προσομοίωση εμφανίζονται εξασθενημένα. Αυτό συμβαίνει διότι πλέον λαμβάνονται υπόψη παρασιτικά φαινόμενα που λαμβάνουν χώρα, δηλαδή παρασιτικές αντιστάσεις και χωρητικότητες που αναπτύσσονται στις μεταλλικές γραμμές διασύνδεσής των στοιχείων, καθυστερήσεις κατά την διάδοση των σημάτων, και ατέλειες λόγω μη-ταιριάσματος των στοιχείων μεταξύ τους. Για να περιορίσουμε όσο δυνατόν τα ανεπιθύμητα αυτά φαινόμενα η φυσική σχεδίαση των επιμέρους βαθμίδων έγινε χρησιμοποιώντας

50 ΦΥΣΙΚΗ ΣΧΕΔΙΑΣΗ (LAYOUT) τεχνική common-centroid για το ταίριασμα (matching) των δομικών στοιχείων του κάθε κυκλώματος. Επιπλέον εισάγοντα σε κατάλληλη θέση dummies τρανζίστορ, δηλαδή τρανζίστορ που έχουν βραχυκυκλωμένες εισόδους (δηλαδή πύλη (gate), πηγή (source) και απαγωγός (drain) είναι συνδεδεμένα μεταξύ τους) προκειμένου να περιορίσουμε τις απώλειες [8], [15]. Στο Σχήμα 31 παρουσιάζεται το διάγραμμα για το SFDR που προκύπτει από FFT ανάλυση με post-layout προσομοίωση. Το κόκκινο χρώμα δείχνει το αποτέλεσμα από της post-layout προσομοίωση (extracted), ενώ το μπλέ χρώμα δείχνει την προσομοίωση του σχηματικoύ κυκλώματος (schematic). Σχήμα 31: Διάγραμμα SFDR που προκύπτει από FFT ανάλυση με post-layout προσομοίωση Στη συνέχεια, Σχήμα 32 παρουσιάζεται η φυσική υλοποίηση της αλυσίδας του ADC.

ΦΥΣΙΚΗ ΣΧΕΔΙΑΣΗ (LAYOUT) 51 cml-to-cmos 2 ο latch 3 ο latch 40 nm 1 ο latch preamplifier 85 nm Σχήμα 32: Φυσική σχεδίαση (layout) της αλυσίδας του μετατροπέα

52 ΦΥΣΙΚΗ ΣΧΕΔΙΑΣΗ (LAYOUT)

ΣΥΜΠΕΡΑΣΜΑΤΑ-ΘΕΜΑΤΑ ΜΕΛΛΟΝΤΙΚΗΣ ΕΡΕΥΝΑΣ 53 7o Κεφάλαιο Συμπεράσματα Θέματα μελλοντικής έρευνας Η εργασία αφορά στη μελέτη μιας τεχνικής απαλοιφής του offset στον μετατροπέα αναλογικού σήματος σε ψηφιακό υψηλού ρυθμού μετατροπής που σχεδιάστηκε στο 3 ο κεφάλαιο. Η συνεισφορά της εργασίας αυτής εστιάζεται κυρίως στην παρουσίαση μιας τεχνικής για την μείωση του offset, η οποία ξεφεύγει από τις τεχνικές που χρησιμοποιούνται κατά κόρον τα τελευταία χρόνια και πετυχαίνει την μείωση του offset ολόκληρης της αλυσίδας του συγκριτή με εξαιρετικά αποτελέσματα (που δίνονται στο 5 ο κεφάλαιο). Η προτεινόμενη τεχνική είναι βασισμένη στην αναφορά [1] και παρουσιάζει εμφανώς βελτιωμένα χαρακτηριστικά, τόσο ως προς το offset όσο και ως προς τα υπόλοιπα χαρακτηριστικά των προδιαγραφών λειτουργίας του ADC, σύμφωνα με τα αποτελέσματα των προσομοιώσεων (5 ο κεφάλαιο). Το ψηφιακό κύκλωμα που χρησιμοποιεί η προτεινόμενη τεχνική για την ρύθμιση του offset (4 ο κεφάλαιο) υλοποιήθηκε ακολουθώντας το λογικό διάγραμμα του Σχήματος 19, με ψηφιακές λογικές πύλες χρησιμοποιώντας λογική CMOS. Το εργαλείο αναλογικής σχεδίασης Cadence που χρησιμοποιείται, υποστηρίζει την υλοποίηση κυκλωμάτων με χρήση κώδικα, έτσι ώστε πολύπλοκα κυκλώματα να υλοποιούνται αυτόματα και κυρίως με τον βέλτιστο δυνατό τρόπο. Η λειτουργία αυτή απαιτεί την χρήση κατάλληλων ψηφιακών βιβλιοθηκών, συγκεκριμένες για κάθε τεχνολογία. Στα μελλοντικά σχέδια είναι η υλοποίηση του ψηφιακού κυκλώματος που σχεδιάστηκε στο 4 ο κεφάλαιο, χρησιμοποιώντας τις ψηφιακές βιβλιοθήκες της τεχνολογίας, περιγράφοντας την λειτουργία του κυκλώματος σε κώδικα VHDL, όταν αυτές θα είναι διαθέσιμες. Επιπροσθέτως, στα μελλοντικά σχέδια είναι η φυσική σχεδίαση του ADC 6-bits συμπεριλαμβανομένου και το κυκλώματος για την μετατροπή της εξόδου από θερμομετρικό σε δυαδικό κώδικα, προκειμένου να προσομοιωθεί το κύκλωμα λαμβάνοντας υπόψη τα παρασιτικά φαινόμενα που αναπτύσσονται συνολικά, με σκοπό την βελτίωσή του.

54 ΣΥΜΠΕΡΑΣΜΑΤΑ-ΘΕΜΑΤΑ ΜΕΛΛΟΝΤΙΚΗΣ ΕΡΕΥΝΑΣ Ενδιαφέρον θέμα αποτελεί η σχεδίαση του flash ADC ανάλυσης 8-bits με εφαρμογή της προτεινόμενης τεχνικής απαλοιφής του offset και μελέτη επιδόσεων του σε σχέση με τον μετατροπέα που σχεδιάστηκε στο 3 ο κεφάλαιο. Πιθανό θέμα μελλοντικής έρευνας αποτελεί η εφαρμογή της προτεινόμενης τεχνικής σε μετατροπείς υψηλής ταχύτητας που υλοποιούνται σε διαφορετική αρχιτεκτονική (two-step flash, folding, pipeline),αντικείμενο που δεν συναντάται στην υπάρχουσα βιβλιογραφία ως τώρα.

ΠΑΡΑΡΤΗΜΑ Ι 55 ΠΑΡΑΡΤΗΜΑ Ι Τεχνολογία CMOS τριπλού πηγαδιού (triple-well) Η CMOS (Compementary Metal Oxide Semiconductor) τεχνολογία χρησιμοποιεί τρανζίστορ MOSFET τύπου-n και τύπου-p. Τα ΝMOSFETs κατασκεύαζονται σε υπόστρωμα n-τύπυ ενώ τα PMOSFETs σε p-τύπου. Υπάρχουν δύο βασικές διαδικασίες n-πηγαδιού (n-well) και p-πηγαδιού (p-well). Συνηθίζεται η τεχνική διπλού πηγαδιού (dual well) η οποία περιλαμβάνει και τα δύο πηγάδια ταυτόχρονα που βρίσκονται σε ένα ελαφρώς ντοπαρισμένο υπόστρωμα τύπου p ή n. Υπάρχει και μια τρίτη τέχνικη, τριπλού πηγαδιού (triple well) η οποία παρουσιάζει πλεονεκτήματα σε σχέση με αυτή του διπλού πηγαδιού, ιδιαίτερα όταν πρόκειται για σχεδίαση RF αναλογικών κυκλωμάτων. Η τεχνολογία triple well περιλαμβάνει επιπλέον μία θαμένη στρώση n- πηγαδιού η οποία απομονώνει το πηγάδι p-τύπου από το υπόστρωμα p- τύπου. Γεγονός που δεν συμβαίνει στην τεχνική διπλού πηγαδιού. Οι δύο τεχνικές παρουσιάζονται στις εικόνες του Σχήματος 33, [17]. Σχήμα 33: CMOS Τεχνολογία διπλού πηγαδιού (dual-well) και τριπλού πηγαδιού (triple-well) Η τεχνική τριπλού πηγαδιού προτιμάται για δύο κυρίως λόγους. Ο πρώτος είναι η απομόνωση των NMOS και PMOS τα οποία κατασκευάζονται σε χωριστά πηγάδια, έτσι έχουμε μείωση του noise coupling που αποτελεί σημαντικό πρόβλημα στα RF κυκλώματα. Επιπλέον η χαμηλή τάση τροφοδοσίας (Vdd=1.2Volts για τον μετατροπέα που σχεδιάστηκε) σε συνδυασμό με την χαμηλή τάση κατωφλίου περίπου στα Vth=320mV