ΕΛΛΗΝΙΚΗ ΔΗΜΟΚΡΑΤΙΑ Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα Σχεδίαση Ψηφιακών Συστημάτων Ενότητα 4: Σχεδιασμός Σειριακού Αθροιστή Κυριάκης - Μπιτζάρος Ευστάθιος Τμήμα Ηλεκτρονικών Μηχανικών Τ.Ε.
Άδειες Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες χρήσης Creative Commons. Για εκπαιδευτικό υλικό, όπως εικόνες, που υπόκειται σε άλλου τύπου άδειας χρήσης, η άδεια χρήσης αναφέρεται ρητώς.
Χρηματοδότηση Το παρόν εκπαιδευτικό υλικό έχει αναπτυχθεί στα πλαίσια του εκπαιδευτικού έργου του διδάσκοντα. Το έργο «Ανοικτά Ακαδημαϊκά Μαθήματα στο Ανώτατο Εκπαιδευτικό Ίδρυμα Πειραιά Τεχνολογικού Τομέα» έχει χρηματοδοτήσει μόνο τη αναδιαμόρφωση του εκπαιδευτικού υλικού. Το έργο υλοποιείται στο πλαίσιο του Επιχειρησιακού Προγράμματος «Εκπαίδευση και Δια Βίου Μάθηση» και συγχρηματοδοτείται από την Ευρωπαϊκή Ένωση (Ευρωπαϊκό Κοινωνικό Ταμείο) και από εθνικούς πόρους.
Σκοπός Ενότητας Ανάλυση και σχεδίαση σειριακού αθροιστή με χρήση των βασικών στοιχείων που έχουν αναλυθεί στις 3 προηγούμενες ενότητες.
Περιεχόμενα ενότητας Σειριακός Αθροιστής Μηχανή Άθροισης Κύκλωμα Σειριακού Αθροιστή Κύκλωμα Σειριακού Αθροιστή Καταχωρητής Ολίσθησης (shift register) Σύγχρονος Μετρητής (Counter) Πακέτο Βασικών Στοιχείων (Components) Χρήση Βασικών Στοιχείων
Σειριακός Αθροιστής A Shift register Shift register a b Adder FSM s Shift register Sum = A B + Clock B FSM:Finite State Machine Διάγραμμα Βαθμίδων Σειριακού Αθροιστή
Μηχανή Άθροισης a b carry-in Full adder Y carry-out D y s Clock Reset Κύκλωμα Μηχανής Άθροισης
Κύκλωμα Σειριακού Αθροιστή - Cnt_in a 7 a L w E Shift Register L E D 3 D 2 D D Counter 3 2 Aser 7 Aser b 7 b Adder FSM SSe r Run Clock Reset L w E Shift Register Bser 7 Bser L w E low8 Shift Register Sum 7 Sum
Κύκλωμα Σειριακού Αθροιστή -2 Cnt_in L w E Shift Register Full adder D S L E Run D 3 D 2 D D Counter 3 2 Clock Reset L w E Shift Register L w E Shift Register
Καταχωρητής Ολίσθησης (shift register) In D 2 3 4 D D D Out Clock Κύκλωμα In 2 3 4 = Out t t t 2 t 3 t 4 t 5 t 6 t 7
Καταχωρητής Ολίσθησης Parallel output 3 2 D D D D Serial input Clock Shift/Load Parallel input
Πλήρης Αθροιστής c i s i x i y i c i + Κύκλωμα Πλήρους Αθροιστή
Σύγχρονος Μετρητής (Counter) Enable D D D D D 2 D 2 D 3 D 3 Load Clock Output carry
Καταχωρητής Ολίσθησης (shift register) ENTITY shiftrn IS GENERIC ( N : INTEGER := 8 ) ; PORT (R : IN STD_LOGIC_VECTOR(N- DOWNTO ) ; Clock, L, w,e : IN STD_LOGIC ; : BUFFER STD_LOGIC_VECTOR(N- DOWNTO ) ) ; END shiftrn ; ARCHITECTURE Behavior OF shiftn IS BEGIN PROCESS BEGIN WAIT UNTIL Clock'EVENT AND Clock = '' ; IF E= THEN IF L = '' THEN <= R ; ELSE Genbits: FOR i IN TO N-2 LOOP (i) <= (i+) ; END LOOP ; (N-) <= w ; END IF ; END IF; END PROCESS ; END Behavior ;
Στοιχείο Καταχωρητή Ολίσθησης (muxdff) ENTITY muxdff IS PORT ( D, D, Sel, Clock : IN STD_LOGIC ; : OUT STD_LOGIC ) ; END muxdff ; ARCHITECTURE Behavior OF muxdff IS BEGIN PROCESS BEGIN WAIT UNTIL Clock'EVENT AND Clock = '' ; IF Sel = '' THEN <= D ; ELSE <= D ; END IF ; END PROCESS ; END Behavior ;
Καταχωρητής Ολίσθησης (structural) - ENTITY shift4 IS PORT ( R : IN STD_LOGIC_VECTOR(3 DOWNTO ) ; L, w, Clock : IN STD_LOGIC ; : BUFFER STD_LOGIC_VECTOR(3 DOWNTO ) ) ; END shift4 ; ARCHITECTURE Structure OF shift4 IS COMPONENT muxdff PORT (D, D, Sel, Clock : IN STD_LOGIC ; : OUT STD_LOGIC ) ; END COMPONENT ; BEGIN Stage3: muxdff PORT MAP ( w, R(3), L, Clock, (3) ) ; Stage2: muxdff PORT MAP ( (3), R(2), L, Clock, (2) ) ; Stage: muxdff PORT MAP ( (2), R(), L, Clock, () ) ; Stage: muxdff PORT MAP ( (), R(), L, Clock, () ) ; END Structure ;
Καταχωρητής Ολίσθησης (structural) -2 ENTITY shift4 IS PORT ( R : IN STD_LOGIC_VECTOR(3 DOWNTO ) ; L, w, Clock : IN STD_LOGIC ; : BUFFER STD_LOGIC_VECTOR(4 DOWNTO ) ) ; END shift4 ; ARCHITECTURE Structure OF shift4 IS COMPONENT muxdff PORT (D, D, Sel, Clock : IN STD_LOGIC ; : OUT STD_LOGIC ) ; END COMPONENT ; BEGIN (4)<=w; shiftall: for i in to 3 generate stage: muxdff PORT MAP ( (i+), R(i), L, Clock, (i) ) ; end generate; END Structure ;
Σύγχρονος Μετρητής (Counter) ENTITY upcount IS GENERIC ( mod : INTEGER := 8 ) ; PORT ( Clock, L, E : IN STD_LOGIC ; D : IN INTEGER RANGE TO mod- ; : BUFFER INTEGER RANGE TO mod- ) ; END upcount ; ARCHITECTURE Behavior OF upcount IS BEGIN PROCESS BEGIN WAIT UNTIL (Clock'EVENT AND Clock = '') ; IF E = '' THEN IF L = '' THEN q <= D ; ELSE q <= q+ ; END IF ; END IF ; END PROCESS; END Behavior ;
Πακέτο Βασικών Στοιχείων (Components) () LIBRARY ieee ; USE ieee.std_logic_64.all ; PACKAGE mycomponents IS -- n-bit left-to-right shift register with parallel load and enable COMPONENT shiftrne GENERIC ( N : INTEGER := 4 ) ; PORT (R : IN STD_LOGIC_VECTOR(N- DOWNTO ) ; Clock, L,w, E : IN STD_LOGIC ; : BUFFER STD_LOGIC_VECTOR(N- DOWNTO )); END COMPONENT ; -- up-counter that counts from to modulus- COMPONENT upcount GENERIC ( mod : INTEGER := 8 ) ; PORT (Clock, L, E: IN STD_LOGIC ; D : IN INTEGER RANGE TO mod- ; : BUFFER INTEGER RANGE TO mod- ) ; END COMPONENT ;
Πακέτο Βασικών Στοιχείων (Components) (2) -- -bit full adder COMPONENT fulladd PORT ( Cin, x, y : IN STD_LOGIC ; s, Cout : OUT STD_LOGIC ) ; END COMPONENT ; -- D flip-flop COMPONENT flipflop IS PORT ( D, Clock : IN STD_LOGIC ; Resetn : IN STD_LOGIC ; : OUT STD_LOGIC ) ; END COMPONENT; END mycomponents;
Χρήση Βασικών Στοιχείων Component Instantiation USE work.mycomponents.all ; ENTITY serialadder IS GENERIC ( length : INTEGER := 8 ) ; PORT (Clock, Reset : IN STD_LOGIC ; A, B : IN STD_LOGIC_VECTOR(length- DOWNTO ) ; Sum : BUFFER STD_LOGIC_VECTOR(length- DOWNTO ) ); END serialadder ; ARCHITECTURE struct OF serialadder IS Signal low, high, run : std_logic; Signal Aser, Bser, low8 : std_logic_vector(7 down to ); Signal cnt_in : integer range to 5; BEGIN low <= ; high <= ; ShiftA: shiftrne GENERIC MAP ( N => 8 ) PORT MAP ( A, clock, reset, low, high, Aser) ; END struct;
Τέλος Ενότητας