Σκιαγράφηση της διάλεξης

Μέγεθος: px
Εμφάνιση ξεκινά από τη σελίδα:

Download "Σκιαγράφηση της διάλεξης"

Transcript

1 Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Προχωρημένα στοιχεία της VHDL Νικόλαος Καββαδίας 31 Μαρτίου 2009 Προχωρημένα στοιχεία της VHDL Τύποι και υποτύποι προκαθορισμένοι ή καθοριζόμενοι από το χρήστη (predefined or user-defined types and subtypes) Μετατροπές τύπων (type conversions) Ιδιότητες σημάτων και ιδιότητες καθοριζόμενες από το χρήστη (signal and user-defined attributes) Ψευδώνυμα (aliases) Η δήλωση GENERIC Συστατικά (components) Αντιστοιχίσεις ϑυρών και γενικών σταθερών σε στιγμιότυπα συστατικών (generic and port mappings in instances) Παραδείγματα σχεδιασμού κυκλωμάτων: συγκριτής μεγαλύτερο-ή-ίσο από, δυαδικός απαριθμητής, παραμετρικός καταχωρητής, ALU με συστατικά Ιεραρχία των τύπων δεδομένων στη VHDL Βαθμωτοί τύποι (1) Στη VHDL οι δηλώσεις ϑυρών, σημάτων και μεταβλητών πρέπει να προσδιορίζουν τον αντίστοιχό τους τύπο (type) ή υποτύπο (subtype) Access Array Types Composite Record Scalar Integer Real Enumerated Physical Παραδείγματα χρήσης INTEGER (εύρος τιμών: implementation dependent με ελάχιστο το ώς ) variable a : INTEGER; a := 1; -- OK a := -1; -- OK a := 1.0; -- illegal Παραδείγματα χρήσης REAL variable a : REAL; a := 1.3; -- OK a := 1.7E-13; -- OK a := 1; -- illegal a := 5.3 ohm; -- illegal Παράδειγμα ορισμού νέου φυσικού τύπου (προκαθορισμένος μόνο ο τύπος TIME) TYPE resistance is RANGE 0 to ; UNITS ohm; -- ohm Kohm = 1000 ohm; Mohm = 1000 kohm; END UNITS;

2 Βαθμωτοί τύποι (2) Σύνθετοι τύποι: Πίνακες (1) Απαριθμητοί τύποι (enumerated types) Ο χρήστης ορίζει τη λίστα των επιτρεπόμενων τιμών που μπορούν να ανατεθούν σε ένα αντικείμενο που δηλώνεται με τον συγκεκριμένο τύπο Απαριθμητός τύπος δεδομένων χαρακτηριστικός για μηχανές πεπερασμένων καταστάσεων (FSM) TYPE fsm_state is (idle, forward, backward, stop signal current_state := IDLE; Απαριθμητός τύπος δεδομένων που καταγράφει τα επιτρεπόμενα χρώματα στο πρότυπο TELETEXT TYPE rgb3 is (black, blue, green, cyan, red, magenta, yellow, white Τύπος δεδομένων για την υλοποίηση λογικής 4 επιπέδων κατά Verilog TYPE verilog_mvl4 is ( 0, 1, X, Z Βαθμωτό στοιχείο 0 Πίνακας: συλλογή από αντικείμενα του ίδιου τύπου δεδομένων Τα στοιχεία ενός πίνακα τοποθετούνται σε διαδοχικές ϑέσεις Ενας πίνακας στη VHDL μπορεί να είναι μονοδιάστατος (1D), οπότε αναφέρεται και ως διάνυσμα (vector), διδιάστατος (2D) ή εν γένει πολυδιάστατος (multi-dimensional) Επιτρέπεται ο ορισμός πινάκων των οποίων τα στοιχεία αποτελούν με τη σειρά τους πίνακες, όπως πίνακες 1D 1D Αναπαραστάσεις πινάκων 1D D 1D D Σύνθετοι τύποι: Πίνακες (2) Σύνθετοι τύποι: Εγγραφές Δήλωση για τον ορισμό ενός νέου τύπου πίνακα: TYPE <array name> IS ARRAY (specification) OF <data type>; Δήλωση ενός SIGNAL με τον νέο τύπο πίνακα SIGNAL <signal name>: <array type> [:= <initial value]; Παραδείγματα TYPE byte is ARRAY (7 downto 0) of STD_LOGIC; -- 1D TYPE image is ARRAY (0 to 31) of byte; -- 1Dx1D TYPE matrix2d is ARRAY (0 to 3, 1 downto 0) OF STD_LOGIC; SIGNAL x: image; -- an 1Dx1D signal SIGNAL y: matrix2d; -- Initialization := "0001"; -- 1D := ( 0, 0, 0, D := (( 0, 1, 1, 1 ),( 1, 1, 1, 0 ) -- 1Dx1D or 2D TYPE binary IS (ON, OFF -- Assignments x(0) <= y(1)(2 -- 1Dx1D x(0) <= v(1,2 -- 2D x <= y(0 -- entire row x(3 downto 1) <= y(1)(4 downto 2 x(3 downto 0) <= (others => 1 x(3 downto 0) <= (3 => 1, 2 => 0, others => 0 Εγγραφή (record): συλλογή από αντικείμενα που μπορεί να ανήκουν σε διαφορετικούς τύπους Τα στοιχεία μιας record δεικτοδοτούνται από τα ιεραρχικά ονόματα των αντίστοιχων μελών Παράδειγμα ορισμού και χρήσης μιας rerord TYPE binary IS (ON, OFF TYPE switch_info IS RECORD status : BINARY; IDnumber : INTEGER; END RECORD; VARIABLE switch : switch_info; switch.status := ON; -- status of the switch

3 Υποτύποι δεδομένων (subtypes) Διανύσματα από STD_LOGIC: STD_LOGIC_VECTOR, UNSIGNED, SIGNED Ο υποτύπος ή δευτερεύων τύπος δεδομένων (SUBTYPE) είναι ένας τύπος δεδομένων με περιορισμούς Επιτρέπονται οι πράξεις μεταξύ αντικειμένων ενός υποτύπου και του αντίστοιχου βασικού του τύπου Ο χειρισμός των υποτύπων (αρχικοποιήσεις, αναθέσεις) είναι αντίστοιχος με αυτόν των βασικών τους τύπων Δήλωση για τον ορισμό ενός νέου υποτύπου: SUBTYPE <subtype name> IS (specification Παραδείγματα SUBTYPE natural is INTEGER RANGE 0 to ; SUBTYPE mylogic is STD_LOGIC RANGE 0 to Z ; SUBTYPE caps is CHARACTER RANGE A to Z ; Χαρακτηριστικά των τύπων Τύπος Βιβλιοθήκη.Πακέτο Λογικές πράξεις Αριθμ. πράξεις std_logic_vector ieee.std_logic_1164 unsigned ieee.numeric_std signed ieee.numeric_std Ορισμοί των τύπων στα αντίστοιχα πακέτα type std_logic_vector is array (natural range <>) of std_logic; type unsigned is array (natural range <>) of std_logic; type signed is array (natural range <>) of std_logic; Παράδειγμα: entity vectors is vect : in std_logic_vector(1 downto 0 unsi : in unsigned(7 downto 0 sign : out signed(15 downto 0) end vectors; Παράδειγμα: Συγκριτής μεγαλύτερο-ίσο (greater-than or equal) για διανύσματα τύπου UNSIGNED Παράδειγμα: Δυαδικός απαριθμητής των 4-bit Κώδικας σε VHDL entity compge is A : in unsigned(7 downto 0 B : in unsigned(7 downto 0 GE : out std_logic end compge; architecture rtl of compge is GE <= 1 when A >= B else 0 ; end rtl; entity counter4b is port( clk : in std_logic; reset : in std_logic; q : out unsigned(3 downto 0) end counter4b; architecture impl of counter4b is signal count : unsigned(3 downto 0 process (clk) if rising_edge(clk) then if (reset = 1 ) then count <= (others => 0 else count <= count + 1; end if; end if; end process; q <= count; end impl; Διάγραμμα χρονισμού: Διάγραμμα χρονισμού:

4 Αναπαράσταση ακεραίων με διανύσματα Υπερφόρτωση τελεστή (operator overloading) Δυαδικό και δεκαεξαδικό Ακέραιος Δυαδικό hex 0 "00000" X"0" 1 "00001" X"1" 2 "00010" X"2" 3 "00011" X"3" 4 "00100" X"4" 5 "00101" X"5" 6 "00110" X"6" 7 "00111" X"7" 8 "01000" X"8" 9 "01001" X"9" 10 "01010" X"A" 11 "01011" X"B" 12 "01100" X"C" 13 "01101" X"D" 14 "01110" X"E" 15 "01111" X"F" 16 "10000" X"10" 17 "10001" X"11" Συμπλήρωμα ως προς 2 Ακέραιος Δυαδικό hex -8 "1000" X"8" -7 "1001" X"9" -6 "1010" X"A" -5 "1011" X"B" -4 "1100" X"C" -3 "1101" X"D" -2 "1110" X"E" -1 "1111" X"F" 0 "0000" X"0" 1 "0001" X"1" 2 "0010" X"2" 3 "0011" X"3" 4 "0100" X"4" 5 "0101" X"5" 6 "0110" X"6" 7 "0111" X"7" Στη VHDL μπορούν να δηλωθούν (π.χ. σε πακέτα) εκ νέου τελεστές από τον χρήστη οι οποίοι να έχουν τα ίδια ονόματα με προκαθορισμένους τελεστές, αλλά να δρουν σε διαφορετικούς τύπους δεδομένων Η τεχνική αυτή ονομάζεται υπερφόρτωση τελεστή Υπερφόρτωση του τελεστή + για την πρόσθεση ενός INTEGER με ένα BIT FUNCTION "+" (a:integer, b:bit) RETURN INTEGER IS BEGIN IF (b= 1 ) THEN RETURN a+1; ELSE RETURN a; END IF; END "+"; SIGNAL inp1,outp: INTEGER RANGE 0 TO 15; SIGNAL inp2: BIT; outp <= inp1 + inp2; Μετατροπές τύπων (type conversions) Αυτόματη μετατροπή τύπων Αρκετά συχνά, η επαρκής χρήση της VHDL εξαρτάται από τη σωστή χρήση των κατάλληλων υπερφορτωμένων τελεστών και μετατροπών Η μετατροπή τύπου δεδομένων είναι απαραίτητη για την εργασία με δεδομένα διαφορετικών τύπων, καθώς η VHDL δεν επιτρέπει την απευθείας εκτέλεση πράξεων με δεδομένα διαφορετικών τύπων Συχνά χρησιμοποιούμενες μετατροπές SIGNED, UNSIGNED STD_LOGIC SIGNED, UNSIGNED STD_LOGIC_VECTOR SIGNED, UNSIGNED INTEGER STD_LOGIC_VECTOR INTEGER Ενσωματωμένοι μηχανισμοί μετατροπής τύπων Αυτόματη μετατροπή Μετατροπή με απόδοση (casting) τύπου Οι συναρτήσεις μετατροπών τύπου είναι δηλωμένες στα πακέτα numeric_std και std_logic_arith h Χρησιμοποιούμε πάντα ΕΝΑ ΑΠΟ ΤΑ ΔΥΟ αυτά πακέτα στην ίδια περιγραφή Δύο τύποι μπορούν να μετατραπούν αυτόματα μεταξύ τους όταν αποτελούν υποτύπους του ίδιου βασικού τύπου Η μετατροπή μεταξύ STD_LOGIC και STD_ULOGIC είναι αυτόματη καθώς: SUBTYPE std_logic is resolved std_ulogic; Τα στοιχεία των τύπων SIGNED, UNSIGNED, STD_LOGIC_VECTOR είναι τύπου STD_LOGIC Εστω στα παρακάτω παραδείγματα σήματα των τύπων STD_LOGIC, STD_ULOGIC, SIGNED, UNSIGNED, STD_LOGIC_VECTOR τα οποία σημειώνουμε με τις αντίστοιχες καταλήξεις sl, sul, sv, uv, slv A_sl <= J_uv(0 B_sul <= K_sv(7 L_uv(0) <= C_sl; M_slv(2) <= N_sv(2

5 Μετατροπές UNSIGNED, SIGNED STD_LOGIC_VECTOR Μετατροπές UNSIGNED, SIGNED INTEGER (πακέτο numeric_std) Η μετατροπή τύπου με απόδοση τύπου (type casting) επιτρέπεται για πίνακες ίσων διαστάσεων όταν: Τα στοιχεία τους είναι του ίδιου τύπου (π.χ. std_logic) Οι δείκτες για τον προσδιορισμό ϑέσεων στους πίνακες έχουν κοινό τύπο (π.χ. integer) Οι μετατροπές γίνονται με τις προκαθορισμένες συναρτήσεις std_logic_vector(), unsigned(), signed() A_slv <= std_logic_vector(b_uv C_slv <= std_logic_vector(d_sv G_uv <= unsigned(h_slv J_sv <= signed(k_slv Η μετατροπή από και προς INTEGER απαιτεί τη χρήση μιας συνάρτησης μετατροπής Μετατροπή UNSIGNED, SIGNED INTEGER Unsigned_int <= TO_INTEGER(A_uv Signed_int <= TO_INTEGER (B_sv Μετατροπή INTEGER UNSIGNED, SIGNED Το εύρος bit του διανύσματος δηλώνεται ρητά C_uv <= TO_UNSIGNED(Unsigned_int,8 D_sv <= TO_SIGNED (Signed_int,8 Παράδειγμα χρήσης: Διευθυνσιοδότηση σε μνήμη ROM Data_slv <= ROM( TO_INTEGER(Addr_uv) Σήματα για τα παραδείγματα: signal A_uv, C_uv : unsigned (7 downto 0 signal Unsigned_int : integer range 0 to 255; signal B_sv, D_sv : signed(7 downto 0 signal Signed_int : integer range -128 to 127; Μετατροπές STD_LOGIC_VECTOR INTEGER (πακέτο numeric_std) Σύνοψη των συναρτήσεων μετατροπής τύπου του πακέτου numeric_std Η μετατροπή μεταξύ των τύπων STD_LOGIC_VECTOR και INTEGER αποτελεί διαδικασία δύο βημάτων Μετατροπή STD_LOGIC_VECTOR INTEGER Unsigned_int <= TO_INTEGER( UNSIGNED(A_slv) Signed_int <= TO_INTEGER( SIGNED(B_slv) Μετατροπή INTEGER STD_LOGIC_VECTOR C_slv <= STD_LOGIC_VECTOR( TO_UNSIGNED(Unsigned_int,8) D_slv <= STD_LOGIC_VECTOR(TO_SIGNED(Signed_int,8) Παράδειγμα χρήσης: Διευθυνσιοδότηση σε μνήμη ROM Data_slv <= ROM( TO_INTEGER(UNSIGNED(Addr_slv)) Σήματα για τα παραδείγματα: signal A_slv, C_slv : std_logic_vector (7 downto 0 signal Unsigned_int : integer range 0 to 255; signal B_slv, D_slv : std_logic_vector(7 downto 0 signal Signed_int : integer range -128 to 127; Δήλωση για τη χρήση του πακέτου LIBRARY ieee; USE ieee. numeric_std.all; Γραφική αναπαράσταση των επιτρεπόμενων μετατροπών to_integer(u) I INTEGER to_signed(i,n) U UNSIGNED to_unsigned(i,n) to_integer(s) S SIGNED std_logic_vector(u) V STD_LOGIC_VECTOR unsigned(v) signed(v) std_logic_vector(s)

6 Συναρτήσεις μετατροπής του πακέτου std_logic_arith Παραδείγματα μετατροπών με βάση το πακέτο std_logic_arith) Στο std_logic_arith μπορούμε να βρούμε τις συναρτήσεις μετατροπής conv_integer, conv_unsigned, conv_signed, conv_std_logic_vector Κλήση συνάρτησης Περιγραφή conv_integer(param) Μετατρέπει μια παράμετρο param τύπου INTEGER, UNSIGNED, SIGNED ή STD_ULOGIC σε μια τιμή τύπου INTEGER conv_unsigned(param,b) Μετατρέπει μια παράμετρο param τύπου INTEGER, UNSIGNED, SIGNED ή STD_ULOGIC σε μια τιμή τύπου UNSIGNED με μέγεθος b bit conv_signed(param,b) Μετατρέπει μια παράμετρο param τύπου INTEGER, UNSIGNED, SIGNED ή STD_ULOGIC σε μια τιμή τύπου SIGNED με μέγεθος b bit conv_std_logic_- Μετατρέπει μια παράμετρο param τύπου vector(param,b) INTEGER, UNSIGNED, SIGNED ή STD_ULOGIC σε μια τιμή τύπου STD_LOGIC_VECTOR με μέγε- ϑος b bit Το πακέτο std_logic_unsigned ορίζει υπερφορτωμένες εκδοχές των πρώτων τριών συναρτήσεων μετατροπής για δεδομένα τύπου STD_LOGIC_VECTOR Μετατροπή UNSIGNED, SIGNED INTEGER Unsigned_int <= CONV_INTEGER( A_uv Signed_int <= CONV_INTEGER( B_sv Μετατροπή INTEGER UNSIGNED, SIGNED A_uv <= CONV_UNSIGNED(Unsigned_int,8 B_sv <= CONV_SIGNED (Signed_int,8 Μετατροπή UNSIGNED,SIGNED STD_LOGIC_VECTOR C_slv <= CONV_STD_LOGIC_VECTOR(CONV_INTEGER(A_uv),8 D_slv <= CONV_STD_LOGIC_VECTOR(CONV_INTEGER(B_sv),8 Παράδειγμα χρήσης: Διευθυνσιοδότηση σε μνήμη ROM Data_slv <= ROM( CONV_INTEGER(Addr_uv) -- or Data_slv <= ROM( CONV_INTEGER(Addr_slv) Σήματα για τα παραδείγματα: signal A_uv : unsigned (7 downto 0) ; signal Unsigned_int : integer range 0 to 255 ; signal C_slv, D_slv : std_logic_vector( 7 downto 0) ; signal B_sv : signed (7 downto 0) ; signal Signed_int : integer range -128 to 127; Ψευδώνυμα (aliases) Προκαθορισμένες ιδιότητες (predefined attributes) Ενα ψευδώνυμο επιτρέπει την αναφορά σε αντικείμενα με εναλλακτικό τρόπο Τα ψευδώνυμα μπορούν να βελτιώσουν σημαντικά την ευκολία ανάγνωσης περιγραφών (readability) σε VHDL Τα ψευδώνυμα μπορούν να μετονομάσουν οποιοδήποτε όνομα στη VHDL εκτός από ετικέττες και παραμέτρους των εντολών LOOP και GENERATE Δήλωση για τον ορισμό ενός ψευδώνυμου: ALIAS <object name>: <aliased data type> IS <actual data type>; Παράδειγμα ALIAS data_bus: high_byte(7 downto 0) is short_word(15 downto 8 Οι προκαθορισμένες ιδιότητες προσφέρουν τη δυνατότητα περιγραφής γενικών τμημάτων κώδικα για οποιοδήποτε μέγεθος διανύσματος ή πίνακα Κατηγορίες ιδιοτήτων Ιδιότητες δεδομένων: Επιστρέφουν πληροφορία σχετικά με ένα διάνυσμα δεδομένων Ιδιότητες σημάτων: Επιστρέφουν πληροφορία σχετικά με την τρέχουσα κατάσταση ή το ιστορικό μεταβολής ενός σήματος Σύνταξη προκαθορισμένων ιδιοτήτων: <data or signal name> <attribute name> i Από τις προκαθορισμένες ιδιότητες, ορισμένες μόνο είναι συνθέσιμες i Μη συνθέσιμες ιδιότητες σημάτων: ACTIVE, QUIET, LAST_EVENT, LAST_ACTIVE, LAST_VALUE

7 Αναλυτικός πίνακας προκαθορισμένων ιδιοτήτων Παραδείγματα χρήσης προκαθορισμένων ιδιοτήτων Εστω d το όνομα ενός διανύσματος ή πίνακα και s το όνομα ενός σήματος Ιδιότητα Επιστρεφόμενη τιμή Σε συνηθισμένα δεδομένα (όχι απαριθμητά) d LOW Ο χαμηλότερος δείκτης του πίνακα d HIGH Ο υψηλότερος δείκτης του πίνακα d LEFT Ο αριστερός δείκτης του πίνακα d RIGHT Ο δεξιός δείκτης του πίνακα d LENGTH Το μέγεθος του διανύσματος d RANGE Το εύρος του διανύσματος d REVERSE_RANGE Το αντίστροφο εύρος του διανύσματος Σε απαριθμητά δεδομένα d VAL(pos) Η τιμή στην καθοριζόμενη ϑέση d POS(value) Η ϑέση (διεύθυνση) της καθοριζόμενης τιμής d LEFTOF(value) Η τιμή στη ϑέση στα αριστερά της καθοριζόμενης τιμής d VAL(row,column) Η τιμή στην καθοριζόμενη ϑέση σε ένα διδιάστατο πίνακα Σε αντικείμενα τύπου SIGNAL s EVENT Αληθές όταν προκύπτει συμβάν στο s s STABLE Αληθές όταν δεν προκύπτει συμβάν στο s s ACTIVE Αληθές αν το s είναι σε υψηλή στάθμη Εστω το ακόλουθο σήμα: SIGNAL d: STD_LOGIC_VECTOR(7 downto 0 Τότε: d LOW=0, d HIGH=7, d LEFT=7, d RIGHT=0, d LENGTH=8, d RANGE=(7 downto 0), d REVERSE_RANGE =(0 to 7) Για το ίδιο σήμα, οι ακόλουθες εντολές στις οποίες γίνεται επίκληση προκαθορισμένων ιδιοτήτων είναι ισοδύναμες και συνθέσιμες: FOR i IN RANGE (0 to 7) LOOP FOR i IN d RANGE LOOP FOR i IN RANGE (d LOW to d HIGH) LOOP FOR i IN RANGE (0 to d LENGTH -1) LOOP Ιδιότητες οριζόμενες από το χρήστη (user-defined attributes) Δήλωση γενικής σταθεράς (GENERIC) Για τη χρησιμοποίηση μιας ιδιότητας η οποία καθορίζεται από το χρήστη χρειάζεται η ΔΗΛΩΣΗ της και ο ΠΡΟΣΔΙΟΡΙΣΜΟΣ της Δήλωση ιδιότητας: ATTRIBUTE <attribute name>: <attribute type>; Προσδιορισμός ιδιότητας: ATTRIBUTE <attribute name> OF <target name>: <category> IS <value>; Για παράδειγμα: ATTRIBUTE number_of_inputs: INTEGER; ATTRIBUTE number_of_inputs of nand3: SIGNAL is 3; -- qualified expression for accessing the attribute inputs <= nand3 number_of_pins; Πρακτικό παράδειγμα: η ιδιότητα enum_encoding για την κωδικοποίηση των καταστάσεων ενός FSM TYPE color is (red, green, blue, black, white ATTRIBUTE enum_encoding OF color: TYPE IS " "; Μια ιδιότητα οριζόμενη από το χρήστη δεν μπορεί να δηλωθεί σε σώμα πακέτου (package body) Οι γενικές σταθερές προσφέρονται για την παραμετρική περιγραφή κυκλωμάτων Ορίζουν μία στατική παράμετρο με εμβέλεια την entity και τις architecture του κυκλώματος Επαυξάνουν τη δυνατότητα επαναχρησιμοποίησης κώδικα σε διαφορετικά κυκλώματα Σύνταξη μιας GENERIC GENERIC ( <parameter name> : <parameter type> [:= <initialization]; Παράδειγμα: entity test is generic (n : integer := 8 end test; architecture archtest of test is end archtest;

8 Παράδειγμα χρήσης GENERIC: Παραμετρικός καταχωρητής library IEEE; use IEEE.std_logic_1164.all; entity reg is generic ( WIDTH : integer := 32 clk, rst : in std_logic; d_i : in std_logic_vector(width -1 downto 0 d_o : out std_logic_vector(width -1 downto 0) end reg; architecture rtl of reg is signal d_r : std_logic_vector(width -1 downto 0 process (clk) if (clk EVENT and clk= 1 ) then if (rst = 1 ) then d_r <= (others => 0 else d_r <= d_i; end if; end if; end process; d_o <= d_r; end rtl; Συστατικό στοιχείο (COMPONENT) Το συστατικό στοιχείο (COMPONENT) αποτελεί μια ειδικής μορφής δήλωση μιας αυτόνομης κυκλωματικής περιγραφής η οποία επιτρέπει τη χρησιμοποίησή της από τρίτα κυκλώματα με τη μορφή υπομονάδας Δηλώσεις συστατικών χρησιμοποιούνται στην ιεραρχική σχεδίαση Σύνταξη της δήλωσης COMPONENT COMPONENT <component name> IS [GENERIC ( <generic name> : <type> [:= <initialization>]; )] PORT ( <port name> : [direction] <signal type>; END COMPONENT; Στιγμιότυπο ενός συστατικού στοιχείου Αντιστοίχιση ϑυρών σε στιγμιότυπα συστατικών: Κατά δεδηλωμένη ϑέση Το στιγμιότυπο (instance) ενός συστατικού στοιχείου (COMPONENT) αποτελεί ένα αντίτυπό του που χρησιμοποιείται στα πλαίσια της δομικής περιγραφής ενός κυκλώματος Σε μία κυκλωματική περιγραφή μπορούν να χρησιμοποιηθούν περισσότερα από ένα στιγμιότυπα του ίδιου COMPONENT με διαφορετικές, ενδεχόμενα, αντιστοιχίσεις σημάτων στις εισόδους και εξόδους του Δημιουργία στιγμιότυπου (χρήση) από COMPONENT <label>: <component name> [GENERIC MAP ( [<generic name> =>] <expression>, PORT MAP ( [<port name> =>] <expression>, Στην περίπτωση αυτή, υπονοείται ότι ένα σήμα στο χάρτη ϑυρών (port map) αντιστοιχίζεται με τη ϑύρα που βρίσκεται στην ίδια ϑέση, στη δήλωση του συστατικού entity adder2b is A, B : in unsigned(1 downto 0 C : out unsigned(2 downto 0) end adder2b; architecture impl of adder2b is component full_adder a, b, c : in std_logic; sum, carry : out std_logic end component; signal carry : std_logic; bit0 : full_adder port map ( A(0), B(0), 0, C(0), carry bit1 : full_adder port map ( A(1), B(1), carry, C(1), C(2) end impl;

9 Αντιστοίχιση ϑυρών σε στιγμιότυπα συστατικών: Κατά όνομα Απ ευθείας χρήση στιγμιοτύπου χωρίς τη δήλωση συστατικού (direct instantiation) Στην περίπτωση αυτή, στο χάρτη ϑυρών καταγράφεται ρητά η αντιστοίχιση (port map) ενός σήματος με το πρότυπο όνομα μιας ϑύρας entity adder2b is A, B : in unsigned(1 downto 0 C : out unsigned(2 downto 0) end adder2b; architecture impl2 of adder2b is component full_adder a, b, c : in std_logic; sum, carry : out std_logic end component; signal carry : std_logic; bit0 : full_adder port map ( a => A(0), b => B(0), c => 0, sum => C(0), carry => carry bit1 : full_adder port map ( a => A(1), b => B(1), c => carry, sum => C(1), carry => C(2) end impl2; Αντί του ονόματος του συστατικού, γίνεται χρήση του ιεραρχικού ονόματος της αντίστοιχης ENTITY Στο παράδειγμα υποθέτουμε ότι το συστατικό full_adder βρίσκεται στη βιβλιοθήκη work entity adder2b is A, B : in unsigned(1 downto 0 C : out unsigned(2 downto 0) end adder2b; architecture impl3 of adder2b is signal carry : std_logic; bit0 : entity work.full_adder port map ( A(0), B(0), 0, C(0), carry bit1 : entity work.full_adder port map ( A(1), B(1), carry, C(1), C(2) end impl3; ALU αποτελούμενη από συστατικά (1) ALU αποτελούμενη από συστατικά (2) Περιγραφή της αριθμητικής-λογικής μονάδας (ALU) της 2ης διάλεξης με χρήση συστατικών Δημιουργία ξεχωριστών περιγραφών για τις επιμέρους υπομονάδες: λογική μονάδα (logic.vhd), αριθμητική μονάδα (arith.vhd) και πολυπλέκτης διανυσμάτων (vmux.vhd) Διασύνδεση των επιμέρους υπομονάδων για την περιγραφή του συνολικού κυκλώματος στο αρχείο alu.vhd Περιγραφή του πολυπλέκτη διανυσμάτων -- vmux.vhd use ieee. std_logic_1164.all; entity vmux is a, b: in std_logic_vector(7 downto 0 sel : in std_logic; end vmux; architecture rtl of vmux is with sel select x <= a when 0, b when others; end rtl;

10 ALU αποτελούμενη από συστατικά (3) ALU αποτελούμενη από συστατικά (4) Περιγραφή της αριθμητικής μονάδας -- arith.vhd library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; Περιγραφή της λογικής μονάδας -- logic.vhd library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; entity arith is a,b : in std_logic_vector(7 downto 0 cin : in std_logic; sel : in std_logic_vector(2 downto 0 end arith; architecture dataflow of arith is with sel select x <= a when "000", a+1 when "001", a-1 when "010", b when "011", b+1 when "100", b-1 when "101", a+b when "110", a+b+cin when others; end dataflow; entity logic is a,b : in std_logic_vector(7 downto 0 sel : in std_logic_vector(2 downto 0 end logic; architecture dataflow of logic is with sel select x <= not a when "000", not b when "001", a and b when "010", a or b when "011", a nand b when "100", a nor b when "101", a xor b when "110", a xnor b when others; end dataflow; ALU αποτελούμενη από συστατικά (5) -- alu.vhd library IEEE; use IEEE.std_logic_1164.all; entity alu is a,b : in std_logic_vector(7 downto 0 cin : in std_logic; sel : in std_logic_vector(3 downto 0 y : out std_logic_vector(7 downto 0) end alu; architecture structural of alu is component arith is a,b: in std_logic_vector(7 downto 0 cin: in std_logic; sel: in std_logic_vector(2 downto 0 end component; component logic is a,b: in std_logic_vector(7 downto 0 sel: in std_logic_vector(2 downto 0 end component; component vmux is a,b: in std_logic_vector(7 downto 0 sel: in std_logic; end component; -- signal x1, x2: std_logic_vector(7 downto 0 -- U1: arith port map ( a => a, b => b, cin => cin, sel => sel(2 downto 0), x => x1 U2: logic port map ( a => a, b => b, sel => sel(2 downto 0), x => x2 U3: vmux port map ( a => x1, b => x2, sel => sel(3), x => y end structural;

Σκιαγράφηση της διάλεξης. Γλώσσες Περιγραφής Υλικού Ι. nkavv@uop.gr. Ανασκόπηση ϑεμάτων παλαιών εξετάσεων του μαθήματος. Περιεχόμενο εξετάσεων

Σκιαγράφηση της διάλεξης. Γλώσσες Περιγραφής Υλικού Ι. nkavv@uop.gr. Ανασκόπηση ϑεμάτων παλαιών εξετάσεων του μαθήματος. Περιεχόμενο εξετάσεων Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Ι Θέματα πρακτικής εξάσκησης Νικόλαος Καββαδίας nkavv@uop.gr 08 Ιουνίου 2011 Ανασκόπηση ϑεμάτων παλαιών εξετάσεων του μαθήματος Εξεταστική περίοδος Ιουνίου-Ιουλίου

Διαβάστε περισσότερα

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Τύποι Δεδομένων και Τελεστές

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Τύποι Δεδομένων και Τελεστές «Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Τύποι Δεδομένων και Τελεστές Δρ. Παρασκευάς Κίτσος Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής ΤΕ E-mail: pkitsos@teimes.gr Αντίρριο

Διαβάστε περισσότερα

Σκιαγράφηση της διάλεξης. Γλώσσες Περιγραφής Υλικού Ι. nkavv@uop.gr. Περισσότερα για τα αρθρώματα Αναθέσεις και τελεστές Συντρέχων κώδικας

Σκιαγράφηση της διάλεξης. Γλώσσες Περιγραφής Υλικού Ι. nkavv@uop.gr. Περισσότερα για τα αρθρώματα Αναθέσεις και τελεστές Συντρέχων κώδικας Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Ι Μοντελοποίηση συνδυαστικών κυκλωμάτων Νικόλαος Καββαδίας nkavv@uop.gr 06 Μαρτίου 2012 Περισσότερα για τα αρθρώματα Αναθέσεις και τελεστές Συντρέχων

Διαβάστε περισσότερα

nkavv@physics.auth.gr

nkavv@physics.auth.gr Γλώσσες Περιγραφής Υλικού Εισαγωγή στην VHDL Νικόλαος Καββαδίας nkavv@physics.auth.gr 17 Μαρτίου 2009 Αντικείμενο του μαθήματος CST256: Γλώσσες Περιγραφής Υλικού Επιμέρους στόχοι του μαθήματος Σχεδιασμός

Διαβάστε περισσότερα

nkavv@physics.auth.gr nkavv@uop.gr

nkavv@physics.auth.gr nkavv@uop.gr Γλώσσες Περιγραφής Υλικού Μη προγραμματιζόμενοι επεξεργαστές Νικόλαος Καββαδίας nkavv@physics.auth.gr nkavv@uop.gr 26 Μαΐου 2009 Σκιαγράφηση της διάλεξης Μη προγραμματιζόμενοι επεξεργαστές Υλοποίηση με

Διαβάστε περισσότερα

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Προχωρημένα Θέματα Σχεδιασμού με VHDL

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Προχωρημένα Θέματα Σχεδιασμού με VHDL «Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Προχωρημένα Θέματα Σχεδιασμού με VHDL Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής

Διαβάστε περισσότερα

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Πακέτα και Συστατικά Στοιχεία (Υποκυκλώματα)

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Πακέτα και Συστατικά Στοιχεία (Υποκυκλώματα) «Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Πακέτα και Συστατικά Στοιχεία (Υποκυκλώματα) Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος Καθηγητής Tμήμα Μηχανικών Πληροφορικής

Διαβάστε περισσότερα

Αποδεικτικές Διαδικασίες και Μαθηματική Επαγωγή.

Αποδεικτικές Διαδικασίες και Μαθηματική Επαγωγή. Αποδεικτικές Διαδικασίες και Μαθηματική Επαγωγή. Mαθηματικό σύστημα Ένα μαθηματικό σύστημα αποτελείται από αξιώματα, ορισμούς, μη καθορισμένες έννοιες και θεωρήματα. Η Ευκλείδειος γεωμετρία αποτελεί ένα

Διαβάστε περισσότερα

ΑΣΚΗΣΗ 2: Σχεδίαση και προσομοίωση κυκλωμάτων καταχωρητών και μετρητών

ΑΣΚΗΣΗ 2: Σχεδίαση και προσομοίωση κυκλωμάτων καταχωρητών και μετρητών ΑΣΚΗΣΗ 2: Σχεδίαση και προσομοίωση κυκλωμάτων καταχωρητών και μετρητών Θέμα Β.1: Απλός καταχωρητής 1 bit (D Flip-Flop) preset D D Q Q clk clear Σχήμα 2.1: D Flip-Flop με εισόδους preset και clear Με τη

Διαβάστε περισσότερα

Σκιαγράφηση της διάλεξης. Μηχανές Πεπερασμένων Καταστάσεων: Εισαγωγή και.

Σκιαγράφηση της διάλεξης. Μηχανές Πεπερασμένων Καταστάσεων: Εισαγωγή και. Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Μηχανές πεπερασμένων καταστάσεων Νικόλαος Καββαδίας nkavv@physics.auth.gr, nkavv@uop.gr 12 Μαΐου 2009 Μηχανές πεπερασμένων καταστάσεων (FSM: Finite-State

Διαβάστε περισσότερα

Σκιαγράφηση της διάλεξης. Η εντολή ASSERT (2) nkavv@physics.auth.gr nkavv@uop.gr

Σκιαγράφηση της διάλεξης. Η εντολή ASSERT (2) nkavv@physics.auth.gr nkavv@uop.gr Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Δομές ελέγχου/επαλήθευσης λειτουργίας των κυκλωμάτων Νικόλαος Καββαδίας nkavv@physics.auth.gr nkavv@uop.gr Δομές ελέγχου/επαλήθευσης λειτουργίας των κυκλωμάτων

Διαβάστε περισσότερα

Γλώσσες Περιγραφής Υλικού Ι

Γλώσσες Περιγραφής Υλικού Ι Γλώσσες Περιγραφής Υλικού Ι Μηχανές πεπερασμένων καταστάσεων Νικόλαος Καββαδίας nkavv@uop.gr 24 Απριλίου 2012 Σκιαγράφηση της διάλεξης Μηχανές πεπερασμένων καταστάσεων (FSM: Finite-State Machine) Ορισμός

Διαβάστε περισσότερα

Γλώσσες Περιγραφής Υλικού Δομές ακολουθιακού και συντρέχοντος κώδικα Νικόλαος Καββαδίας nkavv@physics.auth.gr 24 Μαρτίου 2009 Σκιαγράφηση της διάλεξης Συντρέχων και ακολουθιακός κώδικας Ανάθεση σε ΜΕΤΑΒΛΗΤΗ

Διαβάστε περισσότερα

Γλώσσες Περιγραφής Υλικού Ι

Γλώσσες Περιγραφής Υλικού Ι Γλώσσες Περιγραφής Υλικού Ι Θέματα πρακτικής εξάσκησης Νικόλαος Καββαδίας nkavv@uop.gr 29 Μαΐου 2012 Σκιαγράφηση της διάλεξης Ανασκόπηση ϑεμάτων παλαιών εξετάσεων του μαθήματος Εξεταστική περίοδος Ιουνίου-Ιουλίου

Διαβάστε περισσότερα

Σκιαγράφηση της διάλεξης. Ανάθεση σε VARIABLE. Ανάθεση σε SIGNAL. identifier := expression; Συντρέχων και ακολουθιακός κώδικας

Σκιαγράφηση της διάλεξης. Ανάθεση σε VARIABLE. Ανάθεση σε SIGNAL. identifier := expression; Συντρέχων και ακολουθιακός κώδικας Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Δομές ακολουθιακού και συντρέχοντος κώδικα Νικόλαος Καββαδίας nkavv@physics.auth.gr 24 Μαρτίου 2009 Συντρέχων και ακολουθιακός κώδικας Ανάθεση σε ΜΕΤΑΒΛΗΤΗ

Διαβάστε περισσότερα

Εργαστήριο Αρχιτεκτονικής Υπολογιστών Ι. Εισαγωγή στη VHDL

Εργαστήριο Αρχιτεκτονικής Υπολογιστών Ι. Εισαγωγή στη VHDL Εργαστήριο Αρχιτεκτονικής Υπολογιστών Ι Εισαγωγή στη VHDL Εισαγωγή Very High Speed Integrated Circuits Hardware Description Language ιαφορές από γλώσσες προγραμματισμού: παράλληλη εκτέλεση εντολών προσδιορισμός

Διαβάστε περισσότερα

Φόρμα Σχεδιασμού Διάλεξης (ημ/α: 17/03/08, έκδοση: 1.0)

Φόρμα Σχεδιασμού Διάλεξης (ημ/α: 17/03/08, έκδοση: 1.0) 1. Κωδικός Μαθήματος: (Εισαγωγή στον Προγραμματισμό) 2. Α/Α Διάλεξης: 1 1. Τίτλος: Εισαγωγή στους υπολογιστές. 2. Μαθησιακοί Στόχοι: Συνοπτική παρουσίαση της εξέλιξης των γλωσσών προγραμματισμού και των

Διαβάστε περισσότερα

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Συναρτήσεις, Διαδικασίες και Δομές Ελέγχου Λειτουργίας Κυκλωμάτων (testbenches)

«Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο Συναρτήσεις, Διαδικασίες και Δομές Ελέγχου Λειτουργίας Κυκλωμάτων (testbenches) «Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων» Χειμερινό εξάμηνο 2016-2017 Συναρτήσεις, Διαδικασίες και Δομές Ελέγχου Λειτουργίας Κυκλωμάτων (testbenches) Παρασκευάς Κίτσος http://diceslab.cied.teiwest.gr Επίκουρος

Διαβάστε περισσότερα

Γλώσσες Περιγραφής Υλικού Ι. Εισαγωγικά. Οργάνωση των παραδόσεων. nkavv@uop.gr. 1 Εισαγωγή στη Verilog HDL. 28 Φεβρουαρίου 2012

Γλώσσες Περιγραφής Υλικού Ι. Εισαγωγικά. Οργάνωση των παραδόσεων. nkavv@uop.gr. 1 Εισαγωγή στη Verilog HDL. 28 Φεβρουαρίου 2012 Αντικείμενο του μαθήματος CST304: Γλώσσες Περιγραφής Υλικού Ι Γλώσσες Περιγραφής Υλικού Ι Εισαγωγή στη Verilog HDL Νικόλαος Καββαδίας nkavv@uop.gr 28 Φεβρουαρίου 2012 Επιμέρους στόχοι του μαθήματος Σχεδιασμός

Διαβάστε περισσότερα

Γλώσσες Περιγραφής Υλικού

Γλώσσες Περιγραφής Υλικού Αντικείμενο του μαθήματος CST256: Γλώσσες Περιγραφής Υλικού Γλώσσες Περιγραφής Υλικού Εισαγωγή στην VHDL Νικόλαος Καββαδίας nkavv@physics.auth.gr 17 Μαρτίου 2009 Επιμέρους στόχοι του μαθήματος Σχεδιασμός

Διαβάστε περισσότερα

Pointers. Σημερινό Μάθημα! Χρήση pointer Τελεστής * Τελεστής & Γενικοί δείκτες Ανάκληση Δέσμευση μνήμης new / delete Pointer σε αντικείμενο 2

Pointers. Σημερινό Μάθημα! Χρήση pointer Τελεστής * Τελεστής & Γενικοί δείκτες Ανάκληση Δέσμευση μνήμης new / delete Pointer σε αντικείμενο 2 Pointers 1 Σημερινό Μάθημα! Χρήση pointer Τελεστής * Τελεστής & Γενικοί δείκτες Ανάκληση Δέσμευση μνήμης new / delete Pointer σε αντικείμενο 2 1 Μνήμη μεταβλητών Κάθε μεταβλητή έχει διεύθυνση Δεν χρειάζεται

Διαβάστε περισσότερα

ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων

ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων VHDL για Σχεδιασμό Συνδυαστικών Κυκλωμάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών VHDL (Very high

Διαβάστε περισσότερα

Σκιαγράφηση της διάλεξης. Γλώσσες Περιγραφής Υλικού Ι. Χρήση τελεστών σε αναθέσεις. Σύνταξη κώδικα στη Verilog HDL: Βασικές συμβάσεις.

Σκιαγράφηση της διάλεξης. Γλώσσες Περιγραφής Υλικού Ι. Χρήση τελεστών σε αναθέσεις. Σύνταξη κώδικα στη Verilog HDL: Βασικές συμβάσεις. Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Ι Προχωρημένα στοιχεία της Verilog HDL Νικόλαος Καββαδίας nkavv@uop.gr 27 Μαρτίου 2012 Προχωρημένα στοιχεία της Verilog HDL Χρήση τελεστών στη σύνταξη

Διαβάστε περισσότερα

Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL. Βασικές εντολές και η περιγραφή συνδυαστικών κυκλωµάτων. Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 2 -

Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL. Βασικές εντολές και η περιγραφή συνδυαστικών κυκλωµάτων. Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 2 - Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL Βασικές εντολές και η περιγραφή συνδυαστικών κυκλωµάτων Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 2 - Περίγραµµα διάλεξης Υποκυκλώµατα Περιγραφή δοµής στη VHDL Βιβλιοθήκες

Διαβάστε περισσότερα

ΛΥΣΕΙΣ 3 ης ΓΡΑΠΤΗΣ ΕΡΓΑΣΙΑΣ

ΛΥΣΕΙΣ 3 ης ΓΡΑΠΤΗΣ ΕΡΓΑΣΙΑΣ ΕΛΛΗΝΙΚΟ ΑΝΟΙΚΤΟ ΠΑΝΕΠΙΣΤΗΜΙΟ ΣΧΟΛΗ ΘΕΤΙΚΩΝ ΕΠΙΣΤΗΜΩΝ ΚΑΙ ΤΕΧΝΟΛΟΓΙΑΣ ΠΡΟΠΤΥΧΙΑΚΟ ΠΡΟΓΡΑΜΜΑ ΣΠΟΥΔΩΝ ΠΛΗΡΟΦΟΡΙΚΗ ΘΕΜΑΤΙΚΗ ΕΝΟΤΗΤΑ ΕΡΓΑΣΤΗΡΙΟ ΨΗΦΙΑΚΩΝ ΣΥΣΤΗΜΑΤΩΝ ΛΥΣΕΙΣ 3 ης ΓΡΑΠΤΗΣ ΕΡΓΑΣΙΑΣ ΠΑΤΡΑ 2006 9.

Διαβάστε περισσότερα

Αναγνώριση Προτύπων. Σήμερα! Λόγος Πιθανοφάνειας Πιθανότητα Λάθους Κόστος Ρίσκο Bayes Ελάχιστη πιθανότητα λάθους για πολλές κλάσεις

Αναγνώριση Προτύπων. Σήμερα! Λόγος Πιθανοφάνειας Πιθανότητα Λάθους Κόστος Ρίσκο Bayes Ελάχιστη πιθανότητα λάθους για πολλές κλάσεις Αναγνώριση Προτύπων Σήμερα! Λόγος Πιθανοφάνειας Πιθανότητα Λάθους Πιθανότητα Λάθους Κόστος Ρίσκο Bayes Ελάχιστη πιθανότητα λάθους για πολλές κλάσεις 1 Λόγος Πιθανοφάνειας Ας υποθέσουμε ότι θέλουμε να ταξινομήσουμε

Διαβάστε περισσότερα

Περιγραφή Κυκλωμάτων με χρήση της VHDL. Δομική περιγραφή και περιγραφή Μηχανών Πεπερασμένων Καταστάσεων

Περιγραφή Κυκλωμάτων με χρήση της VHDL. Δομική περιγραφή και περιγραφή Μηχανών Πεπερασμένων Καταστάσεων Περιγραφή Κυκλωμάτων με χρήση της VHDL Δομική περιγραφή και περιγραφή Μηχανών Πεπερασμένων Καταστάσεων Οργάνωση Παρουσίασης Περιγραφή Δομής σε VHDL (Structural Description) Μηχανές Πεπερασμένων Καταστάσεων

Διαβάστε περισσότερα

Η δήλωση `ifdef...`else...` endif

Η δήλωση `ifdef...`else...` endif Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Ι Σύνταξη παραμετρικών περιγραφών και σχεδίαση μνημών Νικόλαος Καββαδίας nkavv@uop.gr 03 Απριλίου 2012 Σύνταξη παραμετρικών περιγραφών Δηλώσεις του προεπεξεργαστή

Διαβάστε περισσότερα

Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL. Γενικά χαρακτηριστικά, σύνταξη και τύποι. Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 1 -

Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL. Γενικά χαρακτηριστικά, σύνταξη και τύποι. Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 1 - Εισαγωγή στη γλώσσα περιγραφής υλικού VHDL Γενικά χαρακτηριστικά, σύνταξη και τύποι Ψηφιακή Σχεδίαση µε CAD ΙΙ - ιάλεξη 1 - Περίγραµµα διάλεξης Τι είναι η VHDL? Πλεονεκτήµατα της VHDL στη σχεδίαση κυκλωµάτων

Διαβάστε περισσότερα

Σχέσεις και ιδιότητές τους

Σχέσεις και ιδιότητές τους Σχέσεις και ιδιότητές τους Διμελής (binary) σχέση Σ από σύνολο Χ σε σύνολο Υ είναι ένα υποσύνολο του καρτεσιανού γινομένου Χ Υ. Αν (χ,ψ) Σ, λέμε ότι το χ σχετίζεται με το ψ και σημειώνουμε χσψ. Στην περίπτωση

Διαβάστε περισσότερα

Σκιαγράφηση της διάλεξης. Γλώσσες Περιγραφής Υλικού Ι. Γενικά χαρακτηριστικά του επεξεργαστή MU0. nkavv@uop.gr. Προγραμματιζόμενοι επεξεργαστές

Σκιαγράφηση της διάλεξης. Γλώσσες Περιγραφής Υλικού Ι. Γενικά χαρακτηριστικά του επεξεργαστή MU0. nkavv@uop.gr. Προγραμματιζόμενοι επεξεργαστές Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Ι Προγραμματιζόμενοι επεξεργαστές Νικόλαος Καββαδίας nkavv@uop.gr Προγραμματιζόμενοι επεξεργαστές Ρεαλιστικό παράδειγμα: ο επεξεργαστής MU0 (MicroProcessor

Διαβάστε περισσότερα

Μεταγλωττιστές ΙΙ. nkavv@uop.gr. Γέννηση ενδιάμεσης αναπαράστασης. 10 Νοεμβρίου 2010. Νικόλαος Καββαδίας nkavv@uop.gr Μεταγλωττιστές ΙΙ

Μεταγλωττιστές ΙΙ. nkavv@uop.gr. Γέννηση ενδιάμεσης αναπαράστασης. 10 Νοεμβρίου 2010. Νικόλαος Καββαδίας nkavv@uop.gr Μεταγλωττιστές ΙΙ Μεταγλωττιστές ΙΙ Γέννηση ενδιάμεσης αναπαράστασης Νικόλαος Καββαδίας nkavv@uop.gr 10 Νοεμβρίου 2010 Η έννοια της ενδιάμεσης αναπαράστασης Ενδιάμεση αναπαράσταση (IR: intermediate representation): απλοποιημένη,

Διαβάστε περισσότερα

Πανεπιστήμιο Πατρών. Τμήμα Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών. Εργαστήριο Σχεδίασης Ολοκληρωμένων Κυκλωμάτων

Πανεπιστήμιο Πατρών. Τμήμα Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών. Εργαστήριο Σχεδίασης Ολοκληρωμένων Κυκλωμάτων Πανεπιστήμιο Πατρών Τμήμα Ηλεκτρολόγων Μηχανικών και Τεχνολογίας Υπολογιστών Εργαστήριο Σχεδίασης Ολοκληρωμένων Κυκλωμάτων Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων (VLSI) ΙΙ Εισαγωγή στη VHDL και το Εργαλείο

Διαβάστε περισσότερα

Κληρονομικότητα. Σήμερα! Κλάση Βάσης Παράγωγη κλάση Απλή κληρονομικότητα Protected δεδομένα Constructors & Destructors overloading

Κληρονομικότητα. Σήμερα! Κλάση Βάσης Παράγωγη κλάση Απλή κληρονομικότητα Protected δεδομένα Constructors & Destructors overloading Κληρονομικότητα Σήμερα! Κλάση Βάσης Παράγωγη κλάση Απλή κληρονομικότητα Protected δεδομένα Constructors & Destructors overloading 2 1 Κλάση Βάση/Παράγωγη Τα διάφορα αντικείμενα μπορούν να έχουν μεταξύ

Διαβάστε περισσότερα

(Peter Ashenden, The Students Guide to VHDL)

(Peter Ashenden, The Students Guide to VHDL) Υποπρογράµµατα Πακέτα (Peter Ashenden, The Students Guide to VHDL) Procedures Μία διαδικασία (procedure) δηλώνεται και κατόπιν καλείται όσες φορές θέλουµε. procedure identifier [(parameter_interface_list)]

Διαβάστε περισσότερα

Ψηφιακή Εικόνα. Σημερινό μάθημα!

Ψηφιακή Εικόνα. Σημερινό μάθημα! Ψηφιακή Εικόνα Σημερινό μάθημα! Ψηφιακή Εικόνα Αναλογική εικόνα Ψηφιοποίηση (digitalization) Δειγματοληψία Κβαντισμός Δυαδικές δ έ (Binary) εικόνες Ψηφιακή εικόνα & οθόνη Η/Υ 1 Ψηφιακή Εικόνα Μια ακίνητη

Διαβάστε περισσότερα

ΣΤΟ ΦΑΡΜΑΚΕΙΟ. Με την πιστοποίηση του έχει πρόσβαση στο περιβάλλον του φαρμακείου που παρέχει η εφαρμογή.

ΣΤΟ ΦΑΡΜΑΚΕΙΟ. Με την πιστοποίηση του έχει πρόσβαση στο περιβάλλον του φαρμακείου που παρέχει η εφαρμογή. ΣΤΟ ΦΑΡΜΑΚΕΙΟ Ο ασθενής έχοντας μαζί του το βιβλιάριο υγείας του και την τυπωμένη συνταγή από τον ιατρό, η οποία αναγράφει τον μοναδικό κωδικό της, πάει στο φαρμακείο. Το φαρμακείο αφού ταυτοποιήσει το

Διαβάστε περισσότερα

Τρίτη, 05 Ιουνίου 2001 ΤΕΧΝΟΛΟΓΙΚΗ ΚΑΤΕΥΘΥΝΣΗ Γ ΛΥΚΕΙΟΥ ΑΝΑΠΤΥΞΗ ΕΦΑΡΜΟΓΩΝ ΣΕ ΠΡΟΓΡΑΜΜΑΤΙΣΤΙΚΟ ΠΕΡΙΒΑΛΛΟΝ

Τρίτη, 05 Ιουνίου 2001 ΤΕΧΝΟΛΟΓΙΚΗ ΚΑΤΕΥΘΥΝΣΗ Γ ΛΥΚΕΙΟΥ ΑΝΑΠΤΥΞΗ ΕΦΑΡΜΟΓΩΝ ΣΕ ΠΡΟΓΡΑΜΜΑΤΙΣΤΙΚΟ ΠΕΡΙΒΑΛΛΟΝ Τρίτη, 05 Ιουνίου 2001 ΤΕΧΝΟΛΟΓΙΚΗ ΚΑΤΕΥΘΥΝΣΗ Γ ΛΥΚΕΙΟΥ ΑΝΑΠΤΥΞΗ ΕΦΑΡΜΟΓΩΝ ΣΕ ΠΡΟΓΡΑΜΜΑΤΙΣΤΙΚΟ ΠΕΡΙΒΑΛΛΟΝ ΘΕΜΑ 1 Α. Να µεταφέρετε στο τετράδιό σας και να συµπληρώσετε τον παρακάτω πίνακα αλήθειας δύο προτάσεων

Διαβάστε περισσότερα

ΣΥΝΟΛΑ (προσέξτε τα κοινά χαρακτηριστικά των παρακάτω προτάσεων) Οι άνθρωποι που σπουδάζουν ΤΠ&ΕΣ και βρίσκονται στην αίθουσα

ΣΥΝΟΛΑ (προσέξτε τα κοινά χαρακτηριστικά των παρακάτω προτάσεων) Οι άνθρωποι που σπουδάζουν ΤΠ&ΕΣ και βρίσκονται στην αίθουσα ΣΥΝΟΛΑ (προσέξτε τα κοινά χαρακτηριστικά των παρακάτω προτάσεων) Οι άνθρωποι που σπουδάζουν ΤΠ&ΕΣ και βρίσκονται στην αίθουσα Τα βιβλία διακριτών μαθηματικών του Γ.Β. Η/Υ με επεξεργαστή Pentium και χωρητικότητα

Διαβάστε περισσότερα

ΣΤΟ ΙΑΤΡΕΙΟ. Με την πιστοποίηση του αποκτά πρόσβαση στο περιβάλλον του ιατρού που παρέχει η εφαρμογή.

ΣΤΟ ΙΑΤΡΕΙΟ. Με την πιστοποίηση του αποκτά πρόσβαση στο περιβάλλον του ιατρού που παρέχει η εφαρμογή. ΣΤΟ ΙΑΤΡΕΙΟ Ο ιατρός αφού διαπιστώσει εάν το πρόσωπο που προσέρχεται για εξέταση είναι το ίδιο με αυτό που εικονίζεται στο βιβλιάριο υγείας και ελέγξει ότι είναι ασφαλιστικά ενήμερο (όπως ακριβώς γίνεται

Διαβάστε περισσότερα

ΒΑΣΕΙΣ ΔΕΔΟΜΕΝΩΝ. Μούλου Ευγενία

ΒΑΣΕΙΣ ΔΕΔΟΜΕΝΩΝ. Μούλου Ευγενία ΒΑΣΕΙΣ ΔΕΔΟΜΕΝΩΝ ΑΡΧΕΙΑ Ο πιο γνωστός τρόπος οργάνωσης δεδομένων με τη χρήση ηλεκτρονικών υπολογιστών είναι σε αρχεία. Ένα αρχείο μπορούμε να το χαρακτηρίσουμε σαν ένα σύνολο που αποτελείται από οργανωμένα

Διαβάστε περισσότερα

Σκιαγράφηση της διάλεξης. Γλώσσες Περιγραφής Υλικού Ι (1) Μη προγραμματιζόμενοι επεξεργαστές

Σκιαγράφηση της διάλεξης. Γλώσσες Περιγραφής Υλικού Ι (1) Μη προγραμματιζόμενοι επεξεργαστές Σκιαγράφηση της διάλεξης Γλώσσες Περιγραφής Υλικού Ι Μη προγραμματιζόμενοι επεξεργαστές Νικόλαος Καββαδίας nkavv@uop.gr 04 Μαΐου 2011 Μη προγραμματιζόμενοι επεξεργαστές Η οργάνωση των μη-προγραμματιζόμενων

Διαβάστε περισσότερα

Αντικειμενοστραφής. Προγραμματισμού

Αντικειμενοστραφής. Προγραμματισμού Αντικειμενοστραφής προγραμματισμός Σημερινό μάθημα Μειονεκτήματα Δομημένου Προγραμματισμού Αντικειμενοστραφής προγραμματισμός Ορισμοί Κλάσεις Αντικείμεναμ Χαρακτηριστικά ΑΠ C++ Class 1 Δομημένος Προγραμματισμός

Διαβάστε περισσότερα

Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II

Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II Σχεδιασμός Ολοκληρωμένων Κυκλωμάτων VLSI II 1 η Εργαστηριακή Άσκηση Εισαγωγή στη VHDL και στο εργαλείο Modelsim 1 Άδειες Χρήσης Το παρόν υλικό διατίθεται με τους όρους της άδειας χρήσης Creative Commons

Διαβάστε περισσότερα

Έννοια. Η αποδοχή της κληρονομίας αποτελεί δικαίωμα του κληρονόμου, άρα δεν

Έννοια. Η αποδοχή της κληρονομίας αποτελεί δικαίωμα του κληρονόμου, άρα δεν 1 1. Αποδοχή κληρονομίας Έννοια. Η αποδοχή της κληρονομίας αποτελεί δικαίωμα του κληρονόμου, άρα δεν μπορεί να ασκηθεί από τους δανειστές του κληρονόμου, τον εκτελεστή της διαθήκης, τον κηδεμόνα ή εκκαθαριστή

Διαβάστε περισσότερα

Σχεδίαση κυκλωμάτων με VHDL: 1o μέρος

Σχεδίαση κυκλωμάτων με VHDL: 1o μέρος Σχεδίαση κυκλωμάτων με VHDL: 1o μέρος Γ. Δημητρακόπουλος Το πρώτο σας κύκλωμα Τα ψηφιακά κυκλώματα είναι μια συλλογή από λογικές πύλες και ακολουθιακά στοιχεία αποθήκευσης (ή συγχρονισμού) όπως τα flip-flops.

Διαβάστε περισσότερα

VHDL Introduction. Subtitle

VHDL Introduction. Subtitle VHDL Introduction Subtitle Getting Started VHDL means Very Hard Difficult Language That s a lie!!! τα αρχικά VHDL είναι συντομογραφία του VHSIC Hardware Description Language, ενώ το VHSIC αντιπροσωπεύει

Διαβάστε περισσότερα

Σκιαγράφηση της διάλεξης. Σχεδίαση Ψηφιακών Κυκλωμάτων.

Σκιαγράφηση της διάλεξης. Σχεδίαση Ψηφιακών Κυκλωμάτων. Σκιαγράφηση της διάλεξης Σχεδίαση Ψηφιακών Κυκλωμάτων Ανασκόπηση του μαθήματος και ϑέματα πρακτικής εξάσκησης Νικόλαος Καββαδίας nkavv@uop.gr Αναδρομή στο περιεχόμενο του μαθήματος εξετάσεων (ϑεωρία και

Διαβάστε περισσότερα

ΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. VHDL για Ακολουθιακά Κυκλώματα 1

ΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. VHDL για Ακολουθιακά Κυκλώματα 1 ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων VHDL για Σχεδιασμό Ακολουθιακών Κυκλωμάτων Διδάσκουσα: Μαρία Κ. Μιχαήλ Περίληψη VHDL Processes Εντολές If-Then Then-Else και CASE Περιγραφή Flip-Flop Flop με VHDL

Διαβάστε περισσότερα

ΠΑΡΑΡΤΗΜΑ Β. Verification

ΠΑΡΑΡΤΗΜΑ Β. Verification ΠΑΡΑΡΤΗΜΑ Β Ροή Σχεδίασης και VHDL Ροή Σχεδίασης Πριν περάσουµε σε περιγραφή της γλώσσας VHDL είναι χρήσιµο να δούµε το περιβάλλον και τη ροή της σχεδίασης. Τα βήµατα µιας σχεδίασης βασισµένης σε VHDL

Διαβάστε περισσότερα

Συναρτήσεις ΙΙ. Σημερινό μάθημα

Συναρτήσεις ΙΙ. Σημερινό μάθημα Συναρτήσεις ΙΙ 1 Σημερινό μάθημα Εμβέλεια Εμφωλίαση Τύπος αποθήκευσης Συναρτήσεις ως παράμετροι Πέρασμα με τιμή Πολλαπλά return Προκαθορισμένοι ρ Παράμετροι ρ Υπερφόρτωση συναρτήσεων Inline συναρτήσεις

Διαβάστε περισσότερα

Αναγνώριση Προτύπων 1

Αναγνώριση Προτύπων 1 Αναγνώριση Προτύπων 1 Σημερινό Μάθημα Βασικό σύστημα αναγνώρισης προτύπων Προβλήματα Πρόβλεψης Χαρακτηριστικά και Πρότυπα Ταξινομητές Classifiers Προσεγγίσεις Αναγνώρισης Προτύπων Κύκλος σχεδίασης Συστήματος

Διαβάστε περισσότερα

Εξαναγκασμένες ταλαντώσεις, Ιδιοτιμές με πολλαπλότητα, Εκθετικά πινάκων. 9 Απριλίου 2013, Βόλος

Εξαναγκασμένες ταλαντώσεις, Ιδιοτιμές με πολλαπλότητα, Εκθετικά πινάκων. 9 Απριλίου 2013, Βόλος ιαφορικές Εξισώσεις Εξαναγκασμένες ταλαντώσεις, Ιδιοτιμές με πολλαπλότητα, Ατελείς ιδιοτιμές Εκθετικά πινάκων Μανόλης Βάβαλης Τμήμα Μηχανικών Η/Υ Τηλεπικοινωνιών και ικτύων Πανεπιστήμιο Θεσσαλίας 9 Απριλίου

Διαβάστε περισσότερα

Αναγνώριση Προτύπων. Σημερινό Μάθημα

Αναγνώριση Προτύπων. Σημερινό Μάθημα Αναγνώριση Προτύπων Σημερινό Μάθημα Η κατάρα της διαστατικότητας Μείωση διαστάσεων εξαγωγή χαρακτηριστικών επιλογή χαρακτηριστικών Αναπαράσταση έναντι Κατηγοριοποίησης Ανάλυση Κυρίων Συνιστωσών PCA Γραμμική

Διαβάστε περισσότερα

Κληρονομικότητα. Σήμερα!

Κληρονομικότητα. Σήμερα! Κληρονομικότητα Σήμερα! Overriding Overloading Vs Overriding Απόκρυψη συναρτήσεων Κλήση overridden συνάρτησης Virtual Συναρτήσεις Abstract Classes Κανόνες πρόσβασης Κληρονομικότητας 2 1 Υπερίσχυση Συναρτήσεων

Διαβάστε περισσότερα

ΕΛΛΗΝΙΚΟ ΑΝΟΙΚΤΟ ΠΑΝΕΠΙΣΤΗΜΙΟ. Πρώτη Γραπτή Εργασία. Εισαγωγή στους υπολογιστές Μαθηματικά

ΕΛΛΗΝΙΚΟ ΑΝΟΙΚΤΟ ΠΑΝΕΠΙΣΤΗΜΙΟ. Πρώτη Γραπτή Εργασία. Εισαγωγή στους υπολογιστές Μαθηματικά ΕΛΛΗΝΙΚΟ ΑΝΟΙΚΤΟ ΠΑΝΕΠΙΣΤΗΜΙΟ Πρόγραμμα Σπουδών: ΙΟΙΚΗΣΗ ΕΠΙΧΕΙΡΗΣΕΩΝ και ΟΡΓΑΝΙΣΜΩΝ Θεματική Ενότητα: ΕΟ-13 Ποσοτικές Μέθοδοι Ακαδημαϊκό Έτος: 2012-13 Πρώτη Γραπτή Εργασία Εισαγωγή στους υπολογιστές Μαθηματικά

Διαβάστε περισσότερα

Ας υποθέσουμε ότι ο παίκτης Ι διαλέγει πρώτος την τυχαιοποιημένη στρατηγική (x 1, x 2 ), x 1, x2 0,

Ας υποθέσουμε ότι ο παίκτης Ι διαλέγει πρώτος την τυχαιοποιημένη στρατηγική (x 1, x 2 ), x 1, x2 0, Οικονομικό Πανεπιστήμιο Αθηνών Τμήμα Στατιστικής Εισαγωγή στην Επιχειρησιακή Ερευνα Εαρινό Εξάμηνο 2015 Μ. Ζαζάνης Πρόβλημα 1. Να διατυπώσετε το παρακάτω παίγνιο μηδενικού αθροίσματος ως πρόβλημα γραμμικού

Διαβάστε περισσότερα

constant number_of_bytes : integer := 4; constant number_of_bits : integer := 8 * number_of_bytes;

constant number_of_bytes : integer := 4; constant number_of_bits : integer := 8 * number_of_bytes; Σχεδίαση Υπολογιστικών Συστηµάτων Μοντελοποίηση και προσοµοίωση στην VHDL Μιχάλης Ψαράκης 3-1 Αντικείµενα στη VHDL Σταθερές (constants) Μεταβλητές (variables) Σήµατα (signals) Θύρες (ports) 3-2 ηλώσεις

Διαβάστε περισσότερα

Ταξινόμηση των μοντέλων διασποράς ατμοσφαιρικών ρύπων βασισμένη σε μαθηματικά κριτήρια.

Ταξινόμηση των μοντέλων διασποράς ατμοσφαιρικών ρύπων βασισμένη σε μαθηματικά κριτήρια. ΠΡΟΤΕΙΝΟΜΕΝΑ ΘΕΜΑΤΑ Ταξινόμηη των μοντέλων διαποράς ατμοφαιρικών ρύπων βαιμένη ε μαθηματικά κριτήρια. Μοντέλο Ελεριανά μοντέλα (Elerian) Λαγκρατζιανά μοντέλα (Lagrangian) Επιπρόθετος διαχωριμός Μοντέλα

Διαβάστε περισσότερα

21/11/2005 Διακριτά Μαθηματικά. Γραφήματα ΒΑΣΙΚΗ ΟΡΟΛΟΓΙΑ : ΜΟΝΟΠΑΤΙΑ ΚΑΙ ΚΥΚΛΟΙ Δ Ι. Γεώργιος Βούρος Πανεπιστήμιο Αιγαίου

21/11/2005 Διακριτά Μαθηματικά. Γραφήματα ΒΑΣΙΚΗ ΟΡΟΛΟΓΙΑ : ΜΟΝΟΠΑΤΙΑ ΚΑΙ ΚΥΚΛΟΙ Δ Ι. Γεώργιος Βούρος Πανεπιστήμιο Αιγαίου Γραφήματα ΒΑΣΙΚΗ ΟΡΟΛΟΓΙΑ : ΜΟΝΟΠΑΤΙΑ ΚΑΙ ΚΥΚΛΟΙ A Ε B Ζ Η Γ K Θ Δ Ι Ορισμός Ένα (μη κατευθυνόμενο) γράφημα (non directed graph) Γ, είναι μία δυάδα από σύνολα Ε και V και συμβολίζεται με Γ=(Ε,V). Το σύνολο

Διαβάστε περισσότερα

Οι γέφυρες του ποταμού... Pregel (Konigsberg)

Οι γέφυρες του ποταμού... Pregel (Konigsberg) Οι γέφυρες του ποταμού... Pregel (Konigsberg) Β Δ Β Δ Γ Γ Κύκλος του Euler (Euler cycle) είναι κύκλος σε γράφημα Γ που περιέχει κάθε κορυφή του γραφήματος, και κάθε ακμή αυτού ακριβώς μία φορά. Για γράφημα

Διαβάστε περισσότερα

ΠΑΝΕΠΙΣΤΗΜΙΑΚΑ ΦΡΟΝΤΙΣΤΗΡΙΑ ΚΟΛΛΙΝΤΖΑ ΜΑΘΗΜΑ: ΕΡΩΤΗΣΕΙΣ ΟΙΚΟΝΟΜΙΚΗΣ ΘΕΩΡΙΑΣ

ΠΑΝΕΠΙΣΤΗΜΙΑΚΑ ΦΡΟΝΤΙΣΤΗΡΙΑ ΚΟΛΛΙΝΤΖΑ ΜΑΘΗΜΑ: ΕΡΩΤΗΣΕΙΣ ΟΙΚΟΝΟΜΙΚΗΣ ΘΕΩΡΙΑΣ ΜΑΘΗΜΑ: ΕΡΩΤΗΣΕΙΣ ΟΙΚΟΝΟΜΙΚΗΣ ΘΕΩΡΙΑΣ Tα Πανεπιστημιακά Φροντιστήρια «ΚΟΛΛΙΝΤΖΑ» προετοιμάζοντας σε ολιγομελείς ομίλους τους υποψήφιους για τον επικείμενο διαγωνισμό του Υπουργείου Οικονομικών, με κορυφαίο

Διαβάστε περισσότερα

2. Δίκτυα Πολυπλεξίας Μήκους Κύματος (WDM Δίκτυα)

2. Δίκτυα Πολυπλεξίας Μήκους Κύματος (WDM Δίκτυα) 2. Δίκτυα Πολυπλεξίας Μήκους Κύματος (WDM Δίκτυα) Η πολυπλεξία μήκους κύματος (WDM πολυπλεξία) παρέχει συμβατότητα μεταξύ του εύρους ζώνης του οπτικού μέσου οπτική ίνα και του εύρους ζώνης του τερματικού

Διαβάστε περισσότερα

ΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. Καταχωρητές 1

ΗΜΥ 210: Σχεδιασμός Ψηφιακών Συστημάτων. Καταχωρητές 1 ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων Καταχωρητές Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών Περίληψη Καταχωρητές Παράλληλης Φόρτωσης Καταχωρητές

Διαβάστε περισσότερα

Μονάδες 5 1.2.α. Να γράψετε στο τετράδιό σας τον παρακάτω πίνακα σωστά συµπληρωµένο.

Μονάδες 5 1.2.α. Να γράψετε στο τετράδιό σας τον παρακάτω πίνακα σωστά συµπληρωµένο. ΑΡΧΗ 1ΗΣ ΣΕΛΙ ΑΣ Γ ΤΑΞΗ ΠΡΟΑΓΩΓΙΚΕΣ ΕΞΕΤΑΣΕΙΣ Γ ΤΑΞΗΣ ΕΝΙΑΙΟΥ ΛΥΚΕΙΟΥ ΕΥΤΕΡΑ 12 ΙΟΥΝΙΟΥ 2000 ΕΞΕΤΑΖΟΜΕΝΟ ΜΑΘΗΜΑ ΤΕΧΝΟΛΟΓΙΚΗΣ ΚΑΤΕΥΘΥΝΣΗΣ (ΚΥΚΛΟΣ ΤΕΧΝΟΛΟΓΙΑΣ ΚΑΙ ΠΑΡΑΓΩΓΗΣ): ΧΗΜΕΙΑ - ΒΙΟΧΗΜΕΙΑ ΣΥΝΟΛΟ ΣΕΛΙ

Διαβάστε περισσότερα

Εισαγωγή στη γλώσσα VHDL

Εισαγωγή στη γλώσσα VHDL (document version 1.2) Ιωάννης Α. Καλόµοιρος Εισαγωγή στη γλώσσα VHDL Τεχνολογικό Εκπαιδευτικό Ίδρυµα Σερρών, Τµήµα Πληροφορικής και Επικοινωνιών, 2012 Το σύγγραµµα αυτό προορίζεται αποκλειστικά για χρήση

Διαβάστε περισσότερα

26-Nov-09. ΗΜΥ 210: Λογικός Σχεδιασμός, Χειμερινό Εξάμηνο Καταχωρητές 1. Διδάσκουσα: Μαρία Κ. Μιχαήλ

26-Nov-09. ΗΜΥ 210: Λογικός Σχεδιασμός, Χειμερινό Εξάμηνο Καταχωρητές 1. Διδάσκουσα: Μαρία Κ. Μιχαήλ ΗΜΥ-210: Σχεδιασμός Ψηφιακών Συστημάτων Χειμερινό Εξάμηνο 2009 Καταχωρητές Διδάσκουσα: Μαρία Κ. Μιχαήλ Πανεπιστήμιο Κύπρου Τμήμα Ηλεκτρολόγων Μηχανικών και Μηχανικών Υπολογιστών Περίληψη Καταχωρητές Παράλληλης

Διαβάστε περισσότερα

Σχεδιασµός Συστηµάτων µε VHDL. (Peter Ashenden, The Students Guide to VHDL)

Σχεδιασµός Συστηµάτων µε VHDL. (Peter Ashenden, The Students Guide to VHDL) Σχεδιασµός Συστηµάτων µε VHDL (Peter Ashenden, The Students Guide to VHDL) ιαδικασία Σχεδιασµού Μοντέλο VHDL VHDL code netlist Σύνθεση Layout VHDL netlist VHDL code Εξοµοίωση SDF & netlist GDSII file Ανάπτυξη

Διαβάστε περισσότερα

Μελέτη και σχεδίαση µιας υποτυπώδους κεντρικής µονάδας επεξεργασίας στα 32 µπιτ.

Μελέτη και σχεδίαση µιας υποτυπώδους κεντρικής µονάδας επεξεργασίας στα 32 µπιτ. ΤΕΙ ΚΡΗΤΗΣ / ΠΑΡΑΡΤΗΜΑ ΧΑΝΙΩΝ ΤΜΗΜΑ ΗΛΕΚΤΡΟΝΙΚΗΣ Μελέτη και σχεδίαση µιας υποτυπώδους κεντρικής µονάδας επεξεργασίας στα 32 µπιτ mode mode(0) ΠΤΥΧΙΑΚΗ ΕΡΓΑΣΙΑ Εµµανουήλ Καπαρού Επιβλέπων : ρ Μηχ Νικόλαος

Διαβάστε περισσότερα

( ιμερείς) ΙΜΕΛΕΙΣ ΣΧΕΣΕΙΣ Α Β «απεικονίσεις»

( ιμερείς) ΙΜΕΛΕΙΣ ΣΧΕΣΕΙΣ Α Β «απεικονίσεις» ( ιμερείς) ΙΜΕΛΕΙΣ ΣΧΕΣΕΙΣ Α Β «πεικονίσεις» 1. ΣΧΕΣΕΙΣ: το σκεπτικό κι ο ορισμός. Τ σύνολ νπριστούν ιδιότητες μεμονωμένων στοιχείων: δεδομένου συνόλου S, κι ενός στοιχείου σ, είνι δυντόν είτε σ S είτε

Διαβάστε περισσότερα

«ΔΙΑΚΡΙΤΑ ΜΑΘΗΜΑΤΙΚΑ»

«ΔΙΑΚΡΙΤΑ ΜΑΘΗΜΑΤΙΚΑ» HY 118α «ΔΙΚΡΙΤ ΜΘΗΜΤΙΚ» ΣΚΗΣΕΙΣ ΠΝΕΠΙΣΤΗΜΙΟ ΚΡΗΤΗΣ ΤΜΗΜ ΕΠΙΣΤΗΜΗΣ ΥΠΟΛΟΙΣΤΩΝ εώργιος Φρ. εωργακόπουλος ΜΕΡΟΣ (1) ασικά στοιχεία της θεωρίας συνόλων. Π. ΚΡΗΤΗΣ ΤΜ. ΕΠ. ΥΠΟΛΟΙΣΤΩΝ «ΔΙΚΡΙΤ ΜΘΗΜΤΙΚ». Φ. εωργακόπουλος

Διαβάστε περισσότερα

nkavv@physics.auth.gr nkavv@uop.gr

nkavv@physics.auth.gr nkavv@uop.gr Γλώσσες Περιγραφής Υλικού Υποδειγματική εργασία Νικόλαος Καββαδίας nkavv@physics.auth.gr nkavv@uop.gr 19 Μαΐου 2009 Σκιαγράφηση της διάλεξης Παρουσίαση υποδειγματικής εργασίας Γενικός οδηγός και συμβουλές

Διαβάστε περισσότερα

Σχεδίαση Ψηφιακών Κυκλωμάτων

Σχεδίαση Ψηφιακών Κυκλωμάτων Σχεδίαση Ψηφιακών Κυκλωμάτων Η αρχιτεκτονική οργάνωση των FPGA Νικόλαος Καββαδίας nkavv@uop.gr 21 Δεκεμβρίου 2010 Σκιαγράφηση της διάλεξης Εισαγωγή στις προγραμματιζόμενες συσκευές Η αρχιτεκτονική οργάνωση

Διαβάστε περισσότερα

Εισαγωγή στη γλώσσα προγραμματισμού Fortran 95

Εισαγωγή στη γλώσσα προγραμματισμού Fortran 95 Τ Ε Τ Υ Π Κ Εισαγωγή στη γλώσσα προγραμματισμού Fortran 95 Σημειώσεις Διαλέξεων Σ. Σ Ηράκλειο Φεβρουάριος 2015 Copyright c 2006 2015 Σ. Σταματιάδης, (stamatis@materials.uoc.gr) Η στοιχειοθεσία έγινε από

Διαβάστε περισσότερα

{ i f i == 0 and p > 0

{ i f i == 0 and p > 0 ΟΙΚΟΝΟΜΙΚΟ ΠΑΝΕΠΙΣΤΗΜΙΟ ΑΘΗΝΩΝ - ΤΜΗΜΑ ΠΛΗΡΟΦΟΡΙΚΗΣ ΜΕΤΑΠΤΥΧΙΑΚΟ ΠΡΟΓΡΑΜΜΑ ΕΠΙΣΤΗΜΗΣ ΥΠΟΛΟΓΙΣΤΩΝ Σχεδίαση και Ανάλυση Αλγορίθμων Διδάσκων: Ε. Μαρκάκης, Φθινοπωρινό εξάμηνο 014-015 Λύσεις 1ης Σειράς Ασκήσεων

Διαβάστε περισσότερα

Μεταγλωττιστές ΙΙ. nkavv@uop.gr. Καταμερισμός καταχωρητών. Νικόλαος Καββαδίας nkavv@uop.gr Μεταγλωττιστές ΙΙ

Μεταγλωττιστές ΙΙ. nkavv@uop.gr. Καταμερισμός καταχωρητών. Νικόλαος Καββαδίας nkavv@uop.gr Μεταγλωττιστές ΙΙ Μεταγλωττιστές ΙΙ Καταμερισμός καταχωρητών Νικόλαος Καββαδίας nkavv@uop.gr 01 Δεκεμβρίου 2010 Γενικά για τον καταμερισμό καταχωρητών Καταμερισμός καταχωρητών (register allocation): βελτιστοποίηση μεταγλωττιστή

Διαβάστε περισσότερα

Εργαστηριακή Άσκηση Θερμομόρφωση (Thermoforming)

Εργαστηριακή Άσκηση Θερμομόρφωση (Thermoforming) Σελίδα 1 Πανεπιστήμιο Κύπρου Τμήμα Μηχανικών Μηχανολογίας και Κατασκευαστικής ΜΜΚ 452: Μηχανικές Ιδιότητες και Κατεργασία Πολυμερών Εργαστηριακή Άσκηση Θερμομόρφωση (Thermoforming) Σελίδα 2 Εισαγωγή: Η

Διαβάστε περισσότερα

Γραμμική Ανεξαρτησία. Τμήμα Μηχανικών Η/Υ Τηλεπικοινωνιών και ικτύων Πανεπιστήμιο Θεσσαλίας. 17 Μαρτίου 2013, Βόλος

Γραμμική Ανεξαρτησία. Τμήμα Μηχανικών Η/Υ Τηλεπικοινωνιών και ικτύων Πανεπιστήμιο Θεσσαλίας. 17 Μαρτίου 2013, Βόλος Γραμμικές Συνήθεις ιαφορικές Εξισώσεις Ανώτερης Τάξης Γραμμικές Σ Ε 2ης τάξης Σ Ε 2ης τάξης με σταθερούς συντελεστές Μιγαδικές ρίζες Γραμμικές Σ Ε υψηλότερης τάξης Γραμμική Ανεξαρτησία Μανόλης Βάβαλης

Διαβάστε περισσότερα

- 1 - Ποιοι κερδίζουν από το εμπόριο αγαθών και υπηρεσιών; Γιατί η άμεση ανταλλαγή αγαθών, ορισμένες φορές, είναι δύσκολο να

- 1 - Ποιοι κερδίζουν από το εμπόριο αγαθών και υπηρεσιών; Γιατί η άμεση ανταλλαγή αγαθών, ορισμένες φορές, είναι δύσκολο να - 1 - Ο παράξενος πραματευτής Ανθολόγιο Ε & Στ τάξης: 277-279 Οικονομικές έννοιες Ανταλλαγή Αντιπραγματισμός Εμπόριο Ερωτήσεις Ποιοι κερδίζουν από το εμπόριο αγαθών και υπηρεσιών; Γιατί η άμεση ανταλλαγή

Διαβάστε περισσότερα

Βαζικές Δνόηηηες VHDL

Βαζικές Δνόηηηες VHDL Βαζικές Δνόηηηες VHDL Έλα απηόλνκν κέξνο θώδηθα VHDL πεξηιακβάλεη ηνπιάρηζηνλ ηξεηο βαζηθέο ελόηεηεο: Δνόηηηα δήλωζης βιβλιοθηκών: Δήιωζε ηωλ βηβιηνζεθώλ πνπ πξόθεηηαη λα ρξεζηκνπνηεζνύλ ζην ζρεδηαζκό,

Διαβάστε περισσότερα

Εκφωνήσεις και Λύσεις των Θεμάτων

Εκφωνήσεις και Λύσεις των Θεμάτων ΑΠΟΛΥΤΗΡΙΕΣ ΕΞΕΤΑΣΕΙΣ Γ ΤΑΞΗΣ ΗΜΕΡΗΣΙΟΥ ΓΕΝΙΚΟΥ ΛΥΚΕΙΟΥ ΚΑΙ ΠΑΝΕΛΛΗΝΙΕΣ ΕΞΕΤΑΣΕΙΣ Γ ΤΑΞΗΣ ΕΠΑΛ (ΟΜΑΔΑ Β ) ΜΑΘΗΜΑΤΙΚΑ ΚΑΙ ΣΤΟΙΧΕΙΑ ΣΤΑΤΙΣΤΙΚΗΣ ΓΕΝΙΚΗΣ ΠΑΙΔΕΙΑΣ Τετάρτη 23 Μαΐου 2012 Εκφωήσεις και Λύσεις

Διαβάστε περισσότερα

Γέννηση ενδιάμεσης αναπαράστασης. Προηγμένα Θέματα Θεωρητικής Πληροφορικής. Τύποι IR. Άποψη του μεταγλωττιστή από την πλευρά της IR.

Γέννηση ενδιάμεσης αναπαράστασης. Προηγμένα Θέματα Θεωρητικής Πληροφορικής. Τύποι IR. Άποψη του μεταγλωττιστή από την πλευρά της IR. Η έννοια της ενδιάμεσης αναπαράστασης Προηγμένα Θέματα Θεωρητικής Πληροφορικής Γέννηση ενδιάμεσης αναπαράστασης Νικόλαος Καββαδίας nkavv@uop.gr 17 Μαρτίου 2010 Ενδιάμεση αναπαράσταση (IR: intermediate

Διαβάστε περισσότερα

Προτεινόμενα θέματα στο μάθημα. Αρχές Οικονομικής Θεωρίας ΟΜΑΔΑ Α. Στις προτάσεις από Α.1. μέχρι και Α10 να γράψετε στο τετράδιό σας τον αριθμό της

Προτεινόμενα θέματα στο μάθημα. Αρχές Οικονομικής Θεωρίας ΟΜΑΔΑ Α. Στις προτάσεις από Α.1. μέχρι και Α10 να γράψετε στο τετράδιό σας τον αριθμό της Προτεινόμενα θέματα στο μάθημα Αρχές Οικονομικής Θεωρίας ΟΜΑΔΑ Α Στις προτάσεις από Α.1. μέχρι και Α10 να γράψετε στο τετράδιό σας τον αριθμό της καθεμιάς και δίπλα σε κάθε αριθμό την ένδειξη Σωστό, αν

Διαβάστε περισσότερα

Σχεδίαση Ψηφιακών Κυκλωμάτων

Σχεδίαση Ψηφιακών Κυκλωμάτων Σχεδίαση Ψηφιακών Κυκλωμάτων Μεθοδολογίες σχεδίασης και η ροή λογικής σύνθεσης κυκλωμάτων σε FPGA Νικόλαος Καββαδίας nkavv@uop.gr 19 Ιανουαρίου 2011 Σκιαγράφηση της διάλεξης Η τυπική ροή της λογικής σχεδίασης

Διαβάστε περισσότερα

Μητροπολιτικά Οπτικά Δίκτυα. 11.1. Εισαγωγή

Μητροπολιτικά Οπτικά Δίκτυα. 11.1. Εισαγωγή Μητροπολιτικά Οπτικά Δίκτυα 11.1. Εισαγωγή Τα τηλεπικοινωνιακά δίκτυα είναι διαιρεμένα σε μια ιεραρχία τριών επιπέδων: Στα δίκτυα πρόσβασης, τα μητροπολιτικά δίκτυα και τα δίκτυα κορμού. Τα δίκτυα κορμού

Διαβάστε περισσότερα

17 Μαρτίου 2013, Βόλος

17 Μαρτίου 2013, Βόλος Συνήθεις ιαφορικές Εξισώσεις 1ης Τάξης Σ Ε 1ης τάξης, Πεδία κατευθύνσεων, Υπαρξη και μοναδικότητα, ιαχωρίσιμες εξισώσεις, Ολοκληρωτικοί παράγοντες, Αντικαταστάσεις, Αυτόνομες εξισώσεις Μανόλης Βάβαλης

Διαβάστε περισσότερα

ΜΑΘΗΜΑ: ΕΜΠΟΡΙΚΟ ΔΙΚΑΙΟ

ΜΑΘΗΜΑ: ΕΜΠΟΡΙΚΟ ΔΙΚΑΙΟ ΜΑΘΗΜΑ: ΕΜΠΟΡΙΚΟ ΔΙΚΑΙΟ Tα Πανεπιστημιακά Φροντιστήρια «ΚΟΛΛΙΝΤΖΑ» προετοιμάζοντας σε ολιγομελείς ομίλους τους υποψήφιους για τον επικείμενο διαγωνισμό του Υπουργείου Οικονομικών, με κορυφαίο επιτελείο

Διαβάστε περισσότερα

ΑΝΤΙΚΕΙΜΕΝΟΣΤΡΕΦΗΣ ΑΝΑΛΥΣΗ Επισκόπηση μαθήματος. Ιωάννης Σταμέλος Βάιος Κολοφωτιάς Πληροφορική

ΑΝΤΙΚΕΙΜΕΝΟΣΤΡΕΦΗΣ ΑΝΑΛΥΣΗ Επισκόπηση μαθήματος. Ιωάννης Σταμέλος Βάιος Κολοφωτιάς Πληροφορική ΑΝΤΙΚΕΙΜΕΝΟΣΤΡΕΦΗΣ ΑΝΑΛΥΣΗ Επισκόπηση μαθήματος Ιωάννης Σταμέλος Βάιος Κολοφωτιάς Πληροφορική Θεσσαλονίκη, Σεπτέμβριος 2013 Άδειες Χρήσης Το παρόν εκπαιδευτικό υλικό υπόκειται σε άδειες χρήσης Creative

Διαβάστε περισσότερα

ΕΚΠΑ, ΠΡΟΓΡΑΜΜΑ ΝΑΥΤΙΛΟΣ

ΕΚΠΑ, ΠΡΟΓΡΑΜΜΑ ΝΑΥΤΙΛΟΣ ΣΧΟΛΙΑ Οι κληρούχοι συντάκτες της αίτησης και οι εμπλεκόμενοι Πτολεμαϊκοί αξιωματούχοι Η αίτηση υποβάλλεται από δύο κληρούχους ιππείς, το Μακεδόνα Αντίμαχο, γιο του Αριστομήδη, και το Θράκα Ηρακλείδη,

Διαβάστε περισσότερα

ΜΑΘΗΜΑ: ΟΙΚΟΝΟΜΙΚΗ ΘΕΩΡΙΑ

ΜΑΘΗΜΑ: ΟΙΚΟΝΟΜΙΚΗ ΘΕΩΡΙΑ ΜΑΘΗΜΑ: ΟΙΚΟΝΟΜΙΚΗ ΘΕΩΡΙΑ Tα Πανεπιστημιακά Φροντιστήρια «ΚΟΛΛΙΝΤΖΑ» προετοιμάζοντας σε ολιγομελείς ομίλους τους υποψήφιους για τον επικείμενο διαγωνισμό του Υπουργείου Οικονομικών, με κορυφαίο επιτελείο

Διαβάστε περισσότερα

Σχεδίαση κυκλωμάτων με VHDL: 2o μέρος

Σχεδίαση κυκλωμάτων με VHDL: 2o μέρος Σχεδίαση κυκλωμάτων με VHDL: 2o μέρος Γ. Δημητρακόπουλος Περιγραφή κυκλωμάτων με προγραμματιστικές δομές υψηλού επιπέδου Κύριος στόχος των γλωσσών περιγραφής υλικού είναι να απαλλάξουν το σχεδιαστή από

Διαβάστε περισσότερα

ΜΑΘΗΜΑ: ΓΕΝΙΚΟ ΔΙΟΙΚΗΤΙΚΟ ΔΙΚΑΙΟ ΔΙΚΑΣΤΩΝ

ΜΑΘΗΜΑ: ΓΕΝΙΚΟ ΔΙΟΙΚΗΤΙΚΟ ΔΙΚΑΙΟ ΔΙΚΑΣΤΩΝ ΜΑΘΗΜΑ: ΓΕΝΙΚΟ ΔΙΟΙΚΗΤΙΚΟ ΔΙΚΑΙΟ ΔΙΚΑΣΤΩΝ ΕΠΙΜΕΛΕΙΑ : Γεώργιος Κ. Πατρίκιος, Δικηγόρος, ΜΔΕ Δημοσίου Δικαίου, Υπ. Διδάκτωρ Νομικής Σχολής Πανεπιστημίου Αθηνών. ΘΕΜΑΤΙΚΗ : Η αρμοδιότητα των διοικητικών

Διαβάστε περισσότερα

www.cslab.ece.ntua.gr

www.cslab.ece.ntua.gr Ε ό Μ ό Π ί Σ ή Η ό Μ ώ Μ ώ Η/Υ Τ έ Τ ί Π ή Υ ώ Εργαστήριο Υπολογιστικών Συστημάτων www.cslab.ece.ntua.gr Διπλωματική εργασία Συγκριτική μελέτη μεθόδων αποθήκευσης αραιών πινάκων σε μπλοκ για την βελτιστοποίηση

Διαβάστε περισσότερα

Συγκέντρωση Κίνησης. 6.1. Εισαγωγή. 6.2. Στατική Συγκέντρωση Κίνησης

Συγκέντρωση Κίνησης. 6.1. Εισαγωγή. 6.2. Στατική Συγκέντρωση Κίνησης Συγκέντρωση Κίνησης 6.1. Εισαγωγή Σε ένα οπτικό WDM δίκτυο, οι κόμβοι κορμού επικοινωνούν μεταξύ τους και ανταλλάσουν πληροφορία μέσω των lightpaths. Ένα WDM δίκτυο κορμού είναι υπεύθυνο για την εγκατάσταση

Διαβάστε περισσότερα

ΘΕΜΑ: Διαφορές εσωτερικού εξωτερικού δανεισμού. Η διαχρονική κατανομή του βάρους από το δημόσιο δανεισμό.

ΘΕΜΑ: Διαφορές εσωτερικού εξωτερικού δανεισμού. Η διαχρονική κατανομή του βάρους από το δημόσιο δανεισμό. 1 ΘΕΜΑ: Διαφορές εσωτερικού εξωτερικού δανεισμού. Η διαχρονική κατανομή του βάρους από το δημόσιο δανεισμό. Σύνταξη: Παπαδόπουλος Θεοχάρης, Οικονομολόγος, Οικονομολόγος, MSc, PhD Candidate, εισηγητής Φροντιστηρίων

Διαβάστε περισσότερα

1. Εισαγωγή: Οπτικά Δίκτυα

1. Εισαγωγή: Οπτικά Δίκτυα 1. Εισαγωγή: Οπτικά Δίκτυα Τα οπτικά δίκτυα υψηλής χωρητικότητας έχουν γνωρίσει αξιοσημείωτη ανάπτυξη τις δύο τελευταίες δεκαετίας, καθώς παρέχουν εύρος ζώνης το οποίο δεν είναι δυνατόν να προσεγγιστεί

Διαβάστε περισσότερα

1. Σε περίπτωση κατά την οποία η τιμή ενός αγαθού μειωθεί κατά 2% και η ζητούμενη

1. Σε περίπτωση κατά την οποία η τιμή ενός αγαθού μειωθεί κατά 2% και η ζητούμενη Tα Πανεπιστημιακά Φροντιστήρια «ΚΟΛΛΙΝΤΖΑ» προετοιμάζοντας σε ολιγομελείς ομίλους τους υποψήφιους για τον επικείμενο διαγωνισμό του Υ- πουργείου Οικονομικών και στοχεύοντας στην όσο το δυνατό πληρέστερη

Διαβάστε περισσότερα

Φόρμα Σχεδιασμού Διάλεξης (ημ/α: 17/03/08, έκδοση: 1.0)

Φόρμα Σχεδιασμού Διάλεξης (ημ/α: 17/03/08, έκδοση: 1.0) 2. Α/Α Διάλεξης: 1 1. Τίτλος: Εισαγωγή στο Λογικό Προγραμματισμό. 2. Μαθησιακοί Στόχοι: Εισαγωγή στις έννοιες του διαδικαστικού και του δηλωτικού προγραμματισμού. 3. Θέματα που καλύπτει: Εισαγωγή στις

Διαβάστε περισσότερα

ΑΡΧΗ 1ΗΣ ΣΕΛΙ ΑΣ Γ ΤΑΞΗ

ΑΡΧΗ 1ΗΣ ΣΕΛΙ ΑΣ Γ ΤΑΞΗ ΑΡΧΗ 1ΗΣ ΣΕΛΙ ΑΣ ΑΠΟΛΥΤΗΡΙΕΣ ΕΞΕΤΑΣΕΙΣ Γ ΤΑΞΗΣ ΕΝΙΑΙΟΥ ΛΥΚΕΙΟΥ ΣΑΒΒΑΤΟ 24 ΙΟΥΝΙΟΥ 2000 ΕΞΕΤΑΖΟΜΕΝΟ ΜΑΘΗΜΑ ΤΕΧΝΟΛΟΓΙΚΗΣ ΚΑΤΕΥΘΥΝΣΗΣ (ΚΥΚΛΟΥ ΤΕΧΝΟΛΟΓΙΑΣ ΚΑΙ ΠΑΡΑΓΩΓΗΣ): ΗΛΕΚΤΡΟΛΟΓΙΑ ΣΥΝΟΛΟ ΣΕΛΙ ΩΝ : ΕΞΙ

Διαβάστε περισσότερα

ΕΛΛΗΝΙΚΟ ΑΝΟΙΚΤΟ ΠΑΝΕΠΙΣΤΗΜΙΟ. Τρίτη Γραπτή Εργασία στη Στατιστική

ΕΛΛΗΝΙΚΟ ΑΝΟΙΚΤΟ ΠΑΝΕΠΙΣΤΗΜΙΟ. Τρίτη Γραπτή Εργασία στη Στατιστική ΕΛΛΗΝΙΚΟ ΑΝΟΙΚΤΟ ΠΑΝΕΠΙΣΤΗΜΙΟ Πρόγραμμα Σπουδών: ΔΙΟΙΚΗΣΗ ΕΠΙΧΕΙΡΗΣΕΩΝ και ΟΡΓΑΝΙΣΜΩΝ Θεματική Ενότητα: ΔΕΟ-13 Ποσοτικές Μέθοδοι Ακαδημαϊκό Έτος: 2011-12 Τρίτη Γραπτή Εργασία στη Στατιστική Γενικές οδηγίες

Διαβάστε περισσότερα