Σσεδίαζη τηθιακού ζςζηήμαηορ λήτηρ, επεξεπγαζίαρ, αποθήκεςζηρ και απεικόνιζηρ εικόνυν ελεγσόμενο από μια LCD οθόνη αθήρ.

Transcript

1 Δηδηθή Δπηζηεκνληθή Δξγαζία Σσεδίαζη τηθιακού ζςζηήμαηορ λήτηρ, επεξεπγαζίαρ, αποθήκεςζηρ και απεικόνιζηρ εικόνυν ελεγσόμενο από μια LCD οθόνη αθήρ. Πεηνύξεο Μηιηηάδεο Α.Μ. 309 Δπηβιέπσλ: Δ. Επγνύξεο Αλαπιεξσηήο Καζεγεηήο

2

3 ΠΑΝΔΠΗΣΖΜΗΟ ΠΑΣΡΩΝ ΣΜΖΜΑ ΦΤΗΚΖ ΠΑΣΡΑ 2011

4

5 i Preface The present inquiring master thesis was realized as part of the postgraduate program Electronics and Computer Science of the department of Physics of University of Patras. The aim of this master thesis is the development of an FPGA technology based system [1-2] that has the ability to receive images, save them on its memory after appropriate processing and finally project them on an LCD touch panel [3-4,8]. The management of the system operations is realized through this touch panel [5]. Within the first chapter, we briefly describe the system, the basic development board of Altera [6], used to develop it, and finally the environment Quartus II [12]. We separated the second chapter in two parts. The first part presents the TRDB-D5M CMOS Camera of Altera [9], with its basic characteristics and the necessary isters for its appropriate ulation. The second part presents the TRDB-LTM LCD touch panel of Altera [7], which was chosen to portray images and allow the system control. The third chapter describes the system itself, realized in Verilog HDL, and incorporated in the FPGA [10-11], in order to manage the data received by the camera. The fourth chapter presents the results of this master thesis along with important conclusions and suggestions to further research. Finally, in appix A we present the total code that was realized and incorporated in the FPGA. At this point I would like to express my gratitude to the supervisor of this master thesis, Assistant Professor of the department of Physics, Mr Evagelos Zigouris. His guidance and support have been vital to the realization of this master thesis, as they have also been during my studies on both pre graduated and post graduated levels. I would also like to thank the candidate professor and personal fri of mine, Mr Athanassios Kalatzopoulos. His guidance has been determined and entirely offered during the present master thesis. Finally, I would like to thank my parents. Without them I would have never come this far. Miltiadis Petouris Patra, 2011

6

7 iii Πξόινγνο Ζ παξνύζα εηδηθή εξεπλεηηθή εξγαζία πινπνηήζεθε ζηα πιαίζηα ηνπ Μεηαπηπρηαθνύ Πξνγξάκκαηνο Ζιεθηξνληθή θαη Ζ/Τ ηνπ ηκήκαηνο Φπζηθήο ηνπ Παλεπηζηεκίνπ Παηξώλ. θνπόο ηεο εξγαζίαο απηήο είλαη ε αλάπηπμε ελόο ζπζηήκαηνο βαζηζκέλνπ ζε ηερλνινγία FPGA [1-2]. Σν ζύζηεκα απηό έρεη ηε δπλαηόηεηα λα ιακβάλεη εηθόλεο, θαη αθνύ ηηο επεμεξγαζηεί θαηάιιεια, ηηο απνζεθεύεη ζηε κλήκε ηνπ θαη ζηε ζπλέρεηα ηηο απεηθνλίδεη ζε κία LCD νζόλε αθήο [3-4,8]. Σέινο, ε δηαρείξηζε ησλ ιεηηνπξγηώλ πνπ ελζσκαηώλεη ην ζύζηεκα γίλεηαη κέζσ ηεο νζόλεο απηήο [5]. ην πξώην θεθάιαην πξαγκαηνπνηείηαη ζύληνκε πεξηγξαθή ηνπ ζπζηήκαηνο, ηεο βαζηθήο αλαπηπμηαθήο πιαηθόξκαο, DE2 ηεο Altera [6], θαζώο θαη ηνπ πεξηβάιινληνο αλάπηπμεο Quartus II [12]. Tν δεύηεξν θεθάιαην ρσξίδεηαη ζε δύν κέξε. ην πξώην κέξνο γίλεηαη παξνπζίαζε ηεο TRDB- D5M CMOS Camera ηεο Altera [9], ησλ γεληθώλ ραξαθηεξηζηηθώλ ηεο θαη ησλ απαξαίηεησλ θαηαρσξεηώλ γηα ηε ζσζηή ξύζκηζή ηεο. ην δεύηεξν κέξνο παξνπζηάδεηαη ε νζόλε TRDB_LTM LCD Touch Panel ηεο Altera [7], ε νπνία επηιέρζεθε ηόζν γηα ηελ απεηθόληζε ησλ εηθόλσλ όζν θαη γηα ηνλ έιεγρν ηνπ ζπζηήκαηνο κέζσ απηήο. ην ηξίην θεθάιαην πξαγκαηνπνηείηαη ε πιήξεο πεξηγξαθή ηνπ ζπζηήκαηνο, πνπ πινπνηήζεθε κέζσ ηεο γιώζζαο αλάπηπμεο πιηθνύ Verilog HDL θαη ελζσκαηώζεθε ζην FPGA [10-11], κε ζθνπό ηε δηαρείξηζε ησλ δεδνκέλσλ πνπ ιακβάλνληαη από ηελ Camera. ην ηέηαξην θεθάιαην παξνπζηάδνληαη ηα απνηειέζκαηα ηεο εξγαζίαο απηήο, ηα ζπκπεξάζκαηα πνπ πξνέθπςαλ, θαζώο επίζεο θαη πξνηάζεηο γηα κειινληηθή αλάπηπμε ηνπ ζπζηήκαηνο. Σέινο, ζην παξάξηεκα Α παξνπζηάδεηαη ν ζπλνιηθόο θώδηθαο πνπ πινπνηήζεθε θαη ελζσκαηώζεθε ζην FPGA. ην ζεκείν απηό αηζζάλνκαη ηελ αλάγθε λα επραξηζηήζσ ηνλ επηβιέπνληα ηεο παξνύζαο εξγαζίαο, Αλαπιεξσηή Καζεγεηή ηνπ ηκήκαηνο Φπζηθήο ηνπ Παλεπηζηεκίνπ Παηξώλ θύξην Επγνύξε Δπάγγειν, ε θαζνδήγεζε ηνπ νπνίνπ ππήξμε θαζνξηζηηθή ζηελ εθπόλεζε ηεο ζπγθεθξηκέλεο εξεπλεηηθήο εξγαζίαο, θαζώο θαη ζε όια ηα ζηάδηα ησλ ζπνπδώλ κνπ ζε πξνπηπρηαθό θαη κεηαπηπρηαθό επίπεδν. Δπίζεο, ζα ήζεια λα επραξηζηήζσ ηδηαίηεξα ηνλ ππνςήθην δηδάθηνξα θαη πξνζσπηθό θίιν Καιαληδόπνπιν Αζαλάζην. Ζ βνήζεηά ηνπ ππήξμε ζεκαληηθή ζε όιε ηε δηάξθεηα ηεο παξνύζαο εξγαζίαο. Σέινο, ζα ήζεια λα επραξηζηήζσ ηνπο γνλείο κνπ γηα ηελ ακέξηζηε ζπκπαξάζηαζε ηνπο θαζ όιε ηε δηάξθεηα ησλ ζπνπδώλ κνπ. Πεηνύξεο Μηιηηάδεο Πάηξα 2011

8

9

10 Ζ εξγαζία απηή είλαη αθηεξσκέλε ζηε Γήκεηξα, ε παξνπζία ηεο νπνίαο κνπ δίλεη δύλακε θαη όξακα γηα λα ζπλερίζσ.

11

12

13 Περιεχόμενα Πεξηερόκελα vii Preface...i Ππόλογορ...iii Πεπιεσόμενα...vii Κεθάλαιο 1 - Δηζαγσγηθά ύληνκε πεξηγξαθή ηνπ ζπζηήκαηνο Ζ Αλαπηπμηαθή πιαηθόξκα DE2 ηεο Altera Γεληθή πεξηγξαθή ηνπ DE Σν Cyclone II FPGA Σν LDC Module Σν Expansion Header Σα 7- Segment Display Σα Clock Inputs Ζ SDRAM Σν πεξηβάιινλ αλάπηπμεο Quartus II.12 Κεθάλαιο 2 - CMOS Camera θαη LCD Touch Panel Δηζαγσγή Ζ TRDB-D5M CMOS Camera Pixel Data Format Λίζηα θαηαρσξεηώλ Υαξαθηεξηζηηθά ηεο TRDB-D5M Σν D5M Serial Bus Ζ TRDB_LTM LCD Touch Panel Υαξαθηεξηζηηθά ηεο TRDB_LTM Γνκηθό δηάγξακκα ηεο LTM Σν Serial Port interface ηεο LCD Driver IC Οη ρξνληζκνί εηζόδνπ ηεο LCD νζόλεο αθήο.35

14 viii Περιεχόμενα 2.12 Σν Serial Port interface ηνπ AD Converter Λίζηα θαηαρσξεηώλ 40 Κεθάλαιο 3 - Τινπνίεζε ζην FPGA Δηζαγσγή Camera Controller Σν I2C Sensor Configuration Σν CMOS Sensor Data Capture Σν Bayer Color Pattern Data To 24-Bit RGB SDRAM Controller LCD Touch Panel Controller Ο LCD SPI Controller Ο LCD Timing Controller Ο ADC SPI Controller Ο Touch Point Detector LCD Test 52 Κεθάλαιο 4 - Απνηειέζκαηα Δηζαγσγή Δθαξκνγέο πκπεξάζκαηα 60 Παπάπηημα Α πλνιηθόο θώδηθαο..63 Βιβλιογπαθία 137

15 Κεθάλαιο 1 Διζαγυγικά 1.1 Σύνηομη πεπιγπαθή ηος ζςζηήμαηορ. θνπόο ηεο παξνύζαο εξγαζίαο είλαη ε αλάπηπμε ελόο ζπζηήκαηνο βαζηζκέλνπ ζηελ ηερλνινγία FPGA, ην νπνίν λα έρεη ηε δπλαηόηεηα ιήςεο, επεμεξγαζίαο, απνζήθεπζεο θαη ηέινο απεηθόληζεο εηθόλσλ κε κέγεζνο (αλάιπζε εηθόλαο) 640Υ480. Δπηπξόζζεηα ζηνρεύζακε ζηνλ έιεγρν ησλ ιεηηνπξγηώλ ηνπ ζπζηήκαηνο κέζσ κίαο νζόλεο αθήο. Σν ζύζηεκα απηό αλαπηύρζεθε θάλνληαο ρξήζε ηεο αλαπηπμηαθήο πιαηθόξκαο DE2 ηεο Altera, ελόο CMOS αηζζεηήξα ησλ 5.1 Mpixels ηεο Altera θαη κίαο LCD νζόλεο αθήο ησλ 4.3 ηληζώλ, επίζεο ηεο Altera. Ζ επηθνηλσλία όισλ ησλ ππνζπζηεκάησλ, θαζώο θαη ε επεμεξγαζία ησλ εηθόλσλ θαζίζηαληαη δπλαηέο κέζσ ηεο ρξήζεο ηνπ Cyclone II FPGA, πνπ βξίζθεηαη πάλσ ζηελ αλαπηπμηαθή πιαηθόξκα DE2 θαη είλαη ν θύξηνο δηαρεηξηζηήο ηεο ξνήο όισλ ησλ δεδνκέλσλ θαη εληνιώλ ηνπ ζπζηήκαηνο. Γηα ην ιόγν απηό, ζα ιέγακε πσο απνηειεί ηελ «θαξδηά» όινπ ηνπ ζπζηήκαηνο. Πην αλαιπηηθά, ηα δεδνκέλα κίαο εηθόλαο ιακβάλνληαη από ηνλ CMOS αηζζεηήξα ηεο θάκεξαο. ηε ζπλέρεηα εηζέξρνληαη ζην FPGA ηνπ DE2 κέζσ ηνπ 40-pins expansion header, θαη αθνύ ππνζηνύλ ηελ θαηάιιειε επεμεξγαζία νδεγνύληαη ζηελ SDRAM ηνπ ζπζηήκαηνο πξνο απνζήθεπζε. Αθνινύζσο, ηα δεδνκέλα απνζηέιινληαη κέζσ ηνπ δεύηεξνπ 40-pins expansion header ζηελ LCD νζόλε αθήο. Σν ζηάδην ηεο επεμεξγαζίαο, ε έλαξμε θαη ν ηεξκαηηζκόο ιεηηνπξγίαο ηνπ ζπζηήκαηνο ειέγρνληαη από ηελ LCD νζόλε αθήο πνπ έρνπκε ζηε δηάζεζε καο. Όιε απηή ε δηαδηθαζία, όπσο πξναλαθέξζεθε δηεθπεξαηώλεηαη από ην πιηθό (Hardware) πνπ έρεη ελζσκαησζεί ζην FPGA κε ηε βνήζεηα ηνπ πεξηβάιινληνο αλάπηπμεο Quartus II θαη ηεο γιώζζαο πξνγξακκαηηζκνύ Verilog.

16 2 1.2 Η αναπτυξιακή πλατφόρμα DE2 τησ Altera 1.2 Η αναπηςξιακή πλαηθόπμα DE2 ηηρ Altera. ην ζεκείν απηό ζα πξαγκαηνπνηεζεί ε παξνπζίαζε ηεο αλαπηπμηαθήο πιαηθόξκαο DE2 ηεο Altera, ηελ νπνία είρακε ζηε δηάζεζε καο, θαζώο επίζεο θαη ησλ πεξηθεξεηαθώλ ππνζπζηεκάησλ πνπ δηαζέηεη θαη ρξεζηκνπνηήζεθαλ γηα ηελ πινπνίεζε ηνπ παξόληνο ζπζηήκαηνο Γενική Πεπιγπαθή ηος DE2. ην παξαθάησ ζρήκα παξνπζηάδεηαη ε αλαπηπμηαθή πιαηθόξκα DE2 κε όια ηα ππνζπζηήκαηα, ηηο κλήκεο θαη ηα πεξηθεξεηαθά (I/O s) πνπ δηαζέηεη. Όπσο γίλεηαη αληηιεπηό ζην ζρήκα 1.1, ν DE2 δηαζέηεη πνιιά πεξηθεξεηαθά γηα δηαθνξεηηθέο εθαξκνγέο, όπσο παξαδείγκαηνο ράξηλ εθαξκνγέο εηθόλαο, ήρνπ θαη κεηάδνζεο δεδνκέλσλ. Όιεο απηέο νη εθαξκνγέο, θαη πνιιέο άιιεο, κπνξνύλ λα πινπνηεζνύλ κέζσ απηήο ηεο πιαηθόξκαο θάλνληαο ρξήζε ηνπ Cyclone II FPGA πνπ δηαζέηεη. πλεπώο, ν ρξήζηεο κπνξεί ζύληνκα θαη κε ειάρηζην θόζηνο λα αλαπηύμεη από πνιύ απιέο έσο ηηο πιένλ ζύλζεηεο εθαξκνγέο πνιπκέζσλ, αλάινγα κε ηελ εμνηθείσζε ηνπ κε ηελ πιαηθόξκα θαη ηηο γλώζεηο ηνπ ζε θάπνηα πεξηγξαθηθή γιώζζα πξνγξακκαηηζκνύ πιηθνύ (Hardware Description Language, HDL). Σσήμα 1.1 Ζ αλαπηπμηαθή πιαηθόξκα DE2.

17 Κεφάλαιο 1, Ειςαγωγικά 3 Ζ πιαηθόξκα DE2 πεξηιακβάλεη ηα εμήο πεξηθεξεηαθά: To FPGA Cyclone II 2C35 ηεο Altera, ην νπνίν έρεη ινγηθά ζηνηρεία (logic elements), 105 Μ4Κ RAM ζηνηρεία, ζπλνιηθά RAM bits, 35 ελζσκαησκέλνπο πνιιαπιαζηαζηέο, 4 PLLs (Phase Locked Loops) θαη 475 αθίδεο (pins) εηζόδνπ/εμόδνπ. Σε Serial Configuration Device EPCS16 ηεο Altera. To USB Blaster Port γηα πξνγξακκαηηζκό ηεο. Τπνζηεξίδνληαη JTAG θαη active serial (AS) ηύπνη πξνγξακκαηηζκνύ. SRAM κλήκε ησλ 512-Kbyte, νξγαλσκέλε ζε ηνκείο 256Κ Υ 16 bits. SDRAM κλήκε ησλ 8-Mbyte, νξγαλσκέλε σο 1Μ Υ 16 bits X 4 banks. Flash κλήκε (NOR) ησλ 4-Mbyte κε δίαπιν δεδνκέλσλ ησλ 8-bit. Τπνδνρή θαξηώλ SD, πνπ είλαη πξνζβάζηκε σο εμσηεξηθή κλήκε γηα ηνλ Nios II επεμεξγαζηή κέζσ ηνπ πξνγξάκκαηνο νδήγεζεο γηα θάξηεο SD, πνπ παξέρεηαη από ην DE2. Σέζζεξηο δηαθόπηεο-πιήθηξα (push-buttons) πνπ ελεξγνπνηνύληαη από έλα θύθισκα ζθαλδαιηζηή Schmitt. πλήζσο βξίζθνληαη ζηελ πςειή ζηάζκε, ελώ παξάγνπλ έλα ρακειό παικό όηαλ πηέδνληαη. Γεθανρηώ δηαθόπηεο δύν ζέζεσλ (Up/Down) πνπ ρξεζηκνπνηνύληαη σο είζνδνη. Κάζε δηαθόπηεο παξάγεη ην ινγηθό 0 όηαλ είλαη ζηε ζέζε Down θαη ην ινγηθό 1 όηαλ είλαη ζηε ζέζε Up. Γύν θξπζηάιινπο: έλαλ ζηα 50 MHz θαη έλαλ δεύηεξν ζηα 27 MHz, πνπ ρξεζηκνπνηνύληαη σο ξνιόγηα ρξνληζκνύ. Γηαζέηεη επίζεο έλαλ SMA ζπλδεηήξα, ν νπνίνο κπνξεί λα ρξεζηκνπνηεζεί πξνθεηκέλνπ λα ζπλδεζεί κία εμσηεξηθή πεγή ξνινγηνύ ζηελ πιαθέηα. Έλαλ Audio CODEC (Wolfson WM8731) ησλ 24-bit, κε ζπρλόηεηα δεηγκαηνιεςίαο από 8KHz έσο θαη 96KHz, κε line-in, line-out θαη είζνδν κηθξνθώλνπ (mic-in). Έλα VGA Video-ςεθηαθό-αλαινγηθό κεηαηξνπέα (ADV7123 ηεο Analog Devices), πςειήο ηαρύηεηαο, 10 ςεθίσλ, πνπ ππνζηεξίδεη αλάιπζε έσο θαη 1600Υ1200 pixels ζηα 100 MHz, θαη ρξεζηκνπνηείηαη γηα ηελ παξαγσγή ησλ αλαινγηθώλ ζεκάησλ δεδνκέλσλ (RGB). Σα απαξαίηεηα ζήκαηα ρξνληζκνύ γηα ην VGA έξρνληαη απεπζείαο από ην FPGA.

18 4 1.2 Η αναπτυξιακή πλατφόρμα DE2 τησ Altera Μία νζόλε LCD πνπ κπνξεί λα ρξεζηκνπνηεζεί πξνθεηκέλνπ λα επηδείμεη θείκελν ζηέιλνληαο θαηάιιειεο εληνιέο ζηνλ LCD ειεγθηή (HD44780). Έλαλ απνθσδηθνπνηεηή TV (NTSC/PAL) κε TV είζνδν (ADV7181). Πξόθεηηαη γηα έλαλ απνθσδηθνπνηεηή video πνπ αληρλεύεη απηόκαηα θαη κεηαηξέπεη έλα αλαινγηθό ζήκα βαζηθήο δώλεο (NTSC,PAL θαη SECAM) ζε 4:2:2 δεδνκέλα video θαη ρξνλίδεηαη από έλαλ ηαιαλησηή 27 MHz. Σν νινθιεξσκέλν ADV7181 είλαη ζπκβαηό κε έλα επξύ θάζκα video ζπζθεπώλ, όπσο DVD players. Οη θαηαρσξεηέο ζηνλ απνθσδηθνπνηεηή TV κπνξνύλ λα πξνγξακκαηηζηνύλ κέζσ ζεηξηαθνύ I 2 C δηαύινπ, ν νπνίνο είλαη ζπλδεδεκέλνο ζην FPGA. Έλαλ 10/100 Ethernet ειεγθηή (DM9000A) κε κία SRAM 16Kbytes, κία κνλάδα ειέγρνπ κέζνπ πξνζπέιαζεο (Medium Access Control-MAC) θαη έλαλ 10/100Μ PHY πνκπνδέθηε. Τπνζηεξίδεη 100Base-T θαη 10Base-T εθαξκνγέο, ιεηηνπξγία ακθίδξνκεο επηθνηλσλίαο κε ξπζκνύο κεηάδνζεο 10 Mb/s θαη 100 Mb/s, IP/TCP/UDP δεκηνπξγία θαη έιεγρν checksum θαη είλαη πιήξσο ζπκβαηόο κε ηηο IEEE 802.3u πξνδηαγξαθέο. Έλαλ USB ειεγθηή θύξηαο / δεπηεξεύνπζαο ζπζθεπήο (Host/Slave device) κε USB δηαζύλδεζε ηύπνπ Α θαη ηύπνπ Β. Δίλαη πιήξσο ζπκβαηόο κε ην Universal Serial Bus Specification Rev. 2.0, ππνζηεξίδεη κεηαθνξά δεδνκέλσλ -ζε πςειή θαη ρακειή ηαρύηεηα- θαη πξνγξακκαηηδόκελεο ιεηηνπξγίεο εηζόδνπ/εμόδνπ (PIO: Programmed I/O) θαζώο επίζεο θαη απεπζείαο πξνζπέιαζε κλήκεο (DMA). Έλαλ RS-232 πνκπνδέθηε 9-αθίδσλ. Γηαζύλδεζε πνληηθηνύ/πιεθηξνινγίνπ ηύπνπ PS/2. Γεθανρηώ θόθθηλα LEDs θαη ελλέα πξάζηλα LEDs. Κάζε LED νδεγείηαη απεπζείαο από κία αθίδα ηνπ Cyclone II FPGA. Όηαλ ε αθίδα βξίζθεηαη ζε πςειή ινγηθή ζηάζκε ην LED είλαη αλακκέλν, ελώ όηαλ βξίζθεηαη ζε ρακειή ινγηθή ζηάζκε ην LED ζβήλεη. Γύν expansion headers νγδόληα αθίδσλ ζπλνιηθά. Οη expansion headers είλαη ζρεδηαζκέλεο γηα λα δέρνληαη IDE θαισδηνηαηλία 40 αθίδσλ. Ζ πιαηθόξκα DE2 πεξηιακβάλεη εθηόο ηνπ πιηθνύ (Hardware), ην απαξαίηεην ινγηζκηθό (software) γηα ηελ πινπνίεζε ηνπ HDL θώδηθα, γηα ηελ εμνκνίσζε ηεο ζσζηήο ιεηηνπξγίαο ηνπ εθάζηνηε ζπζηήκαηνο αιιά θαη γηα ηνλ πξνγξακκαηηζκό ηνπ FPGA. Δπίζεο πεξηιακβάλεη έλα control panel, ην νπνίν δίλεη ηε δπλαηόηεηα ζην ρξήζηε λα ειέγμεη ηηο δηάθνξεο ιεηηνπξγίεο ησλ

19 Κεφάλαιο 1, Ειςαγωγικά 5 πεξηθεξεηαθώλ ηεο πιαηθόξκαο, λα γξάςεη θαη λα δηαβάζεη ηα πεξηερόκελα ησλ κλεκώλ ηνπ DE2 κέζσ ελόο ειεθηξνληθνύ ππνινγηζηή. ην ζρήκα 1.2 βιέπνπκε ην δνκηθό δηάγξακκα ηεο πιαηθόξκαο DE2. Όπσο παξαηεξνύκε, όιεο νη δηαζπλδέζεηο ησλ ππνζπζηεκάησλ ηνπ DE2 πξαγκαηνπνηνύληαη κέζσ ηνπ Cyclone II FPGA EP2C35. Σσήμα 1.2 Γνκηθό δηάγξακκα ηνπ DE Το Cyclone II FPGA. Σν Cyclone II FPGA EP2C35 είλαη έλα νινθιεξσκέλν πνπ ελζσκαηώλεηαη ζηελ αλαπηπμηαθή πιαηθόξκα DE2 ηεο Altera. Σν FPGA απηό πεξηέρεη ινγηθά ζηνηρεία (LEs), 35 ελζσκαησκέλνπο πνιιαπιαζηαζηέο, 4 PLLs θαη 475 αθίδεο εηζόδνπ / εμόδνπ. Έρεη πινπνηεζεί ζε wafer 300-mm ρξεζηκνπνηώληαο ηελ ηερλνινγία TSMC s 90-nm. Ζ νηθνγέλεηα Cyclone II κεηώλνληαο ην ζπλνιηθό κέγεζνο ηνπ ππξηηίνπ, κπνξεί λα ππνζηεξίμεη ζύλζεηα ςεθηαθά ζπζηήκαηα ζε έλα νινθιεξσκέλν κε θόζηνο θαηαζθεπήο πνιύ κηθξόηεξν ηεο αληίζηνηρεο ηερλνινγίαο θαηαζθεπήο ASIC s. Δπίζεο, ε νηθνγέλεηα ησλ νινθιεξσκέλσλ απηώλ είλαη ζε ζέζε λα πξνζθέξεη 60% κεγαιύηεξε απόδνζε, ζην ίδην θόζηνο, κε ηαπηόρξνλε κείσζε ηεο θαηαλάισζεο ελέξγεηαο ζην κηζό, ζε ζύγθξηζε κε ηα FPGA s άιισλ θαηαζθεπαζηώλ, ηα νπνία ππόζρνληαη κείσζε ηεο θαηαλάισζεο ελέξγεηαο θαη ηαπηόρξνλε αύμεζε ηνπ ιόγνπ απόδνζεο / θόζηνο θαηαζθεπήο. Καηά ζπλέπεηα, ην ρακειό θόζηνο θαηαζθεπήο θαη νη αλαβαζκηζκέλεο δπλαηόηεηεο ηνπ Cyclone II FPGA ην θαζηζηνύλ ηδαληθή ιύζε γηα κηα επξεία γθάκα

20 6 1.2 Η αναπτυξιακή πλατφόρμα DE2 τησ Altera εθαξκνγώλ. ηνλ παξαθάησ πίλαθα παξνπζηάδεηαη νιόθιεξε ε νηθνγέλεηα Cyclone II. Σν EP2C35 (έγρξσκν) είλαη ην FPGA πνπ δηαζέηεη ν DE2. Πίνακαρ 1.1 Οηθνγέλεηα Cyclone II FPGA Ζ αξρηηεθηνληθή ηεο νηθνγέλεηαο Cyclone II είλαη νξγαλσκέλε ζε δύν δηαζηάζεηο: ζε γξακκέο θαη ζηήιεο. Μεηαμύ ησλ δύν δηαζηάζεσλ ππάξρνπλ δηαζπλδέζεηο ζηηο δηάθνξεο ινγηθέο δνκέο (LABs), ηηο ελζσκαησκέλεο δνκέο κλήκεο θαη ηνπο ελζσκαησκέλνπο πνιιαπιαζηαζηέο. Οη ινγηθέο δνκέο (LABs) απνηεινύληαη από 16 ινγηθά ζηνηρεία (LEs) ε θάζε κία. Κάζε ινγηθό ζηνηρείν είλαη κία κηθξή κνλάδα ινγηθήο ε νπνία παξέρεη ηε δπλαηόηεηα πινπνίεζεο κίαο ινγηθήο ζπλάξηεζεο. πλεπώο, όιεο νη ινγηθέο δνκέο είλαη νκαδνπνηεκέλεο ζε γξακκέο θαη ζηήιεο ζε όιε ηελ επηθάλεηα ηνπ νινθιεξσκέλνπ. Ζ νηθνγέλεηα Cyclone II ελζσκαηώλεη έλα θεληξηθό δίθηπν ξνινγηνύ θαη ηέζζεξα PLLs. Σν θεληξηθό δίθηπν ξνινγηνύ απνηειείηαη από 16 γξακκέο ξνινγηνύ, νη νπνίεο νδεγνύλ νιόθιεξν ην FPGA. Δπίζεο πεξηιακβάλεη δνκέο κλήκεο δηπιήο εηζόδνπ κε ζπλνιηθή ρσξεηηθόηεηα 4Kbits. Απηέο νη δνκέο βξίζθνληαη ηνπνζεηεκέλεο ζε ζηήιεο θαηά κήθνο ηνπ νινθιεξσκέλνπ κεηαμύ ζπγθεθξηκέλσλ LABs θαη έρνπλ ηε δπλαηόηεηα ιεηηνπξγίαο κε ηαρύηεηεο κέρξη 260MHz. Όζνλ αθνξά ηνπο ελζσκαησκέλνπο πνιιαπιαζηαζηέο, απηνί κπνξνύλ λα ρξεζηκνπνηεζνύλ είηε σο δύν 9Υ9-bit πνιιαπιαζηαζηέο είηε σο έλαο 18X18-bit πνιιαπιαζηαζηήο, κε ηαρύηεηα έσο θαη 250MHz. Οη πνιιαπιαζηαζηέο είλαη νκνίσο ηνπνζεηεκέλνη ζε ζηήιεο ζην FPGA.

21 Κεφάλαιο 1, Ειςαγωγικά 7 Σσήμα 1.3 α) ρεκαηηθό δηάγξακκα FPGA β) δνκή ελόο LAB Το LCD module. Ζ νζόλε πγξώλ θξπζηάιισλ (LCD) πνπ δηαζέηεη ν DE2, έρεη δπλαηόηεηα απεηθόληζεο 2Υ16 ραξαθηήξσλ θαη κπνξεί λα ρξεζηκνπνηεζεί γηα λα απεηθνλίζεη θείκελν ζηέιλνληαο απιά ηηο θαηάιιειεο εληνιέο ζηνλ controller ηεο (HD44780). Σν LCD module πεξηιακβάλεη κία κλήκε ραξαθηήξσλ (character ROM) ζηελ νπνία είλαη απνζεθεπκέλνη όινη νη ραξαθηήξεο. Μηα memorymapped δηαζύλδεζε θαζηζηά δπλαηό ηνλ έιεγρν ησλ ραξαθηήξσλ πνπ ζα απεηθνληζηνύλ ζηελ νζόλε, γξάθνληαο ζε ζπγθεθξηκέλεο ζέζεηο κλήκεο. Παξαθάησ βιέπνπκε ην ζρεκαηηθό δηάγξακκα ηνπ LCD module, θαζώο θαη ην character generation ROM pattern. Σσήμα 1.4 ρεκαηηθό δηάγξακκα ηνπ LCD module.

22 8 1.2 Η αναπτυξιακή πλατφόρμα DE2 τησ Altera Σσήμα 1.5 H Character generation ROM pattern Το Expansion Header. Ζ πιαηθόξκα DE2 παξέρεη ηε δπλαηόηεηα επηθνηλσλίαο κε εμσηεξηθέο ζπζθεπέο κέζσ ησλ δύν 40-pins Expansion Headers. Από θάζε expansion header 36-pins ζπλδένληαη απεπζείαο ζην FPGA, δύν pins είλαη ζπλδεδεκέλα ζηε γε ελώ έλα pin παξέρεη ηάζε DC 5V (VCC5) θαη έλα άιιν ηάζε DC 3.3 (VCC33). Παξαθάησ βιέπνπκε ην ζρεκαηηθό δηάγξακκα ησλ expansion headers. Όπσο γίλεηαη αληηιεπηό, θάζε pin είλαη ζπλδεδεκέλν κε δύν δηόδνπο θαη κία αληίζηαζε, ηα νπνία παξέρνπλ

23 Κεφάλαιο 1, Ειςαγωγικά 9 πξνζηαζία από πςειέο θαη ρακειέο ηάζεηο. ην παξαθάησ ζρήκα παξνπζηάδεηαη επίζεο ην θύθισκα πξνζηαζίαο γηα 4-pins. Σσήμα 1.6 ρεκαηηθό δηάγξακκα ηνπ Expansion Header θαη ηνπ θπθιώκαηνο πξνζηαζίαο Τα 7-segment displays. Ζ πιαηθόξκα DE2 πεξηιακβάλεη νθηώ 7-segment displays. Οη νζόλεο απηέο είλαη ηνπνζεηεκέλεο ε κία δίπια ζηελ άιιε θαη παξέρνπλ ηε δπλαηόηεηα απεηθόληζεο αξηζκώλ ζε όια ηα ζπζηήκαηα αξίζκεζεο (δεθαδηθό, δπαδηθό, δεθαεμαδηθό). Όπσο θαίλεηαη ζην παξαθάησ ζρήκα, όιεο νη νζόλεο είλαη ζπλδεδεκέλεο απεπζείαο κε ην FPGA. Δθαξκόδνληαο ηάζε ρακεινύ δπλακηθνύ ε νζόλε ηίζεηαη ζε ιεηηνπξγία, ελώ αληίζεηα εθαξκόδνληαο ηάζε πςεινύ δπλακηθνύ ε νζόλε ηίζεηαη εθηόο ιεηηνπξγίαο.

24 Η αναπτυξιακή πλατφόρμα DE2 τησ Altera Σσήμα 1.7 ρεκαηηθό δηάγξακκα ησλ 7-segment displays Τα Clock Inputs. ηελ πιαηθόξκα ππάξρνπλ δύν θξύζηαιινη πνπ παξέρνπλ 27MHz θαη 50MHz ζήκαηα ρξνληζκνύ αληίζηνηρα. Δπίζεο ζηελ πιαηθόξκα πεξηιακβάλεηαη είζνδνο ηύπνπ SMA, ε νπνία κπνξεί λα ρξεζηκνπνηεζεί γηα ηε ζύλδεζε ελόο εμσηεξηθνύ ζήκαηνο ρξνληζκνύ κε ηνλ DE2. ην παξαθάησ ζρήκα θαίλεηαη ην ζρεκαηηθό δηάγξακκα ηνπ θπθιώκαηνο ρξνληζκνύ ηεο πιαηθόξκαο. Σσήμα 1.8 ρεκαηηθό δηάγξακκα ηνπ θπθιώκαηνο ρξνληζκνύ ηνπ DE2.

25 Κεφάλαιο 1, Ειςαγωγικά Η SDRAM Ζ κλήκε SDRAM πνπ δηαζέηεη ε αλαπηπμηαθή πιαηθόξκα DE2 ηεο Altera είλαη ε IS ζύγρξνλε δπλακηθή κλήκε ηπραίαο πξνζπέιαζεο. Ζ κλήκε απηή είλαη νξγαλσκέλε ζε Υ 16 Υ 4 (word X dit X bank). Οη SDRAMs πεηπραίλνπλ πςειήο ηαρύηεηαο κεηάδνζε δεδνκέλσλ ρξεζηκνπνηώληαο ηελ ηερληθή ηνπ pipeline. Ζ ζπγθεθξηκέλε κλήκε έρεη ηε δπλαηόηεηα ιεηηνπξγίαο ζε ηαρύηεηεο έσο θαη 133MHz. Όιεο νη είζνδνη θαη νη έμνδνη ηεο κλήκεο είλαη ζπγρξνληζκέλεο κε ηε ζεηηθή αθκή ηνπ ξνινγηνύ. Μεξηθά από ηα ραξαθηεξηζηηθά ηεο κλήκεο απηήο θαίλνληαη παξαθάησ: Σάζε ηξνθνδνζίαο 3.3V (± 0.3V). Τςειήο ηαρύηεηαο θύθινο ξνινγηνύ: 133MHz <3-3-3> ή 100MHz <2-2-2>. Πιήξσο ζπγρξνληζκέλε ιεηηνπξγία κε ηε ζεηηθή αθκή ηνπ ξνινγηνύ. Γπλαηόηεηα ειέγρνπ θαη ησλ ηεζζάξσλ banks κέζσ ησλ Α12 θαη Α13 pins. Έιεγρνο ελόο byte κέζσ ησλ LDQM θαη UDQM pins. LVTTL ζπκβαηέο είζνδνη θαη έμνδνη θύθινη αλαλέσζεο / 64ms. Παξαθάησ βιέπνπκε ην δνκηθό δηάγξακκα ηεο SDRAM πνπ δηαζέηεη ην ζύζηεκα. Σσήμα 1.9 Γνκηθό δηάγξακκα ηεο SDRAM.

26 Το Περιβάλλον ανάπτυξησ Quartus II 1.3 Το πεπιβάλλον ανάπηςξηρ Quartus II. Σα ηειεπηαία ρξόληα παξαηεξείηαη αμηνζεκείσηε αύμεζε ηεο ρξήζεο ησλ FPGAs, θαη ηεο πνιππινθόηεηαο ησλ ζπζηεκάησλ πνπ ζρεδηάδνληαη κε ζθνπό λα ελζσκαησζνύλ ζε απηά. Γηα ηελ πινπνίεζε κίαο εθαξκνγήο κε ρξήζε κίαο γιώζζαο πεξηγξαθήο πιηθνύ (VHDL ή Verilog) είλαη απαξαίηεηε ε ρξήζε ελόο ζρεδηαζηηθνύ πεξηβάιινληνο (CAD) κε ην νπνίν λα δηεθπεξαηώλνληαη νξηζκέλεο εξγαζίεο, όπσο ε ζρεδίαζε ηνπ ζπζηήκαηνο ζε θάπνηα κνξθή (ζρεκαηηθή ή πεξηγξαθηθή), ε εύξεζε θαη δηόξζσζε ζθαικάησλ, ε ζπκβνινκεηάθξαζε (compilation), ε ζπλαξκνιόγεζε (assembling) ηνπ ζπζηήκαηνο, ε εμνκνίσζε ιεηηνπξγίαο ηνπ, ν πξνγξακκαηηζκόο ηνπ FPGA θαη πνιιέο άιιεο. Σν Quartus II ηεο Altera παξέρεη έλα νινθιεξσκέλν, πνιπκνξθηθό πεξηβάιινλ ζρεδίαζεο, ην νπνίν εύθνια πξνζαξκόδεηαη ζηηο εθάζηνηε ζρεδηαζηηθέο αλάγθεο. Παξέρεη επίζεο πιεξνθνξίεο γηα όια ηα ζηάδηα πινπνίεζεο ηνπ ζπζηήκαηνο. ην ζρήκα 1.10 παξνπζηάδεηαη ε ξνή ζρεδίαζεο ζην Quartus II. Κάπνηεο βαζηθέο πξνζθεξόκελεο ιεηηνπξγίεο είλαη νη εμήο: ρεδίαζε ηνπ ζπζηήκαηνο-θπθιώκαηνο κε ηε βνήζεηα ελόο ζρεδηαζηηθνύ εξγαιείνπ ειεθηξνληθώλ θπθισκάησλ (Electronic design editor). Πεξηγξαθή ηνπ ζπζηήκαηνο-θπθιώκαηνο ζε θάπνηα γιώζζα πεξηγξαθήο πιηθνύ (Hardware Description Language). Σνπνζέηεζε ηνπ ειεθηξνληθνύ θπθιώκαηνο ζε πξνθαζνξηζκέλα από ην ρξήζηε ινγηθά θειηά ζην FPGA, κε ηε βνήζεηα ηνπ floorplan editor. Δμνκνίσζε ηνπ θπθιώκαηνο γηα ηελ νξζή ιεηηνπξγία ηνπ κε απιή ζρεδίαζε ησλ θπκαηνκνξθώλ εηζόδνπ/εμόδνπ. Υξνληθή αλάιπζε ηνπ θπθιώκαηνο κε ηε ρξήζε ηνπ Timing analyzer. Παξαγσγή ησλ απαξαίηεησλ αξρείσλ (.sof,.pof) γηα ηνλ πξνγξακκαηηζκό ηνπ FPGA.

27 Κεφάλαιο 1, Ειςαγωγικά 13 Σσήμα 1.10 Γηάγξακκα ξνήο ζρεδίαζεο ηνπ Quartus II.

28

29 Κεθάλαιο 2 CMOS Camera και LCD Touch Panel 2.1 Διζαγυγή Όπσο έγηλε ζαθέο, ην ζύζηεκα πνπ δεκηνπξγήζακε βαζίδεηαη ζε κία πιαηθόξκα, πάλσ ζηελ νπνία ππάξρνπλ ε κλήκε θαη ην Cyclone II FPGA, κέζσ ηνπ νπνίνπ γίλεηαη όιε ε δηαρείξηζε ηνπ ζπζηήκαηνο. Βαζίδεηαη αθόκε ζε αιιά δύν βαζηθά ππνζπζηήκαηα, ηελ CMOS θάκεξα θαη ηελ LCD νζόλε αθήο. Με ηνλ θαηάιιειν ζπλδπαζκό όισλ απηώλ θαηαθέξακε λα έρνπκε ζηε δηάζεζε καο έλα νινθιεξσκέλν ζύζηεκα ιήςεο, επεμεξγαζίαο θαη απεηθόληζεο εηθόλσλ. ην παξόλ θεθάιαην ζα επηρεηξήζνπκε λα αλαιύζνπκε ηα δύν βαζηθά ππνζπζηήκαηα πνπ έρνπκε ζηε δηάζεζε καο, κε βαζηθό ζηόρν ηελ πιήξε θαηαλόεζε ηεο ιεηηνπξγίαο ηνπο. Όιν ην πιηθό πνπ ελζσκαηώζεθε ζην FPGA, θαη ζα πεξηγξαθεί ζε επόκελν θεθάιαην, βαζίδεηαη ζηηο δπλαηόηεηεο θαη ζηηο ξπζκίζεηο ησλ δύν απηώλ ππνζπζηεκάησλ. Δπίζεο κέζα από απηήλ ηελ αλάιπζε ζα γίλεη θαηαλνεηόο ν ιόγνο επηινγήο ησλ δύν ζπγθεθξηκέλσλ ππνζπζηεκάησλ γηα ηε ζπγθεθξηκέλε εθαξκνγή. Σέινο, ζα κπνξέζνπκε λα δνύκε ηηο δπλαηόηεηεο ησλ δύν ππνζπζηεκάησλ γηα κειινληηθέο εθαξκνγέο απμεκέλεο πνιππινθόηεηαο.

30 Η TRDB-D5M CMOS Camera 2.2 Η TRDB-D5M CMOS Camera Σν πξώην βαζηθό ππνζύζηεκα πνπ ρξεζηκνπνηήζεθε είλαη ε TRDB-D5M CMOS Camera ηεο Altera. Ζ θάκεξα απηή ελζσκαηώλεη έλαλ CMOS αηζζεηήξα ησλ 5.1 Mpixels. Ο βαζηθόο ιόγνο γηα ηνλ νπνίν θαζίζηαηαη ηδαληθή γηα ην ζύζηεκά καο είλαη ε απόιπηε ζπκβαηόηεηά ηεο κε ηε βαζηθή πιαηθόξκα ηνπ ζπζηήκαηνο καο, ηνλ DE2, θαζώο ε ζπγθεθξηκέλε θάκεξα θαηαζθεπάζηεθε από ηελ Altera κε ζηόρν ηελ ελζσκάησζή ηεο ζε ζπζηήκαηα πνπ ρξεζηκνπνηνύλ ηνλ DE2 σο θεληξηθή πιαηθόξκα επηθνηλσλίαο. Ζ CMOS θάκεξα έρεη δπλαηόηεηα ζύλδεζεο κε ηνλ DE2 θαη πην ζπγθεθξηκέλα απεπζείαο κε ην Cyclone II FPGA κέζσ ηνπ ελόο εθ ησλ δύν 40-pins expansion headers. Παξαθάησ βιέπνπκε ηελ θάκεξα θαζώο θαη κεξηθά από ηα βαζηθά ραξαθηεξηζηηθά ηεο. Σσήμα 2.1 TRDB-D5M CMOS Camera Τςειόο ξπζκόο ιήςεο εηθόλσλ (frame rate). Πνιύ θαιή απόδνζε ζε ρακειά επίπεδα θσηηζκνύ. Μηθξό ξεύκα δηαξξνήο. Γεληθή απειεπζέξσζε ηνπ ζήκαηνο Reset, πνπ νδεγεί ζε ηαπηόρξνλε έθζεζε ζην θώο όισλ ησλ γξακκώλ ηνπ αηζζεηήξα. Ρπζκηδόκελνο ρξόλνο έθζεζεο ζην θώο (exposure time). Λεηηνπξγία θσηνγξαθηθήο κεραλήο γηα ηε ιήςε εηθόλσλ νπνηαδήπνηε ζηηγκή. Οξηδόληηα θαη θάζεηε αλαζηξνθή εηθόλσλ.

31 Κεφάλαιο 2, CMOS Camera και LCD Touch Panel 17 Μέζνδνο skip ζε γξακκέο θαη ζηήιεο γηα κείσζε ηνπ κεγέζνπο ηεο εηθόλαο ρσξίο λα κεησζεί ην νπηηθό πεδίν ηνπ αηζζεηήξα. Μέζνδνο binning ζε γξακκέο θαη ζηήιεο γηα ηε βειηηζηνπνίεζε ηεο πνηόηεηαο ηεο εηθόλαο όηαλ έρνπκε αιιαγή ηνπ κεγέζνπο ηεο ιακβαλόκελεο εηθόλαο. Απινπνηεκέλν two-wire serial interface. Γπλαηόηεηα ξύζκηζεο ηνπ θέξδνπο (gain), ηεο ζπρλόηεηαο ιήςεο εηθόλσλ (frame rate), ηνπ κεγέζνπο εηθόλαο (frame size) θαη ηνπ ρξόλνπ έθζεζεο (exposure time). Απηόκαηε ξύζκηζε ηεο ηηκήο ηνπ καύξνπ. On-chip PLL. 2.3 Pixel Data Format Ο CMOS αηζζεηήξαο ηεο TRDB-D5M είλαη έλαο πίλαθαο απνηεινύκελνο από γξακκέο θαη ζηήιεο. Δπνκέλσο θάζε pixel δηεπζπλζηνδνηείηαη από ηε γξακκή θαη ηε ζηήιε ζηελ νπνία βξίζθεηαη. Ζ δηεύζπλζε «γξακκή 0 θαη ζηήιε 0» αληηπξνζσπεύεη ηελ πάλσ δεμηά γσλία νιόθιεξεο ηεο επηθάλεηαο ηνπ πίλαθα, θνηηώληαο ηνλ αηζζεηήξα όπσο θαίλεηαη ζην ζρήκα 2.2. Σν θνκκάηη ηνπ αηζζεηήξα κε δηαζηάζεηο γξακκέο θαη ζηήιεο απνηειεί ηελ ελεξγό πεξηνρή ηνπ, θαη αξρηθή επηινγή ηεο εμαγόκελεο εηθόλαο. Ζ ηειεπηαία πεξηθιείεηαη από κηα νξηαθή πεξηνρή (επίζεο ελεξγή) θαη απηή κε ηε ζεηξά ηεο από έλα ζύλνξν από αλελεξγά pixels. Ζ νξηαθή πεξηνρή ρξεζηκεύεη ζηελ απνθπγή θαηλνκέλσλ αθκήο (edge effects) θαηά ηελ επεμεξγαζία ρξώκαηνο γηα εηθόλεο κε ην κέγηζην δπλαηό κέγεζνο. Δπίζεο, νη νπηηθά καύξεο γξακκέο θαη ζηήιεο από pixels ρξεζηκεύνπλ ζηε ξύζκηζε ηνπ επηπέδνπ ηνπ καύξνπ ζηελ εηθόλα. Σα δεδνκέλα ησλ pixels είλαη ζε Bayer pattern format θαη απνηεινύληαη από ηέζζεξα ρξώκαηα: πξάζηλν1, πξάζηλν2, θόθθηλν θαη κπιε (G1, G2, R, B). Σα ρξώκαηα αληηπξνζσπεύνληαη απν ηξία ρξσκαηηθά θίιηξα. Σα πξάζηλν1 θαη πξάζηλν2 έρνπλ ην ίδην ρξσκαηηθό θίιηξν αιιά αληηκεησπίδνληαη από ην data path θαη ην analog signal chain σο δύν δηαθνξεηηθά ρξώκαηα. Σέινο, ζα πξέπεη λα αλαθέξνπκε όηη ε πξώηε γξακκή ηεο ελεξγνύ πεξηνρήο πεξηιακβάλεη πξάζηλα1 θαη θόθθηλα pixels ελαιιάμ, ελώ ε δεύηεξε γξακκή πεξηιακβάλεη pixels κε ρξώκα κπιε θαη πξάζηλν2.

32 Pixel Data Format Σσήμα 2.2 Ο αηζζεηήξαο CMOS. Σσήμα 2.3 Bayer pattern format. Λακβάλνληαο ππόςε ην ζρήκα 2.2, κπνξνύκε λα πνύκε όηη ην πξώην pixel ηνπ νπνίνπ ηα δεδνκέλα εμάγνληαη από ηελ Camera είλαη ην pixel κε δηεύζπλζε (16,54). ηε ζπλέρεηα όια ηα δεδνκέλα εμάγνληαη δηαδνρηθά από θάζε pixel ηεο ίδηαο γξακκήο. πλνιηθά, ζα κπνξνύζακε λα πνύκε όηη από ηνλ αηζζεηήξα εμάγνληαη ηα δεδνκέλα γξακκή, γξακκή. ην ζεκείν απηό γηα λα κπνξέζνπκε λα αλαιύζνπκε ηνπο ρξνληζκνύο ηεο Camera ρσξίδνπκε ηηο εμαγόκελεο από ηνλ αηζζεηήξα εηθόλεο ζε Frames θαη θάζε έλα από απηά ζε γξακκέο. Από πξνεπηινγή, ν αηζζεηήξαο δεκηνπξγεί Frames κεγέζνπο γξακκώλ θαη ζηειώλ. Σα ζήκαηα FRAME_VALID θαη LINE_VALID αλαθέξνληαη θαη ελεξγνπνηνύληαη ζηελ αιιαγή ελόο

33 Κεφάλαιο 2, CMOS Camera και LCD Touch Panel 19 Frame θαη κηαο γξακκήο αληίζηνηρα. Σν ζήκα PIXCLK ρξεζηκνπνηείηαη σο ξνιόη ρξνληζκνύ γηα ηελ εμαγσγή ησλ δεδνκέλσλ ησλ Pixels. ε θάζε θύθιν ηνπ ζήκαηνο PIXCLK, έλαο 12-bit αξηζκόο δεδνκέλσλ ελόο Pixel εμάγεηαη από ηα Pins DOUT. Όηαλ ηα δύν ζήκαηα FRAME_VALID θαη LINE_VALID έρνπλ ηελ ηηκή ηνπ ινγηθνύ 1 δεδνκέλα ησλ Pixels εμάγνληαη από ηνλ αηζζεηήξα. Όηαλ θαηά ηε ζάξσζε ησλ δεδνκέλσλ θηάζνπκε ζηελ πεξηνρή vertical blanking ην ζήκα FRAME_VALID παίξλεη ηελ ηηκή ηνπ ινγηθνύ 0 θαη ζηακαηάεη ε εμαγσγή ησλ δεδνκέλσλ. Σν ίδην ζπκβαίλεη θαη όηαλ ε ζάξσζε θζάζεη ζηελ πεξηνρή horizontal blanking, όπνπ ην ζήκα LINE_VALID παίξλεη ηελ ηηκή ηνπ ινγηθνύ 0. Παξαθάησ βιέπνπκε ηνπο ρξνληζκνύο όισλ ησλ ζεκάησλ πνπ αλαθέξακε. Σσήμα 2.4 Γηάγξακκα ρξνληζκώλ ησλ ζεκάησλ ηνπ αηζζεηήξα Σα ζήκαηα FRAME_VALID θαη LINE_VALID είλαη ζηελά ζπλδεδεκέλα κε ηνπο ρξόλνπο εμαγσγήο ελόο frame θαη κίαο γξακκήο αληίζηνηρα. To ζήκα FRAME_VALID παίξλεη ηελ ηηκή ηνπ ινγηθνύ 1 θαη ηελ θξαηάεη γηα έλαλ αθέξαην αξηζκό θύθισλ ξνινγηνύ, ην ρξόλν νπζηαζηηθά πνπ ρξεηάδεηαη γηα λα εμαρζεί κηα νιόθιεξε εηθόλα. Φπζηνινγηθά, ν αξηζκόο απηόο είλαη ηζνδύλακνο κε ηνλ αξηζκό όισλ ησλ γξακκώλ ηεο εμαγόκελεο εηθόλαο. Σν ζήκα LINE_VALID ζα πάξεη ηελ ηηκή ηνπ ινγηθνύ 1 θαηά ηε δηάξθεηα ηεο εμαγσγήο ησλ δεδνκέλσλ ησλ Pixels θάζε γξακκήο. Ζ αξρηθή ελεξγνπνίεζε ηνπ ζήκαηνο ζα θαζπζηεξήζεη ζε ζρέζε κε ην FRAME_VALID θαηά 609 θύθινπο ηνπ ζήκαηνο PIXCLK. Σν ζήκα PIXCLK αληηπξνζσπεύεη ην ρξόλν πνπ απαηηείηαη γηα λα εμαρζνύλ ηα δεδνκέλα ελόο pixel από ηνλ αηζζεηήξα θαη ηππηθά είλαη ίζνο κε έλα θύθιν ηνπ EXTCLK. Ο αηζζεηήξαο εμάγεη δεδνκέλα ζην κέγηζην ξπζκό ηνπ ελόο pixel αλά θύθιν ξνινγηνύ. Έλαο θύθινο ηνπ ρξόλνπ γξακκήο (row time) είλαη ε πεξίνδνο πνπ ρξεηάδεηαη γηα ηελ εμαγσγή ησλ pixels από ην πξώην κηαο γξακκήο έσο ην πξώην ηεο επόκελεο. Όια όζα αλαθέξνπκε κπνξεί θαλείο λα ηα δεη ζην παξαθάησ ζρήκα όπνπ όινη νη ρξόλνη παξνπζηάδνληαη ζε ζπλάξηεζε κε ην κέγεζνο ηνπ αηζζεηήξα.

34 Pixel Data Format Σσήμα 2.5 Γηάγξακκα ρξνληζκώλ ζπλαξηήζεη ηνπ κεγέζνπο ηνπ αηζζεηήξα. Παξαθάησ παξνπζηάδεηαη έλαο πίλαθαο κε όιεο ηηο ηππηθέο ηηκέο κεγέζνπο εηθόλαο πνπ κπνξεί λα εμάγεη ν αηζζεηήξαο ζε ζπλάξηεζε κε ηηο ξπζκίζεηο πνπ πξέπεη λα γίλνπλ ζε ζπγθεθξηκέλνπο θαηαρσξεηέο ηεο Camera. Ζ ηηκέο νη νπνίεο έρνπλ ρξσκαηηζηεί είλαη απηέο πνπ επηιέμακε γηα ηελ εθαξκνγή καο. Πίνακαρ 2.1 Σππηθέο ηηκέο αλάιπζεο κίαο εηθόλαο.

35 Κεφάλαιο 2, CMOS Camera και LCD Touch Panel Λίζηα καηασυπηηών ε απηήλ ηελ παξάγξαθν ζα γίλεη αλαθνξά ζηνπο θαηαρσξεηέο πνπ δηαζέηεη ε TRDB-D5M CMOS Camera ηεο Altera. Δπίζεο, ζα γίλεη εθηελέζηεξε αλαθνξά ζηε ιεηηνπξγία κεξηθώλ εμ απηώλ, νη ηηκέο ησλ νπνίσλ ηξνπνπνηνύληαη θαηάιιεια θαηά ηε δηάξθεηα ηεο ιεηηνπξγίαο ηνπ ζπζηήκαηνο κε ζθνπό ηε ξύζκηζε παξακέηξσλ ζηε ιήςεο κίαο εηθόλαο. Ζ ζπγθεθξηκέλε θάκεξα δηαζέηεη 255 θαηαρσξεηέο εθ ησλ νπνίσλ κόλν νη 41 είλαη δηαζέζηκνη γηα ξύζκηζε από ην ρξήζηε ελώ νη ππόινηπνη είλαη θιεηδσκέλνη από ην ζύζηεκα γηα ζπγθεθξηκέλεο ιεηηνπξγίεο. Παξαθάησ βιέπνπκε ηνπο δύν πίλαθεο κε ηνπο 41 θαηαρσξεηέο. ην ζεκείν απηό θαη πξηλ πξνρσξήζνπκε ζηελ παξνπζίαζε ησλ θαηαρσξεηώλ, ζα πξέπεη λα εμεγήζνπκε θάπνηα ζύκβνια πνπ παξνπζηάδνληαη ζηνπο πίλαθεο γηα ηελ θαιύηεξε θαηαλόεζε ηνπο. 1 = Μόλν αλάγλσζε, ζηαζεξή ηηκή πάληα 1. 0 = Μόλν αλάγλσζε, ζηαζεξή ηηκή πάληα 0. d = Πξνγξακκαηηδόκελεο ηηκέο.? = Μόλν αλάγλσζε, δπλακηθή θαηάζηαζε (0 ή 1)

36 Pixel Data Format Πίνακαρ 2.2 Λίζηα θαηαρσξεηώλ.

37 Κεφάλαιο 2, CMOS Camera και LCD Touch Panel 23 ην ζεκείν απηό θξίλεηαη ζθόπηκν λα Πίνακαρ 2.2 Λίζηα θαηαρσξεηώλ. παξνπζηαζηεί έλαο πίλαθαο, ν νπνίνο πεξηέρεη θάπνηνπο από ηνπο παξαπάλσ θαηαρσξεηέο κε ηηο αληίζηνηρεο επεμεγήζεηο γηα ηελ πιήξε θαηαλόεζε ηεο ιεηηνπξγίαο ηνπο. Οη θαηαρσξεηέο πνπ επηιέρζεθαλ λα αλαιπζνύλ πεξεηαίξσ είλαη απηνί ησλ νπνίσλ ε ηηκή κεηαβάιιεηαη δπλακηθά από ην ρξήζηε θαηά ηε δηάξθεηα ιεηηνπξγίαο ηνπ ζπζηήκαηνο. Δπηπξόζζεηα, αλαιύνληαη αξθεηνί θαηαρσξεηέο, νη νπνίνη ζα κπνξνύζαλ κειινληηθά λα ρξεζηκνπνηεζνύλ γηα κεγαιύηεξε παξακεηξνπνίεζε ησλ ξπζκίζεσλ ηνπ ζπζηήκαηόο καο. Register Address Register Size Register Value Register Description R1:0 R0X001 15:0 0X0036 Row Start (RW) Αλαθέξεηαη ζηε ζπληεηαγκέλε Y ηεο πάλσ αξηζηεξήο γσλίαο ηνπ νπηηθνύ πεδίνπ ηνπ αηζζεηήξα. Δάλ απηόο ν θαηαρσξεηήο πάξεη κία κνλή αξηζκεηηθή ηηκή, ζα ρξεζηκνπνηεζεί ε επόκελε κηθξόηεξε δπγή αξηζκεηηθή ηηκή. Όιεο νη ηηκέο είλαη ζπγρξνληζκέλεο κε ηα όξηα ηνπ frame. Απνδεθηέο ηηκέο : [0, 2004] R2:0 R0X002 15:0 0X0010 Column Start (RW)

38 Pixel Data Format Αλαθέξεηαη ζηε ζπληεηαγκέλε X ηεο πάλσ αξηζηεξήο γσλίαο ηνπ νπηηθνύ πεδίνπ ηνπ αηζζεηήξα. Οη ηηκέο ζηξνγγπινπνηνύληαη πξνο ηα θάησ ζην θνληηλόηεξν πνιιαπιάζην ηνπ δύν ηνπ αξηζκνύ ησλ ζηειώλ. Όιεο νη ηηκέο είλαη ζπγρξνληζκέλεο κε ηα όξηα ηνπ frame. Απνδεθηέο ηηκέο : [0, 2750] R3:0 R0X003 15:0 0X0797 Row Size (RW) Αλαθέξεηαη ζην ύςνο ηνπ νπηηθνύ πεδίνπ ηνπ αηζζεηήξα κείσλ 1. Δάλ απηόο ν θαηαρσξεηήο πάξεη δπγή αξηζκεηηθή ηηκή, ζα ρξεζηκνπνηεζεί ε επόκελε κεγαιύηεξε κνλή αξηζκεηηθή ηηκή. Όιεο νη ηηκέο είλαη ζπγρξνληζκέλεο κε ηα όξηα ηνπ frame. Απνδεθηέο ηηκέο : [1, 2005] R4:0 R0X004 15:0 0X0A1F Column Size (RW) Αλαθέξεηαη ζην πιάηνο ηνπ νπηηθνύ πεδίνπ ηνπ αηζζεηήξα κείσλ 1. Δάλ ν θαηαρσξεηήο απηόο πάξεη κία δπγή αξηζκεηηθή ηηκή, ζα ρξεζηκνπνηεζεί ε επόκελε κεγαιύηεξε κνλή αξηζκεηηθή ηηκή. Όιεο νη ηηκέο είλαη ζπγρξνληζκέλεο κε ηα όξηα ηνπ frame. Απνδεθηέο ηηκέο : [1, 2751] R5:0 R0X005 15:0 0X0000 Horizontal Blank (RW) Αλαθέξεηαη ζηνλ έμηξα ρξόλν πνπ αθήλεηαη ζην ηέινο θάζε γξακκήο από ην Pixel clock. Απμάλνληαο ηελ ηηκή ηνπ θαηαρσξεηή απμάλεηαη ν ρξόλνο έθζεζεο (exposure time) θαη αληίζηνηρα κεηώλεηαη ην frame rate. Γίλνληαο ηηκή ρακειόηεξε από κία ειάρηζηε, ν αηζζεηήξαο επηιέγεη λα ρξεζηκνπνηήζεη ηελ ειάρηζηε ηηκή ηνπ Horizontal Blank. Ζ ειάρηζηε απηή ηηκή εμαξηάηαη από ηνλ ηξόπν ιεηηνπξγίαο ηνπ αηζζεηήξα ηε ζπγθεθξηκέλε ζηηγκή. Όιεο νη ηηκέο ζπγρξνλίδνληαη κε ηα όξηα ηνπ Frame. Απνδεθηέο ηηκέο : [0, 4095] 6:0 R0X006 15:0 0X0019 Vertical Blank (RW)

39 Κεφάλαιο 2, CMOS Camera και LCD Touch Panel 25 Αλαθέξεηαη ζηνλ έμηξα ρξόλν πνπ αθήλεηαη ζην ηέινο θάζε frame ( ν αξηζκόο ηνλ γξακκώλ κείσλ κία γξακκή). Απμάλνληαο ηελ ηηκή ηνπ θαηαρσξεηή επηηπγράλνπκε κείσζε ηνπ frame rate, αιιά δελ επεξεάδνπκε ην ρξόλν έθζεζεο (exposure time). Γίλνληαο ηηκή ζηνλ θαηαρσξεηή κηθξόηεξε από κηα ειάρηζηε, απηόο ζα ρξεζηκνπνηήζεη ην ειάρηζην vertical blank. Όιεο νη ηηκέο είλαη ζπγρξνληζκέλεο κε ηα όξηα ηνπ frame. Απνδεθηέο ηηκέο : [8, 2047] R96:0 R0X060 15:0 0X0020 Green1_Offset (RW) Δίλαη ε αλαπαξάζηαζε ηεο αλαινγηθήο ηηκήο ηνπ Green1 ζε ζπκπιήξσκα ηνπ δύν. Δάλ ζηνλ θαηαρσξεηή Manual_BLC (R98[0]) δνζεί ηηκή, ηόηε ε ηηκή ηνπ Green1_Offset ρξεζηκνπνηείηαη. ε αληίζεηε πεξίπησζε ε ηηκή απηή παξαθάκπηεηαη από ηνλ BLC αιγόξηζκν. Όιεο νη ηηκέο είλαη ζπγρξνληζκέλεο κε ηα όξηα ηνπ frame. Απνδεθηέο ηηκέο : [-255, 255] R97:0 R0X061 15:0 0X0020 Green2_Offset (RW) Δίλαη ε αλαπαξάζηαζε ηεο αλαινγηθήο ηηκήο ηνπ Green2 ζε ζπκπιήξσκα ηνπ δύν. Όιεο νη ηηκέο είλαη ζπγρξνληζκέλεο κε ηα όξηα ηνπ frame. Απνδεθηέο ηηκέο : [-255, 255] R99:0 R0X063 15:0 0X0020 Red_Offset (RW) Δίλαη ε αλαπαξάζηαζε ηεο αλαινγηθήο ηηκήο ηνπ Red ζε ζπκπιήξσκα ηνπ δύν. Όιεο νη ηηκέο είλαη ζπγρξνληζκέλεο κε ηα όξηα ηνπ frame. Απνδεθηέο ηηκέο : [-255, 255]

40 Χαρακτηριςτικά τησ TRDB-D5M R100:0 R0X064 15:0 0X0020 Blue_Offset (RW) Δίλαη ε αλαπαξάζηαζε ηεο αλαινγηθήο ηηκήο ηνπ Blue ζε ζπκπιήξσκα ηνπ δύν. Όιεο νη ηηκέο είλαη ζπγρξνληζκέλεο κε ηα όξηα ηνπ frame. Απνδεθηέο ηηκέο : [-255, 255] Πίνακαρ 2.3 Αλαιπηηθή παξνπζίαζε θαηαρσξεηώλ 2.5 Φαπακηηπιζηικά ηηρ TRDB-D5M ηελ παξάγξαθν απηή ζα γίλεη αλαθνξά ζηα βαζηθά ραξαθηεξηζηηθά ηεο TRDB-D5M CMOS Camera ηεο Altera. Μέζα από ηελ παξνπζίαζε απηή ζα γίλνπλ εκθαλείο όιεο νη δπλαηόηεηεο ηεο ζπγθεθξηκέλεο Camera θαη ν ηξόπνο κε ηνλ νπνίν κπνξνύκε λα ηηο ρεηξηζηνύκε. RESET: Όηαλ ην pin RESETn πάξεη ηελ ηηκή ηνπ ινγηθνύ 0 ηόηε όινη νη θαηαρσξεηέο παίξλνπλ ηηο πξνεπηιεγκέλεο ηνπο ηηκέο. Όηαλ επηζηξέςεη ζηε ινγηθή ηηκή 1 ηόηε ην chip επηζηξέθεη ζηελ θαλνληθή ηνπ ιεηηνπξγία. Clocks: Σα ζήκαηα ξνινγηνύ πνπ ππάξρνπλ ζηελ Camera είλαη ην XCLKIN θαη ην PIXCLK. Ζ D5M ρξεηάδεηαη έλα ξνιόη (XCLKIN), ην νπνίν λα ιεηηνπξγεί ζηε ζπρλόηεηα ησλ 96MHz. Απηό έρεη ζαλ απνηέιεζκα ε έμνδνο D[11:0] λα εμάγεη δεδνκέλα ησλ pixels κε κέγηζην ξπζκό ζηα 96Mp/s. Γηα ην ξνιόη XCLKIN ππάξρεη ε δπλαηόηεηα κείσζεο ηεο ηαρύηεηάο ηνπ, ξπζκίδνληαο ηνλ θαηαρσξεηή Divide_Pixel_Clock ζε κε κεδεληθή ηηκή. Σα D[11:0], LVAL, FVAL θαη STROBE είλαη ζήκαηα ηα νπνία ελεξγνπνηνύληαη θαηά ηε ζεηηθή αθκή ηνπ ζήκαηνο ξνινγηνύ PIXCLK. Ζ ζρέζε πνπ ππάξρεη αλάκεζα ζηα δύν ξνιόγηα θαίλεηαη παξαθάησ. fpixclk= { fxclkin Εάν Divide_Pixel_Clock = 0 fxclkin / (2 Divide_Pixel_Clock) για κάθε άλλη περίπτωςη. Skipping readout mode: ηε ζπγθεθξηκέλε Camera ππάξρεη ε δπλαηόηεηα κείσζεο ηνπ κεγέζνπο ηεο εμαγόκελεο εηθόλαο κέζσ ηεο κεζόδνπ skipping. ύκθσλα κε απηή ηε

41 Κεφάλαιο 2, CMOS Camera και LCD Touch Panel 27 κέζνδν επηηπγράλεηαη κείσζε, ππνδεηγκαηνιεπηώληαο ηελ αξρηθή εηθόλα. Με απηόλ ηνλ ηξόπν επηηπγράλεηαη κείσζε ηεο αλάιπζεο ηεο εηθόλαο, ρσξίο όκσο λα επεξεάδεηαη ην νπηηθό πεδίν ηνπ αηζζεηήξα (Field of view, FOV). Πην αλαιπηηθά, ζηε κέζνδν skipping νιόθιεξεο γξακκέο θαη ζηήιεο ηνπ νπηηθνύ πεδίνπ δε δεηγκαηνιεπηνύληαη. ην παξαθάησ ζρήκα θαίλεηαη αθξηβώο ν ηξόπνο κε ηνλ νπνίν γίλεηαη ε δεηγκαηνιεςία κίαο εηθόλαο όηαλ εθαξκόδεηαη ε κέζνδνο skipping Υ3 θαη ζηηο δύν δηαζηάζεηο.απηή είλαη ε κέζνδνο πνπ επηιέμακε κε ζθνπό ε εμαγόκελε εηθόλα λα είλαη ζε δηαζηάζεηο 640X480. Σσήμα 2.6 Μέζνδνο skipping Signal Chain και Datapath: Σα Signal Chain θαη Datapath θαίλνληαη παξαθάησ ζην ζρήκα 2.7. Γηαρεηξίδνληαη ηηο ξπζκίζεηο ησλ ηηκώλ ηνπ θέξδνπο (Gain) θαη ηνπ Offset θάζε ρξσκαηηθήο ζπληζηώζαο. Οη δεηγκαηνιεπηεκέλεο ηηκέο ηάζεο ησλ pixels αξρηθά πεξλνύλ κέζα από ην αλαινγηθό ζηάδην θέξδνπο (analog gain stage), όπνπ ππάξρεη ε δπλαηόηεηα παξαγσγήο ελόο ζπληειεζηή θέξδνπο κε ηηκέο κεηαμύ ηνπ 1 θαη ηνπ 8. ηε ζπλέρεηα εθαξκόδεηαη έλα analog offset θαη ην ζήκα ζηέιλεηαη ζε έλαλ 12-bit analog-todigital κεηαηξνπέα. ην ςεθηαθό θνκκάηη εθαξκόδεηαη έλαο ζπληειεζηήο θέξδνπο κεηαμύ ηνπ 1 θαη ηνπ 16 θαη ζηε ζπλέρεηα πξνζηίζεηαη ην ςεθηαθό offset κε ηηκέο από κέρξη Ζ 12-bit ηηκή πνπ πξνθύπηεη είλαη ε ηειηθή ηηκή, ε νπνία βγαίλεη από ηηο εμόδνπο D[11:0]. Όπσο θαίλεηαη ζην ζρήκα 2.7 ε ηηκή ηνπ αλαινγηθνύ offset πνπ εθαξκόδεηαη ζην ζήκα θαζνξίδεηαη από ηνλ αιγόξηζκν ηνπ black level calibration.

42 Χαρακτηριςτικά τησ TRDB-D5M Σσήμα 2.7 Σν κνλνπάηη ηνπ ζήκαηνο. Κέπδορ (Gain): Τπάξρνπλ δύν εηδώλ θέξδε: ην αλαινγηθό θέξδνο (analog gain) θαη ην ςεθηαθό θέξδνο (digital gain). Ο ζπλδπαζκόο ησλ δύν κπνξεί λα καο δώζεη ζπλνιηθό θέξδνο από 1 έσο 128. ηνλ παξαθάησ πίλαθα θαίλνληαη νη πξνηεηλόκελεο ηηκέο θέξδνπο. Gain Range Increments Digital Gain Analog Multiplier Analog Gain Πίνακαρ 2.4 Πξνηεηλόκελεο ξπζκίζεηο ηνπ θέξδνπο. Analog Gain: Σν αλαινγηθό θέξδνο νξίδεηαη μερσξηζηά γηα θάζε ρξσκαηηθό θαλάιη. Τπάξρνπλ δύν ζπληζηώζεο, ην θέξδνο θαη νη πνιιαπιαζηαζηέο. Σν θέξδνο πξνζδηνξίδεηαη από ηνπο θαηαρσξεηέο Green1_Analog_Gain, Red_Analog_Gain, Blue_Analog_Gain θαη Green2_Analog_Gain κε βήκα 0,125. Οη αλαινγηθνί πνιιαπιαζηαζηέο παίξλνπλ ηηκή από ηνπο θαηαρσξεηέο Green1_Analog_Multiplier, Red_Analog_Multiplier, Blue_Analog_Multiplier θαη Green2_Analog_Multiplier. Ο ζπλδπαζκόο όισλ απηώλ καο δίλεη ηελ ηειηθή ηηκή ηνπ αλαινγηθνύ θέξδνπο γηα έλα ζπγθεθξηκέλν ρξώκα C κέζα από ηελ παξαθάησ εμίζσζε: AG C = (1 + C_Analog_Multiplier) x (C_Analog_Gain / 8) Ζ ηηκή ηεο ζπληζηώζαο ηνπ θέξδνπο κπνξεί λα είλαη κεηαμύ ηνπ 0 θαη ηνπ κε βήκα 0,125 ελώ απηή ηεο ζπληζηώζαο ηνπ πνιιαπιαζηαζκνύ κπνξεί λα είλαη είηε 0 είηε 1.

43 Κεφάλαιο 2, CMOS Camera και LCD Touch Panel 29 Παξόια απηά, θαιό είλαη ε ηηκή ηεο ζπληζηώζαο ηνπ θέξδνπο λα παξακέλεη αλάκεζα ζηηο ηηκέο 1 θαη 4 γηα ηελ επίηεπμε ηεο θαιύηεξεο απόδνζεο ζνξύβνπ θαη λα γίλεηαη ρξήζε ηνπ πνιιαπιαζηαζκνύ (ηηκή δηάθνξε ηνπ 0) γηα ηηκέο θέξδνπο από 4 έσο 8. Digital Gain: Σν ςεθηαθό θέξδνο πξνζδηνξίδεηαη γηα θάζε ρξσκαηηθή ζπληζηώζα αλεμάξηεηα, κε βήκα νκνίσο 0,125. Απηό κε ηε ζεηξά ηνπ ειέγρεηαη από ηνπο θαηαρσξεηέο Green1_Digital_Gain, Red_Digital_Gain, Blue_Digital_Gain θαη Green2_Digital_Gain. Ζ ηηκή γηα έλα ζπγθεθξηκέλν ρξώκα C πξνζδηνξίδεηαη κε βάζε ηελ παξαθάησ εμίζσζε: DG C = 1 + (C_Digital_Gain / 8) 2.6 Το D5M Serial Bus Οη θαηαρσξεηέο γξάθνληαη θαη δηαβάδνληαη από ηελ D5M κέζσ ηνπ δηαύινπ two-wire serial interface. Ζ D5M δηαζέηεη δύν serial interfaces ζε ζύλδεζε master-slave. Tν serial interface slave ειέγρεηαη από έλα ξνιόη ρξνληζκνύ, ην SCLK ην νπνίν νδεγείηαη από ην serial interface master. Σα δεδνκέλα εηζέξρνληαη θαη εμέξρνληαη ζηελ D5M κέζσ ηεο γξακκήο δεδνκέλσλ SDATA. Σέινο, ππάξρεη έλα πξσηόθνιιν επηθνηλσλίαο, ην serial interface protocol, ην νπνίν θαζνξίδεη ζε πνηά ζπζθεπή ζα επηηξαπεί λα ελεξγνπνηήζεη ηε γξακκή δεδνκέλσλ SDATA ζε κία δεδνκέλε ρξνληθή ζηηγκή. Ππυηόκολλο επικοινυνίαρ: Σν πξσηόθνιιν επηθνηλσλίαο νξίδεη δηάθνξνπο θώδηθεο κεηάδνζεο (transmission codes) όπσο θαίλνληαη παξαθάησ: Σν bit έλαξμεο. 8-bit δηεύζπλζε ηεο ζπζθεπήο slave. Έλα bit (κε-) αλαγλώξηζεο (acknowledge bit). Έλα κήλπκα ησλ 8-bit. Σν bit ηεξκαηηζκνύ. Ακολοςθία δεδομένυν: Μηα ηππηθή δηαδηθαζία αλάγλσζεο ή εγγξαθήο μεθηλάεη πάληα κε ηελ απνζηνιή ηνπ bit έλαξμεο από ηνλ master. Ακέζσο κεηά ν master ζηέιλεη κηα 8-bit δηεύζπλζε ηεο ζπζθεπήο slave. Σν ηειεπηαίν bit ηεο δηεύζπλζεο θαζνξίδεη αλ ε αίηεζε πξννξίδεηαη γηα εγγξαθή ή γηα αλάγλσζε, όπνπ ην 0 θαζνξίδεη ηελ εγγξαθή θαη ην 1

44 Το D5M Serial Bus ηελ αλάγλσζε. Σέινο, ε ζπζθεπή slave κεηά από θάζε ζσζηή αλαγλώξηζε δηεύζπλζεο ζηέιλεη πίζσ ζηε ζπζθεπή master έλα bit αλαγλώξηζεο. Αλ ππάξμεη αίηεζε εγγξαθήο, ε ζπζθεπή master κεηαδίδεη κηα 8-bit δηεύζπλζε ε νπνία δείρλεη ηνλ θαηαρσξεηή ζηνλ νπνίν ζα εγγξαθνύλ ηα δεδνκέλα. Ζ ζπζθεπή slave ζηέιλεη έλα bit αλαγλώξηζεο γηα λα ελεκεξώζεη όηη δέρζεθε ηε δηεύζπλζε απηή. ηε ζπλέρεηα ε ζπζθεπή master κεηαδίδεη ηα δεδνκέλα ζε παθέηα ησλ 8-bit, κε ηε ζπζθεπή slave λα ζηέιλεη έλα bit αλαγλώξηζεο κεηά από θάζε παθέην. ην ζεκείν απηό ζα πξέπεη λα αλαθέξνπκε όηη ε D5M ρξεζηκνπνηεί θαηαρσξεηέο ησλ 16-bit θαη γηα ην ιόγν απηό ρξεηάδνληαη δύν κεηαθνξέο δεδνκέλσλ ησλ 8-bit γηα λα γξάςνπλ έλαλ θαηαρσξεηή. Μεηά ην ηέινο ηεο εγγξαθήο ελόο θαηαρσξεηή ε δηεύζπλζε απμάλεηαη απηόκαηα θαηά έλα κε ζθνπό ηελ εγγξαθή ηνπ επόκελνπ θαηαρσξεηή. Σέινο, ε ζπζθεπή master ζηακαηάεη ηελ εγγξαθή ζηέιλνληαο έλα bit ηεξκαηηζκνύ. Μηα ηππηθή δηαδηθαζία αλάγλσζεο πινπνηείηαη σο εμήο: Αξρηθά ε ζπζθεπή master ζηέιλεη κία 8-bit δηεύζπλζε ζηε ζπζθεπή slave, όπσο γίλεηαη θαηά ηελ εγγξαθή δεδνκέλσλ, θαη ζηε ζπλέρεηα ζηέιλεη ην bit έλαξμεο. Ακέζσο κεηά ε ζπζθεπή master εμάγεη ηα δεδνκέλα ζε παθέηα ησλ 8-bit, θαη ιακβάλεη έλα bit αλαγλώξηζεο κεηά από θάζε παθέην από ηε ζπζθεπή slave. Ζ δηεύζπλζε ηνπ θαηαρσξεηή πνπ δηαβάδεηαη θάζε θνξά (16-bit κεηάδνζε) απμάλεηαη απηόκαηα γηα λα δείμεη ηα επόκελα πξνο αλάγλσζε δεδνκέλα. Ζ κεηάδνζε ησλ δεδνκέλσλ ηειεηώλεη όηαλ ε ζπζθεπή master ζηείιεη έλα bit κεαλαγλώξηζεο. Bus Idle State: Ο δίαπινο είλαη ζε θαηάζηαζε αδξάλεηαο όηαλ ε γξακκή ησλ δεδνκέλσλ θαη ην ξνιόη είλαη ζε θαηάζηαζε πςεινύ δπλακηθνύ. Ο έιεγρνο ηνπ δηαύινπ μεθηλάεη κε ην bit έλαξμεο θαη ηεξκαηίδεηαη κε ην bit ηεξκαηηζκνύ. Σα δύν απηά bits κπνξνύλ λα δεκηνπξγεζνύλ κόλν από ηε ζπζθεπή master. Start bit: Σν bit έλαξμεο κπνξεί λα νξηζηεί σο ε κεηάβαζε ηεο γξακκήο δεδνκέλσλ από πςειό ζε ρακειό δπλακηθό ελώ ε γξακκή ηνπ ξνινγηνύ βξίζθεηαη ζε πςειό δπλακηθό. Stop Bit: Σν bit ηεξκαηηζκνύ νξίδεηαη σο ε κεηάβαζε ηεο γξακκήο ησλ δεδνκέλσλ από ρακειό ζε πςειό δπλακηθό όηαλ ε γξακκή ηνπ ξνινγηνύ βξίζθεηαη ζε πςειό δπλακηθό. Slave Address: Ζ 8-bit δηεύζπλζε ηνπ two-wire serial interface device απνηειείηαη από επηά bit δηεύζπλζεο θαη έλα bit θαηεύζπλζεο. Σν 0 ζην LSB (least significant bit) ηεο

45 Κεφάλαιο 2, CMOS Camera και LCD Touch Panel 31 δηεύζπλζεο ζπκβνιίδεη ηελ θαηάζηαζε εγγξαθήο (0xBA) ελώ ην 1 ηελ θαηάζηαζε αλάγλσζεο (0xBB). Data Bit Transfer: Έλα bit κεηαδίδεηαη θαηά ηε δηάξθεηα ελόο παικνύ ξνινγηνύ. Ο παικόο απηόο παξέρεηαη από ηε ζπζθεπή master. Σα δεδνκέλα ζα πξέπεη λα παξακέλνπλ ζηαζεξά θαηά ηε δηάξθεηα πςειήο πεξηόδνπ ηνπ two-wire serial interface clock, θαη κπνξνύλ λα αιιάμνπλ όηαλ ην ξνιόη είλαη ζε ρακειό δπλακηθό. Σέινο, λα αλαθέξνπκε όηη ηα δεδνκέλα κεηαδίδνληαη ζε παθέηα ησλ 8-bit αθνινπζνύκελα από έλα bit αλαγλώξηζεο. Acknowledge Bit: Ζ ζπζθεπή master δεκηνπξγεί έλαλ παικό αλαγλώξηζεο θαη ν αλακεηαδόηεο (πνπ κπνξεί λα είλαη ε ζπζθεπή master όηαλ έρνπκε εγγξαθή ή ε ζπζθεπή slave όηαλ έρνπκε αλάγλσζε) απειεπζεξώλεη ηε γξακκή δεδνκέλσλ. ηελ ζπλέρεηα ν δέθηεο δέρεηαη ην bit αλαγλώξηζεο θαη ζέηεη ηε γξακκή δεδνκέλσλ ζε ρακειό δπλακηθό. No-Acknowledge Bit: Σν bit κε-αλαγλώξηζεο δεκηνπξγείηαη όηαλ ε γξακκή δεδνκέλσλ δε κεηαβαίλεη ζε ρακειό δπλακηθό όζν ν δέθηεο δέρεηαη ην bit αλαγλώξηζεο. Έλα bit κεαλαγλώξηζεο ρξεζηκνπνηείηαη γηα ηνλ ηεξκαηηζκό κηαο δηαδηθαζίαο αλάγλσζεο. 2.7 Η TRDB_LTM LCD Touch Panel ην ζεκείν απηό θαη κεηά ηελ νινθιήξσζε ηεο παξνπζίαζεο ηεο CMOS Camera πνπ ρξεζηκνπνηήζεθε ζην ζύζηεκα καο, ζα γίλεη ε πεξηγξαθή ηεο νζόλεο πνπ επηιέρζεθε γηα ηελ εκθάληζε ησλ ιακβαλόκελσλ εηθόλσλ. Ζ νζόλε πνπ ρξεζηκνπνηήζακε είλαη ε TRDB_LTM LCD νζόλε αθήο ηεο Altera. Όπσο γίλεηαη εύθνια αληηιεπηό, ε νζόλε παξέρεη ηε δπλαηόηεηα δηαρείξηζεο όινπ ηνπ ζπζηήκαηνο κέζσ ηεο επαίζζεηεο ζηελ αθή επηθάλεηάο ηεο. Πξόθεηηαη γηα κηα νζόλε ησλ 4.3 ηληζώλ ε νπνία είλαη πιήξσο ζπκβαηή κε ηελ πιαηθόξκα DE2 ηεο Altera θαη κπνξεί λα ζπλδεζεί όπσο θαη ε CMOS Camera απεπζείαο κε ην Cyclone II FPGA κέζσ ηνπ δεύηεξνπ 40-pins expansion header πνπ δηαζέηεη ν DE2. Ζ επηινγή ηεο ζπγθεθξηκέλεο νζόλεο έγηλε κε βάζε δύν θξηηήξηα. Πξώην θξηηήξην απνηειεί ε πιήξεο ζπκβαηόηεηα κε ην ππόινηπν ζύζηεκα θαη δεύηεξν ε δπλαηόηεηα δηαρείξηζεο ηνπ ζπζηήκαηνο κέζσ απηήο. Μηα δπλαηόηεηα ηελ νπνία εθκεηαιιεπηήθακε ζε κεγάιν βαζκό, θαζώο αξθεηέο ιεηηνπξγίεο εμαξηώληαη από απηή. ην παξαθάησ ζρήκα θαίλεηαη ε νζόλε αθήο.

46 Χαρακτηριςτικά τησ TRDB_LTM Σσήμα 2.8 Ζ TRDB_LTM LCD νζόλε αθήο. 2.8 Φαπακηηπιζηικά ηηρ TRDB_LTM ην ζεκείν απηό ζα γίλεη ε παξνπζίαζε ησλ βαζηθώλ ραξαθηεξηζηηθώλ ηεο TRDB_LTM LCD νζόλεο αθήο. Έξρεηαη κε ελζσκαησκέλε ιεπηή ελεξγή επηθάλεηα, ηελ TD043MTEA1. Τπνζηεξίδεη 24-bit παξάιιειε RGB κεηάδνζε. 3-wire έιεγρνο θαηαρσξεηώλ. Δλζσκαησκέλε ξύζκηζε ηεο αληίζεζεο, ηεο θσηεηλόηεηαο θαη ηεο δηακόξθσζεο γάκκα ηεο νζόλεο. Μεηαηξνπή ησλ X/Y ζπληεηαγκέλσλ ηνπ ζεκείνπ αθήο ζηα αληίζηνηρα ςεθηαθά δεδνκέλα κέζσ ηνπ αλαινγηθό-ςεθηαθνύ κεηαηξνπέα AD7843 ηεο Analog Devices.

47 Κεφάλαιο 2, CMOS Camera και LCD Touch Panel 33 Μέγεζνο Πεξηγξαθή Μνλάδα κέηξεζεο Μέγεζνο νζόλεο 4.3 Ίληζεο Λόγνο δηαζηάζεσλ 15:9 - Σύπνο νζόλεο Transmissive - Δλεξγόο πεξηνρή (HxV) 93.6 x mm Αξηζκόο pixel (HxV) 800 x RGB x 480 dot Μέγεζνο pixel (HxV) x mm Γηαρείξηζε ρξώκαηνο Stripe - Αξηζκόο ρξσκάησλ 16 εθαηνκκύξηα - Πίνακαρ 2.5 Σερληθά ραξαθηεξηζηηθά ηεο νζόλεο αθήο. 2.9 Γομικό διάγπαμμα ηηρ LTM H LTM νζόλε αθήο απνηειείηε από ηξία κεγάια ππνζπζηήκαηα: ην LCD touch panel, ην AD converter θαη ην 40-pins expansion header. Σα δύν πξώηα ππνζπζηήκαηα ζπλδένληαη κε ηνλ DE2 θαη ζπγθεθξηκέλα κε ην Cyclone II FPGA κέζσ ηνπ 40-pins expansion header. Σν ππνζύζηεκα LCD touch panel ιακβάλεη ηα ζήκαηα ειέγρνπ, ηα νπνία δεκηνπξγνύληαη ζην FPGA ηνπ DE2 θαη αλαιακβάλεη ηελ απεηθόληζε εηθόλσλ ζηελ νζόλε. Σέινο ην ππνζύζηεκα AD converter αλαιακβάλεη λα κεηαηξέςεη ηηο αλαινγηθέο ζπληεηαγκέλεο ηνπ ζεκείνπ πνπ ελεξγνπνηείηαη κέζσ αθήο ηεο νζόλεο ζηα αληίζηνηρα ςεθηαθά δεδνκέλα θαη λα ηα εμάγεη ζην FPGA κέζσ ηνπ expansion header. Παξαθάησ βιέπνπκε ην δνκηθό δηάγξακκα ηεο LTM. Σσήμα 2.10 Γνκηθό δηάγξακκα ηεο LTM.

48 Το Serial Port Interface τησ LCD Driver IC 2.10 Το Serial Port Interface ηηρ LCD Driver IC ην ζεκείν απηό ζα γίλεη ε πεξηγξαθή ηνπ ηξόπνπ κε ηνλ νπνίν γίλεηαη ν έιεγρνο ησλ θαηαρσξεηώλ ηνπ LCD Driver IC ηεο νζόλεο αθήο. Ζ LTM νζόλε αθήο έξρεηαη εμνπιηζκέλε κε ην LCD driver IC κε ζθνπό λα ππνζηεξίμεη ηξείο δηαθνξεηηθέο ηηκέο αλάιπζεο εηθόλαο θαζώο επίζεο θαη λα ειέγμεη ηνπο ρξνληζκνύο ησλ δηάθνξσλ ππνζπζηεκάησλ ηεο νζόλεο. Γηα ηε ξύζκηζε όισλ απηώλ ησλ παξακέηξσλ ζα πξέπεη ν ρξήζηεο λα παξέκβεη ζηνπο θαηαρσξεηέο ηνπ LCD Driver IC. Απηό επηηπγράλεηαη κέζσ ηνπ πξνγξακκαηηζκνύ ηνπ FPGA ηνπ DE2. Αληίζηνηρα ε επηθνηλσλία ηνπ ηειεπηαίνπ κε ηελ νζόλε θαη ην LCD driver IC πξαγκαηνπνηείηαη κέζσ ηνπ serial port interface. Δπίζεο, ππάξρεη ν αλαινγηθό-ςεθηαθόο κεηαηξνπέαο (ADC) πνπ ρξεζηκνπνηεί ε LTM γηα ηε κεηαηξνπή ησλ αλαινγηθώλ ζπληεηαγκέλσλ X/Y ηνπ ζεκείνπ αθήο ζηα αληίζηνηρα ςεθηαθά δεδνκέλα. Σα ηειεπηαία θαηαιήγνπλ ζην FPGA κέζσ ηνπ serial port interface ηνπ ADC. Οη δύν απηνί ζεηξηαθνί δίαπινη επηθνηλσλίαο ζπλδένληαη απεπζείαο κε ην FPGA κέζσ ηνπ 40-pins expansion header. ην ζεκείν απηό ζα πξέπεη λα αλαθεξζεί όηη ιόγσ ηνπ πεξηνξηζκέλνπ αξηζκνύ ησλ I/O ηνπ expansion header, ηα serial interfaces ησλ LCD driver IC θαη ADC πξέπεη λα κνηξάδνληαη ζην expansion header ην ίδην ξνιόη ρξνληζκνύ (ADC_DCLK) θαη ην ίδην chip enable (SCEN). πλεπώο γηα λα απνθεπρζεί ε ηαπηόρξνλε ιεηηνπξγία ησλ δύν serial interfaces, ην ζήκα chip enable ζπλδέεηαη κε ηνλ ADC κέζσ ελόο ινγηθνύ αλαζηξνθέα, όπσο θαίλεηαη θαη ζην παξαθάησ ζρήκα.

49 Κεφάλαιο 2, CMOS Camera και LCD Touch Panel 35 Σσήμα 2.11 Σν serial interface ηνπ ADC θαη ηεο LCD. Με βάζε ην παξαπάλσ ζρήκα ζα πξέπεη λα αλαθέξνπκε όηη ην LCD driver IC αλαγλσξίδεη σο εληνιή έλαξμεο απνζηνιήο δεδνκέλσλ ηελ αξλεηηθή αθκή ηνπ ζήκαηνο SCEN Οι σπονιζμοί ειζόδος ηηρ LCD οθόνηρ αθήρ ηελ παξάγξαθν απηή ζα γίλεη πεξηγξαθεί ησλ απαξαίηεησλ ρξνληζκώλ ηεο LCD νζόλεο αθήο κε ζθνπό ηε ζσζηή απεηθόληζε ησλ δεδνκέλσλ πνπ έξρνληαη από ηε κλήκε ηνπ ζπζηήκαηνο. Γηα λα πξνζδηνξίζνπκε ηελ αιιεινπρία θαη ηνπο ρξνληζκνύο ησλ ζεκάησλ ηεο εηθόλαο πνπ εκθαλίδεηαη ζηελ LCD, ηα αληίζηνηρα ζήκαηα πνπ πξνέξρνληαη από ην FPGA ζα πξέπεη λα αθνινπζνύλ ηηο απαξαίηεηεο ρξνληθέο πξνδηαγξαθέο, όπσο θαίλνληαη ζην ζρήκα ην ζρήκα απηό παξνπζηάδνληαη νη βαζηθνί ρξνληζκνί νη νπνίνη απαηηνύληαη γηα λα απεηθνλίδεηαη ζσζηά θάζε νξηδόληηα γξακκή ηεο εηθόλαο ζηελ LCD. Έλαο active-low παικόο ζπγθεθξηκέλεο ρξνληθήο δηάξθεηαο (t hpw ζην ζρήκα) εθαξκόδεηαη ζηελ είζνδν νξηδόληηνπ ζπγρξνληζκνύ (HD), ν νπνίνο ζεκάλεη ην ηέινο κίαο γξακκήο δεδνκέλσλ θαη ηελ έλαξμε κίαο λέαο. Σα δεδνκέλα (RGB) πνπ εηζέξρνληαη ζηελ LCD νζόλε αθήο γηα κηα ρξνληθή πεξίνδν, πνπ νλνκάδεηαη hsync back porch (t hbp ), κεηά ηνλ παικό t hpw δελ είλαη έγθπξα θαη ακέζσο κεηά αθνινπζνύλ ηα δεδνκέλα πξνο απεηθόληζε (t hd ). Καηά ηε δηάξθεηα ηνπ t hd ηα RGB δεδνκέλα θάζε pixel απεηθνλίδνληαη ζηελ ζεηξά ην έλα δίπια ζην άιιν. Δπίζεο, θαηά ηε ρξνληθή πεξίνδν απηή ην ζήκα DEN παξακέλεη ζε πςειό δπλακηθό. Σέινο, ππάξρεη κία άιιε ρξνληθή πεξίνδνο ε νπνία

50 Οι χρονιςμοί ειςόδου τησ LCD οθόνησ αφήσ νλνκάδεηαη hsync front porch (t hfp ), αθνινπζεί ηελ t hd θαη ζηε δηάξθεηά ηεο ηα RGB ζήκαηα δελ είλαη έγθπξα κέρξη λα εκθαληζηεί ν επόκελνο παικόο HD. Σσήμα 2.12 LCD νξηδόληηεο πξνδηαγξαθέο ρξνληζκώλ. Πίνακαρ 2.6 LCD νξηδόληηεο παξάκεηξνη ρξνληζκώλ. ην παξαθάησ ζρήκα παξνπζηάδνληαη νη απαξαίηεηνη ρξνληζκνί γηα ηελ θάζεηε απεηθόληζε ηεο εηθόλαο. Σν ζήκα VD είλαη ίδην κε ην HD ηνπ πξνεγνύκελνπ ζρήκαηνο, κε κόλε δηαθνξά όηη ν παικόο vsync νξίδεη ηνλ ηεξκαηηζκό κίαο νιόθιεξεο εηθόλαο θαη ηελ έλαξμε κίαο λέαο. Σα δεδνκέλα ζε απηήλ ηελ πεξίπησζε αλαθέξνληαη ζε έλα ζεη γξακκώλ ελόο frame. Οη πίλαθεο 2.6 θαη 2.7 παξνπζηάδνπλ ηηο ρξνληθέο πεξηόδνπο t hpw, t hbp, t hd θαη t hfp γηα ηηο ηξείο δηαθνξεηηθέο

51 Κεφάλαιο 2, CMOS Camera και LCD Touch Panel 37 ππνζηεξηδόκελεο αλαιύζεηο εηθόλαο ηόζν γηα ηνπο νξηδόληηνπο όζν θαη γηα ηνπο θάζεηνπο ρξνληζκνύο ηεο νζόλεο. Σειεηώλνληαο, ν πίλαθαο 2.8 παξνπζηάδεη ηνπο ρξνληζκνύο ησλ ζύγρξνλσλ ζεκάησλ ηνπ ξνινγηνύ ηεο νζόλεο. Σσήμα 2.13 LCD θάζεηεο πξνδηαγξαθέο ρξνληζκώλ. Πίνακαρ 2.7 LCD θάζεηεο παξάκεηξνη ρξνληζκώλ.

52 Το Serial Port Interface του AD Converter Πίνακαρ 2.8 LCD παξάκεηξνη ρξνληζκώλ Το Serial Port Interface ηος AD Converter Ζ LTM πεξηιακβάλεη ηνλ AD7843 αλαινγηθό-ςεθηαθό κεηαηξνπέα ηεο Analog Devices. Ο AD7843 είλαη έλαο 12-bit κεηαηξνπέαο κε ζθνπό ηε κεηαηξνπή ησλ αλαινγηθώλ ζπληεηαγκέλσλ X/Y ηνπ ζεκείνπ αθήο ζηελ νζόλε ζηα αληίζηνηρα ςεθηαθά δεδνκέλα. Οη ζπληεηαγκέλεο απηέο βξίζθνληαη απνζεθεπκέλεο ζηνλ AD7834 θαη κπνξνύλ λα γλσζηνπνηεζνύλ ζην ρξήζηε κέζσ ηνπ serial port interface. Γηα ηελ απόθηεζε ησλ ζπληεηαγκέλσλ από ηνλ ADC, ην πξώην πξάγκα πνπ πξέπεη λα γίλεη είλαη λα πάξεη ην ζήκα ADC_PENIRQ_n ηηκή ρακεινύ δπλακηθνύ. Σν ζήκα απηό πξνέξρεηαη από ηνλ ADC θαη είλαη κόληκα ζε πςειό δπλακηθό. Όηαλ ε νζόλε αληρλεύζεη αθή ηόηε ην ζήκα ADC_PENIRQ_n αιιάδεη θαηάζηαζε θαη κεηαβαίλεη ζε ρακειό δπλακηθό δεκηνπξγώληαο κε απηόλ ηνλ ηξόπν κία δηαθνπή (interrupt) ζην FPGA. Με ηελ ζεηξά ηνπ ην FPGA ζηέιλεη κία ιέμε εληνιή πίζσ ζηνλ ADC κέζσ ηνπ serial port interface. Ζ ιέμε εληνιή παξέρεηαη ζηνλ ADC κέζσ ηεο εηζόδνπ DIN θαη παξέρεη πιεξνθνξίεο γηα ηελ έλαξμε ηεο κεηαηξνπήο, ηνλ αξηζκό ησλ ςεθίσλ πνπ ζα ρξεζηκνπνηεζνύλ γηα ηε κεηαηξνπή, ηε δηεύζπλζε θαλαιηνύ θαζώο επίζεο θαη ηνλ ηεξκαηηζκό ιεηηνπξγίαο ηνπ ADC. ηνλ παξαθάησ πίλαθα θαίλνληαη αλαιπηηθά όιεο νη πιεξνθνξίεο πνπ πεξηέρνληαη ζην ςεθηαθό ζήκα DIN.

53 Κεφάλαιο 2, CMOS Camera και LCD Touch Panel 39 MSB LSB S A2 A1 A0 MODE SER/DEF PD1 PD0 Bit ύκβνιν ρόιην 7 S Bit έλαξμεο. Ζ ιέμε εληνιή μεθηλάεη κε ην πξώην bit ζε ινγηθό 1 γηα ην ζήκα DIN. Κάζε κία λέα ιέμε εληνιή κπνξεί λα μεθηλήζεη ζε θάζε 15 ν θύθιν ηνπ ξνινγηνύ DCLK αλ πξόθεηηαη γηα 12-bit κεηαηξνπή ή θάζε ζε 11 ν θύθιν αλ πξόθεηηαη γηα κεηαηξνπή ησλ 8-bit. 6-4 A2-A0 Bits επηινγήο θαλαιηνύ. Απηά ηα ηξία bits δηεύζπλζεο, καδί κε ην bit SER/DEF, ειέγρνπλ ηηο ξπζκίζεηο ηεο εηζόδνπ ηνπ πνιππιέθηε, ησλ δηαθνπηώλ θαη ηεο εηζόδνπ αλαθνξάο. 3 MODE Bit επηινγήο κεηαηξνπήο ησλ 12-bit/8-bit. Απηό ην bit ειέγρεη ηελ αλάιπζε ηεο κεηαηξνπήο ησλ δεδνκέλσλ. Όηαλ παίξλεη ην ινγηθό 0 ηόηε έρνπκε 12-bit κεηαηξνπή, ελώ όηαλ παίξλεη ηελ ηηκή ηνπ ινγηθνύ 1 ηόηε έρνπκε κεηαηξνπή ησλ 8-bit. 2 SER/DEF Απηό ην bit όπσο αλαθέξζεθε θαη πην πάλσ ειέγρεη ηηο ξπζκίζεηο ηεο εηζόδνπ ηνπ πνιππιέθηε, ησλ δηαθνπηώλ θαη ηεο εηζόδνπ αλαθνξάο. 1,0 PD1, PD0 Bit ειέγρνπ ηεο ιεηηνπξγίαο ηνπ ADC. Απηά ηα δύν bits απνθσδηθνπνηνύλ ηνλ ηεξκαηηζκό ιεηηνπξγίαο ηνπ AD7843. Πίνακαρ 2.9 Καηαρσξεηήο ειέγρνπ ηνπ ADC. ην παξαθάησ ζρήκα παξνπζηάδεηαη ε ηππηθή ιεηηνπξγία ηνπ serial interface ηνπ ADC. Μία πιήξεο κεηαηξνπή αλαινγηθώλ δεδνκέλσλ ζε ςεθηαθά κπνξεί λα επηηεπρζεί κέζα ζε 24 θύθινπο ηνπ ξνινγηνύ ADC_DCLK. Θα πξέπεη λα αλαθέξνπκε όηη ην ξνιόη ADC_DCLK θαη ην ζήκα SCEN ηνπ serial port interface κνηξάδνληαη ην ίδην ζήκα I/Ο κε ην LCD driver IC. Γηα ην ιόγν απηό έρεη δνζεί ηδηαίηεξε πξνζνρή θαηά ηε ζρεδίαζε ηνπ ζπζηήκαηνο ώζηε λα απνθεπρζεί ν ηαπηόρξνλνο

54 Λιςτα Καταχωρητών έιεγρνο ησλ δύν serial interfaces. Δπίζεο, επεηδή ην ζήκα SCEN ζπλδέεηαη κε ηνλ ADC κέζσ ελόο ινγηθνύ αληηζηξνθέα, ην ζήκα απηό ζα πξέπεη λα αληηζηξέθεηαη όηαλ ρξεζηκνπνηείηαη γηα ηνλ έιεγρν ηνπ ADC. Σσήμα 2.14 Οη ρξνληζκνί εηζόδνπ θαη ηα ζήκαηα εμόδνπ ηνπ ADC Λίζηα καηασυπηηών ηελ παξάγξαθν απηή ζα γίλεη αλαθνξά ζηνπο θαηαρσξεηέο ηεο LCD νζόλεο αθήο. Ζ νζόλε απηή πεξηιακβάλεη 35 θαηαρσξεηέο ηνπο νπνίνπο κπνξεί εύθνια ν ρξήζηεο λα επαλαπξνγξακκαηίζεη θαη λα ηνπο δώζεη ηηο ηηκέο πνπ επηζπκεί κέζσ ηεο γιώζζαο Verilog. Απώηεξνο ζθνπό ηεο ηξνπνπνίεζεο ησλ θαηαρσξεηώλ είλαη λα πξνθύπηνπλ ηα επηζπκεηά απνηειέζκαηα ζε όηη αθνξά ηελ ιεηηνπξγία ηεο νζόλεο, ηνπ αλαινγηθό-ςεθηαθνύ κεηαηξνπέα αιιά θαη ηνπ ηξόπνπ απεηθόληζεο ησλ εηθόλσλ ζηελ νζόλε. ηνλ παξαθάησ πίλαθα παξνπζηάδνληαη νη βαζηθόηεξνη θαηαρσξεηέο καδί κε ηηο αξρηθέο ηηκέο ηνπο.

55 Κεφάλαιο 2, CMOS Camera και LCD Touch Panel 41 Πίνακαρ 2.10 Λίζηα θαηαρσξεηώλ ηεο LTM.

56

57 Κεθάλαιο 3 Υλοποίηζη ζηο FPGA 3.1 Διζαγυγή ην θεθάιαην απηό ζα πξαγκαηνπνηεζεί ε πιήξεο πεξηγξαθή ηνπ hardware πνπ πινπνηήζεθε ζην FPGA ηνπ ζπζηήκαηνο κέζσ ηεο γιώζζαο πεξηγξαθήο πιηθνύ Verilog θαη ηνπ πξνγξάκκαηνο Quartus II ηεο Altera. ην ζρήκα 3.1 παξνπζηάδεηαη ην ζπλνιηθό ζύζηεκα ζε κνξθή κπινθ δηαγξάκκαηνο ην νπνίν έρεη ηε δπλαηόηεηα λα ιακβάλεη, λα επεμεξγάδεηαη, ζηε ζπλέρεηα λα απνζεθεύεη θαη ηέινο λα απεηθνλίδεη εηθόλεο κε αλάιπζε VGA ζηελ νζόλε αθήο. Σν ζύζηεκα, όπσο γίλεηαη εκθαλέο από ην ζρήκα, είλαη ρσξηζκέλν ζε δύν επηκέξνπο ππνζπζηήκαηα, ην Camera subsystem θαη ην LCD touch panel sub-system ηα νπνία επηθνηλσλνύλ κε ηε κλήκε ηνπ ζπζηήκαηνο κέζσ ελόο SDRAM Controller.

58 Camera Controller Σσήμα 3.1 Μπινθ δηάγξακκα ηνπ ζπλνιηθνύ ζπζηήκαηνο. Όπσο γίλεηαη εύθνια αληηιεπηό από ην παξαπάλσ κπινθ δηάγξακκα ηνπ ζπζηήκαηνο, ζην FPGA έρνπλ πινπνηεζεί ηξείο θεληξηθνί Controllers. Ο Camera Controller, ν LCD Touch Panel Controller θαη ν SDRAM Controller νη νπνίνη είλαη ππεύζπλνη γηα ηε δηαρείξηζε όισλ ησλ δεδνκέλσλ θαη ησλ εληνιώλ ηνπ ζπζηήκαηνο. Ο Camera Controller δέρεηαη ηα δεδνκέλα από ηνλ αηζζεηήξα θαη αθνύ ηα επεμεξγαζηεί θαηαιιήισο ηα ζηέιλεη κέζσ ηνπ SDRAM Controller ζηε κλήκε ηνπ ζπζηήκαηνο. ηε ζπλέρεηα, ηα δεδνκέλα κέζσ ηνπ SDRAM Controller δηνρεηεύνληαη ζηνλ LCD Touch Panel Controller πνπ είλαη ππεύζπλνο γηα ηε δηαρείξηζή ηνπο κε ζθνπό ηε ζσζηή απεηθόληζή ηνπο ζηελ νζόλε αθήο. Σέινο, ν LCD Touch Panel Controller επηθνξηίδεηαη κε κία αθόκε ζεκαληηθή ιεηηνπξγία. Απηή ηεο δηαρείξηζεο ησλ εληνιώλ πνπ πξνέξρνληαη από ηελ νζόλε αθήο θαη αθνξνύλ ηνλ ηξόπν ιεηηνπξγίαο ηνπ ζπζηήκαηνο. ηε ζπλέρεηα ηνπ θεθαιαίνπ απηνύ ζα δνύκε ζε πνιύ πην αλαιπηηθό βαζκό ηνπο ηξείο Controllers, κε ζθνπό ηελ πιήξε θαηαλόεζε ηνπ ζπζηήκαηνο. Σέινο ζην παξάξηεκα Α ηεο εξγαζίαο απηήο παξαηίζεηαη ν ζπλνιηθόο θώδηθαο ν νπνίνο πινπνηεί ηνπο παξαπάλσ Controllers. 3.2 Camera Controller ε απηήλ ηε παξάγξαθν ζα αθνινπζήζεη ε αλαιπηηθή πεξηγξαθή ηνπ Camera Controller, ν νπνίνο είλαη ππεύζπλνο γηα ηε δηαζύλδεζε ηνπ CMOS αηζζεηήξα κε ηε κλήκε ηνπ ζπζηήκαηνο. Ο Camera Controller είλαη πινπνηεκέλνο ζην FPGA Cyclone II EP2C35 πνπ ππάξρεη πάλσ ζηελ αλαπηπμηαθή πιαηθόξκα DE2 ηεο Altera. Όπσο παξαηεξνύκε από ην κπινθ δηάγξακκα ηνπ ζρήκαηνο 3.2, ν Controller απνηειείηαη από ηξία δηαθνξεηηθά θπθιώκαηα, ην I2C Sensor Configuration, ην CMOS Sensor Data Capture θαη ην Bayer Color Pattern Data To 24-Bit RGB. ην

59 Κεφάλαιο 3, Υλοποίηςη ςτο FPGA 45 ζεκείν απηό λα αλαθέξνπκε όηη ν Multi-Port SDRAM Controller παξ όηη παξνπζηάδεηαη ζην ζρήκα, απνηειεί μερσξηζηό θνκκάηη θαη ζα αλαιπζεί ζηε ζπλέρεηα ηνπ θεθαιαίνπ απηνύ. Ο ιόγνο παξνπζίαζήο ηνπ είλαη γηα λα γίλεη αληηιεπηόο ν ηξόπνο κε ηνλ νπνίν ηα δεδνκέλα από ηνλ CMOS αηζζεηήξα κεηαθέξνληαη ζηε κλήκε ηνπ ζπζηήκαηνο. Σσήμα 3.2 Μπινθ δηάγξακκα ηνπ Camera Controller Το I2C Sensor Configuration. Σν I2C Sensor Configuration όπσο καο απνθαιύπηεη θαη ε νλνκαζία ηνπ, είλαη έλα θύθισκα πνπ θξνληίδεη γηα ηε ξύζκηζε ησλ θαηαρσξεηώλ ηεο Camera. Ζ πξώηε ιεηηνπξγία ηνπ είλαη λα αξρηθνπνηήζεη ηνπο θαηαρσξεηέο θαηά ηελ έλαξμε ιεηηνπξγίαο ηνπ ζπζηήκαηνο. Οη αξρηθέο ηηκέο ησλ θαηαρσξεηώλ βξίζθνληαη απνζεθεπκέλεο ζε έλαλ Look up table θαη πεξλνύλ ζεηξηαθά ζηελ Camera κέζσ ηεο ακθίδξνκεο ζύλδεζεο SDAT κε ξπζκό πνπ νξίδεη ην ζήκα ξνινγηνύ SCLK ε ζπρλόηεηα ιεηηνπξγίαο ηνπ νπνίνπ είλαη 20kHz. Δπίζεο, έλα κέξνο ηνπ θπθιώκαηνο είλαη ππεύζπλν γηα ηε ξύζκηζε ηνπ exposure time νπνηαδήπνηε ζηηγκή ην θύθισκα δερηεί εληνιή από ηελ νζόλε αθήο. ην ζεκείν απηό ζα πξέπεη λα αλαθέξνπκε όηη έρεη ζρεδηαζηεί γηα ην exposure time έρεη ζρεδηαζηεί θύθισκα πνύ ξπζκίδεη αλά πάζα ζηηγκή ηελ ηηκή ηνπ ζηνλ αληίζηνηρν θαηαρσξεηή, έηζη ζην κέιινλ ζα κπνξνύζακε κε ηελ ίδηα επθνιία λα ζρεδηάζνπκε αληίζηνηρα θπθιώκαηα γηα ηε ξύζκηζε πεξηζζνηέξσλ παξακέηξσλ ηεο ιεηηνπξγίαο ηεο Camera.

60 Camera Controller Το CMOS Sensor Data Capture. Σν θύθισκα απηό είλαη ππεύζπλν γηα ηελ ππνδνρή ησλ δεδνκέλσλ ησλ pixels ησλ ιακβαλόκελσλ εηθόλσλ από ηνλ CMOS αηζζεηήξα. Ζ ζπρλόηεηα ιεηηνπξγίαο ηνπ θπθιώκαηνο νξίδεηαη από ην ζήκα ξνινγηνύ PCLK, ην νπνίν πξνέξρεηαη από ηελ Camera θαη ιεηηνπξγεί ζηα 50MHz. ην θύθισκα απηό ηα δεδνκέλα ελόο pixel εηζέξρνληαη παξάιιεια, κε ξπζκό 12-bit ζε θάζε θύθιν ξνινγηνύ. Σαπηόρξνλα πινπνηνύληαη δύν απαξηζκεηέο. Απηνί εμάγνπλ ηηο ζπληεηαγκέλεο ρ θαη y ηνπ pixel πνπ δέρνληαη από ηνλ CMOS αηζζεηήξα, αλάινγα κε ηηο ηηκέο πνπ παίξλνπλ από ηα ζήκαηα FVAL θαη LVAL. ην ζεκείν απηό ζα πξέπεη λα αλαθέξνπκε όηη ν αηζζεηήξαο αλαλεώλεη ηελ εηθόλα πνπ ιακβάλεη κε ξπζκό πεξίπνπ 30 frame ην δεπηεξόιεπην θαη αληίζηνηρα νη εηθόλεο απηέο εηζέξρνληαη ζην ζύζηεκα θαη απνζεθεύνληαη ζηε κλήκε. Γηα ην ιόγν απηό ζην θύθισκα απηό, αλαπηύρζεθε κηα ινγηθή κε δύν ζήκαηα έλαξμεο θαη ιήμεο απνδνρήο δεδνκέλσλ θαη έηζη κέζσ ηεο νζόλεο αθήο, όπσο ζα δνύκε θαη παξαθάησ, κπνξνύκε λα παγώζνπκε ηελ εηθόλα πνπ βιέπνπκε ζηελ νζόλε. Οπζηαζηηθά απηό πνπ θάλνπκε είλαη λα ζηακαηάκε ην ζύζηεκα λα δέρεηαη δεδνκέλα από ηελ Camera θαη κε απηόλ ηνλ ηξόπν, ε νζόλε απεηθνλίδεη ηελ ηειεπηαία εηθόλα πνπ απνζεθεύηεθε ζηε κλήκε Το Bayer Color Pattern Data To 24-Bit RGB. Πξνηνύ πξνρσξήζνπκε ζηελ αλαιπηηθή πεξηγξαθή απηνύ ηνπ Controller ζεσξνύκε ζεκαληηθό λα αλαθέξνπκε όηη πξόθεηηαη γηα έλα κπινθ ζην νπνίν έρεη δνζεί ε κεγαιύηεξε πξνζνρή κηαο θαη ζε απηό έρεη πξαγκαηνπνηεζεί ην κεγαιύηεξν κέξνο ηεο δνπιεηάο καο ζε όηη αθνξά ην πξνγξακκαηηζηηθό κέξνο ηηο εξγαζίαο απηήο. Πξνρσξώληαο ζηελ αλάιπζε ηνπ Controller ζα ιέγακε όηη ηα δεδνκέλα πνπ έξρνληαη από ηνλ αηζζεηήξα είλαη ζε κνξθή Bayer Pattern Format. πλεπώο, γηα λα κπνξέζνπλ ηα δεδνκέλα λα εκθαληζηνύλ ζηελ νζόλε ηνπ ζπζηήκαηνο, ζα πξέπεη λα ππάξμεη κεηαηξνπή ηνπο ζε RGB Format. Σν θύθισκα απηό έρεη πινπνηεκέλν ζηελ είζνδό ηνπ έλαλ line buffer κεγέζνπο 1280 ζέζεσλ κε ζθνπό λα δέρεηαη δεδνκέλα από δύν γξακκέο pixel ηεο ιακβαλόκελεο εηθόλαο θαη κέζσ ηεο κεζόδνπ ηνπ θνληηλόηεξνπ γείηνλα λα ππνινγίδεη ηηο ηηκέο ησλ ρξσκαηηθώλ ζπληζησζώλ πνπ ιείπνπλ από θάζε pixel κε βάζε ηηο ηηκέο ησλ γεηηνληθώλ pixels. Γηα απηό ην ιόγν ζην θύθισκα εηζάγνληαη ζε θάζε θύθιν ξνινγηνύ, εθηόο από ηα δεδνκέλα ελόο pixel θαη ε πιεξνθνξία ησλ ζπληεηαγκέλσλ ρ θαη y ηνπ pixel. Έηζη κεηά από 1280 θύθινπο ξνινγηνύ πνπ ρξεηάδνληαη γηα λα γεκίζεη ν line buffer ην

61 Κεφάλαιο 3, Υλοποίηςη ςτο FPGA 47 θύθισκα αξρίδεη λα εμάγεη ζε θάζε θύθιν ξνινγηνύ ηηο ηηκέο ησλ ηξηώλ ρξσκαηηθώλ ζπληζησζώλ Red, Green θαη Blue γηα θάζε pixel ηεο εηθόλαο. Παξάιιεια κε ηελ παξαπάλσ δηαδηθαζία ην θύθισκα εθηειεί επεμεξγαζία ηεο εηθόλαο κέζσ ηνπ αιγόξηζκνπ Sobel Edge Detection. Έηζη ζε θάζε θύθιν ξνινγηνύ πνπ εμάγνληαη ηα RGB δεδνκέλα ησλ pixels, αθνινπζεί κεηαηξνπή ηνπο ζε YCbCr Format θαη ε ζπληζηώζα Τ εηζέξρεηαη ζε έλαλ λέν line buffer ηνπ ηδίνπ κεγέζνπο κε ηνλ πξναλαθεξζέληα. ηε ζπλέρεηα ηα δεδνκέλα πθίζηαληαη επεμεξγαζία από ηνλ αιγόξηζκν Sobel Edge Detection θαη εμάγνληαη ηα λέα δεδνκέλα ηεο εηθόλαο. Σέινο, ηα RGB δεδνκέλα αιιά θαη απηά πνπ έρνπλ ππνζηεί επεμεξγαζία πεξλνύλ κέζα από έλαλ πνιππιέθηε 3 ζε 1, ώζηε λα δίλεηαη ζην ρξήζηε ε δπλαηόηεηα επηινγήο απεηθόληζεο ηεο αξρηθήο εηθόλαο ή ηεο εηθόλαο κεηά ηεο εθαξκνγή ηνπ αιγόξηζκνπ αλίρλεπζεο αθκώλ Sobel ή ηέινο ε απεηθόληζε ηεο Τ ζπληζηώζαο όπνπ νπζηαζηηθά πξόθεηηαη γηα ηελ Gray Scale κνξθή ηεο αξρηθήο εηθόλαο. Παξαθάησ κπνξνύκε λα δνύκε πην αλαιπηηθά ζε κνξθή κπινθ δηαγξάκκαηνο όιεο απηέο ηηο ιεηηνπξγίεο. Ζ επηινγή ηεο ηειηθήο εηθόλαο πνπ ζα απεηθνληζηεί γίλεηε κέζσ ελόο button πνπ ζρεδηάζηεθε θαη εκθαλίδεηε ζηελ νζόλε αθήο. ην ζεκείν απηό ζα πξέπεη λα αλαθέξνπκε όηη ε ζπγθεθξηκέλε πινπνίεζε επεμεξγαζίαο εηθόλαο, ε νπνία έγηλε εμ νινθιήξνπ κε θπθισκαηηθό ηξόπν, ππεξηεξεί έλαληη κίαο πινπνίεζεο κε ρξήζε κίαο γιώζζαο πξνγξακκαηηζκνύ ζε ηαρύηεηα επεμεξγαζίαο, αθνύ ην ζπγθεθξηκέλν ζύζηεκα έρεη ηε δπλαηόηεηα επεμεξγαζίαο εηθόλσλ ζε πξαγκαηηθό ρξόλν. πγθεθξηκέλα ην ζύζηεκα επεμεξγάδεηαη θαη απνζεθεύεη εηθόλεο κε ξπζκό πεξίπνπ 30 frames αλά δεπηεξόιεπην. πκπεξαζκαηηθά, ζα κπνξνύζακε λα πνύκε όηη κε απηόλ ηνλ ηξόπν καο αλνίγεη ν δξόκνο γηα ηελ πινπνίεζε θαη άιισλ αιγόξηζκσλ επεμεξγαζίαο εηθόλσλ, κε πνιύ εύθνιν θαη γξήγνξν ηξόπν. Σσήμα 3.3 Μπινθ δηάγξακκα ηνπ Controller, Bayer Color pattern data to 24-bit RGB.

62 SDRAM Controller 3.3 SDRAM Controller. ην ζεκείν απηό ζα πξαγκαηνπνηεζεί ε πεξηγξαθή ηνπ SDRAM Controller πνπ πινπνηήζεθε ζην FPGA ηεο αλαπηπμηαθήο πιαηθόξκαο DE2 κε ζθνπό ηελ πξνζσξηλή απνζήθεπζε ησλ δεδνκέλσλ ηεο εηθόλαο, πξηλ απηά κεηαθεξζνύλ πξνο απεηθόληζε ζηελ νζόλε αθήο ηνπ ζπζηήκαηνο. ην παξαθάησ ζρήκα παξνπζηάδεηαη ην κπινθ δηάγξακκα ηνπ SDRAM Controller. Σσήμα 3.4 Μπινθ δηάγξακκα ηνπ SDRAM Controller. Όπσο παξαηεξνύκε ζην κπινθ δηάγξακκα ηνπ SDRAM Controller απηόο απνηειείηαη από δύν FIFO εηζόδνπ δεδνκέλσλ, δύν εμόδνπ θαη έλαλ εζσηεξηθό Controller. Ο ιόγνο πνπ επηιέρζεθε λα έρνπκε δύν FIFO ζηελ είζνδν θαη δύν ζηελ έμνδν είλαη θαζαξά νη πεξηνξηζκνί πνπ καο ζέηεη ην πιηθό καο. Πην ζπγθεθξηκέλα, ν δίαπινο δεδνκέλσλ Data πνπ θαίλεηαη ζην ζρήκα είλαη κεγέζνπο 16 bits θαη απηό θαζνξίδεηαη από ην ππάξρνλ πιηθό ηνπ DE2. Από ηελ άιιε κεξηά ηα δεδνκέλα ησλ ηξηώλ ρξσκαηηθώλ ζπληζησζώλ ησλ pixel ηεο εηθόλαο πνπ ζέινπκε λα απνζεθεύζνπκε είλαη κεγέζνπο 30 bits. Δπνκέλσο, ζηηο FIFO εηζόδνπ ηα δεδνκέλα ησλ ηξηώλ ρξσκαηηθώλ ζπληζησζώλ εηζάγνληαη ηαπηόρξνλα κε ηαρύηεηα 50MHz θαη ζηε ζπλέρεηα ν εζσηεξηθόο Controller αλαιακβάλεη λα ηα εηζάγεη ζηελ SDRAM δηαδνρηθά πξώηα από ηε κία FIFO θαη κεηά από ηε δεύηεξε. Γηα ην ιόγν απηό, γηα λα κε ραζνύλ δεδνκέλα θαηά ηε δηαδηθαζία απηή, ζηνλ εζσηεξηθό Controller έρεη πινπνηεζεί έλα PLL ην νπνίν παίξλεη ηελ ηαρύηεηα ησλ 50MHz θαη ηε κεηαηξέπεη ζε 125MHz, δειαδή ιίγν παξαπάλσ από ηε δηπιάζηα ηαρύηεηα. Έηζη, ζε θάζε θύθιν ξνινγηνύ ηνπ ζπζηήκαηνο ν εζσηεξηθόο Controller πξνιαβαίλεη λα ζηείιεη ηα δύν παθέηα δεδνκέλσλ ησλ 15bits, πνπ πξνέξρνληαη από ηηο δύν FIFO εηζόδνπ, ζηε κλήκε. Αληίζηνηρα, όηαλ ν SDRAM Controller παίξλεη εληνιή λα εμάγεη δεδνκέλα από ηε κλήκε κε πξννξηζκό ηελ νζόλε αθήο ηνπ ζπζηήκαηνο ηα δεδνκέλα εμάγνληαη από ηελ κλήκε κέζσ ηνπ δηαύινπ επηθνηλσλίαο Data κε ξπζκό 125MHz θαη

63 Κεφάλαιο 3, Υλοποίηςη ςτο FPGA 49 αξρίδνπλ λα θνξηώλνληαη ζηηο δύν FIFO εμόδνπ κε δηαδνρηθό πάιη ηξόπν. ην ζεκείν απηό λα αλαθέξνπκε όηη θαη νη ηέζζεξηο FIFO έρνπλ ρσξεηηθόηεηα 512 ιέμεσλ ησλ 16-bits. Απηό έρεη ζαλ απνηέιεζκα όηαλ γεκίζνπλ κέρξη ηα κηζά από ηα εηζεξρόκελα δεδνκέλα, λα εμάγνπλ έλα ζήκα ην νπνίν είλαη ππεύζπλν γηα λα μεθηλήζεη ε δηαδηθαζία απνζηνιήο δεδνκέλσλ από ηηο FIFO. ε ό,ηη αθνξά ηνλ εζσηεξηθό Controller, εθηόο από ηε δηαρείξηζε ησλ δεδνκέλσλ πνπ έρεη αλαιάβεη, ζηέιλεη θαη ηε δηεύζπλζε ζηελ νπνία ζα απνζεθεπζνύλ ηα δεδνκέλα κε ηε βνήζεηα ελόο απαξηζκεηή ν νπνίνο εμάγεη κηα δηεύζπλζε ζε θάζε θύθιν ξνινγηνύ. Σέινο, ζα πξέπεη λα αλαθέξνπκε όηη ζηνλ εζσηεξηθό Controller έρεη ελζσκαησζεί έλα θύθισκα αλαλέσζεο ησλ δεδνκέλσλ ηεο κλήκεο. Απηό θαζίζηαηαη απαξαίηεην, θαζώο δηαθνξεηηθά, ζηε κλήκε δπλακηθνύ ηύπνπ ηα δεδνκέλα ζα ράλνληαλ πνιύ ζύληνκα. 3.4 LCD Touch Panel Controller. ηελ παξάγξαθν απηή ζα πξαγκαηνπνηεζεί δηεμνδηθή αλάιπζε ηνπ θπθιώκαηνο πνπ πινπνηήζεθε ζην FPGA κέζσ ηεο γιώζζαο πεξηγξαθήο πιηθνύ Verilog θαη αθνξά ηε ζύλδεζε θαη ηε ιεηηνπξγία ηεο νζόλεο αθήο ηνπ ζπζηήκαηνο. Παξαθάησ βιέπνπκε ζε κνξθή κπινθ δηαγξάκκαηνο όινπο ηνπο Controllers πνπ πινπνηήζεθαλ ζην ζύζηεκα θαη αθνξνύλ ηελ νζόλε αθήο. Σσήμα 3.5 Μπινθ δηάγξακκα ηνπ LCD Touch Panel Controller.

64 LCD Touch Panel Controller Πξίλ πξνρσξήζνπκε ζηελ αλάιπζε ηνπ ππνζπζηήκαηνο απηνύ ζα πξέπεη λα αλαθεξζεί όηη ζην ππνζύζηεκα έρνπλ ζπκπεξηιήθζεί ν Multi-Port SDRAM Controller θαη ε κλήκε SDRAM παξ όηη απνηεινύλ μερσξηζηό θνκκάηη ηνπ ζπλνιηθνύ ζπζηήκαηνο κε απώηεξν ζθνπό ηελ θαιύηεξε θαηαλόεζε ηνπ ηξόπνπ ξνήο ησλ δεδνκέλσλ ζην ζύζηεκα. Όπσο θαίλεηαη θαη ζην κπινθ δηάγξακκα ην ππνζύζηεκα απνηειείηαη από ηνλ LCD SPI Controller πνπ είλαη ππεύζπλνο γηα ηα ζήκαηα ρξνληζκνύ ηεο νζόλεο αθήο, ηνλ LCD Timing Controller πνπ είλαη ππεύζπλνο γηα ηε ιήςε ησλ δεδνκέλσλ από ηε κλήκε θαη ηελ απνζηνιή ηνπο ζηελ νζόλε θαη από ηνπο ADC SPI Controller θαη Touch Point Detector νη νπνίνη αλαιακβάλνπλ όιν ην θνκκάηη πνπ αθνξά ηηο ιεηηνπξγίεο αθήο ηεο νζόλεο. Παξαθάησ ζα πξαγκαηνπνηεζεί ε πιήξεο πεξηγξαθή ηνπο μερσξηζηά κε ζθνπό ηελ πιήξε θαηαλόεζε ηεο ιεηηνπξγίαο πνπ επηηειεί ην θάζε θνκκάηη ηνπ θπθιώκαηνο απηνύ LCD SPI Controller ην ζεκείν απηό ζα αλαθεξζνύκε ζηνλ LCD SPI Controller. θνπόο ηνπ ζπγθεθξηκέλνπ Controller είλαη λα αξρηθνπνηεί ηνπο θαηαρσξεηέο ηεο LCD νζόλεο αθήο θαηά ηελ έλαξμε ιεηηνπξγίαο ηνπ ζπζηήκαηνο κε ηηκέο πνπ έρεη νξίζεη ν ρξήζηεο αλάινγα κε ηηο αλάγθεο ηεο εθαξκνγήο ηνπ. Γηα ην ζθνπό απηό ζηνλ Controller πινπνηείηαη έλαο LUT (Look Up Table) ν νπνίνο πεξηέρεη όιεο ηηο αξρηθέο ηηκέο πνπ έρεη νξίζεη ν ρξήζηεο. Να ππελζπκίζνπκε όηη ζην ηέινο ηνπ 2 νπ θεθαιαίνπ παξνπζηάζακε έλαλ πίλαθα κε ηηο πξνεπηιεγκέλεο ηηκέο ησλ ζεκαληηθόηεξσλ θαηαρσξεηώλ ηεο νζόλεο. Σέινο, ζην εζσηεξηθό απηνύ ηνπ Controller πινπνηείηαη θαη ν three-wire Controller ν νπνίνο αλαιακβάλεη ηε κεηαηξνπή ησλ δεδνκέλσλ ηνπ LUT από παξάιιεια ζε ζεηξηαθά θαη ηελ απνζηνιή ηνπο ζηνπο θαηαρσξεηέο ηεο νζόλεο κέζσ ηνπ Serial Port Interface LCD Timing Controller ε απηήλ ηελ παξάγξαθν πξαγκαηνπνηείηαη ε πεξηγξαθή ηνπ LCD Timing Controller. O ζπγθεθξηκέλνο Controller είλαη νπζηαζηηθά ππεύζπλνο γηα νηηδήπνηε εκθαλίδεηαη ζηελ νζόλε αθήο ηνπ ζπζηήκαηνο. Όπσο θαίλεηαη θαη ζην κπινθ δηάγξακκα ηνπ ζρήκαηνο 3.4, ν Controller δέρεηαη ηελ εηθόλα από ηε κλήκε ηνπ ζπζηήκαηνο θαη κε ηε ζεηξά ηνπ ηε ζηέιλεη ζηελ νζόλε πξνο απεηθόληζε. ην ζεκείν απηό λα ππελζπκίζνπκε όηη νη ιακβαλόκελεο εηθόλεο έρνπλ κέγεζνο 640Υ480 pixels ελώ ην κέγεζνο ηεο νζόλεο είλαη 800Υ480 pixels. Δπνκέλσο γίλεηαη εύθνια αληηιεπηό όηη θαηά ηελ απεηθόληζε ησλ ιακβαλόκελσλ εηθόλσλ ππάξρεη δηαζέζηκνο ρώξνο ζηελ νζόλε ηνλ νπνίν θαη εθκεηαιιεπζήθακε πξνγξακκαηίδνληαο θαηάιιεια ηνλ LCD Timing Controller.

65 Κεφάλαιο 3, Υλοποίηςη ςτο FPGA 51 Ο ηειεπηαίνο είλαη ππεύζπλνο γηα ηε δεκηνπξγία ηεζζάξσλ θνπκπηώλ ζηηο ειεύζεξεο πεξηνρέο ηεο νζόλεο ηα νπνία αλαιακβάλνπλ ηελ εθηέιεζε βαζηθώλ ιεηηνπξγηώλ ηνπ ζπζηήκαηνο. Πην ζπγθεθξηκέλα, αλαιακβάλνπλ ηελ έλαξμε θαη ηε ιήμε ηεο ιεηηνπξγίαο ηνπ ζπζηήκαηνο, ηελ επηινγή ηεο επεμεξγαζίαο πνπ ζα δέρνληαη νη ιακβαλόκελεο εηθόλεο, ηελ αιιαγή ηνπ ρξόλνπ έθζεζεο ηνπ αηζζεηήξα ηεο Camera ζην θώο (exposure time) θαη ηνλ ηξόπν ιεηηνπξγίαο ηνπ θνπκπηνύ πνπ αθνξά ην ρξόλν έθζεζεο, εάλ απηό ζα ιεηηνπξγεί απμάλνληαο ην ρξόλν ή κεηώλνληαο ηνλ αληίζηνηρα. Ο ηξόπνο πνπ κε ηνλ νπνίν ν Controller δηαρεηξίδεηαη ηα δεδνκέλα είλαη αξθεηά απιόο θαη βαζίδεηαη ζε δύν απαξηζκεηέο. Ο πξώηνο απμάλεη ηελ ηηκή ηνπ θαηά έλα ζε θάζε θύθιν ξνινγηνύ από ην 0 έσο ην 799 θαη νπζηαζηηθά αληηπξνζσπεύεη ηηο ηηκέο ησλ pixels κίαο γξακκήο ηεο εηθόλαο. Ο δεύηεξνο απμάλεη ηελ ηηκή ηνπ από ην 0 ζην 479 θάζε θνξά πνπ ν πξώηνο απαξηζκεηήο θζάζεη ηε κέγηζηε ηηκή ηνπ θαη αληηπξνζσπεύεη ηηο γξακκέο ηεο νζόλεο. Έηζη ζε θάζε θύθιν ξνινγηνύ ν Controller ζηέιλεη ηξείο αξηζκνύο ησλ 8-bit ζηελ νζόλε πνπ αθνξνύλ ηηο ηηκέο ησλ ηξηώλ ρξσκαηηθώλ ζπληζησζώλ ελόο pixel. Αλάινγα κε ηηο ηηκέο πνπ έρνπλ νη δύν απαξηζκεηέο, εάλ βξίζθνληαη ζε πεξηνρή πνπ πξννξίδεηαη γηα απεηθόληζε ηεο ιακβαλόκελεο εηθόλαο ηόηε ν Controller ζηέιλεη ηα αληίζηνηρα δεδνκέλα από ηε κλήκε ηνπ ζπζηήκαηνο. Αληίζαηε αλ βξίζθνληαη ζε πεξηνρή όπνπ απεηθνλίδνληαη ηα ηέζζεξα θνπκπηά, ζηέιλεη αληίζηνηρεο ηηκέο νη νπνίεο έρνπλ δεκηνπξγεζεί ζην εζσηεξηθό ηνπ Controller. Σέινο, αλ πξόθεηηαη γηα πεξηνρή ηεο νζόλεο όπνπ δελ απεηθνλίδεηαη θάηη ηόηε ν Controller ζηέιλεη ζηαζεξή ηηκή πνπ αληηπξνζσπεύεη ηελ ηηκή ηνπ καύξνπ ADC SPI Controller Ο ADC SPI Controller ελεξγνπνηείηαη θάζε θνξά πνπ αληρλεύεηαη αθή ζε θάπνην ζεκείν ηεο νζόλεο. ε απηήλ ηελ πεξίπησζε ν AD Converter ζηέιλεη έλα ζήκα ελεξγνπνίεζεο ηνπ Controller κέζσ ηνπ Serial Port Interface θαη ζηε ζπλέρεηα αξρίδεη ε δηαδηθαζία απνζηνιήο ησλ δεδνκέλσλ από ηελ νζόλε ζηνλ Controller. Σα δεδνκέλα πνπ απνζηέιινληαη αληηπξνζσπεύνπλ ηηο Υ θαη Τ ζπληεηαγκέλεο ηνπ ζεκείνπ αθήο ηεο νζόλεο. ην ζεκείν απηό ζα πξέπεη λα αλαθέξνπκε όηη πξόθεηηαη γηα κία δπλακηθή δηαδηθαζία θαηά ηελ νπνία ζε θάζε θύθιν ξνινγηνύ ηνπ ζπζηήκαηνο ν Controller ειέγρεη ηελ ηηκή ηνπ ζήκαηνο ελεξγνπνίεζεο από ηνλ AD Converter. Έηζη, θαζ όιε ηε δηάξθεηα εθαξκνγήο αθήο ζηελ νζόλε, ζηνλ Controller ζηέιλνληαη δηαδνρηθά νη ζπληεηαγκέλεο ηνπ ζεκείνπ αθήο. Βέβαηα νη ζπληεηαγκέλεο δελ ζηέιλνληαη ζε θάζε θύθιν ξνινγηνύ κίαο θαη όπσο έρνπκε αλαθέξεη θαη ζην 2 ν θεθάιαην, ν AD Converter ρξεηάδεηαη 24 θύθινπο ξνινγηνύ γηα λα κεηαηξέςεη ηα αλαινγηθά δεδνκέλα ηνπ ζεκείνπ αθήο ζηα αληίζηνηρα ςεθηαθά. Καηά ζπλέπεηα,

66 LCD Test δεδνκέλα πνπ αθνξνύλ ηηο ζπληεηαγκέλεο ηνπ ζεκείνπ αθήο πεξλνύλ ζηνλ Controller ζε θάζε 25 θύθινπο ξνινγηνύ. Σέινο, ζα πξέπεη λα πνύκε όηη ηα δεδνκέλα ησλ ζπληεηαγκέλσλ νδεγνύληαη ζηνλ Touch Point Detector, πνπ αλαιύνπκε παξαθάησ παξάγξαθν, θαζώο θαη ζηα 7-segments displays κε ζθνπό ηελ απεηθόληζή ηνπο ζε πξαγκαηηθό ρξόλν. Οπζηαζηηθά απηόο ήηαλ έλαο ηξόπνο ειέγρνπ όηη ν Controller δέρεηαη θαη ηαπηόρξνλα δηαρεηξίδεηαη ηα δεδνκέλα ζσζηά Touch Point Detector Ο Touch Point Detector δεκηνπξγήζεθε κε ζθνπό ηελ πιήξε εθκεηάιιεπζε ησλ ιεηηνπξγηώλ ηεο νζόλεο αθήο. ε απηόλ θζάλνπλ ηα δεδνκέλα πνπ πξνέξρνληαη από ηνλ ADC SPI Controller θαη αθνξνύλ ηηο ζπληεηαγκέλεο ηνπ ζεκείνπ αθήο. ηε ζπλέρεηα, ζηνλ Touch Point Detector έρνπλ νξηζηεί ηέζζεξηο πεξηνρέο ζπληεηαγκέλσλ όπνπ εάλ ηα δεδνκέλα ησλ ζπληεηαγκέλσλ πξνέξρνληαη από απηέο, ν Touch Point Detector ελεξγνπνηεί ηα αληίζηνηρα ζήκαηα. Οη πεξηνρέο ζπγθεθξηκέλα αθνξνύλ ηηο ηέζζεξηο γσλίεο ηεο νζόλεο. Σα ζήκαηα απηά αλαιακβάλνπλ ηελ ελεξγνπνίεζε ή ηνλ ηεξκαηηζκό ηεο ιεηηνπξγίαο ηνπ ζπζηήκαηνο, ηελ αιιαγή ηνπ αιγόξηζκνπ επεμεξγαζίαο ησλ ιακβαλόκελσλ εηθόλσλ, ηελ αύμεζε ή ηε κείσζε ηνπ ρξόλνπ έθζεζεο ηνπ αηζζεηήξα θαζώο θαη ηνλ ηξόπν κε ηνλ νπνίν ζα ιεηηνπξγεί ην ζήκα αύμεζεο/κείσζεο ηνπ ρξόλνπ έθζεζεο. 3.5 LCD Test Όπσο έρνπκε αλαθέξεη ζηελ αξρή ηνπ 1 νπ θεθαιαίνπ, ε αλαπηπμηαθή πιαηθόξκα DE2 ηεο Altera ελζσκαηώλεη κία νζόλε πγξώλ θξπζηάιισλ ηθαλή λα απεηθνλίδεη δύν γξακκέο απνηεινύκελεο από δεθαέμη ραξαθηήξεο ζε θάζε κία. Γηα ην ιόγν απηό έρεη πινπνηεζεί ζην FPGA ην LCD Test ην νπνίν αλαιακβάλεη λα δηαρεηξηζηεί ηε ζπγθεθξηκέλε νζόλε κε ζθνπό θάζε θνξά πνπ ην ζύζηεκα ηίζεηαη ζε ιεηηνπξγία λα εκθαλίδεηαη ζε απηή ην κήλπκα Welcome to the Altera DE2 Board. Όπσο γίλεηαη εκθαλέο ε δηαρείξηζε ηεο νζόλεο δε γίλεηαη από ηνλ Controller κε δπλακηθό ηξόπν θαη θαηά ζπλέπεηα ην κήλπκα είλαη κόληκν ζηελ νζόλε θαη δελ ππάξρεη ε δπλαηόηεηα αιιαγήο ηνπ. Βέβαηα, ε εκθάληζε ελόο ζηαζεξνύ κελύκαηνο ζηελ νζόλε έγηλε κε ζθνπό ηελ παξνπζίαζε θαη απηήο ηεο επηπιένλ δπλαηόηεηαο πνπ καο παξέρεη ε ζπγθεθξηκέλε πιαηθόξκα. Μπνξεί θαλείο κπνξεί κε πνιύ εύθνιν ηξόπν λα κεηαηξέςεη ηνλ LCD Test ώζηε λα ζηέιλεη κε δπλακηθό ηξόπν κελύκαηα ζηελ νζόλε ηα νπνία λα αληηπξνζσπεύνπλ δηάθνξα δεδνκέλα ηεο εθαξκνγήο πνπ πινπνηείηαη. Γηα παξάδεηγκα ζα κπνξνύζε λα εκθαλίδεηαη ην Frame rate κε ην νπνίν ιεηηνπξγεί ε Camera, ε

67 Κεφάλαιο 3, Υλοποίηςη ςτο FPGA 53 νλνκαζία ηνπ αιγόξηζκνπ επεμεξγαζίαο ηεο εηθόλαο ν πνπ εθαξκόδεηαη ηε ζπγθεθξηκέλε ζηηγκή, ε ηηκή ηνπ exposure time κε ην νπνίν ιακβάλεη εηθόλεο ν αηζζεηήξαο, θαζώο θαη πνιιά άιια ρξήζηκα δεδνκέλα.

68

69 Κεθάλαιο 4 Αποηελέζμαηα 4.1 Διζαγυγή Έρνληαο κέρξη ηώξα νινθιεξώζεη ηελ πιήξε πεξηγξαθή ησλ ηξηώλ ππνζπζηεκάησλ πνπ πινπνηνύλ ην ζύζηεκα καο, ηελ CMOS Camera, ηελ LCD Touch Panel θαη ηελ αλαπηπμηαθή πιαηθόξκα DE2 ηεο Altera θαζώο θαη ηνπ Hardware πνπ πινπνηείηαη ζην Cyclone II FPGA κέζσ ηεο γιώζζαο πεξηγξαθήο πιηθνύ Verilog, είκαζηε ζε ζέζε λα παξνπζηάζνπκε ηα απνηειέζκαηα πνπ ιάβακε. Σα απνηειέζκαηα ζρεηίδνληαη κε ηε ιήςε δηαθόξσλ εηθόλσλ κε δηαθνξεηηθέο ξπζκίζεηο ζε ό,ηη αθνξά ην ρξόλν έθζεζεο ηνπ CMOS αηζζεηήξα ηεο Camera ζην θώο, αιιά θαη ηελ παξνπζίαζε ίδησλ εηθόλσλ κεηά από ηελ εθαξκνγή θάπνηνπ αιγόξηζκνπ επεμεξγαζίαο εηθόλσλ. Σέινο, παξνπζηάδεηαη έλαο αξηζκόο από πηζαλέο εθαξκνγέο πνπ ζα κπνξνύζε λα ππνζηεξίμεη ην ζύζηεκα καο άκεζα. Δπίζεο πξνηείλνληαη εθαξκνγέο πνπ ζα κπνξνύζαλ λα ππνζηεξηρζνύλ ζην κέιινλ, θαηόπηλ επεμεξγαζίαο από έλαλ πξνγξακκαηηζηή κε εύθνιε πξόζζεζε θνκκαηηώλ πιηθνύ, κέζσ ηεο γιώζζαο Verilog. ην ζεκείν απηό πξηλ πξνρσξήζνπκε ζηελ παξνπζίαζε ησλ απνηειεζκάησλ πνπ ιάβακε παξνπζηάδνπκε ην ζπλνιηθό ζύζηεκα πνπ έρνπκε ζηε δηάζεζή καο ζε κνξθή κπινθ δηαγξάκκαηνο ζην ζρήκα 4.1. θνπόο ηνπ ζρήκαηνο απηνύ είλαη λα απνζαθεληζηεί πιήξσο ν ηξόπνο κε ηνλ νπνίν πινπνηείηαη ην ζύζηεκα, θαη λα θαλεί άκεζα ζε πνην ζεκείν ηνπ ζπζηήκαηνο αλαθέξνληαη ηα νπνηαδήπνηε ζρόιηα θαη νη παξαηεξήζεηο πνπ πηζαλόλ λα ππάξμνπλ θαηά ηελ παξνπζίαζε ησλ απνηειεζκάησλ.

70 Εφαρμογζσ Σσήμα 4.1 Σν ζπλνιηθό ζύζηεκα ζε κνξθή κπινθ δηαγξάκκαηνο. 4.2 Δθαπμογέρ ην ζεκείν απηό παξνπζηάδεηαη κηα ζεηξά από εηθόλεο πνπ δείρλνπλ ην ζύζηεκά καο ζε ιεηηνπξγία, γηα δηαθνξεηηθέο θάζε θνξά ηηκέο ζηηο παξακέηξνπο ηεο Camera, καδί κε ηα απαξαίηεηα ζρόιηα γηα ηελ θάζε εθαξκνγή. ην ζρήκα 4.2 παξνπζηάδεηαη ην ζύζηεκα πνπ πινπνηήζακε θαη απνηειείηαη από ηελ TRDB-D5M CMOS Camera, ηελ TRDB-LTM LCD Touch Panel θαη ηελ αλαπηπμηαθή πιαηθόξκα DE2 ηεο Altera. Σσήμα 4.2 Σν ζύζηεκα καο