ΚΥΚΛΩΜΑΤΑ ECL (Emitter Coupled Logic) Ψηφιακά Ολοκληρωμένα Κυκλώματα και Συστήματα 2008 ΚαθηγητήςΚωνσταντίνοςΕυσταθίου

Transcript

1 ΚΥΚΛΩΜΑΤΑ ECL (Emitter Coupled Logic) 1

2 The Current Switch (Μεταγωγός Ρεύματος) Αποτελεί την καρδιά οποιασδήποτε πύλης ECL Q1, Q2 =πανομοιότυπα Rc=matched αντιστάσεις Κύκλωμα μεταγωγού ρεύματος σε πύληecl 2 Αρχή Λειτουργίας του μεταγωγού ρεύματος Αρχή Λειτουργίας : Σήμα εισόδου vι συγκρίνεται με τάση αναφοράς Vref Εάν vι >Vref (κατά μερικές εκατοντάδες mv)=> I EE διέρχεται διαμέσου εκπομπού Q1 Εάν vι < Vref (κατά μερικές εκατοντάδες mv)=> I EE διέρχεται διαμέσου εκπομπού Q2

3 Μοντέλο Συμπεριφοράς Μεταγωγού Ρεύματος Ισχύει: => Εάν V BE2 >= V BE1 κατά +300 mvolts => ΔV BE =-0.3 V και για V T =0.025 V => ic 2 > ic 1 κατά 1.6x 105 φορές Παρόμοια ισχύουν για ic 1 εάν V BE1 >= V BE2 κατά+300 mvolts Επαληθεύεται η υπόθεση ότι Ι ΕΕ μετάγεται από τη μιά πλευρά στηάλλη του current switch για διαφορά στην V BE της τάξης μερικών εκατοντάδων mv 3

4 Μοντέλο Συμπεριφοράς Μεταγωγού Ρεύματος Μετ/μός προηγούμενων σχέσεων σε χρήσιμη έκφραση για απεικόνιση κανονικοποιημένης διαφοράς για ic 1,ic 2. Από σχέση ic, VBE παίρνουμε: Επίσης : => Από συνδυασμό των παραπάνω συνάγεται ότι: Απόαπεικόνισητηςπαραπάνωσχέσης σε διπλανή καμπύλη συνάγεται ότι: Απαιτείται μικρή μεταβολή τάσης για μεταγωγή ρεύματος από τον έναν συλλέκτη στον άλλον 99% του ρεύματος μετάγεται για 4 Αυτή η μικρή μεταβολή τάση για πλήρη μεταγωγή ρεύματος =>μεγάλη ταχύτητα των πυλών ECL

5 Ανάλυση Μεταγωγού Ρεύματος (Vi> V REF ) Με βάση τα προαναφερθέντα => τα +0.3 V = υπεραρκετά για πλήρη μεταγωγή ρεύματος στον Q1 κλάδο => θεωρούμε Q1=ενεργός περιοχή και VBE=0.7 V Q2 = Off (Ic 2 =0). Από KVL : => => => V BE2 =0.4 =>V BE2 -V BE1 = 300 mv άρα υπάρχει όντως πλήρη μεταγωγή στο Q1, Q2=στα όρια αγωγής (V BE2 =0.4) αλλά στην ενεργό περιοχή? (Ισχύει V C >V B?) Βρίσκουμε τις τάσεις εξόδου: Θεωρώντας ότι α F 1=> και Ελέγχοντας εάν Q1, Q2=ενεργόςπεριοχή => =>V c1 = V, V c2 = 0V 5 Συνεπώς όντως και τα 2 τρανζίστορς είναι σε ενεργό περιοχή παρόλο που το Q2 διαρρέεται απόαμελητέορεύμα

6 Ανάλυση Μεταγωγού Ρεύματος (Vi< V REF ) => Τα -0.3 V =>πλήρη μεταγωγή ρεύματος στον Q2 κλάδο => θεωρούμε Q2=ενεργός περιοχή και VBE=0.7 V Q1 = Off (Ic 1 =0). Από KVL : => => Όπου έχει υποτεθεί : i E1 0, i E2 i EE (δεδομένου ότι U ΒΕ1 <U ΒΕ2 ) υ Επιπλέον Q1, Q2 = ενεργός περιοχή διότι Q1: υ C1 =0 > υ B1 = υ I =-1.3 V και Q2: υ C2 =-0.6> υ B2 =V REF = -1 V 6

7 Ανάλυση Μεταγωγού Ρεύματος Τα αποτελέσματα εισόδων εξόδων που απεικονίζονται στον παραπάνω πίνακα δείχνουν την ύπαρξη δύο διακριτών επιπέδων τάσης (0 και -0.6V) τα οποία θα μπορούσαν να αντιστοιχούν σε λογικό 1 και λογικό 0. Πρόβλημα: διότι δεν είναι συμβατές (ίδιες ) οι τάσεις στις εξόδους του κυκλώματος μεταγωγού ρεύματος με αυτές των εισόδων όπως είναι απαραίτητο για μία πύλη Παρατήρηση : Υψηλά και χαμηλά επίπεδα στην είσοδο και έξοδο του κυκλώματος μεταγωγής ρεύματος διαφέρουν κατά 0.7 V, όσο και μία πτώση τάσης βάσης εκπομπού Λύση: Χρήση στις εξόδους του κυκλώματος μεταγωγού δύο επιπλέον transistors που θ α παρέχουν τις επιπλέον αυτές πτώσεις τάσης 7

8 ΗΛογικήΠύλημεΣύζευξηΕκπομπού(ECL) Από κύκλωμα ισχύει: Έστω => Δεδομένου ότι : => Για β F > 20=> ib Rc << υ BE => Q3, Q4= ενεργός περιοχή διότι Q3: υ C3 =0 > υ B3 = υ c1 =-0.6 V και Q4 : υ C4 =0>= υ B4 = υ c2 =0 V=> σωστά υποτέθηκε ότι υ BE3 = υ BE4 = 0.7 Volts 8

9 ΗΛογικήΠύλημεΣύζευξηΕκπομπού(ECL) Από κύκλωμα εξακολουθεί βεβαίως να ισχύει : Έστω => υποθέσεις όπως και με Οι έξοδοι αλλάζουν κατάσταση και κάνοντας παρόμοιες προσεγγίσεις και έχομε: Ρεύμα Εισόδου Πύλης ECL : Μη μηδενικό σε αντίθεση με MOSFET i IN = ρεύμα βάσης Q1. Όταν Q1= OFF (υ I =-1.3 V)=> i IN = 0, Όταν Q1= άγει => 9

10 ΗΛογικήΠύλημεΣύζευξηΕκπομπού(ECL) Οπως φαίνεται από πίνακα επίπεδα εισόδων πλέον =συμβατάμεαυτάεξόδων όπως αρμόζει σε μία πύλη. Αν υ I = οριστεί σαν λογική μεταβλητή Α => υ 01 = Α (συμπληρωματική Α) και υ 01 = Α Ειδικότερα ισχύει: Επίσης είναι λογικό για συμμετρικά περιθώρια θορύβου η V REF να επιλέγεται ως: Επίσης το λογικό σήμα μεταβάλλεται (swings) συμμετρικά σε σχέση με την V REF κατά το μισό της μεταβολής=0.3 V. Η συνολική μεταβολή του σήματος ισούται με: 10

11 ΠεριθώριαΘορύβουγιαΠύληECL Συνάρτηση Μεταφοράς για πύλη ECL Εκτίμηση V IH, V IL - καθορίζονται από τα σημεία στα οποία η κλίση της καμπύλης= -1 ή 1 για αναστρέφουσα ή μη έξοδο. Υπενθυμίζεται ότι η έξοδος υ 01 ισούται με: Προσπάθεια για εύρεση έκφρασης i c1 vs υ Ι : 11 Διότι ισχύει:

12 ΠεριθώριαΘορύβουγιαΠύληECL Πρέπει η προηγούμενη σχέση να εκφρασθεί συναρτήσει του υ Ι χρησιμοποιώντας την σχέση που προήλθε από KVL στον βρόχο μεταγωγού ρεύματος => => Παίρνοντας την παράγωγο και αντικαθιστώντας στην αντίστοιχη εξίσωση => 12

13 ΠεριθώριαΘορύβουγιαΠύληECL Κάνοντας χρήση των σχέσεων με υ Ι = => => Με παρόμοια ανάλυση συνάγεαι ότι το VIH ισούται με : 13

14 ΠεριθώριαΘορύβουγιαΠύληECL => => 14

15 ΠεριθώριαΘορύβουγιαΠύληECL 15

16 Υλοποίηση της Πηγής Ρεύματος IEE 16

17 Υπολογισμός Κατανάλωσης Ισχύος 17

18 Μέθοδος Μείωσης Κατανάλωσης Ισχύος 18

19 ΗΛογικήΠύλημεΣύζευξηΕκπομπού(ECL) Συμπεράσματα -Παρατηρήσεις: Το γεγονόςότι μία πλήρης λογική ECL πύλη παράγει τόσο αληθείς όσο και συμπληρωματικές εξόδους=> παρέχει δυνατότητα μειωμένων πυλών για συγκεκριμένη λογική λειτουργία Τα transistors παραμένουν συνεχώς στην ενεργό περιοχή και δεν εισέρχονται στην περιοχή κόρου όπου επιβραδύνεται σημαντικά η ταχύτητα μεταγωγής ενός διπολικού transistor (ελαττωμένη λογική διακύμανση οδηγεί σε μεγάλη ταχύτητα και μικρή ΔV ελαττώνει δυναμική ιχύ για φόρτιση/εκφόρτιση χωρητικοτήτων To transistor που είναι OFF=στα όρια αγωγιμότητας και μπορεί να γίνει πλήρως αγώγιμο με μικρή μεταβολή του VBE = δέκατα του Volt 19

20 ΗΠύληECL OR-NOR Για την διαμόρφωση μίας πλήρους λογικής οικογένειας είναι απαραίτητο πλην του αντιστροφέα να παρέχονται και οι λογικές συναρτήσεις AND ή/και OR O ECL αντιστροφέας = OR-NOR πύλη=> προσθήκη transistors παράλληλα με αρχικό transistor εισόδου του αντιστροφέα Λ.χ. στο παραπάνω κύκλωμα εάν μία των εισόδων (Α, Β, C) = υψηλό επίπεδο (υ I > V REF => ρεύμα πηγής (Ι ΕΕ ) θα περάσει εξ ολοκλήρου από τον κλάδο του υ CI => έξοδος Υ1= Low, έξοδος Υ1= High=> έξοδος Υ1= NOR έξοδος Υ1= OR => και 20

21 ΗΠύληECL OR-NOR Αν και πύλη ECL παράγει τόσο αληθείς όσο και συμπληρωματικές εξόδους δεν είναι απαραίτητο να περιλαμβάνονται και ι δύο έξοδοι αν αυτό δεν απαιτείται από την λογική συνάρτηση Λ.χ. Το διπλανό κύκλωμα υλοποιεί λογική συνάρτηση που απαιτεί μόνον την λογική NOR=> παραλείπεται ο κλάδος εξόδου που αφορά την OR λογική Δεν χρειάζεται επίσης η αντίσταση στον συλλέκτη του Q2 και για αυτό τον λόγο παραλέιπεται, 21

22 ΗΠύληECL OR-NOR Το διπλανό κύκλωμα υλοποιεί λογική συνάρτηση που απαιτεί μόνον την λογική OR=> παραλείπεται ο κλάδος εξόδου που αφορά την NOR λογική Δεν χρειάζεται επίσης η αντίσταση στον συλλέκτη Q των transistors των Α, Β και για αυτό τον λόγο παραλείπεται, 22

23 Λογική με Σύνδεση Εκπομπών Wired OR Λογική Παράλληλη Σύνδεση δύο Ακόλουθων Εκπομπού Στις περισσότερες λογικές οικογένειες δεν είναι δυνατή η σύνδεση των εξόδων των πυλών τους, κάτι όμως που είναι δυνατόν σε ECL=> παρέχεται μεγαλύτερη ευελιξία στην υλοποίηση λογικών συναρτήσεων Η έξοδος σε αυτές τις περιπτώσεις ακολουθεί πάντα την πιο θετική τάση εισόδου δηλ. του Q1 Το transistor με μικρότερη τάση εισόδου δηλ. το Q2 λειτουργεί κοντά στην αποκοπή Απόδειξη: Στο διπλανό κύκλωμα, Q2 =κοντά στην αποκοπή, διότι εάν ήγε => VBE2= 0.7. Δεδομένου ότι VB2=-0.6=> VE2=VE = Αυτό θα σήμαινε ότι VBE1 =1.3 αδύνατον διότι το VBE ενός τρανζίστορ δεν μπορεί να είναι > 0.7 => αναγκαστικά VBE1=0.7=> VE1=VE2= VE= 0.7 (μια και VB1=0) => VBE2 =VB2- VE= (-0.7)= 0.1=> Q2 = όντως στα όρια της αποκοπής Επίσης μια και Q2=σχεδόν OFF=> i 23 Ε1 = 2I EE => Q1 πρέπει να παρέχει το ρεύμα και των δύο πηγών ρεύματος

24 Λογική με Σύνδεση Εκπομπών Wired OR Λογική Με βάση τα προηγούμενα, υποθέτοντας ότι ή είσοδος ενός ακόλουθου εκπομπού αντιστοιχίζεται και με μία λογική μεταβλητή η σύζευξη των εξόδων του διέπεται από την λογική συνάρτηση OR. ΗσύνδεσηWired OR των ακόλουθων εκπομπού Πράγματι από το διπλανό κύκλωμα θα έχομε γα τις μεταβλητές εισόδου Α, Β. Γνωρίζοντας ότι η έξοδος ακολουθεί την πιο θετική τάση εισόδου, η έξοδος= High, εφόσον εάν έστω και μία από τις Α και Β είναι σε υψηλή στάθμη ενώ μόνον όταν όλες οι είσοδοι Α και Β είναι σε χαμηλή στάθμη είναι και η έξοδος χαμηλή => συνάρτηση OR και Υ=Α+Β. Κατ α αυτόν τον τρόπο προσφέρεται μεγάλη ευελιξία από την οικογένεια ECL για υλοποίηση πολύπλοκων λογικών συναρτήσεων 24

25 Λογική με Σύνδεση Εκπομπών Wired OR Λογική ΗσύνδεσηWired OR δύο πυλών ECL Παράδειγμα υλοποίησης πολύπλοκων συναρτήσεων με Wired-OR. H NOR έξοδος της πάνω πύλης δίδει και της κάτω δίδει την συνάρτηση και η σύζευξη των εξόδων τους δίδει την συνολική λογική συνάρτηση Τέλος η επάνω πύλη δίδει από την OR έξοδο της την λογική συνάρτηση 25

26 Λογική με Σύνδεση Εκπομπών Wired OR wired NAND Λογική Λεπτομέρεια κυκλώματος υπολογισμού λογικής συνάρτησης, όπου εδώ δίδεται ολόκληρο το κύκλωμα και όχι μόνον οι ακόλουθοι εκπομπού εξόδου Παρατηρήσατε ότι η λογική συνάρτηση που παράγεται είναι η OR ή ισοδύναμα η NAND των δύο εξόδων 26

27 Μειονεκτήματα (single-sided) ECL Πύλης Τα έως τώρα ECL κυκλώματα είναι single-sided δομής Κεντρικός Πυρήνας αυτής της πύλης=current switch (μεταγωγέας ρεύματος ) με την μία πλευρά της πύλης συνδεδεμένη στις επιθυμητές εισόδους και την άλλη σε μία τάση αναφοράς (Vref ) η οποία κείται στο κέντρο της συνολικής μεταβολής τάσης μεταξύ μεταβάσεων από 0 σε 1 και αντίστροφα Μεγάλη ταχύτητα ECL πυλών (subnanosecs απόδοση!) αλλά πολύ μεγάλη κατανάλωση ισχύος μη αποδεκτή για επίτευξη υψηλών VLSI πυκνοτήτων! Παράδειγμα : Ένας 300 MHz 32-bit microprocessor που έχει αναφερθεί στην βιβλιογραφία χρησιμοποιεί 486 Κ τρανζίστορμεσυνολική κατανάλωση ισχύος=115 W! Δυνατότητα Χρήσης Διαφορικής ECL πύλης για επίτευξη μεγαλύτερης ακόμης ταχύτητας 27

28 Διαφορική ECL Πύλη Μικρή Διαφοροποίηση σχετικά με την απλή ECL πύλη: Αντί σε Vref ηδεύτερη είσοδος του current switch συνδέεται στην συμπληρωματική τιμή της 1 ης εισόδου, Vin Με αυτόν τον τρόπο επιτυγχάνεται μεταγωγή ρεύματος από κλάδο σε κλάδο με μικρότερο voltage swing=> μεγαλύτερη ταχύτητα switching όταν η μία είσοδος ανεβαίνει η συμπληρωματική της κατεβαίνει, διπλασιάζοντας έτσι το effective voltage swing σε σχέση με απλή ECL πύλη 28

29 Διαφορική ECL Πύλη Απόδειξη ότι στην Διαφορική ECL πύλη =δυνατή η μεταγωγή ρεύματος με μικρότερο voltage swing. Ισχυει: Βρίσκουμε για ποιες Vin=> μεταγωγή ρεύματος, δηλ Ι c1 = 99% Ι ΕΕ (οπότε τότε Vin= VIH και Vin =VIL) => = 29 Συμπέρασμα: Παρατηρείται μία μείωση του voltage swing κατά ένα παράγοντα 2 σε σχέση με την απλή (single-ended) ECL πύλη=>μπορεί να υπάρξει μείωση του voltage swing. Γιαπαράδειγματιμέςτουvoltage swing τόσο μικρές όο τα 200 mv δεν είναι ασυνήθεις

30 CML (Current Mode Logic) Λογικές Πύλες Με βάση την differential ECL πύλη => ανάπτυξη μία πιο εξελιγμένης γενιάς κυκλωμάτων μεταγωγών ρεύματος => Current Mode Logic (CML) όπου η μεταγωγή ρεύματος γίνεται με χρήση συμπληρωματικών εισόδων και αποδοτική επαναχρησιμοποίηση του I EE (ρεύματος πόλωσης) με συσσώρευση τέτοιων (differential πυλών) την μία πάνω από την άλλη (stacking current switch pairs) Χρησιμοποιείται η αρχή του current steering Βασιζόμενοι στην τιμή των εισόδων το ρεύμα της πηγής ρεύματος (I EE ) οδηγείται στον αριστερό ή δεξιό κλάδο της διαφορικής διάταξης, οδηγώντας την μία έξοδο σε υψηλή και την άλλη σε χαμηλή στάθμη Μειονέκτημα: Δυνητική Χρήση περισσότερων τρανζίστορς λογω της ανάγκης χρήσης σε μία τέτοια πλήρως διαφορική διάταξης συμπληρωματικών λογικών δικτύων 30 Ακολουθούν παραδείγματα

31 CML Λογικές Πύλες (AND/NAND λογική) 31 Εάν Α, Β και τα δύο σε λογικό 1 => το ρεύμα I EE θα εκτραπεί στην αρχή μέσω του Q1 και ακολούθως μέσω του Q3 στον αντιστάτη του συλλέκτη RC1 => η συμπληρωματικήέξοδος (συλλέκτης του Q3 ), Υ = χαμηλή στάθμη και Υ= υψηλή στάθμη=> Υ=ΑΒ και Υ = (ΑΒ) => υλοποιείται η λογική AND-NAND μέσω της πύλης αυτής

32 CML Λογικές Πύλες- Επίπεδα Εισόδου/Εξόδου Now let us find the voltage levels in this circuit. At the output, IEE appears in one collector resistor, and zero current is in the other collector resistor. Thus the two logic levels are : VH = 0 V and VL = IEE RC. In CML circuits, VL is often chosen to be 400 mv, which is more than enough to completely switch the currents with good noise margin. The logic levels are centered around: (VH + VL)/2 = 200 mv. 32

33 CML Λογικές Πύλες (OR/NOR λογική) Ίδια τοπολογία με προηγούμενη πύλη απλώς έχει αλλαχθεί η σειρά εισόδων εξόδων (συμπληρωματικες είσοδοι στην θέση των κανονικών και το αντίθετο με αποτέλεσμα την υλοποίηση της OR/NOR λογικής Συγκεκριμένα: ΗέξοδοςZ θα είναι χαμηλή (0), και η συμπληρωματική της Z θα είναι υψηλή (1) ότανκαιοιδύοείσοδοιa και B είναι σε υψηλό επίπεδο (1) Συνεπώς Z = A B = (A + B ) και Z = A + B. 33

34 CML Λογικές Πύλες Περισσοτέρων Επιπέδων Σημείωση: Παρατηρήσατε στο παραπάνω Σχήμα (β) ότι η υλοποίηση της OR/NOR δομής χρειάζεται 6 transistors ενώ για την single-ended περιίπτωση (χρήση δηλ. Vref στην μία είσοδο) χρειάζονταν μόνον 4 transistors, κάτι που όπως προαναφέρθηκε αποτελεί και ένα από τα μειονεκτήματα της differential ECL (CML) 34 λογικής

35 CML Λογικές Πύλες Περισσοτέρων Επιπέδων- Πρόβλημα Το πρόβλημα με CML πολλών επιπέδων = για να μην μεταβαίνουν τα transistors στον κόρο=> πρέπει οι είσοδοι των τρανζίστορ ενός επιπέδου να απέχουν από το αμέσως κατώτερο επιπεδο κατά μία θετική DC απόκλιση τουλάχιστον =V BE (on) Αναλυτική απόδειξη=δες παρακάτω (στα Αγγλικά) 35

36 CML Λογικές Πύλες Περισσοτέρων Επιπέδων- Πρόβλημα Λύση= Χρήση στην έξοδο τέτοιων πολυεπίπεδων πυλών = emitter followers όπως στο παραπάνω κύκλωμα. Κάθε τρανζίστορ του emitter follower κατ ουσία δίοδος που παρέχει V BE (on). Αρκεί η έξοδος κάθε τέτοιου τρανζίστορ να συνδεθεί με είσοδο πύλης αντίστοιχου επιπέδου και λύνεται το πρόβλημα => παρέχεται η επιθυμητή DC απόκλιση Πρακτικά όχι παραπάνω από 3-4 επίπεδα CML διότι σε κάθε επίπεδο μειώνεται και η διαθέσιμη 36 είσοδος κατά Vcc- N *V BE (on), όπου θεωρείται ότι Vin εδώ= Level N

37 CML Λογικές Πύλες Περισσοτέρων Επιπέδων- Αλλα Μειονεκτήματα προηγούμενης λύσης This level-shifting creates extra complexity, since multiple wires may need to be routed for the same signal, depending upon the fanout of the gate. It also puts a restriction on the number of transistors that can be stacked. The propagation delay is a function of the output level, because signals lower on the stack have a higher delay. Adding too many layers results in an intolerable performance degradation 37

38 CML Λογικές Πύλες Περισσοτέρων Επιπέδων- Εναλλακτική Λύση 38 Another way to address non compatible signal levels, while avoiding the complex multilevel output emitter-follower, is to insert level-shifting circuits whenever needed. A level 1-to-level 2 converter is shown in Figure. In this way, all standard logic gates can be designed with a sole level 1 output, and level-shifting buffers are introduced only when connecting to multilevel gates.

39 Άλλα παραδείγματα Υλοποίησης CML λογικής Examples of complex CML logic gate implementations is the CML D-latch shown in Figure above Note that the storage element of the latch is formed by the cross-coupled inverter pair formed by Q5, Q6 and the two collector resistors. When the CLK input is high, the output tracks the D input; the outputs are latched when CLK goes low. 39

40 NMOS CML Λογική 40 H CML λογική μπορεί να υλοποιηθεί με NMOS με παρόμοιο τρόπο όπως με differential ECL. H μεταγωγή ρεύματος δίνει VH= 0 στην έξοδο του ενός κλάδου και Vlow= - I EE R D στον άλλο κλάδο

41 Παραδείγματα Υλοποίησης με NMOS CML Λογική It is easy to prove correct functionality by tracing out the current flow. For instance, in the OR gate, (Fig.A) if A is high, then the current must flow through M2 and M5 (note that M5 is included for level matching), pulling the negative output low and, thus, producing logic one. If A is low, then B determines the output. With the differential CML topology, the CML AND gate is exactly the same as the CML OR gate in structure (Figure (b)), but the input and output polarities are changed. This is not surprising, as DeMorgan s law points out that 41

42 Παραδείγματα Υλοποίησης με NMOS CML Λογική XOR gate. As a XOR gate, it can be shown that if either A or B, but not both, is high, a logic one is the result 42

43 Ισοδύναμη Υλοποίηση XOR πύλης με BJT CML Λογική Είναι φανερό ότι η δομή της πύλης είναι εντελώς παρόμοια με αυτή της NMOS CML λογικής 43