Τμήμα Ηλεκτρολόγων Μηχανικών Εργαστήριο Ενσύρματης Τηλεπικοινωνίας ΨΗΦΙΑΚΗΛΟΓΙΚΗΣΧΕΔΙΑΣΗ Μάθημα 5: Στοιχεία µνήµης ενός ψηφίου Διδάσκων: Καθηγητής Ν. Φακωτάκης
Στοιχεία μνήμης Ένα ψηφιακό λογικό κύκλωμα περιλαμβάνει συνήθως συνδυαστικά στοιχεία, όπως πύλες NAND και NOR και στοιχεία μνήμης. Στοιχεία μνήμης μπορεί να είναι του ενός ψηφίου, όπως είναι το flip-flop, ή ακολυθία από flipflops όπως εμφανίζονται σε ένα καταχωρητή ολίσθησης. Το βασικό χαρακτηριστικό σε κάθε flip-flop είναι ότι έχει δυο σταθερές καταστάσεις που παρουσιάζονται με το λογικό 0 ή 1 αντίστοιχα.
Το βασικό κύκλωμα flip -flop Υλοποίηση µε 2 πύλες NOR
Το βασικό κύκλωμα flip -flop Υλοποίηση µε 2 πύλες NAND
Εισαγωγή στοιχείων µνήµης Νέα παράµετρος: ο χρόνος Οι λογικές λειτουργίες εκτελούνται ακολουθιακά (εκτελούνται ανά χρονικές στιγµές) Clock signal Συγχρονα κυκλώµατα (οδηγούµενα από ρολόι) Ασύγχρονα κυκλώµατα (οδηγούµενα από γεγονότα)
Τύποι Flip- flops o T flip-flop o SR flip-flop o JK flip-flop o D flip-flop
T flip - flop οµικό διάγραµµα και διάγραµµα εξωτερικών καταστάσεων
T flip - flop Πίνακας καταστάσεων και υλοποίηση µε πύλες NAND
Εξίσωση T flip - flop
Χρονικό διάγραµµα T flip - flop
Παρατηρήσεις Οι εξισώσεις περιέχουν όρους που αναφέρονται σε διαφορετικές χρονικές στιγµές Υπάρχει γραµµή ανατροφοδότησης Αν την χρονική στιγµή t είναι Q=0,T=1 τότε την στιγµή t+1 θα είναι Q=00+11=1. Όσο το Τ παραµένει στο 1 το Q θα ταλαντεύεται µεταξύ 0 και 1 => πρόβληµα! Συνθήκη κυνηγητού (race condition)
SR flip - flop Συµβολική παρουσίαση και διάγραµα εξωτερικών καταστάσεων
SR flip - flop Πίνακας καταστάσεων και χάρτης Karnaugh Εξίσωση: Q(t+1)=[S+R Q] (t)
SR flip - flop Υλοποίηση της ακολουθιακής εξίσωσης NAND και συµβατική παρουσίαση
SR flip - flop Υλοποίηση της ακολουθιακής εξίσωσης NΟR και χαρακτηριστικός πίνακας
SR flip flop µε ρολόι Υλοποίηση και χρονικό διάγραµµα
SR flip flop µε ρολόι Χρονικό διάγραµµα
SR flip flop µε έλεγχο Σήµατα ελέγχου clear και preset Πίνακας συµπεριφοράς των σηµάτων ελέγχου ιάγραµµα εξωτερικών καταστάσεων
MASTER/ SLAVE SR flip - flop
Παρατηρήσεις S και R δεν µπορούν να είναι ταυτόχρονα 1 Όταν το ρολόι είναι στο µηδέν Clk=0, η τιµή του SR-ff παραµένει αµετάβλητη έως ότου Clk=1
JK flip - flop JK-ff από SR-ff µε προσθήκη δυο AND πυλών
JK flip - flop Πίνακας καταστάσεων
JK flip - flop Εξίσωση S=JK Q +JKQ =JQ R=J KQ+JKQ=KQ Q(t+1) =[JQ' + K'Q] (t)
JK flip - flop Χαρακτηριστικός πίνακας και υλοποίηση µε πύλες NAND
JK flip flop σε συνθήκη κούρσας
Χρονικό διάγραµµα JK flip - flop
MASTER/ SLAVE JK flip - flop
JK flip - flop Χρονικό διάγραµµα συνδεσµολογίας MASTER/ SLAVE
Κατασκευή T-ff από JK-ff o Μόνιµη σύνδεση των J και K στο λογικό 1 o Τροφοδοσία από το σήµα ρολογιού (clock)
Παρατηρήσεις Το JK-ff είναι το ίδιο ασταθές µε όπως το Τ-ff επειδή η έξοδος Q επανατροφοδοτεί την είσοδο Το JK-ff γίνεται ασταθές όταν οι είσοδοι J και K τροφοδοτούνται ταυτόχρονα µε το λογικό 1 και εµφανίζεται το ρολόι. Σε αυτή την περίπτωση το JK-ff συµπεριφέρεται σαν T-ff
D flip - flop Λογικό διάγραµµα και δοµικό διάγραµµα
D flip - flop Πίνακας καταστάσεων και συνδέσεις των JK-ff και SR-ff σε τύπου D-ff
D flip - flop Εξίσωση Q(t+1)=[D] (t)
Παρατηρήσεις Ένα D-ff µπορεί να προκύψει από ένα JK-ff ορίζοντας J=K, µε ένα αντιστροφέα Ένα D-ff µπορεί να προκύψει από ένα RSff ορίζοντας R=S, µε ένα αντιστροφέα
Flip Flops µε Preset - Clear υο είσοδοι ελέγχου: Μηδενισµός (clear) Προτοποθέτηση (preset)
Λειτουργία ενός flip-flop σαν µανταλωτής -LATCH Ένα SR-flip-flop ονοµάζεται µανταλωτής διότι όσο το ρολόι είναι υψηλό η έξοδος παρακολουθεί τις εισόδους. Έτσι όταν το ρολοί είναι υψηλό η κατάσταση του flipflop «µανταλώνεται» έως ότου επανέλθει σε υψηλή τιµή.
RS D latch O SR-latch µετατρέπεται σε D-latch µε τον συνδυασµό των ειδόδων S και R σε µια µοναδική είσοδο µέσω ενός αντιστροφέα
RS D latch Χρονικό διάγραµµα του D-latch
SR-ff D-latch Χρονικό διάγραµµα του SR-ff και του D-latch
Ένα D-ff πυροδοτούµενο στην κατερχόµενη παρυφή
Εργαστήριο Ενσύρµατης Τηλεπικοινωνίας Artificial Intelligence Group http://www.wcl.ee.upatras.gr