Περιεχόµενα ΚΕΦΑΛΑΙΟ 3 Συνδυαστικά Κυκλώµατα 3.1 Συνδυαστικά Κυκλώµατα 3.2 Σχεδιασµός Συνδυαστικής Λογικής 3.3 ιαδικασία Ανάλυσης 3.4 ιαδικασία Σχεδιασµού 1 2 3.1 Συνδυαστικά Κυκλώµατα Έξοδος οποιαδήποτε στιγµή εξαρτάταιµόνο από τις τιµές στην είσοδο την ίδια στιγµή 3.1 Ακολουθιακά Κυκλώµατα Ακολουθιακά Κυκλώµατα: αποθηκεύουν ουν τιµές (bits), και η έξοδος εξαρτάται από την είσοδο στο παρων και παρελθόν (κεφ. 6) Ορισµός Κυκλώµατος πίνακας αλήθειας µε 2 n συνδυασµούς εισόδου και m τιµές εξόδους για κάθε συνδυασµό Έξοδος: m συναρτήσεις, το καθένα είναι συνάρτηση n µεταβλητών εισόδου 3 4 3.2 Σχεδιασµός Συνδυαστικής Λογ. Combinational Logic Design Σχεδιασµού:Ιεραρχικός Σχεδιασµός 1/8 Εισαγωγή Mεθοδολογίες Ανάλυσης και Σχεδιασµού Βασικά συνδυαστικά κυκλώµατα κωδικοποιητές, αποκωδικοποιητές, πολυπλέκτες, αποπλεκτες, αθροιστές, αφαιρέτες (ππροσηµασµένοι αριθµοί) Ιεραρχία, Πάνω προς Κάτω, CAD, HDL,Synthesis Γλώσσες Περιγραφής Υλικού(ΗDL): VHDL 5 6 1
Σχεδιασµού:Ιεραρχικός Σχεδιασµός 2/8 Σχεδιασµού:Ιεραρχικός Σχεδιασµός 3/8 7 8 Σχεδιασµού:Ιεραρχικός Σχεδιασµός 4/8 Σχεδιασµού:Ιεραρχικός Σχεδιασµός 5/8 9 10 Σχεδιασµού:Ιεραρχικός Σχεδιασµός 6/8 Σχεδιασµού:Ιεραρχικός Σχεδιασµός 7/8 11 12 2
Σχεδιασµού:Ιεραρχικός Σχεδιασµός 8/8 3.2 Ιεραρχία Απλοποίηση (simplification) Πχ για 9input odd: 10 αντι 32 NAND σχήµατα Φύλλα : βασικά µπλοκ προσχεδιασµένα µε γνωστή συµπεριφορά (βασικά blocks, βιβλιοθήκη) - primitive and predefined blocks Επαναχρησιµοποίηση (reuse) 13 14 3.2 Πάνω προς Κάτω/Κάτω προς Πάνω Σχεδιασµός και CAD 3.2 Hardware Description Languages Εµείς περισσότερο κάτω προς πάνω CAD: εργαλεία για computer aided design παρέχουν/περιέχουν µοντέλλα συµπεριφοράς για βασικές πύλες και κυκλώµατα από βιβλιοθήκη λογική, ηλετρονική, χρόνος αναµετάδοσης, µέγεθος επαλήθευση µε προσοµοίωση υλοποίηση µε synthesizers HDL (vhdl και verilog): γλώσσες προγραµµατισµού για λειτουργικότητες στο υλικό Παρέχουν εναλλακτικό τρόπο περιγραφής λειτουργικότητας ψηφιακών συστηµάτων: σχήµατα ή HDL (ή καιταδυο) Τυποποίηση ευρείας χρήσεως στην βιοµηχανία 15 16 3.2 Ροή Λογικής Σύνθεσης (Logic Synthesis Flow) 3.4 Μεθοδολογία Σχεδιασµού ic fpga Στόχος: από περιγραφή προβλήµατος παραγωγή λογικού διαγράµµατος ή boolean εξισώσεις καθορισµός σηµάτων εισόδου και εξόδου πίνακας αλήθειας που ορίζει σχέση σηµάτων εισόδου και εξόδου (όχι πάντοτε δεδοµένο- κατανόηση) απλοποιηµένες εκφράσεις για κάθε έξοδο αλγεβρική επεξεργασία, k-map, ιεραρχία, εάν πολλές λύσεις επιλογή βάση κριτηρίων απόδοσης σχεδιασµός λογικού διαγράµµατος Υλοποίηση του διαγράµµατος σε µια τεχνολογία Αποσφαλµάτωση του σχεδιασµού vlsi 17 18 3
3.4 Παράδειγµα 1/5 3.4 Παράδειγµα (<3) 2/5 Σχεδιάστε ένα συνδυαστικό λογικό κύκλωµα που έχει 3 εισόδους και µια έξοδο. Η έξοδοςείναι1 όταν η δυαδική τιµή στηνείσοδοείναιµικρότερη του 3 (αλλιώς είναι 0). Υλοποιήστε το κύκλωµα µόνο µε πύλεςnand. X2 X1 X0 F 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 19 20 3.4 Παράδειγµα (<3) 3/5 3.4 Παράδειγµα (<3) 4/5 X2 X1 X0 F 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 0 21 0 X 2 1 00 01 X 1 11 10 1 1 1 X 0 F = X 2 X 1 +X 2 X 0 22 X 2 X 1 X 2 X 0 3.4 Παράδειγµα (<3) 5/5 F 3.4 Παράδειγµα:Μετατροπή κωδικών 4bit ΒCD σε 4bit excess-3 (συν 3) 1/5 (X) ΒCD =(X+3) excess-3 πχ (5) ΒCD =(8) excess-3, 0101 σε 1000 23 24 4
3.4 ΒCD 2 Excess-3 2/5 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 3.4 ΒCD 2 Excess-3 3/5 0 0 0 0 0 0 1 1 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 3.4 ΒCD 2 Excess-3 4/5 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 0 0 1 0 1 0 1 1 1 1 0 0 0 1 0 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 3.4 ΒCD 2 Excess-3 5/5 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 0 0 1 0 1 0 1 1 1 1 0 0 0 1 0 1 1 1 0 0 1 x x x x 1 0 1 1 x x x x x x x x 1 1 0 1 x x x x x x x x 1 1 1 1 x x x x 3.4 K-maps για ΒCD2EXCS-3 3.4 Αναγνώριση κοινών όρων (2 vs 3-level υλοποίηση) W= A + BC + BD X = B C+B D+BC D Y=CD+C D Z=D 29 30 5
3.4 Αναγνώριση κοινών όρων (2 vs 3-level υλοποίηση) 3.4 ΒCD2EXCS-3 3-levelΥλοποίηση W= A + BC + BD = A + B (C+D) X = B C+B D+BC D =B (C+D)+BC D Y=CD+C D = C D Z=D 31 32 3.4 Σχεδίαση 4-ων bit σύγκριτης 3.4 Σχεδίαση 4-ων bit σύγκριτης Είσοδος: ύο δυανίσµατα Α(3:0) και Β(3:0). Σύνολο 8 σήµατα εισόδου Έξοδος: Τιµή 1 εάν κάθε bit του Α στη θέση i είναι ίσο µε τοbit του Βστηθέσηi, αλλιώς τιµή 0. ηµιουργία πίνακα αλήθειας και απλοποίηση (µέσω πινάκων) συνάρτησης µε 8 µεταβλητές είναι µη-συµφέρουσα. Ε i = Α i Β i + Α i Β i Ο συγκριτής έχει τιµή 1 όταν όλα τα Ε i είναι 0. Ε = Ε 0 +Ε 1 +Ε 2 +Ε 3 Εφόσον συγκρίνουµε κάθε αντίστοιχο bit στη θέση i, τότε µπορούµε εύκολα να σχεδιάσουµε ένα ιεραρχικό κύκλωµα µε πολλά επίπεδα Βασικό κύκλωµα: Ε i = 0 αν Α i και Β i έχουν την ίδια τιµή. Ε i = 1 αν Α i και Β i έχουν διαφορετική τιµή Ε i = Α i Β i + Α i Β i Σχεδιάστε το συγκριτή µε πύλεςxnor. 33 34 3.4 BCD σε αποκωδικοποιητή 7 γραµµών (sevensegment decoder) 3.4 BCD σε αποκωδικοποίητη 7 γραµµών (sevensegment decoder) Χρήση στης ψηφιακές συσκευές µε αριθµητική οθόνη Κάθε γραµµή ανάβει όταν στέλνουµε ένα σήµα (δυαδικό 1) a = A C+A BD+B C D +AB C b = A B +A C D +A CD+AB C c = A B+A D+B C D+AB C d = A CD +A B C+B C D +AB C +A BC D e = A CD +B C D f = A BC +A C D +A BD +AB C g = A CD +A B C+A BC +AB C 35 Ονοµάζεται επίσης και µετατροπέας διότι µετατρέπει ένα δεκαδικό κώδικα σε ένα 7-bit κώδικα. 36 6