ΚΩΔΙΚΟΣ ΠΡΟΓΡΑΜΜΑΤΟΣ 2427/2000

ΚΩΔΙΚΟΣ ΠΡΟΓΡΑΜΜΑΤΟΣ 2427/2000

ΠΡΟΓΡΑΜΜΑ ΒΑΣΙΚΗΣ ΕΡΕΥΝΑΣ «Κ. ΚΑΡΑΘΕΟΔΩΡΗ» Τίτλος Έργου «Ανάπτυξη μεθόδων για τον εύκολο έλεγχο ορθής λειτουργίας ολοκληρωμένων - συστημάτων σε πυρίτιο (System On Chip Testing)» ΕΤΗΣΙΑ ΕΚΘΕΣΗ ΠΡΟΟΔΟΥ Ερευνητές: Καλλίγερος Εμμανουήλ Μπέλλος Μάτσιεϊ Επιστημονικός Υπεύθυνος Έργου: Βέργος Χαρίδημος Λέκτορας Τμήμα Μηχανικών Η/Υ και Πληροφορικής, Πανεπιστημίου Πατρών ΔΕΚΕΜΒΡΙΟΣ 2002 {ΚΩΔΙΚΟΣ ΠΡΟΓΡΑΜΜΑΤΟΣ : 2427/2000}

Η παρούσα, αποτελεί την ετήσια έκθεση για το 2 ο έτος (15/11/2001-14/11/2002) του Προγράμματος Υποστήριξης Βασικής Έρευνας "Κ. Καραθεοδωρή" με κωδικό 2427. Υπενθυμίζουμε ότι κατά το 1 ο έτος του προγράμματος είχαμε προτείνει: 1) Νέες μεθόδους ελέγχου αθροιστών στο αριθμητικό σύστημα υπολοίπων και 2) Νέες μεθόδους ενσωματωμένου ελέγχου εμφωλευμένων κυκλωμάτων. Η πρώτη από αυτές τις ερευνητικές συνιστώσες ολοκληρώθηκε επιτυχώς με τη δημοσίευση της εργασίας [1]. Η ερευνητική δραστηριότητα της ομάδας κατά το 2 ο χρόνο του προγράμματος επέκτεινε τη συνιστώσα 2 και πιο συγκεκριμένα επικεντρώθηκε στην: α) Ανάπτυξη νέων μεθόδων για την εμφώλευση διανυσμάτων δοκιμής μέσω της χρήσης κυκλωμάτων μετατόπισης φάσης (phase shifters) και β) Ανάπτυξη νέων μεθόδων ανατροφοδότησης κυκλωμάτων σειριακής παραγωγής διανυσμάτων (testper-scan TPGs) με στόχο τη μείωση του μήκους της ακολουθίας ελέγχου και του απαιτούμενου κόστους υλοποίησης. Η ερευνητική δραστηριότητα της ομάδας στα δύο παραπάνω αντικείμενα οδήγησε σε τρεις (3) δημοσιεύσεις - παρουσιάσεις σε διεθνή συνέδρια, ενώ μία (1) ακόμη εργασία έχει υποβληθεί και βρίσκεται υπό κρίση σε διεθνές συνέδριο. Αντίγραφα των εργασιών αυτών επισυνάπτονται στην παρούσα έκθεση. Στη συνέχεια παρουσιάζονται εν συντομία τα αποτελέσματα που επιτεύχθηκαν στους δύο πιο πάνω τομείς ερευνητικής δραστηριότητας: α) Ανάπτυξη νέων μεθόδων για την εμφώλευση διανυσμάτων δοκιμής μέσω της χρήσης κυκλωμάτων μετατόπισης φάσης (phase shifters) Η τεχνική του ενσωματωμένου αυτό-ελέγχου (Built-in Self-test - BIST) χρησιμοποιείται ευρέως σήμερα για τον έλεγχο ορθής λειτουργίας μεγάλων και πολύπλοκων κυκλωμάτων (Systems on Chip - SoCs), καθώς προσφέρει τη δυνατότητα ελέγχου ορθής λειτουργίας με τις ελάχιστες απαιτήσεις σε εξωτερικές συσκευές ελέγχου. Σύμφωνα με τη μεθοδολογία του BIST, στο ίδιο ολοκληρωμένο με το υπό έλεγχο κύκλωμα ενσωματώνονται το κύκλωμα που παράγει τα διανύσματα ελέγχου ή δοκιμής (κύκλωμα παραγωγής διανυσμάτων δοκιμής - Test Pattern Generator - TPG), καθώς και το κύκλωμα που αποφαίνεται για το αν η απόκριση του υπό έλεγχο κυκλώματος στα διανύσματα ελέγχου είναι η επιθυμητή (κύκλωμα ανάλυσης των αποκρίσεων). Στη διεθνή βιβλιογραφία έχει αναφερθεί ένας μεγάλος αριθμός από BIST σχήματα. Τα σχήματα αυτά μπορούν να χωριστούν σε δύο κύριες κατηγορίες, στα test-per-clock, στα οποία ένα νέο διάνυσμα δοκιμής παράγεται σε κάθε κύκλο ρολογιού και στα test-per-scan, όπου ένα διάνυσμα φορτώνεται σειριακά στη scan αλυσίδα (αλυσίδα ελέγχου των στοιχείων μνήμης ενός κυκλώματος) πριν εφαρμοστεί στο υπό έλεγχο κύκλωμα. Καθεμία από τις παραπάνω κατηγορίες μπορεί να χωριστεί σε ένα αριθμό από υποκατηγορίες σχημάτων ανάλογα με τον τρόπο παραγωγής και τις ιδιότητες των διανυσμάτων δοκιμής. Οι υποκατηγορίες αυτές είναι τα ψευδοτυχαία, ψευδοεξαντλητικά και ντετερμινιστικά σχήματα BIST [2]. Η ερευνητική ομάδα εστίασε στη μελέτη των test-per-clock ντετερμινιστικών BIST σχημάτων και κυρίως στο πρόβλημα της εμφώλευσης ενός δεδομένου συνόλου δοκιμής (test set embedding) [3-5]. Το πρόβλημα αυτό ορίζεται ως εξής: δεδομένου ενός συνόλου δοκιμής Τ, στόχος είναι να παραχθεί μια ακολουθία διανυσμάτων έτσι ώστε κάθε διάνυσμα του Τ να εμφανίζεται σε αυτή την ακολουθία. Η ακολουθία αυτή θα πρέπει να παράγεται από ένα κύκλωμα με κόστος υλοποίησης σαφώς μικρότερο μιας ROM. Για την αντιμετώπιση του προβλήματος η ερευνητική ομάδα θεώρησε σαν TPG ένα μηχανισμό που αποτελείται από έναν ολισθητή γραμμικής ανάδρασης (LFSR) σε συνδυασμό με κυκλώματα πυλών αποκλειστικής διάζευξης (XOR). Το κύκλωμα αυτό απαντάται στη βιβλιογραφία σαν ολισθητής φάσης (phase shifter) και χρησιμοποιήθηκε στην εργασία [6] στα πλαίσια ενός ψευδοτυχαίου τρόπου παραγωγής διανυσμάτων δοκιμής για σχήματα test-per-scan. Σκοπός της εργασίας [6] ήταν η μείωση της συσχέτισης των ακολουθιών δυαδικών ψηφίων που τροφοδοτούσαν πολλαπλές scan αλυσίδες. Αυτό επιτυγχάνεται με την τροφοδότηση των αλυσίδων από τις εξόδους των phase shifters, αντί απευθείας από τις εξόδους του LFSR. Η μέθοδος που πρότεινε η ερευνητική μας ομάδα για το πρόβλημα του test set embedding βασίζεται σε δύο σημαντικές παρατηρήσεις που προκύπτουν από τη θεώρηση του συνόλου δοκιμής Τ σαν ένα σύνολο στηλών: Κάθε στήλη του συνόλου Τ για κάποιο μέγεθος και κάποιο χαρακτηριστικό πολυώνυμο LFSR εμφανίζεται ως υποακολουθία δυαδικών ψηφίων στην χαρακτηριστική ακολουθία του LFSR (msequence). Η μετατόπιση της χαρακτηριστικής ακολουθίας του LFSR κατά k θέσεις επιτυγχάνεται με τη χρήση της "Shift-and-Add" ιδιότητας του LFSR η οποία δηλώνει ότι αν ένα υποσύνολο των 1

εξόδων του LFSR οδηγηθούν σε μια XOR τότε η έξοδός της θα είναι η μετατοπισμένη κατά k θέσεις εκδοχή της χαρακτηριστικής ακολουθίας του LFSR. Με άλλα λόγια η συνάρτηση ΧΟR είναι ουσιαστικά ένας phase shifter. Με βάση αυτές τις παρατηρήσεις είναι δυνατό να κατασκευαστεί για κάθε στήλη του συνόλου δοκιμής ένας phase shifter με τέτοιο τρόπο ώστε οι έξοδοί του να παράγουν «συγχρονισμένα» τις στήλες αυτές. Στα πλαίσια της έρευνας εξετάστηκαν διάφοροι τρόποι μείωσης του υλικού υλοποίησης και παρουσιάστηκε ένας αλγόριθμος κατασκευής των κατάλληλων phase shifters. Αρχικά, στο δεδομένο σύνολο δοκιμής εφαρμόζονται κάποια βήματα προεπεξεργασίας. Σε αυτά αναζητείται η ύπαρξη στηλών που έχουν σταθερή τιμή σε όλα τα ψηφία τους (0 ή 1) ή στηλών που μπορεί να έχουν όμοιες ή συμπληρωματικές τιμές με κάποια άλλη στήλη. Προφανώς για αυτές τις στήλες δεν είναι απαραίτητο να κατασκευαστεί κάποιος phase shifter, καθώς αυτές μπορούν, για την πρώτη περίπτωση, να παραχθούν από κάποια σταθερή τιμή ή, για τη δεύτερη περίπτωση, από την έξοδο ενός ήδη υπάρχοντος phase shifter. Η αύξηση του αριθμού των σταθερών ή όμοιων - συμπληρωματικών στηλών μπορεί να γίνει λαμβάνοντας υπόψη ότι αν μια στήλη του συνόλου δοκιμής χωριστεί σε δύο ή περισσότερα ίσα τμήματα τότε αφενός είναι δυνατό με κατάλληλη αλλαγή των θέσεων των διανυσμάτων να δημιουργηθούν αρκετά τμήματα με σταθερή τιμή και αφετέρου αυξάνεται η πιθανότητα ύπαρξης όμοιων ή συμπληρωματικών στηλών. Κάθε τμήμα της στήλης θα παραχθεί με ξεχωριστό phase shifter ο οποίος όμως έχει στη χειρότερη περίπτωση το μισό ή μικρότερο μέγεθος του phase shifter που θα χρειαζόταν για την παραγωγή μιας ολόκληρης στήλης. Έτσι, αν και η ύπαρξη πολλών phase shifters ανά στήλη επιβάλλει τη χρήση πολυπλεκτών και του συνοδευτικού κυκλώματος οδήγησής τους, το σπάσιμο σε μικρότερες υποστήλες μειώνει το συνολικό κόστος υλοποίησης γιατί υπάρχουν περισσότερες σταθερές, όμοιες και συμπληρωματικές στήλες ενώ και το μέγεθος κάθε phase shifter είναι μικρότερο. Ο αλγόριθμος που προτάθηκε περιγράφεται αναλυτικά στο [7]. Αρχικά εφαρμόζει όλα τα παραπάνω βήματα και στη συνέχεια κατασκευάζει τους phase shifters που παράγουν τα τμήματα της κάθε στήλης. Ο αλγόριθμος αρχικά ψάχνει μετά από πόσες θέσεις βρίσκεται η στήλη μέσα στη χαρακτηριστική ακολουθία του LFSR και στη συνέχεια χρησιμοποιεί το μηχανισμό κατασκευής του κατάλληλου phase shifter που περιγράφεται στο [6]. Η ερευνητική ομάδα πρότεινε δύο τρόπους υλοποίησης του κυκλώματος παραγωγής των διανυσμάτων δοκιμής. O πρώτος στοχεύει στην εφαρμογή του συνόλου δοκιμής στη συχνότητα λειτουργίας του κυκλώματος ενώ ο δεύτερος στοχεύει στην περαιτέρω μείωση του κόστους υλοποίησης. Στον πρώτο (Μορφή Ι), οι phase shifters οδηγούνται από έναν ξεχωριστό LFSR και οι έξοδοί τους οδηγούν τον καταχωρητή εισόδου του υπό δοκιμή κυκλώματος. Στη δεύτερη υλοποίηση (Μορφή ΙΙ) ο καταχωρητής εισόδου μετατρέπεται σε έναν LFSR που οδηγεί τους phase shifters που βρίσκονται ανάμεσα σε αυτόν και στο υπό δοκιμή κύκλωμα. Σε αυτή την περίπτωση τα διανύσματα δοκιμής δεν εφαρμόζονται με τη συχνότητα λειτουργίας του κυκλώματος, αλλά η επιβάρυνση υλικού είναι μικρότερη συγκριτικά με την πρώτη υλοποίηση. Η μέθοδος εφαρμόζεται τόσο σε σύνολα δοκιμής που στοχεύουν στην κάλυψη μόνο των δύσκολα ανιχνεύσιμων σφάλματων όσο και σε σύνολα δοκιμής που ανιχνεύουν όλα τα απλά σφάλματα μόνιμης τιμής (single stuck-at faults) του υπό έλεγχο κυκλώματος. Τα πειραματικά αποτελέσματα για σύνολα δοκιμής και των δύο παραπάνω κατηγοριών αποδεικνύουν ότι η προτεινόμενη μέθοδος υπερισχύει σημαντικά έναντι των ήδη υπαρχόντων τόσο σε απαιτούμενους κύκλους ρολογιού όσο και σε υλικό υλοποίησης. Συγκριτικά αποτελέσματα για τους απαιτούμενους κύκλους ρολογιού με σύνολα δοκιμής που ελέγχουν τα δύσκολα ανιχνεύσιμα σφάλματα δίνονται στον Πίνακα 1. Οι στήλες 1C, 2S, 2C, 2P και τ CR αφορούν τα πειραματικά αποτελέσματα του [3] και η στήλη ROM τα αποτελέσματα που θα παίρναμε αν αποθηκεύαμε τα διανύσματα δοκιμής σε μια ROM. Πίνακας 1. Αριθμός κύκλων ρολογιού για διάφορες τεχνικές εμφώλευσης συνόλου δοκιμής Κύκλωμα Σύνολο Δοκιμής 1C 2S 2C 2P τ'cr ROM Προτεινόμενη c432 6 x 36 125 92 125 92 13 6 6 c499 14 x 41 22064 17002 9230 14243 46 14 14 c880 11 x 60 29 20 19 20 13 11 11 c1355 12 x 41 1,2 x 10 8 8 x 10 7 4 x 10 7 7,8 x 10 7 9012 12 12 c1908 14 x 33 1169 670 665 876 121 14 14 c3540 22 x 50 970 930 883 942 79 22 22 c5315 7 x 178 62 55 50 55 19 7 7 c6288 36 x 32 9,8 x 10 7 6,8 x 10 7 1,7 x 10 7 6,9 x 10 7 702013 36 36 2

Συγκριτικά αποτελέσματα για την επιφάνεια υλοποίησης με σύνολα δοκιμής που ανιχνεύουν όλα τα απλά σφάλματα μόνιμης τιμής παρουσιάζονται στον Πίνακα 2. Οι στήλες Μορφή Ι και Μορφή ΙΙ αφορούν τις δύο προτεινόμενες υλοποιήσεις της μεθόδου. Είναι φανερό ότι η μέθοδός μας προσφέρει σημαντική εξοικονόμηση υλικού σε σχέση με μία ROM, ειδικά για μεγάλα σύνολα δοκιμής. Στη συνέχεια η ερευνητική ομάδα επικεντρώθηκε στο πρόβλημα της μείωσης της κατανάλωσης ισχύος που παρουσιάζεται κατά την εφαρμογή του συνόλου δοκιμής με την παραπάνω μέθοδο. Είναι γνωστό από τη βιβλιογραφία ότι κατά τη διάρκεια του ελέγχου ορθής λειτουργίας ενός κυκλώματος η κατανάλωση ισχύος είναι αρκετά μεγαλύτερη από ότι κατά τη διάρκεια της κανονικής λειτουργίας του κυκλώματος [8]. Αυτό εξηγείται από το γεγονός ότι, σε αντίθεση με ότι συμβαίνει κατά τη διάρκεια του ελέγχου, κατά την κανονική λειτουργία οι είσοδοι του κυκλώματος έχουν αρκετά μεγάλη συσχέτιση μεταξύ τους. Έτσι είναι δυνατό κατά τον έλεγχο ορθής λειτουργίας να δημιουργηθούν hot spots στο TPG κύκλωμα που μπορεί να καταστρέψουν το SoC στο οποίο αυτό ενσωματώνεται. Πίνακας 2. Συγκριτικά αποτελέσματα προτεινόμενων σχημάτων και ROM Κύκλωμα Σύνολο Δοκιμής ROM Μορφή I Μορφή II I προς ROM II προς ROM c432 48 x 36 457 381,8 338,4 19,70% 35,05% c499 52 x 41 557,6 455 413,6 22,55% 34,82% c880 49 x 60 760,8 573,2 534,4 32,73% 42,37% c1355 85 x 41 901,85 685,6 650 31,54% 38,75% c1908 111 x 33 946,35 708,8 672,8 33,51% 40,66% c2670 100 x 233 5855 3506,4 3472,6 66,98% 68,61% c3540 143 x 50 1822,9 1406,4 1377,8 29,61% 32,31% c5315 112 x 178 5013 3284,4 3249,8 52,63% 54,26% c6288 27 x 32 236,4 209,6 197,4 12,79% 19,76% c7552 178 x 207 9246,9 5670 5636 63,08% 64,07% Η νέα μέθοδος, που περιγράφεται στην εργασία [9], στηρίζεται στη χρήση phase shifter αλλά εισάγει ένα νέο τρόπο εφαρμογής των διανυσμάτων δοκιμής. Η κατασκευή των phase shifters γίνεται με τη ίδια μεθοδολογία όπως και στο [7] αλλά η υλοποίηση του κυκλώματος παραγωγής διανυσμάτων δοκιμής έχει σαν επιπλέον στόχο τη μείωση του συνολικού αριθμού των μεταβάσεων στους phase shifters. Στην εργασία [7] οι τιμές στις εισόδους των phase shifters αλλάζουν σε κάθε κύκλο ρολογιού με αποτέλεσμα να υπάρχουν πολλές μεταβάσεις. Η ιδέα στην οποία στηρίζεται η μείωση των μεταβάσεων και συνεπώς της κατανάλωσης ισχύος είναι το γεγονός ότι δεν είναι απαραίτητο να αλλάζουν οι είσοδοι των phase shifters, δηλαδή οι έξοδοι του LFSR, σε κάθε κύκλο ρολογιού αλλά κάθε m κύκλους, όπου m είναι το πλήθος των τμημάτων στα οποία έχει χωριστεί μία στήλη του συνόλου δοκιμής. Οι πολυπλέκτες που υπάρχουν μετά τους phase shifters αναλαμβάνουν να τροφοδοτήσουν τις εισόδους του κυκλώματος με την έξοδο του κατάλληλου phase shifter υλοποιώντας έτσι μια interleaving τεχνική. Πίνακας 3. Συγκριτικά αποτελέσματα στιγμιαίας κατανάλωσης ισχύος Κύκλωμα [7] (nw) Single LFSR Dual-LFSR Dual-LFSR Dual-LFSR Interleaving προς Interleaving (nw) Interleaving (nw) Interleaving προς [7] Single LFSR Interleaving c432 32,05 32,88 20,09 37,32% 39,15% c499 37,75 39,35 22,42 40,61% 43,02% c880 46,83 53,86 28,06 40,08% 47,90% c1355 49,65 61,53 33,87 31,78% 44,95% c1908 64,04 73,40 40,37 36,96% 45% c2670 380,94 387,27 243,06 36,19% 33,24% c3540 104,84 116,36 61,44 41,40% 47,20% c5315 352,96 326,91 216,5 38,66% 33,77% c6288 12,48 14,73 7,84 37,18% 46,78% c7552 564,12 563,91 379,7 32,69% 32,67% Η παραπάνω προσέγγιση μειώνει τη μέση κατανάλωση ισχύος του TPG κυκλώματος αλλά όχι και τη στιγμιαία επειδή όλοι οι phase shifters αλλάζουν τιμή σε κάθε αλλαγή της εξόδου του LFSR. Για τη μείωση της στιγμιαίας κατανάλωσης η παραπάνω τεχνική μπορεί να επεκταθεί χρησιμοποιώντας 2 LFSRs που ο καθένας οδηγεί τους μισούς phase shifters. Οι 2 LFSRs οδηγούνται από δύο επικαλυπτόμενα ρολόγια συχνότητας f/m, όπου f είναι η συχνότητα του ρολογιού που χρησιμοποιείται στο [7] και m είναι ο αριθμός των τμημάτων που χωρίστηκε η κάθε στήλη. Με αυτό τον τρόπο στο πρώτο μισό κάθε περιόδου αλλάζουν οι τιμές στις εισόδους των πρώτων μισών phase shifters ενώ το υπό δοκιμή κύκλωμα οδηγείται από τους άλλους μισούς, ενώ στο δεύτερο μισό κάθε περιόδου 3

συμβαίνει το αντίστροφο. Η τεχνική αυτή ονομάζεται Dual-LFSR interleaving και μπορεί να επιτύχει μείωση της στιγμιαίας κατανάλωσης ισχύος μέχρι 50%. Ο Πίνακας 3 περιέχει συγκριτικά αποτελέσματα της στιγμιαίας κατανάλωσης ισχύος των μεθόδων interleaving, Dual-LFSR interleaving και της μεθόδου της εργασίας [7]. Όπως φαίνεται η Dual-LFSR interleaving τεχνική εμφανίζει σημαντική μείωση της στιγμιαίας κατανάλωσης σε σύγκριση με τις άλλες μεθόδους. Σημειώνουμε ότι η τεχνική αυτή δεν αυξάνει σημαντικά το κόστος υλοποίησης σε σχέση με το [7]. β) Ανάπτυξη νέων μεθόδων ανατροφοδότησης κυκλωμάτων σειριακής παραγωγής διανυσμάτων (test-per-scan TPGs) με στόχο τη μείωση του μήκους της ακολουθίας ελέγχου και του απαιτούμενου κόστους υλοποίησης Η δραστηριότητα της ερευνητικής ομάδας στην περιοχή της ανατροφοδότησης (reseeding) του κυκλώματος παραγωγής διανυσμάτων δοκιμής (TPG) με νέες αρχικές καταστάσεις συνεχίστηκε και κατά το δεύτερο έτος εκτέλεσης του προγράμματος. Υπενθυμίζεται ότι η τεχνική του reseeding εφαρμόζεται σε αρχιτεκτονικές BIST με στόχο την επίτευξη υψηλής κάλυψης των σφαλμάτων του υπό έλεγχο κυκλώματος με σχετικά μικρά σύνολα δοκιμής. Η τεχνική της ανατροφοδότησης εντάσσεται σε μία κατηγορία τεχνικών, οι οποίες θεωρούν τη δομή του υπό έλεγχο κυκλώματος δεδομένη (σε αντίθεση με τις μεθόδους εμφώλευσης διανυσμάτων δοκιμής). Κύριος στόχος της ερευνητικής ομάδας κατά το έτος αυτό ήταν η επέκταση των τεχνικών που προτάθηκαν για την περίπτωση των test-per-clock σχημάτων το προηγούμενο έτος, έτσι ώστε να μπορούν να εφαρμοστούν και στην περίπτωση των σχημάτων σειριακής παραγωγής διανυσμάτων δοκιμής (test-per-scan). Τα σχήματα αυτά παρουσιάζουν ακόμα μεγαλύτερο ενδιαφέρον από τα testper-clock, μιας και μπορούν να εφαρμοστούν σε ακολουθιακά κυκλώματα (σε κυκλώματα δηλαδή που περιλαμβάνουν και στοιχεία μνήμης) χωρίς να επιφέρουν σημαντικές αλλαγές στη δομή τους. Οι βασικότερες και πιο σύγχρονες ερευνητικές εργασίες στην περιοχή του reseeding test-per-scan BIST σχημάτων είναι οι [10-12]. Στο [10] παρουσιάζεται μία μέθοδος «μερικής» (partial) ανατροφοδότησης για TPG κυκλώματα βασισμένα σε ολισθητές γραμμικής ανάδρασης (LFSRs), η οποία οδηγεί σε σημαντική μείωση της μνήμης ROM που απαιτείται για την αποθήκευση των καταστάσεων (seeds) με τις οποίες θα ανατροφοδοτηθεί το TPG κύκλωμα. Στο [11] παρουσιάζεται ένα σχήμα βασισμένο σε folding μετρητές (μετρητές twisted-ring με μεταβαλλόμενη ανάδραση), το οποίο, μαζί με κάποιες τροποποιήσεις στη scan αλυσίδα του υπό έλεγχο κυκλώματος, οδηγεί σε μεγάλη μείωση της απαιτούμενης ROM. Παρόλα αυτά, η μεταβολή της scan αλυσίδας ενός κυκλώματος δεν είναι επιθυμητή μιας και μπορεί να οδηγήσει σε σημαντική αύξηση της επιφάνειας υλοποίησης του κυκλώματος. Το πρόβλημα αυτό αντιμετωπίζεται στην εργασία [12], οι συγγραφείς της οποίας εκμεταλλεύονται τις ιδιότητες των folding μετρητών για να μειώσουν το πλήθος των seeds, ενώ παράλληλα χρησιμοποιούν έναν μικρό LFSR για να αποσυμπιέσουν τα αποθηκευμένα seeds σε καταστάσεις ενός folding μετρητή. H τεχνική που παρουσιάζεται στο [12] δίνει τα καλύτερα αποτελέσματα όσο αφορά το μέγεθος της απαιτούμενης ROM σε σχέση με όλες τις τεχνικές ανατροφοδότησης στη βιβλιογραφία, ενώ παράλληλα δε μεταβάλλει τη scan αλυσίδα του υπό έλεγχο κυκλώματος. Η ενασχόληση της ερευνητικής ομάδας με το πρόβλημα του reseeding σε BIST σχήματα σειριακής παραγωγής διανυσμάτων δοκιμής, οδήγησε στη δημοσίευση [13] καθώς και στην εργασία [14], η οποία βρίσκεται υπό κρίση στο διεθνές συνέδριο "21st IEEE VLSI Test Symposium". Και στις δύο εργασίες αυτές το μοντέλο σφαλμάτων που χρησιμοποιήθηκε ήταν αυτό του απλού σφάλματος μόνιμης τιμής (single stuck-at fault model). Στόχος παντού ήταν η πλήρης (100 %) κάλυψη των απλών σφαλμάτων μόνιμης τιμής του υπό έλεγχο κυκλώματος. Αναλυτικότερα, στην εργασία [13] ασχοληθήκαμε με την εφαρμογή μίας δυναμικής τεχνικής ανατροφοδότησης, η οποία δε χρησιμοποιεί μνήμη ROM, σε σχήματα σειριακής παραγωγής διανυσμάτων δοκιμής. Η τεχνική αυτή είχε προταθεί για πρώτη φορά από την ερευνητική ομάδα σε συνδυασμό με διάφορα test-per-clock σχήματα [15]. Αντί για ROM χρησιμοποιούνται πύλες αποκλειστικής διάζευξης, οι οποίες, σε συνδυασμό με κάποια συνδυαστική λογική, πραγματοποιούν τις ανατροφοδοτήσεις του κυκλώματος παραγωγής διανυσμάτων δοκιμής δυναμικά. Στην εργασία [13] παρουσιάζονται διάφοροι τρόποι εφαρμογής της δυναμικής αυτής τεχνικής σε test-per-scan σχήματα, καθώς και ένας αλγόριθμος επιλογής των καταστάσεων με τις οποίες πρέπει να ανατροφοδοτηθεί το TPG κύκλωμα. Η επιτυχία της προτεινόμενης τεχνικής οφείλεται στο γεγονός ότι, ενώ σε μία μνήμη ROM αποθηκεύονται διάφορα seeds, των οποίων το εύρος είναι ίσο με το εύρος του TPG κυκλώματος, με τη χρήση της προτεινόμενης μεθόδου επιτυγχάνεται ο έλεγχος μόνο εκείνων των δυαδικών ψηφίων 4

που πρέπει να αντιστραφούν σε κάθε ανατροφοδότηση. Σημειώνουμε επίσης ότι δεν απαιτούνται αναδιατάξεις στη scan αλυσίδα του υπό έλεγχο κυκλώματος. Παρά το γεγονός ότι τα αποτελέσματα που προέκυψαν ήταν αρκετά καλά συγκρινόμενα με αυτά του [12] (Πίνακας 4), η ανάλυση τους (και ιδιαίτερα των περιπτώσεων στις οποίες είχαμε χειρότερα αποτελέσματα επιβάρυνσης υλικού) μας οδήγησε στα ακόλουθα συμπεράσματα: α) Η «ποιότητα» των διανυσμάτων δοκιμής που χρησιμοποιήσαμε δεν ήταν τόσο καλή, δεδομένου ότι περιείχαν λιγότερους αδιάφορους όρους σε σχέση με αυτά της εργασίας [12]. Τα διανύσματα αυτά είχαν εξαχθεί με τη βοήθεια ενός προγράμματος παραγωγής διανυσμάτων δοκιμής που έχει κατασκευαστεί στο εργαστήριο. β) Η χρήση της προτεινόμενης τεχνικής στο περιβάλλον μίας πιο εξελιγμένης BIST αρχιτεκτονικής, η οποία θα εκμεταλλευόταν πλήρως τις δυνατότητες της δυναμικής ανατροφοδότησης, θα οδηγούσε σε ακόμα καλύτερα αποτελέσματα, από άποψη κόστους υλοποίησης. Πίνακας 4. Σύγκριση των αποτελεσμάτων της τεχνικής που προτάθηκε στο [13] με αυτά του [12] Κύκλωμα Πλήθος διανυσμάτων δοκιμής [12] Προτεινόμενη Τεχνική [13] Μείωση Επιβάρυνση υλικού Προτεινόμενη [12] Τεχνική [13] (ισοδ. πύλες)* (ισοδ. πύλες)* Μείωση c2670 16552 2514 84,81 % 393 493-20,28 % c7552 17488 9292 46,87 % 1451 943 35,01 % s420 10350 7266 29,80 % 132 138-4,35 % s641 10220 2220 78,28 % 100 70 30,00 % s713 10220 2600 74,56 % 100 72 28,00 % s838 11742 6815 41,96 % 338 687-50,80 % s953 10092 8426 16,51 % 79 29 63,29 % s1196 10099 8992 10,96 % 85 46 45,88 % s1238 10099 9726 3,69 % 92 50 45,65 % s5378 13010 9104 30,02 % 151 133 11,92 % s9234 33560 9787 70,84 % 1097 964 12,12 % s13207 50658 10084 80,09 % 393 508-22,64 % s15850 78544 9658 87,70 % 989 987 0,20 % *: Μία ισοδύναμη πύλη αντιστοιχεί σε μία πύλη NAND δύο εισόδων Για το λόγο αυτό εν συνεχεία ασχοληθήκαμε με την εξαγωγή διανυσμάτων δοκιμής για τα κυκλώματα αναφοράς (ISCAS benchmark circuits), με τη βοήθεια ενός εργαλείου ευρείας αποδοχής (ATALANTA). Πραγματικά, τα αποτελέσματα επιβεβαίωσαν τις παρατηρήσεις μας, αφού σχεδόν σε όλες τις περιπτώσεις, τα διανύσματα δοκιμής που ελήφθησαν είχαν περισσότερους αδιάφορους όρους από τα ήδη υπάρχοντα. Το αποτέλεσμα της δραστηριότητάς μας αυτής ήταν τελικά η κατασκευή βάσεων δεδομένων, με διανύσματα που ελέγχουν κάθε ένα από τα σφάλματα των κυκλωμάτων αναφοράς. Πίνακας 5. Σύγκριση των αποτελεσμάτων της τεχνικής που προτάθηκε στο [14] με αυτά του [12] Κύκλωμα Πλήθος διανυσμάτων δοκιμής [12] Προτεινόμενη Τεχνική [14] Μείωση Επιβάρυνση υλικού Προτεινόμενη [12] Τεχνική [14] (ισοδ. πύλες)* (ισοδ. πύλες)* Μείωση c2670 16552 10880 34,27 % 393 401-1,95 % c7552 17488 11680 33,21 % 1451 598 59,04 % s420 10350 4956 52,12 % 132 95 29,71 % s641 10220 2376 76,75 % 100 76 25,54 % s713 10220 3213 68,56 % 100 80 21,43 % s838 11742 8775 25,27 % 338 202 40,82 % s953 10092 7740 23,31 % 79 61 25,14 % s1196 10099 7424 26,49 % 85 65 25,54 % s1238 10099 8170 19,10 % 92 79 14,96 % s5378 13010 11040 15,14 % 151 140 7,45 % s9234 33560 26600 20,74 % 1097 675 38,76 % s13207 50658 33212 34,44 % 393 298 24,66 % s15850 78544 58860 25,06 % 989 568 42,83 % s38584 96435 22680 76,48 % 898 473 47,65 % *: Μία ισοδύναμη πύλη αντιστοιχεί σε μία πύλη NAND δύο εισόδων 5

Κατόπιν ξεκινήσαμε την ανάπτυξη μίας πιο εξελιγμένης BIST αρχιτεκτονικής, η οποία ενσωματώνει την προαναφερθείσα τεχνική ανατροφοδότησης, ενώ παράλληλα, εξαιτίας της κανονικής της δομής, ελαχιστοποιεί το μέγεθος της συνδυαστικής λογικής που ελέγχει τις δυναμικές ανατροφοδοτήσεις. Μαζί με την αρχιτεκτονική αυτή, αναπτύξαμε και έναν αρκετά αποδοτικό αλγόριθμο, ο οποίος στοχεύει στη μείωση του πλήθους των ανατροφοδοτήσεων που απαιτούνται για την επίτευξη πλήρους κάλυψης των σφαλμάτων του κυκλώματος. Κατά τη διάρκεια των πειραματικών μετρήσεων χρησιμοποιήθηκαν τα διανύσματα δοκιμής που είχαν εξαχθεί με τη βοήθεια του εργαλείου ATALANTA. Τα αποτελέσματα που προέκυψαν (Πίνακας 5) ήταν σημαντικά καλύτερα από πλευράς κόστους υλοποίησης σε σχέση με αυτά του [12] καθώς και με αυτά της προηγούμενής μας δουλειάς (για τα μεγαλύτερα κυκλώματα) και συμπεριλήφθησαν στην εργασία [14]. Συμπερασματικά μπορούμε να πούμε ότι οι εργασίες [13] και [14] είναι συμπληρωματικές. Για σχετικά μικρά κυκλώματα (με λιγότερα δηλαδή πιθανά λάθη) είναι προτιμότερη η εφαρμογή της τεχνικής [13], ενώ για τα μεγαλύτερα συνίσταται η εφαρμογή της τεχνικής [14]. Αναφορές [1] Vergos, H. T., Nikolos, D., Bellos, M. and Efstathiou, C., Deterministic BIST for RNS Adders, IEEE Transactions on Computers, υπό δημοσίευση. [2] Abramovici, M., Breuer, M. A. and Friedman, A. D., Digital Systems Testing and Testable Design, New York: Computer Science Press, 1990. [3] Kagaris, D. and Tragoudas, S., On the Design of Optimal Counter-Based Schemes for Test Set Embedding, IEEE Trans. CAD, Vol. 18, No. 2, pp. 219-230, Feb. 1999. [4] Swaminathan, S. and Chakrabarty, K., On Using Twisted-Ring Counters for Test Set Embedding in BIST, JETTA, Vol.17, No. 6, pp. 529-542, Dec. 2001. [5] Lew Yan Voon, L. F. C., Dufaza, C. and Landrault, C., BIST Linear Generator Based on Complemented Outputs, Proc. IEEE VLSI Test Symposium, pp. 137-142, 1992. [6] Rajski, J., Tamarapalli, N. and Tyszer, J., Automated Synthesis of Phase Shifters for Built-In Self-Test Applications, IEEE Trans. CAD, Vol. 19, No. 10, pp. 1175-1188, Oct. 2000. [7] Bellos, M., Kagaris, D. and Nikolos, D., Test Set Embedding Based on Phase Shifters, Lecture Notes in Computer Science No. 2485, Edited by Andrea Bondavalli and Pascale Thevenod-Fosse, (Proceedings of the 4 th European Dependable Computing Conference, EDCC-4, Toulouse, France, October 2002), pp. 90-101. [8] Wang, S. and Gupta, S. K., DS-LFSR: A New BIST TPG for Low Heat Dissipation, Proceedings of the International Test Conference (ITC 97), pp. 848-857, 1997. [9] Bellos, M., Kagaris, D. and Nikolos, D., Low Power Test Set Embedding Based on Phase Shifters, Proceedings of the ΙΕΕΕ Annual Symposium on VLSI 2003 (ISVLSI03), υπό δημοσίευση. [10] C. V. Krishna, A. Jas & N. A. Touba, "Test Vector Encoding Using Partial LFSR Reseeding", Proc. of IEEE International Test Conference, Baltimore, MD, USA, 30 October - 1 November 2001, pp. 885-893. [11] S. Hellebrand, H.-G. Liang & H.-J. Wunderlich, "A Mixed Mode BIST Scheme Based on Reseeding of Folding Counters", Proc. of IEEE International Test Conference, Atlantic City, NJ, USA, 3-5 October 2000, pp. 778-784. [12] H.-G. Liang, S. Hellebrand & H.-J. Wunderlich, "Two-Dimensional Test Data Compression for Scan-Based Deterministic BIST", Proc. of IEEE International Test Conference, Baltimore, MD, USA, 30 October - 1 November 2001, pp. 894-902. [13] E. Kalligeros, X. Kavousianos & D. Nikolos, "A ROMless LFSR Reseeding Scheme for Scanbased BIST", Proc. of the Eleventh Asian Test Symposium, 18-20 November 2002, pp. 206-211. [14] E. Kalligeros, X. Kavousianos & D. Nikolos, "A Highly Regular Multi-Phase Reseeding Technique for Scan-based BIST", υπό κρίση στο 21st IEEE VLSI Test Symposium. [15] E. Kalligeros, X. Kavousianos, D. Bakalis and D. Nikolos, "On-the-Fly Reseeding: A New Reseeding Technique for Test-Per-Clock BIST", Journal of Electronic Testing: Theory and Applications, vol. 18, no. 3, June 2002, pp. 315-332. 6