ΠΑΝΕΠΙΣΤΗΜΙΟ ΠΑΤΡΩΝ ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ & ΤΕΧΝΟΛΟΓΙΑΣ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΗΛΕΚΤΡΟΝΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΗΛΕΚΤΡΟΝΙΚΩΝ ΕΦΑΡΜΟΓΩΝ

ΠΑΝΕΠΙΣΤΗΜΙΟ ΠΑΤΡΩΝ ΤΜΗΜΑ ΗΛΕΚΤΡΟΛΟΓΩΝ ΜΗΧΑΝΙΚΩΝ & ΤΕΧΝΟΛΟΓΙΑΣ ΥΠΟΛΟΓΙΣΤΩΝ ΤΟΜΕΑΣ ΗΛΕΚΤΡΟΝΙΚΗΣ ΚΑΙ ΥΠΟΛΟΓΙΣΤΩΝ ΕΡΓΑΣΤΗΡΙΟ ΗΛΕΚΤΡΟΝΙΚΩΝ ΕΦΑΡΜΟΓΩΝ ΠΡΟΗΓΜΕΝΑ ΜΙΚΤΑ ΑΝΑΛΟΓΙΚΑ / ΨΗΦΙΑΚΑ ΚΥΚΛΩΜΑΤΑ ΚΑΙ ΔΙΑΤΑΞΕΙΣ A/D Converters ΠΑΤΡΑ 000!"#

/30 A/D Converters

. ΠΕΡΙΕΧΟΜΕΝΑ. ΠΕΡΙΕΧΟΜΕΝΑ... 3. ΒΑΣΙΚΈΣ ΠΑΡΆΜΕΤΡΟΙ ΤΟΥ A/D CONVERTER... 4 3. DUAL SLOPE A/D CONVERTER... 6 4. CHARGE BALANCING DUAL SLOPE A/D CONVERTER... 0 5. TRACKING ANALOG TO DIGITAL CONVERTER... 6. SUCCESSIVE APPROXIMATION ANALOG TO DIGITAL CONVERTER... 4 6. ΤΟ ΚΎΤΤΑΡΟ ΤΟΥ SAR... 4 6. Η ΛΕΙΤΟΥΡΓΊΑ ΤΟΥ A/D... 6 6.3 ΥΠΟΛΟΓΙΣΜΌΣ ΤΗΣ ΣΥΧΝΌΤΗΤΑΣ ΕΙΣΌΔΟΥ ΣΤΟΝ A/D... 8 6.4 Ο LADDER ΜΕ ΑΝΤΙΣΤΆΣΕΙΣ... 9 6.5 Ο LADDER ΜΕ ΠΥΚΝΩΤΈΣ... 7. A/D ΜΕΤΑΤΡΟΠΕΑΣ ΜΕ ΧΡΗΣΗ ΤΟΥ ΔΣ MODULATOR... 4 7. ΕΝΑ ΑΠΛΟ ΦΙΛΤΡΟ ΓΙΑ ΤΗΝ ΑΝΑΚΤΗΣΗ ΤΗΣ ΨΗΦΙΑΚΗΣ ΤΙΜΗΣ... 6 8. ΒΙΒΛΙΟΓΡΑΦΙΑ... 30 3/30

. Βασικές Παράμετροι του A/D Converter Η μετατροπή ενός αναλογικού σήματος σε ψηφιακό γίνεται με την χρήση των A/D μετατροπέων. Η ακρίβεια μετατροπής εξαρτάται από τον αριθμό των bits του ψηφιακού σήματος εξόδου. Έτσι, αν η ψηφιακή λέξη έχει (bits) bits και η μέγιστη τάση εισόδου στον μετατροπέα είναι Vref, η τάση εισόδου εκφράζεται με ψηφιακό τρόπο: bits n Vin = Vref n n= Το λάθος μετατροπής στον ιδανικό μετατροπέα δεν είναι μεγαλύτερο από την τάση που αντιστοιχεί στο / του LSB και δίδεται από την σχέση: bits Vref Vref Vq Vref n = n =... + bits+ bits+ n= Vin Το λάθος μετατροπής εισάγει έναν θόρυβο, που είναι γνωστός ως θόρυβος κβαντισμού (quantization noise). 0 0 00 Vq +Vref/8 /4 /4 3/4 Vin Va/d 4/4 Vin -Vref/8 Η RMS τιμή του θορύβου δίδεται από την σχέση: Vq(RMS) T / = Vqdt = T / T T T / T / V LSB t T = V LSB 4/30

Συνεπώς η σημαντικότερη παράμετρος ενός A/D είναι ο αριθμός των bits της ψηφιακής λέξης που αναφέρεται και ως resolution του A/D μετατροπέα. Στην ίδια παράμετρο αναφέρεται και η δυναμική περιοχή (Dynamic Range) του A/D μετατροπέα. Σαν δυναμική περιοχή ενός A/D μετατροπέα ορίζεται ο λόγος της RMS τιμής ενός ημιτόνου προς την RMS τιμή του θορύβου κβαντισμού συν την παραμόρφωση. Για τον γραμμικό (ιδανικό) μετατροπέα η δυναμική περιοχή είναι: Vin(RMS) Vq(RMS) Vref = 0log = 6.0 bits +.76dB VLSB Επιπλέον παράμετροι που επηρεάζουν την απόδοση του A/D και οφείλονται ως επί το πλείστον σε κατασκευαστικούς λόγους είναι: Offset Error: Είναι το λάθος που οφείλεται στην υπέρθεση μίας DC τάσης στην τάση εισόδου. Έτσι ο μετατροπέας δεν δίδει μηδενική έξοδο για μηδενική τάση εισόδου. Gain Error: Η κλίση της χαρακτηριστικής του μετατροπέα είναι διαφορετική από (Vref/ bits ). Η τάση αναφοράς που εισάγεται στον μετατροπέα δεν μεταφέρεται στα ηλεκτρονικά κυκλώματα με λόγο:. Integral Non Linearity (INL): Ορίζεται σαν το μέγιστο λάθος μετατροπής, αφού αφαιρεθεί το Gain και το Offset Error. Differential Non Linearity (DLN): Ορίζεται σαν το μέγιστο λάθος που μπορεί να παρατηρηθεί από στάθμη σε στάθμη. Monotonicity: Ένας A/D μετατροπέας είναι μονοτονικός εφ' όσον η έξοδος του πάντα αυξάνεται καθώς αυξάνεται η τάση εισόδου. Ας σημειωθεί ότι ένας μονοτονικός A/D έχει INL μικρότερο από μισό LSB. Missing Codes: Σαν missing codes ορίζονται οι ψηφιακές λέξεις που δεν εμφανίζονται ποτέ στην έξοδο ενός A/D. Conversion Time: Είναι ο χρόνος που απαιτείται για μία μετατροπή τάσης. Ας σημειωθεί ότι μερικοί μετατροπείς απαιτούν να μην μεταβάλλεται η τάση εισόδου περισσότερο από 0.5 LSB κατά την διάρκεια της μετατροπής. Επιπλέον, ας σημειωθεί ότι οι pipeline μετατροπείς έχουν πολύ μεγάλη καθυστέρηση μεταξύ εισόδου - εξόδου, παρ' όλο που ο χρόνος μετατροπής είναι πολύ μικρότερος. 5/30

3. Dual Slope A/D Converter Στο Σχ. δείχνεται ένας Dual Slope A/D Converter. Τα βασικά στοιχεία που τον αποτελούν είναι ο ολοκληρωτής (Χ) πού ολοκληρώνει τις τάσεις εισόδου Vin ή -Vref, ο συγκριτής (Χ3) και ο N bit απαριθμητής (Χ5). Η λειτουργία του εξηγείται με την βοήθεια του παρακάτω σχήματος: 0nF C X6 SW-ON-ON D N448 Vin V Vref R 0K X OPAMP TP X3 OPAMP X TP OR TP3 EOC DCLK 0.4MHz X5 X4 [N-..0] Clk TC S N bit Counter Reset COUNTER [N-..0] R SR_FF Reset SOC Switch Σχ.. Το σχηματικό διάγραμμα ενός Dual Slope A/D Converter Ας υποθέσουμε ότι το σύστημα έχει βρεθεί στην κατάσταση ηρεμίας που ορίζεται ως εξής: (X4) SR-FF = (X6) Ο διακόπτης είναι στο κάτω μέρος τροφοδοτώντας την αντίσταση εισόδου R του ολοκληρωτή με μία σταθερή αρνητική τάση (-Vref) (TP) Η τάση εξόδου του ολοκληρωτή δεσμεύεται στα +0.7 V, αφού η δίοδος D άγει. (ΤΡ) Η τάση εξόδου του συγκριτή (Χ3) είναι (High) (γιατί;) (ΤΡ3) Η έξοδος της πύλης OR είναι (High) (γιατί;) Την χρονική στιγμή (Τ=0) (βλ. Σχ. ) ενεργοποιείται (High) το σήμα SOC (Start Of Conversion) και αρχίζει η διαδικασία της μετατροπής. Το SF-FF πηγαίνει σε κατάσταση (Low) και ο διακόπτης (Χ6) ενώνει την είσοδο του ολοκληρωτή με την θετική τάση Vin. Η έξοδος του ολοκληρωτή κατεβαίνει με ρυθμό που εξαρτάται από την τάση Vin: 6/30

dv TP dt Vin = R C Την χρονική στιγμή (Τ=) η τάση εξόδου του ολοκληρωτή γίνεται ελάχιστα αρνητική και η έξοδος του συγκριτή πηγαίνει στο (Low). Επιπλέον, ο απαριθμητής αρχίζει να μετρά προς τα πάνω. Την χρονική στιγμή (Τ=) ο απαριθμητής ολοκληρώνει την απαρίθμηση Ν παλμών μηδενίζοντας το περιεχόμενό του και ενεργοποιώντας για ένα κύκλο ρολογιού DCLK την έξοδο TC (Terminal Count). Αυτό έχει σαν αποτέλεσμα το SR-FF να αλλάξει κατάσταση και να πάει στο (High). Έτσι τώρα ο ολοκληρωτής θα ολοκληρώνει μία αρνητική τάση και θα κινείται προς θετικές τάσεις με σταθερό ρυθμό: dv TP dt Vref = R C Την χρονική στιγμή (Τ=3) η τάση εξόδου του ολοκληρωτή γίνεται ελάχιστα θετική και η έξοδος του συγκριτή πηγαίνει στο (High). Έτσι ο απαριθμητής σταματάει την μέτρηση. TP 0.7V 0.0V SOC TP Switch TC T=0 T= T= T=3 T=4 Σχ.. Οι κυματομορφές στα διάφορα σημεία του Dual Slope A/D Converter Στο χρονικό διάστημα από (Τ=) μέχρι (Τ=) η τάση του ολοκληρωτή κατέβαινε με σταθερό ρυθμό. Αλλά το χρονικό διάστημα αυτό είναι σταθερό και εξαρτάται από την συχνότητα του ρολογιού και από τον αριθμό των παλμών ( Ν ) που μέτρησε ο απαριθμητής σ' αυτό το χρονικό διάστημα. Έτσι μπορούμε να υπολογίσουμε την μεταβολή της τάσης που είχαμε στο χρονικό διάστημα από (Τ=) μέχρι (Τ=): V T N Vin = R C Fref 7/30

Στο χρονικό διάστημα από (Τ=) μέχρι (Τ=3) η τάση του ολοκληρωτή ανέβαινε με σταθερό ρυθμό. Αλλά το χρονικό διάστημα αυτό και εξαρτάται από την συχνότητα του ρολογιού και από τον αριθμό των παλμών (Κ) που μέτρησε ο απαριθμητής σ' αυτό το χρονικό διάστημα. Έτσι μπορούμε να υπολογίσουμε την μεταβολή της τάσης που είχαμε στο χρονικό διάστημα από (Τ=) μέχρι (Τ=3): V T3 Vref = R C Παρατηρήστε ότι η μεταβολή της τάσης του ολοκληρωτή σ' αυτά δύο χρονικά διαστήματα είναι ίδια και συνεπώς μπορούμε να γράψουμε: Vin = Vref Παρατηρήστε επιπλέον ότι η τιμή Κ που είναι αποθηκευμένη στον απαριθμητή για όλο το χρονικό διάστημα που το σήμα EOC (End of Conversion) είναι (High) είναι ανάλογη της τάσης εισόδου και δεν εξαρτάται από την σταθερά του ολοκληρωτή (RC). Η τιμή της σταθεράς χρόνου του ολοκληρωτή ορίζεται με κριτήριο την μέγιστη διακύμανση της τάσης εξόδου του και είναι: R C = Vref V K N max K Fref N Fref Η ψηφιακή τιμή Κ είναι ανάλογη της τάσης εισόδου του A/D και της ακρίβειας μέτρησης του A/D. Η ακρίβεια μέτρησης στο συγκεκριμένο παράδειγμα είναι: Vref N = 5V 04 = 4.883mV Ο χρόνος μετατροπής της αναλογικής τάσης σε ψηφιακή τιμή εξαρτάται από την τιμή της τάσης εισόδου. Όσο μεγαλύτερη είναι η τάση εισόδου, τόσο μεγαλύτερος είναι ο απαιτούμενος χρόνος για την μετατροπή. Ο χρόνος μετατροπής (conversion time) χωρίζεται σε δύο μέρη; στον σταθερό χρόνο ολοκλήρωσης της τάσης εισόδου και στον μεταβλητό χρόνο ολοκλήρωσης της σταθερής τάσης αναφοράς (Vref). Ο χρόνος μετατροπής δίνεται από την σχέση: T N N+ A / D = µ Vin max + = 00 sec Fclk Vref Fclk 8/30

Η ακρίβεια της μετατροπής εξαρτάται από την ποιότητα του ολοκληρωτή. Το ρεύμα διαρροής στον τελεστικό ενισχυτή και στον πυκνωτή του ολοκληρωτή πρέπει να είναι αμελητέα. Γι' αυτό πρέπει να επιλεγεί τελεστικός ενισχυτής με διαφορικό ζεύγος εισόδου Jfet ή MOS Fet και πυκνωτής πολύ καλής ποιότητας. Σημαντικότατο σφάλμα στην μετατροπή επιφέρει η τάση Vos του τελεστικού ενισχυτή. Kerr = N Vin Vref Vin Vos = Vref + Vos N Vos Vref ( Vin + Vref ) ( ) Vref + Vos Από την παραπάνω σχέση βλέπουμε ότι το σφάλμα μετατροπής αυξάνεται με την τάση εισόδου και το μέγιστο σφάλμα είναι: Kerr = N Vos ( Vref + Vos) N Vos Vref Είναι προφανές ότι το λάθος που εισάγεται στην μέτρηση θα πρέπει να είναι μικρότερο της μονάδος και συνεπώς μπορούμε να βρούμε με βάση τον αριθμό των bits που απαιτούνται για τον A/D converter την μέγιστη επιτρεπτή τιμή για το Vos τελεστικού ενισχυτή του ολοκληρωτή: Vos Vref N+ Ο A/D converter έχει την δυνατότητα να δώσει μεγάλη ακρίβεια μετατροπής και χρησιμοποιείται σε εφαρμογές όπου η προς μετατροπή τάση είναι αλλάζει αργά στον χρόνο. Επιπλέον έχει το πλεονέκτημα να ολοκληρώνει τον θόρυβο που υπερτίθεται στο χρήσιμο σήμα και να τον απορρίπτει. Ειδικά οι συχνότητες που έχουν περίοδο πολλαπλάσια του χρόνου ολοκλήρωσης της τάσης εισόδου απορρίπτονται ολικά αφού το ολοκλήρωμα του ημιτόνου σε μία περίοδο είναι 0. 0 0 4 0 6 0 8 0 0 0 0 0 0 Σχ. 3. Απόρριψη (σε DB) της τάσης εισόδου σε συνάρτηση με την συχνότητα εισόδου. Η περίοδος ολοκλήρωσης της τάσης είναι 0,. 9/30

4. Charge Balancing Dual Slope A/D Converter Ο A/D αυτού του τύπου είναι παρόμοιος με τον απλό Dual Slope A/D converter. Οι βασικές του διαφορές είναι ότι ολοκληρώνει συνεχώς την προς μέτρηση τάση και δεν απαιτείται το σήμα Start of Conversion. Στο Σχ. 4 δείχνεται το σχηματικό του διάγραμμα. Η τάση Vin ολοκληρώνεται για ένα σταθερό χρονικό διάστημα (T) που εξαρτάται από την συχνότητα του ρολογιού και τον αριθμό των bits του counter. N T = Fclk Τα φορτία που αποθηκεύονται στο πυκνωτή κατά το χρονικό διάστημα Τ είναι: T = Vin R C Μετά τον χρόνο Τ το SR-FF (Χ4) τίθεται ενεργοποιώντας τον διακόπτη (Χ6). Έτσι ένα σταθερό ρεύμα ρέει από την είσοδο του ολοκληρωτή. Τα φορτία που αποθηκεύτηκαν κατά τον χρόνο Τ θα αποσυρθούν σε χρόνο Τ: T Vin = Iref C R Συνεπώς η τάση εισόδου δίνεται από την σχέση: T Vin = Iref R T + T C CAP X5 DCLK Clk DIGCLOCK N bit Counter TC Vin R R X OPAMP TP X3 OPAMP TP Reset COUNTER X4 S [N-..0] X? Clk N bit Latch EOC R D[N-..0] [N-..0] [N-..0] SW-ON-ON Switch SR_FF N-BIT-LATCH X6 I IREF Σχ. 4. Ο 3. Charge balancing Dual Slope A/D Converter Παρατηρήστε ότι η έξοδος του συγκριτή (Χ3) που χρησιμοποιείται για να επαναφέρει το SR-FF αποθηκεύει το αποτέλεσμα της μετατροπής στο Latch (X7) και έτσι είναι πάντα διαθέσιμη ψηφιακή τιμή της τάσης. 0/30

0.0V TP Latch Προηγούμενη Τιμή Μετατροπής TP Switch TC T=0 T= T= T T Σχ. 5. Οι κυματομορφές στα διάφορα σημεία του Charge Balancing Dual Slope A/D Converter Στο Σχ. 5 δείχνονται οι κυματομορφές στα κρίσιμα σημεία του A/D converter. Στον χρόνο (Τ=0-) τελειώνει μία μετατροπή και η έξοδος του συγκριτή (έξοδος TP) αποθηκεύει την τιμή του απαριθμητή στο Latch (ανιούσα παρυφή) και η στάθμη της (High) μηδενίζει τον απαριθμητή και το SR-FF. Στο σταθερό χρονικό διάστημα (Τ=0 έως Τ=) ο ολοκληρωτής ολοκληρώνει την τάση εισόδου. Την χρονική στιγμή Τ= ο απαριθμητής μετρά Ν παλμούς και αρχίζει ξανά από το μηδέν θέτοντας το SR-FF. Στο χρονικό διάστημα (Τ= έως Τ=) ο ολοκληρωτής ολοκληρώνει την διαφορά της τάσης εισόδου και του ρεύματος αναφοράς. Ο κύκλος μετατροπής κλείνει την χρονική στιγμή (Τ=) που ισοδυναμεί με την χρονική στιγμή (Τ=0-). /30

5. Tracking Analog to Digital Converter Το σχηματικό διάγραμμα του Tracking A/D converter δείχνεται στο Σχ. 6. Αποτελείται από έναν Up/Down Counter, ένα συγκριτή και ένα D/A Ladder. Η λειτουργία του βασίζεται στην γραμμική σύγκλιση της τιμής του απαριθμητή και συνεπώς και της τάσης εξόδου του D/A Ladder στην τάση εισόδου. Έτσι ή έξοδος του συγκριτή δίνει εντολή στον απαριθμητή να μετρήσει προς τα πάνω ή κάτω, ανάλογα με την τάση εισόδου στον A/D μετατροπέα. Η ταχύτητα σύγκλισης στην τάση εισόδου εξαρτάται από την συχνότητα του ρολογιού του απαριθμητή και από τον αριθμό των bits του απαριθμητή και συνεπώς και του D/A Ladder. Για να μπορεί ο μετατροπέας να παρακολουθεί την τάση εισόδου θα πρέπει αυτή να έχει ρυθμό αλλαγής μικρότερο ή το πολύ ίσο με αυτόν που μπορεί να πετύχει ο μετατροπέας. Ο ρυθμός αλλαγής τάσης του μετατροπέα είναι προφανώς: dv dt Vfs Fclk = N Συνεπώς η μέγιστη συχνότητα εισόδου θα είναι: Fin MAX = N Fclk Στο σημείο αυτό πρέπει να τονιστεί ότι η μέγιστη συχνότητα εισόδου που δίνεται από την παραπάνω εξίσωση ισχύει για πλάτος ημιτονικής εισόδου Vfs peak to peak. Είναι προφανές ότι ο μετατροπέας μπορεί να δεχθεί και μεγαλύτερες συχνότητες στην είσοδό του και να τις μετατρέψει επιτυχώς αρκεί η παράγωγος της τάσης εισόδου να είναι μικρότερη από την παράγωγο της μεταβολής της τάσης του D/A ladder. Έτσι ο μετατροπέας μπορεί να μετατρέψει επιτυχώς διπλάσια συχνότητα από την μέγιστη, αρκεί το πλάτος της είναι μικρότερο από Vfs/. Vin π X D/A Ladder VDAC OPAMP N 0 N 0 CLK Up/Down Counter Up/Down V? VPULSE /30

Σχ. 6. Το σχηματικό διάγραμμα του Tracking A/D Converter Στο Σχ. 7 δείχνεται η λειτουργία του μετατροπέα. Παρατηρήστε ότι ο μετατροπέας στην αρχή προσπαθεί να προσεγγίσει την τάση εισόδου αυξάνοντας την τιμή του απαριθμητή γραμμικά. Όταν η τάση εισόδου προσεγγιστεί με ακρίβεια ενός bit τότε ο απαριθμητής κινείται πάνω κάτω προσεγγίζοντας την τάση εισόδου σε κάθε παλμό του ρολογιού. Ετσι διαπιστώνεται ότι η ταχύτητα μετατροπής του Tracking A/D μετατροπέα είναι από τις μεγαλύτερες που μπορούμε να συναντήσουμε. Σχ. 7. Το σχηματικό διάγραμμα του Tracking A/D Converter Σχ. 8. Μεγέθυνση του Σχ. 7 στο σημείο προσέγγισης της τάσης εισόδου. Στο Σχ. 8 δείχνεται λεπτομερώς ο τρόπος προσέγγισης της τάσης εισόδου. Παρατηρήστε ότι το μέγιστο λάθος μετατροπής είναι μόνο bit. 3/30

6. Successive Approximation Analog to Digital Converter Ο A/D μετατροπέας αποτελείται από τον καταχωρητή διαδοχικών προσεγγίσεων (Successive Approximation Register), τον D/A Ladder, τον συγκριτή τάσης και το σύστημα χρονισμού. Επιπλέον ο A/D μπορεί να διαθέτει και το σύστημα σειριακής εξόδου. Η μέθοδος των διαδοχικών προσεγγίσεων προσεγγίζει στον ελάχιστο χρόνο την τιμή της τάσης εισόδου αφού απαιτούνται Ν συγκρίσεις (όπου Ν ο αριθμός των FF του SAR). Ο χρόνος που απαιτείται για κάθε σύγκριση εξαρτάται από την ταχύτητα του συγκριτή που είναι ιδιαίτερα χαμηλή όταν πρόκειται να συγκρίνει δύο τάσεις που η διαφορά τους είναι μικρή. Γι' αυτό πρέπει να δίδεται στον συγκριτή ο απαραίτητος χρόνος για να συγκρίνει τις δύο τάσεις εισόδου. Η ελάχιστη διαφορά τάσης που πρέπει να συγκρίνει ο συγκριτής είναι Vfs/ N (όπου Vfs η μέγιστη τάση εισόδου του συγκριτή). Είναι προφανές ότι όσο περισσότερα bits έχει o SAR τόσο μικρότερη θα είναι η τάση σύγκρισης και συνεπώς τόσο περισσότερο θα αργήσει ο συγκριτής. 6. Το κύτταρο του SAR Το κύτταρο του SAR αποτελείται από ένα JK-FF και τρεις πύλες AND. Το κύτταρο έχει έξι εισόδους και τρεις εξόδους. XA P 9 0 XC G74HC08 8 4 6 J CLK K SD 3 CD X5A 5 4 G74HC76 4 5 G74HC08 XB G74HC08 3 6 P3 P P4 COMP SET RESET CLK Σχ. 9. Το κύτταρο του SAR Η είσοδος CLK ενεργοποιείται στην πίπτουσα παρυφή και τροποποιεί κατάλληλα την έξοδο του FF ανάλογα με τις καταστάσεις των J και K. Η είσοδος SET χρησιμοποιείται για να θέσει το MSBit FF ασύγχρονα στην αρχικοποίηση του SAR. Η είσοδος RESET χρησιμοποιείται για να καθαρίσει τα υπόλοιπα LSBits FFs ασύγχρονα στην αρχικοποίηση του SAR. Έτσι κατά την αρχικοποίηση ο SAR τίθεται στην τιμή Ν- όπου Ν ο αριθμός των bit που διαθέτει. 4/30

Η είσοδος COMP πληροφορεί το κύτταρο για την στάθμη της τάσης εισόδου του A/D σε σχέση με την τάση του D/A Ladder. Η είσοδος COMP είναι High όταν η τάση εξόδου του Ladder είναι μεγαλύτερη από την τάση εισόδου. Η είσοδος COMP θέτει την είσοδο Κ του FF σε High, υποχρεώνοντάς το να καθαριστεί όταν η είσοδος COMP είναι High και το FF είναι σε κατάσταση High και τα λιγότερο σημαντικά FF είναι σε κατάσταση Low (έξοδος Ρ3, είσοδος Ρ4). Η είσοδος Ρ οδηγείται από την έξοδο Ρ3 του προηγούμενου (MS) κύτταρου. Η είσοδος Ρ4 οδηγείται από την έξοδο Ρ του επόμενου (LS) κύτταρου. Η έξοδος Ρ3 είναι High όταν το FF του κύτταρου είναι High και όλα τα λιγότερο σημαντικά FF είναι Low. Όταν η έξοδος Ρ3 είναι High το αμέσως λιγότερο σημαντικό FF θα τεθεί στον επόμενο κύκλο του CLK και το τρέχον FF θα καθαριστεί εφ' όσον η είσοδος COMP είναι High, δηλαδή η αναλογική έξοδος του Ladder είναι μεγαλύτερη από την αναλογική είσοδο του A/D. Έτσι το πρώτο (MSB) κύτταρο του SAR πρέπει να έχει την είσοδο Ρ στο Low και την είσοδο SET στο Start of Conversion (SOC). Τα υπόλοιπα κύτταρα του SAR έχουν την είσοδο RESET συνδεδεμένη με το σήμα SOC. Η σύνδεση των υπολοίπων σημάτων είναι Cascade. Στο Σχ. 0 δείχνεται ένας 8 bit A/D converter. R0 VCOMP OpAmp opamp.sch V VSRC OpAmp opamp.sch Vcc - Out R + + VIN - V VSIN Vcc Out DCOMP R5 VDAL R4 R4 R3 R R R R R3 R5 R7 R6 R8 R7 R9 R8 R0 R6.CLK3 0 DIGPOWER0 A/D_CELL ADCELL.SCH P P3 P P4 CLK COMP SET RESET 7 A/D_CELL ADCELL.SCH P P3 P P4 CLK COMP SET RESET 6 A/D_CELL3 ADCELL.SCH P P3 P P4 CLK COMP SET RESET 5 A/D_CELL5 ADCELL.SCH P P3 P P4 CLK COMP SET RESET 4 A/D_CELL6 ADCELL.SCH P P3 P P4 CLK COMP SET RESET 3 A/D_CELL7 ADCELL.SCH P P3 P P4 CLK COMP SET RESET A/D_CELL8 ADCELL.SCH P P3 P P4 CLK COMP SET RESET A/D_CELL4 ADCELL.SCH P P3 P P4 CLK COMP SET RESET 0.CLK DIGPOWER DCLK CLK DIGCLOCK DCLK SOC DIGNCLOCK.CLK DIGPOWER Σχ. 0. 8 bit A/D converter Κάθε κύτταρο ακολουθεί τους τρεις παρακάτω απλούς κανόνες. Α) Κάθε κύτταρο πηγαίνει στην κατάσταση High όταν: όλα τα επόμενα λιγότερο σημαντικά κύτταρα είναι Low και το αμέσως προηγούμενο έχει τεθεί. Μόνο το πρώτο κύτταρο πηγαίνει στην κατάσταση High με τον παλμό SOC 5/30

Β) Κάθε κύτταρο (συμπεριλαμβανομένου και του πρώτου) πηγαίνουν στην κατάσταση Low όταν: το κύτταρο είναι σε κατάσταση High και το σήμα VCOMP είναι High και όλα τα επόμενα λιγότερο σημαντικά κύτταρα είναι Low Γ) Όταν έρχεται ο παλμός SOC τότε το πρώτο κύτταρο τίθεται σε High και όλα τα υπόλοιπα τίθενται σε Low. 6. Η λειτουργία του A/D Στο Σχ. δείχνεται η εξομοίωση του A/D converter. Η κυματομορφή V(Vcomp) είναι η τάση που παράγεται από τον ενισχυτή OpAmp και η τάση V(Vin) είναι η τάση εισόδου στον A/D converter. Επιπλέον δείχνονται οι ψηφιακά σήματα CLK που είναι το ρολόι του converter, το DCOMP που είναι η έξοδος του συγκριτή (OpAmp), το SOC και η ψηφιακή έξοδος του AD. Σχ.. Εξομοίωση του A/D converter Στο Σχ. δείχνεται η μεγέθυνση του Σχ. στην περιοχή από 5.μS έως 55μS. Παρατηρείστε τον τρόπο σύγκλισης του μετατροπέα. O παλμός SOC θέτει τον SAR στην κατάσταση 8 και ο D/A Ladder έχει μετά από λίγο στην έξοδό του.5v. Ο συγκριτής (DCOMP) έχει έξοδο Low αφού η τάση εισόδου είναι μεγαλύτερη. Έτσι ο πρώτος παλμός ρολογιού θέτει στην πίπτουσα παρυφή του τον SAR στο 9 ανεβάζοντας την έξοδο του Ladder στα 3.75V. 6/30

Σχ.. Λεπτομερής καταγραφή της λειτουργίας του A/D Converter Συνεχίζοντας, ο A/D με διαδοχικές προσεγγίσεις υπολογίζει την τάση εισόδου. Στον παρακάτω πίνακα δείχνεται η διαδικασία του που ακολουθεί το Σχ.. Σήμα Τιμή SAR Τάση Ladder Comparator SOC 8.50000000V Vi>Vcomp CLK 9 3.75000000V Vi>Vcomp CLK 4 4,37500000V Vi>Vcomp CLK 40 4,68750000V Vi>Vcomp CLK 48 4,84375000V Vi>Vcomp CLK 5 4,987500V Vi<Vcomp CLK 50 4,88850V Vi>Vcomp CLK 49 4,86385V Vi>Vcomp Ας σημειωθεί ότι το ελάχιστο βήμα που μπορεί να αλλάξει την τάση του ο Ladder είναι 0,09535V (5V/56). Παρατηρήστε επιπλέον ότι ή ψηφιακή έξοδος DCOMP αργεί σημαντικά να συγκρίνει την τάση εισόδου με την τάση του Ladder όταν η έξοδος του SAR είναι 5 και 49. Η αιτία της καθυστέρησης αυτής είναι η μικρή διαφορά τάσης στις εισόδους του συγκριτή. Στο Σχ. 3 δείχνονται σε μεγέθυνση οι δύο τάσεις εισόδου στον συγκριτή καθώς και η αναλογική έξοδος του συγκριτή. Μπορείτε να δείτε ότι ο ρυθμός εξόδου του συγκριτή εξαρτάται σημαντικά από την διαφορά τάσης των δύο εισόδων. 7/30

Σχ. 3. Η ταχύτητα του συγκριτή (V(DCOMP)) εξαρτάται από την διαφορά των τάσεων που συγκρίνει. 6.3 Υπολογισμός της συχνότητας εισόδου στον A/D Ένα άλλο αλλά εξίσου σημαντικό πρόβλημα διαπιστώνεται στο Σχ. στην περιοχή 6.5μS έως 0μS. Βλέπουμε ότι ο A/D δεν συγκλίνει στην τιμή της τάσης εισόδου. Το γεγονός αυτό οφείλεται στον μεγάλο ρυθμό αλλαγής της τάσης εισόδου. Στο Σχ. 4 βλέπουμε μεγεθυσμένη την περιοχή 6.5μS έως 0μS. Μπορούμε να διαπιστώσουμε ότι ο ρυθμός αλλαγής της τάσης εισόδου είναι της τάξης των 0,065V/μS. Ο A/D όμως απαιτεί 3,μS για να κάνει μία μετατροπή και κατά την διάρκεια της μετατροπής η τάση εισόδου πρέπει να μείνει σταθερή, ή στην χειρότερη περίπτωση μπορεί να αλλάξει λιγότερο από 0,09535V (5V/56). Σχ. 4. Η συμπεριφορά του A/D σε είσοδο με 'μεγάλο' ρυθμό αλλαγής. 8/30

Είναι προφανές ότι το γεγονός αυτό περιορίζει σημαντικά την μέγιστη συχνότητα εισόδου σ' έναν A/D. Η μέγιστη συχνότητα εισόδου μπορεί να υπολογιστεί εξισώνοντας την παράγωγο της μέγιστης μεταβολής της εισόδου με την μέγιστη ανεκτή μεταβολή κατά την διάρκεια μίας μετατροπής (Ct): d(vfs sin(πft)) Vfs dt N Ct F N+ π Ct Έτσι για να λειτουργήσει καλά ο A/D του παραδείγματος πρέπει η συχνότητα εισόδου να είναι μικρότερη από = 94Ηz. 9 π 3.µ S Αν χρησιμοποιηθεί στην είσοδο του A/D ένας S&H τότε η μέγιστη συχνότητα δειγματοληψίας του A/D καθορίζεται από το κριτήριο Niquist και είναι F = = 56.50Ηz,δηλαδή Ν π μεγαλύτερη από αυτήν 3.µ S χωρίς τον S&H. Είναι προφανές ότι η χρήση του S&H επιτρέπει την καλή λειτουργία του A/D και για τον λόγο αυτό οι σύγχρονοι A/Ds σε ολοκληρωμένη μορφή εμπεριέχουν και τον S&H. 6.4 Ο Ladder με αντιστάσεις Στο Σχ. 5 δείχνεται ένας 3 bit Ladder. Για να υπολογίσουμε την συνεισφορά των εξόδων [..0] εφαρμόζουμε το θεώρημα της επαλληλίας. Vo V V V3 R R R7 R3 R8 R4 R9 R5 R6 0 Σχ. 5. Ενας 3 Bit Ladder Υπολογισμός της συνεισφοράς της εισόδου. Το δικτύωμα του ladder μπορεί να απλοποιηθεί όπως στο Σχ. 6 για να υπολογισθεί η συνεισφορά της εισόδου. 9/30

V R R7 Vo R Σχ. 6. Απλοποιημένο κύκλωμα για την εύρεση της συνεισφοράς της εισόδου στην έξοδο Vo Παρατηρούμε ότι στο κύκλωμα του Σχ. 6 υπάρχουν μόνο οι αντιστάσεις R, R και R7 ενώ όλες οι άλλες έχουν αντικατασταθεί με μία αντίσταση Κ. Είναι εύκολο να βρούμε ότι ο συνδυασμός των άλλων αντιστάσεων στο σημείο V παρουσιάζει αντίσταση Κ. Με βάση το κύκλωμα του βρίσκουμε ότι η τάση V θα είναι = V και συνεπώς η τάση Vo θα είναι Vo = V = V 3 V Υπολογισμός της συνεισφοράς της εισόδου. Το δικτύωμα του ladder μπορεί να απλοποιηθεί όπως στο για να υπολογισθεί η συνεισφορά της εισόδου. R V R3 V R8 3 Vo R R7 Σχ. 7. Απλοποιημένο κύκλωμα για την εύρεση της συνεισφοράς της εισόδου στην έξοδο Vo 0/30

Παρατηρούμε ότι στο κύκλωμα του Σχ. 7 υπάρχουν μόνο οι αντιστάσεις R, R, R3, R7 και R8 ενώ όλες οι άλλες έχουν αντικατασταθεί με μία αντίσταση Κ. Είναι εύκολο να βρούμε ότι ο συνδυασμός των άλλων αντιστάσεων στο σημείο V παρουσιάζει αντίσταση Κ. Με βάση το κύκλωμα του βρίσκουμε ότι η τάση V θα είναι = V. Συνεπώς η τάση V θα είναι = V = V. Άρα τελικά η V 3 Vo V = V 3 4 V 3 =. Είναι δηλαδή η συνεισφορά της εισόδου η μισή από αυτή της εισόδου Υπολογισμός της συνεισφοράς της εισόδου 0. Το δικτύωμα του ladder μπορεί να απλοποιηθεί όπως στο για να υπολογισθεί η συνεισφορά της εισόδου 0. R V R3 V R4 V3 R7 R8 R9 0 Vo R Σχ. 8. 'Απλοποιημένο' κύκλωμα για την εύρεση της συνεισφοράς της εισόδου 0 στην έξοδο Vo Παρατηρούμε ότι στο κύκλωμα του Σχ. 8 μόνο οι αντιστάσεις R5, και R6 έχουν αντικατασταθεί με μία αντίσταση Κ. Εργαζόμενοι με τον ίδιο τρόπο είναι εύκολο να βρούμε ότι η συνεισφορά της εισόδου 0 στην έξοδο Vo θα είναι = V. Είναι δηλαδή η συνεισφορά της Vo 0 3 8 εισόδου 0 το ένα τέταρτο από αυτή της εισόδου. Έτσι μπορούμε να γράψουμε ότι η έξοδος Vo είναι συνάρτηση των εισόδων [..0]. Vo = V + V + V 0 3 4 8 /30

Είναι προφανής η ανάγκη περαιτέρω ενίσχυσης της εξόδου με την χρήση ενός μη αναστρέφοντος ενισχυτή με κέρδος 3. Η ενίσχυση αυτή επιτυγχάνεται στο Σχ. 0 με την χρήση του OpAmp. 6.5 Ο Ladder με πυκνωτές Ακόμη μία μέθοδος κατασκευής Ladder με την χρήση πυκνωτών δείχνεται στο Σχ. 9. Οι πάνω πλάκες των πυκνωτών C0-C3 είναι ηλεκτρικά συνδεδεμένες μεταξύ τους και έχουν κοινό δυναμικό. Η χωρητικότητα των πυκνωτών είναι διαφορετική και πιο συγκεκριμένα η χωρητικότητα κάθε πυκνωτή διπλασιάζεται σε κάθε bit. Η λειτουργία της μετατροπής γίνεται σε δύο βασικές φάσεις. Στην πρώτη φάση (βλ. Σχ. 9)όλοι οι πυκνωτές φορτίζονται στην τάση Vin. Η πάνω πλάκα των πυκνωτών συνδέεται μέσω του διακόπτη (Χ6) στη γη και η κάτω πλάκες στην Vin μέσω του διακόπτη (Χ5). Η φάση αυτή διαρκεί όσο το σήμα (SOC) είναι (High). Παρατηρήστε ότι όταν το σήμα (SOC) είναι (High) οι διακόπτες Χ0-Χ3 είναι συνδεδεμένοι με την έξοδο του διακόπτη Χ5. Vcmp X7 X6 C3 8C C 4C C C C0 C OPAMP X3 X X X0 3 0 X5 Vin Vref SOC 3 0 SOC Successive Aproximation Register CMP Σχ. 9. Successive Approximation A/D converter με πυκνωτικό Ladder. (Φάση δειγματοληψίας τάσης εισόδου) Στην δεύτερη (βλ. Σχ. 0) φάση λειτουργίας (φάση των διαδοχικών προσεγγίσεων) ο διακόπτης Χ6 αφήνει την πάνω πλάκα των πυκνωτών αγείωτη, και ο διακόπτης Χ5 συνδέεται με την Vref. Έτσι η τάση της πάνω πλάκας των πυκνωτών εξαρτάται από την ψηφιακή λέξη εξόδου του SAR: K Vcmp = Vref N Vin /30

Ο SAR προσπαθεί με διαδοχικές προσεγγίσεις να μηδενίσει την τάση Vcmp. Η έξοδος CMP του συγκριτή Χ7 είναι High όταν η τάση που παράγει ο Ladder είναι μεγαλύτερη από την Vin. Vcmp X7 X6 C3 8C C 4C C C C0 C OPAMP X3 X X X0 3 0 X5 Vin Vref SOC 3 0 SOC Successive Aproximation Register CMP Σχ. 0. Successive Approximation A/D converter με πυκνωτικό Ladder. (Φάση διαδοχικών προσεγγίσεων, πρώτη προσέγγιση) 3/30

7. A/D ΜΕΤΑΤΡΟΠΕΑΣ ΜΕ ΧΡΗΣΗ ΤΟΥ ΔΣ MODULATOR Στο Σχ. 3 δείχνεται το κύκλωμα του απλού (πρωτοβάθμιου) ΔΣ Modulator. Η έξοδος του ολοκληρωτή (Χ3,C,R,R) δίδεται από την παρακάτω σχέση (έχοντας θεωρήσει ότι R=R): VINT = Vin + VDAC Vref R C Η έξοδος VDAC του D-FF (Χ) είναι μία παλμοσειρά που η μέση τιμή της είναι τέτοια ώστε η έξοδος του ολοκληρωτή να κυμαίνεται γύρω από το threshold εισόδου της πύλης NOT (Χ). 00N X VIN R X3 VINT VCMP V OPAMP NOT VSIN CLK DCLK Vref/ R DIGCLOCK D C PR CLR X D_FF R3 VADC C 00 Σχ. Ο ΔΣ modulator VDAC Η έξοδος της πύλης NOT (X) δειγματοληπτείται από το D-FF (X) και ανατροφοδοτεί την είσοδο του ολοκληρωτή. Είναι προφανές ότι οι δυο στάθμες εξόδου του D-FF (τυπικά 0V και 5V) μπορούν να θεωρηθούν σαν τιμές εξόδου ενός one bit D/A converter. Ας θεωρήσουμε λοιπόν ακόμη ότι η τάση εισόδου Vref/ στη θετική είσοδο του τελεστικού ενισχυτή είναι 5V/, είναι δηλαδή η Vref η τάση αναφοράς του D/A converter που υλοποιείται με το D-FF. Έτσι η έξοδος του ολοκληρωτή θα κινείται γύρω από την τάσης threshold της εισόδου της πύλης (Χ) όταν ισχύει: Vin = Vref VDAC = NOT(VDAC) Είναι λοιπόν προφανές ότι η έξοδος του D-FF έχει μέση τιμή τάσης ίση με την τάση εισόδου. Μια άλλη εξήγηση της λειτουργίας του ΔΣ modulator μπορεί να δοθεί θεωρώντας ότι μετατρέπουμε την τάση εισόδου σε ψηφιακή με την χρήση ενός one Bit A/D converter. Με την χρήση ενός one bit D/A converter μετατρέπουμε την ψηφιακή λέξη σε αναλογική τάση. Το σφάλμα μετατροπής είναι η διαφορά της τάσης εισόδου από την τάση του D/A converter. Με την χρήση του ολοκληρωτή κάνουμε διαδοχικές προσεγγίσεις ώστε να μειώσουμε το σφάλμα μετατροπής. 4/30

A/D Converters Σχ. Οι κυματομορφές στα κρίσιμα σημεία του ΔΣ modulator Στο δείχνονται οι κυματομορφές που προκύπτουν κατά την λειτουργία του ΔΣ modulator στα κρίσιμα σημεία του. Παρατηρήστε ότι η χρήση ενός απλού κατωδιαβατού φίλτρου μετατρέπει την ψηφιακή έξοδο του DFF σε σήμα ανάλογο προς την αναλογική είσοδο. Σχ. 3 Λεπτομέρεια των κυματομορφών του Σχ. 5/30

Σχ. 4 Μετατροπή της τάσης.v με την μέθοδο Σ-Δ 7. Ενα Απλο Φιλτρο Για Την Ανακτηση Της Ψηφιακης Τιμης Το πιο απλό φίλτρο που μπορούμε να χρησιμοποιήσουμε για την ανάκτηση της αναλογικής κυματομορφής είναι το κατωδιαβατό φίλτρο του Σχ. 5. Vi R C Vo Σχ. 5 Το απλό κατωδιαβατό φίλτρο Η τάση εξόδου του φίλτρου την χρονική στιγμή Κ+ δίνεται σε συνάρτηση με την τιμή της τάσης εξόδου και της τάσης εισόδου την χρονική στιγμή Κ από την εξίσωση: Vo((K + ) T) = Vo(K T) + RC ( Vi(K T) Vo(K T) ) e Ο πόλος του φίλτρου είναι στην συχνότητα Fo=/πRC και η συχνότητα δειγματοληψίας Fs είναι /Τ. Η συχνότητα δειγματοληψίας που απαιτείται για τα σήματα που περνούν από το φίλτρο είναι δυο φορές η συχνότητα του πόλου του φίλτρου. Έτσι μπορούμε να ορίσουμε σαν λόγο υπερ-δειγματοληψίας του σήματος (Over Sampling Ratio OSR): Fs OSR = Fo T 6/30

και μπορούμε να ξαναγράψουμε την εξίσωση της τάσης εξόδου του φίλτρου: π π Vo((K + ) T) = Vo(K T) e OSR + Vi(K T) e Το φίλτρο αυτό μπορεί εύκολα να υλοποιηθεί ψηφιακά. Έτσι έχοντας σαν είσοδο στο ψηφιακό κατωδιαβατό φίλτρο την έξοδο του ΣΔ modulator, η έξοδος του ψηφιακού φίλτρου θα είναι η ψηφιακή απεικόνιση της τάσης εισόδου του ΣΔ modulator. Ας θεωρήσουμε ότι e π OSR π M OSR M e = Έτσι μπορούμε να ξαναγράψουμε την εξίσωση της τάσης εξόδου του φίλτρου: M M Vo((K + ) T) = Vo(K T) ( ) + Vi(K T) Θεωρώντας ότι το M είναι ακέραιος αριθμός βλέπουμε ότι το φίλτρο μπορεί να κατασκευαστεί απλά με την χρήση δύο adder και ενός Parallel Shift Register. Η ψηφιακή λέξη εισόδου στο φίλτρο είναι η έξοδος του ΣΔ modulator που έχει δύο τιμές (0 και Vfs) ή (0 - Ν ) όπου Ν τα Bits του φίλτρου. Έτσι για την κατασκευή της τάσης εισόδου πρέπει να σχηματίσουμε έναν συσσωρευτή στον οποίο θα προσθέτουμε τον αριθμό Ν-M κάθε φορά που η έξοδος του ΣΔ modulator είναι High. Επιπλέον σε κάθε clock πρέπει να προσθέτουμε στον συσσωρευτή την προηγούμενη τιμή με συντελεστή - -M. Ο αριθμός M των bits προκύπτουν από την υπερ-δειγματοληψία έχει άμεση σχέση με τον αριθμό των χρησίμων bits του μετατροπέα και των απαραίτητων bits του συσσωρευτή. Αποδεικνύεται ότι για δεδομένο αριθμό M που προκύπτει από τον OSR, τα bits του φίλτρου πρέπει να είναι δύο - τρεις φορές το M ενώ τα χρήσιμα bits είναι τα Μ+ MSBits του φίλτρου. = OSR 7/30

0 4 000 OSR( M) 00 0 3 4 5 6 7 8 9 0 M Σχ. 6 Ο αριθμός των bits Μ σε συνάρτηση με τον συντελεστή υπερ-δειγματοληψίας του σήματος Στο Σχ. 7 δείχνεται το block διάγραμμα που υλοποιεί το απλό κατωδιαβατό φίλτρο ψηφιακά. Εξ' ίσου εύκολη είναι η υλοποίηση του σε γλώσσα μηχανής αφού χρειάζεται μόνο μία πρόσθεση και μία αφαίρεση. 0 N-M N + Parallel Shift Register N M N + - + N N-M Σχ. 7 Το block διάγραμμα του ψηφιακού κατωδιαβατού φίλτρου Παρακάτω δίνεται μία υπορουτίνα που υλοποιεί το φίλτρο σε Assembly του 805. Πιο συγκεκριμένα υλοποιεί ένα φίλτρο με Μ=8 και Ν=4. Τα 4 bits βρίσκονται από MSB προς LSB στους καταχωρητές R0, R και R. Η έξοδος του φίλτρου είναι ο καταχωρητής R0. 8/30

ADDRESS MNEMONIC COMMENT CYCLES LPF: CLC Clear carry MOV A,R Move to A the LSByte SUBB A,R Subtract the medium byte MOV R, A Restore MOV A,R Get the medium byte SUBB A,R0 Subtract the MSByte MOV R, A Restore MOV A, R0 Get the MSByte SUBB A, #0 Subtract the carry JNB TB,LPF Test output of ΔΣ modulator 4 ADC A,# If high add to MSByte LPF: MOV R0,A Restore the MSByte RET -R0 now holds the digital word 4 ΣΥΝΟΛΟ 80 Βλέπουμε ότι το πρόγραμμα αυτό σ' ένα κοινό 805 με συχνότητα κρυστάλλου MHz, διαρκεί μόνο 5 μsec και συνεπώς μπορεί να εκτελείται 65000 φορές το δευτερόλεπτο. Εδώ πρέπει να σημειώσουμε ότι έχουν αναπτυχθεί ειδικά φίλτρα για ΔΣ modulators με πολύ καλύτερη συμπεριφορά που υλοποιούνται εύκολα είτε σε processor είτε σε FPGA τα οποία όμως δεν μελετώνται σ' αυτό το μάθημα. Η απόκριση συχνότητας των φίλτρων αυτών έχει την μορφή του sin(x)/x. 9/30

8. ΒΙΒΛΙΟΓΡΑΦΙΑ ΜΙΚΡΟΗΛΕΚΤΡΟΝΙΚΗ, R. C, JaegerΤόμος Β, Κεφ 6.8, Σελ. 6-93 ΜΙΚΡΟΗΛΕΚΤΡΟΝΙΚΑ ΚΥΚΛΩΜΑΤΑ, SEDRA/SMITH, Τόμος Β, Κεφ. 0.9, Σελ. 98-000 ΜΙΚΡΟΗΛΕΚΤΡΟΝΙΚΗ, MILMAN/GRABEL, Τόμος Β, Κεφ. 6.4, Σελ. 783-798 30/30